KR20130029801A - 감소된 교류 손실들을 갖는 다중필라멘트 초전도체 및 그 형성 방법 - Google Patents

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Abstract

고온 초전도체 구조는, 적어도 하나의 버퍼 층이 증착된 기판; 및 그 버퍼 층 상의 초전도 층으로서, 기판의 길이를 따라 연속적으로 연장된 적어도 두 개의 실질적으로 평행한 초전도 필라멘트들을 형성하는 초전도 물질로 구성되는 초전도 층을 포함하고, 여기에서 적어도 두 개의 초전도 필라멘트들은 적어도 하나의 절연 스트립에 의해 서로 분리되며, 절연 스트립은 기판의 길이를 따라 연속적으로 연장되고 약 1 mΩcm 보다 큰 저항을 가진 절연 물질로 구성된다.

Description

감소된 교류 손실들을 갖는 다중필라멘트 초전도체 및 그 형성 방법{MULTIFILAMENT SUPERCONDUCTOR HAVING REDUCED AC LOSSES AND METHOD FOR FORMING THE SAME}
본 발명은 일반적으로 고온 초전도체(HTS)에 관한 것이며, 더 상세하게는 다중 필라멘트, AC 내성 초전도체(multi-filament, AC tolerant superconductor) 및 그 형성 방법에 관한 것이다.
전기 에너지를 효율적으로 전송하고, 생성하고, 변형시키고, 사용하고 저장하는 고온 초전도체(HTS)에 대한 잠재력이 인식되어 있다. 특히, 더 효율적인 전력 시스템들은 더 효율적인 전송 기술에 의존한다. 과거 진보들은 취약한 HTS 물질들이 동일한 물리적 디멘젼의 통상적인 구리 및 알루미늄 전도체들 보다 현재의 약 200 배 를 전송할 수 있는 킬로미터 길이 전선들로 형성될 수 있도록 허용한다. HTS 물질들 내에서의 최근의 연구는, 전력 생성, 전송, 분배, 및 저장을 위하나 애플리케이션들을 포함하여 전력 산업에서 그러한 물질들의 경제적으로 실현가능한 사용을 위한 잠재성을 제공한다. 전력 산업에서의 HTS 디바이스들의 사용은 종래의 기술에 비해 전력 설비의 크기의 상당한 감소, 감소된 환경적 영향, 더 큰 안정성, 및 증가된 용량을 초래할 것이다.
두 세대의 HTS 전선 물질들이 이전에 개발되어 왔다. 제1 세대( 여기에서 "1G")의 HTS는, 통상적으로 귀금속(예컨대, Ag)의 매트릭스 내에 임베드(embed)된 BSCCO 고-Tc 초전도체의 사용을 포함하였다. 제한없이, 1G 전선들은, 초전도체 파우더가 전선을 형성하기 위해 드로우잉(draw)되고 롤링(roll)되고 열처리되는 은 빌렛(silver billet)들로 팩킹(pack)되는, 열-기계(thermo-mechanical) 프로세스에 의해 제조된다. 1G 전선들의 단점들은, 전선 길이들을 제한하는, 높은 물질 비용(예컨대, Ag), 미세한 처리 동작들, 및 고온에서 고 자계에서의 일반적으로 불량한 임계 전류 성능이다.
제2 세대 (여기에서 "2G") HTS 전선 프로세싱은 니켈 합금 테입들 상에 다중층 스택의 박막 증착을 수반한다. 높은 임계 전류, 초전도체의 최대 전류를 달성하기 위해, 초전도체 막은 다결정 금속 기판 상에 증착될 때에도 단결정형 템플릿을 제공하는 산화 버퍼 층들 상에 단일 결정형 형태로 에피택셜하게 성장된다.
최근에, HTS 산업의 초점은 전류 전달 용량, 전선 생산(wire production)의 쓰루풋을 증가시키고, 제조 비용을 감소시키는 것에 있었다. 그러한 목적은, 전력 그리드를 위한, 전송 케이블들 및 변압기들과 같은 디바이스들을 만들기 위해 전력 산업에 이용가능한, 상업적으로 이용가능하고, 고 성능인 HTS 전선을 제조하는 것이다. 최근의 프로토타입(prototype)들은 전력 애플리케이션들에서의 HTS의 엄청난 잠재성을 확인하였을 뿐 아니라 또한 그들의 광범위한 실행에 부작용을 일으키는 결핍들에 희망을 주었다.
초전도체들이 DC 전류에서 제로 저항을 가지지만, 코팅된 전도체의 아키텍쳐는 모터들, 발전기들, 및 변압기들과 같은 AC 애플리케이션들을 위해 최적화되어야 한다. 초전도체의 히스테리시스 손실들은 필라멘트의 폭과 반비례하는 AC 손실들 및 스케일의 주된 컴포넌트이다. 특히, HTS의 폭 대 두께의 비율은 높고, 이것은 매우 높은 히스테리시스 손실들을 나타내는 HTS 코팅된 초전도체들을 야기한다. 그 손실들의 크기는 또한 AC 필드 진폭 및 주파수에 따라 변화하며, 따라서 상이한 애플리케이션들에서 변화한다. 구리 안정화기를 가진 전형적인 2G HTS 전선의 AC 손실들은 60 Hz 의 100 mT의 수직 자계에서 10 km 에 대하여 100 kW 만큼 높을 수 있다.
HTS 전선들에 있어서 히스테리시스 손실들의 상당한 감소는 변압기들, 발전기들, 및 모터들과 같은 AC 전력 애플리케이션들에서의 그들의 사용을 위한 전제조건이다. 실제적으로, AC 손실들은 증가된 극저온 부하(cryogenic burden)를 초래하고, 전력 시스템들 상에 위험을 야기한다. 이러한 위험들을 완화시키기 위해서, 더 높은 냉각 용량들 또는 잉여의 냉각 설비가 사용되어야 하며, 이것은 전체 시스텝 비용을 상당히 증가시키고, 이러한 성숙되지 않은 기술의 채택에 상당한 억지력으로 작용한다. 이러한 이유로, 상업적으로 이용가능하고, 고성능인, AC 내성 HTS 전선의 개발은 전력 시스템에 초전도체 물품들을 응용하는 것을 가능하게 할 변압 솔루션(trasnformational solution)이 될 수 있다.
초전도 층이, 비초전도 저항성 장벽들에 의해 분리된 다수의 필라멘트 형 초전도 구조들로 나누어지는 경우, 히스테리시스 손실들이 감소될 수 있다고 공지되어 있다. 그러므로, AC 히스테리시스 손실들을 최소화하기 위해, 테입의 전류 전달 HTS 층을 길고 얇은 선형 스트라이프들, 또는 필라멘트들로 세분하는 것이 바람직하며, 그에 의해 다중 필라멘트 전도체가 형성된다. 이러한 다중필라멘트 전도체들이 히스테리시스 손실들을 상당히 감소시키는 것을 보여주었지만, 다중 필라멘트 2G HTS 전선이 산업적 제조에 이르도록 스케일을 키우는 것은 수많은 장애들을 가지고 있기 때문에 이러한 HTS 전선들의 완전한 상업화에 이르기까지 수많은 엔지니어링 문제들 및 제조 문제들이 남아 있다.
낮은 AC 손실 2G HTS 전선을 제조하는 방법은, 줄무늬들(striations) 또는 연속적인 필라멘트들을 생성하기 위해 먼저 초전도 층을 증착하고 그후 초전도층을 (물리적 또는 화학적 기술들에 의해) 에칭함으로서 초전도 및 절연 물질을 복수의 필라멘트들로 세분화하는 것이다. 에천트(etchant)를 사용하는 것은 반드시 에지 리플링(edge rippling), 언더커팅(undercutting), 및 손상된 필라멘트들과 같은 초전도 물질에 대한 손상을 초래한다. 필라멘트 손상은 필라멘트들 사이의 갭이 좁아졌을 때 더 현저하게 된다. 특히, 필라멘트 손상은 HTS 전선의 전류 전달 용량을 상당히 감소시킨다. 게다가, 에칭 프로세스가 필라멘트 손상을 피하기 위해 변형되는 경우, 필라멘트들 사이의 브리지들 또는 다른 불완전한 분리들이 남겨질 수 있으며, 이것은 필라멘트들의 커플링을 초래하고 AC 손실 감소를 무력화한다. 사실 에칭 후에 갭들에 남아있는 임의의 초전도체 잔여물은 필라멘트 커플링을 초래할 수 있다. 이러한 문제들을 회피하기 위해 그 갭이 확대되는 경우, 더 많은 초전도 물질이 제거되고 이는 그 전선의 전류 전달 용량을 상당히 감소시킨다. 미터 길이와 같은 짧은 길이에 대해서도, 다중 필라멘트 (2G HTS) 전선은 본 명세서에서 기술된 결함들을 포함한다. 따라서, 연속적인 초전도 평행 선들의 미세한 필라멘트들을 가진 킬로미터 길이의 2G HTS 전선들을 생성하는 것, 양단 간에 연결하는 것은 전력 시스템에 HTS 전선의 사용의 스케일을 키우는 것에 기술적 장벽을 야기한다.
따라서, 다중 필라멘트 HTS 층들을 생성하기 위해 에칭이 없는 프로세스에 의해 AC 내성 HTS 전선을 제조하는 데 있어서 상업적으로 이용가능한 방법은 존재하지 않는다. 초전도체 성장 이전에 기판 상에 스크래치들을 생성하는 것(Foltyn 외 등의 미국 특허 출원 공개공보 제2007/0191202호), 또는 초전도 필라멘트들의 잉크젯 프린팅(R.C.Duckworth, M.P.Paranthaman, M.S. Bhuiyan, F.A. List, 및 M.J.Gouge, IEEE Trans. Appl. Supercond. 17,3159 (2007)), 또는 초전도 물질의 적상 증착(dropwise deposition)(미국 특허 출원 공개공보 제2006/0040829호)과 같은 몇가지 에칭이 없는 기술들이 제안되어 왔다. 그러나, 이 기술들은, 킬로미터 길이 뿐 아니라 심지어 미터 길이로도 사용될 수 없는, 불량하고 일관되지 않은 AC 손실 감소 및 테입들을 초래하는 필라멘트들의 의도되지 않은 커플링을 야기한다. 이는 다중 필라멘트 HTS 전선을 생성하기 위한 높은 정확도 및 제어를 제공하는 것에 부가하여, 임의의 에칭이 없는 기술이 HTS 전도체들을 제조하는 현재 기술들과 호환가능해야 하며, 또한 이것은 HTS 테입에서의 플럭스 및 전류 분포들을 제어하는 데 필수적이라는 것을 부각시킨다.
본 발명의 제1 관점에 따르면, 적어도 하나의 버퍼 층이 증착되고 길이 및 폭을 가진 기판(그 길이는 적어도 약 100 m 이고 그 기판은 약 103 이상의 디멘젼 비율을 가짐); 및 상기 적어도 하나의 버퍼 층 상에 있고 상기 기판의 길이를 따라 연속적으로 연장되는 적어도 두 개의 실질적으로 평행인 초전도 필라멘트들을 형성하는 초전도체 물질로 구성된 초전도 층을 포함하는 고온 초전도체 구조가 제공되며, 상기 적어도 두 개의 초전도 필라멘트들은 서로 대향하는 제1 표면 및 제2 표면을 가지는 적어도 하나의 절연 스트립에 의해 서로 분리되어 있으며; 상기 적어도 하나의 절연 스트립은 상기 기판의 길이를 따라 연속적으로 연장되고, 약 1 mΩcm 보다 큰 저항을 가진 절연 물질로 구성되어 있다.
본 발명의 다른 관점에 따르면, 기판 및 적어도 하나의 버퍼 층을 포함하는 버퍼링된 기판을 제공하는 단계와; 적어도 하나의 절연 스트립이 서로 대향하는 제1 표면 및 제2 표면을 가지고 제1 표면이 버퍼링된 기판에 인접하도록, 상기 버퍼링된 기판의 길이를 따라 연속적으로 연장되고 약 1 mΩcm 보다 큰 저항을 가진 절연 물질로 구성된 적어도 하나의 절연 스트립을 버퍼링된 기판 상에 증착하는 단계와; 기판의 길이를 따라 연속적으로 연장되고 적어도 하나의 스트립에 의해 서로로부터 분리되며 실질적으로 평행하는 적어도 두 개의 초전도 필라멘트들로 구성된 초전도 층을 형성하기 위해 버퍼링된 기판 상에 초전도 물질을 증착하는 단계를 포함하는, 고온 초전도체 구조를 생성하기 위한 방법이 제공되며, 절연 스트립의 제2 표면에는 실질적으로 상기 초전도 물질이 존재하지 않는다.
본 설명은 첨부되는 도면을 참조하여 더 잘 이해될 것이다.
도 1은 본 발명에 따른 예시적인 다중 필라멘트 HTS 구조를 예시한다.
도 2는 본 발명의 예시적인 실시예의 단면도를 예시한다.
도 3은 본 발명의 예시적인 실시예에 따르는 교대하는 초전도 필라멘트들 및 절연 스트립들을 포함하는 초전도체 구조의 투시도를 예시한다.
도 4a - 4e는 본 발명의 한 실시예에 따른 다중 필라멘트 HTS 구조를 제조하는 에칭이 없는 방법을 위한 단계들을 도시하는 예시적인 도면들이다.
도 5는 본 발명의 한 실시예를 위해 본 명세서에서 설명되는 제조 프로세스를 포함하는 단계들의 플로우 차트를 예시한다.
도 6a - 6b는 본 발명의 한 실시예에 따른 절연 스트립 및 인접 초전도 물질을 가로지르는 코팅 물질의 차동 증착(differential deposition)의 사진을 도시한다.
도 7a - 7b 는 수직으로 통과하는 전류에 대한 절연 스트립들의 저항, 그로부터 생성되는 저항 데이터를 테스트하는 데 사용된 본 발명의 한 실시예를 도시한다.
도 8a - 8b 는 절연 물질의 미세구조가 본 발명의 한 실시예에 따른 은 캡핑 층의 전기증착에 영향을 미치는 것을 도시한다.
도 9a - 9b 는 본 발명의 범위 이외의 물질, 및 본 발명의 한 실시예에 따른 은 캡핑 층(silver capping layer)의 전기증착(electrodeposition)에 절연 물질의 미세구조가 어떻게 영향을 미치는가를 도시한다.
도 10은 본 발명의 한 실시예에 따른 금속 기판 상에 코팅된 물질 및 절연 스트립으로 구성된 테입의 단면을 도시한다.
도면들의 복수의 부분들, 상이한 도면, 또는 상이한 실시예들에서 동일한 참조 기호를 사용하는 것은 본 명세서에서 설명된 유사하거나 동일한 항목을 나타낼 수 있다. 일반적으로 도면들을 참조하면, 예시들은 스케일링되어 그려진 것이 아니며, 본 발명의 특정 실시예를 설명하는 목적으로 이루어진 것이고, 본 발명의 범위가 그에 제한되도록 의도된 것이 아니라는 것이 이해되어져야 한다.
개요: 본 발명은 다중 필라멘트 2G HTS 전선을 제조하는 데 흔하게 사용되었던 필라멘트 에칭 프로세스를 제거한다. 더 상세하게는, 이러한 개시는 다중 필라멘트 HTS 코팅된 전도체들 및 이를 제조하는 에칭 없는 방법에 관한 것이다. 본 발명의 한 실시예에 따르면, 다중 필라멘트 AC 내성 초전도체의 에칭 없는 제조법은 초전도 물질의 증착 전에 적어도 한 개의 절연 필라멘트의 증착을 포함한다. 본 발명의 다른 실시예에 따르면, 다중 필라멘트 AC 내성 초전도체의 에칭 없는 제조법은 적어도 하나의 절연 필라멘트 및 후속 열 처리의 증착 이전에 초전도 물질의 증착을 포함한다.
다중 필라멘트 HTS: 도 1은 본 발명의 예시적인 실시예에 따른 다중 필라멘트 HTS 구조를 도시한다. 도 1에서 도시된 실시예는 절연 스트립들(20)과 교대하는 초전도 필라멘트들(91)을 포함하는 HTS 전도체(200)를 도시한다. 도 1에 도시된 예시적인 실시예에서, 초전도 필라멘트들(91) 및 절연 스트립들(20)은 "전선(wire)" 또는 "테입(type)"을 따라 전류 흐름(300)의 방향에 평행하게 연장되도록 도시된다. 임의의 특정 이론에 의해 제한되지 않고, 예시적인 HTS 전도체 (200)는 전류 전달 용량을 증가시키고 HTS "전선들 또는 테입들" 에 있어서 AC 저항 손실들을 감소시키는 데 유용할 수도 있다.
본 명세서에서 사용된 바와 같이, "전선" 및 "테입" 이라는 용어들은 케이블들, 변압기들, 발전기들, 또는 전력 그리드들, 또는 한 위치에서 다른 위치로 전력을 전달하기 위한 다른 수단들과 같은 초전도 디바이스들을 생성하는 데 유용하게 되도록 하고 복수의 위치 또는 디바이스들로 전력을 분배 또는 그렇지않으면 전달하는 속성을 가진 HTS 전도체를 의미하도록 치환가능하게 사용된다. 예를 들어, 테입 또는 전선의 폭은 일반적으로 약 0.01cm 내지 약 20 cm, 대안적으로 약 0.1 cm 내지 약 15 cm 의 차수로 될 수 있으며, 특정 경우들에서 테입 또는 전선의 폭은 약 0.4 cm 내지 약 10 cm 사이일 수 있고, 테입의 길이는 통상적으로 적어도 약 100 m, 더 통상적으로는 약 500 m 일 수 있으나, 약 1 km 이상의 차수 상의 길이를 가질 수도 있다. "테입" 또는 "테입형" 이라는 용어는 약 102 이상의 차수, 대안적으로 103 이상의 디멘젼 비율로 높은 디멘젼 비율. 예컨대, 길이 대 폭 비율을 갖는 항목을 지칭한다. 대안적으로, 그 디멘젼 비율은 약 104 보다 크고, 추가의 경우들에서, 테입 또는 전선 아티클은 약 105 이상의 디멘젼 비율을 갖는다. 본 명세서에서 사용된 바와 같이, "디멘젼 비율(dimension ratio)" 은 아티클의 최장 디멘젼 대 아티클의 그 다음 최장 디멘젼의 비율, 예컨대 길이 대 폭의 비율을 나타내는 데 사용된다.
부가적으로, 그 아티클은 두께를 가질 수도 있으며, 폭 대 두께는 약 10, 대안적으로, 약 102 이상의 차수가 될 수도 있으며, 또한 그 비율은 약 103 보다 클 수 있고, 특정 경우들에서 테입 또는 전선 아티클은 약 105 이상의 폭 대 두께 비율을 갖는다. 이론에 의해 제한됨 없이, 본 명세서에서 사용된 바와 같이 큰 디멘젼 비율(예컨대, 102보다 큼) 및 큰 폭 대 두께 비율(예컨대, 약 10보다 더 큼)을 가진 아티클은 "테입" 또는 "테입형" 으로 고려될 수도 있다.
도 2는 다중 층 구성을 가진 본 발명의 실시예에 따른 HTS 전도체(200)의 단면도이다. 또한 초전도 층들(90) 사이에 위치된 기판(60)의 표면(61) 위에 놓인 절연 스트립들(20)이 도 2에 도시되어 있다. 본 발명에 따르면, HTS 전도체(200)는 일반적으로 기판(60), 기판(60)의 표면(61) 위에 놓인 적어도 하나의 버퍼 층(50), 상기 적어도 하나의 버퍼 층(50) 위에 놓인 초전도 층(90)을 포함한다. 초전도 층(90)은 제1 안정화 층 또는 그 위에 증착된 캡핑 층(70)을 가진다. 본 발명의 다른 예시적인 경우에 따르면, 제2 안정화 층(80)은 초전도체 층(90) 위에 놓이도록 결합될 수 있으며, 특히, 캡핑 층(capping layer)(70) 위에 놓이고 그와 접촉한다. 여러 경우들에서, 제2 안정화 층(80)은 캡핑 층(70)과 직접 접촉하고 있다.
도 3에서 도시된 바와 같이, 본 발명에 따르면, HTS 전도체(200)는 적어도 하나의 절연 스트립(들)(20)을 더 포함하고, 대안적으로, HTS 전도체(200)는 다수의 절연 스트립들(20)을 포함한다. 절연 스트립들(20)은, 이상에서 논의된 바와 같이, 필라멘트형 구조들 또는 HTS 전도체(200)의 길이를 따라 연속적으로 연장된 임의의 다른 구조들 일 수 있다. 절연 스트립들(20)은 서로 실질적으로 평행하게 배열되며 HTS 전도체(200) 내에서 전류 흐름(300)에 실질적으로 평행하게 배열된다.
적어도 하나의 절연 스트립(20)은 바람직하게는 HTS 전도체 (200)의 전체 길이를 따라 연장된다. 예를 들어, 절연 스트립(20)의 길이는 적어도 약 100 m, 대안적으로 약 500 m 일 수 있고, 특정 경우들에서, 절연 스트립(20)은 약 1 km 이상의 길이를 가질 수도 있다. 임의의 이론에 의한 제한 없이, 절연 스트립(20)은 HTS 전도체 (200)의 길이에 유사하게 대응할 것이다. 대안적인 실시예에서, 절연 스트립들(20)은 전도체(200)의 길이보다 작다. 절연 스트립(20)의 폭은 통상적으로 약 1 마이크론 내지 약 250 마이크론의 범위 내에 있으며; 대안적으로, 절연 스트립의 폭은 약 10 마이크론 내지 약 200 마이크론 사이에 있으며, 특정 경우들에서, 약 15 마이크론 내지 약 100 마이크론 사이에 있다. 게다가, 특정 경우들에서, 절연 스트립들(20)의 폭은 임계 전류 밀도를 최적화하면서 AC 손실을 최소화하도록 선택된다.
도 1 내지 도 3에서 도시된 바와 같이, 예시적인 실시예에서, 절연 스트립들(20)은 적어도 하나의 버퍼 층(50)의 표면(51) 상에 증착된다. 여러 경우들에서, 절연 스트립들(20)은 초전도 층(90)을 복수의 초전도 필라멘트들(91)로 분리하며, 따라서 초전도 필라멘트들의 어레이를 형성한다. 초전도 필라멘트들(91)은 초전도 물질로 구성되며, 절연 스트립들(20)들과 같이, 초전도 필라멘트들(91)은 연속적으로 HTS 전도체(200)의 길이를 따라 실질적으로 평행하게 연장된다. 제한없이, 본 기술분야의 당업자에게 이해될 수 있는 바와 같이, 필라멘트들(91)의 폭은 임계 전류 밀도를 최적화하면서 AC 손실을 최소화하도록 선택된다.
절연 스트립들(20)은 초전도 필라멘트들(91)을 절연하고 그에 따라 AC 손실들을 감소시키도록 실질적으로 감소된 초전도성 또는 비 초전도성을 나타낸다. 예를 들어, 절연 스트립들(20)은 초전도 필라멘트들(91)의 전기 커플링을 방지한다. 적어도 하나의 절연 스트립 (20)은 비결합된 초전도 필라멘트들을 유지하기 위해 전기 전류들에 고저항을 나타내는 절연 물질을 포함한다. 적절한 절연 물질들의 예들은, 마그네슘, 아연, 철, 몰리브덴 기반 물질들을 포함하지만 그에 제한되지는 않는다. 본 발명의 예시적인 실시예에서, 절연 물질은 약 1 밀리 옴 센티미터(mΩ-cm)보다 큰 저항을 갖는다. 게다가, 본 기술분야의 당업자에게 이해되는 바와 같이, 임의의 애플리케이션에 적절한 저항은 제한없이 본 발명의 범위 내에 있다. 특정 경우들에서, 절연 스트립들(20)의 절연 물질은 초전도체 필름 코팅 프로세스를 겪게되는 초전도 물질을 형성하지 않는 산화물일 수 있다. 제한되지 않는 예에서, 절연 물질은 산화 마그네슘, 또는 다른 애플리케이션에 적절한 산화물과 같은 세라믹 산화물을 구성할 수도 있다. 또다른 실시예서, 절연 물질은 초전도성이 없고, 양호하지 않은 전도체이고, 초전도체 필름 코팅 프로세스를 경험할 때 초전도 물질을 형성하지 않는 비-세라믹 물질일 수도 있다.
본 발명의 실시예들에서, HTS 전도체(200)는 특정 성능 파라미터들을 갖는다. 예시적인 실시예들에서, HTS 전도체는 77 K에서 적어도 10 미터의 길이에 대하여 적어도 200 A/cm의 임계 전류를 포함한다. 게다가, HTS 전도체(200)는, 전도체(200)의 표면에 수직으로 인가된 60 Hz의 주파수 및 100 mT 의 AC 자계에서 77 K에서 측정된 약 1 W/m 보다 작은 AC 손실을 나타낸다.
도 4a - 4e는 본 발명에 따른 다중 필라멘트 AC 내성 전도체를 제조하기 위한 연속적인 단계들을 도시하는 예시적인 도면들이다. 물질들 및 이를 증착하기 위한 방법들의 비제한적인 예들이 이하에 제시되어 있다. 도 4a를 참조하면, HTS 전도체(200)는 버퍼링된 기판(100)을 형성하기 위해 기판(60) 상에 버퍼(50)를 먼저 증착함으로서 제조된다. 이러한 예비적인 단계가 본 명세서에서 상세히 설명되지만, 이는 제한하도록 의도된 것이 아니며, 본 기술분야의 당업자에게 일반적으로 공지된 버퍼링된 기판(100)을 생성하는 임의의 방법이 사용될 수 있다는 것이 이해되어야 한다. 게다가, 본 발명은 본 명세서에서 설명된 버퍼링된 기판(100)의 특정 실시예들에 제한되지 않는다. 기판(60)은 HTS 전도체(200)를 위한 지지를 제공한다. 기판(60)은 금속, 다결정 세라믹, 합금 또는 그 변형, 또는 그 조합일 수 있다. 예시적인 실시예에서, 기판(60)은 금속이고, 특정 경우들에서 기판(60)은 질소 기반 금속 합금(Ni-based metal alloy)와 같은(그러나 그에 제한되는 것은 아님) 적어도 두 개의 금속 요소들의 합금이다. 본 기술분야의 당업자에게 이해될 수 있는 바와 같이, 기판 물질은 초전도 아티클의 의도된 사용에 따라 변화할 것이며, 본 명세서에서 결정적이지 않다. 기판(60)은 릴-대-릴 전환(reel-to-reel translation)과 같이, 제한없이 임의의 적절한 전환(translation) 과정을 사용하여 제조될 수 있다.
이상에서 개시된 바와 같이, 기판(60)의 두께는 애플리케이션에 따라서 변화될 것이다. 그러나 기판(60)은 통상적으로 테입형(tape-like) 구성으로 되어 있으며, 높은 디멘젼 비율을 갖는다. 기판(60)은 HTS 테입의 구성요소 층들의 후속 증착을 위한 바람직한 표면 성질들을 갖도록 처리될 수 있다. 예컨대, 그 표면은 원하는 평탄도 및 표면 거칠기로 가볍게 폴리싱될 수도 있다. 부가적으로, 기판은 이축 텍스처링(biaxially texture)되도록 처리될 수도 있다. 이축 텍스처링된 기판을 형성하기 위한 한가지 예시적인 프로세스는, 본 기술분야의 당업자에 의해 이해되는 바와 같이, 프로세스 RABiTS 이거나 롤 지원형 이축 텍스처링(roll assisted bi-axially textured)된 기판들이다.
버퍼 층(50)은 기판(6)의 표면(61) 상에 위치된다. 버퍼 층(50)은 단일 층일 수도 있고, 또는 대안적으로 적어도 하나의 부가적인 필름을 형성할 수도 있다. 예를들어, 버퍼 층(50)은 HTS 층의 후속 형성을 위해 적절한 임의의 이축 텍스처링된 필름을 포함한다. 특정 경우들에서, 버퍼 층(50)은 뛰어난 초전도 성질들을 위한 바람직한 결정학적 배향을 갖기 위해 HTS 층을 지지한다. 그러한 이축 텍스처링은 본 기술분야에서 이해되고 본 명세서에 참조로 결합된 미국 특허 제6,190,752호에서 설명된 바와 같이, 이온 빔 지원형 증착(IBAD:Ion beam assisted deposition)에 의해 성취될 수도 있다. 임의의 이론에 의한 제한 없이, MgO는 IBAD 필름을 형성하기 위한 물질이다. 특정 실시예들에서, 예컨대 제한없이 IBAD 필름을 포함하는 버퍼 층(50)은 약 50 암스트롱 내지 약 500 암스트롱의 차수로 되어 dLT을 수 있으며, 대안적으로 약 50 암스트롱 내지 200 암스트롱일 수 있고, 추가적인 경우들에서 약 50 암스트롱 내지 약 100 암스트롱일 수 있다. 비록 상세하게 예시되어 있지는 않지만, 버퍼 층(50)이 또한 에피택셜 필름으로부터 기판(60)을 절연하거나 HTS 층과 에피택셜 필름 사이에 격자 상수들에 있어서의 잘못된 매칭을 감소시키기 위해 부가적인 필름들을 포함할 수도 있다. 특정 경우들에서, 기판(60)이 이축 텍스처링된 표면을 포함하는 경우, 버퍼 층(50)은 제한없이 버퍼 층(50) 내의 이축 텍스처링을 유지하기 위해 텍스처링된 기판(60) 상에 에피택셜하게 성장될 수도 있다.
도 4b를 참조하면, 절연 스트립들(20)이 버퍼링된 기판(100)의 표면 상에 증착된다. 본 명세서와 일관되어, 절연 스트립들(20)은, 정지된 버퍼링된 기판 또는 이동하는 버퍼링된 기판(100) 상으로 마스크(110)을 통해 화학적 또는 물리적 증착 기술들에 의해, 또는 주입 프린팅(inject printing), 스크린 프린팅, 등과 같은 프린팅 기술에 의해 증착될 수도 있다. 이론에 의한 제한없이, 절연 스트립들(20)은 이상에서 설명된 임의의 것일 수 있으며, 본 기술분야의 당업자에게 공지된 임의의 방법에 의해 형성될 수도 있다.
본 발명의 예시적인 실시예에서, 절연 스트립 증착하기 위한 방법은 마스크(110)의 사용을 포함할 것이다. 적어도 하나의 절연 스트립(20)을 버퍼링된 기판(100)의 표면 상에 증착하기 위해, 절연 물질이 마스크(110)의 개구들을 통해 증착되고 버퍼링된 기판(100)이 마스크(110) 위로 이동한다. 바람직하게는, 마스크(110)는 버퍼링된 기판(100)의 표면과 접촉하지 않고, 오히려 표면의 인접한 부근에 있다. 절연 물질은 예컨대 증착 기술과 같은 자성 스퍼터링을 이용하는 증착 영역에 마스크(110)을 통해 증착된다. 이러한 기술을 사용하여, 절연 물질은 약 1 밀리토르(millitorr) 보다 작은 동작 압력에서 증착될 수도 있다. 임의의 이론에 의한 제한 없이, 가능한 최저 동작 압력이 절연 스트립들(20)에 정확하고 날카로운 에지들을 제공하기 위해 사용될 수도 있다. 마스크(110)을 통한 절연 스트립들의 증착은 또한 제한없이 본 기술분야의 당업자에게 공지된 다른 증착 프로세스들을 사용하여 수행될 수도 있다.
마스크(110)가 절연 물질의 증착 이전에 버퍼링된 기판(100)의 표면에 물리적으로 부착되는 기술이 또한 사용될 수 있으며, 일단 절연 스트립들(20)가 증착되었으면 마스크(110)가 표면으로부터 리프팅(lift)되는 단계가 뒤따른다. 게다가, 특정 경우들에서, 절연 스트립들(20)은 이전에 본 명세서에서 논의된 바와 같이, 일반적으로 약 0.5 내지 약 30 마이크론, 더 통상적으로는 약 2 내지 약 20 마이크론, 바람직하게는 약 1 내지 약 10 마이크론의 범위 내의 두께를 가진다. 따라서, 도 4c가 마스크(110)이 제거된 후에 절연 스트립들(20)을 가진 버퍼링된 기판(100)을 예시한다는 것이 이해될 것이다.
그 다음으로, 도 4d에 도시된 바와 같이, 초전도 층(90)을 형성하기 위해 버퍼링된 기판(100)에 물질이 증착된다. 본 발명에 따르면, 초전도 층(90)의 증착시, 그 물질은 노광된 머퍼링된 기판(100)의 표면(51) 상에만 코팅한다. 절연 스트립들(20)을 코팅한 물질은 고저항성을 가지고 있으며, 초전도 성질을 가지고 있지 않다. 절연 스트립들(20) 간의 기판 표면(51) 상의 물질만이 초전도성이고, 따라서 초전도 필라멘트들을 생성하기 위해 HTS 전도체(200)의 제어된 필라멘트화를 초래하며 후속하는 도 4e에서 91로서 표시된다. 절연 스트립들(20) 사이의 표면(51) 상의 초전도 물질의 증착은 초전도 필라멘트들(91)의 전기 커플링을 방지한다. 다중 필라멘트 초전도체(200)의 현재 이점을 달성하기 위해 본 발명에서 분리되거나 전기적으로 단절된 초전도 필라멘트들(91)이 선호된다.
본 발명의 프로세스는 임의의 공지된 HTS 물질로 실행될 수도 있다. 본 명세서의 실행에 있어서 결정적인 것은 아니지만, 바람직한 암페어 등급(amperage ratings)들을 얻기 위해, 초전도 층(90)은 일반적으로 약 1 내지 약 30 마이크론, 더 통상적으로는 약 2 내지 약 20 마이크론, 바람직하게는 약 2 내지 약 10 마이크론의 범위 내의 두께를 갖는다. 액체 질소의 온도, 77 K를 초과하는 초전도 성질들을 나타내는 고온 초전도 물질들 중 임의의 것, 바람직하게는 산화물 초전도체로부터, 초전도 층(90)이 선택될 수도 있다. 한 가지 유형의 물질들은 REBa2Cu3O7-x를 포함하고, 여기에서 RE는 Y 와 같은 희토류 원소 및 그 관련 화합물들이다. 그러한 물질들은 또한, 예컨대 Bi2SrCa2Cu3O10+y, Ti2Ba2Ca2Cu3O10+y, 및 HgBa2Ca2Cu3O8+y 이다. 이상에서, 또한 일반적으로 YBCO로서 지칭되는 YBa2Cu3O7-x가 특정 경우들에서 이용될 수도 있다. 게다가, 초전도 층(90)의 증착은 본 기술분야의 당업자에게 공지된 임의의 애플리케이션에 적절한 층작 프로세스를 사용하여 실행되며, 예컨대 두꺼운 필름 형성 기술 및 얇은 필름 형성 기술들 모두 제한없이 이용될 수도 있다.
임의의 이론에 의한 제한없이, 초전도 물질은 바람직하게는 절연 스트립들(20)보다 오히려 버퍼링된 기판(100)의 표면(51) 상에 연속적으로 코팅되며, 이러한 제조 기술은 특정한 이점들을 제공하고 긴 길이들로 스케일을 키우기 용이하다. 즉, 초전도 물질이 연속적인 플름으로서 절연 스트림들(20)을 코팅하지 않기 때문에, 절연 스트립들(20)의 표면으로부터 초전도 물질을 제거하는 이전 제조 방법에서 발견되고 본 명세서에서 논의된 것들과 같은 폴리싱/에칭 단계들을 도입하는 것이 필수적인 것은 아니다. 그렇게 하는 것과 그렇지 않은 것이 필수적이라면, 초전도 필라멘트들(91)의 커플링은 그에 의해 본 명세서에서 개시된 다중 필라멘트 HTS 전도체(200)를 생성하는 이점을 무효화시키도록 야기할 것이다.
도 4e에 도시된 바와 같이, 본 기술분야에 공지된 전기증착 기술들이 초전도 필라멘트(91)의 표면 상에 제1 안정화 층 또는 캡핑 층(70)을 증착하는 데 이용될 수 있으며, 그 후에 제2 안정화 층(80)의 증착이 뒤따른다. 캡핑 층(70) 및 제2 안정화 층(80)은 일반적으로 전기적 안정화를 위해 실행된다. 더 상세하게는, 캡핑 층(90) 제2 안정화 층(90) 모두, 냉각이 실패하거나 임계 전류 밀도가 초과되는 경우들에서 HTS 전도체(200)를 따라 전기 전하들의 연속된 흐름에 있어서 도움이 되고, 초전도 필라멘트(91)는 초전도 상태로부터 이동하여 저항성(resistive)이 된다.
본 발명에 따르면, 초전도 필라멘트들(91)의 저항은 절연 스트립들(20)의 저항보다 더 작은 크기의 차수이다. 그러므로 교대하는 초전도 필라멘트들 및 절연 스트립들을 가진 HTS 테입(200)의 아키텍처는 초전도 필라멘트들(91) 상에만 캡핑 층(70) 및 안정화 층(80)의 바람직한 전기 증착을 제공한다. 본 발명은 따라서 초전도 필라멘트들의 임의의 커플링을 회피하고 더 낮은 AC 손실들을 위한 필라멘트화의 이점을 보전한다. 이해되어지는 바와 같이, 캡핑 층(70)이 안정화 층(80)과 HTS 층(91) 사이의 원하지 않는 상호작용을 방지하기 위해, 귀금속이 이용될 수도 있다. 전형적인 귀금속들은 제한없이 금, 은, 백금, 팔라듐, 및 그 조합을 포함한다. 특정 경우들에서, 비용을 감소시키고 일반적인 접근가능성을 향상시키기 위해 은이 사용될 수도 있다. 캡핑 층(70)은 바람직하게는 비용 문제로 인해 얇지만, 안정화 층(80)으로부터 HTS 층(91)으로의 컴포넌트들의 원치않는 확산을 방지할 만큼 충분히 두껍다. 캡핑 층(70) 범위의 전형적인 두께들은, 제한없이, 약 0.1 마이크론 내지 약 100 마이크론; 여러 경우들에서 약 0.1 마이크론 내지 약 10 마이크론 내; 그리고 특정 경우들에서 약 1.5 마이크론 내지 약 3.0 마이크론의 범위에 걸쳐져 있다.
도 4e를 다시 참조하면, 제2 안정화 층(80)이 증착될 수도 있다. 제2 안정화 층(80)은 바람직하게는 구리이며 두꺼운 안정화기로서 기능한다. 본 발명에 따르면, 캡핑 층(70)의 노광된 영역들 상에 제2 안정화 층(80)을 형성하기 위해 적절한 안정화기를 가진 전도체(200)를 완전히 코팅하고 인캡슐레이팅(encapsulate)하기 위해, 전기화학 전기도금과 같은 증착 기술들이 사용될 수 있다. 안정화 층 내에 적절한 전류 전달 용량을 제공하기 위해 통상적으로 제2 안정화 층(80)은 약 1 내지 약 1000 마이크론의 범위, 더 통상적으로는 약 10 내지 약 200 마이크론과 같은 약 10 내지 약 400 마이크론의 범위 내의 두께를 가진다. 특정 실시예들은 제한없이 약 20 마이크론 내지 약 50 마이크론의 범위 내의 공칭 두께를 가졌다.
실시예의 특정 특징에 따르면, 본 명세서에 참조로 결합된 미국 특허 공개공보 제2006/0079403호(일련번호 제11/130/349호)에서 정의되고 설명된 전기도금 기술은 안정화 층(80)을 형성하는 데 사용될 수도 있다. 이러한 기술에 따르면, 캡핑 층(70)이 전도성이기 때문에, 전기 도금은 초전도 테입 상의 두꺼운 안정화 층(80)을 빠르게 형성하기 위해 높은 증착 속도, 통상적으로 분당 약 1 마이크론 이상의 속도로 수행될 수 있다. 더 상세하게는, 캡핑 층(70)은 구리, 또는 다른 금속의 증착을 위한 시드 층(seed layer)으로서 기능한다. 이상에서 일반적으로 구리를 참조하고 있지만, 알루미늄, 은, 금, 및 다른 열적으로 전기적으로 전도성인 금속들을 포함하는 다른 금속들이 또한 안정화 층(80)을 형성하기 위한 제2 안정화기로서 이용될 수 있다. 그러나, 초전도성 테입을 형성하기 위한 전반적인 물질 비용을 감소시키기 위해 비-귀금속을 이용하는 것이 일반적으로 바람직하다. 비록 본 명세서에서 개시된 특정 예가 표준 전기 도금 기술들을 참조하고 있지만, 이용된 전기화학 증착 방법들 상에 특별한 제한이 있는 것은 아니다. 본 명세서에 따르면, 안정화 층(80)은 기판의 두 개의 마주보는 주 표면들 중 하나 위에, 또는 두 개의 주 표면들 위에 놓여 질 수 있으며, 기판, 버퍼 층 및 초전도 층을 완전히 인캡슐레이팅할 수도 있다. 그러나 절연 스트립(20)의 고저항으로 인해, 안정화 충으로 코팅되지 않는다. 절연 스트립들(20)을 코팅되지 않은 채로 놓아둠으로서, 초전도 필라멘트들의 커플링이 방지된다.
이상에서 설명된 바와 같이, 견고하고 고수율을 가진 긴 길이들로 스케일링할 수 있는 다중 필라멘트 2G HTS 전선을 제조하기 위해 완전히 에칭이 없는 프로세스가 가능하다. 본 명세서의 특정 실시예들에 따르면, HTS 테입(200)은 400 ㎛폭 초전도 필라멘트들(91) 및 100 ㎛ 폭 절연 스트립들(20)을 포함한다. 이러한 실시예에서, 약 20%의 초전도 단면은 전류 흐름에 이용될 수 없다. 전류 전달 용량을 최대화하기 위해, 절연 스트립들(20)의 폭이 최소화된다. 그러므로, 본 명세서의 바람직한 실시예에서, HTS 테입(200)은 10 ㎛ 폭 절연 스트립들(20)에 의해 분리된 100 ㎛ 폭 초전도 필라멘트들(91)을 포함하며, 이는 임계 전류 흐름에 있어서 단지 10 % 감소를 가진 AC 손실 감소 요인을 야기한다. 본 명세서의 부가적인 실시예들에서, 초전도 구조가 생성되며 이는 AC 손실들에 있어서의 추가적인 감소를 초래한다. 예컨대, 한 실시예에서, 추가적으로 AC 손실들을 감소시키기 위해 강자성 물질이 절연 스트립들(20)에 결합된다. 이상에서 설명된 바와 같은, 신규의 에칭이 없는 제조 프로세스의 실시예를 포함하는 개별 단계들의 플로우 차트가 도 5에 예시된다.
도 6a 및 6b는 본 명세서의 실시예의 미세구조의 사진들을 도시한다. 상세하게는, 도 6a는 본 명세서의 실시예의 부분의 500 배 확대한 것을 도시하며, 특히 양 측면 상의 초전도 층(90)을 가진 절연 스트립(20) 및 관련 전이 층들(10)을 도시한다. 도 6b는 초전도 층(90), 절연 스트립(20), 및 그들 사이의 전이(10)의 미세구조의 보다 세부적인 사항을 도시하는 동일한 물질의 3,500 배 확대도를 도시한다. 초전도체 증착 후에의 코팅 물질들의 차등 조직(differential organization)을 명확히 도시된다.
도 7a 및 7b는 본 발명의 테입(201)의 한 실시예의 저항성 테스트의 결과들을 도시한다. 상세하게는, 도 7a는 본 발명의 테입(21)의 교대하는 필라멘트 구조, 즉 절연 스트립(20)과 교대하는 초전도 필라멘트(91)를 도시한다. 전류(300)가 전도하지 않는 때에, 동작 동안 전류 흐름(300)의 방향 및 필라멘트들(91)이 연장되는 방향에 수직하여, 전압량의 변화가 테입(201)에 걸쳐서 인가되거나 테입(201)을 통과한다. 예컨대 7a 내의 화살표에 의해 표시된 전류 흐름(600)의 방향으로, 결과적인 암페어가 개시된 전선들 또는 테입(201)에 걸쳐 측정된다. 도 7b는 저항 데이터의 플롯을 도시하며, 절연 물질(20)이 단지 10 nA의 전류만 전달될 임의의 초전도 물질을 갖지 않는다고 발견되고 테입(201)이 약 54 mΩ의 저항을 갖는다는 것을 도시한다.
도 8a 및 8b는 본 발명의 범위 내의 코팅된 물질의 미세구조와 이러한 구조가 그 물질 상으로의 은의 후속 전기 증착에 어떻게 영향을 미치는가를 도시한다. 도 8a는 산화 마그네슘으로 만들어진 절연 스트립 상의 코팅 물질의 미세구조를 도시하며, 도 8b는 동일한 물질 상의 은 전기 증착의 결과들을 도시한다. 은이 절연 스트립들(20) 상에 코팅된 고저항 물질에 접착되지 않은 반면에 그 물질의 초전도 부분들(91)에 강하게 접착되는 것이 명확히 보여질 수 있다.
도 9a 및 9b는 코팅된 물질의 미세구조와 그 코팅된 물질 상으로 은의 후속 전기 증착에 이러한 미세구조가 어떻게 영향을 미치는가를 도시한다. 상세하게는, 도 9a는 산화이트륨으로 만들어진 절연 스트립(20) 상의 코팅 물질의 미세구조를 도시하며, 도 9b는 동일한 물질 상의 은 전기증착의 결과들을 도시한다. 도 8b에 도시된 물질에 비교하여, 은은 그 물질의 전체에 걸쳐 훨씬 더 자유롭게 접착된다. 산화 이트륨 상에 코팅된 물질이 낮은 저항을 가지기 때문에, 은은 물질의 초전도 영역(91) 및 절연 영역(20) 모두에 접착되며, 따라서 초전도 필라멘트들을 커플링하고 그 필라멘트화된 구조가 AC 손실 감소에 소용이 없도록 만든다.
도 10은 산화 마그네슘으로 구성된 절연 스트립(20)으로 구성된 테입 및 금속 기판(60) 상의 코팅된 물질의 단면을 도시한다. 절연 스트립(20)에 인접한 전이 영역(10)이 또한 도시된다.
도 11을 이제 참조하면, 본 발명의 대안적인 실시예에서, 절연 스트립들(20)이 버퍼(50)가 코팅된 기판(60) 상이 아니라 오히려 초전도 층(90) 상에 코팅된다는 것이 이해될 것이다. 버퍼 기판 상의 절연 물질(20)을 위해 사용되는 본 명세서에 개시된 동일한 물질들이 제한없이 초전도 층(90) 상에 코팅될 수 있다. 이러한 대안적인 예시적 실시예에서, 초전도 층(90) 상의 절연 스트립들(20)의 증착 후에, 초전도 층(90)으로 직접 아래로 절연 층(20)의 구성요소들이 확산하는 것을 촉진하기 위해 테입(400)에 열처리가 행해진다. 그러한 열 처리 온도는 약 300 ℃ 내지 약 900 ℃; 대안적으로, 약 400 ℃ 내지 약 700 ℃ 의 범위에 있을 수 있다. 특정 경우들에서, 이러한 열 처리의 시간은 약 10 분 내지 약 20 시간의 범위에 있을 수 있다. 본 기술분야의 당업자에게 이해될 수 있는 바와 같이, 열처리 기간은 절연 물질, 초전도 물질, 및 열처리 온도에 도달하기 위해 온도 변화율을 제어하는 것에 적어도 부분적으로 의존한다. 임의의 이론에 의한 제한 없이, 이러한 열 처리 동안, 절연 스트립들 아래의 초전도 필름은 비-초전도 물질(190)으로의 전환을 초래하며 유해한 영향을 받는다.
이상에서 설명된 대안적인 방법은 도 11에서 예시된 HTS 전선 또는 테입 구조(400)를 생성하기 위한 부가적인 방법을 제공한다. 초전도 필라멘트들(90)이 본 발명에 따른 비-초전도 물질(190)에 의해 분리된다. 열처리 후에, 안정화 층(70)이 본 명세서에서 이전에 설명된 바와 같이, 전기 증착과 같은 프로세스에 의해 테입 상에 증착된다. 비-초전도 물질(190) 꼭대기의 절연 스트립들(20)이 큰 저항성을 갖기 때문에, 은은 절연 스트립들(20)이 아니라 초전도 필라멘트들(90) 만을 코팅할 것이다. 두꺼운 구리(그러나 이에 한정되지 않음)와 같은 후속 안정화 코팅(90)이 본 명세서에서 이전에 설명된 바와 같이 전기 증착과 같은 프로세스에 의해 테입(400) 상에 증착될 수 있다. 다시, 비-초전도 물질(190) 꼭대기의 절연 스트립들(20)이 큰 저항성을 갖기 때문에, 구리는 절연 스트립들(20)이 아니라 은으로 덮혀진 초전도 필라멘트들(90)만을 코팅할 것이다. 따라서, 이러한 대안적인 실시예에 의해서도, 완전히 완전한 줄무늬 안정화기들(fully-striated stabilizers)을 가진 다중 필라멘트 초전도체(400)가 임의의 에칭을 수반하지 않고 생성된다.
따라서, 임의의 이론에 의한 제한 없이, 그러한 구조는 도 11에 예시된 일련의 층들을 포함한다. 도 11을 다시 참조하면, HTS 전도체(400)의 단면도는 다중 층 구성을 가진다. 예를 들어, 초전도 층(90)이 적어도 하나의 버퍼 층(50) 상에 증착된다. 본 며엣서에서 설명된 바와 같이, 절연 스트립들(20)이 열 처리 전에 초전도 층(90) 위에 증착될 수 있다. 열처리 후에, 비-초전도 물질(190)이 초전도 층(90)에 형성된다. 따라서, 본 명세서에 따르면, HTS 전도체(400)는 일반적으로 기판(60), 기판의 표면(61) 위에 놓인 적어도 하나의 버퍼 층(50), 적어도 하나의 버퍼 층(50)의 표면 위에 놓인 초전도 층(90) 을 포함한다. 초전도 층(90)은 그 위에 증착된 제1 안정화 층 또는 캡핑 층(70)을 가진다. 본 발명의 이전에 설명된 다른 실시예에 따르면, 초전도 층(90) 위에 놓이기 위해, 특히 캡핑 층(70) 위에 놓이고 그와 접촉하기 위해, 제2 안정화 층(80)이 또한 결합될 수 있다. 예를 들어, 제2 안정화 층(80)은 캡핑 층(70)과 직접적으로 접촉하고 있다.
에칭이 존재하지 않는 것은 본 명세서에서 개시된 실시예들의 이점을 제공하지만, 절연 또는 초전도 미세-필라멘트 결함들, 증착 결함들, 오염을 제거하고 본 발명에서 개시된 다중 필라멘트 구조 및 그 제조 방법을 일반적으로 향상시키기 위해, 적어도 하나의 에칭 단계가 이용될 수 있음이 본 기술분야의 당업자에 의해 이해될 수 있다. 본 기술분야의 당업자라면, 제한 없이 그러한 에칭 단계가 품질 제어, 제조후 수리, 또는 HTS 전도체(200)의 개조의 수단으로서 본 발명의 범위 내에 있을수 있다는 것을 인식할 것이다. 게다가, 본 기술분야의 당업자는, 다양한 애플리케이션들 및 용도들을 위해 제한없이, HTS 전도체(200)가 예컨대 전력 케이블들, 전력 변압기들, 전력 발전기들, 및 전력 그리드들과 같은 상업적 전력 컴포넌트들에 결합될 수 있다는 것을 쉽게 이해할 것이다.
적어도 하나의 실시예가 개시되며, 그 실시예(들)의 변화들, 조합들, 및/또는 변형들 및/또는 본 기술분야의 당업자에 의해 만들어진 실시예(들)의 특징들은 본 발명의 범위 내에 있다. 실시예(들)의 특징들을 조합하는것, 통합하는 것, 및/또는 누락시키는 것으로부터 야기된 대안적인 실시예들이 또한 본 발명의 범위 내에 있다. 수치 범위들 또는 제한들이 명백히 설명된 경우, 그러한 명백한 범위들 또는 제한들은 명백히 설명된 범위들 또는 제한들(예컨대, 약 1 내지 약 10이 2, 3, 4 등을 포함하고; 0.10 보다 큰 것이 0.11, 0.12, 0.13 등을 포함한다) 내에 속하는 유사한 크기의 반복적인 범위들 또는 제한들을 포함하도록 이해되어야 한다. 예컨대, 하한 (RI) 및 상한(RⅡ)을 가진 수치 범위가 개시될 때마다, 그 범위 내에 속하는 임의의 수가 특정하게 개시된다. 특히, 그 범위 내의 이하의 수들이 특정하게 개시된다: R = RI +k*(RⅡ - RI), 여기에서 k는 1 퍼센트 증분을 갖는 1퍼센트 내지 100 퍼센트의 범위의 변수이며, 즉 k는 1 퍼센트, 2 퍼센트, 3 퍼센트, 4 퍼센트, 5 퍼센트, ...50 퍼센트, 51 퍼센트, 52 퍼센트,... 95 퍼센트, 96 퍼센트, 97 퍼센트, 98 퍼센트, 99 퍼센트, 또는 100 퍼센트이다. 게다가, 이상에서 정의된 두 개의 수들에 의해 정의된 임의의 수치 범위가 또한 특정하게 개시된다. "포함한다(comprises)", "포함한다(includes)", 및 "구비한다(having)" 와 같은 더 넓은 의미의 용어들의 사용은 "구성되다(consist of))", "필수적으로 구성되다(consist essentially of)", 및 "실질적으로 구성되다(comprised substantially of)"와 같은 더 좁은 의미의 용어들에 대한 지지를 제공하도록 이해되어져야 한다. 따라서, 보호 범위는 이상에서 제시된 설명에 의해 제한되지 않지만 이후의 청구범위에 의해 정의되며, 그 범위는 청구범위의 대상의 모든 등가물들을 포함한다. 각각 그리고 모든 청구범위는 명세서에 추가적인 개시로서 결합되며, 청구범위는 본 발명의 실시예(들)이다. 본 발명에서의 참조의 논의는 그것이 종래 기술이라는 인정이 아니며, 특히 본 출원의 우선일 이후의 공개일을 갖는 임의의 참조에 대하여서 그러한 인정이 아니다. 본 발명 내에 인용된 모든 특허들, 특허 출원들, 및 간행물의 개시는, 본 발명에 대하여 보충되는 예시적, 절차적, 또는 다른 세부적인 사항으로서 본 명세서에 결합된다.

Claims (66)

  1. 초전도체 구조에 있어서,
    적어도 하나의 버퍼 층이 증착되는 기판으로서, 길이 및 폭을 가지고 약 102 이상의 디멘젼 비율을 갖는 기판; 및
    상기 적어도 하나의 버퍼 층 상의 초전도 층으로서, 상기 기판의 길이를 따라 연속적으로 연장되는 적어도 두 개의 실질적으로 평행한 초전도 필라멘트들을 형성하는 초전도 물질로 구성된 초전도 층을 포함하고,
    상기 적어도 두 개의 초전도 필라멘트들은 서로 대향하는 제1 표면 및 제2 표면을 가지는 적어도 하나의 절연 스트립에 의해 서로 분리되어 있으며, 상기 제1 표면은 상기 버퍼 층 위에 놓여있고 상기 제2 표면은 상기 초전도 물질을 실질적으로 포함하고 있지 않으며;
    상기 적어도 하나의 절연 스트립은 상기 기판의 길이를 따라 연속적으로 연장되고 약 1 mΩcm 보다 큰 저항을 가진 절연 물질로 구성되는, 초전도체 구조.
  2. 제1항에 있어서, 상기 적어도 두 개의 초전도 필라멘트들은 적어도 10 미터의 길이에 걸쳐서 적어도 200 A/cm 의 임계 전류를 갖는, 초전도체 구조.
  3. 제1항에 있어서, 상기 적어도 두 개의 초전도 필라멘트들을 분리(uncouple)시키는, 초전도체 구조.
  4. 제1항에 있어서, 상기 초전도 필라멘트들은 적어도 약 50 ㎛ 의 폭을 가지는, 초전도체 구조.
  5. 제1항에 있어서, 상기 절연 물질은 부가적으로 강자성 물질을 포함하는, 초전도체 구조.
  6. 제1항에 있어서, 상기 절연 스트립들은 약 0.5 내지 약 30 마이크론들의 범위의 두께를 가지는, 초전도체 구조.
  7. 제1항에 있어서, 상기 절연 스트립들은 약 1 마이크론 내지 약 250 마이크론의 범위의 폭을 가지는, 초전도체 구조.
  8. 제1항에 있어서, 상기 초전도 층 위에 놓인 적어도 하나의 안정화 층을 더 포함하는, 초전도체 구조.
  9. 제8항에 있어서, 상기 적어도 하나의 안정화 층은 상기 초전도 층 위에 각각 놓인 제1 안정화 층 및 제2 안정화 층을 더 포함하고, 상기 적어도 하나의 안정화 층은 적어도 5 마이크론의 두께를 가지는, 초전도체 구조.
  10. 제9항에 있어서, 상기 제1 안정화 층은 약 0.1 마이크론 내지 약 10.0 마이크론의 범위 내의 두께를 가지는, 초전도체 구조.
  11. 제9항에 있어서, 상기 제2 안정화 층은 약 1 마이크론 내지 약 1,000 마이크론의 범위 내의 두께를 가지는, 초전도체 구조.
  12. 제9항에 있어서, 상기 제2 안정화 층은 도금되어 있는, 초전도체 구조.
  13. 제9항에 있어서, 상기 제1 안정화 층은 귀금속을 포함하는, 초전도체 구조.
  14. 제13항에 있어서, 상기 귀금속은 Ag인 초전도체 구조.
  15. 제9항에 있어서, 상기 제2 안정화 층은 비-귀금속을 포함하는, 초전도체 구조.
  16. 제15항에 있어서, 상기 비-귀금속은 구리, 알루미늄, 및 그 합금들을 포함하는 그룹으로부터의 물질을 포함하는, 초전도체 구조.
  17. 제16항에 있어서, 상기 비-귀금속은 구리인 초전도체 구조.
  18. 제17항에 있어서, 상기 초전도체 구조의 표면에 수직으로 인가된 60 Hz 의 주파수 및 100 mT의 AC 자계에서 77 K 에서 측정된 1 W/m 보다 작은 AC 손실을 가진, 초전도체 구조.
  19. 제1항에 있어서, 상기 다중 필라멘트 초전도 층은 약 77 K 이상의 임계 온도 Tc 를 갖는, 고온 초전도 물질을 포함하는, 초전도체 구조.
  20. 제1항에 있어서, 상기 다중 필라멘트 초전도 층은 REBa2Cu3O7-x 를 포함하고, 여기에서 RE 는 희토류 원소인, 초전도체 구조.
  21. 제20항에 있어서, 상기 다중 필라멘트 초전도 층은 YBa2Cu3O7-x, Bi2Sr2Ca2Cu3O10+y, Ti2Ba2Ca2Cu3O10+y, HgBa2Ca2Cu3O8+y 및 그들의 조합으로 구성된 그룹으로부터 선택되는, 초전도체 구조.
  22. 제1항에 있어서, 상기 버퍼 층은 상기 필름의 평면 내 및 평면 외 모두에서 일반적으로 정렬된 결정들을 갖는 이축 결정 텍스처링된 필름(biaxially crystal textured film)을 포함하는, 초전도체 구조.
  23. 제8항에 있어서, 상기 적어도 하나의 안정화 층 위에 놓인 비전도성 절연 층을 더 포함하는, 초전도체 구조.
  24. 제8항에 있어서, 상기 적어도 하나의 안정화 층은 상기 초전도체 구조를 인캡슐레이팅(encapsulate)하는 제1 측표면 및 제2 측표면을 정의하도록 연장되는, 초전도체 구조.
  25. 제1항에 있어서, 상기 기판은 적어도 약 100 m의 길이를 갖는, 초전도체 구조.
  26. 제1항에 있어서, 상기 절연 물질은 세라믹 산화물(ceramic oxide)인, 초전도체 구조.
  27. 제28항에 있어서, 상기 세라믹 산화물은 산화 마그네슘, 산화 철, 산화 몰리브덴, 산화 망간, 산화 아연, 산화 크로뮴, 실리콘 산화물, 및 그들의 조합으로 구성된 그룹으로부터 선택되는, 초전도체 구조.
  28. 초전도체 구조에 있어서,
    적어도 하나의 버퍼 층이 증착되는 기판으로서, 길이 및 폭을 가지며 약 102 이상의 디멘젼 비율을 갖는 기판;
    상기 적어도 하나의 버퍼 층 상에 있는 초전도 층으로서, 상기 초전도 층은 사이에 비초전도 영역을 가지는 적어도 두 개의 실질적으로 평행한 초전도 필라멘트들을 형성하는 초전도 물질로 구성되고, 상기 초전도 필라멘트들 및 비초전도 영역은 상기 기판의 길이를 따라 연속적으로 연장되는, 초전도 층; 및
    상기 비 초전도 영역 상에 있고 적어도 하나의 절연 스트립을 형성하는 절연 층을 포함하고,
    상기 적어도 하나의 절연 스트립은 상기 기판의 길이를 따라 연속적으로 연장되고 약 1 mΩcm 보다 큰 저항을 가진 절연 물질로 구성되는, 초전도체 구조.
  29. 제28항에 있어서, 상기 적어도 두 개의 초전도 필라멘트들은 적어도 10 미터의 길이에 걸쳐 적어도 200 A/cm 의 임계 전류를 가지는, 초전도체 구조.
  30. 제28항에 있어서, 상기 적어도 두 개의 초전도 필라멘트들은 열 처리 물질 결실(heat treatment material deletion)에 의해 분리되는, 초전도체 구조.
  31. 제28항에 있어서, 상기 초전도 필라멘트들은 적어도 약 50 ㎛ 의 폭을 가지는, 초전도체 구조.
  32. 제28항에 있어서, 상기 절연 물질은 강자성 물질을 더 포함하는, 초전도체 구조.
  33. 제28항에 있어서, 상기 절연 스트립들은 약 0.5 내지 약 30 마이크론의 범위의 두께를 가지는, 초전도체 구조.
  34. 제28항에 있어서, 상기 절연 스트립들은 약 1 마이크론 내지 약 250 마이크론의 범위의 폭을 가지는, 초전도체 구조.
  35. 제28항에 있어서, 상기 초전도 층 위에 놓인 적어도 하나의 안정화 층을 더 포함하는, 초전도체 구조.
  36. 제35항에 있어서, 상기 적어도 하나의 안정화 층은 상기 초전도 층 위에 각각 놓인 제1 안정화 층 및 제2 안정화 층을 더 포함하고, 상기 적어도 하나의 안정화 층은 적어도 5 마이크론의 두께를 가지는, 초전도체 구조.
  37. 제36항에 있어서, 상기 제1 안정화 층은 약 0.1 마이크론 내지 약 10.0 마이크론의 범위 내의 두께를 가지는, 초전도체 구조.
  38. 제36항에 있어서, 상기 제2 안정화 층은 약 1 마이크론 내지 약 1000 마이크론의 범위 내의 두께를 가지는, 초전도체 구조.
  39. 제36항에 있어서, 상기 제2 안정화 층은 도금되는, 초전도체 구조.
  40. 제36항에 있어서, 상기 제2 안정화 층은 귀금속을 포함하는, 초전도체 구조.
  41. 제40항에 있어서, 상기 귀금속은 Ag인, 초전도체 구조.
  42. 제36항에 있어서, 상기 제2 안정화 층은 구리, 알루미늄, 및 그들의 합금으로 구성된 그룹으로부터 선택된 비-귀금속을 포함하는, 초전도체 구조.
  43. 제42항에 있어서, 상기 초전도체 구조의 표면에 수직으로 인가되는 60 Hz의 주파수 및 100 mT의 AC 자계에서 77 K에서 측정된 1 W/m 보다 작은 AC 손실을 가지는, 초전도체 구조.
  44. 제28항에 있어서, 상기 다중 필라멘트 초전도체 층은 약 77 K 이상인 임계 온도 Tc를 가지는 고온 초전도 물질을 포함하는, 초전도체 구조.
  45. 제28항에 있어서, 상기 다중 필라멘트 초전도 층은 REBa2Cu3O7-x 를 포함하고, 여기에서 RE는 희토류 원소인, 초전도체 구조.
  46. 제45항에 있어서, 상기 다중 필라멘트 초전도 층은 YBa2Cu3O7-x, Bi2Sr2Ca2Cu3O10+y, Ti2Ba2Ca2Cu3O10+y, HgBa2Ca2Cu3O8+y 및 그들의 조합을 포함하는 그룹으로부터 선택되는, 초전도체 구조.
  47. 제28항에 있어서, 상기 버퍼 층은 필름의 평면 내 및 평면 외 모두에서 일반적으로 정렬된 결정들을 가지는 이축 결정 텍스처링된 필름을 포함하는, 초전도체 구조.
  48. 제28항에 있어서, 상기 적어도 하나의 절연 스트립은 마스크를 통한 증착, 잉크 젯 프린팅, 스크린 프린팅, 스탬핑, 패터닝, 및 그들의 조합으로 구성된 그룹으로부터 선택된 프로세스에 의해 초전도 층 상에 증착되는, 초전도체 구조.
  49. 제48항에 있어서, 마스크를 통한 증착을 위한 프로세스는 스퍼터링, 화학 기상 증착, 졸 겔 코팅(sol gel coating), 기화(evaporation), 및 레이저 삭마 증착(laser ablative deposition) 으로 구성된 그룹으로부터 선택되는, 초전도체 구조.
  50. 제28항에 있어서, 상기 초전도층은 기화, 스퍼터링, 화학 기상 증착, 스핀 코팅 및 베이킹(spin coating and baking), 펄스 레이저 증착(pulsed laser deposition), 음극 아크 증착(cathodic arc deposition), 플라즈마 강화 화학 기상 증착(plasma enhanced chemical deposition), 분자선 에피택시(molecular beam epitaxy), 졸-겔 프로세스(sol-gel process), 액상 에피택시(liquid phase epitaxy), 및 그들의 조합으로 구성된 그룹으로부터 선택된 프로세스에 의해 증착되는, 초전도체 구조.
  51. 제28항에 있어서, 상기 절연 물질은 산화 마그네슘, 산화 철, 산화 몰리브덴, 산화 망간, 산화 아연, 산화 크로뮴, 실리콘 산화물, 및 그들의 조합으로 구성된 그룹으로부터 선택되는, 초전도체 구조.
  52. 제28항에 있어서, 상기 기판은 적어도 약 100 m 의 길이를 가지는, 초전도체 구조.
  53. 기판 및 적어도 하나의 버퍼 층을 포함하는 버퍼링된 기판을 제공하는 단계;
    상기 적어도 하나의 절연 스트립이 서로 대향하는 제1 표면 및 제2 표면을 가지고 상기 제1 표면이 상기 버퍼링된 기판에 인접하도록, 상기 버퍼링된 기판의 길이를 따라 연속적으로 연장되고 약 1 mΩcm 보다 큰 저항을 가진 절연 물질로 구성되는 적어도 하나의 절연 스트립을 상기 버퍼링된 기판 상에 증착하는 단계; 및
    상기 기판의 길이를 따라 연속적으로 연장되고 상기 적어도 하나의 절연 스트립에 의해 서로로부터 분리되며 실질적으로 평행한 적어도 두 개의 초전도 필라멘트들로 구성된 초전도 층을 형성하도록, 상기 버퍼링된 기판 상에 초전도 물질을 증착하는 단계로서, 상기 절연 스트립의 제2 표면은 상기 초전도 물질을 실질적으로 포함하고 있지 않은, 초전도 물질 증착 단계를 포함하는, 초전도체 구조를 생성하기 위한 방법.
  54. 제53항에 있어서, 상기 고온 초전도체는 상기 초전도체 구조의 표면에 수직으로 인가된 60 Hz의 주파수 및 100 mT의 AC 자계에서 77 K 에서 측정된 1 W/m 보다 작은 AC 손실로 동작할 수 있는, 초전도체 구조를 생성하기 위한 방법.
  55. 제53항에 있어서, 상기 초전도 층을 형성하기 위해 버퍼링된 기판 상에 초전도 물질을 증착하는 단계는, REBa2Cu3O7-x 의 층을 증착하는 것을 포함하며, 여기에서 RE는 희토류 원소인, 초전도체 구조를 생성하기 위한 방법.
  56. 제55항에 있어서, 상기 초전도 층은, YBa2Cu3O7-x, Bi2Sr2Ca2Cu3O10+y, Ti2Ba2Ca2Cu3O10+y, HgBa2Ca2Cu3O8+y 및 그들의 조합을 포함하는 그룹으로부터 선택되는, 초전도체 구조를 생성하기 위한 방법.
  57. 제53항에 있어서, 상기 적어도 하나의 절연 스트립은 마스크를 통한 증착, 잉크젯 프린팅, 스크린 프린팅, 스탬핑, 패터닝, 및 그들의 조합으로 구성된 그룹으로부터 선택된 프로세스에 의해 증착되는, 초전도체 구조를 생성하기 위한 방법.
  58. 제57항에 있어서, 상기 마스크를 통한 증착을 위한 프로세스는 스퍼터링, 화학 기상 증착, 졸 겔 코팅, 기화, 및 레이저 삭마 증착으로 구성된 그룹으로부터 선택되는, 초전도체 구조를 생성하기 위한 방법.
  59. 제53항에 있어서, 상기 초전도 층은 기화, 스퍼터링, 화학 기상 증착, 스핀 코팅 및 베이킹, 펄스 레이저 증착, 음극 아크 증착, 플라즈마 강화 화학 기상 증착, 분자선 에피택시, 졸-겔 프로세스, 액상 에피택시, 및 그들의 조합으로 구성된 그룹으로부터 선택된 프로세스에 의해 증착되는, 초전도체 구조를 생성하기 위한 방법.
  60. 기판 및 적어도 하나의 버퍼 층을 포함하는 버퍼링된 기판을 제공하는 단계;
    초전도 층을 형성하기 위해 상기 버퍼링된 기판 상에 초전도 물질을 증착하는 단계;
    상기 버퍼링된 기판의 길이를 따라 연속적으로 연장되고 약 1 mΩcm 보다 큰 저항을 가진 절연 물질로 구성된 적어도 하나의 절연 스트립을 상기 버퍼링된 기판 상의 초전도 물질 상에 증착하는 단계로서, 상기 적어도 하나의 절연 스트립은 서로 대향하는 제1 표면 및 제2 표면을 가지며 상기 제1 표면은 상기 초전도 물질에 인접한, 절연 스트립 증착 단계; 및
    상기 적어도 하나의 절연 스트립 아래에 비초전도 물질을 제공하기 위해 상기 버퍼링된 기판 상의 상기 초전도 물질 상에 상기 적어도 하나의 절연 스트립을 열처리하는 단계를 포함하는, 고온 초전도체 구조를 생성하기 위한 방법.
  61. 제60항에 있어서, 상기 고온 초전도체는 상기 초전도체 구조의 표면에 수직으로 인가된 60 Hz 의 주파수 및 100 mT의 AC 자계에서 77 K 에서 측정된 1 W/m 보다 작은 AC 손실로 동작할 수 있는, 고온 초전도체 구조를 생성하기 위한 방법.
  62. 제60항에 있어서, 상기 초전도 층을 형성하기 위해 상기 버퍼링된 기판 상에 초전도 물질을 증착하는 단계는, REBa2Cu3O7-x 층을 증착하는 것을 포함하며, 여기에서 RE는 희토류 원소인, 고온 초전도체 구조를 생성하기 위한 방법.
  63. 제62항에 있어서, 상기 초전도 층은 YBa2Cu3O7-x, Bi2Sr2Ca2Cu3O10+y, Ti2Ba2Ca2Cu3O10+y, HgBa2Ca2Cu3O8+y 및 그들의 조합을 포함하는 그룹으로부터 선택되는, 고온 초전도체 구조를 생성하기 위한 방법.
  64. 제60항에 있어서, 상기 적어도 하나의 절연 스트립은 마스크를 통한 증착, 잉크젯 프린팅, 스크린 프린팅, 스탬핑, 패터닝, 및 그들의 조합으로 구성된 그룹으로부터 선택된 프로세스에 의해 증착되는, 고온 초전도체 구조를 생성하기 위한 방법.
  65. 제64항에 있어서, 상기 마스크를 통한 증착을 위한 프로세스는 스퍼터링, 화학 기상 증착, 졸 겔 코팅, 기화, 및 레이저 삭마 증착으로 구성된 그룹으로부터 선택되는, 고온 초전도체 구조를 생성하기 위한 방법.
  66. 제60항에 있어서, 상기 초전도 층은 기화, 스퍼터링, 화학 기상 증착, 스핀 코팅 및 베이킹, 펄스 레이저 증착, 음극 아크 증착, 플라즈마 강화 화학 기상 증착, 분자선 에피택시, 졸-겔 프로세스, 액상 에피택시, 및 그들의 조합으로 구성된 그룹으로부터 선택된 프로세스에 위해 증착되는, 고온 초전도체 구조를 생성하기 위한 방법.
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WO (1) WO2011163343A2 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170070815A (ko) 2015-12-14 2017-06-22 한국전기연구원 금속기판 결함에 의해 자기 정렬된 초전도 스트립을 구비하는 초전도 선재의 제조 방법
KR20180132083A (ko) * 2016-03-24 2018-12-11 지멘스 악티엔게젤샤프트 외부 자기장에서 동작하기 위한 초전도체 디바이스

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009038920A1 (de) * 2009-08-26 2011-03-10 Siemens Aktiengesellschaft Multifilamentleiter und Verfahren zu dessen Herstellung
JP5513154B2 (ja) * 2010-02-12 2014-06-04 昭和電線ケーブルシステム株式会社 酸化物超電導線材及び酸化物超電導線材の製造方法
JP5615616B2 (ja) * 2010-07-27 2014-10-29 昭和電線ケーブルシステム株式会社 テープ状酸化物超電導体及びその製造方法
US9029296B2 (en) * 2012-02-02 2015-05-12 Polyvalor, Limited Partnership Increased normal zone propagation velocity in superconducting segments
WO2014051823A2 (en) * 2012-07-05 2014-04-03 University Of Houston System Multi-filament superconducting composites
JP2014099323A (ja) * 2012-11-14 2014-05-29 Fuji Electric Co Ltd 薄膜超電導線材および超電導コイル
EP2955727B1 (en) 2013-03-15 2019-04-10 Furukawa Electric Co., Ltd. Method for manufacturing superconducting conductor and superconducting conductor
DE102013214447B3 (de) * 2013-07-24 2014-11-20 Bruker Hts Gmbh Bandförmiges, supraleitendes Element mit verbessertem Eigenschutz im Quenchfall
US9768370B2 (en) * 2013-09-17 2017-09-19 Varian Semiconductor Equipment Associates, Inc. Low AC loss high temperature superconductor tape
US9947441B2 (en) * 2013-11-12 2018-04-17 Varian Semiconductor Equipment Associates, Inc. Integrated superconductor device and method of fabrication
US10158061B2 (en) 2013-11-12 2018-12-18 Varian Semiconductor Equipment Associates, Inc Integrated superconductor device and method of fabrication
JP2017505973A (ja) * 2013-11-20 2017-02-23 ダンマークス テクニスク ユニバーシテットＤａｎｍａｒｋｓ Ｔｅｋｎｉｓｋｅ Ｕｎｉｖｅｒｓｉｔｅｔ 超伝導層用基材を製造するための方法
CN107077927B (zh) * 2014-08-05 2019-09-24 株式会社藤仓 氧化物超导线材、超导设备及氧化物超导线材的制造方法
US10665367B2 (en) * 2015-10-15 2020-05-26 Sumitomo Electric Industries, Ltd. Oxide superconducting wire
JP6556674B2 (ja) * 2016-08-10 2019-08-07 株式会社東芝 酸化物超電導体及びその製造方法
CN107768018B (zh) * 2016-08-23 2019-03-12 株式会社东芝 氧化物超导体及其制造方法
US10804010B2 (en) * 2017-05-12 2020-10-13 American Superconductor Corporation High temperature superconducting wires having increased engineering current densities
JP7412449B2 (ja) * 2020-01-17 2024-01-12 長江存儲科技有限責任公司 高度なメモリ構造およびデバイス
JP7330153B2 (ja) * 2020-09-15 2023-08-21 株式会社東芝 酸化物超電導体及びその製造方法
JP7330152B2 (ja) * 2020-09-15 2023-08-21 株式会社東芝 酸化物超電導体及びその製造方法
CN112599300B (zh) * 2021-03-04 2021-05-11 上海超导科技股份有限公司 镀制超导带材的装置和方法以及超导带材
WO2023049657A1 (en) * 2021-09-22 2023-03-30 Metox Technologies, Inc. Advanced susceptor for reel-to-reel operations

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0354875A (ja) * 1989-07-24 1991-03-08 Furukawa Electric Co Ltd:The 超電導体回路の形成方法
JPH05160446A (ja) * 1991-12-05 1993-06-25 Sumitomo Electric Ind Ltd 超電導配線およびその作製方法
US6926921B2 (en) * 2003-05-05 2005-08-09 Hewlett-Packard Development Company, L.P. Imprint lithography for superconductor devices
US7453340B2 (en) * 2003-07-17 2008-11-18 International Superconductivity Technology Center, The Juridical Foundation Superconducting wire and superconducting coil employing it
US7496390B2 (en) * 2004-08-20 2009-02-24 American Superconductor Corporation Low ac loss filamentary coated superconductors
US7582328B2 (en) * 2004-08-20 2009-09-01 American Superconductor Corporation Dropwise deposition of a patterned oxide superconductor
JP5119582B2 (ja) * 2005-09-16 2013-01-16 住友電気工業株式会社 超電導線材の製造方法および超電導機器
US7593758B2 (en) * 2005-10-06 2009-09-22 Los Alamos National Security, Llc Segmented superconducting tape having reduced AC losses and method of making
US7674751B2 (en) 2006-01-10 2010-03-09 American Superconductor Corporation Fabrication of sealed high temperature superconductor wires
US7627356B2 (en) * 2006-07-14 2009-12-01 Superpower, Inc. Multifilament AC tolerant conductor with striated stabilizer and devices incorporating the same
JP4996511B2 (ja) 2008-03-07 2012-08-08 株式会社東芝 酸化物超電導導体
JP2010113919A (ja) * 2008-11-05 2010-05-20 Chubu Electric Power Co Inc 超電導テープ線材及びその製造方法並びに超電導コイル
JP2011124167A (ja) * 2009-12-14 2011-06-23 Sumitomo Electric Ind Ltd 超電導線材とその製造方法および超電導線材用基板

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170070815A (ko) 2015-12-14 2017-06-22 한국전기연구원 금속기판 결함에 의해 자기 정렬된 초전도 스트립을 구비하는 초전도 선재의 제조 방법
KR20180132083A (ko) * 2016-03-24 2018-12-11 지멘스 악티엔게젤샤프트 외부 자기장에서 동작하기 위한 초전도체 디바이스

Also Published As

Publication number Publication date
KR101419331B1 (ko) 2014-07-14
US8682406B2 (en) 2014-03-25
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