KR20180132083A - 외부 자기장에서 동작하기 위한 초전도체 디바이스 - Google Patents

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KR20180132083A
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Abstract

본 발명은, 외부 교류 자기장에서 동작하기 위한 초전도체 디바이스(1a, 1b)에 관한 것으로, 초전도체 디바이스(1a, 1b)는 2개의 초전도성 접촉 엘리먼트들(2) 및 전류-전도 섹션(5)을 갖고, 전류-전도 섹션(5)은 하나의 접촉 엘리먼트(2)로부터 다른 접촉 엘리먼트(2)로의 전력 흐름 방향에 대응하는 종방향으로 접촉 엘리먼트들을 연결하고 그리고 전류-전도 섹션(5)은 기판(8) 상에 도포된 초전도성 층을 포함한다. 초전도성 층은, 전류를 이송하기 위한 전류 경로들을 형성하는 개별 필라멘트들(3)을 형성하기 위해, 리세스(4)에 의해 종방향으로 적어도 부분적으로 단절된다. 적어도 2개의 인접하는 필라멘트들(3)은, 기판(8) 상에 형성되고 그리고 4개의 전류 경로들이 전도성으로 연결되는 교차 영역(6)에서 리세스(4)를 생략함으로써 전도성 방식으로 연결된다. 적어도 하나의 옴 저항 장벽(7), 특히 하나의 개개의 옴 저항 장벽은 인접한 필라멘트들(3)의 전류 경로들에서 제공되고, 상기 전류 경로들은 교차부에 대해 서로 반대편에 놓이고 그리고 층 평면 종방향 및 그 종방향에 수직인 층 평면 횡방향에서 오프셋된다.

Description

외부 자기장에서 동작하기 위한 초전도체 디바이스
본 발명은 외부 교류 자기장(external alternating magnetic field)에서 동작하기 위한 초전도체 디바이스(superconductor device)에 관한 것으로, 초전도체 디바이스는 2개의 초전도성 접촉 엘리먼트(superconducting contact element)들 및 전류-전도 섹션(current-conducting section)을 갖고, 전류-전도 섹션은 하나의 접촉 엘리먼트로부터 다른 접촉 엘리먼트로의 전류 흐름 방향에 대응하는 종방향(longitudinal direction)으로 상기 접촉 엘리먼트들을 연결하고 그리고 전류-전도 섹션은 기판에 도포된 초전도체 층을 갖고, 초전도체 층은 이송 전류(transport current)를 위한 전류 경로들을 형성하는 개별 필라멘트(filament)들을 형성하기 위해 리세스(recess)에 의해 종방향으로 적어도 부분적으로 절단된다.
교류 자기장들에서의, 예컨대 초전도성 전기 기계들에서의 초전도체들의 사용이 또한 제안된다. 전기 전도체들이 교류 자기장들에서 사용될 때, 교류 필드 손실(alternating field loss)들이 발생하는데, 교류 필드 손실들은 물리적 원인들에 따라 다양한 컴포넌트(component)들로 그룹화될(grouped) 수 있다. 초전도체들의 경우, 일반 전도체들에 비해 추가의 효과들/컴포넌트들이 존재하며, 여기서 추가의 문제점은, 저온에서의 동작 조건들에서 상기 교류 필드 손실들은 특히, 애플리케이션(application)을 방해하고 금지할 수 있는 것인데, 왜냐하면, 실온에서는 교류 필드 손실들의 배수가 요구되며 이는 효율성을 감소시키기 때문이다.
일반 전도체들의 경우, 교류 자기장 사용들에서 일반적으로 유리하게 사용되는 것은 모놀리식 전도체(monolithic conductor)가 아니라 리츠-와이어 전도체(Litz-wire conductor)이다. 이는 표피 효과(skin effect) 및 와전류 손실들의 불리한 결과들을 최소화한다.
빌릿(billet)들 또는 볼트(bolt)들로 종종 생성되는 초전도체들, 예컨대, NbTi, Nb3Sn, MgB2 또는 Bi-2223의 경우, 초전도성 필라멘트(superconducting filament)들의 사용이 또한 알려져 있다. 초전도체들의 필라멘트들은 초전도성(superconductivity)의 안정성의 긍정적 증가를 초래할 뿐만 아니라, 자기장 손실들을 또한 감소시킬 수 있다.
초전도체들의 경우에서의 교류 필드 손실들의 중요한 그룹(group)은 이른바 히스테리시스 손실(hysteresis loss)들인데, 히스테리시스 손실들은, 전도체 내로 침투하는 자기장들이 외부 교류 자기장에 따라 자신들의 방향을 변화시키고, 결과적으로 재자화 처리(remagnetization process)들이 발생해야 한다는 사실 때문에 발생한다. 자기장에 수직인 초전도체들의 범위가 히스테리시스 손실들의 크기를 결정하기 때문에, 얇은 필라멘트들의 형성이 유리하다. 그러나, 초전도체들의 필라멘트들은 일반적으로, 한편으로는, 전류가 내부로 공급되고 그리고 밖으로 전도되는 접촉부들을 통해, 그리고 필요한 경우, 다른 한편으로는, (저항성의) 정상적으로 전도성의 매트릭스(matrix)를 통해, 단부들에서 강제로, 서로 전기적으로 연결된다. 이와 연관된 교류 필드 손실들은 커플링 손실(coupling loss)들로 지칭된다.
접촉 엘리먼트들 및/또는 매트릭스를 통한 그러한 필라멘트화(filamentation) 및 커플링의 경우, 개별 필라멘트들 사이의 커플링이 발생한다는 문제점이 발생하는데, 다시 말해, 특히 외부 교류 자기장으로 인해, 전압들 및 전류들은 필라멘트들에 의해 형성된 전도체 루프(conductor loop)들에서, 접촉 엘리먼트들에서의 그들 사이의 연결들과 함께 유도되며, 그 결과로, 커플링 손실들이 발생한다. 따라서, 일반 전도체들 및 멀티필라멘트 초전도체(multifilament superconductor)들의 경우, 교류 자기장으로 인해 발생하는 전기장들이, 인접한 루프들에서 상쇄되도록(canceled out), 이들을 서로에 대해 트위스트(twist)하는 것이 알려져 있다. 이러한 개념은 또한, "트위스티드 페어(twisted pair)"로 알려져 있다.
그러한 구성은 층으로서 기판에 도포되는 층 초전도체들에서는 가능하지 않다. 히스테리시스 손실들을 감소시키기 위해, 이와 관련하여, 원래 폭이 연속적인 초전도체 층을 종방향으로 스트립(strip)들, 이른바, "스트라이에이션(striation)들"로 세분하는 것이 제안되었다. 이는 예컨대, Coleman B. Cobb 등에 의한 논문, "Hysteretic loss reduction in striated YBCO", Physica C 382 (2002), pages 52-56에 설명되어 있다. 이는, 최대 1 cm의 폭들을 가질 수 있는 층 초전도체들이, 층에 수직인 교류 자기장들에서 동작하는 동안, 허용가능한 히스테리시스 손실들을 갖지 않는 문제점을 다룬다. 초전도체 층을 얇은 선형 필라멘트들("스트라이에이션들")로 세분하는 경우에서 상기 히스테리시스 손실들이 거동하는 방식이 조사된다. 일반적으로, 그 결과는, 필드 방향에 수직인 필라멘트들의 치수가, 이에 대한 결정 요인이기 때문에, 히스테리시스 손실들이 감소될 수 있지만, 필라멘트들이 적어도 시작 및 종료에서 각각의 경우에서 전기 접촉 엘리먼트들에 의해(또는 매트릭스 및 션트 층(shunt layer)에 의해) 단락되는 실제 애플리케이션에서, 필라멘트들 사이의 이러한 이른바 "스트라이에이티드 전도체(striated conductor)들"은 큰 유도 루프(induction loop)들을 가지며, 이들은 결국, 증가된 교류 자기장 손실들(커플링 손실들)의 원인이 된다. 따라서, 필라멘트들은 본질적으로, 접촉들에서 전기 연결을 갖는 "언트위스티드(untwisted)" 전도체 엘리먼트들에 대응한다.
따라서, 본 발명은, 개별 필라멘트들로 세분될 초전도체 층들의 경우에서 커플링 손실들을 감소시키기 위한 옵션(option)을 특정하는 목적에 기반한다.
상기 목적은 청구항 제1 항에서 청구되는 초전도체 디바이스에 의해 달성된다. 유리한 구성들은 종속 청구항들로부터 나타난다.
시작부에서 언급된 타입(type)의, 본 발명에 따른 초전도체 디바이스는, 필라멘트들 중 인접하는 적어도 2개의 필라멘트들이, 기판 상에 형성되고 그리고 리세스의 생략을 통해 4개의 전류 경로들이 전도성으로 연결되는 교차 영역에서 전도성으로 연결되는 것을 특징으로 하며, 적어도 하나의, 특히 각각의 경우에서 하나의 옴 저항 장벽(ohmic resistance barrier)이, 인접한 필라멘트들의 전류 경로들에서 제공되며, 그 전류 경로들은 교차부에 대해 반대편에 있고, 층 평면의 종방향 및 종방향에 수직인 횡방향으로 오프셋되고(offset), 그리고 교차부에서 만난다.
이 경우, 각각의 경우에서 하나의 저항 장벽을 사용하는 것이 바람직하다. 이는, 적어도 필라멘트의 임계 전류 미만에서, 교차 영역에서 필라멘트를 교번하고 그리고 장벽이 없는 전류 루트(barrier-free current route)들을 사용하는 전류 경로가 발생되는 상황을 달성한다. 따라서, 장벽들은, 교차 영역에서, 측부, 다시 말해, 필라멘트를 교번하는 전류 경로들을 제한하여서, 교차 영역에 의해 분리되고 그리고 전류 루트들에 의해 형성되는 전도체 루프들에서, 대칭적인 구성의 경우에서 각각 대향하고 크기의 측면에서 동일한 전압들이, 층 평면에 대해 수직으로 위치된(located) 시간적으로 변화하는 외부 자기장 성분들에 의해 발생되는 전기장들로 인해 전류 경로를 통해 발생된다. 다시 말해, 교차 영역들 및 저항 장벽들의 제공은, 교차 영역에서 서로 교차하는 2개의 전류 경로들의 발생을 초래하며, 2개의 전류 경로들을 따라, 전기장들(및 따라서 또한, 유도된 전압들)은, 대칭적인 구성, 다시 말해, 4개의 기하학적으로 적어도 유사한 전류 루트들의 경우에서 상쇄된다. 이 경우, 효과는, 적어도 필라멘트의 임계 전류까지의 범위에서, 다른 필라멘트로의 브리지(bridge) ― 브리지는 다른 전류 경로로부터 격리됨 ― 가 제공되는 경우에 또한 발생하는 것과 동일하다.
다시 말해, 본 발명은 따라서, 서로에 대한 전류 경로들의 "트위스팅(twisting)"의 2차원의, 평면내 실현(in-plane realization)을 가능하게 한다고 말할 수 있다. 따라서, 본 발명은 또한, 전류 경로를 따라 고려할 때, 대응하는 대칭이 완전히 상쇄되는 경우, 전기장들이 적어도 대부분 상쇄되는 효과를 적어도 부분적으로 초래한다. 본 발명에 따른 층 초전도체는 결과적으로, 단순히, 전류 경로들을 완전히 정의하는 선형 필라멘트들/스트라이에이션들을 가질 뿐만 아니라, 또한, 전류 경로들은, 전류 경로들을 따라 유도된 전기장들이 적어도 부분적으로 상호간에 상쇄되도록 하는 그러한 방식으로, 정의된 방식으로 층 평면에서 서로 교차한다. 정의된 저항 값의 국부적인 영역들인 저항 장벽들은 결과적으로, 전류 경로들의 디커플링(decoupling)을 초래한다. 이러한 종류의 저항 장벽들은, 일부 전류 값들에 대해, 이송 전류와 동위상의 순수 저항성 손실 성분(purely resistive loss component)을 초래하지만, (다음의 본문에서 더 상세하게 다루어질) 본 발명에 따르면, 상기 순수 저항성 손실 성분은 유리하게, 순수 "스트라이에이티드 전도체들"에서의 커플링 손실들보다 더 낮게 유지되며, 후자는 부가적으로 또한 위상-시프트되거나(phase-shifted) 또는 위상-시프트될 수 있다.
이 시점에서, 본 발명에 따른 구성은, 총 전류의 부분 전류들의 비대칭적 분할이 적어도 일시적으로 발생하도록, 2개의 전류 경로들을 교차하는 비대칭적 전류 분포를 생성한다는 것이 주목되어야 한다. 따라서, 단일 필라멘트의 임계 전류에 도달하고 그리고 여기서 저항이 없는 전류 이송이 소진될 때까지, 저항 장벽들이 없는 제1 전류 경로만이 초기에 사용될 것이다. 이어서, 바람직하게는 2개의 저항 장벽들이 극복되어야 하는 제2 전류 경로가 더 유리한 것으로 증명되고, 전류는 여기서, 이상적으로는 마찬가지로 필라멘트의 임계 전류까지 증가한다. 제2 전류 경로는, 말하자면, "초과 전류(excess current)"를 인계하고, 제2 전류 경로는 유도된 전기장을 보상하는 태스크(task)를 여전히 가지고, 그에 따라, 본 발명의, 교류 필드 손실들의 유리한 감소가 적어도 부분적으로 발생한다.
더 낮은 교류 필드 손실들의 장점에 반해 2개의 제한들이 있지만, 그와 관련하여 더 낮은 가중치를 갖는 제한들이 있으며, 구체적으로, 한편으로는, 사용되는 특정 구성으로 인한 초전도체 디바이스의 총 단면(cross section)에 대한 전류 밀도의 가능한 감소이다. 다른 한편으로는, 이미 표시된 바와 같이, 제2 전류 경로에 대한 전류 이송은 바람직하게는 2개의 저항 장벽들을 통해 실시되며, 이는 비저항(resistivity) 및 그에 따른 옴 타입(ohmic type)의 손실들을 가질 수 있다. 그러나, 유도로 인한 커플링 손실들과는 대조적으로, 이들은 유리하게, 이송 전류와 동위상이다.
적어도 하나의 저항 장벽이 일 측 상에서만 사용될 때, 상이한 전류 경로들로의 명확한 분할이 일 측 상에만 존재하는데; 그럼에도 불구하고, 전기장들이 적어도 부분적으로 상쇄된다는 것이 또한 언급되어야 한다. 그러나, 위에서 이미 언급된 바와 같이, 교차 영역의 양측들 상에 저항 장벽들을 제공하는 것이, 언급된 바와 같이 바람직하며, 그 결과로, 다음의 설명은 주로 이 실시예와 관련이 있도록 의도된다.
교차 영역들의 사용을 통해 다수의 필라멘트들의 경우에서 전류 경로들의 복잡한 네트워크(network)들을 구성하는 것이 이론적으로는 고려가능하지만, 이는 그러나 불필요하고 결국은 상당히 너무 복잡한데, 왜냐하면, 커플링 손실들(교류 필드 손실들)의 감소를 달성하기 위해서는, 본 발명에 따라 제안된 방식으로 각각의 경우에서 층 평면에서 2개의 필라멘트들을 사용하여 "트위스티드 페어", 다시 말해, 서로에 대해 트위스트된 전류 경로들을 재생하는 것으로 궁극적으로 충분하기 때문이다. 결과적으로, 본 발명의 하나의 특히 유리한 구성은, 짝수 개의 필라멘트들이 제공될 수 있게 하며, 필라멘트들은 2개의 인접한 필라멘트들을 각각 포함하는 분리된 필라멘트 그룹들로 분할되고, 필라멘트 그룹의 필라멘트들은 적어도 하나의 교차 영역, 특히 홀수 개의 교차 영역들에 의해 연결된다. 그러나, 전도체의 길이에 걸쳐 매우 많은 수의 교차 영역들이 있는 경우, 교차 영역들의 짝수 또는 홀수는 중요하지 않다. 결과적으로, 전류-전도 섹션이, 예컨대 6개의 필라멘트들을 갖는다면, 적어도 하나의 교차 영역을 각각 갖고 그리고 결과적으로 적어도 하나의 교차 영역에서 교차하는 2개의 전류 경로들이 형성되는, 각각 인접한 필라멘트들의 3개의 그룹들이 형성된다. 홀수 개의 교차 영역들은, 짝수 개의 전도체 루프들이 형성되고, 그에 따라, 항상 교번적으로 교류 자기장에 의해 유도된 전기장이 반대 방향들에서 전류를 만나서, 대칭적인 구성의 경우에서, 이상적으로는 효과들이 상쇄된다는 것을 의미한다. 이 경우, 복수의 교차 영역들의 경우에서의 저항 장벽들은, 저항 장벽들 중 임의의 저항 장벽을 통해 전도되지 않는 전류 경로가 항상 생성되는 그러한 방식으로 배열되어야 한다. 이러한 구성에서, 교차 영역에서 필라멘트 그룹의 2개의 필라멘트들 사이에 전기 연결이 항상 생성되고, 그리고 바람직하게는 오프셋 방식(offset fashion)으로 제공되는 대응하는 저항 장벽들이 존재한다는 것만은 전체적으로 보장되어야 한다.
본 발명의 특히 유리한 발전은, 옴 전력 손실이, 절대치의 측면에서(in absolute terms), 인접한 필라멘트들의 커플링으로 인한 전력 손실의 감소보다 더 작도록, 적어도 하나의 저항 장벽의 저항 값들이 각각 선택될 수 있게 한다. 이 경우, 저항 값들은, 예컨대 0.5 nΩ 미만, 구체적으로는 0.1 nΩ 미만의 범위일 수 있다. 고온의 초전도체들 상에서 외부에 생성된 접촉들을 사용하여, 거의 6 nΩ의 범위들에 용이하게 도달되어서, 개별 저항 장벽들에 대해 언급된 더 낮은 값들이 또한 용이하게 달성가능한 것으로 보인다. 이는 궁극적으로, 커플링 손실들(교류 필드 손실들)이 단순히 동위상의 옴 저항 손실들로 대체되지는 않지만, 손실들의 전반적인 감소가 실제로 발생한다는 장점을 초래한다. 개별 저항 장벽들에 대한 저항 값들은 또한, 교차 영역들에서 연결되지 않은 필라멘트들을 갖는 종래의 "스트라이에이티드 전도체"와의 비교가 수행됨으로써, 개략적으로 추정될 수 있다. 예컨대, 0.1 m의 길이, 0.012 m의 기판 폭, 10 μm의 필라멘트 분리(리세스의 폭) 및 3 μm의, 기판 상의 초전도성 층의 두께를 갖는 6개의 필라멘트들을 가정하면, 120 A의 가정된 총 전류의 경우에서의 그리고 유도 법칙으로부터의 최종 결과는, 107 W/m3의 전력 손실 밀도이다. (필라멘트들의 5개의 인접한 쌍들로 인한) 5개의 그러한 "유도 루프들"이 존재하기 때문에, 방금 언급된 커플링 손실들의 5배가 초과되지 않는 그러한 방식으로 옴 전력 손실 밀도의 최대치를 추정하는 것이 가능하며, 언급된 예에서, 결과는 거의 0.6 nΩ이다. 예시된 바와 같이, 이러한 범위의 저항 값들이 용이하게 달성가능하기 때문에, 그러한 전도체 설계는, "스트라이에이티드 전도체" 또는 모놀리식 전도체에 비해 유리할 수 있다는 것이 증명된다.
구체적으로, 저항 값들이 시뮬레이션(simulation)을 통해 계산되고 그리고/또는 모델(model)로 계산되고, 그리고/또는 테스트 측정(test measurement)들의 평가를 통해, 다시 말해, 특히 경험적으로 결정될 수 있다. 최적의 저항 값이 발견되는 그러한 방식으로, 상이한 저항 값들의 경우에 초전도체 디바이스의 거동, 손실들 및 전류들을 관찰하기 위해, 이미 존재하는 프로그래밍된 시뮬레이션 환경(programmed simulation environment)들이 유리하게 사용될 수 있다.
적어도 하나의 저항 장벽은 유리하게, 층의 레이저 처리(laser treatment) 및/또는 기계적 처리 및/또는 층의 로컬라이징된(localized) 도핑(doping)/공핍(depletion)을 통해 그리고/또는 국부적인 코팅(local coating)의 사용을 통해 그리고/또는 초전도성을 약화시키는, 기판 내의 구조의 사용을 통해 실현될 수 있다. 결과적으로, 타겟팅된(targeted) 그리고 국부적인 방식으로 필라멘트들에서 낮은 저항의 저항 장벽들을 생성하기 위해, 초전도 기술 분야에서 원칙적으로 알려져 있는 많은 옵션들이 고려가능하다. 레이저를 사용하는 것이 여기서 특히 바람직한데, 왜냐하면, 예컨대, 마찬가지로 레이저를 통해 개별 필라멘트들 사이에 리세스들을 생성하는 것, 및 그에 따라, 또한, 나머지 필라멘트 상의 저항 장벽을 위해 제공된 공간 저항 영역에서 수행될 수 있는 레이저의 (덜 집중적인) 사용을 통해 장벽들을 생성하는 것이 알려져 있기 때문이다.
이 경우, 적어도 하나의 저항 장벽이 개개의 교차 영역에 바로 인접하게 배열될 때가 특히 바람직한데, 왜냐하면, 이때, 전류 경로들의 특히 명확한 정의가 가능해지기 때문이다.
이 경우, 본 발명의 범위 내에서, 필라멘트들의 선형 연속적 프로파일(linear continuous profile)로부터 벗어나는 것이 완전히 가능하지만, 이것이 반드시 필요한 것은 아니라는 것이 주목되어야 한다. 실제로, 본 발명은, 필라멘트들을 서로 분리시키는, 초전도체 층을 통하는 리세스 또는 홈이, 전류-전도 섹션의 전체 길이에 걸쳐 연속적이지는 않지만 원하는 교차 영역들에서 단절(interruption)들을 갖게 형성되고, 그에 따라 교차 영역들이 생성됨으로써, 특히 간단한 방식으로 실현될 수 있다. 또한, 그럼에도 불구하고, 교차 영역의 대응하는 측방향 협소화(lateral narrowing)가 또한 바람직하고 물론 제공될 수 있다. 개별 필라멘트들의 선형 프로파일로부터의 편차가 가능한 한 작다면, 본 발명의 가능한 가장 공간-절약적인 실현이 생성된다.
본 발명의 추가의 장점들 및 세부사항들은 다음의 본문에서 그리고 도면을 참조하여 설명되는 예시적인 실시예들로부터 나타나며, 도면들에서:
도 1은 설명을 위한 본 발명에 따른 초전도체 디바이스의 제1 예시적인 실시예를 도시하고,
도 2는 상이한 전류 경로들에서의 전류 프로파일(current profile)을 도시하고,
도 3은 본 발명에 따른 초전도체 디바이스의 제2 예시적인 실시예를 도시하고, 그리고
도 4는 필라멘트 그룹 내의 복수의 교차 영역들을 도시한다.
도 1은 본 발명에 따른 초전도체 디바이스(1a)의 예시적인 실시예를 도시하며, 이 예시적인 실시예는 매우 간단하고 설명에 적합하며, 이 초전도체 디바이스에서, 2개의 접촉 엘리먼트들(2)을 연결하는 명백하게 2개의 필라멘트들(3)이 제공되며, 이 필라멘트들은 리세스들(4)에 의해 분리된다. 이 경우, 도 1의 도면의 평면은 초전도체 층의 층 평면이다. 알려진 바와 같이, 전류-전도 섹션(5)은 접촉 엘리먼트들(2) 사이에 위치된다.
그러나, 필라멘트들(3)은 여기서 전체 전류-전도 섹션(5)에 걸쳐 분리되는 것이 아니라, 교차 영역(6)에서 중심에서 전기 전도성으로 연결되어 전체적으로 대칭적인 구성을 형성한다. 그러나, 교차 영역(6)에 대해 반대편에 있고, 횡방향으로(transversely) 그리고 종방향으로(longitudinally) 오프셋되고, 그리고 저항 영역들에 국부적으로 제공되는 바로 인접한 저항 장벽들(7)의 교차 영역(6)에 의해, 이러한 대칭은 깨진다(broken). 저항 장벽들(7)은 극히 낮은 옴 저항 값(ohmic resistance value)을 갖고 ― 본 경우에서는 0.1 nΩ 미만의 범위임 ―, 레이저 처리를 통해 생성되었지만, 생성을 위한 다른 옵션들이 또한 고려가능하다. 본 경우에, 기판(8) 상에 배열된 초전도체 층의 초전도체 재료로서 YBCO가 사용된다.
외부 교류 자기장은 층 평면에 수직으로 화살표들(9)을 따라 이어지고, 결과적으로는, 다시 말해, 일시적인 변화로 인해, 화살표들(10)에 의해 표시된 전기장을 유도할 수 있다.
이제, 저항 장벽들(7)의 제공은 초기에, 실선 화살표들(11)에 의해 특징지어지는 제1 전류 경로의 사용을 강제하며, 이 제1 전류 경로는 결과적으로 교차 영역(6)에서 좌측 필라멘트(3)로부터 우측 필라멘트(3)로 교번하며, 본 경우는 이송 전류가 도 1의 최하부로부터 위로 이어지는 상황을 예시한다.
필라멘트(3)의 임계 전류가 초과되면, 저항 장벽들(7)을 통해 전도되고 점선 화살표들(12)에 의해 특징지어지는 제2 전류 경로가 또한 사용된다. 따라서, 제1 및 제2 전류 경로는 교차 영역(6)에서 교차하여서, 저항 장벽들(7) 및 교차 영역(6)에 의해 초전도체 층의 층 평면에서 중첩되는 전류 경로들이 그에 따라 생성될 수 있다. 이러한 전류 전도의 중요한 장점은, 전기장들(화살표들(10))이 제1 전류 경로 및 제2 전류 경로를 따라 각각 상쇄되는 것인데, 왜냐하면, 명백하게 확인될 수 있는 바와 같이, 개개의 전류 경로에 대한 전기장(화살표(10))은 2개의 "메시(mesh)들" 또는 전도체 루프들에서, 부분 전류의 방향으로 한번 그리고 이 방향에 반하는 방향으로 한번 유도되기 때문이다. 이는, 이상적인 경우에서, 외부 교류 자기장의 효과 및 그에 따른 커플링 손실들이 중화되는(neutralized) 것을 의미한다.
그러나, 이미 표시된 바와 같이, 도 2의 전류 프로파일들로부터 확인될 수 있는 바와 같이, 전류 경로들의 부분 전류들은 적어도 일시적으로 비대칭적으로 분할된다. 여기서 곡선(13)은 총 전류에 대응하며, 총 전류의 최대치는 이상적으로는, 절대치의 측면에서, 필라멘트(3)의 임계 전류의 실질적으로 2배에 대응한다. 곡선(14)은 제1 전류 경로(도 1의 화살표들(11))에 대한 부분 전류의 프로파일을 도시하고; 곡선(15)은 제2 전류 경로(도 1의 화살표들(12))에 대한 프로파일을 도시한다. 제1 전류 경로의 임계 전류(IC)에 도달할 때까지, 전류는 제1 전류 경로에서만 흐르고, 이어서, 제2 전류 경로는 과도 전류를 취하고; 하강하는 총 전류 에지(total current edge)의 경우, 그에 따라 그 반대가 발생한다. 그럼에도 불구하고, 제2 전류 경로는, 커플링 손실들의 유리한 감소가 적어도 부분적으로 발생하도록, 유도된 전기장을 보상하는 태스크를 이행한다.
전류 경로들 또는 필라멘트들은, 설명된 도 1의 제1 예시적 실시예에서 예시된 바와 같이, 그러한 매우 현저한 방식으로 반드시 분기(diverge)할 필요는 없다. 예시된 전류 흐름을 저항 장벽들(7)이 강제한다는 것이 보장되기만 하면 된다.
따라서, 도 3은 본 발명에 따른 초전도체 디바이스(1b)의 제2 예시적인 실시예를 도시하며, 도 1의 참조 부호들은 간략성을 위해, 대응하는 컴포넌트들에 대해 유지된다. 도 1의 예시와 대조적으로, 여기서는 6개의 필라멘트들(3)이 제공되며, 6개의 필라멘트들(3)은, 각각의 경우 2개의 인접한 필라멘트들(3)로 이루어진 3개의 필라멘트 그룹들(16)로 분할된다. 리세스(4)는 필라멘트 그룹들(16) 사이에서는 연속적인 반면, 리세스(4)는, 교차 영역들(6)을 형성하는 목적을 위해, 필라멘트 그룹들(16) 내에서는 단절되며(interrupted), 그에 따라, 저항 장벽들(7)의 가능한 프로파일이 또한 표시된다. 그에 따라, 전류 흐름은 또한 여기서 제1 전류 경로에 따라 강제되며(여기서는 화살표(17) 참조), 제2 전류 경로에서(여기서는 화살표(18) 참조) 다시 점선이다. 교차 영역들(6)은 전류-전도 섹션(5)의 중심에 각각 위치되어서, 동일한 길이들의 전류 경로들을 따라 각각 반대되는 전기장이 발생한다.
이 경우, 도 4의 개략적으로 예시된 필라멘트 쌍(16)이 도시하는 바와 같이, 교차 영역들(6)의 수는 반드시 1개로 제한될 필요는 없다. 여기서, 전류-전도 섹션(5)의 길이에 걸쳐 등거리로 분포되는 3개의 교차 영역들(6)이 실현된다. 따라서, 기하학적으로 동일한 전류 루트들로 구성된 전도체 루프들이 생성되고, 결과적으로는 필라멘트들을 교번하는 전류 경로들을 따라 전기장들이 유도되는데, 그 전기장들은 그들의 효과들의 측면에서 최적의 방식으로 상쇄된다.
본 발명이 바람직한 예시적인 실시예를 통해 더 상세하게 예시되고 설명되었지만, 본 발명은 개시된 예들에 의해 제한되지 않으며, 본 발명의 보호 범위로부터 벗어나지 않으면서 다른 변형들이 당업자에 의해 본원으로부터 유도될 수 있다.

Claims (6)

  1. 외부 교류 자기장(external alternating magnetic field)에서 동작하기 위한 초전도체 디바이스(superconductor device)(1a, 1b)로서,
    2개의 초전도성 접촉 엘리먼트(superconducting contact element)들(2) 및 전류-전도 섹션(current-conducting section)(5)을 갖고,
    상기 전류-전도 섹션(5)은 하나의 접촉 엘리먼트(2)로부터 다른 접촉 엘리먼트(2)로의 전류 흐름 방향에 대응하는 종방향(longitudinal direction)으로 상기 접촉 엘리먼트들을 연결하고 그리고 상기 전류-전도 섹션(5)은 기판(8)에 도포된 초전도체 층을 갖고, 상기 초전도체 층은, 이송 전류(transport current)를 위한 전류 경로들을 형성하는 개별 필라멘트(filament)들(3)을 형성하기 위해, 리세스(recess)(4)에 의해 상기 종방향으로 적어도 부분적으로 절단되고,
    상기 필라멘트들(3) 중 인접하는 적어도 2개의 필라멘트들(3)은, 상기 기판(8) 상에 형성되고 그리고 상기 리세스(4)의 생략을 통해 4개의 전류 경로들이 전도성으로 연결되는 교차 영역(6)에서 전도성으로 연결되고, 적어도 하나의, 특히 각각의 경우에서 하나의, 옴 저항 장벽(ohmic resistance barrier)(7)이, 인접한 필라멘트들(3)의 전류 경로들에서 제공되고, 상기 전류 경로들은 교차부에 대해 반대편에 있고, 그리고 상기 종방향 및 상기 종방향에 수직인, 층 평면의 횡방향(transverse direction)에서 오프셋되는(offset),
    초전도체 디바이스(1a, 1b).
  2. 제1 항에 있어서,
    짝수 개의 필라멘트들(3)이 제공되고, 상기 필라멘트들(3)은, 2개의 인접한 필라멘트들(3)을 각각 포함하는 분리된 필라멘트 그룹(filament group)들(16)로 분할되고, 그리고 필라멘트 그룹(16)의 필라멘트들(3)은 적어도 하나의 교차 영역(6), 특히 홀수 개의 교차 영역들(6)에 의해 연결되는,
    초전도체 디바이스(1a, 1b).
  3. 제1 항 또는 제2 항에 있어서,
    상기 적어도 하나의 저항 장벽(7)의 저항 값들은, 옴 전력 손실(ohmic power loss)이, 절대치의 측면에서, 인접한 필라멘트들(3)의 커플링(coupling)으로 인한 전력 손실의 감소보다 더 작도록 각각 선택되는,
    초전도체 디바이스(1a, 1b).
  4. 제3 항에 있어서,
    상기 저항 값들은 시뮬레이션(simulation)을 통해 계산되고 그리고/또는 모델(model)로 계산되고 그리고/또는 테스트 측정(test measurement)들의 평가를 통해 결정되는,
    초전도체 디바이스(1a, 1b).
  5. 제1 항 내지 제4 항 중 어느 한 항에 있어서,
    상기 적어도 하나의 저항 장벽(7)은, 상기 층의 레이저 처리(laser treatment) 및/또는 기계적 처리 및/또는 상기 층의 로컬라이징된(localized) 도핑(doping) 또는 공핍(depletion)을 통해 그리고/또는 국부적인 코팅(local coating)의 사용을 통해 그리고/또는 초전도성을 약화시키는, 상기 기판(8) 내의 구조의 사용을 통해 실현되는,
    초전도체 디바이스(1a, 1b).
  6. 제1 항 내지 제5 항 중 어느 한 항에 있어서,
    상기 적어도 하나의 저항 장벽(7)은 개개의 교차 영역(6)에 바로 인접하게 배열되는,
    초전도체 디바이스(1a, 1b).
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