KR20130025795A - 고-ｋ 금속 게이트 디바이스를 위한 자가-정렬된 절연막 - Google Patents

고-ｋ 금속 게이트 디바이스를 위한 자가-정렬된 절연막 Download PDF

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KR20130025795A
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Abstract

집적 회로를 제조하는 방법은 반도체 기판을 제공하는 단계 및 상기 기판 위에 고-k 유전체와 같은 게이트 유전체를 형성하는 단계를 포함한다. 금속 게이트 구조는 반도체 기판 및 게이트 유전체 위에 형성되고 유전체 박막이 그 위에 형성된다. 유전체 박막은 금속 게이트로부터의 금속과 조합된 산화질화물을 포함한다. 방법은 금속 게이트 구조의 양 측 상에 층간 유전체(ILD)를 제공하는 단계를 더 포함한다.

Description

고-Ｋ 금속 게이트 디바이스를 위한 자가-정렬된 절연막{SELF-ALIGNED INSULATED FILM FOR HIGH-K METAL GATE DEVICE}
본 특허는 2011년 9월 2일 출원되고 그 전체가 참조로서 본원에 포함되는 가출원 번호 제61/530,845호의 이익을 청구한다.
반도체 디바이스 제조는 다수의 상이한 프로세스들을 포함하는데, 각각의 프로세스는 사이클-시간 및 비용 요건들과 연관된다. 디바이스 제조에 있어서 비용 및 사이클-시간을 감소시키기 위한 지속되는 요구가 존재한다. 또한, 반도체 제조에 있어서 결함들의 수를 감소시키고 수율을 개선하기 위한 지속되는 요구가 존재한다. 개선을 위한 하나의 영역은 고 유전 상수(고-k) 금속 게이트를 갖는 금속-산화물 반도체 전계-효과 트랜지스터(MOSFET) 디바이스들의 제조이다.
본 개시는 이러한 디바이스들의 제조에 관한 개선들을 제공한다.
본 개시는 집적 회로 디바이스들을 제조하는 방법들의 다수의 상이한 실시예들을 제공한다. 일 실시예에서, 집적 회로를 제조하는 방법은 반도체 기판을 제공하는 단계 및 기판 위에 고-k 유전체와 같은 게이트 유전체를 형성하는 단계를 포함한다. 금속 게이트 구조는 반도체 기판 및 게이트 유전체 위에 형성되고 유전체 박막이 그 위에 형성된다. 유전체 박막은 금속 게이트로부터의 금속과 조합된 산화질화물을 포함한다. 방법은 금속 게이트 구조의 양측 상에 층간 유전체(ILD)를 제공하는 단계를 더 포함한다.
다른 실시예에서, 집적 회로를 제조하는 방법은 고-k 유전체를 기판에 제공하는 단계 및 고-k 유전체 위에 폴리실리콘 게이트 구조를 제공하는 단계를 포함한다. 폴리실리콘 게이트 구조의 상위 표면상에 하드마스크(hardmask) 및 폴리실리콘 게이트 구조의 측면들 상에 측벽 구조들이 형성된다. 하드마스크를 형성한 이후, 폴리실리콘 게이트 구조에 인접한 기판상에서 도핑 프로세스(doping process)가 수행된다. 도핑 프로세스 이후에, 트랜치를 형성하기 위해 측벽 구조들의 적어도 일부를 유지하면서 하드마스크 및 폴리실리콘 게이트 구조가 제거된다. 금속 게이트를 형성하기 위해 구리, 알루미늄, 티타늄 및/또는 탄탈륨과 같은 적어도 하나의 금속 재료로 트랜치가 충진된다. 금속 게이트의 상위 표면상에서 자가정렬(self align)되며 금속 재료를 포함하는 유전체 박층이 형성된다.
본 개시는 집적 회로 디바이스들의 다수의 상이한 실시예들을 또한 제공한다. 일 실시예에서, 집적 회로는 반도체 기판, 기판 위에 고-k 유전체와 같은 게이트 유전체를 포함한다. 금속 게이트 구조가 반도체 기판 및 게이트 유전체 위에 있고, 유전체막이 금속 게이트 구조상에 있다. 유전체 막은 금속 게이트로부터의 금속과 조합되는 산화질화물을 포함한다. 층간 유전체(ILD)가 금속 게이트 구조의 양측 상에 있다.
본 개시의 양상들은 첨부 도면과 함께 판독될 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계에서 표준 관행에 따라, 다양한 피처들이 제 크기대로 그려진 것은 아니란 점에 주목한다. 사실상, 다양한 피처들의 치수들은 설명의 명확성을 위해 임의로 증가하거나 감소될 수 있다. 또한, 몇 개의 엘리먼트들 및 피처들이 도면에서 도시되는데, 명확성을 위해 이들 모두가 번호가 지정되는 것은 아니다. 그러나 대칭적인 피처들 및 아이템들은 유사하게 배치될 수 있다는 것을 이해한다.
본 발명은 반도체 제조에 있어서 결함들의 수를 감소시키고 수율을 개선하는 효과를 제공한다.
도 1은 본 발명의 일 실시예에 따른 금속 게이트 스택을 갖는 반도체 디바이스를 제조하는 방법의 흐름도.
도 2 내지 15는 도 1의 방법들에 따라 구성된 다양한 제조 단계들에서, 금속 게이트 스택들과 함께 n-형 및 p-형 MOSFET(NFET 및 PFET)을 갖는 반도체 디바이스의 일 실시예의 단면도들.
이하의 개시는 다양한 실시예들의 상이한 특징들을 구현하기 위해 다수의 상이한 실시예들 또는 예들을 제공한다는 것을 이해한다. 컴포넌트들 및 배열들의 특정 예들은 본 개시를 단순하게 하기 위해 이하에 기술된다. 물론, 이들은 단순한 예이며 제한하게 되도록 의도되지 않는다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 단순함을 위한 것이며 설명되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 기술하는 것은 아니다. 또한, 이어지는 설명에서 제 2 특징상의 또는 그 위의 제 1 특징은 제 1 및 제 2 특징들이 직접 접하여 형성되는 실시예들을 포함할 수 있고, 제 1 및 제 2 특징들이 직접 접하지 않을 수 있도록 부가적인 특징들이 제 1 및 제 2 특징들 사이에 개재되어 형성될 수 있는 실시예들을 또한 포함할 수 있다.
도 1은 일 실시예에 따라 반도체 디바이스를 제조하기 위한 방법(100)의 흐름도이다. 반도체 디바이스는 n-형 전계-효과 트랜지스터(NFET) 및 p-형 전계-효과 트랜지스터(PFET)를 포함할 수 있으며, n-형 전계-효과 트랜지스터(NFET) 및 p-형 전계-효과 트랜지스터(PFET) 둘 다는 본 개시의 다양한 양상들에 따라 구성된 금속 게이트 스택 레지스터를 갖는다. 도 2 내지 15는 하나 이상의 실시예들에 따라 구성된, 다양한 제조 단계들에서의 반도체 구조(20)의 단면도들이다. 반도체 구조(200) 및 그 제조 방법(100)은 도 1 내지 16을 참조하여 집합적으로 기술된다.
도 1 및 2를 참조하여, 방법(100)은 그 위에 폴리실리콘 게이트가 형성되는 반도체 기판(201)을 제공함으로써 단계(102)에서 시작된다. 반도체 기판(201)은 실리콘을 포함할 수 있다. 대안으로, 기판은 게르마늄, 실리콘 게르마늄 또는 다른 적절한 반도체 재료들을 포함한다. 반도체 기판은 n-웰(well) 및 p-웰들과 같은 다양한 도핑 영역들을 또한 포함한다. 반도체 기판(201)은 NFET 트랜지스터 및 PFET 트랜지스터를 분리하도록 기판에 형성된 STI(shallow trench isolation; 202)와 같은 절연 피처(isolation feature)를 포함한다. STI 피처의 형성은 기판에 트랜치를 에칭하고, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물과 같은 하나 이상의 절연체 재료들로 트랜치를 충진하는 것을 포함한다. 충진된 트랜치는 트랜치를 충진하는 실리콘 질화물을 구비한 열적 산화물 라이너층(thermal oxide liner layer)과 같은 다중-층 구조를 가질 수 있다. 일 실시예에서, STI 피처(202)는 패드 산화물(pad oxide)을 성장시키는 단계, 저압 화학 기상 침착(LPCVD) 질화물층을 형성하는 단계, 포토레지스트 및 마스킹을 이용하여 STI 개구를 패터닝하는 단계, 기판에 트랜치를 형성하는 단계, 트랜치 계면을 개선하도록 열적 산화물 트랜치 라이너를 선택적으로 성장시키는 단계, 트랜치를 CVD 산화물로 충진하는 단계, 에칭을 위해 화학 기계적 평탄화(CMP)를 이용하는 단계 및 STI 구조를 남기도록 질화물 스트립핑을 이용하는 단계와 같은 프로세스 시퀀스를 이용하여 생성된다. 반도체 기판(201)은 다양한 활성 영역들에 형성된 다양한 n-웰들 및 p-웰들을 또한 포함한다.
2개의 유사한 폴리실리콘 게이트 스택들(204, 206)은 STI 구조(202)의 양측 상에서 기판(201) 상에 형성된다. 본 실시예에서, 각각의 폴리실리콘 게이트 스택(204, 206)은 개괄적으로 참조 번호(214)로 지정되는 (도면에서 기판(201)으로부터 위로 관측하면) 실리콘 산화물 계면층(IL), 고-k 유전체층(HK) 및 캡 층을 포함한다. 다양한 실시예들에서, 계면층은 화학적 산화물 기법, 열적 산화물 프로시저, 원자층 침착(ALD), 또는 화학 기상 침착(CVD)에 의해 형성될 수 있다. 고 k 유전체 재료층은 CVD, ALD, 플라즈마 개선된 CVD(PE CVD), 또는 플라즈마 개선된 ALD(PEALD)에 의해 형성될 수 있다. 캡 층은 프리커서 실란(SiH4) 또는 다른 실리콘계 프리서커를 통한 CVD를 이용하여 형성될 수 있다.
본 실시예를 지속하면, 폴리크리스탈린(polycrystalline) 실리콘(폴리실리콘)층(216)이 IL/HK/캡 층(214) 위에 형성된다. 본 실시예에서, 폴리실리콘층(216)은 도핑되지 않는다. 실리콘층(216)은 대안적으로 또는 부가적으로 비정질 실리콘을 포함할 수 있다. 산화물(218)은 폴리실리콘층(216) 위에 형성되고, 실리콘 질화물층(SiN)(218)은 폴리실리콘층(216) 위에 형성되어 하드마스크(HM)를 형성한다. 패터닝을 포함하는 이러한 층들의 형성은 당 분야에 잘 알려져 있다는 것이 이해하고, 단순성 및 명확성을 위해 추가로 설명되지 않을 것이다.
도 1 및 3을 참조하여, 방법(100)은 SiN 실(seal)(230)이 게이트 스택들(204, 206) 주위에 형성되는 단계(103)로 진행한다. 본 실시예에서, SiN 실(230)은 대략 50 A의 두께의 층을 형성하도록 원자층 침착을 이용하여 형성된다. 또한, 기판(201)은 소스 및 드레인(S/D) 피처들을 위한 할로겐 영역 및 경하게 도핑된 드레인(light doped drain: LDD) 영역을 형성하도록 도핑된다. NFET 및 PFET에 대한 소스 및 드레인 영역들은 적절한 도핑 종들(species)을 이용하여 형성된다.
도 1 및 4를 참조하여, 방법(100)은 메인 측벽(main side wall; MSW)이 형성되는 단계(104)로 진행한다. MSW는 SiN 층(230)의 외부 표면과 기판(201)의 상위 표면에 인접한 산화물(OX)층(232)을 포함한다. 본 실시예에서, OX 층(232)은 약 30A의 두께로 ALD에 의해 형성된다. MSW는 OX 층(232)의 외부 표면상에 형성된 SiN 측벽들(234)을 포함한다. SiN층은 최대 약 250A의 두께로 형성된다. 도 4에서 도시된 바와 같이, MSW는 폴리실리콘 게이트 스택(204, 206)의 측벽에 인접하고 전체 기판을 덮지는 않는다.
도 1 및 5를 참조하여, 방법(100)은 S/D 및 정전기 방전 영역(240)이 완전히 주입되고 활성화되는 단계(105)로 진행한다. 단계(103)에 대해 상술한 바와 같이, LDD 영역들은 MSW가 단계(104)에서 형성되기 이전에 기판(201)에 앞서 제공되었다. 단계(105)에서, 디퍼(deeper) 주입 프로세스가 수행된다. NFET의 도핑된 영역들은 붕소 또는 BF2와 같은 P-형 도펀트들로 도핑되고, PFET의 도핑된 영역들은 인 또는 비소와 같은 N-형 도펀트들로 도핑된다. 도핑된 영역들(240)은 P-웰 구조에서, N-웰 구조에서, 이중-웰 구조에서, 또는 상승된 구조(raised structure)를 이용하여 기판(201) 상에 직접 형성될 수 있다. 본 실시예는 S/D 활성화는 약 1010 C 스파이크(spike)를 갖는 고속 열적 어닐(rapid thermal anneal; RTA)와 함께 약 1150C의 레이저 어닐(LSA)에 의해 수행된다.
도 1 및 6을 참조하여, 방법(100)은 니켈 실리사이드(NiSi) 영역들(242)이 S/D 영역(240)에 대한 미래의 접촉을 위해 형성되는 단계(106)로 진행한다. 본 실시예에서 Ni는 단계(105)에서 형성된 MSW에 의해 안내되며 기판(201)에서 약 400A의 두께로 침착된다.
도 1 및 7을 참조하여, 방법(100)은 MSW들의 SiN 층(234)이 2개의 게이트 스택들로부터 제거되는 단계(107)로 진행한다. 도 7에 도시된 바와 같이, 이제 244로 라벨링된 SiN층의 일부와 OX층(232)이 MSW들 상에 잔존한다. 본 실시예에서, 이 제거 프로세스는 약 120C에서 H3PO4를 이용한 습식 에칭에 의해 수행된다. 또한, HM(218, 220)이 폴리실리콘 게이트(216)의 상위 부분으로부터 제거된다. 본 실시예에서, SiN 및 OX HM은 건식 에칭 프로세스에 의해 제거된다.
도 1 및 8을 참조하여, 방법(100)은 층간 유전체(ILD)층(250)이 2개의 게이트 스택들(204, 206) 위에 형성되는 단계(108)로 진행한다. 본 실시예에서, 신장성 SiN 접촉 에치 정지층(252) 약 200A의 두께로 먼저 침착된다. 그 후, ILD 층(250), 본 실시예에서 인산염 규산염 유리(PSG)가 이온 플라즈마(IPM)를 이용하여 약 2000A의 두께로 침착된다.
도 1 및 9를 참조하여, 방법(100)은 디바이스의 상부 표면이 폴리실리콘 게이트들(216)을 노출하도록 평탄화되는 단계(109)로 진행한다. 본 실시예에서, 화학 기계적 연마 프로세스가 수행된다.
도 1 및 10을 참조하여, 방법(100)은 2개의 폴리실리콘 게이트 스택들(204, 206) 중 하나가 마스킹되는 단계(110)로 진행한다. 본 실시예에서, NFET 게이트 스택(204)에 대한 폴리실리콘 마스크(216)는 패터닝된 포토레지스트(PR) 층(260)으로 마스킹된다. 구체적으로, 20A의 TiN 하드마스크(262)가 디바이스의 상위 표면위에 침착되고, 그 후 PR 층(260)이 그 위에 침착된다. PR 층(260)은 NFET 게이트 스택(204)을 마스킹하도록 패터닝된다.
도 1 및 11을 참조하여, 방법(100)은 PFET 게이트 스택(206)의 폴리실리콘(216)이 제거되는 단계(111)로 진행한다. 본 실시예에서, 폴리실리콘(216)은 에칭을 통해 PFET 게이트 스택(이제 보다 정확하게 게이트 스택보단 트랜치로서 기술됨)으로부터 제거되고, 반면에, NFET 게이트 스택의 폴리실리콘은 도 10의 패터닝된 PR(260)에 의해 차폐되기 때문에 온전하게 잔존하게 된다. 그 후, 금속 게이트(266)가 PFET 게이트 스택(206)의 제거된 폴리실리콘(216)으로부터 잔존하는 트랜치에 형성된다. 금속 게이트는 하나 이상의 층들로 형성될 수 있으며, 본 실시예에서 TaN, TiN, TaN, TiN 및 Al(아주 적은량의 Cu와 함께)의 순서로 침착된 금속들을 포함한다. 침착된 금속층들은 디바이스(200)의 전체 표면을 덮고, 그 후 PR(260)을 포함해서 CMP 프로세스에 의해 제거된다.
도 1 및 12를 참조하여, 방법(100)은 유사한 프로세스가 NFET 게이트 스택(204) 상에서 반복되는 단계(112)로 진행한다. 본 실시예에서, PFET 게이트 스택(206) 상에서 폴리실리콘이 이미 제거되고 대체되었기 때문에, PFET 게이트 스택을 덮는 패터닝된 PR 층은 이용되지 않는다. 폴리실리콘(216)은 예를 들어, 에칭 프로세스에 의해 NFET 게이트 스택(204)으로부터 제거된다. 그 후, 금속 게이트(268)가 NFET 게이트 스택(204)의 제거된 폴리실리콘(216)으로부터 잔존하는 트랜치에 형성된다. 금속 게이트(268)는 하나 이상의 층들로 형성될 수 있으며, 본 실시예에서, TaN, TiAl, TiN 및 Al(아주 적은량의 Cu와 함께)의 순서로 침착된 금속들을 포함한다. 침착된 금속층들은 디바이스(200)의 전체 표면을 덮고, 그 후 PR(260)을 포함해서 CMP 프로세스에 의해 제거된다. 그 결과, 폴리실리콘 게이트 스택들 둘 다는 이제 금속 게이트 스택들(204, 206)이다.
도 1, 13a 및 13b를 참조하여, 방법(100)은 초-박(ultra-thin) 금속 산화질화물 막들(288, 286)이 금속 게이트 스택들(204, 206)의 상위 표면 각각에 형성된다. 일 구현에서, 02를 이용하여 60초 동안 20C, 900W의 산소 플라즈마가 표면에 충돌(bombard)한다. 그 후 NH3/N2를 이용하여 60초 동안 400C, 75W의 암모니아 플라즈마가 표면상에 충돌한다. 대안적인 실시예에서, 질소 플라즈마(NH3 없음)가 이용될 수 있다. 그 결과 약 1nm 내지 10nm의 두께를 갖는 초-박 금속 산화질화물 막이 발생된다. 산화질화물 막들은 게이트 스택들(204, 206)의 금속 재료들(예를 들어, Ti, Ta, Cu, Al, TiAL)과 반응하고, 그럼으로써 프로세스가 자가-정렬된다.
도 1 및 14를 참조하여, 방법(100)은 ILD(290)가 초-박 금속 산화질화물 막들(288, 286)을 포함하는 금속 게이트 스택들(204, 206) 위에 형성되는 단계(114)로 진행한다. 본 실시예에서, ILD(290)은 약 1450A의 두께의 비-도핑된 규산염 유리(USG)이다. USG(290)는 SiH4/N20/He를 이용하여 400C에서 침착 프로세스에 의해 형성된다. USG(290)는 PSG(250)의 상위 상에서 형성될 수 있거나 PSG(250)이 제거될 수 있고, 및/또는 유전체 재료들의 부가적인 조합들이 형성될 수 있다.
도 1 및 15를 참조하여, 방법(100)은 접촉이 NFET 및 PFET 트랜지스터들의 S/D 영역들로의 전기적 연결을 위해 형성되는 단계(115)로 진행한다. 본 실시예에서, 접촉 개구는 ILD(290)에서 패터닝 및 에칭되고, 그 후 W 플러그들(292)로 충진된다. 디바이스의 상부 표면은 CMP에 의해 평탄화되고, 그 결과 도면에 도시된 디바이스를 발생시킨다. 거기에는 라인 처리의 백 엔드(back end)가 존재한다.
상술한 본 실시예들은 다수의 이점들을 제공하며, 다른 실시예들이 동일한 이점들을 가질 수 없다는 것을 이해한다. 상술한 실시예들의 이점들은 이러한 층을 형성하기 위한 대안의 방법들과 대조적으로 플라즈마-야기된 초-박 절연체층으로 인한 개선된 신뢰도를 포함한다. 또한, 칩-레벨 셀 스트레스가 개선된다. 또한, 수율 개선 및 개선된 쇼트들(shorts)은 임의의 금속 잔유물(예를 들어, Al, Cu, Ti 또는 Ta)을 금속 산화질화물로 변형함으로써 제공된다.
본 개시는 반도체 구조가 FET(예를 들어, MOS 트랜지스터)를 포함하는 응용들로 국한되지 않고, 금속 게이트 스택을 갖는 다른 집적 회로로 확장될 수 있다. 예를 들어, 반도체 구조들은 동적 랜덤 액세스 메모리(DRAM) 셀, 이미징 센서, 커패시터들 및/또는 다른 마이크로전자 디바이스들(집합적으로 여기서 마이크로전자 디바이스로서 칭함)을 포함할 수 있다. 다른 실시예에서, 반도체 구조는 FinFET 트랜지스터들을 포함한다. 물론, 본 개시의 양상들은 단일-게이트 트랜지스터들, 이중-게이트 트랜지스터들 및 다른 다중-게이트 트랜지스터들을 포함하는 다른 형태의 트랜지스터로 또한 응용 가능하고 및/또는 쉽게 적응 가능하고, 센서 셀들, 메모리 셀들, 로직 셀들 및 기타들을 포함하는 다수의 상이한 응용들에서 이용될 수 있다.
위에서 몇 개의 실시예들의 특징들이 약술되었다. 당업자는 여기서 도입된 실시예들의 동일한 이점을 달성하고 및/또는 동일한 목적들을 수행하기 위한 다른 프로세스들 및 구조들을 설계 또는 변형하기 위한 근간으로서 본 개시를 쉽게 이용할 수 있다는 것을 이해해야 한다. 당업자는 또한 이러한 등가 구성물들이 본 개시의 사상 및 범위로부터 벗어나지 않으며, 이들은 본 개시의 사상 및 범위로부터 벗어남 없이 여기서 다양한 변경들, 대체물들 및 대안들을 제조할 수 있는 것을 또한 인식해야 한다.

Claims (10)

  1. 집적 회로를 제조하는 방법으로서,
    반도체 기판을 제공하는 단계;
    상기 기판 위에 게이트 유전체를 형성하는 단계;
    상기 반도체 기판 및 상기 게이트 유전체 위에 금속 게이트 구조를 형성하는 단계;
    상기 금속 게이트 구조상에 유전체 박막(thin dielectric film)을 형성하는 단계로서, 상기 유전체 박막은 금속 게이트로부터의 금속과 조합되는 산화질화물을 포함하는, 상기 유전체 박막을 형성하는 단계;
    상기 금속 게이트 구조의 양 측(side) 상에 층간 유전체(ILD)를 제공하는 단계를 포함하는, 집적 회로 제조 방법.
  2. 제1항에 있어서,
    상기 게이트 유전체는 고-k 유전체인, 집적 회로 제조 방법.
  3. 제1항에 있어서,
    상기 금속 게이트 구조는 구리 및 티타늄을 포함하는 복수의 금속층들을 포함하는, 집적 회로 제조 방법.
  4. 제 1 항에 있어서,
    상기 유전체 박막을 형성하는 단계는 산소 플라즈마(oxygen plasma)를 이용하는 단계를 포함하는, 집적 회로 제조 방법.
  5. 집적 회로로서,
    반도체 기판;
    상기 기판 위의 게이트 유전체;
    상기 반도체 기판 및 상기 게이트 유전체 위의 금속 게이트 구조;
    상기 금속 게이트 구조상의 유전체막으로서, 상기 유전체 막은 금속 게이트로부터의 금속과 조합되는 산화질화물을 포함하는, 상기 유전체막; 및
    상기 금속 게이트 구조의 양 측 상에 층간 유전체(ILD)를 포함하는, 집적 회로.
  6. 제5항에 있어서,
    상기 게이트 유전체는 고-k 유전체인, 집적 회로.
  7. 제5항에 있어서,
    상기 유전체막은 약 10nm 미만의 두께를 갖는, 집적 회로.
  8. 제5항에 있어서,
    상기 금속은 구리를 포함하고, 상기 유전체막은 구리 산화질화물을 포함하는, 집적 회로.
  9. 제5항에 있어서,
    상기 금속은 구리, 티타늄, 탄탈륨, 및 알루미늄으로 구성된 그룹으로부터 적어도 2개를 포함하는, 집적 회로.
  10. 집적 회로를 제조하는 방법으로서,
    고-k 유전체를 기판에 제공하는 단계;
    상기 고-k 유전체 위에 폴리실리콘 게이트 구조를 제공하는 단계;
    상기 폴리실리콘 게이트 구조의 상위 표면상에 하드마스크(hardmask) 및 상기 폴리실리콘 게이트 구조의 측면들 상에 측벽 구조들을 형성하는 단계;
    상기 하드마스크를 형성한 이후, 상기 폴리실리콘 게이트 구조에 인접한 상기 기판상에 도핑 프로세스(doping process)를 수행하는 단계;
    상기 도핑 프로세스 이후에, 트랜치를 형성하도록 상기 측벽 구조들의 적어도 일부를 유지하면서 상기 하드마스크 및 상기 폴리실리콘 게이트 구조를 제거하는 단계;
    상기 금속 게이트를 형성하도록 적어도 하나의 금속 재료로 상기 트랜치를 충진하는 단계; 및
    상기 금속 게이트의 상위 표면상에서 자가 정렬(self align)되는 유전체 박층을 형성하는 단계를 포함하고,
    상기 유전체 박층은 금속 재료를 포함하는, 집적 회로 제조 방법.
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