KR20130023146A - 기판 상에 반도체 컴포넌트들을 생성하기 위한 방법, 및 반도체 컴포넌트들을 포함하는 기판 - Google Patents

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마르코 안네세
마틴 닥터 포프
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에스프로스 포토닉스 아게
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Abstract

포토리소그래피 패터닝 단계들을 포함하는, 기판 상에 반도체 컴포넌트들을 생성하기 위한 방법이 개시되는데, 이 방법에서는, 기판 상에, 패터닝될 제1 층이 도포되고, 패터닝될 제1 층을 위한 마스크 층의 역할을 하는 제2 층이 도포되며, 제2 층을 위한 마스크의 역할을 하는 제3 층(401)이 도포되고, 제2 층에 대해 적어도 2회의 포토리소그래피 패터닝 공정이 연속하여 수행되며, 패터닝 공정들 중 하나의 패터닝 공정 동안, 제3 층(401)에서의 패터닝 공정을 위한 마스크 층의 제공을 위해 광감지 층으로부터 만들어지는 구조물의 생성 후에, 제3 층의 패터닝 에지들에서 포지티브 램프각 α가 생성되고, 그 결과 자유롭게 남아있는 구조물들(420)은 제3 층의 두께가 h라면, 값 D = 2*h/tanα만큼 크기가 감소하고, 패터닝 공정들 중 다른 패터닝 공정 동안, 제3 층(401)에서의 패터닝 공정을 위한 마스크 층의 제공을 위해 광감지 층으로부터 만들어지는 구조물의 생성 후에, 제3 층의 패터닝 에지들에서 네거티브 램프각 β가 생성되고, 남아있는 구조물들은 제3 층의 두께가 h라면, 값 W = 2*h/tanβ만큼 크기가 감소하고, 제2 층은 개별적으로 패터닝된 제3 층(401)에 기초하여 패터닝된다.

Description

기판 상에 반도체 컴포넌트들을 생성하기 위한 방법, 및 반도체 컴포넌트들을 포함하는 기판{METHOD FOR PRODUCING SEMICONDUCTOR COMPONENTS ON A SUBSTRATE, AND SUBSTRATE COMPRISING SEMICONDUCTOR COMPONENTS}
본 발명은 청구항 1의 전제부에 따라 기판 상에 반도체 컴포넌트들을 생성하기 위한 방법, 및 반도체 컴포넌트들을 포함하는 기판에 관한 것이다.
반도체 제조에 있어서, 포토리소그래피 공정들로 웨이퍼 기판 상에 구조물들을 생성하는 것이 알려져 있다. 예로서, 포토리소그래피 스텝퍼 또는 스캐너를 이용하여, 구조물들이 광감지 층 상으로 투영된다. 다른 구조물들과 함께, 예를 들어 집적 회로의 트랜지스터 게이트들의 게이트 영역들은 보통 유전체, 예를 들어 실리콘 산화물 또는 실리콘 산화질화물(oxynitride)의 표면 상에서 폴리실리콘 층의 패터닝에 기초하여 포토리소그래피 공정으로 생성된다. 라인 구조물들에 대해 달성가능한 최소 크기, 및 동일하게 인접 라인 구조물들 사이에서 달성가능한 최소 거리는 포토리소그래피 시스템의 매개변수들에 의해 제한된다. 한 제한 인자는 예를 들어 구조물들을 패터닝될 기판의 표면 상으로 투영하는 동안의 광원을 위한 조명에 대한 주된 파장이다. 추가로, 기계적 허용오차 및 광학적 경로의 구경(aperture)도 제한 인자들이다. 기존 포토리소그래피 시스템에 있어서, 달성가능한 최소 피처 크기는 임계 치수로서 지정되는 고정 매개변수이다. 임계 갭 치수는 보통 대략적으로 임계 라인 치수의 열 배 이내이다. 반도체 공정들은 종종 예를 들어 200㎚ 기술 노드 또는 90㎚ 기술 노드와 같이 이러한 매개변수들에 따라 정확하게 명시된다.
더 작은 임계 치수를 갖는 기술로의 전환은 비용이 매우 많이 들며, 그러한 이유로 인해, 기존 기술에서 가능한 최소의 치수를 달성할 수 있게 하려는 시도가 이루어진다.
예를 들어 트랜지스터의 속성들에 관하여, 가능한 한 작은 게이트 채널 길이를 달성하면 유리할 수 있다. 더 작은 게이트 채널 길이를 가지면, 필요한 공급 전압을 감소시킬 수 있고, 그 결과 전력 소비가 감소한다. 더욱이, 클럭 레이트를 증가시키는 것이 가능하다.
그러나, 더 작은 구조물들을 달성하려는 시도에 있어서, 구조물들 간의 거리가 증가한다는 단점, 즉 구조물들 사이의 갭이 증가한다는 단점이 발생한다. 특정 응용들에서, 예를 들어 CCD(Charge coupled device)의 경우에서, 정확하게 게이트 구조물들 간의 가능한 한 작은 거리에 대한 요구가 있다. 이를 달성하기 위해, 종래 기술은 더블 게이트 패터닝 공정이 이용되는 기술을 이용하는 것을 개시한다. 2개의 게이트 구조물의 중첩은 게이트들 간에 최소 거리를 만들어내는 것을 가능하게 한다.
그러나, 이러한 공정에서는 2개의 폴리실리콘 층 간의 산화물 스페이서를 생성하기 위해 요구되는 고온 산화 공정으로 인해 표준 트랜지스터들의 성능이 부정적인 영향을 받는다.
더욱이, 더 작은 구조물들이 구현되는 것을 가능하게 하는 개선된 포토리소그래피 공정을 이용하는 것이 가능하다. 그러나, 이것은 비용에 관하여 상당한 추가 경비에 관련이 있다.
본 발명은 임계 치수의 크기에 관하여 갭들 및 라인들에 대한 미리 정해진 임계 치수를 갖는 반도체 구조물들을 생성하기 위해 포토리소그래피 공정을 개선한다는 목적에 기반을 둔다.
이러한 목적은 청구항 1 및 10의 특징들에 의해 달성된다.
본 발명의 유리하고 적절한 전개는 종속항들에 지정된다.
본 발명은 포토리소그래피 패터닝 단계들을 포함하는, 기판 상에 반도체 컴포넌트들을 생성하기 위한 방법에 기초하는데, 이 방법에서는, 기판 상에, 패터닝될 제1 층이 도포되고, 패터닝될 제1 층을 위한 마스크 층의 역할을 하는 제2 층이 도포된다. 패터닝될 제1 층은 예를 들어 트랜지스터 게이트들의 생성을 위해 본 방법에서 추후에 이용될 수 있는 폴리실리콘 층이다. 기판은 예를 들어 알려진 방식으로 준비된 실리콘 웨이퍼인데, 예를 들면 도핑 영역들, 에칭 구조물들, 및 절연체로 채워진 갭들을 포함한다. 추가로, 폴리실리콘이 도포되기 전에, 예를 들어 트랜지스터 유전체의 역할을 하는 추가의 절연층이 도포될 수 있다.
예를 들어, 제2 층은 예를 들어 실리콘 산화물 또는 실리콘 산화질화물로 구성된 산화물 층일 수 있다.
다음으로, 본 발명의 핵심은 제2 층을 위한 마스크의 역할을 하는 제3 층이 도포되고, 제2 층에 대해 적어도 2회의 포토리소그래피 패터닝 공정이 연속하여 수행되며, 패터닝 공정들 중 하나의 패터닝 공정 동안, 제3 층에서의 패터닝 공정을 위한 마스크 층의 제공을 위해 광감지 층으로부터 만들어지는 구조물의 생성 후에, 제3 층의 패터닝 에지들에서 포지티브 램프각이 생성되고, 그 결과 자유롭게 남아있는 구조물들은 제3 층의 두께가 h라면, 값 D = 2*h/tanα만큼 크기가 감소하고, 패터닝 공정들 중 다른 패터닝 공정 동안, 제3 층에서의 패터닝 공정을 위한 마스크 층의 제공을 위해 광감지 층으로부터 만들어지는 구조물의 생성 후에, 제3 층의 패터닝 에지들에서 네거티브 램프각 β가 생성되고, 남아있는 구조물들은 제3 층의 두께가 h라면, 값 W = 2*h/tanβ만큼 크기가 감소하고, 제2 층은 각각 패터닝된 제3 층에 기초하여 패터닝되는 것에 있다.
이러한 패터닝 동작 동안, 제1 패터닝 공정 후에, 제3 층이 패터닝되고 제2 층을 패터닝하기 위한 마스크로서 이용되고 난 후에 그 제3 층이 완전히 제거되고, 추가의 제2 패터닝 공정에서 다시 패터닝되는 새로운 제3 층이 도포되는 것을 예상할 수 있다. 이 경우, 포지티브 램프각을 갖는 구조물들이 먼저 생성되는지, 네거티브 램프각을 갖는 구조물이 먼저 생성되는지는 전혀 중요하지 않다.
이러한 절차의 결과로서, 기판 상에는, 제3 층에서의 구조물들의 확대 및 크기 감소의 결과로서, 제2 층 내의 구조물들의 갭 폭들 및/또는 라인 폭들이 마스크 단계에서 통상적으로 달성가능한 최소 임계 치수들보다 작게 만들어질 수 있다.
또한, 패터닝 공정들 중 제1 패터닝 공정 후에, 그리고 제2 패터닝 공정 전에, 마스크를 제공하기 위한 광감지 층이 제거되는 것이 바람직하다. 적절하다면, 제3 층을 위한 마스크를 제공하기 위한 광감지 층뿐만 아니라, 제3 층도 완전하게 제거될 수 있고, 2개의 층, 즉 제3 층과 광감지 패터닝 층이 다시 도포된다.
본 발명의 더욱 바람직한 구성에서, 제3 층의 패터닝 후에, 제1 층을 위한 마스크를 생성하기 위해, 마스크로서의 제3 층을 통해 제2 층의 패터닝이 수행되는 것이 바람직하다. 각각의 경우에서 제3 층의 패터닝 후에 이러한 패터닝 공정을 수행하는 것, 또는 최소 갭들 및 최소 라인들 둘 다가 만들어질 때까지 제3 층을 남겨둔 다음, 제2 층의 패터닝을 하나의 단계에서 수행하는 것을 예상할 수 있다.
예로서, 제3 층으로서 폴리머 층이 도포될 수 있다. 바람직하게는, 반사 방지 코팅(예를 들어, BARC(bottom antireflex coating) 층)의 속성들을 갖는 층이 이용된다.
이 방법은 바람직하게는 라인들 및 갭들에 대하여, 생성에 이용되는 포토리소그래피 마스크들의 피처 크기들에 실질적으로 대응하는 피처 크기들을 갖는 구조물들을 포함하는 반도체 컴포넌트들을 포함하지만, 이용되는 포토리소그래피 마스크들의 라인들 및 갭들에 대해 이용되는 포토리소그래피 마스크들의 최소 피처 크기들보다 상당히 작은 피처 크기들이 동일 기판 상에 구현되는 기판을 생성하기 위한 기반으로서 이용된다.
구체적으로, 이용되는 포토리소그래피 마스크들의 최소 피처 크기들 미만의 채널 길이들을 갖는 트랜지스터 구조물들이 제공되고, 구조물들의 생성에 이용되는 포토리소그래피 마스크들에 의해 제공되는 최소 거리들 미만의 거리들을 갖는 트랜지스터들에 대한 게이트 구조물들이 기판 내의 동일 평면 내에 존재하는, 반도체 컴포넌트들을 포함하는 기판이 구현된다.
도 1 내지 도 12는 기판 상에 임계 치수들보다 작은 피처 크기들을 갖는 반도체 컴포넌트들을 생성하기 위한 본 발명에 따른 방법의 순서를 개략적 단면도들을 이용하여 보여준다.
도 13 내지 도 24는 기판 상에 임계 치수들보다 작은 피처 크기들을 갖는 반도체 컴포넌트들을 생성하기 위한 본 발명에 따른 다른 방법의 순서를 유사한 개략적 단면도들을 이용하여 보여준다.
예를 들어, 시작점은 예를 들어 트랜지스터의 활성 영역들로서 이용되는 에칭 구조물들(102), 도핑 영역들(101)을 갖는 실리콘으로 구성된 웨이퍼(100)이며, 여기에서 에칭 구조물들 간의 갭들은 예를 들어 STI(shallow trench isolation) 또는 LOCOS(Local oxidation of silicon)과 같은 공정들에서 절연 재료로 채워진다. 트랜지스터 구조물들을 위한 유전체의 역할을 하는 유전체(103)가 웨이퍼(100)에 도포될 수 있다. 마지막으로, 예를 들어 (예를 들어 200㎚의 두께의) 트랜지스터들의 게이트를 생성하기 위해 추후에 이용되는 폴리실리콘으로 구성된 층이 이러한 절연층에 후속한다. 폴리실리콘 층은 참조 기호 200을 갖는다(도 1 참조).
그 후에, 절연층, 특히 실리콘 산화물 층(300)이 층(200)에 도포된다. 이 층은 하위 층(200)과는 다른 화학적 속성들을 가져야 하며, 예를 들어 50㎚의 두께를 갖는다. 따라서, 이 층은 자신의 패터닝 후에, 하위 층의 패터닝을 위한 마스크로서 이용될 수 있다.
그 위에 층 스택(400)이 도포되는데, 이 층 스택은 상이한 층들, 예를 들어 반사 방지 코팅(401) 및 포토레지스트 층(402)으로 구성될 수 있다(도 2 참조).
포토레지스트 층은 하위 층(401)을 위한 제1 마스크를 획득하기 위해 패터닝된다. 이 경우에서는, 임계 치수보다 작은 갭 폭들을 갖는 구조물들만이 포토레지스트 층 내에 생성 또는 구현되도록 의도된다. 이 마스크 단계가 최소 구조물보다 큰 구조물들을 생성하기 위해서도 이용될 수 있다는 것은 말할 나위도 없다. 더욱이, 임계 치수에 관하여 최소 라인들의 크기를 갖는 구조물들이 이 마스크 단계에서 생길 수 있다. 원리적으로, 최소 피처 크기의 기준은 포토리소그래피 공정 동안 준수된다. 최소 피처 크기보다 작은 피처 크기들은 가능한 최소 피처 크기들의 영역 내에서의 포토리소그래피 공정을 기반으로, 후속 패터닝 단계의 결과로서 생긴다.
궁극적으로는, 개구들(403)을 갖는 패터닝된 포토레지스트 층(402)이 남는다(도 3 참조). 다음으로, 층(401)이 이러한 패터닝된 포토레지스트 층을 이용하여 패터닝된다. 바람직한 에칭 단계는 유리하게는 층(401) 내에서 구조물들의 에지들에 포지티브 램프각이 생기는 방식으로 발생한다. 이것은 실질적으로 D = 2*h/tanα의 일정한 오프셋을 갖는 개구들(420)을 층(401) 내에 생성하고, 여기에서 h는 층(401)의 두께이다. 각도 α는 정의에 의해, 층(401)의 비스듬한 경계와 웨이퍼의 평면에 의해 형성되는 각도이다. 이것은 각도 α>90°는 포지티브 램프각에 대응하며, 그 경우에는 감소된 크기를 갖는 개구들(420)이 생기는 반면에, 각도 α<90°에서는 네거티브 램프각이 존재하고, 그 경우에서는 개구들의 치수가 증가한다는 것을 의미한다. 도 4에서, 개구들(420)은 현 단계에서 임의의 비율로 크기가 감소된다. 램프각은 포지티브이다(도 4 참조).
하위 층(300)(마스크 층)은 패터닝된 층(401)을 이용하여 패터닝된다. 이것은 층(401) 내에서 층 기저에 있는 개구들(420)에 대응하는 층(300) 내의 구조물들(320)(개구들)을 유발한다(도 5 및 도 6을 참조). 도 6에서, 층(402) 및 층(401)은 각각 다음 공정 단계 전에 완전하게 제거된다.
도 7에 따르면, 층(411) 및 층(412)이 각각 도포되고, 여기에서 층(411)은 층(401)에 대응하고, 층(412)은 층(402)에 대응한다. 층(412)은 구조물들에 따라 패터닝되는 포토레지스트 층이고, 여기에서는 여전히 임계 치수에 따라 가능한 라인 폭보다 더 작은 라인 폭을 달성할 것이 의도된다(도 8 참조). 라인들(430)은 도 8에서 볼 수 있다. 이들 라인들(430)은 포토리소그래피적으로 가능한 것들을 이용한 최소 라인 폭보다 크거나 그와 동일하다.
라인들(430)을 갖는 패터닝된 층(412)을 이용하여, 네거티브 램프각들이 생기는 방식으로 하위 층(411)이 패터닝된다. 그 결과로서, 남아있는 라인들(430)은 각각의 경우에서 램프각 범위만큼 크기가 감소되는데, 즉 라인들은 값 W = 2*h/tanβ만큼 작아지고, 여기에서 β는 기판 표면과 안쪽으로 기울어진 에지 간의 각도이다(도 9 및 도 10 참조).
층(411) 내의 패터닝된 라인들(430)을 이용하여, 하위 층(300)이 다시 패터닝되고, 여기에서 층(300)으로의 전이부에 있는 하측 에지에서의 라인들의 폭이 하위 층(300)에 전사된다. 포토리소그래피 라인 폭보다 작은 서브노미널(subnominal) 라인 구조물들이 생긴다.
후속하여, 층들(412 및 411)이 완전하게 제거되고, 패터닝된 층(300)을 이용하여 새로운 패터닝 동작이 수행된다.
층(300)은 이제 미리 정해진 위치들에서, 임계 치수에 비교하여 서브노미널 갭 폭들 및 서브노미널 라인 폭들을 포함한다. 물론, 층(300)은 더 큰 구조물들, 및 임계 치수에 대응하는 구조물들도 포함할 수 있다.
패터닝된 층(300)을 이용하여 하위 층(200)이 패터닝되고, 이것으로 트랜지스터들의 게이트들이 생성된다.
후속하여, 층(300)을 제거하여, 서브노미널 갭들(220) 및 서브노미널 라인들(230)을 갖는 패터닝된 폴리실리콘 층(200)을 남기는 것이 가능하다.
종래의 CMOS 공정이 후속하여 수행될 수 있다.
최소 구조물들을 이용하기 위해, 서브노미널 갭 폭들의 영역들 내에서 소스/드레인 영역들을 생성하기 위한 주입은 나중에 회피되어야 한다.
도 13 내지 도 24에 따른 방법에서는, 도 1 내지 도 12에 따른 방법에서와 동일한 층들이 이용되고, 그러한 이유로 인해 층들 및 구조물들에 대해 동일한 참조 기호들이 이용된다. 도 13 내지 도 24에 따른 생성 방법이 도 1 내지 도 12에 따른 생성 방법과 다른 점은 공정 순서 및 층 순서이다. 도 13 내지 도 16에 도시된 제조 방법은 도 1 내지 도 4의 생성 방법에 대응한다. 그러나, 도 1 내지 도 12에 따른 방법과는 대조적으로, 하위 마스크 층(300)이 개구들(420)의 생성 후에 패터닝된 층(401)에 의해 패터닝되지 않고, 대신에 포토레지스트 층(402)이 완전히 제거되고(도 17 참조), 새로운 포토레지스트 층(412)이 도포된다. 도 1 내지 도 12에 따른 방법에서와 같이, 층(412)은 구조물들에 따라 패터닝되고, 여기에서는 여전히 임계 치수에 따라 포토리소그래피적으로 가능한 라인 폭보다 작은 라인 폭을 달성할 것이 의도된다. 라인들(430)은 도 19에서 볼 수 있다. 이러한 라인들(430)은 포토리소그래피적으로 가능한 것들을 이용한 최소 라인 폭보다 더 크거나 그와 동일하다.
라인들(430)을 갖는 패터닝된 층(412)을 이용하여, 네거티브 램프각들이 생기는 방식으로 하위 층(400)이 패터닝된다. 그 결과로서, 남아있는 라인들(430)은 각각의 경우에서 램프각 범위만큼 크기가 감소한다(도 20 참조). 후속하여, 포토레지스트 층(420)이 제거되고(도 21 참조), 하위 층(300)(마스크 층)을 패터닝하기 위해 이용되는 패터닝된 층(401)이 남는다. 층의 기저부에서 개구들 및 라인들의 폭 각각에 따라, 이러한 치수들은 패터닝 공정에서, 정확하게는 단 하나의 패터닝 단계에서 층(300)에 전사되는 반면, 도 1 내지 12에 따른 방법에서는 층(300)에 대하여 2회의 패터닝 단계가 이용된다.
패터닝된 층(300)은 도 22에서 볼 수 있다. 다음으로, 도 23 및 도 24에 따른 추가의 공정 순서는 다시 도 11 및 도 12에 따른 공정 순서에 대응한다.
100 : 웨이퍼
101 : 도핑 영역들
102 : 구조물들
103 : 유전체
200 : 폴리실리콘
220 : 서브노미널 갭들
230 : 서브노미널 라인
300 : 마스크 층
320 : 구조물들
400 : 층 스택
401 : BARC 층
402 : 포토레지스트
403 : 개구
411 : BARC 층
412 : 포토레지스트
420 : 개구
430 : 라인

Claims (11)

  1. 포토리소그래피 패터닝 단계들을 포함하는, 기판(100) 상에 반도체 컴포넌트들을 생성하기 위한 방법으로서,
    기판(100) 상에, 패터닝될 제1 층(200)이 도포되고, 상기 패터닝될 제1 층을 위한 마스크 층의 역할을 하는 제2 층(300)이 도포되며, 상기 제2 층을 위한 마스크의 역할을 하는 제3 층(401)이 도포되고, 상기 제2 층에 대해 적어도 2회의 포토리소그래피 패터닝 공정이 연속하여 수행되며, 상기 패터닝 공정들 중 하나의 패터닝 공정 동안, 상기 제3 층(401)에서의 패터닝 공정을 위한 마스크 층의 제공을 위해 광감지 층(402)으로부터 만들어지는 구조물의 생성 후에, 상기 제3 층의 패터닝 에지들에서 포지티브 램프각 α가 생성되고, 그 결과 자유롭게 남아있는 구조물들(420)은 상기 제3 층의 두께가 h라면, 값 D = 2*h/tanα만큼 크기가 감소하고, 상기 패터닝 공정들 중 다른 패터닝 공정 동안, 상기 제3 층(411)에서의 패터닝 공정을 위한 마스크 층의 제공을 위해 광감지 층(412)으로부터 만들어지는 구조물의 생성 후에, 상기 제3 층의 패터닝 에지들에서 네거티브 램프각 β가 생성되고, 남아있는 구조물들(430)은 상기 제3 층의 두께가 h라면, 값 W = 2*h/tanβ만큼 크기가 감소하고, 상기 제2 층(300)은 각각 패터닝된 제3 층(401)에 기초하여 패터닝되는 방법.
  2. 제1항에 있어서,
    상기 패터닝 공정들 중 제1 패터닝 공정 후에, 그리고 제2 패터닝 공정 전에, 마스크를 제공하기 위한 광감지 층(402)이 제거되는 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제3 층(401)의 패터닝 후에, 상기 제1 층(200)을 위한 마스크를 생성하기 위해, 마스크로서의 상기 제3 층(401)을 통해 상기 제2 층(300)의 패터닝이 수행되는 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제2 층(300)의 패터닝은 각각의 경우에서 상기 제3 층(401, 411)의 패터닝 직후에 수행되는 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제2 층(300)은 하나의 단계에서 패터닝되는 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 층(200)으로서 폴리실리콘 층이 도포되는 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제2 층(300)으로서 실리콘 산화물 층이 도포되는 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    제1 층(200)은 상기 제2 층(300)으로 패터닝되는 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 제3 층(401, 411)으로서 폴리머 층이 도포되는 방법.
  10. 라인들(230) 및 갭들(220)에 대하여, 생성에 이용되는 포토리소그래피 마스크들의 피처 크기들(feature sizes)에 실질적으로 대응하는 피처 크기들을 갖는 구조물들(220, 230)을 포함하는 반도체 컴포넌트들을 포함하는 기판으로서,
    이용되는 포토리소그래피 마스크들의 라인들 및 갭들에 대해 이용되는 포토리소그래피 마스크들의 최소 피처 크기들보다 상당히 작은 피처 크기들이 상기 동일 기판 상에 구현되는, 반도체 컴포넌트들을 포함하는 기판.
  11. 제9항에 있어서,
    이용되는 포토리소그래피 마스크들의 최소 피처 크기들 미만의 채널 길이들을 갖는 트랜지스터 구조물들이 제공되고, 상기 구조물들의 생성에 이용되는 포토리소그래피 마스크들에 의해 제공되는 최소 거리들 미만의 거리들을 갖는 트랜지스터들을 위한 게이트 구조물들이 상기 기판 내의 동일 평면 내에 존재하는, 반도체 컴포넌트들을 포함하는 기판.
KR1020120092863A 2011-08-26 2012-08-24 기판 상에 반도체 컴포넌트들을 생성하기 위한 방법, 및 반도체 컴포넌트들을 포함하는 기판 KR20130023146A (ko)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8980757B2 (en) * 2011-12-15 2015-03-17 Intel Corporation Methods for single exposure—self-aligned double, triple, and quadruple patterning
US8836924B2 (en) * 2012-01-23 2014-09-16 Espros Photonics Ag Sensor apparatus, production method and detection apparatus
US9136168B2 (en) 2013-06-28 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive line patterning

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW417165B (en) * 1999-06-23 2001-01-01 Taiwan Semiconductor Mfg Manufacturing method for reducing the critical dimension of the wire and gap
US7611944B2 (en) * 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
KR100849190B1 (ko) * 2007-03-19 2008-07-30 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법

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