KR20130011171A - 인터포저 및 그의 제조 방법 - Google Patents

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Abstract

다층 배선 구조의 인터포저 제조 방법은, 박막 수동 소자가 집적된 실리콘 웨이퍼에 양면 라미네이션 공정을 수행하여 유기 물질의 절연층을 각각 형성한 후에 실리콘을 관통하여 형성되는 공간에 집적 회로를 실장하고 실리콘을 관통하여 형성되는 비아 구멍의 내벽으로 패터닝과 전기 도금을 이용하여 박막 수동 소자의 연결 전극으로 사용되는 라이닝 비아를 형성한다. 다음, 라이닝 비아가 형성된 실리콘 웨이퍼에 양면 라미네이션 공정을 수행하여 유기 물질의 절연층을 각각 형성한 후에 집적 회로의 연결 전극으로 사용되는 라이닝 비아를 형성한다.

Description

인터포저 및 그의 제조 방법{INTERPOSER AND METHOD FOR MANUFACTURING THEREOF}
본 발명은 인터포저 및 그의 제조 방법에 관한 것이다.
인터포저는 반도체 소자와 배선 기판을 전기적으로 연결시키기 위한 것으로, 기판에 비아 구멍을 형성하고 비아 구멍의 내벽에 절연 물질의 시드층을 형성한 후 비아 구멍 내에 전도성 물질을 모두 채워 넣음으로써 형성된다. 이때, 비아 구멍을 전도성 물질로 채울 때 보이드(void)가 형성되지 않도록 해야 하므로, 비아 구멍을 전도성 물질로 모두 채우는 과정에 어려움이 있다.
또한, 인터포저에 스핀 코팅(spin coating) 방식으로 절연층을 형성하여서 다층 배선 구조가 형성될 수 있다. 그런데, 스핀 코팅 방식은 다층 배선이 실리콘 기판의 한 면으로만 형성이 가능하기 때문에 절연층이 늘어남에 따라 기판과 발생되는 열 팽창 계수로 인해 실리콘 기판의 휨(stress)을 유발할 수 있어 다층 배선 구조화에 한계가 있다. 그리고 스핀 코팅 방식으로 절연층을 형성하는 데 시간이 많이 소요되고 절연층에 사용되는 절연 물질이 매우 고가이기 때문에 다층 배선 공정에 따른 시간과 비용이 많이 발생하게 된다.
또한 인터포저는 집적 회로(Integrated Circuit)를 기판에 실장하는 구조로 되어 있기 때문에 고집적 패키지의 구현은 가능하지만 전체적인 모듈의 두께는 크게 개선되지 않는 단점이 있다.
이와 같이, 인터포저 기술이 모듈의 소형화를 위한 핵심적인 기술임에도 불구하고 시간 및 비용 문제로 인해 제품화에 어려움이 있다.
본 발명이 해결하고자 하는 기술적 과제는 다층 배선의 집적도를 증가시키고 공정 비용 및 공정 시간을 줄일 수 있는 인터포저 및 그의 제조 방법을 제공하는 것이다.
본 발명의 한 실시 예에 따르면, 다층 배선을 가지는 인터포저를 제조하는 방법이 제공된다. 인터포저의 제조 방법은, 박막 수동 소자가 집적된 기판에 양면 라미네이션 공정을 이용하여서 상기 기판의 양면에 제1 상부 절연층과 제2 하부 절연층을 형성하는 단계, 상기 기판에 상기 박막 수동 소자와의 전기적 연결을 위한 1차 양면 배선을 형성하는 단계, 상기 기판을 관통하여 형성된 공간에 집적 회로를 삽입하는 단계, 상기 집적 회로가 삽입된 기판에 양면 라미네이션 공정을 이용하여서 상기 기판의 양면에 제2 상부 절연층과 제2 하부 절연층을 각각 형성하는 단계, 그리고 상기 기판에 상기 집적 회로와의 연결을 위한 2차 양면 배선을 형성하는 단계를 포함한다.
상기 기판은 실리콘 기판일 수 있다.
상기 1차 양면 배선을 형성하는 단계는, 상기 기판을 관통하여 비아 구멍을 형성하는 단계, 그리고 상기 비아 구멍의 내벽으로 패터닝과 전기 도금을 이용하여 상기 박막 수동 소자와 연결되는 라이닝 비아를 형성하여 상기 박막 수동 소자와 전기적으로 연결하는 단계를 포함할 수 있다.
상기 2차 양면 배선을 형성하는 단계는, 상기 제2 상부 절연층과 상기 제2 하부 절연층이 형성된 기판을 관통하여 제1 비아 구멍을 형성하는 단계, 그리고 상기 제1 비아 구멍에 대응하여 상기 기판의 내벽으로 패터닝과 전기 도금을 이용하여 상기 집적 소자와 연결되는 라이닝 비아를 형성하는 단계를 포함할 수 있다. 여기서, 상기 1차 양면 배선을 형성하는 단계는, 상기 기판을 관통하여 상기 제1 비아 구멍의 위치에 대응하여 상기 제1 비아 구멍보다 큰 제2 비아 구멍을 형성하는 단계를 더 포함할 수 있다. 또한, 상기 1차 양면 배선을 형성하는 단계는, 상기 제2 비아 구멍을 형성한 후에 상기 기판의 내벽으로 그라운드 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 다른 실시 예에 따르면, 인터포저가 제공된다. 인터포저는 수동 박막 소자가 집적된 기판, 양면 라미네이션 공정으로 상기 기판의 양면에 각각 형성되는 제1 상부 절연층과 제1 하부 절연층, 상기 제1 상부 절연층과 상기 제1 하부 절연층이 형성된 기판을 관통하여 형성되는 공간에 실장되는 집적 회로, 상기 기판을 관통하여 1차 배선으로 형성되는 제1 전극, 양면 라미네이션 공정으로 제1 전극이 형성된 기판의 양면에 각각 형성되는 제2 상부 절연층과 제2 하부 절연층, 그리고 상기 제2 상부 절연층과 상기 제2 하부 절연층이 형성된 기판을 관통하여 2차 배선으로 형성되는 제2 전극을 포함한다.
상기 제1 전극 및 상기 제2 전극 중 적어도 하나는 상기 박막 수동 소자 또는 상기 집적 회로의 연결 전극으로 사용될 수 있다.
본 발명의 실시 예에 의하면, 라미네이션 공정을 이용하여서 절연층 및 다층 배선 공정이 이루어지므로 인터포저의 우수한 가격 경쟁력을 가질 수 있다. 양면 대칭 구조의 다층 배선 공정이 이루어지기 때문에 배선 집적도를 증가시킬 수 있고 기판 휨(stress)을 줄일 수 있다.
본 발명의 실시 예에 의하면, 라미네이션 공정을 이용하여 두꺼운 절연층을 형성할 수 있어서 낮은 손실의 관통 실리콘 비아를 형성할 수 있고, 동축(coaxial)형 비아의 형성 또한 가능해진다.
또한, 실리콘 기판을 인터포저로 활용하여서 실리콘 기판에 다양한 박막 구조의 수동 소자의 집적이 가능해져서 향후 고집적 패키지를 위한 기판 기술로도 활용이 가능해지며, 인터포저 내부에 IC를 삽입할 수 있어서 임베디드 IC 패키지의 구현 및 패키지된 모듈의 경박 단소화가 가능해진다.
도 1은 본 발명의 제1 실시 예에 따른 인터포저의 단면을 개략적으로 나타낸 도면이다.
도 2a 내지 도 2f는 각각 발명의 제1 실시 예에 따른 인터포저의 공정 단계별 단면도를 나타낸 도면이다.
도 3 내지 도 5는 각각 본 발명의 제2 내지 제4 실시 예에 따른 인터포저의 단면을 개략적으로 나타낸 도면이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 및 청구범위 전체에서, 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
이제 본 발명의 실시 예에 따른 인터포저 및 그의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 인터포저의 단면을 개략적으로 나타낸 도면이다.
도 1을 참고하면, 인터포저(10)는 다층 배선 구조로 되어 있으며, 기판인 실리콘 웨이퍼(100), 집적 회로(Integrated Circuit, IC)(110) 및 실리콘 웨이퍼(100)에 집적되는 박막 수동 소자(120)를 포함한다. 기판으로는 실리콘 웨이퍼(100)외에도 박막 공정이 가능한 모든 기판이 사용될 수 있으며, 예를 들면 박막 공정이 가능한 유리나 세라믹 등이 인터포저(10)의 기판으로 사용될 수 있다. 박막 수동 소자(120)로는 박막 커패시터나 박막 저항 등이 사용될 수 있다.
인터포저(10)는 IC(110) 및 박막 수동 소자(110)와 다른 반도체 소자나 장치 예를 들면, 실장형 IC 및 메인 보드를 연결하기 위한 라이닝 비아(Lining Via)(130, 140, 150)를 포함한다. 라이닝 비아(130, 140, 150)는 비아 구멍의 내벽을 따라 일정한 두께로 패터닝을 한 후에 전도성 물질을 채워 넣어서 형성된다. 따라서, 비아 구멍 내에 전도성 물질을 모두 채워 넣는 풀 채움(full filling) 공정보다 쉽게 형성될 수가 있다. 라이닝 비아(130, 140, 150)는 동일한 공정으로 형성된 비아일 수도 있고, 각각 서로 다른 공정으로 형성된 비아일 수도 있다.
라이닝 비아(115, 120, 125)는 메인 보드와의 연결 대상인 IC(110) 및 박막 수동 소자(120)의 신호 특성에 따라서 그 형태가 결정될 수 있다. 도 1에서, 라이닝 비아(130, 140, 150)는 각각 서로 다른 공정으로 형성된 것으로 도시하였다.
라이닝 비아(130)는 실리콘 웨이퍼(100)에 직접 형성되는 구조인 반면, 라이닝 비아(140)는 실리콘 웨이퍼(100)의 유기 절연층에 형성되는 구조이다. 따라서, 라이닝 비아(130)는 라이닝 비아(140)에 비해 제조 공정이 단순하긴 하지만 전기적 손실이 큰 단점이 있다. 한편, 라이닝 비아(150)는 동축형 구조로, 차폐 특성을 가지고 있다. 이와 같이, 라이닝 비아(130, 140, 150)는 그 공정 방법에 따라서 서로 특성이 가지므로, IC(110) 및 박막 수동 소자(120)의 신호 특성에 따라서 라이닝 비아(130, 140, 150)가 선택적으로 사용될 수 있다.
예를 들어, 도 1에서는 라이닝 비아(130)가 실리콘 웨이퍼(100)에 직접 형성되는 구조이지만, 박막 수동 소자(120)의 신호 특성에 따라서 라이닝 비아(130) 대신에 라이닝 비아(140, 150)가 박막 수동 소자(120)의 전기적 연결을 수행할 수 있다.
또한 인터포저(10)는 전송선이나 수동 소자의 하나인 인덕터(160)를 포함할 수도 있다. 인덕터(160)는 유기 물질의 절연층 위에 집적될 수 있다. 이와 같이, 유기 물질의 절연층 위에 인덕터(160)를 집적하면, 유기 물질로 형성된 절연층에 의해 나쁜 절연 특성을 가지는 실리콘 웨이퍼(100)을 사용하여도 고주파 환경에서 우수한 절연 특성을 확보할 수 있다. 따라서, 실리콘 웨이퍼(100)을 이용하여 우수한 고주파 수동 소자를 집적할 수 있다.
그러면, 도 1에 도시된 인터포저(10)의 제조 방법에 대해서 도 2a 내지 도 2f를 참고로 하여 설명한다.
도 2a 내지 도 2g는 각각 발명의 제1 실시 예에 따른 인터포저의 공정 단계별 단면도를 나타낸 도면이다.
도 2a를 참고하면, 웨이퍼(100)에 반도체 박막 공정 예를 들면 얇은 필름(thin film) 공정을 이용하여 박막 커패시터 및 저항과 같은 박막 수동 소자(120)를 집적한 뒤 후면 그라인딩(back-side grinding) 공정을 이용해 웨이퍼(100)를 얇게 만든다.
도 2b를 참고하면, 박막 수동 소자(120)가 집적된 얇은 실리콘 웨이퍼(100)에 양면 라미네이션 공정을 수행하여 유기(organic) 물질로 실리콘 웨이퍼(100)의 양면에 절연층(172, 174)을 형성한다. 실리콘 웨이퍼(100)에 양면 라미네이션 공정을 이용하면, 유기 물질의 절연층(172, 174)이 각각 실리콘 웨이퍼(100)의 양면에 본딩(bonding)되며, 또한 10㎛ 이상의 충분한 절연층(172, 174)을 형성할 수 있어서 나쁜 절연 특성을 가지는 실리콘 웨이퍼(100)를 사용하여도 고주파 환경에서 우수한 절연 특성을 확보할 수 있다. 이때, 유기 라미네이션을 위한 물질로는 에폭시(Epoxy), 폴리머(Polymer) 등이 사용될 수 있다.
다음, 도 2c를 참고하면, 레이저 드릴링(laser drilling) 또는 플라즈마 식각을 이용하여 실리콘 웨이퍼(100)를 관통하는 비아 구멍(112, 132, 142, 152, 172)를 형성한다. 비아 구멍(112)은 IC(110)를 삽입하기 위한 것이며, 비아 구멍(132)은 박막 수동 소자(120)의 연결을 위한 라이닝 비아(130)를 형성하기 위한 것이다. 비아 구멍(142)은 IC(110)의 연결을 위한 라이닝 비아(140)를 형성하기 위한 것이며, 비아 구멍(152)은 라이닝 비아(150)를 형성하기 위한 것이다. 그리고 비아 구멍(172)은 인덕터(160)를 집적하기 위한 것이다.
이어서, 도 2d를 참고하면, 패터닝과 전기 도금을 이용한 양면 연결 배선 공정을 수행하여, 비아 구멍(132)의 내벽 즉, 윗면, 아랫면 및 내면으로 구리(Cu) 또는 니켈(Ni) 등을 이용하여 금속의 라이닝 비아(lining via)(130)를 형성하고 비아 구멍(152)의 윗면, 아랫면 및 내면으로 라이닝 비아(150)의 그라운드 전극(150a)을 형성한다. 이러한 1차 양면 배선 공정을 통해서 라이닝 비아(130) 및 라이닝 비아(150)의 그라운드 전극(150a) 및 박막 수동 소자(120)와 라이닝 비아(130)의 연결을 위한 배선 등이 형성된다.
다음, 도 2e를 참고하면, 비아 구멍(112)에 IC(110)를 삽입하여 집적한 후, 라이닝 비아(130) 및 그라운드 전극(150a)이 형성된 실리콘 웨이퍼(100)에 양면 라미네이션 공정을 수행하여 그 양면에 유기 물질의 절연층(182, 184)을 형성한다.
그리고 나서, 레이저 드릴링 또는 플라즈마 식각을 이용하여 실리콘 웨이퍼(100)를 관통하는 비아 구멍(144, 154)를 형성하고 이와 동시에 레이저(laser) 또는 플라즈마 에칭(plasma etching)을 이용해 유기 물질의 절연층(182, 184)에 각각 IC(110)와 박막 수동 소자(120)의 전기적인 연결(interconnection)을 위한 비아 구멍(114, 122)을 형성한다. 비아 구멍(144, 154)은 각각 라이닝 비아(140, 150)를 형성하기 위한 것이다.
이어서, 도 2f를 참고하면, 패터닝과 전기 도금을 이용한 양면 연결 배선 공정을 수행하여, 비아 구멍(144)의 윗면, 아랫면 및 내면으로 라이닝 비아(140)의 전극(140a)을 형성하고 비아 구멍(154)의 윗면, 아랫면 및 내면으로 라이닝 비아(150)의 신호 전극(150b)을 형성한다. 이와 동시에 IC(110)와 박막 수동 소자(120)간 전기적 연결(interconnection) 배선 공정을 수행하여 연결 전극(115)을 형성한다. 이렇게 하여 실리콘 웨이퍼(100)와 신호 전극(150b) 사이에 유기 물질의 절연층(182, 184)을 가지는 라이닝 비아(140)가 형성되고, 라이닝 비아(140)의 전극(140a)을 형성하는 공정에서 비아 구멍(154)의 윗면, 아랫면 및 내면으로 라이닝 비아(150)의 신호 전극(150b)도 형성되면서 동축형 구조의 라이닝 비아(150)도 형성된다. 또한 IC(110)와 박막 수동 소자(120)간 연결 전극(115)도 형성된다.
이러한 2차 양면 배선 공정을 통해서 라이닝 비아(140), 라이닝 비아(150)의 신호 전극(150b), IC(110)와 라이닝 비아(140)의 연결을 위한 배선 등이 형성된다. 즉, 실리콘 웨이퍼(100)의 양면으로 다층 배선이 형성되는 다층 배선 구조의 인터포저가 형성된다.
또한 도 2f를 보면, 전기적 연결 배선 공정과 동시에 절연층(182)의 윗면으로 인덕터(160)를 형성하는 배선 공정이 이루어지고 반대쪽 면인 절연층(184)의 아랫면에 다른 반도체 소자와의 연결을 위한 연결 전극(162)을 형성하는 배선 공정이 수행된다. 다음, 도 2f의 구조에 다시 양면 라미네이션 공정을 수행하고 3차 양면 배선 공정을 이용하여 추가적인 배선을 형성할 수도 있다.
도 2g를 참고하면, 절연층(182, 184)이 형성된 실리콘 웨이퍼(100)에 양면 라미네이션 공정을 수행하여 그 양면에 유기 물질의 절연층(192, 194)을 형성한다. 이어서, 레이저 또는 플라즈마 에칭을 이용해 유기 물질의 절연층(192)에 각각 라이닝 비아(130, 140, 150) 및 연결 전극(115)과의 전기적인 연결을 위한 비아 구멍(도시하지 않음)을 형성하고 유기 물질의 절연층(194)에 다른 소자와의 연결을 위한 비아 구멍(도시하지 않음)을 형성한 후, 비아 구멍을 금속으로 채워서 연결 전극(202, 204)을 형성한다.
이렇게 하여 다층 배선 구조의 인터포저(10)가 완성될 수 있다.
이러한 인터포저(10)는 양면 라미네이션 공정을 통해서 실리콘 웨이퍼(100)를 기준으로 양면 대칭 구조의 다층 배선을 형성할 수 있고, 이로 인해서 실리콘 웨이퍼(100)의 양면 열팽창 계수에 차이가 거의 없게 된다. 따라서, 배선 집적도가 증가되고 스트레스가 없으며 안정적인 인터포저 구조의 구현이 가능해질 수 있다.
또한, 양면 라미네이션 공정을 이용하여 절연층 및 다층 배선 공정을 수행하면, 낮은 비용으로 다층 배선을 형성할 수 있으며, 스핀 코팅 방식에 비해 적은 시간으로 더 두꺼운 절연층의 형성이 가능해진다.
또한, 기판으로 실리콘 웨이퍼(100)를 사용함으로써, 박막 커패시터와 박막 레지스터 같은 박막 수동 소자(120)의 집적이 가능해지고, 이를 인터포저로 활용 가능하므로, 초소형 패키지 구현이 가능해진다.
이때, 인터포저(10)에 범프를 형성하여 다른 인터포저와 연결시킬 수도 있다.
도 3 및 도 4는 각각 본 발명의 제3 및 제4 실시 예에 따른 인터포저를 나타낸 단면도이다.
도 3을 참고하면, 인터포저(10a)는 연결 전극(204)에 형성되는 범프(210)를 포함할 수 있다. 즉, 도 2f의 구조에 양면 라미네이션 공정을 수행하여 3차 양면 배선을 형성한 다음에 유기 물질의 절연층(194)에 다른 소자와의 연결을 위한 연결 전극(204)을 형성하고, 그 위에 범프(210)를 형성함으로써, 단일 모듈의 인터포저(10a)가 형성될 수 있다.
또한 도 4에 도시한 바와 같이 단일 모듈의 인터포저(10a_1, 10a_2, 10a_3)들을 적층하여 연결함으로써, 3차원의 패키지가 구현될 수 있다.
또한 본 발명의 실시 예에 따른 인터포저의 제조 방법을 응용하면, 다양한 형태의 인터포저가 구현될 수 있다.
도 5는 본 발명의 제4 실시 예에 따른 인터포저를 나타낸 단면도이다.
도 5를 참고하면, 인터포저(10b)는 도 1의 인터포저(10)에 비해 실장 소자(Surface-Mount Devices, SMD)(230) 또는/및 다른 IC(240)를 더 포함한다.
즉, 도 2f에 도시된 구조에서 상부의 연결 전극(202) 위에 표면 실장 소자(Surface-Mount Devices, SMD)(230) 또는/및 다른 IC(240)를 형성함으로써, 인터포저(10b)가 구현될 수 있다. 이때, 동축형의 라이닝 비아(150)가 SMD(230)의 전기적 연결을 수행한다.
본 발명의 실시 예는 이상에서 설명한 장치 및/또는 방법을 통해서만 구현되는 것은 아니며, 본 발명의 실시 예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시 예의 기재로부터 본 발명이 속하는 기술 분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.

Claims (8)

  1. 다층 배선을 가지는 인터포저를 제조하는 방법으로,
    박막 수동 소자가 집적된 기판에 양면 라미네이션 공정을 이용하여서 상기 기판의 양면에 제1 상부 절연층과 제2 하부 절연층을 형성하는 단계,
    상기 기판에 상기 박막 수동 소자와의 전기적 연결을 위한 1차 양면 배선을 형성하는 단계,
    상기 기판을 관통하여 형성된 공간에 집적 회로를 삽입하는 단계,
    상기 집적 회로가 삽입된 기판에 양면 라미네이션 공정을 이용하여서 상기 기판의 양면에 제2 상부 절연층과 제2 하부 절연층을 각각 형성하는 단계, 그리고
    상기 기판에 상기 집적 회로와의 연결을 위한 2차 양면 배선을 형성하는 단계
    를 포함하는 인터포저의 제조 방법.
  2. 제1항에서,
    상기 기판은 실리콘 기판인 인터포저의 제조 방법.
  3. 제1항에서,
    상기 1차 양면 배선을 형성하는 단계는,
    상기 기판을 관통하여 비아 구멍을 형성하는 단계, 그리고
    상기 비아 구멍의 내벽으로 패터닝과 전기 도금을 이용하여 상기 박막 수동 소자와 연결되는 라이닝 비아를 형성하여 상기 박막 수동 소자와 전기적으로 연결하는 단계를 포함하는 인터포저의 제조 방법.
  4. 제1항에서,
    상기 2차 양면 배선을 형성하는 단계는,
    상기 제2 상부 절연층과 상기 제2 하부 절연층이 형성된 기판을 관통하여 제1 비아 구멍을 형성하는 단계, 그리고
    상기 제1 비아 구멍에 대응하여 상기 기판의 내벽으로 패터닝과 전기 도금을 이용하여 상기 집적 소자와 연결되는 라이닝 비아를 형성하는 단계를 포함하는 인터포저의 제조 방법.
  5. 제4항에서,
    상기 1차 양면 배선을 형성하는 단계는,
    상기 기판을 관통하여 상기 제1 비아 구멍의 위치에 대응하여 상기 제1 비아 구멍보다 큰 제2 비아 구멍을 형성하는 단계
    를 더 포함하는 인터포저의 제조 방법.
  6. 제5항에서,
    상기 1차 양면 배선을 형성하는 단계는,
    상기 제2 비아 구멍을 형성한 후에 상기 기판의 내벽으로 그라운드 전극을 형성하는 단계
    를 더 포함하는 인터포저의 제조 방법.
  7. 인터포저에서,
    수동 박막 소자가 집적된 기판,
    양면 라미네이션 공정으로 상기 기판의 양면에 각각 형성되는 제1 상부 절연층과 제1 하부 절연층,
    상기 제1 상부 절연층과 상기 제1 하부 절연층이 형성된 기판을 관통하여 형성되는 공간에 실장되는 집적 회로,
    상기 기판을 관통하여 1차 배선으로 형성되는 제1 전극,
    양면 라미네이션 공정으로 제1 전극이 형성된 기판의 양면에 각각 형성되는 제2 상부 절연층과 제2 하부 절연층, 그리고
    상기 제2 상부 절연층과 상기 제2 하부 절연층이 형성된 기판을 관통하여 2차 배선으로 형성되는 제2 전극
    을 포함하는 인터포저.
  8. 제7항에서,
    상기 제1 전극 및 상기 제2 전극 중 적어도 하나는 상기 박막 수동 소자 또는 상기 집적 회로의 연결 전극으로 사용되는 인터포저.
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