KR20130010103A - 감소된 부하를 갖는 산화물 박막 트랜지스터(ｔｆｔ)를 구비한 디스플레이 픽셀 - Google Patents

감소된 부하를 갖는 산화물 박막 트랜지스터(ｔｆｔ)를 구비한 디스플레이 픽셀 Download PDF

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Abstract

개시된 실시예들은 디스플레이 디바이스(10)에서 사용하기 위한 박막 트랜지스터(TFT)(90)에 관한 것이다. 디스플레이 디바이스(10)는, 행렬로 배열된 다수의 픽셀들(82)을 갖는 LCD(liquid crystal display) 패널(12)을 포함할 수 있고, 각각의 행은 게이트 라인에 대응하며, 각각의 열은 소스 라인에 대응한다. 픽셀들(82) 각각은, 픽셀 전극(92) 및 TFT(90)를 포함한다. TFT(90)는 소스와 드레인 사이에 금속 산화물 반도체 채널을 포함할 수 있다. 각각의 TFT(90)에 있어서, 소스 및/또는 드레인의 아래에 있는 영역에서의 게이트 라인(84)에 홀들이 형성될 수 있다. 이들 홀들은, 소스와 드레인만이 홀들과 부분적으로 오버랩하도록 형성될 수 있다. 이들 홀들의 존재는 게이트 라인(84)의 면적을 감소시키는데, 이는 기생 커패시턴스를 감소시키며 부하를 개선할 수 있다. 이것은 개선된 패널 성능을 제공하는데, 이는 특정 비주얼 아티팩트들의 출현을 감소시킬 수 있다.

Description

감소된 부하를 갖는 산화물 박막 트랜지스터(ＴＦＴ)를 구비한 디스플레이 픽셀{DISPLAY PIXEL HAVING OXIDE THIN-FILM TRANSISTOR (TFT) WITH REDUCED LOADING}
본 발명은 일반적으로 액정 디스플레이(LCD)에 관한 것으로서, 구체적으로는 그러한 LCD의 픽셀을 형성하는 데 사용될 수 있는 산화물 박막 트랜지스터(TFT)에 관한 것이다.
이 섹션은 아래에 설명 및/또는 청구되는 본 기술들의 다양한 양태들과 관련될 수 있는 기술의 다양한 양태들을 독자에게 소개하는 것으로 의도된다. 이 설명은 본 발명의 다양한 양태들의 더 나은 이해를 돕기 위한 배경 정보를 독자에게 제공하는 데 유용할 것으로 생각된다. 따라서, 이러한 설명들은 이를 고려하여 읽어야 하며, 종래 기술로서 인정하는 것은 아니다.
액정 디스플레이(LCD)와 같은 편평 패널 디스플레이들은 텔레비전, 컴퓨터 및 핸드헬드 디바이스(예컨대, 셀룰러 전화, 오디오 및 비디오 플레이어, 게이밍 시스템 등)와 같은 소비자 가전들을 포함하는 다양한 전자 디바이스들에서 일반적으로 사용된다. 그러한 디스플레이 패널들은 통상적으로 다양한 전자 제품들에서 사용하기에 적합한 비교적 얇은 패키지로 편평 디스플레이를 제공한다. 게다가, 통상적으로 그러한 디바이스들은 필적하는 디스플레이 기술들보다 적은 전력을 사용하며, 따라서 배터리 급전식 디바이스들에서 또는 전력 사용을 최소화하는 것이 바람직한 다른 상황들에서 사용하기에 적합하다.
통상적으로, LCD 디바이스들은 사용자가 인식할 수 있는 이미지를 표시하도록 행렬로 배열된 화소들(이미지 픽셀들)을 포함한다. 때때로 어레이라고 하는 이 행렬은 액정 재료의 층에 인접 배열된 박막 트랜지스터들(TFT)의 행들 및 열들을 포함하며, 각각의 TFT는 이미지 픽셀들을 나타낸다. LCD 디바이스의 개별 픽셀들은 픽셀 전극과 공통 전극 사이의 전압차에 기초하여 생성될 수 있는 전기장이 각각의 픽셀 내의 액정 재료에 인가될 때 광을 가변적으로 통과시킬 수 있다. 픽셀의 TFT는 활성화 전압이 그의 게이트에 인가되고 데이터 신호 전압이 그의 소스에 인가될 때 전압차를 픽셀 전극 상으로 전달한다. 각각의 픽셀로부터 방출될 수 있는 광의 양을 제어함으로써, LCD는 컬러 필터 어레이와 협력하여 관찰 가능한 컬러 이미지를 표시할 수 있다.
그러나, 게이트 활성화 전압을 공급하는 게이트 라인과 픽셀의 다른 컴포넌트들 사이의 기생 용량은 이미지 고정(image sticking)(예를 들어, 게이트 라인과 픽셀 전극 및/또는 TFT의 드레인 사이의 기생 용량) 및/또는 그린 틴팅(green tinting)(예를 들어, 게이트 활성화 신호와 액정 재료 및/또는 액정 정렬에 사용되는 폴리이미드 재료들 사이의 DC 전압 결합 효과)과 같은 소정의 시각적 아티팩트들을 발생시킬 수 있다. 이러한 시각적 아티팩트들은 디스플레이의 정밀도를 줄일 수 있다. 게다가, 일부 LCD 디바이스들에서, TFT들의 소정 특성들은 게이트 라인들 및/또는 공통 전극들에서 큰 RC 부하를 유발한다. 이것은 TFT 스위칭 성능을 감소시킬 수 있으며, 이 또한 시각적 아티팩트들을 유발할 수 있다. 이러한 문제들은 LCD들의 해상도가 증가하고 픽셀들이 더 고밀도로 팩킹됨에 따라 더 심각해질 수 있다.
게다가, 기존의 LCD들에서, TFT들은 비정질 실리콘(a-Si), 폴리실리콘(poly-Si) 또는 미세결정 실리콘과 같은 실리콘 계열 재료들을 이용하여 통상적으로 제조되는 활성층을 포함할 수 있다. 그러한 실리콘 계열 재료들은 통상적으로 비례 축소 한계를 가지는데, 이는 그들이 소정 크기로 축소된 경우에 동작에 영향을 미치지 않고는 일반적으로 더 이상 크기가 축소될 수 없다는 것을 의미한다. 게다가, 일반적으로 컬러 필터 어레이의 불투명한 블랙 마스크 부분의 치수들은 TFT들, 게이트 라인들 및 소스 라인들이 LCD의 정면에서 볼 때 블랙 마스크에 의해 커버되도록 선택된다. 따라서, LCD 디바이스의 백라이트로부터 방출되는 광은 블랙 마스크를 통과하지 못하므로, LCD의 전체 투과율은 블랙 마스크의 치수들에 의해 적어도 부분적으로 제한되며, 이는 또한 TFT들, 게이트 라인들 및 데이터 라인들에 의해 제한된다.
<발명의 개요>
본 명세서에서 개시되는 소정의 실시예들의 개요가 아래에 제공된다. 이러한 양태들은 단지 독자에게 이들 소정 실시예의 간단한 개요를 제공하기 위해 제시된 것이며, 이러한 양태들은 본 발명의 범위를 한정하는 것을 의도하지 않는다고 이해해야 한다. 사실상, 본 발명은 후술되지 않을 수도 있는 다양한 양태들을 포함할 수 있다.
후술하는 실시예들은 일반적으로 디스플레이 디바이스에서 사용하기 위한 박막 트랜지스터(TFT)에 관한 것이다. 예컨대, 디스플레이 디바이스는 행렬로 배열된 복수의 픽셀을 갖는 액정 디스플레이(LCD) 패널을 포함할 수 있으며, 각각의 행은 게이트 라인에 대응하고, 각각의 열은 소스 라인에 대응한다. 픽셀들 각각은 픽셀 전극 및 TFT를 포함한다. TFT는 소스와 드레인 사이에 금속 산화물 반도체 활성층을 포함할 수 있다. 각각의 TFT에 대해, 소스 및/또는 드레인 아래의 영역들에서 대응하는 게이트 라인 내에 홀들이 형성될 수 있다. 홀들은 소스와 드레인이 부분적으로만 홀들을 오버랩하도록 형성될 수 있다. 홀들의 존재는 이러한 영역들 내의 게이트 라인의 면적을 줄이며, 이는 기생 용량을 줄이고 RC 부하를 개선할 수 있다. 이것은 개선된 패널 성능을 제공할 수 있으며, 이는 이미지 고정, 그린 틴팅 등과 같은 소정의 시각적 아티팩트들의 발생을 줄이면서 컬러 정밀도를 개선할 수 있다.
전술한 특징들의 다양한 개선들이 본 발명의 다양한 양태들과 관련하여 존재할 수 있다. 이러한 다양한 양태들 내에는 추가적인 특징들도 포함될 수 있다. 이러한 개선들 및 추가적인 특징들은 개별적으로 또는 임의의 조합으로 존재할 수 있다. 예컨대, 설명되는 실시예들 중 하나 이상과 관련하여 후술하는 다양한 특징들은 본 발명의 임의의 전술한 양태들에 단독으로 또는 임의의 조합으로 포함될 수 있다. 다시, 전술한 간단한 요약은 청구 발명을 한정하는 것이 아니라, 독자에게 본 발명의 실시예들의 소정 양태들 및 상황들을 잘 알리는 것만을 의도한다.
본 발명의 다양한 양태들은 아래의 상세한 설명을 읽을 때 그리고 도면들을 참조하여 더 잘 이해될 수 있다. 도면들에서:
도 1은 본 발명에 설명된 양태들에 따른, 금속 산화물 기반 박막 트랜지스터들(TFT)을 포함하는 LCD를 갖는 전자 디바이스의 일례의 컴포넌트들을 도시하는 간이 블록도이다.
도 2는 컴퓨터 형태의 도 1의 전자 디바이스를 나타낸다.
도 3은 핸드헬드 휴대용 전자 디바이스 형태의 도 1의 전자 디바이스의 정면도이다.
도 4는 도 3에 도시된 핸드헬드 전자 디바이스의 배면도이다.
도 5는 본 발명의 양태들에 따른, 도 1의 디스플레이 디바이스의 단위 픽셀들의 어레이의 일부를 나타내는 회로도이다.
도 6은 본 발명의 양태들에 따른, 금속 산화물 TFT를 포함하는 도 5로부터의 단위 픽셀들 중 하나를 나타낸다.
도 7은 전통적인 디스플레이의 단위 픽셀을 구현하는 데 사용될 수 있는 전통적인 TFT의 부분 평면도를 나타낸다.
도 8은 도 7의 전통적인 TFT의 단면도를 나타내고, 게이트 라인과 단위 픽셀의 다른 컴포넌트들 사이의 기생 용량들도 나타낸다.
도 9-10은 게이트 활성화 신호가 게이트 라인을 따라 전파할 때 부하로 인해 어떻게 열화될 수 있는지를 보여준다.
도 11은 본 발명의 일 실시예에 따른 금속 산화물 TFT의 부분 평면도를 나타낸다.
도 12는 도 11의 금속 산화물 TFT의 단면도를 나타낸다.
도 13-19는 도 11의 금속 산화물 TFT를 제조하기 위한 단계들을 나타낸다.
도 20은 본 발명의 양태들에 따른, 도 11의 금속 산화물 TFT를 나타내며, 픽셀 전극이 픽셀 콘택 홀을 통해 금속 산화물 TFT에 결합된 것을 도시한다.
도 21은 도 20에 도시된 바와 같은 픽셀 전극을 갖는 금속 산화물 TFT의 단면도를 나타낸다.
도 22는 본 발명의 제2 실시예에 따른 금속 산화물 TFT의 부분 평면도이다.
도 23은 도 22의 금속 산화물 TFT의 단면도이다.
도 24-26은 도 22의 금속 산화물 TFT를 제조하기 위한 단계들을 나타낸다.
도 27은 본 발명의 제3 실시예에 따른 금속 산화물 TFT의 부분 평면도이다.
도 28은 본 발명의 양태들에 따라 디스플레이 투과율이 어떻게 개선될 수 있는지를 보여준다.
도 29는 소스 및 드레인 위에 유기 및 무기 패시베이션 층들을 포함하는 금속 산화물 TFT의 추가 실시예를 나타낸다.
본 발명의 하나 이상의 특정 실시예들이 후술된다. 이러한 설명되는 실시예들은 현재 개시되는 기술들의 예들일 뿐이다. 게다가, 이들 실시예의 간결한 설명을 제공하기 위하여, 본 명세서에서는 실제 구현의 모든 특징들이 설명되지는 않을 수 있다. 임의의 그러한 실제 구현의 개발에 있어서는, 임의의 엔지니어링 또는 설계 프로젝터에서와 같이, 구현마다 다를 수 있는 시스템 관련 및 비즈니스 관련 제한들의 준수와 같은 개발자들의 특정 목표들을 달성하기 위하여 다양한 구현 고유 결정들이 행해져야 한다는 것을 알아야 한다. 더욱이, 그러한 개발 노력은 복잡하고 시간 소모적일 수 있지만, 그럼에도 본 발명의 이익을 갖는 통상의 기술자들에게는 일상적인 설계, 제조 및 제작 작업일 것이라는 것을 알아야 한다.
본 발명의 다양한 실시예들의 요소들을 소개할 때, 관사들 "a", "an" 및 "the"는 요소들 중 하나 이상이 존재한다는 것을 의미하는 것을 의도한다. 용어들 "comprising", "including" 및 "having"은 포괄적인 것을 의도하며, 나열된 요소들 외에 추가적인 요소들이 존재할 수 있다는 것을 의미하는 것을 의도한다. 후술하는 실시예들은 사실상 설명적인 예들인 것을 의도하며, 본 명세서에서 설명되는 특정 실시예들이 사실상 반드시 우선적인 것을 의미하는 것으로 해석되지 않아야 한다. 게다가, "하나의 실시예", "일 실시예", "일부 실시예들" 등에 대한 참조들은 개시되는 특징들을 또한 포함하는 추가적인 실시예들의 존재를 배제하는 것으로 해석되는 것을 의도하지 않는다는 것을 이해해야 한다.
도 1은 디스플레이(12)를 구비한 전자 디바이스(10)의 일례를 도시하는 블록도를 제공한다. 디스플레이(12)는 본 발명의 양태들에 따른, 금속 산화물 반도체 재료(본 명세서에서 "금속 산화물 TFT"로서 참조됨)로 형성된 활성층을 갖는 박막 트랜지스터들(TFT)을 포함하는 픽셀들을 갖는 액정 디스플레이(LCD)를 포함할 수 있다. 아래에 더 상세히 설명되는 바와 같이, 그러한 금속 산화물 TFT들을 사용하는 LCD는 적어도 부분적으로는 감소된 RC 부하 및 감소된 기생 용량으로 인해 시각적 아티팩트들의 감소와 더불어 개선된 이미지 품질을 나타낼 수 있으며, 또한 실리콘 계열의 활성층들을 갖는 TFT들을 사용하는 LCD들과 같은 소정의 전통적인 LCD들과 비교할 때 증가된 투과율을 갖도록 구성될 수 있다.
전자 디바이스(10)는 랩탑 또는 데스크탑 컴퓨터, 이동 전화, 디지털 미디어 플레이어 등과 같은, 디스플레이(12)를 포함하는 임의 타입의 전자 디바이스일 수 있다. 도 1에 도시된 기능 블록들은 하드웨어 요소들(예로서, 회로), 소프트웨어 요소들(예로서, 하드 드라이브 또는 시스템 메모리와 같은 컴퓨터 판독 가능 매체들에 저장된 컴퓨터 코드) 또는 하드웨어 및 소프트웨어 요소들 양자의 조합을 포함할 수 있다. 도 1은 특정 구현의 일례일 뿐이며, 그러한 디바이스 내에 존재할 수 있는 컴포넌트들의 타입들을 예시하는 것을 의도한다는 점에 유의해야 한다. 예컨대, 도시된 실시예에서, 이들 컴포넌트는 전술한 디스플레이(12)는 물론, 입출력(I/O) 포트들(14), 입력 구조체들(16), 하나 이상의 프로세서들(18), 메모리 디바이스(들)(20), 비휘발성 저장소(22), 확장 카드(들)(24), RF 회로(26) 및 전원(28)도 포함할 수 있다.
전술한 바와 같이, 디스플레이(12)는 LCD를 포함할 수 있으며, 전자 디바이스(10)에 의해 생성되는 다양한 이미지들을 표시할 수 있다. 예컨대, 디스플레이(12)는 프린지-필드 스위칭(fringe-field switching; FFS), 면내 스위칭(in-plane switching; IPS) 또는 그러한 LCD 디바이스들을 동작시키는 데 사용되는 다른 기술들을 사용하는 LCD일 수 있다. 디스플레이(12)는 컬러 이미지들을 생성하기 위해 적색, 녹색 및 청색 채널들과 같은 복수의 컬러 채널을 사용하는 컬러 디스플레이일 수 있다. 아래에 더 설명되는 바와 같이, LCD 형태의 디스플레이(12)는 금속 산화물 TFT들의 어레이를 갖는 패널을 포함할 수 있으며, 이는 감소된 RC 부하 및 기생 용량을 제공하여 시각적 아티팩트들을 줄임으로써 전체 이미지 품질을 개선하도록 구성될 수 있다. 일 실시예에서, 디스플레이는 캘리포니아, 쿠퍼티노의 애플사로부터 입수 가능한 Retina Display?와 같이 인치당 300개 이상의 픽셀을 갖는 고해상도 LCD 디스플레이일 수 있다. 더욱이, 일부 실시예들에서, 디스플레이(12)는 전자 디바이스(10)의 입력 구조체들(16) 중 하나로서 기능할 수 있는 터치 스크린과 같은 터치 감지 요소와 함께 제공될 수 있다. 예를 들어, 터치 스크린은 사용자의 손가락 또는 스타일러스와의 접촉에 기초하여 입력들을 감지할 수 있다.
프로세서(들)(18)는 디바이스(10)의 일반 동작을 제어할 수 있다. 예를 들어, 프로세서(들)(18)는 운영 체제, 프로그램들, 사용자 및 애플리케이션 인터페이스들, 및 디바이스(10)의 임의의 다른 기능들을 실행하기 위한 처리 능력을 제공할 수 있다. 프로세서(들)(18)는 하나 이상의 범용 마이크로프로세서들, 주문형 마이크로프로세서들(ASIC) 또는 그러한 처리 컴포넌트들의 조합과 같은 하나 이상의 마이크로프로세서들을 포함할 수 있다. 예컨대, 프로세서(들)(18)는 x86 또는 RISC 명령어 세트 아키텍처들에 기초하는 하나 이상의 프로세서들은 물론, 전용 그래픽 프로세서들(GPU), 이미지 신호 프로세서들, 비디오 프로세서들, 오디오 프로세서들 및/또는 관련 칩셋들도 포함할 수 있다. 단지 예로서, 프로세서(들)(18)는 A4 또는 A5 프로세서들의 일 모델과 같은, 애플사로부터 입수 가능한 시스템-온-칩(SoC) 프로세서의 일 모델을 포함할 수 있다.
프로세서(들)(18)에 의해 처리될 명령어들 또는 데이터는 메모리 디바이스(20)와 같은 컴퓨터 판독 가능 매체에 저장될 수 있다. 메모리 디바이스(20)는 랜덤 액세스 메모리(RAM)와 같은 휘발성 메모리로서 또는 판독 전용 메모리(ROM)와 같은 비휘발성 메모리로서 또는 RAM 및 ROM 디바이스들의 조합으로서 제공될 수 있다. 메모리(20)는 다양한 정보를 저장할 수 있으며, 다양한 목적에 사용될 수 있다. 예컨대, 메모리(18)는 기본 입출력 시스템(BIOS), 운영 체제, 다양한 프로그램들, 애플리케이션들, 또는 사용자 인터페이스 기능들, 프로세서 기능들 등을 포함하는, 디바이스(10) 상에서 실행될 수 있는 임의의 다른 루틴들과 같은, 디바이스(10)를 위한 펌웨어를 저장할 수 있다.
디바이스(10)는 데이터 및/또는 명령어들의 영구 저장을 위한 비휘발성 저장소(22)도 포함할 수 있다. 예컨대, 비휘발성 저장소(20)는 플래시 메모리, 하드 드라이브 또는 임의의 다른 광학, 자기 및/또는 반도체 저장 매체들 또는 이들의 소정 조합을 포함할 수 있다. 따라서, 명료화를 위해 도 1에는 단일 디바이스로서 도시되지만, 비휘발성 저장소(22)는 프로세서(들)(18)와 연계하여 동작하는 하나 이상의 저장 디바이스들의 조합을 포함할 수 있다. 비휘발성 저장소(22)는 펌웨어, 데이터 파일들, 이미지 데이터, 소프트웨어 프로그램들 및 애플리케이션들, 및 임의의 다른 적절한 데이터를 저장하는 데 사용될 수 있다. 예를 들어, 비휘발성 저장소(22)는 디스플레이(12)를 사용하여 관찰 가능한 이미지로서 표시될 수 있는 이미지 데이터를 저장할 수 있다. 게다가, RF 회로(26)는 디바이스(10)로 하여금 근거리 네트워크, 무선 네트워크(예로서, 802.11x 네트워크 또는 블루투스 네트워크) 또는 이동 네트워크(예로서, EDGE, 3G, 4G, LTE, WiMax 등)와 같은 네트워크에 접속하여 네트워크를 통해 다른 디바이스들과 통신하게 할 수 있다.
도 2는 컴퓨터(30) 형태의 전자 디바이스(10)의 일 실시예를 나타낸다. 컴퓨터(30)는 휴대용 컴퓨터들(랩탑, 노트북, 태블릿 및 핸드헬드 컴퓨터 등)은 물론, 일반적으로 한 장소에서 사용되는 비휴대용 컴퓨터들(데스크탑 컴퓨터, 워크스테이션 및/또는 서버 등)일 수 있다. 컴퓨터(30)는 하우징 또는 인클로저(32), 디스플레이(12), I/O 포트들(14) 및 입력 구조체들(16)을 포함한다. 단지 예로서, 컴퓨터(30)의 실시예들은 애플사로부터 모두 입수 가능한 MacBook?, MacBook Pro?, MacBook Air?, iMac?, Mac Mini? 또는 Mac Pro?의 일 모델을 포함할 수 있다.
디스플레이(12)는 통합될 수 있거나(예로서, 랩탑 컴퓨터의 디스플레이), 예를 들어 DisplayPort, DVI, 고화질 멀티미디어 인터페이스(HDMI) 또는 아날로그 인터페이스 등을 거쳐 I/O 포트들(14) 중 하나를 통해 컴퓨터(30)와 인터페이스하는 독립형 디스플레이일 수 있다. 예컨대, 소정 실시예들에서, 독립형 디스플레이(12)는 애플사로부터 입수 가능한 Apple Cinema Display?의 일 모델일 수 있다. 아래에 더 상세히 설명되는 바와 같이, 디스플레이(12)는 금속 산화물 TFT들의 어레이를 갖는 LCD 패널(34)을 포함하는 LCD 디스플레이일 수 있으며, 이는 감소된 RC 부하 및 기생 용량을 제공하여 이미지 고정 또는 그린 틴팅과 같은 시각적 아티팩트들을 줄임으로써 전체 이미지 품질을 개선하도록 구성될 수 있다.
도 3 및 4는 애플사로부터 입수 가능한 iPod? 또는 iPhone?의 일 모델일 수 있는 휴대용 핸드헬드 전자 디바이스(50) 형태의 전자 디바이스(10)를 도시한다. 핸드헬드 디바이스(50)는 인클로저(52)를 포함하며, 이 인클로저는 물리적인 손상으로부터 내부 컴포넌트들을 보호할 수 있고, 또한 무선 네트워킹 및/또는 통신 신호들과 같은 소정 주파수의 전자기 복사선이 인클로저(52) 내에 배치된 무선 통신 회로(예로서, RF 회로(26))를 통과하게 할 수 있다. 도시된 바와 같이, 인클로저(52)는 다양한 사용자 입력 구조체들(16)도 포함하며, 사용자는 이들을 통해 핸드헬드 디바이스(50)와 인터페이스할 수 있다. 예를 들어, 각각의 입력 구조체(14)는 누르거나 작동될 때 하나 이상의 디바이스 기능들을 제어하도록 구성될 수 있다.
디바이스(50)는 데이터를 송수신하고 그리고/또는 하나 이상의 분리 가능, 재충전 가능 및/또는 교체 가능 배터리들을 포함할 수 있는 전원(28)을 충전하기 위한 접속 포트(14a)(예로서, 애플사로부터 입수 가능한 30-핀 도크-커넥터)와 같은 다양한 I/O 포트들(14)도 포함한다. I/O 포트들(14)은 디바이스(50)를 오디오 출력 디바이스(예로서, 헤드폰들 또는 스피커들)에 접속하기 위한 오디오 접속 포트(14b)도 포함할 수 있다. 핸드헬드 디바이스(50)가 이동 전화 기능을 제공하는 실시예들에서, I/O 포트(14c)는 가입자 식별 모듈(SIM) 카드(예로서, 확장 카드(24))를 수용할 수 있다.
핸드헬드 디바이스(50)의 디스플레이(12)는 LCD 패널(34)도 포함할 수 있으며, 디바이스(50)에 의해 생성되는 다양한 이미지들을 표시할 수 있다. 예컨대, 디스플레이(12)는 전력 상태, 신호 강도 등과 같은 핸드헬드 디바이스(50)의 하나 이상의 상태들에 관한 피드백을 사용자에게 제공하는 시스템 지시기들(54)을 표시할 수 있다. 디스플레이(12)는 사용자가 디바이스(50)와 상호작용할 수 있게 하는 그래픽 사용자 인터페이스(GUI)(56)도 표시할 수 있다. 도시된 실시예에서, 표시된 GUI(56)의 이미지는 애플사로부터 모두 입수 가능한 Mac OS? 또는 iOS? 운영 체제들의 일 버전일 수 있는, 디바이스(50) 상에서 실행되는 운영 체제의 홈 스크린을 나타낼 수 있다. GUI(56)는 사용자에 의해 선택될 때(예로서, 특정 아이콘(58)의 선택에 대응하는 사용자 입력을 수신할 때) 실행될 수 있는 애플리케이션들에 대응하는 아이콘들(58)과 같은 다양한 그래픽 요소들을 포함할 수 있다.
핸드헬드 디바이스(50)는 또한 디바이스(50)의 전면에 전면 대향 카메라(60) 및 디바이스의 후면에 후면 대향 카메라(62)를 포함한다(도 4에 도시됨). 임의의 실시예들에서, 디바이스(50)에 저장 및 보기용 이미지들을 획득하기 위해 카메라들(60 또는 62) 중 하나 이상이 카메라 애플리케이션(66)과 함께 사용될 수 있다. 디바이스(50)의 후면은, 낮은 광 조건에서 카메라(62)를 사용하여 캡쳐되는 이미지 장면을 비추기 위해, LED와 같은 플래시 모듈(스트로브라고도 함)을 포함할 수 있다. 카메라들(60 및 62)은 애플사로부터 입수가능한 화상 회의 애플리케이션인 FaceTime? 등의 사용을 통해 화상 회의 기능을 제공하는데 이용될 수 있다. 부가적으로, 핸드헬드 디바이스(50)는 다양한 오디오 입력 및 출력 요소들(70 및 72)을 포함할 수 있다. 디바이스(50)가 이동 전화 기능을 포함하는 실시예들에서는, 오디오 입력/출력 요소들(70 및 72)은 전화의 오디오 수신 및 송신 요소들로서 총괄적으로 기능할 수 있다.
이제 도 5를 참조하면, 일 실시예에 따른 디스플레이(12)의 회로도가 도시된다. 도시된 바와 같이, 디스플레이(12)는 액정 디스플레이 패널과 같은 디스플레이 패널(80)을 포함할 수 있다. 디스플레이 패널(80)은 이미지가 디스플레이될 수 있는 디스플레이(12)의 관찰가능한 영역을 총괄적으로 형성하는 단위 픽셀들(82)의 복수의 행들 및 열들을 정의하는 어레이 또는 매트릭스로 배치된 복수의 단위 픽셀들(82)을 포함할 수 있다. 그러한 어레이에서는, 각각의 단위 픽셀(82)은, 본 명세서에서 게이트 라인들(84)("주사 라인"이라고도 함) 및 소스 라인들(86)("데이터 라인"이라고도 함)로 각각 표시되는, 행들 및 열들의 교차에 의해 정의된다.
각각 참조 번호 82a 내지 82f로 개별적으로 참조되는 6개의 단위 픽셀들만이 도시되었지만, 실제 구현에서는 소스 라인(86) 및 게이트 라인(84) 각각이 그러한 단위 픽셀들(82)을 수백 또는 심지어 수천 개 포함할 수 있다고 이해되어야 한다. 예로서, 1024×768의 디스플레이 해상도를 갖는 컬러 디스플레이 패널(80)에서, 픽셀 어레이의 열을 정의할 수 있는 각각의 소스 라인(86)은 768개의 단위 픽셀을 포함할 수 있고, 픽셀 어레이의 행을 정의할 수 있는 각각의 게이트 라인(84)은 각 그룹이 적색, 청색 및 녹색을 포함하는 1024개의 단위 픽셀 그룹을 포함할 수 있어, 각 게이트 라인(84) 당 총 3072 단위 픽셀이 된다. 추가의 예로서, 패널(80)은 480×320 또는 대안으로 960×640의 해상도를 가질 수 있다. 이해되는 바와 같이, LCD에 관련하여, 특정 단위 픽셀의 컬러는 일반적으로 단위 픽셀의 액정층 위에 배치되는 컬러 필터에 의존한다. 본 도시된 예에서는, 단위 픽셀들 82a 내지 82c는 적색 픽셀(82a), 청색 픽셀(82b), 및 녹색 픽셀(82c)을 갖는 픽셀 그룹을 나타낼 수 있다. 단위 픽셀의 그룹 82d 내지 82f는 유사한 방식으로 배치될 수 있다. 부가적으로, 본 산업분야에서, 용어 "픽셀"은 인접하는 상이한 컬러의 픽셀들의 그룹(예컨대, 적색 픽셀, 청색 픽셀, 및 녹색 픽셀)을 칭하는 것일 수 있으며, 그룹 내의 개별 컬러의 픽셀 각각은 "서브 픽셀"이라 칭한다.
도 5에 도시된 단위 픽셀 82a 내지 82f 각각은 각각의 픽셀 전극(92)을 스위칭하기 위한 박막 트랜지스터(TFT)(90)를 포함한다. 앞서 논의된 바와 같이, TFT(90)는 활성층이 금속 산화물 재료로 형성되어 있는 금속 산화물 TFT일 수 있다. 단지 예로서, 그러한 금속 산화물들은, 인듐 갈륨 아연 산화물(InGaZnO)과 같은 인듐 기반의 3원계 재료(In-X-O)를 포함할 수 있고, 또는 지르코늄 인듐 아연 산화물(ZrInZnO), 하프늄 인듐 아연 산화물(HfInZnO), 아연 주석 산화물(ZnSnO), 또는 갈륨 주석 아연 산화물(GaSnZnO)을 포함할 수 있다. 픽셀 전극(92)은 인듐 주석 산화물(ITO), 또는 광학 투명도(optical transparency)를 제공하는 임의의 적절한 전도성 재료로 형성될 수 있다.
설명된 실시예에서, 각 TFT(90)의 소스(94)는 소스 라인(86)에 전기적으로 접속될 수 있다. 마찬가지로, 각 TFT(90)의 게이트(96)는 게이트 라인(84)에 전기적으로 접속될 수 있다. 또한, 각 TFT(90)의 드레인(98)은 각각의 픽셀 전극(92)에 전기적으로 접속될 수 있다. 각각의 TFT(90)는 스위칭 소자로서 역할을 하며, TFT(90)의 게이트(96)에서 게이트 활성화 신호(주사 신호라고도 함)의 존재 및 부재에 각각 기초하여 소정의 기간 동안 활성화 및 비활성화될 수 있다(예를 들어, 스위칭 온 및 오프될 수 있다). 예를 들어, 활성화 시에, TFT(90)는 해당 픽셀 전극(92) 내에 각각의 소스 라인(86)을 통해 수신된 이미지 신호들을 전하로서 저장할 수 있다. 픽셀 전극(92)에 의해 저장된 이미지 신호들은 각각의 픽셀 전극(92)과 공통 전극(도 5에 도시되지 않음) 사이에 전기장을 생성하는데 사용될 수 있으며, 이는 주어진 단위 픽셀(82)에 대한 캐패시터를 총괄적으로 형성할 수 있다. 그 전기장은 단위 픽셀(82)에 대응하는 액정층의 영역을 통해 광 전송을 변조하기 위해 액정층 내의 액정 분자들을 정렬시킬 수 있다. 예를 들어, 통상적으로 광은 인가된 전압에 대응하는 강도로 단위 픽셀(82)을 통해 (예를 들어, 대응하는 소스 라인(86)으로부터) 전송된다.
디스플레이(12)는 또한 디스플레이(12) 및 패널(80)의 다양한 양상들을 제어하도록 구성된, 프로세서 또는 ASIC과 같은 칩을 포함할 수 있는 소스 드라이버 집적 회로(IC)(100)를 포함할 수 있다. 예를 들어, 소스 드라이버 IC(100)는 프로세서(들)(18)로부터 이미지 데이터(102)를 수신하고, 대응하는 이미지 신호들을 패널(80)의 단위 픽셀들(82)에 전송할 수 있다. 소스 드라이버 IC(100)는 또한 게이트 드라이버 IC(104)에 결합될 수 있으며, 이는 게이트 라인들(84)을 통해 단위 픽셀들(82)의 행들을 활성/비활성시키기 위해 게이트 활성 신호들을 제공/제거하도록 구성될 수 있다. 소스 드라이버 IC(100)는 픽셀들(82)의 개별 행들의 활성 및 비활성을 용이하게 하기 위해 타이밍 정보(108)를 결정하여 게이트 드라이버 IC(104)에 전송하는 타이밍 컨트롤러를 포함할 수 있다. 다른 실시예들에서, 타이밍 정보는 몇몇 다른 방식으로(예를 들어, 소스 드라이버 IC(100)로부터 분리되어 있는 타이밍 컨트롤러를 이용하여) 게이트 드라이버 IC(104)에 제공될 수 있다. 또한, 도 5는 단일의 소스 드라이버 IC(100)만을 도시하고 있지만, 다른 실시예들에서는 다수의 소스 드라이버 IC(100)를 이용하여 픽셀들(82)에 이미지 신호들(102)을 제공할 수 있음을 이해해야 한다. 예를 들어, 부가적인 실시예들이 패널(80)의 하나 이상의 에지들을 따라 배치된 다수의 소스 드라이버 IC(100)를 포함할 수 있으며, 각각의 소스 드라이버 IC(100)가 소스 라인들(86) 및/또는 게이트 라인들(84)의 서브세트를 제어하도록 구성된다.
동작시, 소스 드라이버 IC(100)는 프로세서(18) 또는 개별 디스플레이 컨트롤러로부터 이미지 데이터(102)를 수신하고, 수신된 데이터에 기초하여, 픽셀들(82)을 제어하는 신호들을 출력한다. 예를 들어, 디스플레이 이미지 데이터(102)에 대해, 소스 드라이버 IC(100)는 픽셀 전극들(92)(도 5에서는 P.E.로 약칭됨)의 전압을 한번에 한 행씩 조정할 수 있다. 픽셀들(82)의 개별 행에 억세스하기 위해, 게이트 드라이버 IC(104)는 TFT들(90)이 스위칭 온 되게 하는, 어드레싱되고 있는 픽셀들(82)의 특정 행과 연관된 TFT들(90)에 게이트 활성 신호를 어써트(assert)할 수 있다. 이 활성화 신호는 어드레싱된 행 상에서 TFT들(90)을 도전되게 할 수 있으며, 그 어드레싱된 행에 대응하는 이미지 데이터(102)는 소스 드라이버 IC(100)로부터 각각의 데이터 라인들(86)을 통해 어드레싱된 행 내의 단위 픽셀들(82) 각각으로 전송될 수 있다. 그 후, 게이트 드라이버 IC(104)는 게이트 활성 신호를 디어써트(de-asserting)함으로써 어드레싱된 행 내의 TFT들(90)을 비활성화할 수 있으므로, 그 행의 TFT들(90)을 스위칭 오프하여 그 행 내의 픽셀들(82)이 어드레싱되는 다음 시간까지 상태가 변화하는 것을 저지할 수 있다. 이미지 데이터(102)를 보이는 이미지로서 디스플레이(12) 상에 재현하기 위해 패널(80) 내의 픽셀들(82)의 각각의 행에 대해 상기 프로세스가 반복될 수 있다.
도 6을 참조하면, 도 5의 패널(80)에 도시된 단위 픽셀들(82) 중 하나일 수 있는 단일의 단위 픽셀(82)이 더 상세하게 도시된다. 게이트 라인(84)은 VGL로 참조된 전압에 대응하는 게이트 활성 신호(110)를 제공할 수 있다. 전압 VGL이 TFT(90)의 임계 전압과 동일하거나 더 클 경우, TFT(90)는 스위칭 온 되어, 소스 라인(86)과 픽셀 전극(92) 사이에 도전 경로가 형성된다. 따라서, 소스 라인(86)에 제공되고 이미지 데이터에 대응하는 데이터 전압 VD가 데이터 전압 VD를 나타내는 전하 QD로서 픽셀 전극(92) 내에 저장될 수 있다. 게이트 활성 신호(110)가 디어써팅될 경우, VGL이 TFT(90)의 임계 전압 아래로 강하되어 TFT가 오프 상태로 스위칭된다. 전하 QD는 일반적으로 게이트 라인(84)이 어드레싱되는 다음 시간까지(예를 들어, 이미지 데이터의 다음 프레임 동안) 픽셀 전극(92)에 저장되어 남게 된다.
계속하기 전에, 종래의 TFT 설계를 갖는 디스플레이 디바이스가 직면한 단점들 중 일부를 설명하는 것이 유리할 수 있다. 이하에서 함께 설명되는 도 7 및 도 8은 종래의 TFT(112)의 부분 상면도 및 단면도를 각각 도시한다. 도시된 바와 같이, TFT(112)는 게이트(116)가 형성되는 유리 기판(114)을 포함한다. 예를 들어, 게이트(116)는 다수의 TFT(112)의 게이트를 접속시키는 게이트 라인의 일부일 수 있다. 게이트 절연층(118)이 게이트 라인(116) 위에 (예컨대, z-방향으로) 형성될 수 있다. 다음으로, TFT(112)에 대하여 활성층/채널로서 역할을 할 수 있는 반도체 층(120)이 게이트 절연층(118) 위에 형성될 수 있다. 예로서, 활성층(120)은 a-Si, poly-Si 등과 같은 실리콘 기반 재료로 형성될 수 있다. 이어서 에칭 스토퍼 층(122)이 도 8에 도시된 바와 같이 활성층(120) 위에 형성될 수 있다. 다음으로, 콘택트 홀(124a 및 124b)이 패터닝 및 에칭 등을 통해 에칭 스토퍼 층(122) 내에 형성될 수 있으며, 홀(124a 및 124b) 내에 금속이 배치되어 TFT(112)의 소스(126a) 및 드레인(126b) 단자를 형성할 수 있다. 예를 들어, 소스(126a)는 LCD 패널 내의 픽셀들의 열 내의, 다수의 TFT(112)에 접속되는 소스 라인의 일부일 수 있다.
이어서 패시베이션 층으로 기능할 수 있는 유기층(128)이 소스(126a), 드레인(126b), 및 에칭 스토퍼 층(122) 위에 퇴적된다. 이어서 홀(130)이 (예컨대, 에칭 프로세스를 통해) 도 7 및 도 8에 도시된 바와 같이 유기층(128) 내에 형성된다. 다음으로, 공통 전압 전극(Vcom)을 제공하는 전극층(132)이 유기층(128) 위에 형성된 후, Vcom 홀(134)이 형성된다. 다음으로, 패시베이션 층(136)(예컨대, SiNX)이 Vcom 전극(132) 위에 형성된다. 픽셀 콘택트 홀(138)이 패시베이션 층(136)을 통해 형성될 수 있으며, 픽셀 전극(140)이 픽셀 콘택트 홀(138)을 통해 드레인(126b)을 접촉시키는 부분으로 형성될 수 있다. 도 8에 도시된 바와 같이, 픽셀 전극(140)은, 동일 평면에 TFT(112)의 단면도를 그리는데 필수적인 것은 아니기 때문에, 도 8에서 가상으로 도시된 핑거형 구조체(142)(때로는 "핑거 전극"으로 불린다)를 가질 수 있다. 이해될 수 있는 바와 같이, 다수의 TFT(112)는 게이트 라인(116)을 따라 그리고 소스 라인(126a)을 따라 형성될 수 있다.
상술된 바와 같이, 디스플레이 디바이스들에 사용되는, TFT(112)와 같은 종래의 TFT들은, 감소된 RC 부하 및 기생 커패시턴스를 제공하도록 설계될 수 없다. 도 8을 계속 참조하면, 게이트 활성 신호가 게이트 라인(116)을 따라 전송될 경우, 기생 커패시턴스가 픽셀의 동작에 영향을 미칠 수 있다. 예를 들어, 도 8에 도시된 바와 같이, 기생 커패시턴스(146a, 146b, 146c)가 게이트 라인(116)과 드레인(126b) 사이에, 게이트 라인(116)과 픽셀 전극(140) 사이에, 및 게이트 라인(116)과 소스 라인(126a) 사이에 각각 존재할 수 있다. 이러한 기생 커패시턴스들은 픽셀의 동작과 간섭할 수 있으며(예를 들어, 픽셀 전극(140)에 의해 저장된 전하 및/또는 소스 라인(126a)을 통해 송신되고 있는 데이터에 영향을 미칠 수 있으며), 이는 이미지 고정(image sticking), 컬러 변화, 그 밖의 컬러 부정확 등의 임의의 시각적 아티팩트 현상을 초래할 수 있다. 또한, 도 7 및 도 8에 도시된 종래의 TFT(112)에서, 게이트 라인(116)을 통해 전송되는 게이트 활성 신호(VGL)와 액정 재료들 및/또는 픽셀 위에 배치된 액정층(144) 내의 폴리이미드 재료들 간의 결합(참조 번호 146d로 도시됨)이 광 누설 및/또는 그린 틴팅 아티팩트들이 나타나게 할 수 있다.
상기에 설명된 기생 커패시턴스들(146a-146d)은 게이트 라인에서의 증가된 RC 부하에 기여할 수도 있으며, 이는 잠재적으로 게이트 활성 신호에 영향을 줌으로써(예를 들어, 저하시킴으로써) 시각적 아티팩트(artifacts)를 초래할 수 있다. 예상될 수 있는 바와 같이, 부하는 게이트 라인(116)의 시상수 τ(τ=RC)에 의존할 수 있다. 어드레스된 행의 TFT들(112)이 활성화되면서, 각 TFT에 전압이 기입되면, 이것은 픽셀 전극(140)에 전하가 저장되도록 한다. 따라서, 게이트 활성 신호가 게이트 라인(116)의 길이 아래로 진행하기 때문에, 어드레스된 행 내에 있는 각각의 TFT(112)가 스위치 온(switch on)됨에 따라, 전체 축적된 커패시턴스는 증가한다. 이것은 적어도 부분적으로는 게이트 라인(116)과 스위치 온 된 각 TFT(112) 사이에 존재하는 기생 커패시턴스들 때문이다. 즉, 시상수 τ는 게이트 활성 신호가 게이트 라인(116)의 더 아래로 진행함에 따라 증가할 수 있으며, 이는 게이트 활성 신호가 게이트 라인(116)을 따라 진행함에 따라, 게이트 활성 신호가 저하되게 할 수 있다. 이 경우에, 시상수 τ는 τ=R△C로 표현될 수 있으며, △C는 게이트 라인(116)을 따라 변화하는 커패시턴스를 나타낸다.
예시의 방식으로, 도 9는 게이트 라인(116)에 의해 수신된 직후에(예를 들어, 시간 t=0) 어드레스된 행을 활성화시키기 위해 게이트 드라이버 회로로부터 제공된 게이트 활성 신호(110)를 나타내며, 펄스(148)는 TFT들(112)을 스위치 온 하기에 충분한 활성 전압을 나타낸다. 도 9에 도시된 바와 같이, 펄스(148)는 TFT(112)를 스위치 온 하기에 충분한 전압을 나타내는 VON으로 거의 즉시 상승하는 상승 에지(rising edge)(152), 및 펄스(148)의 끝에서, TFT(112)가 다시 스위치 오프될 때의 신호(110)의 값을 나타내는 VOFF로 거의 즉시 하강하는 하강 에지(falling edge)(154)를 가진다. 도 9에 도시된 상승 에지(152)와 하강 에지(154)가 매우 짧기(예를 들어, 실질적으로 순간적인) 때문에, 펄스(148)는 펄스(148)의 실질적으로 전체 구간(150)동안 VON으로 남아 있다.
임의의 시간 t=x 동안 게이트 라인(116)을 따라서 진행한 후의 동일한 게이트 활성 신호(110)와 이것을 대비해 본다(예를 들어, 신호가 게이트 라인(116)의 끝 근처에 있다고 가정한다). 도 10에 도시된 바와 같이, 펄스(148)는 도 9에 도시된 펄스(148)에 비해 현저하게 저하되었다. 예를 들어, 도 10의 펄스(148)의 구간(150) 내에서, VON에 도달하기 위해서 상승 에지(152)는 간격(interval)(156)이 걸린다. 더욱이, VON에서 VOFF로의 전이를 위해서 하강 에지(154)는 간격(160)이 걸린다. 따라서, 펄스(148)는 펄스의 구간(150)의 일부인 간격(158) 동안 VON에서만 유지된다. 예상될 수 있는 바와 같이, 이것은 TFT(112)가 의도된 시간(예를 들어, 구간(150))의 단지 일부 동안 스위치 온 되는 것을 야기할 수 있다. 결과적으로, 픽셀 전극(140)에 저장된 전하는 의도된 값에 도달하지 않을 수 있으며, 이는 색 부정확성을 야기할 수 있다. 큰 RC 부하를 나타내는 디스플레이 디바이스를 바라볼 때, 이미지가 균일한 색이어야 하는 경우에조차도 디스플레이에 걸친 색 전이(color shift)가 존재할 수 있다. 예를 들어, 전부 백색 또는 전부 흑색의 이미지로서 표시되어야 하는 이미지는 게이트 드라이버 회로로부터(예를 들어, 게이트 활성 신호가 기원한 곳으로부터) 반대쪽의 디스플레이의 하나의 에지에서 다소 회색의 컬러를 나타낼 수 있다.
따라서, 도 5 및 도 6에 도시된 디스플레이(12)를 다시 참조하면, 디스플레이 픽셀(82)은, 본 발명의 양태에 따라, 게이트 라인(84)과 픽셀(82)의 다양한 컴포넌트들과의 사이에 감소된 기생 커패시턴스를 제공하도록 구성된 TFT들(90)을 포함한다. 하기에 논의될 바와 같이, 도 7 및 도 8의 종래의 TFT(112)와 비교했을 때, 픽셀들(82)의 TFT들(90)은 게이트 라인(84)과 픽셀(82)의 다른 컴포넌트들과의 사이에 감소된 기생 커패시턴스를 나타낼 수 있고, 디스플레이 패널(80)은 게이트 라인(84)의 감소된 RC 부하를 나타낼 수 있으며, 따라서 이것은, 디스플레이(12)의 색 정확도도 개선하면서, 이미지 고정과 그린 틴팅(green tinting)과 같은 특정한 시각적 아티팩트 현상을 감소시키는 데 도움을 줄 수 있다.
TFT(90)의 실시예는 도 11과 도 12에 도시되며, 이들은 각각 TFT(90)의 부분 상면도와 단면도를 제공한다. 더욱이, 도 13-19는 도 11과 도 12에 도시된 TFT(90)를 제작하는 임의의 제조 공정 단계를 설명하고, 아래의 도 11과 도 12의 설명에서 참조될 것이다. 도 11과 도 12를 동시에 참조하면, TFT(90)는 게이트 라인을 형성하기 위해 도전성 재료(84)가 퇴적되는 유리 기판(164)을 포함한다. 따라서, 게이트 라인(84)의 일부는 TFT(90)를 위한 게이트(96)로서 효과적으로 기능한다. 게이트 라인(84)의 형성은 도 13에서 설명된다. 예상될 수 있는 바와 같이, 게이트 라인(84)은 물리적 기상 증착(PVD) 또는 화학적 기상 증착(CVD)과 같은 임의의 적절한 반도체 공정을 이용하여 형성될 수 있다.
다음으로, 본 명세서에 "게이트 홀(gate hole)"로 지칭되는 홀(162)은 게이트 라인(84) 내에서 형성된다. 예를 들어, 기판(164)을 노출시킬 수 있는 게이트 홀(162)은 게이트 라인(84)을 패터닝하고, 에치(etch) 공정을 이용함으로써 형성될 수 있다. 도 11과 도 12에 도시된 바와 같이, 게이트 홀(162)의 위치는 홀(162)이 TFT(90)의 드레인(98)에 의해 적어도 부분적으로 겹쳐지도록 위치된다. 게이트 홀(162)의 형성은 도 14에 도시된다. 예상될 수 있는 바와 같이, 단지 하나의 게이트 홀(162)만이 도 11과 도 12에 도시되지만, 게이트 라인(84)에 대응하는 행의 각 TFT(90)에 대응하는 하나의 게이트 홀(162)을 이용하여, 게이트 라인(84)을 따라 다수의 게이트 홀들(162)이 형성될 수 있다. 아래에서 더 자세히 설명될 바와 같이, 게이트 홀(162)의 형성은 게이트 라인(84)의 영역의 면적을 TFT(90)의 드레인(98) 아래로 (예를 들어, z-방향으로) 감소시킨다. 이것은 게이트 라인(84)과 드레인(98), 픽셀 전극(92) 및 심지어 액정 재료(도 12에 도시되지 않음) 사이의 기생 커패시턴스를 감소시킬 수 있고, 감소된 RC 부하에도 기여할 수 있다.
게이트 홀(162)의 형성에 후속하여, 게이트 절연층(166)이 게이트 라인(84) 위에 형성될 수 있다. 예를 들어, 게이트 절연층(166)의 형성은 도 12에 도시된 바와 같이 게이트 홀(162)을 채울 수 있다. 그 후에, 금속 산화물 반도체 재료는 게이트 절연층(166) 위에 형성될 수 있고, TFT(90)를 위한 활성층 또는 채널(168)을 형성하도록 패터닝 및 에칭될 수 있다. 단지 예시로, 금속 산화물 반도체 재료는 일 실시예에서 InGaZnO(indium gallium zinc oxide)일 수 있다. 다른 실시예들에서, 활성층(168)은 ZrInZnO(zirconium indium zinc oxide), HfInZnO(hafnium indium zinc oxide), ZnSnO(zinc tin oxide), 또는 GaSnZnO(gallium tin zinc oxide)를 포함할 수 있다. 활성층(168)을 형성하는 단계가 도 15에 도시된다. 도시된 바와 같이, 결과적으로 TFT(90)의 드레인(98)을 형성하게 될 활성층(168)의 한쪽 끝은 x-방향에서 게이트 홀(162)을 적어도 부분적으로 겹친다(도 12). TFT(90)에서 금속 산화물 반도체 재료들의 사용은 실리콘 계열 재료들(예를 들어, poly-Si, a-Si)과 같은 다른 유형들의 재료들로부터 형성된 활성층들을 갖는 TFT들에 비해 몇몇의 이점들을 제공한다. 예를 들어, 금속 산화물 반도체들은 실리콘 계열 재료들에 비해 일반적으로 개선된 반도체 이동성(mobility)을 나타낸다. 또한, 활성층(168)을 위한 금속 산화물 반도체들의 사용은, 실리콘 계열 재료들로부터 형성된 활성층을 갖는 종래의 TFT들과 비교할 때, TFT(90)의 크기의 감소를 가능하게 할 수 있다. 아래에서 더 자세히 논의될 바와 같이, 이것은 블랙 마스크 면적(black mask area)의 감소를 가능하게 할 수 있으며, 이는 각 픽셀에 대한 어퍼처(aperture) 크기의 증가로 바뀔 수 있으며, 그것에 의해 디스플레이(12)의 전체적인 투과율을 개선할 수 있다.
다음으로, 에치 스토퍼층(etch stopper layer)(170)이 활성층(168) 위에 형성된다. 에치 스토퍼층(170)은, TFT(90)가 에치 스토퍼 공정을 이용하여 생산되었을 때, 전형적으로 제공되며, 에치 스토퍼층(170)은 절연층처럼 역할을 한다. 예를 들어, 에치 스토퍼층(170)은 일부 실시예들에서는 실리콘 질화물(silicon nitride) 또는 실리콘 나이트록사이드(silicon nitroxide)로부터 형성될 수 있다. 더욱이, 현재 설명된 실시예들은 에치 스토퍼 공정을 보여주지만, TFT(90)의 다른 실시예들은 에치 백 공정(etch back process)을 이용하여 제조될 수도 있다. 에치 스토퍼층(170)의 형성에 후속하여, 활성층(168)을 노출시키기 위해 두 개의 콘택트 홀들(172a 및 172b)(에치 스토퍼(ES) 콘택트 홀들)이 형성된다. 콘택트 홀들(172a 및 172b)은 패터닝 및 에치 공정을 통해 형성될 수 있다. 이 단계는 도 16에 도시된다.
이후에, 도전성 재료가 TFT(90)의 소스(94)와 드레인(98)을 각각 형성하기 위해 ES 콘택트 홀들(172a 및 172b) 위에 퇴적된다. 도 17에 더 자세히 도시된 바와 같이, 소스(94)의 형성은, LCD 패널(80) 내의 동일 컬럼의 다른 TFT(90)가 접속되는 소스 라인(86)을 형성하는 것을 포함할 수 있다. 더욱이, 드레인(98)이 게이트 홀(162)과 (예를 들어, x-방향으로) 적어도 부분적으로 겹칠 수도 있다는 것을 이해해야 한다. 소스(94)와 드레인(98)의 형성 이후에, 도 12에 도시된 바와 같이, 유기 절연층(174)이 형성된다. 유기 절연층(174)은 패시베이션층(passivation layer)으로서 기능할 수 있다. 결과적으로, 홀(176)(유기 홀)은 임의의 적절한 반도체 공정(예를 들어, 패터닝 및 에치)을 이용하여 유기층(174)에 형성되고, 드레인(98)의 일부를 노출시킨다. 이 단계는 도 18에 도시되며, 본 실시예의 홀(176)이 ES 콘택트 홀(172b)의 크기보다 더 크고, ES 콘택트 홀(172b) 위에 일반적으로 중심을 두는 것으로서 도시되어 있다. 유기층(174) 그 자체는 도 16에 도시되지 않았지만, 유기층(174)이 도 16에 도시된 구성 요소들 위에 위치된다는 것을 이해해야 한다.
그 후에, 공통 전압(Vcom) 전극(178)이 유기층(174) 위에 형성된다. Vcom 전극(178)은 ITO(indium tin oxide)와 같이 광학적으로 투명한 특성들을 갖는 도전성 재료로부터 형성될 수 있다. 그 후에, 홀(180)("Vcom 홀")은 임의의 적절한 반도체 공정을 이용하여 Vcom 전극(178) 내에 형성된다. 이 단계의 일부로서, 전극 재료는, 유기 홀(176)이 채워져서, 이전에 노출된 드레인(98)을 커버하도록 초기에 퇴적될 수 있다. 이후에, Vcom 홀(180)을 형성하는 공정은 (예를 들어, 에칭에 의해) 층(178)의 일부를 제거하는 것을 수반할 수 있으며, 이는 드레인(98)뿐만 아니라 유기층의 일부를 다시 노출시킬 수 있다. 이들 단계들은 도 19에서 더 설명된다. 도시된 바와 같이, Vcom 홀(180)은 유기 홀(176)의 크기보다 더 큰 크기를 갖고, 일반적으로 유기 홀(176) 위에 중심을 둔다. 따라서, 본 실시예에서, ES 콘택트 홀(172b), 유기 홀(176) 및 Vcom 홀(180)은 도 19에 도시된 바와 같이, 각 연속의 홀 구조가 더 큰 크기를 가지는, 일반적으로 동심원의 방식으로 배치될 수 있다. 더욱이, Vcom 전극(178)은 게이트 라인(84)으로부터 픽셀 전극(92)을 적어도 부분적으로 차폐하여, 크로스토크(crosstalk)를 감소시킬 수 있다.
다음으로, 패시베이션층(182)이 Vcom 전극(178) 위에 형성된다. 도 12에 도시된 바와 같이, 패시베이션층(182)은 Vcom 홀(180)과 유기 홀(176)을 적어도 부분적으로 채울 수 있다. 이후에, 패시베이션층은 픽셀 콘택트 홀(184)을 형성하기 위해 에치될 수 있으며, 이는 드레인(98)의 일부를 다시 한번 노출시킬 수 있다. 따라서, 도 19에서 도시된 단계로부터, 픽셀 콘택트 홀(184)의 형성은 도 11에 도시된 TFT(90)의 완전한 구조를 야기한다. 본 실시예에서, 픽셀 콘택트 홀(184)은, 또한, ES 콘택트 홀(172b), 유기 홀(176), 및 Vcom 홀(180)과 중심이 같지만, 유기 홀(176)과 Vcom 홀(180)에 비해 더 작은 크기를 가진다. 아래에서 더 자세히 설명될 바와 같이, 픽셀 전극(92)의 일부는 콘택트 홀(184) 내에 형성되며, 따라서, 픽셀 전극(92)을 TFT(90)의 드레인(98)에 접속시킨다. 예를 들어, 도 20 및 도 21을 참조하면, 픽셀 전극(92)을 갖는 TFT(90)를 나타내는 유닛 픽셀(82)의 부분 상면도 및 단면도를 각각 도시한다. 픽셀 전극(92)은 하나 이상의 핑거형 구조체(186)(예를 들어, "핑거 전극")를 포함할 수 있다.
전술한 바와 같이, TFT(90)에 모든 층들을 형성하는 것은 임의의 적절한 프로세스, 예를 들어, PVD(physical vapor deposition) 또는 CVD(chemical vapor deposition)를 사용하여 달성될 수 있고, 홀들(예를 들어, 172a, 172b, 176, 180, 184)의 형성은 패터닝 및 에칭 프로세스와 같은 임의의 적절한 프로세스를 사용하여 형성될 수도 있음이 이해되어야 한다. 또한, 도 11 내지 도 19는 단일 TFT의 형성을 도시하지만, 전술된 프로세스는 동시에 TFT들의 전체 패널을 제조하도록 수행될 수 있음을 이해하여야 한다.
전술한 바와 같이, TFT(90)는 감소된 기생 커패시턴스 및 RC 로딩을 제공하고, 디스플레이(12) 상에 소정의 시각적 아티팩트들, 예를 들어, 이미지 고정 및 그린 틴팅 등의 출현을 감소시키는 한편, 컬러 정확도도 향상시킬 수 있다. 이들 향상들은 게이트 라인(84)에 게이트 홀(162)을 형성하는 것에 의해 적어도 부분적으로 제공되고, 여기서 게이트 라인(84)에 대응하는 행의 각각의 TFT(90)는 게이트 홀(162)을 포함할 수 있다. 이해될 수 있는 바와 같이, 홀(162)을 형성하기 위하여 게이트 라인(84)의 일부분들을 제거함으로써, TFT(90)의 드레인(98) 아래에 배치된 게이트 라인(84)의 영역의 면적이 감소된다. 이를 염두에 두면, 커패시턴스는 이하와 같이 표현될 수 있다.
Figure pat00001
여기서, εr 및 ε0은 각각 유전 상수 및 전기 상수를 나타내고, A는 용량성 소자를 형성하는 2개의 소자들(예를 들어, 판들) 사이에 오버랩되는 면적을 나타내고, d는 2개의 소자들 사이의 거리를 나타낸다. 이해될 수 있는 바와 같이, 변수들 εr 및 ε0은 선택된 재료들에 따라 일반적으로 일정하고, d가 LCD 패널의 두께를 증가시킬 수 있기 때문에, d를 증가시키는 것은 일반적으로 바람직하지 않을 수 있다. 따라서, 드레인(98) 아래에 배치되는 게이트 라인(84)의 면적을 감소시킴으로써, 게이트 라인(84)과 드레인(98) 사이 및/또는 게이트 라인(84)과 픽셀 전극(92) 사이에 존재할 수 있는 기생 커패시턴스들이 감소될 수 있다. 또한, 기생 커패시턴스는 픽셀(82) 위에 배치된 액정층(188)의 재료들과 게이트 라인(84) 사이에서도 감소될 수 있다. 예를 들어, 위에서 논의된 바와 같이, 게이트 활성 전압과 액정층(188)의 액정 및/또는 폴리이미드 재료 사이의 커플링은 그린 틴팅이 발생하는 것과 같은 소정의 아티팩트들을 야기할 수 있다.
또한, 기생 커패시턴스가 게이트 라인의 각각의 TFT(90)에 대해 감소되기 때문에, RC 로딩도 또한 감소되고, 이는 도 9 및 도 10을 참조하여 위에서 논의된 바와 같이, 게이트 활성화 신호(110)의 신호 열화의 양을 감소시킨다. 예를 들어, RC 로딩 거동은, 각각의 TFT(90)가 스위치 온됨에 따라 게이트 라인을 따른 누적 기생 커패시턴스(τ=R△C) 효과들에 적어도 부분적으로 기인하여 게이트 활성화 신호가 게이트 라인을 따라 전파됨에 따라 증가할 수 있는 시상수에 의존하기 때문에, 각각의 TFT(90)에서의 게이트 홀(162)의 존재로 인한 기생 커패시턴스의 감소는 △C를 감소시키고, 이에 의해 RC 로딩을 감소시키고 게이트 활성화 신호(110)의 신호 품질을 향상시킴으로써, TFT(90)의 스위칭 성능을 강화시킬 수 있다. 예를 들어, 도 7 및 도 8을 참조하여 설명된 종래의 TFT(112)와 비교할 때, 본원 명세서에 개시된 게이트 홀들의 사용은 일부 실시예들에서 대략 20 내지 60 퍼센트 사이만큼 RC 로딩을 감소시킬 수 있다.
일부 실시예들에서, 게이트 홀들(162)의 형성은 게이트 라인(84)의 전체 면적을 대략 5 내지 30 퍼센트 감소시킬 수 있다. 또한, 게이트 홀들(162)이 일반적으로 정사각형 또는 직사각형 형상인 것으로 도시되어 있지만, 게이트 홀(162)은 원형, 타원형, 다이아몬드형 등을 포함한 임의의 적절한 형상으로 형성될 수 있음을 이해하여야 한다. 또한, 정사각형 또는 직사각형 형상의 게이트 홀들(162)을 사용하는 일부 실시예들에서, 이러한 게이트 홀들은 게이트 라인의 폭의 대략 50 내지 95 퍼센트 사이의 폭, 및 폭과 동일하거나 그것의 퍼센트(예를 들어, 50 내지 99 퍼센트)의 길이를 가질 수 있다. 이해되는 바와 같이, 면적의 감소로 인한 게이트 라인(84)의 저항의 증가에 의한 것보다 △C의 감소가 크지 않도록 게이트 홀(162)의 치수들이 선택될 수 있다. 예를 들어, 게이트 홀들(162)이 너무 크면, 게이트 라인(84)의 저항이 증가할 수 있고, 이는 τ를 증가시킴으로써 감소된 기생 커패시턴스의 이점들을 없애거나 무효화할 수 있다.
TFT(90)에 의해 제공된 추가의 이점은 전력 소비의 감소에 관한 것이다. 예을 들어, 전력은 다음의 식을 이용하여 표현될 수 있다.
Figure pat00002
여기서, P는 전력(와트)을 나타내고, V는 전압(예를 들어, 게이트 활성화 신호의 전압)을 나타내고, C는 게이트 라인을 따른 누적 커패시턴스를 나타내고, f는 디스플레이 구동 회로(예를 들어, 게이트 드라이버 IC(104) 및 소스 드라이버 IC(100))가 동작하는 클럭 주파수 등의 주파수를 나타낸다. 예를 들어, f는 일부 실시예들에서 수 킬로헤르츠(Khz)의 크기일 수 있다. 따라서, 식 2에 의해 나타낸 바와 같이, 본 실시예들에 의해 제공된 C의 감소는 또한 전자 디바이스(10)의 디스플레이(12)의 동작 시에 감소된 전력 소비를 제공한다. 이는 디바이스(10)가 주로 배터리 전력으로 동작하는 휴대용 디바이스일 때 특히 유리할 수 있다.
이러한 점들을 염두에 두면, 도 22 및 도 23은 TFT(90)의 다른 실시예를 도시한다. 구체적으로, 도 22는 TFT(90)의 부분 상면도를 도시하고, 도 23은 대응하는 단면도를 도시한다. 도 22 및 도 23에 도시된 TFT(90)의 실시예는 앞서 도 11 및 도 12에서 설명된 TFT(90)와 일반적으로 동일하지만, 소스(94)가 적어도 부분적으로 제2 게이트 홀(190)을 겹치도록 제2 게이트 홀(190)이 TFT(90)의 소스(94) 아래에 추가로 배치한 것이다. 제1 게이트 홀(162)에 관련하여 위에서 논의된 동일한 원리들에 의해, 제2 게이트 홀(190)의 존재는 TFT(90)의 소스(94) 아래에 배치된 게이트 라인(84)의 영역의 면적을 감소시킨다. 따라서, 제2 게이트 홀의 존재는 게이트 라인(84)과 소스(94) 및/또는 게이트 라인(84)과 Vcom 전극(178) 사이의 기생 커패시턴스를 더 감소시킬 수 있다. 따라서, 단독으로 사용되거나 위에서 기술된 게이트 홀(162)과 결합하여 사용될 때, 게이트 홀(190)의 형성은 게이트 라인(84)의 RC 로딩 및 기생 커패시턴스를 또한 감소시킬 수 있기 때문에, 시각적 아티팩트들(예를 들어, 잔상 및/또는 컬러 시프트)의 출현을 감소시키고 컬러 정확도를 증가시킴으로써 패널 성능을 향상시킬 수 있다.
본 실시예에서의 TFT(90)의 제조는, 제2 게이트 홀(190)이 제1 게이트 홀(162)의 형성과 동일한 단계에서 형성되는 것을 제외하고는, 도 11 내지 도 19에 도시된 실시예를 참조하여 위에서 기술된 프로세스와 일반적으로 유사하다. 예를 들어, 도 24를 참조하면, 게이트 라인(84)의 형성 후에, 게이트 홀들(162 및 190)이 형성된다. 게이트 절연층(166)은 게이트 라인(84) 위에 퇴적될 수 있고, 게이트 홀들(162 및 190)을 채울 수 있다. 그 후, 도 25에 도시된 바와 같이, 금속 산화물 반도체(168)는 TFT(90)에 대한 활성층(168)을 형성하도록 퇴적될 수 있다. 후속하여, 도 26은 활성층(168) 위의 에치 스토퍼 층(etch stopper layer)(170)의 형성 및 ES 컨택트 홀들(172a 및 172b)의 형성을 도시한다. 이해될 수 있는 바와 같이, 본 실시예에서 TFT(90)를 제조함에 있어서의 나머지 단계들은 도 11 내지 도 19의 실시예와 관련하여 위에서 논의된 단계들과 일반적으로 동일하다. 또한, 도 22 및 도 23에 도시된 실시예는 게이트 홀들(162 및 190) 모두의 사용을 도시하지만, TFT(90)의 일부 실시예들은 게이트 홀(162) 없이 게이트 홀(190)만을 사용할 수 있음을 이해하여야 한다. 위에서 논의된 실시예들과 관련하여, 픽셀 전극(92)의 구성은 미들-컴(middle-com) 구조체를 사용하였다. 다른 실시예들에서는, 픽셀 전극이 옴 컨택트(Ohmic contact)를 형성하기 위하여 금속 산화물 활성층과 직접 접촉할 수 있는 탑-컴(top-com) 구조체가 사용될 수 있다.
도 27은 도 5에 도시된 디스플레이 패널(80)의 픽셀들(82)에서 구현될 수 있는 TFT(90)의 추가의 실시예를 도시한다. 도 27에 도시된 TFT(90)를 제조하기 위한 단계들의 시퀀스는 위에서 논의된 실시예들에서 TFT(90)를 제조하기 위한 단계들과 유사할 수 있지만, 본 실시예의 어떤 소자들은 일부 구조적 차이점들을 갖는다. 예를 들어, 도 27에 도시된 바와 같이, 각각의 픽셀(82)의 경우, 게이트 라인(84)은 게이트 라인(84)으로부터 수직하게 멀리 연장되는 돌출부(196)를 포함한다. 또한, TFT(90)의 소스(94)는 게이트 라인(84) 및 소스 라인(86a)의 교차부에 여전히 형성되고, TFT(90)의 드레인(98)은 돌출부(196)의 단부를 향해 형성된다. 본 실시예에서, 소스(94)를 드레인(98)에 접속시키는 활성층(168)은 게이트 라인(84)에 평행하고 그 위에 배치되는 제1 부분(198), 및 제1 부분(198) 및 게이트 라인(94)에 수직하고 돌출부(196) 위에 배치되는 제2 부분(200)을 포함하는 "L 형상" 구조체를 갖는다. 이는 TFT(90)의 위에서 논의된 실시예들과 유사하며, 여기서 활성층(168)의 전체 구조는 게이트 라인(84), 즉 "I 형상" 구조에 평행하였다. 이해될 수 있는 바와 같이, 게이트 라인(84)의 픽셀 컨택트 홀(194)을 형성함으로써, 데이터 라인(86a)과 그 인접한 데이터 라인(86b) 사이의 거리 또는 피치(204)가 감소될 수 있다. 이 구성은 애플사로부터 입수가능한 Retina Display?와 같은 고 해상도 디스플레이들(예를 들어, 인치 당 300개 이상의 픽셀들)에 특히 잘 적용될 수 있다. 이해될 수 있는 바와 같이, 피치(204)는 디스플레이 사이즈 및 해상도(예를 들어, 인치 당 픽셀들)에 의존할 수 있다. 일부 실시예들에서, 피치(204)는 대략 10 내지 20 마이크로미터 사이일 수 있다.
본 실시예에서, 돌출부(196)는 픽셀 컨택트 홀(184), ES 컨택트 홀(172a), 유기 홀(176), 및 Vcom 홀(180)에 의해 당지 부분적으로 겹쳐짐에에 유의하도록 한다. 즉, 돌출부(196)는 이들 홀 구조체들의 영역 아래에서 전체적으로 연장되지 않는다. 이는 드레인(98) 및 픽셀 컨택트 홀(184) 아래의 영역의 게이트 라인(84)이 기생 커패시턴스를 감소시키고 RC 로딩을 향상시킨다는 점에서 게이트 홀(162)의 사용과 유사한 효과를 생성한다.
위에서 언급된 바와 같이, 구조적 차이점에도 불구하고, 도 27에 도시된 TFT(90)를 생성하기 위한 제조 단계들은 도 11 내지 도 26에 도시된 실시예들과 관련하여 위에서 논의된 단계들과 일반적으로 유사하다. 예를 들어, TFT를 제조하기 위해, 게이트 라인(84)이 유리 기판 상에 형성될 수 있다. 본 실시예에서, 게이트 라인(84)은 돌출부(196)를 포함하도록 형성된다. 또한, 도시된 바와 같이, 게이트홀(190a)(및 인접한 TFT에 대해서는 190b)이 게이트 라인(84)에 형성될 수 있다. 그 다음, 게이트 절연층은 게이트 라인 위에 형성되어, 홀(190a)(및 190b)을 채우도록 할 수 있다. 그 후, L 형상 금속 산화물 반도체가 형성되어, 따라서, TFT(90)의 소스와 드레인 사이에 활성층(168)을 정의한다.
그 다음, 에치 스토퍼 층은 활성층(168)의 상부에 퇴적되고, 에치 스토퍼 컨택트 홀들(172a 및 172b)은 활성층(168)의 일부분을 노출시키면서 형성된다. 그런 다음, ES 콘택홀들(172a 및 172b) 위에 도전성 재료가 퇴적되어, TFT(90)의 소스(94) 및 드레인(98)을 형성한다. 다음에, 소스(94) 및 드레인(98) 위에 유기층(예를 들어, 174)이 퇴적되고 에칭되어, 유기 홀(176)을 형성한다. 그런 다음, 유기층(174) 위에 공통 전압(Vcom) 전극층(178)이 퇴적되고, 그 다음에 Vcom 홀(180)이 형성된다. 마지막으로, Vcom 전극층(178) 위에 패시베이션층(182)(예를 들어, 실리콘 질화물)이 형성되고, 이 패시베이션층에 픽셀 콘택홀(184)이 형성된다. 도 27에 도시된 바와 같이, TFT(90)의 (예를 들어, 픽셀 콘택홀(184)을 형성하는 다양한 홀들로 이루어지는) 콘택 영역의 위치는 인접 데이터 라인들(86a 및 86b)로부터 각각 거리(206a 및 206b)를 두고 위치한다. 일 실시예에 있어서, 거리(206a 및 206b)는 동일하다. 또한, (예를 들어, 돌출부(196)를 갖는) 이 실시예에서의 L-형상의 활성층(168) 및 게이트 홀(190a)의 이용은 전술한 실시예들과 유사한 방식으로 게이트 라인(84)의 RC 부하 및 기생 커패시턴스를 감소시킬 수 있으며, 그에 따라 증가된 픽셀 밀도를 제공하면서, 또한 컬러 정확도를 증가시키며 특정 비주얼 아티팩트들(예를 들어, 이미지 고정 및/또는 컬러 시프트)의 출현을 감소시킴으로써 패널 성능을 개선할 수 있다.
전술한 바와 같이, 활성층(168)에 금속 산화물 반도체들을 이용하는 것은 실리콘계 재료들로 형성된 활성층들을 갖는 종래의 TFT들과 비교하여 볼 때 TFT(90)의 크기 감소를 허용할 수 있다. TFT(90)의 크기 감소는 또한 게이트 라인(84)의 폭 감소를 허용할 수 있다. 따라서, LCD 패널(80)을 오버레이하는 컬러 필터 어레이의 불투명 흑색 마스크가 일반적으로 TFT들, 게이트 라인들 및 소스 라인들을 마스킹하거나 커버하도록 구성되기 때문에, 이들 컴포넌트들의 크기 감소는 흑색 마스크의 치수 및 면적이 감소되게 할 수 있고, 그에 따라 각각의 단위 픽셀에 대한 어퍼처 크기가 증가되게 할 수 있다. 따라서, 디스플레이(12)의 전체 투과율은 증가된 어퍼처 크기로 인해 증가할 수 있다. 단지 예로서, 본 개시된 금속 산화물 TFT들을 이용하는 몇몇 실시예들에 있어서, 전술한 종래의 TFT들(112)을 이용하는 디스플레이와 비교하여 볼 때 전체 투과율의 대략 5와 20 퍼센트 사이의 증가가 달성될 수 있다. 이는 도 28에 예시되어 있으며, 도 28은 TFT(90), 게이트 라인(84) 및 소스 라인(86)을 커버하며 픽셀(82)에 대한 어퍼처(212)를 정의하는 컬러 필터 어레이의 흑색 마스크(210)의 일부를 나타낸다. 금속 산화물 TFT(90)의 크기가 실리콘계 TFT들(예를 들어, a-Si 또는 poly-Si)에 비하여 더 작을 수 있기 때문에, TFT(90)를 커버하거나 마스킹하는데 필요한 흑색 마스크(210)의 면적은 유사하게 구성된 실리콘계 TFT를 마스킹하는데 필요한 면적보다 더 작을 수 있다. 따라서, 흑색 마스크(210)의 면적 감소로 인해, 어퍼처(212)의 크기가 증가하며, 그에 따라 전체 투과율을 증가시킬 수 있다.
도 29는 금속 산화물 TFT(90)의 또 다른 실시예를 나타낸다. 도 29에 도시된 TFT(90)는, 소스(94) 및 드레인(98) 위에 형성된 패시베이션층이 무기층(220) 및 유기층(174) 모두를 포함하는 것을 제외하고는, 도 11과 도 12에 도시된 실시예의 TFT(90)와 대체로 동일하다. 인식될 수 있는 바와 같이, 게이트 라인(84), 게이트 절연층(166), 금속 산화물 반도체 활성층(168), (ES 콘택홀들(172a 및 172b)을 갖는) 에칭 스토퍼층(170), 소스(94) 및 드레인(98)의 형성은 대체로 도 12와 관련하여 전술한 바와 동일한 방식으로 달성될 수 있다. 그러나, 본 실시예에 있어서, 무기층(220)은 유기층(174)의 형성 이전에 형성된다. 예를 들어, 무기층(220)은 PVD 또는 CVD 프로세스를 이용하여 형성될 수 있다. 홀(222)(무기홀)은 드레인(98)의 일부를 노출시키기 위해서 무기층(220)에 형성될 수 잇다. 다음에, 도 12에서 전술한 바와 같이, 유기층(174)이 형성되고, 그 다음에 유기 홀(176)이 형성된다. 그런 다음, 유기층(174) 위에 Vcom 전극층(178) 및 Vcom 홀(180)이 형성될 수 있다. 마지막으로, Vcom 전극층(178) 위에 패시베이션층(182)이 형성되며, 그 다음에 픽셀 콘택홀(184)이 형성된다. 몇몇 실시예들에 있어서, 무기홀(222)은 무기층(220)을 퇴적시킨 직후에(예를 들어, 유기층(174)의 형성 이전에) 형성되지 않을 수 있다. 예를 들어, 일 실시예에 있어서, 실리콘 질화물로 이루어질 수 있는 패시베이션층(182)은 적어도 부분적으로 Vcom 홀(180) 및 유기 홀(176)을 채우도록 형성되며, 픽셀 콘택홀(184)과 무기홀(222)은 단일 에칭 단계에서 예를 들어 무기층(220) 및 패시베이션층(182) 모두의 재료에 대해 선택성인 에칭제를 이용함으로써 형성될 수 있다. 일 실시예에 있어서, 무기층(220) 및 패시베이션층(182)은 모두 실리콘 질화물(SiNx)과 같은 동일한 재료로 형성될 수 있다. 인식될 수 있는 바와 같이, 도 23 및 도 27에 도시된 TFT(90)의 실시예들에서 무기층(220)이 또한 제공될 수 있다.
전술한 특정 실시예들은 예로서 제시되었으며, 이들 실시예들은 다양한 변형들 및 대안적인 형태들이 가능할 수 있다는 것을 이해해야 한다. 또한, 청구범위는 개시된 특정 형태들로 제한되도록 의도되는 것이 아니라, 본 개시물의 사상 및 범위 내에 있는 모든 변형들, 등가물들 및 대안들을 커버하도록 의도된다는 것을 이해해야 한다.

Claims (13)

  1. 디스플레이 디바이스로서,
    행렬로 배열된 복수의 디스플레이 픽셀들을 포함하는 LCD(liquid crystal display) 패널을 포함하고,
    상기 디스플레이 픽셀들 각각은,
    픽셀 전극; 및
    소스 라인 및 게이트 라인에 연결된 박막 트랜지스터(TFT)
    를 포함하고,
    상기 TFT는 소스, 채널 및 드레인을 포함하고, 상기 게이트 라인은, 상기 드레인에 의해 적어도 부분적으로 오버랩되며 상기 게이트 라인의 면적을 감소시킴으로써 기생 커패시턴스를 감소시키도록 구성되는 제1 홀을 포함하는 디스플레이 디바이스.
  2. 제1항에 있어서,
    상기 채널은 금속 산화물 반도체 재료를 포함하는 디스플레이 디바이스.
  3. 제1항에 있어서,
    상기 기생 커패시턴스의 감소는 상기 게이트 라인의 부하를 감소시키는 디스플레이 디바이스.
  4. 제1항에 있어서,
    상기 게이트 라인은 상기 TFT의 상기 소스의 아래에 적어도 부분적으로 형성된 제2 홀을 포함하며, 상기 소스는 적어도 부분적으로 상기 제2 홀과 오버랩하는 디스플레이 디바이스.
  5. 디스플레이 디바이스를 위한 박막 트랜지스터(TFT)를 제조하는 방법으로서,
    기판을 제공하는 단계;
    상기 기판 위에 게이트 라인을 형성하는 단계 - 상기 게이트 라인은 상기 TFT를 위한 게이트를 정의함 -;
    상기 게이트 라인에 적어도 하나의 홀을 형성하는 단계 - 상기 적어도 하나의 홀을 형성하는 단계는, 대체로 상기 TFT의 드레인이 형성될 장소의 아래에 있는 상기 게이트 라인의 영역에 제1 홀을 형성하는 단계를 포함함 -;
    상기 게이트 라인 위에 금속 산화물 활성층을 형성하는 단계;
    상기 금속 산화물 활성층 위에 에칭 스토퍼층을 형성하는 단계;
    상기 에칭 스토퍼층에 제1 홀 및 제2 홀을 형성하는 단계;
    상기 제1 홀 및 상기 제2 홀 위에 도전성 물질을 퇴적시켜, 상기 제1 홀 위에 소스를 그리고 상기 제2 홀 위에 드레인을 형성하는 단계;
    상기 소스 및 상기 드레인 위에 유기 패시베이션층을 형성하는 단계;
    상기 유기 패시베이션층 내에, 상기 드레인의 적어도 일부분을 노출시키는 제3 홀을 에칭하는 단계;
    상기 유기 패시베이션층 및 상기 드레인의 노출된 부분 위에 공통 전압 전극층을 형성하는 단계;
    상기 공통 전압 전극층 내에, 상기 드레인과 상기 유기 패시베이션층의 적어도 일부분을 노출시키는 제4 홀을 에칭하는 단계;
    상기 드레인과 상기 유기 패시베이션층의 노출된 부분들 및 상기 공통 전압 전극층 위에 패시베이션층을 형성하는 단계; 및
    상기 드레인의 일부분을 노출시키는 제5 홀을 에칭하는 단계
    를 포함하며,
    상기 제1 홀은 상기 드레인에 의해 적어도 부분적으로 오버랩되는 방법.
  6. 제5항에 있어서,
    상기 패시베이션층 위에 픽셀 전극을 형성하는 단계를 포함하며, 상기 픽셀 전극은 상기 제5 홀을 통해 상기 드레인의 노출된 부분과 접촉하는 방법.
  7. 제5항에 있어서,
    상기 적어도 하나의 홀을 형성하는 단계는, 제2 홀이 상기 소스에 의해 적어도 부분적으로 오버랩되도록 대체로 상기 TFT의 상기 소스의 아래에 있는 상기 게이트 라인의 영역에 상기 제2 홀을 형성하는 단계를 포함하는 방법.
  8. 제7항에 있어서,
    상기 게이트 라인에 형성된 상기 제1 홀과 상기 제2 홀 각각은 상기 TFT의 컴포넌트들과 상기 게이트 라인 사이의 기생 커패시턴스를 감소시키도록 구성되는 방법.
  9. 제5항에 있어서,
    상기 금속 산화물 활성층을 형성하는 단계 이전에, 상기 게이트 라인 위에 게이트 절연층을 퇴적시키는 단계를 포함하는 방법.
  10. 디스플레이 디바이스로서,
    행렬로 배열된 복수의 디스플레이 픽셀들을 포함하는 LCD(liquid crystal display) 패널을 포함하고,
    상기 디스플레이 픽셀들 각각은,
    픽셀 전극; 및
    소스 라인 및 게이트 라인에 연결된 박막 트랜지스터(TFT) - 상기 게이트 라인은 수직 방향으로 외부로 연장되는 돌출부를 포함함 -
    를 포함하고,
    상기 TFT는,
    상기 게이트 라인에 평행한 제1 부분, 및 상기 게이트 라인에 수직이며 상기 돌출부에 평행한 제2 부분을 포함하는 L-형상의 금속 산화물 활성층;
    상기 L-형상의 금속 산화물 활성층의 제1 부분의 끝에 형성된 소스; 및
    상기 L-형상의 금속 산화물 활성층의 제2 부분의 끝에 형성된 드레인
    을 포함하며,
    상기 돌출부는 부분적으로만 상기 드레인에 의해 오버랩되는 디스플레이 디바이스.
  11. 제10항에 있어서,
    상기 게이트 라인은, 대체로 상기 소스의 아래에 있는 영역에 형성된 홀을 포함하며, 상기 소스는 적어도 부분적으로 상기 홀과 오버랩하는 디스플레이 디바이스.
  12. 제10항에 있어서,
    상기 드레인 위에 형성된 픽셀 콘택홀을 포함하며, 상기 픽셀 콘택홀은 상기 TFT의 상기 소스에 접속된 소스 라인과 인접 소스 라인 사이에 위치하는 디스플레이 디바이스.
  13. 제12항에 있어서,
    상기 픽셀 콘택홀의, 상기 소스 라인으로부터의 거리와 상기 인접 소스 라인으로부터의 거리는 동일한 디스플레이 디바이스.
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