KR20130006691U - 개선된 ｍｏｅｒ - Google Patents

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KR20130006691U
KR20130006691U KR2020120004935U KR20120004935U KR20130006691U KR 20130006691 U KR20130006691 U KR 20130006691U KR 2020120004935 U KR2020120004935 U KR 2020120004935U KR 20120004935 U KR20120004935 U KR 20120004935U KR 20130006691 U KR20130006691 U KR 20130006691U
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circular edge
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annular ring
distance
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KR2020120004935U
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다빈더 샤마
람키샨 라오 링감팔리
피터 제이. 오이토위츠
Original Assignee
노벨러스 시스템즈, 인코포레이티드
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    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
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    • H01J37/32431—Constructional details of the reactor
    • H01J37/32458—Vessel
    • H01J37/32477—Vessel characterised by the means for protecting vessels or internal parts, e.g. coatings

Abstract

본 고안에서, 반도체 웨이퍼를 처리하기 위한 MOER(Minimum Overlap Exclusion Ring)이 제공된다. MOER은 반도체 처리 공정 동안 반도체 웨이퍼와 약간 중첩되고 반도체 웨이퍼 주위에서 꼭 맞도록 크기가 구성된 실질적으로 환형 링일 수 있다. MOER은 반도체 웨이퍼와 부분적으로도 중첩될 수 있으며, 이 중첩된 MOER의 에지는 뭉특할 수도 있다.

Description

개선된 ＭＯＥＲ{IMPROVED MINIMUM OVERLAP EXCLUSION RING}
본 고안은 반도체 웨이퍼를 처리하기 위한 MOER(Minimum Overlap Exclusion Ring)에 관한 것이다.
반도체 처리 공정에서 빈번한 드라이버(frequent driver)가 가능한 최대로 팽창된 처리 웨이퍼에 걸쳐 공정 균일성(process uniformity)을 구현한다. 웨이퍼의 에지 영역(edge region)은 웨이퍼가 지니는 불연속성으로 인해 특히 어려운 부분이다. 또한, 웨이퍼 에지 영역은 이 영역들이 공정 가스(process gas)가 반도체 웨이퍼의 하측면에 접근할 수도 있는 반도체 웨이퍼의 하측면으로 흐르는 유체 통로를 제공하기 때문에 문제를 유발시킨다. 몇몇 환경에서, 퍼지 가스(purge gas) 또는 그 외의 다른 가스가 열전달을 용이하게 하기 위해 웨이퍼 하측면에서 흐를 수 있으며, 이러한 가스는 반도체 웨이퍼 주변에서 반도체 웨이퍼를 지지하는 척(chuck) 또는 받침대(pedestal)와 반도체 웨이퍼 사이의 공간으로부터 배출될 수 있다. 반도체 웨이퍼의 에지 영역에서 반도체 처리 환경 행태를 조절하는 과정은 특히 어려울 수 있다.
몇몇 실시예들에서, 공칭 두께(T)와 공칭 직경(D)를 가진 반도체 웨이퍼의 반도체 처리 공정에 사용하기 위한 장치가 제공될 수 있다. 상기 장치는 제 1 표면, 제 2 표면 및 내측 표면을 가진 환형 링(annular ring)을 포함한다. 상기 제 1 표면과 제 2 표면은 서로로부터 거리(Y) 만큼 실질적으로 오프셋될 수 있고 환형 링의 중심축(center axis)에 대해 수직인 기준 평면(reference plane)에 대해 실질적으로 평행할 수 있다. 상기 거리(Y)는 공칭 두께(T)보다 더 클 수 있으며, 상기 환형 링은 공칭 직경(D)보다 더 큰 외측 직경을 가지고 공칭 직경(D)보다 0.05인치 내지 0.5인치 사이만큼 더 작은 내측 직경을 가질 수 있다. 상기 내측 표면은 상기 제 1 표면과 제 2 표면 사이에 걸쳐 형성될 수 있으며(span) 상기 환형 링의 내측 직경을 형성할 수 있다. 상기 내측 표면과 제 1 표면은 제 1 원형 에지에서 교차할 수 있으며(meeting) 내측 표면과 제 2 표면은 제 2 원형 에지에서 교차할 수 있다. 상기 제 1 원형 에지와 제 2 원형 에지 사이에서 중심축을 따라 형성되는 거리는 0.08인치 내지 0.31Y 사이일 수 있다.
또 다른 몇몇 실시예들에서, 상기 제 1 표면은 제 1 중간 직경과 제 1 원형 에지 사이에서 경사진 부분(sloped portion)을 포함할 수 있으며, 상기 경사진 부분은 기준 평면에 대해 25° 내지 40° 사이의 경사를 가지고 상기 경사진 부분이 제 1 원형 에지에 접근함에 따라 제 2 표면에 접근할 수 있다.
몇몇 실시예들에서, 상기 제 2 표면은 제 2 중간 직경과 제 2 원형 에지 사이에서 리세스 영역(recessed area)을 포함할 수 있고, 상기 리세스 영역은 공칭 두께(T)보다 더 큰 거리만큼 제 1 표면을 향해 리세스구성되며(recessed), 제 2 중간 직경은 공칭 직경(D)보다는 더 크고 외측 직경보다는 더 작을 수 있다.
몇몇 실시예들에서, 상기 내측 직경은 11.55인치 내지 11.7인치 사이일 수 있으며 상기 거리(Y)는 0.145인치 내지 0.155인치 사이일 수 있다. 또 다른 몇몇 실시예들에서, 상기 외측 직경은 13.8인치 내지 14.2인치 사이일 수 있다.
그 외의 다른 몇몇 실시예들에서, 상기 내측 직경은 17.3인치 내지 17.6인치 사이일 수 있으며 상기 거리(Y)는 0.195인치 내지 0.205인치 사이일 수 있다. 또 다른 몇몇 실시예들에서, 상기 외측 직경은 20.25인치 내지 21인치 사이일 수 있다.
또 다른 몇몇 실시예들에서, 상기 제 1 표면과 제 2 표면은 제 2 중간 직경의 외측에 있는 영역에서 0.145인치 내지 0.155인치 사이의 거리만큼 서로로부터 실질적으로 오프셋될 수 있으며, 리세스 영역에서는, 상기 제 1 표면과 제 2 표면이 0.099인치 내지 1.111인치 사이의 거리만큼 서로로부터 실질적으로 오프셋될 수 있다.
몇몇 실시예들에서, 상기 제 2 중간 직경은 12.6인치 내지 12.9인치 사이일 수 있다.
몇몇 실시예들은 상기 환형 링과 연속적이며(contiguous) 상기 환형 링의 주변(periphery) 주위에서 거리가 떨어져 있는 복수의 탭(tab)들을 포함할 수 있으며, 상기 탭들은 중심축과 교차하고 기준 평면에 대해 평행한 방향으로 상기 환형 링으로부터 돌출한다.
몇몇 실시예들에서, 상기 환형 링은 고순정 알루미늄 옥사이드(Al2O3) 또는 고순정 알루미늄 니트라이드(AlN)로 제작될 수 있다.
몇몇 실시예들에서, 상기 내측 표면은 실질적으로 원통형일 수 있다. 그 외의 다른 몇몇 실시예들에서, 상기 내측 표면은 테이퍼구성될 수 있다(tapered).
몇몇 실시예들에서, 제 1 원형 에지, 제 2 원형 에지, 또는 제 1 원형 에지와 제 2 원형 에지 둘 모두는 챔퍼구성되거나(chamfered), 둥글거나 또는 끊어진 에지(broken edge)일 수 있으며, 제 1 원형 에지와 제 2 원형 에지 사이에서 중심축을 따라 형성되는 거리는 이론적으로 날카로운 에지 또는 에지들에 대해 측정된다(evaluated).
본 명세서에서 기술된 주된 주제의 하나 또는 그 이상의 실시예들의 세부사항들은 첨부된 도면과 하기에서 설명된다. 그 외의 다른 특징, 형태 및 이점들은 상세한 설명, 도면, 및 청구범위들로부터 더 명확해질 것이다.
도 1a는 웨이퍼 받침대 위에 장착된 MOER(Minimum Overlap Exclusion Ring)을 도시한 등축도이다.
도 1b는 도 1a의 구성요소들을 분해하여 도시한 등축도이다.
도 2a-2f는 각각 MOER의 상부도, 바닥도, 정면도, 우측도, 등축도, 및 제 2 등축도이다.
도 3a는 MOER의 등축 단면도이다.
도 3b는 뒤집힌 MOER의 등축 단면도이다.
도 4a는 MOER의 측면 단면도이다.
도 4b는 도 4a의 점선의 직사각형 부분을 상세하게 도시한 도면이다.
도 4c는 도 4b의 MOER의 상측 표면과 바닥 표면에 중점을 둔 도면이다.
도 4d는 도 4b의 점선의 직사각형 부분을 상세하게 도시한 도면으로서, 도 4d는 생략된 단면도이다.
도 5a는 날카로운 코너부분들을 가진 단면 형태의 한 예를 도시한 도면이다.
도 5b는 몇몇 코너부분들이 챔퍼구성된 도 5a의 단면 형태를 도시한 도면이다.
도 5c는 몇몇 코너부분들이 둥글게 구성된 도 5a의 단면 형태를 도시한 도면이다.
도 6a는 도 4c에 도시된 MOER과 유사하지만 테이퍼구성된 내측 표면을 가진 MOER의 생략된 단면도이다.
도 6b는 도 4c에 도시된 MOER과 유사하지만 다른 방향으로 테이퍼구성된 내측 표면을 가진 MOER의 생략된 단면도이다.
도 1a-4d 및 6a-6b가 일정한 비율로 도시되었지만, 본 명세서는 도 1a-4c 및 6a-6b에 도시된 구성과 같은 구조에만 제한되어야 한다고 해석되어서는 안 된다. 본 명세서에서 개략적으로 설명한 사상들을 충족하는 그 외의 다른 형태와 기하학적 형상들도 형성될 수 있으며, 이들은 본 고안의 범위 내에 있는 것으로 간주되엉야 한다.
여러 구체예들의 예들이 첨부된 도면들에 예시되어 있고 하기 추가로 설명된다. 본 명세서에서의 논의사항은 청구항들을 본 명세서에 기술된 특정 구체예들에만 제한하지 않는다는 사실을 이해할 수 있을 것이다. 그 와는 반대로, 첨부된 청구항들에서 정의된 것과 같이 본 고안의 사상과 범위 내에 포함될 수 있는 대안예, 개선예들 및 동등예들을 다루기 위한 것이다. 하기 설명에서, 본 고안을 잘 이해하기 위하여 여러 특정 세부사항들이 설명된다. 본 고안은 이러한 특정 세부사항들 중 몇몇 세부사항 또는 모든 세부사항들 없이도 실시될 수 있다. 그 외의 다른 경우, 매우 잘 공지되어 있는 작업 공정들은 본 고안에서 불필요하게 모호하게 하는 것을 방지하기 위하여 상세하게 기술되지 않는다.
도 1a에서, 웨이퍼 지지대 위에 설치된 MOER(Minimum Overlap Exclusion Ring)의 등축도가 도시되어 있다. MOER(100)는 웨이퍼 지지대(102)에 의해 지지될 수 있는 웨이퍼(101)의 에지를 따라 처리 환경과 가스 흐름을 조절하도록 사용될 수 있다. 도 1b는 MOER(100), 웨이퍼(101), 및 웨이퍼 지지대(103)를 분해하여 도시한 등축도이다.
도 2a-2f는 각각 MOER(100)의 상부도, 바닥도, 정면도, 우측도, 등축도, 및 오프-앵글 바닥도면이다. 도시된 것과 같이, MOER(100)는 전체적으로 내측 직경(120)과 외측 직경(122)을 가진 얇은 환형 링(102)으로서 기술될 수 있다. 몇몇 실시예에서, MOER(100)는 환형 링(102)의 외측 주변(outer perimeter)으로부터 반경 방향으로 돌출되는 복수의 탭(104)들을 포함할 수 있다. 본 명세서에서 각각 MOER(100)의 제 1 표면과 제 2 표면으로서 지칭될 수 있는 상측 표면(106)과 바닥 표면(108)은 상기 환형 링의 중심축에 대해 수직인 기준 평면(reference plane)에 대해 실질적으로 평행일 수 있다. MOER(100)에 대해서, 용어 "상부(top)"와 "바닥(bottom)"은 본 명세서의 문맥에서, 주어진 임의의 경우에서 MOER(100)의 방향배열(orientation)에 의해 정의된 임의의 상측면 및 바닥면 대신 MOER(100)이 반도체 처리 공정에서 사용될 때의 "상부"와 "바닥"을 가리키는 것으로 이해하면 된다. 게다가, 기준 평면에 대해 평행하지 않은 바닥 표면(108)과 상측 표면(106) 부분들이 있을 수 있다. 예를 들어, MOER(100)의 바닥 표면(108)은 MOER(100)가 반도체 웨이퍼 상에 고정되지 않고도 반도체 웨이퍼에 걸쳐 배열될 수 있게 하는 리세스(recess)를 포함할 수 있는데 이는 즉 리세스의 깊이가 반도체 웨이퍼의 공칭 두께보다 더 클 수 있다는 의미이다. 환형 링(102)의 내측 직경이 반도체 웨이퍼의 공칭 직경보다 더 작을 수도 있다는 사실 때문에, 일정 크기의 MOER(100)와 반도체 웨이퍼의 반경방향 중첩부(radial overlap), 예를 들어, 0.05인치 내지 0.5인치 사이의 중첩부가 존재할 수 있다. 상기 리세스는 반도체 웨이퍼의 공칭 직경보다 더 큰 중간 직경 내에 포함될 수 있다. 리세스로 전이(transition)되는 곳이 경사가 질 수 있는(sloped) 바닥 표면(108) 부분들 및 따라서 전이 부분은 바닥 표면이 기준 평면에 대해 평행하지 않은 제한된 영역을 나타낼 수 있다. 하지만, 전체적으로, 상측 표면(106)과 바닥 표면(108)은 기준 평면에 대해 실질적으로 평행할 수 있다. 상측 표면(106)과 바닥 표면(108)은 반도체 웨이퍼의 공칭 두께보다 더 큰 거리만큼 서로로부터 오프셋될 수 있다는 사실을 이해할 수 있다. MOER(100)의 등축도 및 뒤집힌 등축도를 도시하는 도 3a 및 3b로 인해, MOER(100)의 기하학적 형상에 대해 추가적으로 이해할 수 있을 것이다.
MOER(100)의 상측 표면(106)은 환형 링(102)의 내측 직경(120)에 의해 한 면 위에서 경계를 이룬(bounded) 환형 영역 내에서 바닥 표면을 향해 경사질 수 있다. 경사진 영역(110)은 도 4a-4d에서 보다 명확하게 볼 수 있다. 도 4a는 MOER(100)의 한 횡단면을 도시한다(이 횡단면은 한 면 위에서 환형 링으로부터 돌출하는 탭(104)을 포함하며 이에 따라 비대칭 형태로 구성된다). 도 4b는 점선의 직사각형 부분 내에 포함된 도 4a의 횡단면 부분을 상세하게 도시한 도면이다. 도 4c는 도 4b의 MOER의 상측 표면(106)과 바닥 표면(108)에 중점을 둔 횡단면을 상세하게 도시한 도면이다. 도 4d는 점선의 직사각형 부분 내에 포함된 도 4b의 횡단면 부분을 상세하게 도시한 도면으로서, 도 4d는 생략된 단면도이어서 도시되어 있는 부분을 형성하지 않는 어떠한 특징부/에지들도 도시하지 않는다.
도시되어 있는 것과 같이, 상측 표면(106)은 경사진 영역(110) 내에서 바닥 표면(108)을 향해 경사져 있다. 이 경사 각도는, 예를 들어, 약 30°이지만, 25° 내지 40° 범위에 있는 그 외의 다른 경사 각도들도 사용될 수 있다. 상측 표면(106)의 경사지지 않은 부분(un-sloped portion)으로부터 경사진 영역(110)으로 전이되는 부분은 날카롭거나 또는 무디거나 혹은 둥글 수 있다. 따라서, 경사진 영역(110) 내에서 상측 표면(106)과 바닥 표면(108) 사이의 거리는 거리를 결정하기 위해 측정 지점이 내측 직경(120)으로 좀 더 가까이 이동함에 따라 줄어들 수 있다. 경사진 부분은 기준 평면에 대해 평행하지 않은 상측 표면(106)의 한 부분의 예를 나타내고 있다. 하지만, 경사진 부분(110)의 크기가 제한되기 때문에, 상측 표면(106)은 일반적으로 기준 평면에 대해 실질적으로 평행한 것으로 기술될 수 있다.
MOER(100)는 상측 표면(106)과 바닥 표면(108) 뿐 아니라 내측 표면(112)도 포함할 수 있다. 내측 표면(112)은 환형 링(102)의 내측 직경(120)을 형성할 수 있으며 상측 표면(106)과 바닥 표면(108) 사이에 걸쳐 형성될 수 있다(span). 내측 표면(112)과 상측 표면(106)의 교차면(intersection)은 제 1 에지(116)를 형성할 수 있으며, 내측 표면(112)과 바닥 표면(108)의 교차면은 제 2 에지(118)를 형성할 수 있다. 제 1 에지(116)와 제 2 에지(118) 중 하나 또는 이 두 에지 모두는 몇몇 경우에서, 도 5a 내지 5c에 대해 하기에서 추가로 논의하는 것과 같이, "가상 에지(virtual edge)"일 수 있음을 이해해야 한다.
환형 링의 중심축에 대해 평행한 방향에서 제 1 에지(116)와 제 2 에지(118) 사이의 거리(Z)는 환형 링의 공칭 두께의 0.3배 내지 0.008인치 사이일 수 있다(예를 들어, 리세스 또는 경사진 영역으로 인해 두께가 감소되는 것을 감안하지 않음). 예를 들어, 공칭 두께가 0.15인치인 환형 링에 대해서, 거리(Z)의 수치는 0.008인치 내지 0.045인치 사이일 수 있다. 또 다른 예에서, 공칭 두께가 0.2인치인 환형 링에 대해서는, 거리(Z)의 수치는 0.008인치 내지 0.06인치 사이일 수 있다.
도 5a-5c는 위에서 논의한 것과 같이 "가상 에지"들을 고려하는 데 도움을 줄 수 있다. 도 5a는 날카로운 에지(126)들을 가진 경사진 구성요소((124)의 한 단면을 도시한 도면이다(내측 표면(112) 가까이에 있는 환형 링(102)의 영역에 대한 몇몇 경우와 유사하지만 더 간단함). 상기 특정 경우에서, 에지들은 날카로운데, 이는 날카로운 에지(126)들이 인접한 표면들의 실제 교차면(intersection)들을 나타내고 가상 에지들이지 않음을 의미한다.
도 5b에서, 경사진 구성요소는 챔퍼구성된(chamfered) 에지(132)들을 가진 상태로 도시된다. 챔퍼 처리로 인해, 통상적으로 4개의 분리된 에지들이 존재한다. 하지만, 이 에지들 중 어느 것도 상기 경사진 구성요소의 주 표면(major surface)들의 교차면들을 나타내지 않는다. 만약 이 주 표면들이 교차할 때까지 예를 들어 가상 에지(128)에서 돌출한다면, "가상의 날카로운 부분(virtual sharp)"이 형성된다. 따라서, 본 고안에서, 제 1 에지에 관해서는, 내측 표면(112)과 상측 표면(106)의 교차면에 의해 형성된 가상 에지/이론적으로 날카로운 에지 또는 날카로운 에지 (또는 이들의 돌출부)를 가리킨다는 것을 이해해야 한다. 이와 비슷하게, 제 2 에지에 관해서는, 내측 표면(112)과 바닥 표면(108)의 교차면에 의해 형성된 가상 에지/이론적으로 날카로운 에지 또는 날카로운 에지 (또는 이들의 돌출부)를 가리킨다는 것을 이해해야 한다.
도 5c는 챔퍼구성된 에지(132) 대신에 둥글고/필렛구성된(filleted) 에지(130)들을 가진 도 5b의 한 변형예를 도시한다. 하지만, 이 경우의 에지들은 가상 에지(128)들이다. MOER의 여러 에지들이 챔퍼구성되고, 둥글거나 또는 끊어질 수 있어서(broken) 날카롭고, 절단된 에지 또는 쉽게 파손되는 에지 위험성을 줄일 수 있음을 이해해야 한다. 예를 들어, 제 1 에지(116)와 제 2 에지(118)는 0.001인치 이상 끊어질 수 있다(broken).
수치(Z)는 제 1 에지(116)와 제 2 에지(118)를 분리시키는 거리를 가리키거나, 혹은, 가상의 제 1 에지 및/또는 가상의 제 2 에지를 포함하는 경우에서는, 가상 에지 또는 실제적인 가상 에지들을 분리시키는 거리를 가리키는 것을 이해해야 한다. 수치(Z)를 가진 내측 표면(112)이 존재하기 때문에, 최신 반도체 처리 공정에서 발견되는 극한의 온도 환경 동안, 예를 들어, 300℃ 내지 420℃ 사이의 온도 변화 동안, 반도체 웨이퍼 상의 공정 균일성을 저해시키지 않고도, MOER(100)가 열균열(thermal cracking)에 대해 저항할 수 있게 한다.
도 6a 및 6b에서 또 다른 변형예가 도시되는데, 이 도면들은 도 4에 도시된 단면도와 유사한 생략된 단면도를 예시한다. 하지만, 이 도면들에서 MOER(100)는 약간 테이퍼구성된 내측 표면을 가지는데, 즉 원래는 원통형인 도 4d의 내측 표면과는 다르게 도 6a 및 6b에서 MOER(100)의 내측 표면은 약간 테이퍼구성된다. 이 경우에서, 수치(Z)는 제 1 에지와 제 2 에지를 분리시키는 환형 축에 대해 평행한 방향에서 상기 거리에 관해 측정되어야 한다(evaluated).
MOER의 두 특정 실시예들이 하기에 기술된다.
제 1 실시예에서, MOER는 13.5인치 내지 14.5인치 사이의 외측 직경과 11.55인치 내지 11.7인치 사이의 내측 직경을 가질 수 있다. 또한, MOER는 0.145인치 내지 0.155인치 사이의 두께, 상측 표면의 경사진 부분 상에서 약 30°의 경사 각도, 및 0.008인치 내지 0.032인치 사이의 수치(Z)를 가질 수 있다(상기 수치들의 몇몇의 다른 실시예들은 0.008인치 내지 0.045인치 사이의 수치(Z)를 가질 수 있다). 이러한 MOER는 300mm 반도체 웨이퍼를 처리하는 공정에서 유용할 수 있다. 이 실시예들에서, 리세스 근처에 있는 환형 링의 두께는 0.099인치 내지 0.111인치 사이일 수 있다.
제 2 실시예에서, MOER는 약 20.25인치 내지 21인치 사이의 외측 직경과 17.3인치 내지 17.6인치 사이의 내측 직경을 가질 수 있다. 또한, MOER는 약 0.2인치 사이의 두께, 상측 표면의 경사진 부분 상에서 약 30°의 경사 각도, 및 0.008인치 내지 0.06인치 사이의 수치(Z)를 가질 수 있다. 이러한 MOER는 450mm 반도체 웨이퍼를 처리하는 공정에서 유용할 수 있다.
MOER는 세라믹, 가령, 알루미늄 옥사이드(Al2O3) 또는 알루미늄 니트라이드(AlN)로 제작될 수 있다. 상기 세라믹은 고순정(high-purity) 세라믹 재료일 수 있다.
상기 기술된 특정의 구체예들 중 임의의 구체예들이 서로 호환성이 없거나 또는 이 구체예들이 서로 배타적이고 상호보완적이며 및/또는 뒷받침되기에 용이하게 상호교환될 수 없음을 의미하는 주변 문맥들과 같이 명백하게 기술되지 않는 한, 본 명세서는 전체적으로 상기 상호보완적인 실시예들의 특정 특징들이 하나 또는 그 이상의 포괄적이지만 서로 다른 기술적 해결책들을 제공하도록 선택적으로 조합될 수 있음을 이해할 수 있을 것이다. 따라서, 위에서 기술된 내용은 단지 예로서 주어지는 것이며 본 고안의 범위 내에서 충분히 변형될 수 있다는 사실을 추가로 이해할 수 있을 것이다.

Claims (14)

  1. 공칭 두께(T)와 공칭 직경(D)를 가진 반도체 웨이퍼의 반도체 처리 공정에 사용하기 위한 장치에 있어서,
    - 상기 장치는 제 1 표면, 제 2 표면 및 내측 표면을 가진 환형 링을 포함하고, 상기 제 1 표면과 제 2 표면은 서로로부터 거리(Y) 만큼 오프셋되어 있고 환형 링의 중심축에 대해 수직인 기준 평면에 대해 평행하며, 상기 거리(Y)는 공칭 두께(T)보다 더 크며, 상기 환형 링은 공칭 직경(D)보다 더 큰 외측 직경을 가지고, 상기 환형 링은 공칭 직경(D)보다 0.05인치 내지 0.5인치 사이만큼 더 작은 내측 직경을 가지며,
    - 상기 내측 표면은 상기 제 1 표면과 제 2 표면 사이에 걸쳐 형성될 수 있으며(span) 상기 환형 링의 내측 직경을 형성하고, 상기 내측 표면과 제 1 표면은 제 1 원형 에지에서 교차하며(meeting) 내측 표면과 제 2 표면은 제 2 원형 에지에서 교차하고,
    - 상기 제 1 원형 에지와 제 2 원형 에지 사이에서 중심축을 따라 형성되는 거리는 0.08인치 내지 0.31Y 사이인, 반도체 웨이퍼의 반도체 처리 공정에 사용하기 위한 장치.
  2. 제 1 항에 있어서,
    상기 제 1 표면은 제 1 중간 직경과 제 1 원형 에지 사이에서 경사진 부분(sloped portion)을 포함하며, 상기 경사진 부분은 기준 평면에 대해 25° 내지 40° 사이의 경사를 가지고 상기 경사진 부분이 제 1 원형 에지에 접근함에 따라 제 2 표면에 접근하는 것을 특징으로 하는, 반도체 웨이퍼의 반도체 처리 공정에 사용하기 위한 장치.
  3. 제 1 항에 있어서,
    상기 제 2 표면은 제 2 중간 직경과 제 2 원형 에지 사이에서 리세스 영역(recessed area)을 포함하고, 상기 리세스 영역은 공칭 두께(T)보다 더 큰 거리만큼 제 1 표면을 향해 리세스구성되며(recessed), 제 2 중간 직경은 공칭 직경(D)보다는 더 크고 외측 직경보다는 더 작은 것을 특징으로 하는, 반도체 웨이퍼의 반도체 처리 공정에 사용하기 위한 장치.
  4. 제 1 항에 있어서,
    상기 내측 직경은 11.55인치 내지 11.7인치 사이이고 상기 거리(Y)는 0.145인치 내지 0.155인치 사이인 것을 특징으로 하는, 반도체 웨이퍼의 반도체 처리 공정에 사용하기 위한 장치.
  5. 제 4 항에 있어서,
    상기 외측 직경은 13.8인치 내지 14.2인치 사이인 것을 특징으로 하는, 반도체 웨이퍼의 반도체 처리 공정에 사용하기 위한 장치.
  6. 제 1 항에 있어서,
    상기 내측 직경은 17.3인치 내지 17.6인치 사이이며 상기 거리(Y)는 0.195인치 내지 0.205인치 사이인 것을 특징으로 하는, 반도체 웨이퍼의 반도체 처리 공정에 사용하기 위한 장치.
  7. 제 6 항에 있어서,
    상기 외측 직경은 20.25인치 내지 21인치 사이인 것을 특징으로 하는, 반도체 웨이퍼의 반도체 처리 공정에 사용하기 위한 장치.
  8. 제 3 항에 있어서,
    상기 제 1 표면과 제 2 표면은 제 2 중간 직경의 외측에 있는 영역에서 0.145인치 내지 0.155인치 사이의 거리만큼 서로로부터 오프셋되며, 리세스 영역에서는, 상기 제 1 표면과 제 2 표면이 0.099인치 내지 1.111인치 사이의 거리만큼 서로로부터 오프셋되는 것을 특징으로 하는, 반도체 웨이퍼의 반도체 처리 공정에 사용하기 위한 장치.
  9. 제 3 항 또는 제 7 항에 있어서,
    상기 제 2 중간 직경은 12.6인치 내지 12.9인치 사이인 것을 특징으로 하는, 반도체 웨이퍼의 반도체 처리 공정에 사용하기 위한 장치.
  10. 제 1 항에 있어서,
    상기 장치는 상기 환형 링과 연속적이며 상기 환형 링의 주변(periphery) 주위에서 거리가 떨어져 있는 복수의 탭들을 추가로 포함하고, 상기 탭들은 중심축과 교차하고 기준 평면에 대해 평행한 방향으로 상기 환형 링으로부터 돌출하는 것을 특징으로 하는, 반도체 웨이퍼의 반도체 처리 공정에 사용하기 위한 장치.
  11. 제 1 항에 있어서,
    상기 환형 링은 고순정 알루미늄 옥사이드(Al2O3) 또는 고순정 알루미늄 니트라이드(AlN)로 제작되는 것을 특징으로 하는, 반도체 웨이퍼의 반도체 처리 공정에 사용하기 위한 장치.
  12. 제 1 항에 있어서,
    상기 내측 표면은 원통형인 것을 특징으로 하는, 반도체 웨이퍼의 반도체 처리 공정에 사용하기 위한 장치.
  13. 제 1 항에 있어서,
    상기 내측 표면은 테이퍼구성되는(tapered) 것을 특징으로 하는, 반도체 웨이퍼의 반도체 처리 공정에 사용하기 위한 장치.
  14. 제 1 항 또는 제 2 항에 있어서,
    제 1 원형 에지, 제 2 원형 에지, 또는 제 1 원형 에지와 제 2 원형 에지 둘 모두는 챔퍼구성되거나, 둥글거나 또는 끊어진 에지(broken edge)이며, 제 1 원형 에지와 제 2 원형 에지 사이에서 중심축을 따라 형성되는 거리는 이론적으로 날카로운 에지 또는 에지들에 대해 측정되는(evaluated) 것을 특징으로 하는, 반도체 웨이퍼의 반도체 처리 공정에 사용하기 위한 장치.
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