KR20120137485A - 발광 다이오드들, 레이저 다이오드들 또는 광검출기들에 적합한 전기 저항 소자 - Google Patents

발광 다이오드들, 레이저 다이오드들 또는 광검출기들에 적합한 전기 저항 소자 Download PDF

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오스람 옵토 세미컨덕터스 게엠베하
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Abstract

본 발명은 반도체 재료로 형성된 베이스 바디(2), 상기 베이스 바디(2)에 도전 접속된 제 1 콘택 소자(5) 및 상기 베이스 바디(2)에 도전 접속된 제 2 콘택 소자(6)를 갖는 전기 저항 소자(1)에 관한 것으로서, 이 경우 상기 베이스 바디(2)는 그 내부에 리세스(3)가 제공되는 제 1 주(主) 표면(2a)을 포함하고, 상기 제 1 콘택 소자(5)는 상기 리세스(3) 내에서 적어도 국부적으로 상기 베이스 바디(2)에 도전 접속되어 있으며, 상기 베이스 바디(2)는 상기 제 1 주 표면(2a)의 맞은 편에 배치되는 제 2 주 표면(2b)을 포함하고, 상기 제 2 콘택 소자(6)는 상기 제 2 주 표면(2b)에서 적어도 국부적으로 상기 베이스 바디(2)에 도전 접속되어 있다.

Description

발광 다이오드들, 레이저 다이오드들 또는 광검출기들에 적합한 전기 저항 소자 {ELECTRIC RESISTANCE ELEMENT SUITABLE FOR LIGHT-EMITTING DIODES, LASER DIODES, OR PHOTODETECTORS}
본 발명은 전기 저항 소자에 관한 것이다.
본 발명의 과제는, 예를 들어 발광 다이오드들, 레이저 다이오드들 또는 광검출기들과 같은 광전자 소자들에 사용하기에 매우 적합한 전기 저항 소자를 제공하는 것이다.
본 발명에 따른 전기 저항 소자의 적어도 한 가지 실시 예에 따르면, 상기 전기 저항 소자는 베이스 바디를 포함한다. 상기 베이스 바디는 예를 들어 반도체 재료로 형성되었다. 다시 말하자면, 상기 베이스 바디는 예를 들어 그 내부에 도펀트들이 삽입된 반도체 재료로 이루어질 수 있다. 예컨대, 베이스 바디는 n-도핑된 또는 p-도핑된 규소(silicon)로 이루어진다. 그러나 베이스 바디는 예를 들어 그 내부에서 반도체 재료들과 금속들이 층 형태로 상하로 배치되는 층 구조물을 포함할 수도 있다.
본 발명에 따른 전기 저항 소자의 적어도 한 가지 실시 예에 따르면, 상기 저항 소자는 제 1 콘택 소자를 포함한다. 상기 제 1 콘택 소자는 베이스 바디에 도전 접속되어 있다. 콘택 소자는 도전성 재료, 예를 들면 금속으로 이루어진다. 예를 들어 제 1 콘택 소자는, 베이스 바디 상에 국부적으로 배치되어 상기 베이스 바디의 윤곽선(contour)들을 따라가는 층으로 형성되어 있다. 이러한 경우 상기 층은 베이스 바디와 직접 접촉할 수 있다.
본 발명에 따른 전기 저항 소자의 적어도 한 가지 실시 예에 따르면, 상기 저항 소자는 제 2 콘택 소자를 포함하고, 상기 제 2 콘택 소자는 베이스 바디에 도전 접속되어 있다. 상기 제 2 콘택 소자 역시 예를 들면 금속과 같은 도전성 재료로 이루어질 수 있다. 제 2 콘택 소자는, 형상 결합 방식으로 베이스 바디 상에 국부적으로 배치되는 층으로 형성될 수 있다.
덧붙이자면, 상기 제 1 콘택 소자와 제 2 콘택 소자는 도전성으로 서로 직접 접속되지 않고, 오히려 적어도 전기 저항 소자의 베이스 바디가 상기 제 1 콘택 소자와 제 2 콘택 소자 사이에 배치되어 있다. 다시 말해, 상기 제 1 콘택 소자와 제 2 콘택 소자 간의 전류는 베이스 바디를 통과하여 흐르거나 적어도 상기 베이스 바디의 부분들을 통과하여 흐른다.
본 발명에 따른 전기 저항 소자의 적어도 한 가지 실시 예에 따르면, 베이스 바디는 그 내부에 리세스가 제공되는 제 1 주(主) 표면을 포함한다. 다시 말해, 베이스 바디의 제 1 주 표면에서 ? 예컨대 베이스 바디의 상부 면에서 ? 상기 베이스 바디의 재료가 제거됨으로써, 상기 베이스 바디는 상기 제 1 주 표면에 홀 또는 개구를 갖는다. 본 실시 예에서 바람직하게 리세스는, 이 리세스가 베이스 바디 한 측으로부터 베이스 바디의 맞은 편 측에 이르도록 형성되는 것이 아니라, 오히려 상기 리세스에 의해 서는 상기 베이스 바디 내에 개구 또는 상기 베이스 바디를 완전히 관통하지 않는 홀만 형성되도록 설계되어 있다.
본 발병에 따른 전기 저항 소자의 적어도 한 가지 실시 예에 따르면, 제 1 콘택 소자는 리세스 내에서 적어도 국부적으로 베이스 바디에 도전 접속되어 있다. 예를 들어 상기 리세스 영역에서는 콘택 소자에 의해 베이스 바디의 적어도 85%가 덮일 수 있다. 본 실시 예에서는 베이스 바디가 리세스 영역에서 콘택 소자에 의해 완전히 덮일 수도 있다. 이러한 경우 콘택 소자는 리세스 내에서 베이스 바디와 직접 접촉할 수 있다. 예를 들어 베이스 바디는 리세스 영역에서 제 1 콘택 소자의 재료에 의해 코팅되어 있다.
본 발명에 따른 전기 저항 소자의 적어도 한 가지 실시 에에 따르면, 상기 저항 소자의 베이스 바디는 제 2 주 표면을 포함한다. 상기 제 2 주 표면은 예를 들어 제 1 주 표면의 맞은 편에 배치되었다. 전기 저항 소자의 베이스 바디는 예를 들어 원통형 또는 직육면체 형태로 형성될 수 있다. 이러한 경우 베이스 바디의 주 표면들은 예를 들어 원통 또는 직육면체의 상면(top surface)에 의해 형성되었다.
본 발명에 따른 전기 저항 소자의 적어도 한 가지 실시 예에 따르면, 제 2 콘택 소자는 제 2 주 표면에서 적어도 국부적으로 베이스 바디에 도전 접속되어 있다. 뿐만 아니라 예를 들어 제 2 콘택 소자는 제 2 주 표면을 국부적으로 또는 완전히 덮는다. 제 2 콘택 소자는 예를 들어 금속 층으로서 베이스 바디의 제 2 주 표면상에 배치될 수 있다. 이 경우 특히 상기 제 2 콘택 소자와 베이스 바디는 서로 직접 접촉할 수 있다.
본 발명에 따른 전기 저항 소자의 적어도 한 가지 실시 에에 따르면, 상기 전기 저항 소자는 반도체 재료로 형성된 베이스 바디를 포함한다. 계속해서, 상기 저항 소자는 제 1 콘택 소자 및 제 2 콘택 소자를 포함하고, 상기 제 1 콘택 소자 및 제 2 콘택 소자는 각각 베이스 바디에 도전 접속되어 있다. 이 경우 베이스 바디는 그 내부에 리세스가 제공되는 제 1 주 표면을 포함한다. 리세스 내에 있는 제 1 콘택 소자는 적어도 국부적으로 베이스 바디에 도전 접속되어 있다. 그 밖에 베이스 바디는 제 2 주 표면을 포함하고, 상기 제 2 주 표면은 제 1 주 표면의 맞은 편에 배치되어 있다. 제 2 콘택 소자는 제 2 주 표면에서 적어도 국부적으로 베이스 바디에 도전 접속되어 있다.
전기 저항 소자의 동작시 전류는 예를 들어 제 1 콘택 소자로부터 출발하여 베이스 바디를 관통하고, 상기 베이스 바디로부터 제 2 콘택 소자에 이른다. 이 경우 베이스 바디 내에 있는 리세스는 예를 들어 제 1 주 표면으로부터 제 2 주 표면 방향으로 연장된다. 제 1 콘택 소자가 리세스 내에 제공되어 그곳에서 베이스 바디에 도전 접속된다는 사실 때문에, 상기 리세스에 의해서는 제 1 콘택 소자와 제 2 콘택 소자 사이 베이스 바디를 지나는 단락(short) 구간이 감소된다. 이러한 방식에 의해서는 상대적으로 두께가 두껍고 기계적으로 안정된 베이스 바디가 채택될 수 있으며, 이러한 베이스 바디에서는 예를 들어 발광 다이오드들과 같이 광전자 반도체 소자들에 사용하기 위하여, 두께가 두꺼운 베이스 바디의 사용에도 불구하고 저항 소자의 저항 크기가 너무 크지 않도록 베이스 바디를 지나는 단락 구간이 리세스에 의해 감소되었다. 리세스 깊이에 의해서, 즉 제 1 콘택 소자와 제 2 콘택 소자의 간격 또는 상기 콘택 소자들로 인해 초래되는, 베이스 바디를 지나는 단락 구간의 길이에 의해서는, 전기 저항 소자의 저항이 간단한 방식으로 조절될 수 있음으로써, 결과적으로 예를 들면 전기 저항 소자가 사용되는 발광 다이오드 칩의 휘도 및 순방향 바이어스에 맞게 저항을 적응시킬 수 있다.
본 발명에 따른 전기 저항 소자의 적어도 한 가지 실시 예에 따르면, 제 1 주 표면과 제 1 콘택 소자 사이에는 전기적으로 절연되는 패시베이션 소자가 배치되어 있다. 다시 말해, 베이스 바디의 제 1 주 표면과 제 1 콘택 소자는 적어도 국부적으로 직접 접촉하지 않고, 오히려 베이스 바디의 제 1 주 표면과 제 1 콘택 소자의 영역들 사이에 전기적으로 절연되는 패시베이션 소자가 배치되어 있다. 전기적으로 절연되는 패시베이션 소자로서는 예를 들어 세라믹 재료, 질화 규소 또는 이산화 규소로 형성될 수 있는 전기적 절연 층이 사용된다.
본 발명에 따른 전기 저항 소자의 적어도 한 가지 실시 예에 따르면, 제 1 콘택 소자와 베이스 바디는 오로지 상기 베이스 바디의 리세스 영역에서만 서로 도전 접속되어 있다. 다시 말해, 오로지 리세스 영역에서만 상기 제 1 콘택 소자와 베이스 바디의 도전 접촉이 일어난다. 이러한 접촉은 제 1 콘택 소자가 리세스 영역에서만 베이스 바디 상에 배치되거나, 또는 베이스 바디의 부분들이 전기적으로 절연되는 패시베이션 소자에 의해서 상기 콘택 소자로부터 전기적으로 절연됨으로써 달성될 수 있다. 예를 들어 패시베이션 소자는 베이스 바디의 제 1 주 표면에 있는 리세스를 둘러싸고, 그리고 제 1 콘택 소자는 적어도 국부적으로 상기 리세스 영역에서 베이스 바디와 패시베이션 소자 상에 배치되었다.
본 발명에 따른 전기 저항 소자의 적어도 한 가지 실시 예에 따르면, 베이스 바디 내에 있는 리세스는 적어도 하나의 측면 및 적어도 하나의 바닥면을 갖고, 이 경우 상기 적어도 하나의 측면 및 적어도 하나의 바닥면은 베이스 바디 쪽으로 상기 리세스의 경계를 제한한다. 위쪽으로, 즉 베이스 바디의 제 1 주 표면 방향으로, 리세스 내에는 예를 들어 제 1 콘택 소자가 삽입되었다. 이러한 경우에 상기 적어도 하나의 측면과 적어도 하나의 바닥면은 제 1 콘택 소자와 완전히 직접 접촉할 수 있다. 다른 말로 표현하자면, 리세스 내에 노출되어 있는 베이스 바디는 상기 리세스 내에서 제 1 콘택 소자에 의해 완전히 덮일 수 있다.
본 발명에 따른 전기 저항 소자의 적어도 한 가지 실시 예에 따르면, 리세스는 일종의 피라미드로 형성되었으며, 상기 피라미드의 팁은 제 2 주 표면 쪽을 향한다. 다시 말해, 상기 피라미드는 제 2 주 표면 방향으로 볼 때 제 1 주 표면에서부터 점점 가늘어진다. 횡단면으로 볼 때, 이러한 경우 리세스는 예를 들어 삼각형 형태를 가질 수 있으며, 이 경우 삼각형의 팁은 베이스 바디의 제 2 주 표면 쪽을 향한다.
본 발명에 따른 저항 소자의 적어도 한 가지 실시 예에 따르면, 리세스의 적어도 하나의 측면 및 적어도 하나의 바닥면은 에칭 공정 흔적들을 갖는다. 다른 말로 표현하자면, 이러한 경우 리세스는 에칭 공정에 의해 형성되었다. 예를 들어 리세스는 예컨대 KOH를 이용한 이방성 화학 습식 에칭 공정에 의해 형성될 수 있다. 베이스 바디가 예를 들어 규소로 형성되고 제 1 주 표면에서 (100)-표면적을 노출함으로써, 이방성 습식 화학 에칭 공정에 의해서는 베이스 바디 내에 피라미드형 리세스가 형성된다. 이러한 경우 피라미드의 절반 개구각은 이상적으로 35.3°이다. 이방성 에칭 때문에, 에칭 과정은 피라미드 또는 피라미드형 리세스가 형성되는 즉시 종료된다.
본 발명에 따른 저항 소자의 적어도 한 가지 실시 예에 따르면, 상기 저항 소자는 양의 온도 계수를 갖는다. 이러한 양의 온도 계수가 의미하는 바는, 저항 소자의 온도가 상승할수록 상기 저항 소자의 전기 저항도 상승한다는 것이다.
본 발명에 따른 전기 저항 소자의 적어도 한 가지 실시 예에 따르면, 베이스 바디는 도핑된 규소로 이루어지며, 상기 규소는 n-형으로 도핑 되거나 p-형으로 도핑 되었다. 본 실시 예에서 도펀트 농도는 바람직하게 적어도 1015 ㎝-3이고 최대 1016 ㎝-3이다. 이러한 경우에는 높은 양의 온도 계수에 도달하기 위해 상대적으로 낮은 도펀트 농도가 요구된다. 바람직하게 전기 저항 소자의 저항은 25℃ 내지 150℃의 온도 범위에서 적어도 2, 바람직하게는 적어도 3의 인수(factor)만큼 상승한다. 따라서, 규소로 이루어진 베이스 바디와 관련하여 이러한 인수는 1015/㎝3의 p-도펀트 농도에 있어서는 약 3.3이고, 1016/㎝3의 도펀트 농도에 있어서는 약 2.9이며, 그리고 1017/㎝3의 도펀트 농도에 있어서는 약 2.2이다. 1018/㎝3의 도펀트 농도에 있어서 인수는 단지 1.8에 불과하며, 이러한 인수 값은 예를 들어 발광 다이오드 칩들에 사용하기 위해서는 너무 작다.
본 발명에 따른 전기 저항 소자의 적어도 한 가지 실시 예에 따르면, 베이스 바디는 적어도 100㎛의 두께를 갖는다. 이 경우 상기 두께는 리세스가 없는 제 1 주 표면과 제 2 주 표면 간의 간격이다. 본 실시 예에서 상기와 같이 도펀트 농도가 낮고 두께가 두꺼운 베이스 바디는 리세스에 의해 가능하게 되는데, 상기 리세스는 전기 저항 소자의 저항이 최대 10Ω의 범위에 있는 한, 제 1 콘택 소자와 제 2 콘택 소자 사이의 단락 구간을 감소시키며, 이러한 단락 구간 감소는 예를 들어 광전자 반도체 소자들에 사용하기 위해서 요구된다. 예컨대 저항은 적어도 3Ω에 달한다.
이 경우 제 1 주 표면 및/또는 제 2 주 표면의 베이스 면적은 예를 들어 최대 1㎟일 수 있다.
더 나아가 본 발명은 다수의 전기 저항 소자를 제조하기 위한 방법과도 관련이 있다. 상기 방법에 의해서는 본 발명에 기재된 전기 저항 소자들이 제조될 수 있다. 환언하자면, 저항 소자에 대해 공개된 특징들은 이러한 저항 소자의 제조 방법에 대해서도 공개되며, 이는 역으로도 적용될 수 있다.
본 발명에 따른 저항 소자 제조 방법은 하기의 단계들을 포함한다: 맨 먼저 반도체 재료로 이루어진 웨이퍼가 제공된다. 상기 웨이퍼의 반도체 재료는 추후의 저항 소자에서 베이스 바디를 형성한다.
이어서 패시베이션 소자가 웨이퍼의 제 1 주 표면상에 배치된다. 상기 웨이퍼의 제 1 주 표면은 추후 저항 소자에서 베이스 바디의 제 1 주 표면과 일치한다. 패시베이션 소자는 예를 들어 이산화 규소 또는 질화 규소와 같은 전기 절연 재료로 이루어진 층으로서 배치된다. 패시베이션 소자 내에는 국부적으로 개구들이 형성되며, 상기 개구들 내에서는 반도체 재료가 노출된다. 이와 같은 개구 형성은, 웨이퍼의 반도체 재료가 개구들의 영역에서 패시베이션 소자에 의해서 덮이지 않음으로써 마스크 공학 기술(mask engineering)에 의해 일어날 수 있거나, 혹은 추후에 패시베이션 소자가 제거됨으로써 일어날 수 있다.
후속해서 ? 예를 들어 KOH를 이용한 ? 습식 화학 에칭 공정이 개구들 내에서 노출되어 있는, 리세스를 형성하기 위한 반도체 재료상에서 실시된다. 예를 들어 규소 (100)-표면적이 개구들 내에서 노출되면, 이방성 습식 화학 에칭 공정에 의해서 피라미드형 리세스가 형성되고, 상기 피라미드형 리세스의 팁은 웨이퍼의 제 1 주 표면으로부터 멀어지는 방식으로 방향 설정되어 있다. 추후의 저항 소자에서 피라미드의 높이 및 그와 더불어 단락 구간의 길이는 웨이퍼의 두께, 즉 추후 베이스 바디의 두께 및 패시베이션 소자 내 개구의 직경, 즉 추후 리세스의 최대 직경에 의해 결정되었다. 즉, 동일한 두께의 웨이퍼가 사전 설정된 경우, 제조될 저항 소자의 저항은 개구의 크기 및 형태에 의해서만 조절될 수 있다. 특히 웨이퍼 상에서는 상이한 전기 저항을 갖는 저항 소자가 제조될 수 있으며, 상기 저항 소자에서는 패시베이션 소자 내 개구들의 크기가 상이하게 선택된다.
한 추가 방법 단계에서는 각각 하나씩의 제 1 콘택 소자가 에칭 공정에 의해 형성된 리세스들 내에 제공될 수 있다.
본 발명에 따른 방법의 적어도 한 가지 실시 예에 따르면, 본 실시 예에서는 적어도 2개의 리세스가 웨이퍼 내에서 서로 상이한 최대 직경을 가질 수 있다. 다시 말해, 이러한 경우 관련된 저항 소자들은 상이한 전기 저항을 갖는다.
본 발명에 따른 방법의 한 추가 방법 단계에서 웨이퍼는 웨이퍼들 내에 형성되는 리세스들에 의해 개별 저항 소자들로 세분될 수 있다. 이 경우 제 2 콘택 소자의 배치는 분리 공정 이전에 또는 분리 공정 이후에 이루어질 수 있다.
또한, 본 발명은 조명 장치와도 관련이 있다. 상기 조명 장치는 예를 들어 다수의 발광 다이오드 칩을 포함하고, 상기 발광 다이오드 칩들은 작동 중에 전자기 방사선을 발생한다.
본 발명에 따른 조명 장치의 적어도 한 가지 실시 예에 따르면, 상기 조명 장치는 제 1 발광 다이오드 어레인지먼트를 포함하고, 상기 제 1 발광 다이오드 어레인지먼트는 적어도 하나의 제 1 유형의 발광 다이오드를 포함한다. 예를 들어 상기 제 1 발광 다이오드 어레인지먼트는 적색 광을 방출하는 하나 또는 다수의 발광 다이오드 칩을 포함한다.
또한, 상기 조명 장치는 제 2 발광 다이오드 어레인지먼트를 포함하고, 상기 제 2 발광 다이오드 어레인지먼트는 적어도 하나의 제 2 유형의 발광 다이오드를 포함한다. 예를 들어 상기 제 2 발광 다이오드 어레인지먼트는 작동 중에 녹색 또는 청색 광을 방출하는 하나 또는 다수의 발광 다이오드 칩을 포함한다. 이 경우 제 1 유형의 발광 다이오드 및 제 2 유형의 발광 다이오드는 그들의 온도 의존성과 관련해서 구별된다. 제 1 유형의 발광 다이오드는 제 2 유형의 발광 다이오드의 경우보다 온도 상승시 더 낮은 효율을 갖는 전자기 방사선을 발생한다. 환언하자면, 제 2 유형의 발광 다이오드보다도 제 1 유형의 발광 다이오드가 온도에 더 민감하며, 제 1 유형의 발광 다이오드로부터 방출된 광의 세기는 온도가 상승할수록 제 2 유형의 발광 다이오드의 경우보다 더 심하게 감소한다.
그 밖에도 상기 조명 장치는 본 발명에 기재된 저항 소자를 포함한다. 이 경우 제 2 발광 다이오드 어레인지먼트와 저항 소자는 직렬 회로를 형성하고, 상기 직렬 회로와 제 1 발광 다이오드 어레인지먼트는 병렬 회로를 형성한다.
다시 말해, 상대적으로 온도에 덜 민감한 발광 다이오드들은 저항 소자와 함께 직렬 회로에 통합되고, 상기 직렬 회로에는 상대적으로 온도에 더 민감한 발광 다이오드들이 병렬로 연결된다. 상기와 같은 조명 장치에 의해서는, 제 1 발광 다이오드 어레인지먼트와 제 2 발광 다이오드 어레인지먼트로부터 방출된, 컬러 균일성이 매우 우수한 혼합광이 형성될 수 있다. 조명 장치의 작동 시에는, 온도가 더 높아질수록 저항 소자의 저항도 상승하는데, 그 결과 저항 소자에서는 전압이 더 많이 하강하고, 발광 다이오드들에서는 전압이 더 적게 하강한다. 이 경우 저항 소자의 저항 및 양의 온도 계수는, 저항 소자에서의 전력 하강으로 인하여 초래되는 제 2 유형의 발광 다이오드들의 방사 전력 감소가 제 1 유형의 발광 다이오드들의 감소된 방사 전력과 일치하도록 매칭되며, 상기 제 1 유형의 발광 다이오드들은 그들의 상승된 온도 민감성으로 인해 감소된 세기의 전자기 방사선을 방출한다.
이하에서는 본 발명에 기재된 전기 저항 소자들, 본 발명에 기재된 전기 저항 소자들을 제조하기 위한 방법 그리고 본 발명에 기재된 조명 장치들이 실시 예들 및 관련 도면들을 참조하여 더욱 상세하게 설명된다.
도 1의 개략적인 단면도를 참조해서는 본 발명에 기재된 전기 저항 소자에 토대가 되는 인식이 더욱 상세하게 설명된다.
도 2의 개략적인 단면도를 참조해서는 본 발명에 기재된 전기 저항 소자의 제 1 실시 예가 더욱 상세하게 설명된다.
도 3의 개략적인 단면도를 참조해서는 본 발명에 기재된 전기 저항 소자의 제 2 실시 예가 더욱 상세하게 설명된다.
도 4의 개략적인 평면도를 참조해서는 본 발명에 기재된 전기 저항 소자의 제조 방법이 더욱 상세하게 설명된다.
도 5a 및 도 5b의 개략적인 회로도를 참조해서는 본 발명에 기재된 조명 장치들의 실시 예들이 더욱 상세하게 설명된다.
각각의 도면에서 동일한, 동일한 유형의 또는 동일한 작용을 하는 소자들에는 동일한 도면 부호가 제공되었다. 각각의 도면 및 각각의 도면에 도시된 소자들의 상호 크기 비율은 척도에 맞는 것으로 간주 될 수 없다. 오히려 개별 소자들은 개관을 명확히 할 목적으로 그리고/또는 이해를 도울 목적으로 과도하게 크게 도시될 수 있다.
도 1은 종래의 저항 소자(1)를 개략적인 단면도로 보여준다. 상기 저항 소자(1)는 도핑된 규소로 형성된 베이스 바디(2)를 포함한다. 베이스 바디(2)는 저항의 양의 온도 계수를 갖는데, 즉 온도가 상승할수록 베이스 바디(2)의 저항도 상승한다. 베이스 바디(2)는 예를 들어 직육면체 형태 또는 원통 형태를 갖는다. 베이스 바디(2)의 제 1 주 표면(2a) 상에는 제 1 콘택 소자(5)가 배치되어 있다. 상기 제 1 주 표면(2a)에 마주 놓인 베이스 바디의 제 2 주 표면(2b) 상에는 제 2 콘택 소자(6)가 배치되어 있다.
상기 콘택 소자(5, 6)들은 예를 들어 금속과 같은 도전성 재료로 이루어진다. 예컨대, 상기 콘택 소자(5, 6)들은 금 및/또는 백금을 함유한다. 또한, 상기 콘택 소자(5, 6)들은 알루미늄으로 이루어지거나 알루미늄을 함유할 수도 있다. 더 나아가 콘택 소자(5, 6)들로는 예컨대 하기의 층 시퀀스를 갖는 다층 금속화층이 사용될 수 있다: Al/TiWN/Ti/Pt/Au 또는 Al/Ti/Pt/Au.
제 1 콘택 소자(5)와 제 2 콘택 소자(6) 사이에 있는 베이스 바디(2)를 지나는 단락 구간은, 본 발명에서 베이스 바디(2)의 두께(d)에 의해 결정되는 길이(h)를 갖는다. 베이스 바디(2)가 기계적으로 충분히 안정적이기 위해서, 상기 베이스 바디는 적어도 100㎛의 두께, 예를 들면 100㎛ 내지 500㎛의 두께, 예컨대 100㎛ 내지 200㎛의 두께를 가져야 한다. 이러한 두께의 결과로 얻어지는 단락 구간(h)은 ? 저항 소자의 저항을 3 내지 10Ω 범위에서 유지하기 위하여 ? 베이스 바디(2)의 도핑이 매우 높게, 예를 들면 1019/㎝3보다 높게 선택되어야 할 정도로 크다. 그러나 이와 같이 길이가 긴 단락 구간은, 예를 들어 적색 발광 다이오드들에 비해 청색 발광 다이오드들을 사용할 경우 출력 하강을 보정하기 위해, 온도에 따른 저항 상승이 매우 적게 한다. 또한, 도 1에 따른 저항 소자(1)의 저항값은 온도 계수가 동일하게 유지될 경우 베이스 바디의 두께 축소에 의해서만 조절될 수 있고, 그 결과 웨이퍼에 의해서는 상이한 저항 소자들이 형성되지 않을 수 있다. 따라서, 저항을 사용 조건에 맞게 적응시키는 것이 용이하지 않다.
도 2를 참조해서는 본 발명에 기재된 저항 소자의 제 1 실시 예가 더욱 상세하게 설명되었다. 도 1의 저항 소자와 달리, 도 2의 저항 소자의 경우에 전류는 제 1 콘택 소자(5)의 전체 표면을 통해서 베이스 바디(5) 내부로 인가되지 않고, 오히려 베이스 바디(2)와 제 1 콘택 소자(5) 사이에는 패시베이션 소자(4)가 존재한다. 패시베이션 소자(4)로서는 예를 들어 이산화 규소 또는 질화 규소로 이루어진 전기 절연 층이 사용되며, 상기 층 내에는 개구가 삽입되었다. 개구 아래쪽에는 리세스(3)가 있고, 상기 리세스에서는 베이스 바디(2)의 재료가 제거되었다. 본 발명의 경우 리세스(3)로서는 예를 들어 기계적으로 또는 레이저 방사선에 의해 베이스 바디(2) 내부에 제공된 보어가 사용된다. 리세스(3) 영역에서는 제 1 콘택 소자(5)가 베이스 바디(2)와 전기적으로 직접 접촉하는 상태로 있다. 이 경우 리세스(3)는 측면(3a)과 바닥면(3b)을 갖고, 상기 측면과 바닥면은 각각 제 1 콘택 소자(5)에 의해 완전히 덮여 있다. 리세스(3)의 깊이에 의해서는, 베이스 바디(2)의 두께(d)가 동일한 경우 제 1 콘택 소자(5)와 제 2 콘택 소자(6) 사이의 간격이 베이스 바디(2)의 제 2 주 표면(2b)에서 조절될 수 있다. 다시 말해, 상기 리세스의 깊이에 의해서는 단 전류 구간(h)이 조절될 수 있음으로써 전기 저항 소자의 저항값이 조절될 수 있다. 또한, 저항은 리세스의 직경(D)에 의해서도 조절될 수 있다. 직경(D)이 크면 클수록, 3차원 전류 수송에 의해 더 많은 전류가 베이스 바디(2)를 통과하여 흐를 수 있다.
예를 들어 규소로 이루어진 베이스 바디의 도펀트 농도는 리세스로 인해 최대 1017/㎝3의 범위에서 선택될 수 있고, 이 경우 베이스 바디(2)의 두께는 적어도 100㎛의 크기로 선택될 수 있으며, 이러한 두께는 저항 소자(1)의 충분한 기계적 안정성을 보장한다. 25℃ 내지 150℃의 온도 상승시에는 ＞2의 저항 상승 인수가 달성될 수 있으며, 이 경우 적어도 3 내지 최대 10Ω의 저항값들이 리세스의 깊이에 의해, 즉 단락 구간의 길이(h)에 의해 조절될 수 있다. 저항 소자(1)의 가로 방향 치수(L)들은 예를 들어 상기 저항 소자의 베이스 면적이 최대 1㎟에 달하도록 채택된다.
도 3의 개략적인 단면도와 관련해서는 본 발명에 기재된 저항 소자(1)의 한 추가 실시 예가 더욱 상세하게 설명되었다. 본 실시 예에서 리세스(3)는 피라미드형으로 형성되었다. 베이스 바디(2)의 제 1 주 표면(2a)으로는 예를 들어 규소 (100)-표면적이 사용된다. 리세스(3)는 이방성 에칭에 의해, 예컨대 KOH를 이용한 습식 화학 에칭에 의해 형성되었다. 이로 인해 피라미드형 리세스가 생성되고, 상기 피라미드형 리세스는 규소 결정 구조에 의해 사전 설정된 약 35.3°의 절반 개구각(aperture angle)(α)을 갖는다. 에칭 과정은, 피라미드가 형성되는 즉시 이방성 에칭의 결과로서 외부의 도움없이 종료된다. 리세스(3) 내부에 제공되는 제 1 콘택 소자(5)와 제 2 콘택 소자(6) 사이의 단락 경로의 길이(h)는 베이스 바디(2)의 제 2 주 표면(2b)에 대한 피라미드 팁의 간격에 의해 결정되었다. 예컨대, 본 발명에서 에칭 마스크로도 사용되는 패시베이션 소자(4) 내 원형 개구의 최대 직경(D)에 의해서는, 베이스 바디(2)의 두께(d)가 사전 설정된 경우 단락 경로의 길이(h)가 간단한 방식으로 조절될 수 있다. 따라서, 저항 소자(1)의 매우 간단한 제조가 가능하다. 유일한 어려움으로는 리세스 및 그와 더불어 제 1 콘택 소자(5)와 베이스 바디(2)의 콘택면의 구조가 복잡함으로써 생겨나는 문제점이 있고, 때문에 리세스(3)의 최대 직경(D)을 결정하기 위해서는 컴퓨터 시뮬레이션 또는 사전 설정된 저항값을 조절하기 위한 시도가 필수적이다.
도 4의 개략적인 평면도를 참조해서는, 본 발명에 기재된 다수의 저항 소자(1)를 제조하기 위한 방법이 더욱 상세하게 설명되었다. 도 4는 웨이퍼(20)의 작은 컷아웃(cut-out)을 평면도로 보여준다. 이 경우 도 4는 4개의 저항 소자(1)를 보여주며, 상기 4개의 저항 소자에서 패시베이션 소자(4) 내에는 상이한 직경(D)을 갖는 개구가 형성되어 있다. 에칭 마스크로 사용되는 패시베이션 소자(4) 내 개구의 크기가 상이하기 때문에, 전술한 에칭 공정에 의해서는 상이한 최대 직경(D) 및 상이한 깊이를 갖는 리세스(3)가 형성된다. 다른 말로 표현하자면, 단일 웨이퍼 상에는 다수의 저항 소자(1)가 형성될 수 있으며, 상기 저항 소자들은 자신들의 리세스(3) 및 그와 더불어 자신들의 저항값에 있어서 서로 구별된다. 이 경우 모든 저항 소자들에 있어서 웨이퍼의 두께 및 도펀트 농도는 동일하다.
도 5a의 개략적인 회로도와 관련하여서는 본 발명에 기재된 조명 장치의 제 1 실시 예가 더욱 상세하게 설명되었다. 상기 조명 장치는 제 1 발광 다이오드 어레인지먼트(7)를 포함하고, 상기 제 1 발광 다이오드 어레인지먼트는 적어도 하나의 제 1 유형의 발광 다이오드(7a)를 포함한다. 제 1 유형의 발광 다이오드(7a)로서는 예를 들어 적색 광을 방출하는 발광 다이오드 칩이 사용된다. 적색 광을 방출하는 상기 발광 다이오드 칩은 이 칩으로부터 방출된 광 세기와 관련하여 상대적으로 높은 온도 의존성을 갖는다. 따라서, 온도가 상승할수록 방출된 광의 세기는 심하게 하강한다.
상기 조명 장치는 또한 제 2 발광 다이오드 어레인지먼트(8)를 구비하고, 상기 제 2 발광 다이오드 어레인지먼트는 적어도 하나의 제 2 유형의 발광 다이오드(8a)를 포함한다. 제 2 유형의 발광 다이오드(8a)로서는 예를 들어 제 1 유형의 발광 다이오드(7a)보다 낮은 온도 의존성을 갖는 청색 광을 방출하는 발광 다이오드가 사용된다. 이 경우 발광 다이오드(8a) 뒤에는 발광 물질이 배치될 수 있으며, 그 결과 발광 상기 다이오드는 백색, 녹색 또는 황색 광을 방출한다. 다시 말하자면, 온도가 상승할수록 제 2 유형의 발광 다이오드(8a)로부터 방출된 광의 세기는 제 1 유형의 발광 다이오드(7a)보다 덜 감소한다. 예를 들어 도 2 및 도 3과 관련하여 기술된 바와 같이, 본 발명에 기재된 저항 소자(1)와 제 2 발광 다이오드 어레인지먼트(8)는 직렬 회로(10)로 서로 연결되었다. 상기 직렬 회로(10)는 제 1 발광 다이오드 어레인지먼트에 병렬로 연결되었다. 그 밖에 조명 장치는 제 1 콘택 포인트(9a) 및 제 2 콘택 포인트(9b)를 갖는다.
저항 소자(1)는 자신의 양의 온도 계수를 토대로 하여, 온도가 상승할수록 저항 소자(1)에서 더 많은 전력이 소비되고 그에 따라 제 2 유형의 발광 다이오드의 제 2 어레인지먼트로부터 더 적은 광이 발생하도록 하여, 온도가 상승에 따라 제 1 유형의 발광 다이오드(7a)의 세기 하강이 보정되도록 한다. 다시 말해, 병렬 회로로 인해 발광 다이오드의 제 2 어레인지먼트(8)에서는 전압이 더 커지고 더 적은 전류가 상기 제 2 어레인지먼트(8)를 통과하는 반면에, 제 1 어레인지먼트(7)는 더 많은 전류가 통과하게 된다. 이러한 방식으로 조명 장치에 의해서는 매우 일정한 컬러 위치를 갖는 혼합 광이 형성될 수 있다.
도 5b를 이용해서는, 조명 장치에 추가의 발광 다이오드 어레인지먼트(18)들이 보충될 수 있다는 사실을 예시적으로 보여주고 있다. 예를 들어 상기 추가의 발광 다이오드 어레인지먼트(18)는 제 2 유형, 제 1 유형 및/또는 또 다른 유형의 발광 다이오드를 포함한다.
본 발명에 기재된 조명 장치들에서는, 발광 다이오드들이 발광 다이오드 칩 및 저항 소자로서 공통의 하우징 내에 배치될 수 있음으로써, 매우 콤팩트한 조명 장치 구조가 얻어진다.
본 발명은 실시 예들을 참조하는 상세한 설명으로 인해 상기 실시 예들에만 한정되지 않는다. 오히려 본 발명은 각각의 새로운 특징 그리고 상기 특징들의 각각의 조합을 포함하며, 상기 특징 또는 특징 조합 자체가 특허청구범위 또는 실시 예들에 명시적으로 기재되어 있지 않더라도, 특히 각각의 특징 조합은 특허청구범위에 포함된 것으로 간주한다.
본 특허 출원서는 독일 특허 출원서 제 102010008603.7호를 우선권으로 주장하며, 상기 우선권 서류의 공개 내용은 인용의 방식으로 본 출원서에 수용된다.

Claims (13)

  1. 반도체 재료로 형성된 베이스 바디(2),
    상기 베이스 바디(2)에 도전 접속된 제 1 콘택 소자(5) 및
    상기 베이스 바디(2)에 도전 접속된 제 2 콘택 소자(6)를 갖는 전기 저항 소자(1)로서,
    상기 베이스 바디(2)는 그 내부에 리세스(3)가 제공되는 제 1 주(主) 표면(2a)을 포함하고,
    상기 제 1 콘택 소자(5)는 상기 리세스(3) 내에서 적어도 국부적으로 상기 베이스 바디(2)에 도전 접속되어 있으며,
    상기 베이스 바디(2)는 상기 제 1 주 표면(2a)의 맞은 편에 배치되는 제 2 주 표면(2b)을 포함하고,
    상기 제 2 콘택 소자(6)는 상기 제 2 주 표면(2b)에서 적어도 국부적으로 상기 베이스 바디(2)에 도전 접속된,
    전기 저항 소자.
  2. 제 1 항에 있어서,
    상기 제 1 주 표면(2a)과 제 1 콘택 소자(5) 사이에 전기적으로 절연되는 패시베이션 소자(4)가 배치된,
    전기 저항 소자.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 콘택 소자(5)와 베이스 바디가 오로지 상기 리세스(3) 영역에서만 상호 도전 접속된,
    전기 저항 소자.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 리세스가 적어도 하나의 측면(3a) 및 적어도 하나의 바닥면(3b)을 가지며,
    상기 적어도 하나의 측면(3a)과 적어도 하나의 바닥면(3b)은 상기 베이스 바디(2) 쪽으로 상기 리세스의 경계를 제한하고, 그리고
    상기 적어도 하나의 측면(3a)과 적어도 하나의 바닥면(3b)은 상기 제 1 콘택 소자(5)와 완전히 직접 접촉하는,
    전기 저항 소자.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 리세스가 피라미드형으로 형성되어 있으며, 상기 피라미드의 팁(tip)은 상기 제 2 주 표면(2b) 쪽을 향하는,
    전기 저항 소자.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 리세스의 적어도 하나의 측면(3a) 및 적어도 하나의 바닥면(3b)이 애칭 공정의 흔적들을 갖는,
    전기 저항 소자.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    양의 온도 계수를 갖는,
    전기 저항 소자.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 베이스 바디(2)가 도핑된 규소로 이루어지고, 도펀트 농도는 적어도 1015 ㎝-3 및 최대 1017 ㎝-3에 달하는,
    전기 저항 소자.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 베이스 바디(2)가 적어도 100㎛의 두께를 갖는,
    전기 저항 소자.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제 1 주 표면(2a) 및/또는 제 2 주 표면(2b)이 최대 1㎟의 베이스 면적을 갖는,
    전기 저항 소자.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 따른 다수의 전기 저항 소자(1)를 제조하기 위한 방법으로서,
    반도체 재료로 이루어진 웨이퍼(20)를 제공하는 단계,
    상기 웨이퍼(20)의 제 1 주 표면(20a) 상에 패시베이션 소자(4)를 배치하는 단계,
    상기 패시베이션 소자(4) 내에 개구들을 국부적으로 형성하는 단계 ? 상기 개구들 내에서는 각각 반도체 재료가 노출되어 있음 ?,
    리세스(3)들을 형성하기 위하여 상기 개구들 내에서 노출되어 있는 반도체 재료에 습식 화학 에칭 공정을 실시하는 단계, 그리고
    적어도 다수의 리세스들 내에 제 1 콘택 소자(5)들을 제공하는 단계를 포함하는,
    전기 저항 소자의 제조 방법
  12. 제 11 항에 있어서,
    상기 리세스들 중 적어도 2개의 리세스가 서로 상이한 최대 직경(D)을 갖는,
    전기 저항 소자의 제조 방법.
  13. 적어도 하나의 제 1 유형의 발광 다이오드(7a)를 포함하는 제 1 발광 다이오드 어레인지먼트(7),
    적어도 하나의 제 2 유형의 발광 다이오드(8a)를 포함하는 제 2 발광 다이오드 어레인지먼트(8) 및
    제 1 항 내지 제 10 항 중 어느 한 항에 따른 전기 저항 소자(1)를 갖는 조명 장치로서,
    상기 제 1 유형의 발광 다이오드(7a)들은 상기 제 2 유형의 발광 다이오드(8a)들과는 다른 온도 의존성을 갖고,
    상기 저항 소자(1)와 제 2 발광 다이오드 어레인지먼트(8)가 직렬 회로(10)를 형성하고, 그리고
    상기 직렬 회로(10)와 제 1 발광 다이오드 어레인지먼트(7)가 병렬 회로를 형성하는,
    조명 장치.
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