CN116230568A - 半导体装置的制造方法 - Google Patents
半导体装置的制造方法 Download PDFInfo
- Publication number
- CN116230568A CN116230568A CN202211502156.0A CN202211502156A CN116230568A CN 116230568 A CN116230568 A CN 116230568A CN 202211502156 A CN202211502156 A CN 202211502156A CN 116230568 A CN116230568 A CN 116230568A
- Authority
- CN
- China
- Prior art keywords
- film
- etching
- region
- semiconductor device
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 104
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 35
- 238000000034 method Methods 0.000 title claims abstract description 32
- 238000005530 etching Methods 0.000 claims abstract description 58
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 238000001020 plasma etching Methods 0.000 claims abstract description 32
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 10
- 238000005520 cutting process Methods 0.000 claims description 3
- 238000004020 luminiscence type Methods 0.000 claims description 2
- 239000011159 matrix material Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 41
- 238000010586 diagram Methods 0.000 description 18
- 239000000047 product Substances 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 239000007795 chemical reaction product Substances 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
- H01L22/26—Acting in response to an ongoing measurement without interruption of processing, e.g. endpoint detection, in-situ thickness measurement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Inorganic Chemistry (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Drying Of Semiconductors (AREA)
Abstract
提供能够高精度地检测蚀刻的终点的半导体装置的制造方法。在半导体基板的元件区域形成半导体元件，在半导体基板的切割线区域的一个主面即上表面之上附加至少一个凸起，向切割线区域的上表面之上进行膜的形成，在膜的形成中，以膜覆盖至少一个凸起的侧面的第一台阶、膜的上表面具有第二台阶的方式形成膜，进行膜的等离子体蚀刻，在等离子体蚀刻中，基于在膜的等离子体蚀刻中生成的生成物的发光的强度，检测等离子体蚀刻的终点。
Description
技术领域
本发明涉及半导体装置的制造方法。
背景技术
在专利文献1中，公开了为了形成接触孔而使用等离子体蚀刻装置对层间绝缘膜进行蚀刻的方法。该方法具有使用蚀刻终点检测装置对层间绝缘膜的蚀刻的终点进行检测的步骤，该蚀刻终点检测装置通过从等离子体蚀刻装置的等离子体区域放出的特定波长的光的发光强度的变化来测定蚀刻的终点。
专利文献1：日本特开平11-003882号公报
在基于蚀刻中生成的生成物的发光的强度而检测蚀刻的终点的情况下，如果该发光的强度弱则蚀刻的终点的检测精度下降。
发明内容
本发明就是为了解决上述问题而提出的，其目的在于提供一种能够增强在蚀刻中生成的生成物的发光的强度，由此高精度地检测蚀刻的终点的半导体装置的制造方法。
本发明的半导体装置的制造方法是，在半导体基板的元件区域形成半导体元件，在半导体基板的切割线区域的一个主面即上表面之上附加至少一个凸起，向切割线区域的上表面之上进行膜的形成，在膜的形成中，以膜覆盖至少一个凸起的侧面的第一台阶、膜的上表面具有第二台阶的方式形成膜，进行膜的等离子体蚀刻，在等离子体蚀刻中，基于在膜的等离子体蚀刻中生成的生成物的发光的强度，检测等离子体蚀刻的终点。
发明的效果
根据本发明，提供了能够高精度地检测蚀刻的终点的半导体装置的制造方法。
附图说明
图1是示出实施方式1的半导体装置的制造方法的制造中途的状态的图。
图2是示出实施方式1的半导体装置的制造方法的制造中途的状态的图。
图3是示出实施方式1的半导体装置的制造方法的制造中途的状态的图。
图4是示出实施方式1的半导体装置的制造方法的制造中途的状态的图。
图5是示出实施方式1的半导体装置的制造方法的制造中途的状态的图。
图6是示出实施方式1的半导体装置的制造方法的制造中途的状态的图。
图7是示出实施方式2的半导体装置的制造方法的制造中途的状态的图。
图8是示出实施方式1的半导体装置的制造方法的制造中途的状态的图。
图9是示出实施方式1的半导体装置的制造方法的制造中途的状态的图。
图10是示出实施方式1的半导体装置的制造方法的制造中途的状态的图。
图11是示出设置于切割线区域的凸起的配置的一个例子的图。
图12是示出实施方式1的半导体装置的图。
图13是示出半导体基板的元件区域和切割线区域的图。
图14是示出实施方式1的半导体装置的制造方法的流程图。
具体实施方式
<A.实施方式1>
<A-1.前言>
在制造半导体装置时使用的方法之一是蚀刻。例如，当在层间绝缘膜形成接触孔时，使用等离子体蚀刻。
如果蚀刻时间短，则不能充分执行蚀刻，发生例如接触孔未能够到达扩散区域或下层配线而引起非导通这样的问题。反之，如果蚀刻时间长，则过度地执行蚀刻，发生例如将扩散区域或下层配线过蚀刻，使基底层大受损伤这样的问题。在由于经过了预定的时间而结束蚀刻的情况下，难以抑制这样的问题。
在更合适的时机(timing)结束蚀刻的方法之一是使用蚀刻终点检测装置(EndPoint Detector，以下简称为EPD)，基于蚀刻的生成物的发光强度来检测蚀刻的终点的方法。然而，在例如通过蚀刻来形成接触孔的情况下，如果被蚀刻面积(即，在蚀刻时使用的抗蚀层的开口面积)小，从等离子体区域放出的蚀刻的生成物的发光强度弱，则即便使用EPD也难以提高蚀刻终点的精度。
以下，在本实施方式中，以在元件区域通过蚀刻来形成接触孔的情况为例，说明能够高精度地检测蚀刻的终点的方法。但是，以下说明的方法也能够应用于通过蚀刻来形成接触孔的情况以外的情况。例如，还能够应用于以下情况，即，当在半导体基板之上形成第一金属层和第二金属层的情况下，形成用于连接第一金属层和第二金属层的通孔。
<A-2.制造方法>
图14是示出本实施方式的半导体装置的制造方法的流程图。
首先，在步骤S1中，准备半导体基板3。半导体基板3如图13所示具有元件区域1和切割线区域2。以下，作为一个例子而设想半导体基板3是硅半导体的半导体基板的情况进行说明。但是，半导体基板3也可以是硅半导体以外的半导体的半导体基板。例如，半导体基板3也可以是SiC半导体或GaN半导体的半导体基板。半导体基板3具有彼此相对的一个主面和另一个主面。
半导体基板3是n型的硅半导体基板。使用p型的硅半导体基板作为半导体基板3，也能够制造具有与使用n型的硅半导体基板作为半导体基板3的情况同样的功能和效果的半导体装置。在使用p型的硅半导体基板作为半导体基板3的情况下，所制造的半导体装置的各区域的导电型与半导体基板3是n型的硅半导体基板的情况相反。
半导体基板3所包含的杂质的浓度是根据所制造的半导体基板的耐压而适当选择的。半导体基板3包含例如砷或磷等作为n型杂质。半导体基板3的n型杂质的浓度例如是1.0E+12/cm3～1.0E+15/cm3。
接下来，在步骤S2中，分别在半导体基板3的元件区域1部分地形成半导体元件的构造。在步骤S2中，通过例如离子注入或外延生长等工序而部分地形成半导体元件的构造。各元件区域1包含流过主电流的有源区域和用于保持半导体装置的耐压的末端区域。在俯视观察时，末端区域将有源区域的周围包围。能够在末端区域适当选择地设置例如公知的耐压保持构造。另外，如图13所示，在半导体基板3，各元件区域1由切割线区域2包围。即，有源区域由切割线区域2包围。
接下来，在步骤S3中，如图1、10以及11所示，在切割线区域2的一个主面即上表面3a之上形成凸起4。图11是放大示出图13的区域20的图，是示出凸起4的面内的配置的一个例子的图。图1是图11的A-A线处的剖视图。图10是放大示出图1的凸起4的附近的图，是示出凸起4的详细结构的一个例子的图。
如图11所示，多个凸起4之中的至少一部分例如在切割线区域2沿半导体基板3的面内的某个方向即X方向排列多个而形成。
如图11所示，多个凸起4之中的至少一部分例如在切割线区域2沿半导体基板3的面内的X方向和与X方向交叉的Y方向排列多个而以矩阵状形成。
凸起4除了如图11所示那样配置以外，也可以进一步以其它方式配置。
在后述的步骤S4中，以覆盖凸起4的侧面的台阶4a的方式形成的被蚀刻膜5(参照图2)追随凸起4的形状而立体地形成。由此，与俯视观察时的被蚀刻膜5的面积相比，被蚀刻膜5的上表面的表面积，即被蚀刻面积变大。被蚀刻膜5的上表面的表面积变大，由此在后述的步骤S5的等离子体蚀刻中被蚀刻膜5被蚀刻而生成的生成物的发光强度变得更大。凸起4在面内方向上细微地配置，由此被蚀刻膜5的上表面的表面积变得更大。例如，凸起4如图11所示，在切割线区域2的上表面3a的将凸起4的台阶4a的大小的十倍作为一条边的长度的正方形区域21内形成大于或等于四个。
凸起4的配置只要能够增大在步骤S4中形成的被蚀刻膜5的上表面的表面积即可。凸起4也可以在切割线区域2以条带状配置。另外，凸起4也可以是例如在面内具有细微的图案的一个凸起。
凸起4可以如图1所示侧面共面，也可以侧面不共面。凸起4也可以如图8所示，是在面内方向所占据的区域根据高度方向的位置而不同，侧面的台阶4b为台阶状的台阶这样的凸起。在图8中，作为例子示出了凸起4的侧面的台阶4b是两阶的台阶状的台阶的情况，但是凸起4的侧面的台阶也可以是大于三阶的台阶状的台阶。通过台阶4b是台阶状的台阶，从而追随凸起4的形状而形成的被蚀刻膜5的上表面的表面积变得更大。
如图10所示，凸起4包含例如TEOS(Tetraethyl orthosilicate、正硅酸乙酯)层11、SiN层10以及多晶硅层12。TEOS层11、SiN层10以及多晶硅层12从接近半导体基板3一侧开始按TEOS层11、SiN层10、多晶硅层12的顺序层叠。此外，虽然在图1中未图示，但可以在元件区域1的有源区域之上，也与图10示出的切割线区域2之上的凸起4同样地，形成有层叠了TEOS层、SiN层及多晶硅层的膜。例如，在有源区域形成作为层间绝缘膜的TEOS层、作为衬垫绝缘膜的SiN层以及作为电阻体的多晶硅层。凸起4例如通过与在有源区域之上层叠TEOS层、SiN层以及多晶硅层相同的工序，作为层叠了TEOS层11、SiN层10以及多晶硅层12的凸起而形成。通过与在有源区域形成膜相同的工序形成凸起4，能够抑制制造成本地将凸起4设置于切割线区域2。多个凸起4之中的一部分也可以是包含TEOS层11、SiN层10以及多晶硅层12的凸起。
接下来，在步骤S4中，如图2以及图6所示形成被蚀刻膜5。图6是放大示出图2之中的凸起4的附近的图。被蚀刻膜5以被蚀刻膜5覆盖凸起4的侧面的台阶4a的方式形成。通过这样形成，在被蚀刻膜5的上表面也形成台阶5a。由此，与没有凸起4的情况相比，被蚀刻膜5的上表面的表面积增加。
被蚀刻膜5例如是TEOS膜。被蚀刻膜5也可以是包含多个层的膜。被蚀刻膜5例如如图9所示包含TEOS层8a、SOG(Spin On Glass，旋涂玻璃)层9以及TEOS层8b。
接下来，在步骤S5中，执行被蚀刻膜5的等离子体蚀刻。在执行被蚀刻膜5的等离子体蚀刻时，预先如图3所示在被蚀刻膜5之上形成光致抗蚀层6。光致抗蚀层6以在形成接触孔7的区域(参照图4)和切割线区域2的设置有凸起4的区域具有开口的方式形成。
在步骤S5中，执行与接触孔7对应的部分的被蚀刻膜5和凸起4周围的被蚀刻膜5的蚀刻。将被蚀刻膜5之中的在元件区域1的上表面3a之上形成的部分选择性地蚀刻，在步骤S5结束后，在被蚀刻膜5如图4所示形成有接触孔7。
在步骤S5的等离子体蚀刻中，在从等离子体区域放出的光中包含被蚀刻膜5被等离子体蚀刻而生成的生成物的发光。在步骤S5中，对被蚀刻膜5被等离子体蚀刻而生成的生成物的发光的强度进行检测，基于该发光的强度来检测蚀刻终点。例如，在使用包含CF4的气体的等离子体对被蚀刻膜5即TEOS膜进行蚀刻的情况下，基于通过SiO2+4F→SiF4+O2的反应生成的SiF4的发光的强度来检测蚀刻终点。
被蚀刻膜5被等离子体蚀刻而生成的生成物的发光的强度使用例如EPD来检测。在步骤S5中，例如预先设定对于被蚀刻膜5被等离子体蚀刻而生成的生成物的发光的强度来说的基准值，在被蚀刻膜5被等离子体蚀刻而生成的生成物的发光的强度变得低于该基准值的时间点，判定为被蚀刻膜5的蚀刻结束，结束等离子体蚀刻。
被蚀刻膜5以覆盖台阶4a的方式形成，被蚀刻膜5的上表面的表面积增加，因此被蚀刻膜5被等离子体蚀刻而生成的生成物的发光的强度变大。因此，能够高精度地检测蚀刻终点。例如，即使在元件区域1处被蚀刻膜5被蚀刻的面积小的情况下，也能够高精度地检测蚀刻终点。
接下来，在步骤S6中，形成半导体元件的剩余的构造。由此，如图5所示，在元件区域1形成半导体元件101。在步骤S6中，例如如图5所示，将电极13以通过接触孔7与半导体基板3电连接的方式形成。在图5中省略了半导体基板3内部的构造以及半导体基板3的下表面侧的构造。
接下来，在步骤S7中，沿切割线区域2执行切割。由此，得到单片化的半导体装置。
如以上说明的那样，在本实施方式的半导体装置的制造方法中，在切割线区域2的上表面3a之上附加至少一个凸起4，在切割线区域2的上表面3a之上，以被蚀刻膜5覆盖至少一个凸起4的侧面的台阶4a、被蚀刻膜5的上表面具有台阶5a的方式形成被蚀刻膜5。然后，在被蚀刻膜5的等离子体蚀刻中，基于在被蚀刻膜5的等离子体蚀刻中生成的生成物的发光的强度而检测等离子体蚀刻的终点。以覆盖台阶4a的方式形成的被蚀刻膜5形成为被蚀刻膜5的上表面具有台阶5a。被蚀刻膜5的上表面的表面积增加与台阶5a相应的量，被蚀刻膜5的上表面的表面积变得大于俯视观察时的被蚀刻膜5的面积。由此，在步骤S5的蚀刻中被蚀刻膜5被削减的量增加，因此由此产生的反应生成物增加，该反应生成物的发光强度变大。由此，能够高精度地检测蚀刻的终点。通过高精度地检测蚀刻的终点，能够例如抑制蚀刻不足以及抑制基底层的蚀刻过度。
步骤S5的等离子体蚀刻可以是各向异性蚀刻，也可以是各向同性蚀刻。在各向同性蚀刻的情况下，如图12所示，在凸起4的侧壁不残留被蚀刻膜5，因此在被蚀刻膜5的等离子体蚀刻中生成的生成物的发光的衰减变得急剧，能够更高精度地检测终点。
在步骤S5的等离子体蚀刻是各向同性蚀刻的情况下，得到如下半导体装置100，即，在俯视观察时在形成了半导体元件的元件区域1的周围具有切割线区域2，在切割线区域2的上表面3a之上具有至少一个凸起4，在至少一个凸起4各自没有设置覆盖侧面的膜。该至少一个凸起4的至少任意一个包含例如TEOS层11、SiN层10以及多晶硅层12。半导体装置100可以是包含切割前的半导体基板3整体的半导体装置，也可以是通过切割而将各元件区域1单片化后的半导体装置。在切割中，半导体基板3并非必须是以切割线区域2整体进行切断，也可以以比切割线区域2的宽度更窄的区域进行切断。因此，被切割而单片化后的半导体装置100例如也可以在外周部具有切割线区域2，在该切割线区域2在上表面3a之上具有至少一个凸起4，在至少一个凸起4各自没有设置覆盖侧面的膜。
<B.实施方式2>
在本实施方式的半导体装置的制造方法中，如图7所示，在半导体基板3形成凹部30。除了形成凹部30，本实施方式的半导体装置的制造方法与实施方式1的半导体装置的制造方法相同。
例如，在步骤S3中形成凸起4后，并且在步骤S4中形成被蚀刻膜5前，执行半导体基板3的上表面3a的没有形成凸起4的区域的蚀刻，由此形成凹部30。另外，例如在步骤S3中形成凸起4前，执行半导体基板3的上表面3a的除形成凸起4的区域以外的区域的蚀刻，由此形成凹部30，然后，在步骤S3中形成凸起4。
通过形成凹部30，从而凸起4的侧面的台阶变得更大，其结果，以覆盖凸起4的侧面的方式形成的被蚀刻膜5的上表面的表面积变得更大。因此，在步骤S5的蚀刻中被蚀刻膜5被削减的量进一步增加，因此由此产生的反应生成物进一步增加，该反应生成物的发光强度变得更大。由此，能够更高精度地检测蚀刻的终点。由此，能够例如抑制蚀刻不足以及抑制基底层的蚀刻过度。
此外，能够自由组合各实施方式，或者将各实施方式适当地变形、省略。
标号的说明
1元件区域，2切割线区域，3半导体基板，3a上表面，4凸起，4a、4b、5a台阶，5被蚀刻膜，6光致抗蚀层，7接触孔，8a、8b、11TEOS层，9SOG层，10SiN层，12多晶硅层，13电极，30凹部，100半导体装置，101半导体元件。
Claims (9)
1.一种半导体装置的制造方法，
在半导体基板的元件区域形成半导体元件，
在所述半导体基板的切割线区域的一个主面即上表面之上附加至少一个凸起，
向所述切割线区域的所述上表面之上进行膜的形成，
在所述膜的所述形成中，以所述膜覆盖所述至少一个凸起的侧面的第一台阶、所述膜的上表面具有第二台阶的方式形成所述膜，
进行所述膜的等离子体蚀刻，
在所述等离子体蚀刻中，基于在所述膜的所述等离子体蚀刻中生成的生成物的发光的强度，检测所述等离子体蚀刻的终点。
2.根据权利要求1所述的半导体装置的制造方法，其中，
在所述膜的所述形成中，将所述膜还形成于所述元件区域的所述上表面之上；
在所述等离子体蚀刻中，选择性地蚀刻所述膜之中的在所述元件区域的所述上表面之上形成的部分。
3.根据权利要求1或2所述的半导体装置的制造方法，其中，
在形成所述至少一个凸起前，在所述切割线区域对所述上表面的除附加所述至少一个凸起的区域以外的区域进行蚀刻，或者，在形成所述至少一个凸起后且在形成所述膜前，在所述切割线区域对所述上表面的除附加了所述至少一个凸起的区域以外的区域进行蚀刻，由此使得所述第一台阶更大。
4.根据权利要求1至3中任意一项所述的半导体装置的制造方法，其中，
所述第一台阶是大于或等于两阶的台阶状的台阶。
5.根据权利要求1至4中任意一项所述的半导体装置的制造方法，其中，
所述膜包含第一TEOS层、SOG层以及第二TEOS层。
6.根据权利要求1至5中任意一项所述的半导体装置的制造方法，其中，
所述至少一个凸起是多个凸起，
所述多个凸起的至少一部分在所述半导体基板的所述切割线区域的所述上表面之上沿所述上表面的面内的第一方向排列配置。
7.根据权利要求1至5中任意一项所述的半导体装置的制造方法，其中，
所述至少一个凸起是多个凸起，
所述多个凸起的至少一部分在所述半导体基板的所述切割线区域的所述上表面之上，沿所述上表面的面内的第一方向以及与所述第一方向交叉的第二方向分别排列多个而以矩阵状配置。
8.根据权利要求1至7中任意一项所述的半导体装置的制造方法，其中，
所述至少一个凸起是多个凸起，
在所述半导体基板的切割线区域的所述上表面的将所述第一台阶的大小的十倍作为一条边的长度的正方形区域内，配置所述多个凸起之中的大于或等于四个凸起。
9.根据权利要求1至8中任意一项所述的半导体装置的制造方法，其中，
所述至少一个凸起中的至少一个包含多晶硅层、SiN层以及TEOS层。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021-197041 | 2021-12-03 | ||
| JP2021197041A JP2023082980A (ja) | 2021-12-03 | 2021-12-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116230568A true CN116230568A (zh) | 2023-06-06 |
Family
ID=86382018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211502156.0A Pending CN116230568A (zh) | 2021-12-03 | 2022-11-28 | 半导体装置的制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2023082980A (zh) |
| CN (1) | CN116230568A (zh) |
| DE (1) | DE102022130685A1 (zh) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH113882A (ja) | 1997-06-12 | 1999-01-06 | Sony Corp | コンタクトホール形成のための層間絶縁膜のエッチング方法 |
-
2021
- 2021-12-03 JP JP2021197041A patent/JP2023082980A/ja active Pending
-
2022
- 2022-11-21 DE DE102022130685.2A patent/DE102022130685A1/de active Pending
- 2022-11-28 CN CN202211502156.0A patent/CN116230568A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| DE102022130685A1 (de) | 2023-06-07 |
| JP2023082980A (ja) | 2023-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI607574B (zh) | 二極體、靜電放電保護電路及其製造方法 | |
| US8563393B2 (en) | Method for manufacturing semiconductor device | |
| US10916468B2 (en) | Semiconductor device with buried local interconnects | |
| JP5572924B2 (ja) | 半導体装置の製造方法 | |
| KR20160113042A (ko) | 발광 다이오드를 포함하는 광전자 디바이스 | |
| CN101179046A (zh) | 硅片浅沟槽隔离刻蚀的方法 | |
| US10403725B2 (en) | Method for processing a semiconductor workpiece and semiconductor device | |
| US10446409B2 (en) | Method of manufacturing semiconductor device | |
| US10910319B2 (en) | Method of manufacturing semiconductor device | |
| CN113517233A (zh) | 半导体结构及其制备方法 | |
| US11222851B2 (en) | Method of manufacturing semiconductor device | |
| CN116230568A (zh) | 半导体装置的制造方法 | |
| US7923330B2 (en) | Method for manufacturing a semiconductor device | |
| CN112614849B (zh) | 三维存储器结构及其制备方法 | |
| US7588948B2 (en) | Test structure for electrically verifying the depths of trench-etching in an SOI wafer, and associated working methods | |
| CN112185969B (zh) | 三维存储器结构及其制备方法 | |
| US10020362B2 (en) | Semiconductor device and method of manufacturing the same | |
| CN114188393A (zh) | 具有多厚度缓冲介电层的扩展漏极金属氧化物半导体设备 | |
| KR20100079575A (ko) | 바이폴라 트랜지스터 및 그 제조 방법 | |
| US20240113171A1 (en) | Semiconductor device and method of manufacturing the same | |
| US20230282735A1 (en) | Semiconductor device and method of manufacturing the same | |
| US11942359B2 (en) | Reduced semiconductor wafer bow and warpage | |
| US20240063059A1 (en) | Method of manufacturing semiconductor device | |
| KR20090067818A (ko) | 상변화 기억 소자의 제조방법 | |
| JP2022122969A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |