KR20120135175A - 온도 독립형 기준 회로 - Google Patents

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KR20120135175A
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transistor
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데이비드 쿵
리프 룬드
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파워 인티그레이션즈, 인크.
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Abstract

온도 독립형 기준 회로는 공통 연결된 베이스를 갖는 제1 및 제2 바이폴라 트랜지스터를 포함한다. 제1 및 제2 저항은 제2 바이폴라 트랜지스터의 이미터와 접지 사이에 직렬로 연결된다. 제1 및 제2 저항은 각각 제1 및 제2 저항값 R1 및 R2와, 제3 및 제2 온도 계수 TC3 및 TC2를 갖는다. 저항값들은 제1 및 제2 바이폴라 트랜지스터의 베이스-이미터 전압 간의 차이의 온도 계수 TC1이 실질적으로 TC2 × (R2 / (R1+R2)) + TC3 × (R1 / (R1+R2))와 동일하여, 온도에 걸쳐 실질적으로 일정한 기준 전류가 제1 및 제2 바이폴라 트랜지스터를 통해 흐르게 하는 것이다. 노드와 제2 바이폴라 트랜지스터의 콜렉터 사이에 연결된 제3 저항은 노드에서 발생되는 기준 전압이 온도에 걸쳐 실질적으로 일정하게 하는 것이다.

Description

온도 독립형 기준 회로{TEMPERATURE INDEPENDENT REFERENCE CIRCUIT}
본 개시물은 일반적으로 온도 독립형 기준 회로의 분야에 관한 것이고, 더 구체적으로는 반도체 칩 상에 제조된 온도 독립적인 전압 기준 및 온도 독립적인 전류 기준 회로에 관한 것이다.
온도 독립형 기준 회로는 수년 동안 집적 회로(IC)에서 널리 사용되어 왔다. 온도 독립형 기준 회로의 목적은 온도에 대해 실질적으로 일정한 기준 전압 및/또는 기준 전류를 생성하는 것이다. 종래 기술의 IC들에서는, 온도 보정된 기준 전압 및 온도 보정된 기준 전류가 종종 동일한 실리콘 칩 상에서 별개의 회로들을 이용하여 생성되었다. 전형적으로, 온도 독립적인 전압 기준이 먼저 유도되고, 그 다음 온도 독립적인 전압을 이용하여 온도 독립적인 전류가 유도된다. 그러나, 이러한 접근방식의 단점은 기준 전압과 기준 전류를 별도로 생성하기 위해 이용되는 회로가 통상적으로 복잡하고, 전형적으로 반도체(예를 들어, 실리콘) 다이의 큰 면적을 점유한다는 것이다.
본 발명은 첨부 도면의 각 도면에서 제한이 아닌 예시에 의해 설명된다.
도 1은 집적 회로(IC) 상에서 온도 보정된 기준 전압 및 온도 보정된 기준 전류 둘 다를 동시에 생성하기 위한 온도 독립형 기준 회로의 개략적인 회로도이다.
도 2는 집적 회로(IC) 상에서 온도 보정된 기준 전압 및 온도 보정된 기준 전류 둘 다를 동시에 생성하기 위한 온도 독립형 기준 회로의 다른 예시적인 개략적인 회로도이다.
이하의 설명에서는, 본 발명의 완전한 이해를 제공하기 위해, 장치 유형, 도전형, 전압, 컴포넌트값, 구성 등과 같은 구체적인 세부사항들이 제시된다. 그러나, 관련 기술분야에 통상의 지식을 가진 자들은, 이러한 구체적인 세부사항들이 기술된 실시예들을 구현하는 데에 필요하지 않을 수도 있음을 알 것이다.
소정의 회로 구성에서 특정한 트랜지스터 유형(예를 들어, N채널 전계 효과 트랜지스터)을 이용하는 IC가 개시되지만, 대안적인 실시예에서 다른 트랜지스터 유형들(예를 들어, P채널)도 이용될 수 있음을 알아야 한다. 또 다른 실시예들에서, 예시에 의해 보여진 MOSFET(metal-oxide-semiconductor field-effect transistor) 장치의 일부 또는 전부가 BJT(bipolar junction transistor), IGFET(insulated gate field effect transistor), 또는 트랜지스터 기능을 제공하는 다른 장치 구조로 대체될 수 있다. 또한, 집적 회로, 및 전압 및/또는 전류 기준 회로 기술분야의 지식을 가진 자들은 도면들에서 예시에 의해 보여진 것들과 같은 트랜지스터 장치들이 다른 트랜지스터 장치 구조들과 통합될 수 있고, 또는 상이한 장치들이 공통의 접속 및 반도체 영역(예를 들어, N웰, 기판 등)을 공유하도록 하는 방식으로 다르게 제조 또는 구성될 수 있음을 이해할 것이다. 본 개시의 목적을 위해, "접지" 또는 "접지 전위"는 회로 또는 IC의 모든 다른 전압 또는 전위가 그에 대하여 정의되거나 측정되는 기준 전압 또는 전위를 칭하는 것이다.
도 1은 IC 상에서 온도 보정된(temperature-compensated) 기준 전압 및 온도 보정된 기준 전류 둘 다를 동시에 발생시키기 위한 온도 독립형 기준 회로(100)의 개략적 회로도이다 (본 출원의 맥락에서, "IC"라는 용어는 모놀리식 장치와 유사한 의미를 갖는 것으로 간주된다). 온도 독립형 기준 회로(100)는 NPN 바이폴라 트랜지스터 Q1, Q2, Q3 및 Q4를 포함한다. 트랜지스터 Q1 및 Q2는 정합된(matched) 장치들로서, Q1은 Q2의 이미터 크기에 대하여 "a"의 이미터 크기 비를 가지며, 여기에서 "a"는 1보다 큰 정수이다. Q2의 이미터는 접지에 연결된 것으로 보여진다. Q1의 이미터인 노드 VX는 직렬 접속된 저항 R1 및 R2를 통해 접지에 연결된다. 도시된 실시예에서, 온도 독립적인 전류 기준 IREF는 저항 R1 및 R2를 통해 흐르고, 여기에서 IREF=VX/(R1+R2)이다. Q1의 콜렉터인 노드(102)는 Q3의 베이스 및 저항 R3의 단부에 연결된다. R3의 다른 단부인 노드(103)는 트랜지스터 Q4의 이미터에 연결된다. 노드(103)는 이하에 더 상세하게 설명되는 바와 같이, 온도 독립적인 전류 기준 IREF로부터 유도되는 온도 독립적인 전압 기준 VREF를 제공한다.
도 1의 예를 계속하면, 트랜지스터 Q4의 베이스는 Q3의 콜렉터, P채널 금속 산화물 반도체 전계 효과 트랜지스터(PMOS) MP1의 드레인, 및 저항 R4에 공통으로 연결된다. R4의 다른 단부와 MP1의 소스는 전압 공급 전위 VDD에 접속된다. MP1의 게이트는 회로의 적절한 동작을 보장하는 파워업(PU) 신호를 수신하도록 연결된다. 파워업에서, VDD는 접지 전위로부터 램프업하고, PU는 전류를 Q4의 베이스 내로 드라이브하기 위해 초기에는 로우(low)이다. VDD가 회로(100)가 동작하기에 충분히 높은 전위에 도달하면, 파워업 신호 PU는 하이로 천이하고, 그에 의해 MP1을 턴오프한다.
온도 독립형 기준 회로(100)는 VDD와 Q4의 콜렉터 사이에 연결된 PMOS 트랜지스터 MP2를 더 포함한다. MP2의 게이트 및 드레인은 NPN 트랜지스터 Q1 및 Q2를 갖는 전류 미러 구성에서 정합된 PMOS 트랜지스터 MP3 및 MP4의 게이트들에 공통으로 연결되어, IC 상의 다른 어딘가에서의 출력을 위해 MP4를 통해 온도 독립적인 전류 기준 IREF를 반사시킨다. 본 기술분야의 당업자들은 도 1의 회로가 온도 보정된 전류 IREF를 생성하며, 이 전류는 노드(103)에서 온도 보정된 전압 VREF를 생성하기 위해 이용됨을 알 것이다. 이 결과를 얻기 위해, 저항 R3 및 R1은 M의 비를 가지며 정합되고, 이는 이들이 IC 상에 동일한 재료로 제조된다는 사실로 인해, 저항의 동일한 온도 계수를 갖는다는 것을 의미한다. 일 실시예에서, R1 및 R3는 P형 도펀트가 주입 또는 확산된 반도체 재료를 포함한다.
온도 계수 TC는 온도가 1℃만큼 변할 때의 물리적 속성의 상대적인 변화로서 정의될 수 있다. 저항 R3 및 R1의 온도 계수 TC3는 양(positive)이며, △VBE의 양의 온도 계수 TC1보다 크다. 구체적으로, △VBE는 트랜지스터 Q1의 베이스-이미터에 걸친 전압과 트랜지스터 Q2의 베이스-이미터에 걸친 전압 간의 차이이다. 저항 R2는 저항 R3 및 R1에 비해 상이한 재료 유형(예를 들어, 폴리실리콘)으로 제조된다. R2의 온도 계수 TC2도 양이지만, TC1보다 작다. 이 회로가 적절하게 동작하고 있을 때, Q1 및 Q2를 통해 흐르는 전류는 전류 미러 트랜지스터 MP2 및 MP3에 의해 동일해지게 되며, 직렬 접속된 저항 R1 및 R2에 걸쳐 △VBE를 만든다. R1/R2의 저항비는 TC1 = TC2 × (R2/(R1+R2)) + TC3 × (R1/(R1+R2))이도록 선택된다. 이는 합성 저항 R1 + R2에서의 온도에 걸친 변화가 △VBE에서의 온도에 걸친 변화와 동일하게 하여, 온도에 걸쳐 일정한 전류 IREF가 R1 및 R2를 통해 흐르게 한다.
온도 독립형 기준 회로(100)의 동작을 더 잘 이해하기 위해, 온도 독립적인 전류 기준 IREF는 수학식에 의해 수학적으로 표현될 수 있다.
Figure pat00001
온도 독립적인 전류 기준 IREF를 달성하기 위해, △VBE에서의 퍼센트 변화(percent change)는 총 저항 (R1+R2)에서의 퍼센트 변화와 동일해야 한다. 더 보여지는 바와 같이, △VBE에서의 퍼센트 변화는 이하의 수학식 2에 의해 계산될 수 있다.
Figure pat00002
여기에서, △VBEF는 최종 온도에서의 Q1과 Q2 간의 베이스-이미터 전압의 차이를 나타내고, △VBEI는 초기 온도에서의 Q1과 Q2 전압 간의 베이스-이미터 전압의 차이를 나타낸다.
본 기술분야의 지식을 가진 자에게, △VBE는 이하의 수학식에 기초하여 결정될 수 있다는 것이 알려져 있다.
Figure pat00003
여기에서, ln은 자연로그이고, "a"는 Q2에 대한 Q1의 상대적인 크기 비이고, VT는 온도가 변화함에 따라서만 변화하는 상수이다. 이는 아래에 나타낸, △VBE의 퍼센트 변화를 VT의 항으로 나타내는 수학식 4로 된다.
Figure pat00004
여기에서, VTF는 최종 온도에서의 상수 VT의 값이고, VTI는 초기 온도에서의 상수 VT의 값이다.
도시된 바와 같이, (R1 + R2)의 퍼센트 변화는 이하의 수학식 5에 의해 계산될 수 있다.
Figure pat00005
상기의 수학식은 총 저항의 온도에 걸친 총 퍼센트 변화가 △VBE의 온도에 걸친 총 퍼센트 변화에 일치하도록, 각 저항의 저항값의 퍼센트 변화에 의존하여 R1 및 R2를 설정함으로써 실현될 수 있다. 위에서 설명된 바와 같이, 일 실시예에서, 저항 R1 및 R2는 상이한 재료들로 제조되고, 따라서 온도에 걸친 저항값에서의 퍼센트 변화는 2개의 저항 간에서 서로 다르다.
예를 들어, △VBE가 100℃에 걸쳐 33% 변화하고(예를 들어, △VBEF=48㎷, △VBEI=36㎷), R1 및 R2가 동일한 온도 범위에 걸쳐 각각 60% 및 6%씩 변화한다고 가정하면, R2에 대한 R1의 비는 50/50일 수 있고, 이는 △VBE의 33% 변화를 실질적으로 상쇄하는 온도 보정 중에서 R1이 30%를 제공하고, R2가 3%를 제공함을 의미한다. 즉, 합성 저항 R1+R2에서의 온도에 걸친 퍼센트 변화는 △VBE에서의 온도에 걸친 퍼센트 변화와 동일하게 설정되어, 온도에 걸쳐 실질적으로 일정한 전류 IREF가 R1 및 R2를 통해 흐르게 한다.
이제 온도 독립형 기준 회로(100)의 온도 독립적인 전압 기준 양태를 보면, 노드(103)에서 생성되는 출력 기준 전압 VREF는 IREF에 의해 확립되는(예를 들어, VR3 = R3 ×IREF) 저항 R3에 걸친 전압 VR3에 관련된다. IREF는 위에서 논의된 바와 같이 온도에 따라 실질적으로 변하지 않으므로, 전압 VR3는 R3와 동일한 온도 계수(즉, TC3)를 소유한다. 보여진 바와 같이, 출력 기준 전압 VREF는 전형적으로 온도 계수 -2㎷/℃를 갖는 Q3의 VBE(VBE3)에 양(positive)의 온도 계수 TC4를 갖는 전압 VR3를 더한 합이다. 다른 수학적 항들로 기술하면 다음과 같다.
Figure pat00006
수학식 6은 온도 독립적인 전압 VREF를 달성하기 위해서는, 온도에 걸친 전압 강하 VR3의 변화가 온도에 걸친 VBE3의 변화의 절대값과 실질적으로 동일해야 함을 보여준다. 즉, VBE3의 온도 변화(temperature variation)를 실질적으로 상쇄하기 위해, VR3의 온도 변화는 약 +2㎷/℃로 설정된다.
이것을 살펴보기 위한 다른 방법은, 아래의 수학식 7에서 표현된 바와 같이, 주어진 온도 범위에서의 전압 VBE3의 변화를 상쇄시키기 위해 저항 R3의 변화가 이루어지는 것인데, 수학식 7에서 VBE3F 및 VBE3I는 최종 및 초기 베이스-이미터 전압이고, VR3F 및 VR3I는 각각 고온 및 저온에서의 R3에 걸친 최종 및 초기 전압이다.
Figure pat00007
예를 들어, VBE3의 온도 계수가 정확히 -2㎷/℃여서, 100℃의 온도 증가에 걸쳐서 VBE3에 걸친 전압 강하가 200㎷만큼 감소한다고 가정하자. 온도 독립적인 출력 기준 전압 VREF를 달성하기 위해, 동일한 100℃의 온도 증가에 걸쳐서 전압 강하 VR3도 반드시 200㎷만큼 증가해야 한다. R3 및 R1은 정합된 저항이므로(즉, 동일한 재료로 만들어짐), 그들의 저항값은 둘 다 단위 온도에 걸쳐 동일한 퍼센트로 변화한다. 기준 출력 전류 IREF는 위에서 제공된 설명에 따라 설정되며, 이는 R3가 아래의 수학식에 의해 결정될 수 있음을 의미한다.
Figure pat00008
여기에서, △VR3 = VR3F - VR3I이고, △VR1 = VR1F - VR1I이다. VR1의 변화는 R1의 저항값 및 IREF에 의해 설정된다. 본 예에서, VR3의 변화는 200㎷이다. 그러므로, 전압 VBE3의 감소가 단위 온도의 변화에 걸친 전압 강하 VR3의 증가와 동일하도록, R3가 결정될 수 있다.
도 2는 집적 회로(IC) 상에서 온도 보정된 기준 전압 및 온도 보정된 기준 전류 둘 다를 동시에 발생시키기 위한 온도 독립형 기준 회로(200)의 다른 예시적인 개략적 회로도를 도시한 것이다. 온도 독립형 기준 회로(200)는, 온도 독립형 기준 회로(100) 내의 저항 R4가 온도 독립형 기준 회로(200)에서 PMOS 트랜지스터 MP5로 대체되었다는 점을 제외하고는, 모든 면에서 도 1의 회로(100)와 동일하다. PMOS 트랜지스터 MP5는 NPN 트랜지스터 Q3를 통해 흐르는 전류가 온도에 걸쳐 일정하게 유지될 것을 보장하는 다른 전류 미러 트랜지스터로서 기능한다. 또한, 저항 R4를 트랜지스터 MP5로 대체하는 것의 다른 이점은, 온도 독립형 기준 회로(200)의 총 면적을 감소시키는 것이다. 본 기술 분야의 당업자들은, 이러한 개선이 도 1의 실시예에서 나타나는 VREF에서의 비교적 사소한 오차항(error term)을 제거함을 이해할 것이다. 이러한 오차항은 전압 VBE3에서의 전류 밀도 변화로 인해 VREF에서의 약간의 변화를 유발하는 경향이 있다.
본 발명이 구체적인 실시예들과 관련하여 설명되었지만, 본 기술 분야의 당업자들은 수많은 수정과 변경들도 본 발명의 범위 내에 있음을 알 것이다. 따라서, 명세서 및 도면은 제한적인 의미보다는 설명의 의미로 간주되어야 한다.
100, 200 : 온도 독립형 기준 회로
102, 103 : 노드

Claims (16)

  1. 반도체 기판 상에 제조된 집적 회로(IC)로서,
    제1 바이폴라 트랜지스터 및 제2 바이폴라 트랜지스터 - 상기 제1 바이폴라 트랜지스터의 베이스 및 콜렉터는 상기 제2 바이폴라 트랜지스터의 베이스에 연결됨 -;
    상기 제2 바이폴라 트랜지스터의 이미터와 접지 전위 사이에 직렬로 연결된 제1 저항 및 제2 저항 - 상기 제1 저항 및 상기 제2 저항은 각각 제1 저항값 R1 및 제2 저항값 R2와, 제3 온도 계수 TC3 및 제2 온도 계수 TC2를 가짐 -; 및
    상기 IC에 전력이 공급되는 경우에 상기 제1 바이폴라 트랜지스터 및 상기 제2 바이폴라 트랜지스터 각각을 통해 제1 전류가 흐르도록, 상기 제1 바이폴라 트랜지스터 및 상기 제2 바이폴라 트랜지스터에 연결된 전류 미러 - 상기 제1 저항값 및 상기 제2 저항값은, 상기 제1 전류가 온도에 걸쳐 실질적으로 일정하도록 이루어짐 -
    를 포함하는 집적 회로.
  2. 제1항에 있어서,
    제3 바이폴라 트랜지스터를 더 포함하고,
    상기 제3 바이폴라 트랜지스터의 이미터는 상기 접지 전위에 연결되며, 상기 제3 바이폴라 트랜지스터의 베이스는 상기 제2 바이폴라 트랜지스터의 콜렉터에 연결되는 집적 회로.
  3. 제1항에 있어서,
    상기 제1 바이폴라 트랜지스터의 이미터에 대한 상기 제2 바이폴라 트랜지스터의 이미터의 크기 비는 N과 동일하며, N은 1보다 큰 정수인 집적 회로.
  4. 제1항에 있어서,
    상기 제1 바이폴라 트랜지스터의 이미터는 상기 접지 전위에 연결되는 집적 회로.
  5. 제1항에 있어서,
    노드와 상기 제2 바이폴라 트랜지스터의 콜렉터 사이에 연결된 제3 저항을 더 포함하고,
    상기 제1 전류는, 상기 IC에 전력이 공급되는 경우에 상기 제3 저항을 통해 흐르며, 상기 제3 저항은 제3 저항값 R3 및 제3 온도 계수 TC3을 갖는 집적 회로.
  6. 제1항에 있어서,
    상기 제1 바이폴라 트랜지스터의 베이스-이미터 전압과 상기 제2 바이폴라 트랜지스터의 베이스-이미터 전압 사이의 차이의 온도 계수 TC1은 TC2 × (R2 / (R1+R2)) + TC3 × (R1 / (R1+R2))와 실질적으로 동일한 집적 회로.
  7. 제1항에 있어서,
    상기 제1 저항은 제1 재료 유형을 포함하며, 상기 제2 저항은 제2 재료 유형을 포함하는 집적 회로.
  8. 제5항에 있어서,
    상기 제1 저항 및 상기 제3 저항은 제1 재료 유형을 포함하며, 상기 제2 저항은 제2 재료 유형을 포함하는 집적 회로.
  9. 제7항에 있어서,
    상기 제1 재료 유형은 p형 임플란트를 포함하는 집적 회로.
  10. 제9항에 있어서,
    상기 제2 재료 유형은 폴리실리콘을 포함하는 집적 회로.
  11. 제2항에 있어서,
    제4 바이폴라 트랜지스터를 더 포함하고,
    상기 제4 바이폴라 트랜지스터의 베이스는 상기 제3 바이폴라 트랜지스터의 콜렉터에 연결되고, 상기 제4 바이폴라 트랜지스터의 이미터는 상기 제2 바이폴라 트랜지스터의 콜렉터에 연결되며, 상기 제4 바이폴라 트랜지스터의 콜렉터는 상기 전류 미러에 연결되는 집적 회로.
  12. 제2항에 있어서,
    상기 전류 미러는 제1 p채널 전계 효과 트랜지스터 및 제2 p채널 전계 효과 트랜지스터를 포함하는 집적 회로.
  13. 제12항에 있어서,
    상기 제1 p채널 전계 효과 트랜지스터 및 상기 제2 p채널 전계 효과 트랜지스터에 연결된 제3 p채널 전계 효과 트랜지스터를 더 포함하며, 상기 제3 p채널 전계 효과 트랜지스터는 상기 제1 전류를 출력하도록 구성되는 집적 회로.
  14. 제13항에 있어서,
    공급 라인과 상기 제3 바이폴라 트랜지스터의 콜렉터 사이에 연결된 제4 저항을 더 포함하는 집적 회로.
  15. 제14항에 있어서,
    상기 공급 라인과 상기 제3 바이폴라 트랜지스터의 콜렉터 사이에 연결된 제4 p채널 전계 효과 트랜지스터를 더 포함하는 집적 회로.
  16. 제15항에 있어서,
    상기 제4 p채널 전계 효과 트랜지스터의 게이트는, 상기 IC의 파워업에서 초기에는 로우인 파워업(PU) 신호를 수신하도록 연결되며, 상기 PU 신호는, 상기 공급 라인이 상기 IC를 동작시키기에 충분히 높은 전압 전위에 도달한 이후에 하이로 천이하는 집적 회로.
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