KR20120095313A - 전력 반도체 모듈 및 전력 반도체 모듈의 제조 방법 - Google Patents

전력 반도체 모듈 및 전력 반도체 모듈의 제조 방법 Download PDF

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KR20120095313A
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electrically conductive
base plate
semiconductor
semiconductor module
semiconductor device
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춘레이 리우
니콜라 슐츠
슬라보 키신
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    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/40227—Connecting the strap to a bond pad of the item
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    • H01L2224/84417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/84424—Aluminium [Al] as principal constituent
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    • H01L2224/84438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/84438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/84444—Gold [Au] as principal constituent
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    • H01L2224/84447—Copper [Cu] as principal constituent
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Abstract

본 발명은 에미터 전극 및 콜렉터 전극을 가지는, 반도체 디바이스 (12), 특히 절연 게이트 바이폴라 트랜지스터, 역도전성 절연 게이트 바이폴라 트랜지스터, 또는 2-모드 절연 게이트 트랜지스터를 포함하는 전력 반도체 모듈에 관한 것으로, 전기적 도전성 상부 층 (14) 은 에미터 전극에 소결되며, 그 상부 층 (14) 은 적어도 부분적으로 반도체 디바이스 (12) 의 반도체와 공정반응을 형성하는 것이 가능하고, 적어도 부분적으로 ≤250%, 특히 ≤50% 의 범위의 반도체의 열팽창 계수와는 상이한 열팽창 계수를 가지며, 전기적 도전성 베이스 플레이트 (20) 는 콜렉터 전극에 소결되며, 전력 반도체 모듈 (10) 은 베이스 플레이트 (20) 와 전기적으로 고립되고 직접 전기 접속 (22) 을 통해 상부 층 (14) 에 접속되는 전기적 도전성 영역 (24) 을 더 포함한다. 본 발명에 따른 반도체 모듈은 준비하기 용이하고, 개선된 신뢰성을 가지며, 단락 고장 모드 기능을 보인다.

Description

전력 반도체 모듈 및 전력 반도체 모듈의 제조 방법{POWER SEMICONDUCTOR MODULE AND METHOD OF MANUFACTURING A POWER SEMICONDUCTOR MODULE}
본 발명은 전력 반도체 모듈 및 전력 반도체 모듈의 제조 방법에 관한 것이다. 특히, 본 발명은 단락 고장 모드 기능을 가진 전력 반도체 모듈 및 단락 고장 모드 기능을 가진 전력 반도체 모듈의 제조 방법에 관한 것이다.
고전력 반도체 모듈들이 예를 들어, HVDC 애플리케이션들 등에서 이러한 모듈들의 직렬 접속된 스택들로 이용된 경우에, 결함이 단락을 야기하는 것으로 확인되었다. 넓은 칩 면적의 경우, 이 단락은 장시간에 걸쳐 안정되게 유지된다. 예를 들어, 여분의 사이리스터들이 직렬로 접속된 사이리스터들의 스택으로 제공된다면, 남아 있는 온전한 사이리스터들은 스위치-오프 페이즈 동안 전압을 견뎌 내고, 스택은 동작적으로 유지된다. 결함이 있는 사이리스터들은 계획된 서비스 작업 동안 후속하여 교체될 수 있다.
사이리스터 모듈에서, 예를 들어, 반도체, 즉 실리콘은 2 개의 몰리브덴 웨이퍼들과 기계적 및 전기적 접촉하고 있고, 그 2 개의 몰리브덴 웨이퍼들 사이에 배열된다. 실리콘 (Si) 은 1420℃ 의 용융점 (melting point) 을 갖고, 몰리브덴 (Mo) 의 용융점은 더 높으며, 실리콘과 몰리브덴의 금속간 화합물들은 더욱 더 높은 용융점을 갖는다. 따라서, 결함이 생기면, 실리콘이 먼저 국부적으로 용융되고, 전류가 흐를 때, 반도체의 전체 두께에 걸쳐 용융된 Si 로 구성된 도전성 채널을 형성한다. 이 결함 존 (defect zone) 은 전파 및/또는 이동할 수 있지만, 칩 면적의 작은 부분에만 영향을 미칠 것이다. 밀봉 실링된 하우징에서, 용융된 Si 는 산화되지 않고 몰리브덴과 반응하여 일 타입의 분말을 형성한다. 이 프로세스는 모든 Si 가 소모될 때까지 계속되며, 가능하다면 수년에 걸쳐 계속될 수도 있다.
사이리스터 반도체 컴포넌트들과는 반대로, 예를 들어, 절연 게이트 바이폴라 트랜지스터 칩들은 대면적 (large-area) 유닛들로서 생성되지 않기 때문에, 보통은 복수의 소면적 (small-area) 개별 칩들이 절연 게이트 바이폴라 트랜지스터 모듈들에 서로 고립되어 나란히 배열된다. 통상적으로, 소면적 칩의 칩 크기는 0.25cm2 내지 10cm2 사이이다. 대면적 유닛의 일 예인 오늘날의 사이리스터들은 10cm2 내지 300cm2 의 통상의 크기를 갖는다.
상기 설명된 타입의 장기 안정 단락 (long-term stable short circuits) 은 예를 들어 절연 게이트 바이폴라 트랜지스터 모듈들을 이용하여 예상될 수 없다는 것이 확인되었다. 이것은 주로 개별 칩들의 면적의 감소, 및 실리콘 볼륨의 소형화 때문이다. 단락의 의사-안정 페이즈 (pseudo-stable phase) 가 이 경우에는 단지 수 시간 내지 수 일 동안만 지속된다. 더욱이, 하우징이 종종 의도적으로 밀봉 실링되지 않아, 용융된 실리콘이 산소와 반응하여 절연 실리카 (SiO2) 를 형성할 수 있다. 결함이 있는 칩 내에 임의의 안정 단락 경로가 없다면, 발생할 수 있는 최악의 경우의 상황은 다음과 같다 : 액츄에이션을 포함한, 모듈 내의 남아 있는 칩들이 여전히 온전하다면, 그 칩들은 스위치-오프 페이즈 동안 전압을 견뎌 낼 수 있다. 전류는 그 후 결함이 있는 칩을 통하여 포싱 (forcing) 되고, 온전한 칩들의 브레이크 다운 전압까지의 전압에서, 매우 높은 전력 밀도를 가진, 플라즈마의 형성을 야기할 수 있다. 이것은 전체 모듈의 파괴를 야기한다.
이 문제를 회피하기 위해, EP 0 989 611 B1 으로부터, 소면적 개별 칩들로부터 형성되는 전력 반도체 모듈이 알려져 있으며, 여기서 개별 칩의 단락이 모듈의 총체적 고장을 야기하지는 않는다. 이 종래 기술에 따르면, 적절한 재료, 예를 들어, 은으로 구성된 금속성 층은 실리콘 반도체의 주 전극들 중 일방 또는 양방과 직접 접촉하게 된다. 이 금속성 층의 재료는 반도체의 실리콘과 공정 혼합물 (eutectic mixture) 을 형성해야 한다. 단락이 생기면, 전체 샌드위치 구조가 가열되고, 일단 공정 혼합물의 용융점에 도달하게 되면, 도전성 용융물이 금속성 층과 실리콘 사이의 접촉면 (contact surface) 상에 형성되기 시작한다. 이 존은 그 후 반도체의 전체 두께에 걸쳐 연장될 수 있으며, 따라서 핫 스팟 (hot spot) 이라고도 불리는 금속 도전성 채널을 형성한다. 이로써 충분한 전기 접촉은 전기 접촉 피스톤에 의하여 제공된다.
금속성 층의 두께에 관하여, 금속성 층은 반도체의 전체 두께를 통하여 도전성 채널을 형성하기에 충분한 재료를 제공해야 한다. 이것은 보통 금속성 층이 반도체의 두께의 적어도 50% 의 두께를 갖는 경우이다. 이상적인 경우에, 금속성 층의 재료의 몰량과 실리콘의 몰량 사이의 비율은, 금속 도전성 채널이 공정 재료 (eutectic material) 로 이루어지도록 페이즈 다이어그램에서 이들 재료들의 그들의 공정점 (eutectic point) 에서의 몰비와 대략 동일해야 한다.
그러나, 반도체 디바이스들에서 큰 온도 스윙이 생기게 하는 높은 전력 레이팅에서의 정상 동작 조건 하에서는, 반도체와 접촉하는 금속성 층의 도입이 IOL (Intermittent Operating Load) 하의 열-기계적 피로 (thermo-mechanical fatigue) 의 문제를 일으키고, 접촉 시 반도체 칩과 금속성 층 간의 열팽창 계수 (CTE) 의 차이들로 인해 프레팅 (fretting) 을 야기할 수 있다. 이것은 잠재적으로는 반도체 칩의 초기 고장을 야기할 수 있다.
따라서 US 7,538,436 B2 로부터, 반도체 칩의 주 전극들 중 일방 또는 양방과 직접 접촉하게 되는 층을 포함하는 고전력 프레스-팩 반도체 모듈이 알려져 있으며, 상기 층은, 접촉 계면의 평면 내에서 2 차원적으로 랜덤 배향된 짧은 그래파이트 섬유를 이용하고, 그 열팽창 계수가 실리콘의 열팽창 계수에 근접하거나 매칭하는 값으로 테일러링될 수 있는 MMC (metal matrix composite) 재료로 이루어진다.
반도체 디바이스 상에 압력을 인가하는 접촉 피스톤들을 이용한 이들 반도체 모듈들의 중대한 결점들 중 하나는 그들의 노화 거동 (aging behaviour) 이다. 상세하게, 콘택들 사이에 실리콘 겔이 침투할 위험이 있으며, 이는 전류 경로의 옴 저항의 증가를 야기한다. 이 저항은 추가적으로는 칩의 전극과 모듈의 외부 전기 접촉 사이에 그렇게 형성된 드라이 콘택들의 수만큼 증가된다. 그들의 전류 로드는 더욱이 스프링 형상에 의해 제한된다. 더욱이, 이런 종류의 반도체 모듈들은 제조하기에 복잡하고 비용 집약적이다.
따라서, 본 발명의 목적은, 당업계에 알려져 있는 단점들 중 적어도 하나를 제거할 개선된 전력 반도체 모듈을 제공하는 것이다.
본 발명의 추가 목적은, 당업계에 알려져 있는 단점들 중 적어도 하나를 제거할 전력 반도체 모듈의 개선된 제조 방법을 제공하는 것이다.
특히, 본 발명의 목적은, 전력 반도체 모듈 및 그의 제조 방법을 제공하는 것으로, 여기서 제조 방법은 수행하기 용이하고, 전력 반도체 모듈은 양호한 단락 고장 모드 기능 (short circuit failure mode capacity) 및 개선된 신뢰성을 갖는다.
이 목적은 청구항 제 1 항에 따른 전력 반도체 모듈에 의해 달성된다. 더욱이, 이 목적은 청구항 제 16 항에 따른 전력 반도체 모듈의 제조 방법에 의해 달성된다. 본 발명의 바람직한 실시형태들은 종속항들에서 정의된다.
본 발명은 에미터 전극 및 콜렉터 전극을 가진, 반도체 디바이스, 특히 절연 게이트 바이폴라 트랜지스터 (insulated gate bipolar transistor; IGBT), 역도전성 절연 게이트 바이폴라 트랜지스터 (reverse conductive insulated gate bipolar transistor; RC IGBT) 또는 2-모드 절연 게이트 트랜지스터 (bi-mode insulated gate transistor; BIGT) 를 포함하는 전력 반도체 모듈에 관한 것으로, 전기적 도전성 상부 층이 소결 본드 (sintered bond) 에 의해 에미터 전극에 접속되며, 그 상부 층의 재료는 적어도 부분적으로 반도체 디바이스의 재료와 공정반응 (eutecticum) 을 형성하는 것이 가능하고, 적어도 부분적으로 250% 보다 적은 (≤250%), 특히, 50% 보다 적은 (≤50%) 범위의 반도체의 열팽창 계수와는 상이한 열팽창 계수를 가지며, 전기적 도전성 베이스 플레이트가 추가 소결 본드에 의해 콜렉터 전극에 접속되며, 전력 반도체 모듈은 베이스 플레이트와 전기적으로 절연되고 직접 전기 접속을 통해 상부 층에 접속되는 전기적 도전성 영역을 더 포함한다.
본 발명에 따르면, 상부 층은, 반도체 디바이스, 또는 그의 에미터 전극이 각각 소결 프로세스에 의해 직접 접촉하게 되는 적절한 재료를 포함한다. 이 층의 재료는 반도체, 특히 실리슘과 각각 공정반응 (eutecticum), 또는 공정 혼합물 (eutectic mixture) 을 형성해야 한다. 단락이 생기면, 전체 샌드위치 구조가 가열되고, 일단 공정 혼합물의 용융점에 도달하게 되면, 도전성 용융물이 상기 층과 반도체 사이의 접촉면 상에 형성되기 시작한다. 이 존은 그 후 반도체의 전체 두께에 걸쳐 연장될 수 있으며, 따라서 금속 도전성 채널을 형성한다. 결과적으로, 본 발명에 따른 반도체 모듈은 단락 고장 모드 (short circuit failure mode; SCFM) 기능을 제공한다.
따라서 본 발명에 따른 단락 고장 모드 기능은 고장에 의해 유도된 에너지의 소실로 인한 재료들의 용융에 기초한다. 실리콘 칩 및 그 에미터 콘택에 부착된 적절한 금속 부분, 예를 들어, 알루미늄, 금, 구리 또는 은은 전기 고도전성 합금, 소위 핫 스팟 (hot spot) 을 용융 및 생성한다.
본 발명에 따른 전력 반도체 모듈들의 단락 고장 모드 기능으로 인해, 이들 모듈들은 바람직하게는 전압 소스 컨버터들 (VSC) 의 컴포넌트일 수도 있는데, 그 모듈들이 전압 소스 컨버터들의 하이 텀 (high term) 신뢰가능한 동작을 허용하기 때문이다. 단락의 경우에, 그 모듈들은 더 이상 스위칭가능하지 않다. 그러나, 그 모듈들은 여전히 로드 전류를 운반할 수도 있다. 주로, 시스템에는 리던던시가 존재하고, 다른 모듈들이 전압을 공유하는 것이 가능한데, 이는 실패 모듈이 단지 저항기의 기능만을 갖기 때문이다, 그 후, 컨버터들, 또는 반도체 모듈들은 각각 보통 단지 일정한 계획된 유지보수만을 요구하여 실패 모듈들을 바꾼다.
추가적으로, 상부 층이 ≤250%, 특히 ≤50% 의 범위의 반도체의 열팽창 계수와는 상이한 열팽창 계수를 갖는다는 사실로 인해, 반도체 모듈 내부, 특히 상부 층과 반도체 사이의 응력이 저감될 수도 있다. 이것은, 전력 모듈 내부의 내부 응력의 위험이 상한치를 초과하지 않고 따라서 균열 형성 위험이 저감된다는 이점을 야기한다. 이 효과는, 반도체 디바이스가 고전력 반도체 디바이스, 특히 고전력 절연 게이트 바이폴라 트랜지스터인 경우에 특히 관련이 있다. 결과적으로, 본 발명에 따른 전력 반도체 모듈의 신뢰성이 개선된다.
상부 층 뿐만 아니라 베이스 플레이트가 반도체, 또는 그 전극들에 각각 소결 (sintering) 된다는 사실로 인해, 상부 층에 압력을 가하는 접촉 피스톤에 의해 형성된 드라이 콘택들을 제공할 필요가 없다. 따라서, 에미터 전극, 또는 상부 층은 각각 원하는 애플리케이션에 적합한 임의의 접속에 의해 접촉될 수도 있다. 일 예로서, 에미터 전극은 납땜, 소결, 초음파 용접, 일시적 본딩 (transient bonding) 등에 의해 전류 리드에 접속될 수 있다. 적절하게는, 접속들, 및 리드들은 단락 고장 모드에서 나타나는 전류 로드를 견뎌 낸다.
추가적으로, 전력 반도체 모듈은 베이스 플레이트와 전기적으로 고립 또는 절연되고 직접 전기 접속을 통해 상부 층에 접속되는 전기적 도전성 영역을 포함한다. 따라서, 에미터 전극, 또는 상부 층은 각각 직접 전기 접속, 즉, 직접 상부 층으로부터 전기적 도전성 영역까지 나아가, 결국 원하는 애플리케이션에 따라 접촉될 수도 있는 일종의 브릿지 (bridge) 를 통해 접촉된다.
결과적으로, 특히 반도체 모듈의 상부 하우징 내에, 접촉 피스톤들이 접속되는, 복잡한 전류 접속들, 또는 모듈 전력 접속들을 포함하는 복잡한 배열들 (complex arrangements) 이 생략될 수도 있다. 따라서, 본 발명에 따른 전력 반도체 모듈이 용이한 방식으로 제조될 수도 있다. 본드는 전력 반도체 디바이스, 또는 상부 층 각각의 위에서 직접 실현될 수도 있다.
따라서, 전기적 도전성 영역은 전기 회로를 형성하고/하거나 컴포넌트들을 냉각시키기 위해 상호접속을 제공하는데 이용될 수도 있다. 이는, 고전류를 운반할 수도 있기 때문에 고전력 반도체 모듈들의 분야에서 특히 유리하다. 그들은 바람직하게는 넓은 온도 범위, 특히 150℃ 또는 200℃ 까지, 심지어는 그 보다 높은 온도에 걸쳐 동작할 수도 있다.
이로써 본 발명에 따른 공정반응, 또는 공정 혼합물은 각각 단일 화학 조성을 갖는, 화합물들, 또는 원소들, 특히 금속들의 혼합물이다. 더욱이, 본질적으로는, 이 단일 화학 조성은, 그것이 형성되는 상이한 화합물들, 또는 금속들의 용융점, 또는 용융 지역 (melting region) 각각보다 낮은 온도에 있는 용융점을 갖는다. 따라서, 공정반응은 핫 스팟을 형성하는데 필수적이다. 이와 관련하여, 상부 층은 특히 단락의 경우에 공정반응을 형성한다.
본 발명의 바람직한 실시형태에서, 상부 층은 적어도 2 개의 서브층들을 포함하며, 하부 서브층이 반도체 디바이스의 반도체와 공정반응을 형성하는 것이 가능하고, 상부 서브층이 ≤250%, 특히 ≤50% 의 범위의 반도체의 열팽창 계수와는 상이한 열팽창 계수를 갖는다. 이 경우에, 상부 층은, 상부 층의 속성들이 단순한 방식으로 원하는 애플리케이션에 적응될 수도 있는 2 개의 서브층들로 나뉘게 된다. 상세하게, 하부 서브층은 단락의 경우에 원하는 공정반응을 정확히 형성하기 위해 선택될 수도 있는 반면, 상부 서브층은 반도체 디바이스의 원하는 열팽창 계수에 의존하여 선택될 수도 있다. 결과적으로, 요구된 애플리케이션에 정확히 적응가능한 상부 층의 광범위한 가능한 구성들이 가능하다. 예를 들어, 반도체 칩과 에미터 본드 사이의 버퍼로서는 적절한 열팽창 계수를 가진 보다 저가의 재료가 사용되고 있을 수도 있다.
비록 상부 서브층과 반도체 디바이스 사이에는 직접 접촉이 존재하지 않지만, 어떻게 해서든 반도체의 열팽창 계수에 적응되는 열팽창 계수를 갖는 상부 서브층을 제공하는 것이 중요하다. 상세하게, 상부 서브층은 하부 서브층과 근접 접촉하고 있다. 결과적으로, 하부 서브층이 열팽창, 또는 그와 반대로, 수축되는 경우에, 이 열적 거동 (thermal behaviour) 은 상부 서브층에 의해 영향을 받는다. 상세하게, 하부 서브층의 팽창 및/또는 수축은 상부 서브층의 거동, 이로써 상부 서브층에 의한 반도체 디바이스의 거동에 영향을 받고, 따라서 적응된다. 결과적으로, 반도체 디바이스, 또는 반도체 각각의 열팽창 계수에 매칭하도록 적응되는 열팽창 계수를 갖는 상부 서브층의 제공으로 인해, 내부 손상, 특히 균열이 생길 위험이 저감된다. 따라서, 본 발명에 따른 전력 반도체 모듈은 신뢰성에 대하여 개선된다.
하부 및 상부 서브층은 서로 소결되어 2 개의 서브층들, 또는 상부 층을 각각 하나의 단계에서 반도체 디바이스에 소결하는 것을 허용한다. 대안으로, 2 개의 서브층들은 서로 소결되어 프리폼을 형성할 수도 있으며, 결국은 반도체 디바이스에 소결된다.
하부 서브층은 알루미늄을 포함하고, 및/또는 상부 서브층은 몰리브덴을 포함하는 것이 바람직할 수도 있다. 이들 화합물들은 원하는 속성들을 보인다. 상세하게, 알루미늄은 일반적으로 실리슘을 포함하는 반도체와 적절한 공정반응을 형성한다. 추가적으로, 몰리브덴은 실리슘의 열팽창 계수보다 큰 200% 미만, 특히 실리슘의 열팽창 계수보다 큰 약 160% 의 범위에 있는 열팽창 계수를 갖는다.
본 발명의 추가 바람직한 실시형태에서, 상부 층은 복합물, 특히 알루미늄-그래파이트 복합물을 포함한다. 이 실시형태에 따르면, 본 발명에 따른 반도체 모듈은 준비하기 특히 용이하다. 서브층은 주로 반도체 디바이스에 소결될 수도 있는 하나의 화합물을 포함한다. 따라서, 상부 층을 형성하거나, 또는 하나의 단계에서 3 개의 층들을 소결하기 위한 2 개의 서브층들의 프리포밍이 요구되지 않는다. 특히, 알루미늄-그래파이트 복합물은 그의 열팽창 계수에 대해서는 물론 공정반응의 형성에 대해서도 적절한 속성들을 갖는다.
이와 관련하여, 핫 스팟의 수명이 개선될 수도 있고, 더욱이 핫 스팟을 형성하기 위해 요구되는 시간이 Al-그래파이트 부분의 표면 상에의 Al-스킨의 추가에 의해 감소된다.
본 발명의 추가 바람직한 실시형태에서, 베이스 플레이트는 적어도 부분적으로 ≤250%, 특히 ≤50% 의 범위의 반도체의 열팽창 계수와는 상이한 열팽창 계수를 갖는다. 이것은 반도체 모듈 내부, 특히 베이스 플레이트와 반도체 사이의 응력이 저감될 수 있게 한다. 결과적으로, 반도체 모듈 내부의 내부 응력의 위험이 상한치를 초과하지 않고 따라서 균열 형성 위험이 저감된다.
베이스 플레이트가 몰리브덴, 구리-몰리브덴, 또는 알루미늄-그래파이트를 포함하는 것이 또한 바람직하다. 특히 몰리브덴은 실리슘의 열팽창 계수보다 큰 200% 미만, 특히 실리슘의 열팽창 계수보다 큰 약 160% 의 범위에 있는 열팽창 계수를 갖는다. 따라서, 전력 반도체 모듈의 내부 구조에서의 균열 또는 손상의 위험이 최소화된다. 더욱이, 본 발명에 따른 반도체 모듈이 다양한 애플리케이션들에 적합하도록 전기 도전성이 있다.
본 발명의 추가 바람직한 실시형태에서, 전기적 도전성 영역은 세라믹 또는 금속성 기판, 예를 들어 직접 본딩된 구리 (direct bonded copper; DBC) 기판 또는 액티브 금속 브레이징 (active metal brazed; AMB) 기판으로서 형성된다. 본 발명에 따른 이 기판은 일측 또는 양측에 본딩된, 적절한 금속, 특히 구리 또는 알루미늄 시트를 가진, 세라믹 타일, 특히 알루미나 (Al2O3), 알루미늄 질화물 (AlN), 또는 베릴륨 산화물 (BeO) 을 포함한다. 본 발명에 따른 이러한 기판의 사용은 그 기판의 매우 양호한 열 전도율 때문에 유리하다. 이러한 기판의 추가 주된 이점은 특히 순수 금속 (pure metal) 과 비교하여, 반도체, 특히 실리슘의 열팽창 계수에 근접한 낮은 열팽창 계수이다. 이것은 양호한 열 사이클링 성능을 보장한다. 그들은 또한 우수한 전기 절연 및 양호한 열 확산 특성들을 갖는다. 기판의 금속성 층의 전류 공급능력 (current capability) 은, 예를 들어 몰리브덴, 알루미늄 그래파이트 또는 구리-몰리브덴으로 이루어진, 그 기판에의 매칭하는 열팽창 계수를 가진 추가적인 전기적 고도전성 부분 또는 층의 본딩에 의해 개선될 수 있다.
본 발명의 추가 바람직한 실시형태에서, 적어도 2 개의 반도체 디바이스들은 하나의 베이스 플레이트에 소결되고, 그 적어도 2 개의 반도체 디바이스들의 에미터 전극들은 하나의 전기적 도전성 영역에 접속된다. 이것은 다양한 복잡하기조차 한 (even complex) 내부 구조들이 형성되는 것을 허용하여 전력 반도체 모듈의 다양한 적절한 애플리케이션들을 야기한다.
더욱이, 전기적 도전성 영역 및/또는 상부 층 및/또는 베이스 플레이트가 접촉 피스톤에 의해 접촉되는 것이 바람직하다. 이와 관련하여, 접촉 피스톤은 특히 전기적 도전성 영역의 외부 접촉을 제공한다. 접촉 피스톤의 제공이 엄격히 요구되지는 않지만, 피스톤과 외부 접촉을 제공하는 것이 유리할 수도 있다. 이것은 특히 피스톤을 통하여 흐르는 다량의 전류와의 외부 접촉을 위해 전류의 수직 경로를 허용한다. 일 예로서, 예를 들어, 와이어 본드와 같은 본드와 비교하여 피스톤을 통하여 훨씬 더 높은 전류를 인도하는 것이 가능하다. 접촉 피스톤이 각각의 층들 사이에 드라이 콘택을 형성하기 위해 요구되지 않는다는 사실로 인해, 고압이 요구되지 않는다. 따라서, 신뢰성이 감소되지 않는다.
추가 바람직한 실시형태에서, 전기적 도전성 영역은 외부 단자에 의해 접촉되고, 베이스 플레이트는 외부 단자에 의해 접촉된다. 이 실시형태는 외부 접촉 디바이스에 단순하고 원가절감 전기 접촉을 제공한다. 단자는 예를 들어 적절한 금속 플레이트로 이루어질 수도 있다.
본 발명의 추가 바람직한 실시형태에서, 전기 접속은 납땜 또는 용접에 의해 본딩된다. 이것은 특히 용이하고 신뢰가능한 접속이어서 접촉 피스톤을 요구하지 않는다.
본 발명의 추가 바람직한 실시형태에서, 베이스 플레이트는 전기적 도전성이 있으며, 전력 반도체 (12) 의 대향측에, 소결 본드에 직접 전기 접촉하고 있는 접촉면을 갖는 것이 바람직하다. 이 전기적 도전성 베이스 플레이트는 복수의 모듈들을 적층하는 것을 허용한다. 모듈들을 적층함으로써, 모듈의 에미터 콘택인 하부 모듈의 상부 콘택이 모듈의 콜렉터 콘택인 상부 모듈의 하부 콘택에 접촉한다.
더욱이, 본 발명은 전력 반도체 모듈의 제조 방법에 관한 것으로, 이 방법은 : 에미터 전극 및 콜렉터 전극을 갖는, 반도체 디바이스, 특히 절연 게이트 바이폴라 트랜지스터, 역도전성 절연 게이트 바이폴라 트랜지스터, 또는 2-모드 절연 게이트 트랜지스터를 제공하는 단계, 에미터 전극에 전기적 도전성 상부 층을 소결하는 단계로서, 상부 층은 적어도 부분적으로 반도체 디바이스의 반도체와 공정반응을 형성하는 것이 가능하고, 적어도 부분적으로 ≤250%, 특히 ≤50% 의 범위의 반도체의 열팽창 계수와는 상이한 열팽창 계수를 갖는, 상기 전기적 도전성 상부 층을 소결하는 단계, 콜렉터 전극에 전기적 도전성 베이스 플레이트를 소결하는 단계, 및 베이스 플레이트 상에 전기적 도전성 영역을 제공하여, 그 전기적 도전성 영역이 베이스 플레이트와 전기적으로 절연되고 직접 전기 접속을 통해 상부 층에 접속되도록 하는 단계를 포함한다.
상기에 따르면, 본 발명에 따른 전력 반도체 모듈을 용이하게 수행하여, 본 발명에 따른 전력 반도체 모듈에 대하여 상술된 이점들을 야기한다.
본 발명의 주제의 추가 특징들, 특성들 및 이점들은, 일 예시적인 방식으로 본 발명에 따른 반도체 모듈의 일 실시형태 및 일 예를 나타내는, 서브청구항들, 도면들 및 다음의 각각의 도면들 및 예들의 설명에 개시되어 있다.
도 1 은 본 발명에 따른 전력 반도체 모듈의 일 실시형태의 일부를 도시한 부분 단면도.
도 2 는 본 발명에 따른 전력 반도체 모듈의 일 실시형태를 도시한 부분 단면도.
도 3 은 본 발명에 따른 전력 반도체 모듈의 추가 실시형태를 도시한 부분 단면도.
도 1 에는, 본 발명에 따른 전력 반도체 모듈 (10) 의 배열의 일부가 개략적으로 도시되어 있다. 상세하게, 전력 반도체 모듈 (10) 은 각각 전력 반도체 칩, 또는 전력 반도체 디바이스 (12) 를 포함한다. 반도체 디바이스 (12) 는 일 예시적인 방식으로는 절연 게이트 바이폴라 트랜지스터 (insulated gate bipolar transistor; IGBT), 역도전성 절연 게이트 바이폴라 트랜지스터 (reverse conductive insulated gate bipolar transistor; RC IGBT), 2-모드 절연 게이트 트랜지스터 (bi-mode insulated gate transistor; BIGT), 다이오드, 금속 산화물 반도체 전계 효과 트랜지스터 (metal oxide semiconductor field-effect transistor; MOSFET) 등일 수도 있다. 본 발명에 따르면, 반도체 디바이스 (12) 는 각각 전력 반도체 모듈, 또는 고전력 반도체 모듈을 형성하기 위해 설계되며, 이로써 다량의 전류가 이용되는 고전력 애플리케이션들에 특히 적합하다. 반도체 디바이스 (12) 는 각각 그 상부측에는 에미터 전극, 또는 애노드를 포함하고, 그 하부측에는 콜렉터 전극, 또는 캐소드를 포함한다. 보다 일반적으로는, 에미터 전극은 반도체 디바이스 (12) 의 로드 접속을 형성하고, 콜렉터 전극은 반도체 디바이스 (12) 의 추가 로드 접속을 형성한다. 추가로, 반도체 디바이스 (12) 는 그 반도체 디바이스를 제어하기 위해 게이트 전극 등을 포함할 수도 있다.
상부 층 (14) 이 각각 반도체 디바이스 (12), 또는 에미터 (애노드) 전극에 소결된다. 따라서, 상부 층 (14) 은 소결 본드 (sintered bond) 에 의해 에미터 전극에 접속된다. 일 예로서, 상부 층 (14) 은 저온 본딩, 은 나노소결 프로세스 (silver nanosintering process) 등에 의해 반도체 디바이스 (12) 에 소결될 수도 있다.
상부 층 (14) 은 적어도 부분적으로 반도체 디바이스 (12) 의 반도체와 공정반응 (eutecticum) 을 형성하는 것이 가능하다. 즉, 상부 층 (14) 은 반도체 디바이스 (12) 와 공정반응을 형성하는 것이 가능한 재료를 포함한다. 특히, 각각의 반도체 디바이스 (12) 는 실리콘을 포함한다. 더욱이, 상부 층 (14) 은 적어도 부분적으로 ≤250%, 특히 ≤50% 의 범위의 반도체의 열팽창 계수와는 상이한 열팽창 계수를 갖는다. 이것은 상이한 방식으로 실현될 수도 있다.
일 예로서, 상부 층 (14) 은 적어도 2 개의 서브층들을 포함할 수도 있다. 도 1 에 따르면, 상부 층 (14) 은 하부 서브층 (16) 및 상부 서브층 (18) 을 포함한다. 이와 관련하여, 하부 서브층 (16) 은 반도체 디바이스 (12) 의 재료, 특히 실리콘과 공정반응을 형성하는 것이 특히 바람직하다. 따라서, 하부 서브층 (16) 은 알루미늄, 은, 금 또는 구리로 이루어질 수도 있다. 추가로, 상기 언급된 금속들의 합금이 또한 가능할 수도 있다. 이로써, 상부 서브층 (18) 은 ≤250%, 특히 ≤50% 의 범위의 반도체의 열팽창 계수와는 상이한 열팽창 계수를 갖는다. 이것은 상부 서브층 (18) 을 몰리브덴으로 형성함으로써 실현될 수도 있다. 그러나, 하부 서브층 (16) 은 물론 상부 서브층 (18) 은 임의의 적절한 재료로 이루어질 수도 있으며, 이는 요구된 속성들을 보인다.
반도체 디바이스 (12) 를 통하여 공정반응의 도전성 채널을 형성할 수 있게 하기 위하여, 상부 층 (14) 은 이러한 채널을 형성하기에 충분한 재료를 제공해야 한다. 이를 위해, 상부 층 (14) 또는 하부 서브층 (18) 각각의 두께는 반도체 디바이스 (12) 의 두께의 적어도 50% 이어야 하고/하거나 적어도 0.1mm, 보다 바람직하게는 적어도 0.5mm, 그리고 가장 바람직하게는 적어도 0.8mm 의 두께를 가져야 한다. 실제로, 상부 층 (14) 또는 하부 서브층 (18) 의 두께는 반도체 디바이스의 두께에 의존하며, 이는 다시 전기 사양 (electric specification), 즉 반도체 디바이스 (12) 의 차단 전압 (blocking voltage) 에 의존한다. 하부 서브층 (16) 및 상부 서브층 (18) 은 프리폼 (preform) 으로서 제공될 수도 있다. 프리폼들의 두께는 통상적으로 0.2mm 내지 5mm 의 범위에 있다. 따라서, 그들은 예를 들어, 소결 프로세스에 의해 접속될 수도 있다. 본 발명에 따른 전력 반도체 모듈 (10) 을 제조하기 위한 추가 단계에서, 프리폼은 각각 반도체 디바이스 (12) 에, 또는 반도체 디바이스 (12) 의, 에미터측에, 또는 에미터 전극에 소결될 수도 있다. 대안으로, 하부 서브층 (16) 및 상부 서브층 (18) 은 함께 소결되어, 하나의 단계에서 반도체 디바이스 (12) 에 소결될 수도 있다. 라미네이팅, 브레이징 또는 롤 클래딩과 같은 상이한 기법에 의해 하부 서브층 (16) 을 상부 서브층 (18) 에 접속시키는 것 또한 가능하다.
대안의 실시형태에서, 상부 층 (14) 은 주로 하나의 컴포넌트를 포함할 수도 있다. 이 경우에는, 주로 주 컴포넌트가 복합 재료를 포함하는 것이 바람직하다. 상부 층 (14) 은 예를 들어, 알루미늄-그래파이트 복합물로 이루어질 수도 있다. 이 화합물은 공정반응의 형성에 대하여, 그리고 열팽창 계수에 대하여 원하는 속성들을 갖는다. 상부 층 (14) 에 대한 주 컴포넌트로서의 다른 예로는 알루미늄-몰리브덴-알루미늄 (Al-Mo-Al)-라미네이트를 들 수 있다.
추가적으로, 베이스 플레이트 (20) 가 각각 반도체 디바이스 (12), 또는 그의 콜렉터측, 또는 콜렉터 전극 (캐소드) 에 소결된다. 따라서, 베이스 플레이트 (20) 와 반도체 디바이스 (12) 사이의 소결 본드가 형성된다. 예를 들어, 상기 설명한 것과 같은 소결 프로세스가 이용될 수도 있다. 베이스 플레이트 (20) 는 바람직하게는 ≤250%, 특히 ≤50% 의 범위의 반도체의 열팽창 계수와는 상이한 열팽창 계수를 갖는다. 이것은 베이스 플레이트 (20) 를 예를 들어, 몰리브덴, 구리-몰리브덴 합금, 또는 알루미늄-그래파이트 복합물로 형성함으로써 실현될 수도 있다. 추가로, 베이스 플레이트 (20) 는 전기적으로 도전성이 있다. 특히, 소결 본드에 의해 반도체 디바이스 (12) 가 상부에 접속되는 베이스 플레이트 (20) 의 표면과 대향하는 베이스 플레이트 (20) 의 표면은 전력 반도체 모듈 (10) 을 접촉시키기 위한 접촉면을 형성한다. 따라서, 베이스 플레이트 (20) 의 접촉면은 소결 본드에 직접 전기 접촉하고 있다.
베이스 플레이트 (20) 는 모듈의 지지체 또는 베이스로서 기능한다.
그 후, 상부 층 (14) 에 의해 형성된 에미터 전극 콘택은 적절한 기법, 예를 들어, 초음파 용접, 소결, 납땜 등에 의해 접촉될 수도 있다. 이로써, 후에 고장 이벤트 (failure event) 및 요구된 전류 로드를 견뎌 낼 수 있는 접속이 형성되어야 한다.
이러한 구조의 일 예가 도 2 에 도시되어 있다. 도 2 에 따르면, 비제한적인 예로서, 상부 층 (14) 은 하부 서브층 (16) 은 물론 상부 서브층 (18) 을 포함하여 공정반응의 형성은 물론 열팽창 계수에 대한 요구된 속성들을 얻는다.
상세하게, 에미터 전극은 전기 접속 (22), 바람직하게는 고전류 접속을 통해, 전기적 도전성 영역 (24) 에 접촉되며, 이 전기적 도전성 영역 (24) 은 베이스 플레이트 (20) 와 전기적으로 절연된다. 전기적 도전성 영역 (24) 은 예를 들어 직접 본딩된 구리 기판 (DBC-기판) 인 것이 바람직할 수도 있다. 전기 접속 (22) 은 예를 들어, 구리, 몰리브덴, 또는 몰리브덴과 구리의 합금으로 이루어질 수도 있으며, 적어도 50A 및/또는 최대 2000A, 또는 그 보다 큰 전류, 및/또는 200℃, 또는 그 보다 높은 온도를 견뎌 내야 한다. 몰리브덴, 알루미늄-그래파이트, 구리-몰리브덴, 구리, 금, 은 또는 이들의 합금으로 이루어질 수도 있는 접촉층 (26), 특히 고도전성 층이 기판의 금속성 층의 전류 공급능력 (current capability) 을 개선하기 위하여 전기적 도전성 영역 (24) 과 전기 접속 (22) 사이에 계면으로서 배열될 수도 있다. 바람직하게는, 접촉층 (26) 은 기판의 금속성 층의 열팽창 계수에 매칭하는 열팽창 계수를 갖는다.
추가로, 전기적 도전성 영역 (24) 및/또는 접촉층 (26) 은 베이스 플레이트 (20) 의 반도체 디바이스 (12) 와 동일측에 배열된다.
따라서, 본 발명에 따른 전력 반도체 모듈 (10) 은 핫 스팟 (hot spot) 의 열-유도 형성에 의해 실현될 수도 있는, 적절한 단락 고장 모드 기능 (short circuit failure mode capability) 을 가지며, 따라서, 본 발명에 따른 전력 반도체 모듈 (10) 은 매우 신뢰가능하다.
따라서, 전력 반도체 모듈 (10) 의 제조 방법은 : 에미터 전극 및 콜렉터 전극을 갖는, 반도체 디바이스 (12), 특히 절연 게이트 바이폴라 트랜지스터, 역도전성 절연 게이트 바이폴라 트랜지스터, 또는 2-모드 절연 게이트 트랜지스터를 제공하는 단계, 에미터 전극에 전기적 도전성 상부 층 (14) 을 소결하는 단계로서, 상부 층 (14) 은 적어도 부분적으로 반도체 디바이스 (12) 의 반도체와 공정반응을 형성하는 것이 가능하고, 적어도 부분적으로 ≤250%, 특히 ≤50% 의 범위의 반도체의 열팽창 계수와는 상이한 열팽창 계수를 갖는, 상기 전기적 도전성 상부 층 (14) 을 소결하는 단계, 콜렉터 전극에 전기적 도전성 베이스 플레이트 (20) 를 소결하는 단계로서, 베이스 플레이트 (20) 는 바람직하게는 적어도 부분적으로 ≤250%, 특히 ≤50% 의 범위의 반도체의 열팽창 계수와는 상이한 열팽창 계수를 갖는, 상기 전기적 도전성 베이스 플레이트 (20) 를 소결하는 단계, 및 베이스 플레이트 (20) 상에 전기적 도전성 영역 (24) 을 제공하여, 그 전기적 도전성 영역 (24) 이 베이스 플레이트 (20) 와 전기적으로 절연되고 직접 전기 접속 (22) 을 통해 상부 층 (14) 에 접속되도록 하는 단계를 포함한다.
도 3 에는 본 발명의 추가 실시형태가 도시되어 있다. 도 3 에 따르면, 2 개의 반도체 디바이스들 (12) 이 하나의 베이스 플레이트 (20) 상에 소결되며, 그 2 개의 반도체 디바이스들 (12) 의 에미터 전극들은 하나의 전기적 도전성 영역 (24) 에 접속된다. 그렇게 형성된 서브-모듈은 고전력 애플리케이션들에 대해 복잡한 내부 구조들을 제공하는 것을 허용한다.
바람직하게는, 전기적 도전성 영역 (24) 및/또는 상부 층, 또는 에미터 전극은 각각 접촉 피스톤 (28) 에 의해 접촉된다. 결과적으로, 반도체 디바이스 (12) 의 표면 상의 고압은 각각의 층들의 소결 접속으로 인해 본 발명에 따라 드라이 콘택들 (dry contacts) 을 형성할 필요가 없지만, 전력 반도체 모듈 (10) 의 일종의 프레스-팩 설계를 제공하는 것이 여전히 가능하다.
가능한 배열은, 접촉 피스톤들 (28) 이 전기 리드들에, 전기적 도전성 영역 (24) 에 또는 접촉층 (26) 에 직접 본딩되는 각각의 서브모듈의 중앙에, 각각 적은 수의 접촉 피스톤들 (28), 또는 스프링들을 제공할 수도 있다. 대안의 배열은 전력 반도체 모듈 (10) 의 각 코너에 하나의 접촉 피스톤 (28) 을 포함할 수도 있으며, 여기서 다시, 접촉 피스톤들 (28) 은 전기 리드들에, 전기적 도전성 영역 (24) 에 또는 접촉층 (26) 에 직접 본딩된다.
접촉 피스톤들 (28) 대신에, 각각 반도체 디바이스 (12), 또는 서브모듈, 또는 전기적 도전성 영역 (24) 과 베이스 플레이트를 외부 접촉하기 위해 하나 이상의 종래의 외부 단자들을 직접 제공하는 것이 가능하다.
본 발명은 도면들 및 전술한 설명에서 상세하게 도시 및 설명되었지만, 이러한 도시 및 설명은 제한이 아닌 실례 또는 예시인 것으로 간주될 것이며; 본 발명은 상기 개시된 실시형태들로 제한되지 않는다. 상기 개시된 실시형태들에 대한 다른 변형이 도면들, 개시물 및 첨부된 청구항의 검토로부터, 청구 발명을 실시하는데 당업자에 의해 이해되고 달성될 수 있다. 청구항에서, "포함하는" 이라는 단어는 다른 엘리먼트들 또는 단계들을 배제하지 않으며, 부정 관사 "a" 또는 "an" 은 복수를 배제하지 않는다. 소정의 측정들이 상호간에 상이한 종속항들에서 인용된다는 사실만이, 이들 측정들의 조합이 이롭게 하는데 이용될 수 없다는 것을 나타내는 것은 아니다. 청구항에서의 임의의 참조 부호들은 본 발명의 범위를 제한하는 것으로 해석되어서는 안된다.
10 : 반도체 모듈
12 : 반도체 디바이스
14 : 상부 층
16 : 하부 서브층
18 : 상부 서브층
20 : 베이스 플레이트
22 : 전기 접속
24 : 전기적 도전성 영역
26 : 접촉층
28 : 접촉 피스톤

Claims (16)

  1. 에미터 전극 및 콜렉터 전극을 가지는, 반도체 디바이스 (12), 특히 절연 게이트 바이폴라 트랜지스터, 역도전성 절연 게이트 바이폴라 트랜지스터, 또는 2-모드 절연 게이트 트랜지스터를 포함하는 전력 반도체 모듈로서,
    상기 에미터 전극에는 소결 본드 (sintered bond) 에 의해 전기적 도전성 상부 층 (14) 이 접속되며, 상기 상부 층 (14) 의 재료는 적어도 부분적으로 상기 반도체 디바이스 (12) 의 재료와 공정반응 (eutecticum) 을 형성하는 것이 가능하고, 상기 상부 층 (14) 은 적어도 부분적으로 ≤250%, 특히 ≤50% 의 범위의 상기 반도체 디바이스의 열팽창 계수와는 상이한 열팽창 계수를 가지며, 상기 콜렉터 전극에는 추가 소결 본드에 의해 전기적 도전성 베이스 플레이트 (20) 가 접속되며,
    상기 전력 반도체 모듈 (10) 은 상기 베이스 플레이트 (20) 와 전기적으로 절연되고 직접 전기 접속 (22) 을 통해 상기 상부 층 (14) 에 접속되는 전기적 도전성 영역 (24) 을 더 포함하는, 전력 반도체 모듈.
  2. 제 1 항에 있어서,
    상기 상부 층 (14) 은 적어도 2 개의 서브층들을 포함하며,
    하부 서브층 (16) 이 상기 반도체 디바이스 (12) 의 반도체와 공정반응을 형성하는 것이 가능하고,
    상부 서브층 (18) 이 ≤250%, 특히 ≤50% 의 범위의 상기 반도체의 열팽창 계수와는 상이한 열팽창 계수를 갖는, 전력 반도체 모듈.
  3. 제 2 항에 있어서,
    상기 하부 서브층 (16) 은 알루미늄, 은, 금 또는 구리를 포함하고, 및/또는 상기 상부 서브층 (18) 은 몰리브덴을 포함하며, 및/또는 상기 하부 서브층 (18) 의 두께는 상기 반도체 디바이스 (12) 의 두께의 적어도 50% 인, 전력 반도체 모듈.
  4. 제 1 항에 있어서,
    상기 상부 층 (14) 은 복합 재료, 특히 알루미늄-그래파이트 복합물 또는 알루미늄-몰리브덴-알루미늄 라미네이트를 포함하는, 전력 반도체 모듈.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 상부 층 (14) 의 두께는 상기 반도체 디바이스 (12) 의 두께의 적어도 50% 이고, 및/또는 적어도 0.05mm, 보다 바람직하게는 적어도 0.2mm, 그리고 가장 바람직하게는 적어도 0.3mm 의 두께를 갖는, 전력 반도체 모듈.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 베이스 플레이트 (20) 는 적어도 부분적으로 ≤250%, 특히 ≤50% 의 범위의 상기 반도체의 열팽창 계수와는 상이한 열팽창 계수를 갖는, 전력 반도체 모듈.
  7. 제 5 항에 있어서,
    상기 베이스 플레이트 (20) 는 구리, 몰리브덴, 구리-몰리브덴 또는 알루미늄-그래파이트를 포함하는, 전력 반도체 모듈.
  8. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 전기적 도전성 영역 (24) 은 직접 본딩된 구리 기판 또는 액티브 금속 브레이징 기판으로서 형성되는, 전력 반도체 모듈.
  9. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    적어도 2 개의 반도체 디바이스들 (12) 이 하나의 베이스 플레이트 (20) 에 소결되고, 상기 적어도 2 개의 반도체 디바이스들 (12) 의 상기 에미터 전극들은 하나의 전기적 도전성 영역 (24) 에 접속되는, 전력 반도체 모듈.
  10. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 전기적 도전성 영역 (24) 및/또는 상기 상부 층 (14) 및/또는 상기 베이스 플레이트는 접촉 피스톤에 의해 접촉되는, 전력 반도체 모듈.
  11. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 전기적 도전성 영역 (24) 은 외부 단자에 의해 접촉되고, 상기 베이스 플레이트 (20) 는 외부 단자에 의해 접촉되는, 전력 반도체 모듈.
  12. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 전기 접속 (22) 은 납땜 또는 용접 또는 소결에 의해 본딩되는, 전력 반도체 모듈.
  13. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 베이스 플레이트 (20) 는 전기적으로 도전성이 있고, 바람직하게는 상기 반도체 디바이스 (12) 의 대향측에, 상기 소결 본드에 직접 전기 접촉하고 있는 접촉면을 갖는, 전력 반도체 모듈.
  14. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 반도체 디바이스 (12) 및 상기 전기적 도전성 영역 (24) 은 상기 베이스 플레이트 (20) 의 동일측에 배열되는, 전력 반도체 모듈.
  15. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 전력 반도체 모듈은 단락 고장 모드 기능 (short circuit failure mode capability) 을 제공하는, 전력 반도체 모듈.
  16. 전력 반도체 모듈 (10) 의 제조 방법으로서,
    - 에미터 전극 및 콜렉터 전극을 갖는, 반도체 디바이스 (12), 특히 절연 게이트 바이폴라 트랜지스터, 역도전성 절연 게이트 바이폴라 트랜지스터, 또는 2-모드 절연 게이트 트랜지스터를 제공하는 단계,
    - 상기 에미터 전극에 전기적 도전성 상부 층 (14) 을 소결하는 단계로서, 상기 상부 층 (14) 은 적어도 부분적으로 상기 반도체 디바이스 (12) 의 반도체와 공정반응 (eutecticum) 을 형성하는 것이 가능하고, 적어도 부분적으로 ≤250%, 특히 ≤50% 의 범위의 상기 반도체의 열팽창 계수와는 상이한 열팽창 계수를 갖는, 상기 전기적 도전성 상부 층 (14) 을 소결하는 단계,
    - 상기 콜렉터 전극에 전기적 도전성 베이스 플레이트 (20) 를 소결하는 단계, 및
    - 상기 베이스 플레이트 (20) 상에 전기적 도전성 영역 (24) 을 제공하여, 상기 전기적 도전성 영역 (24) 이 상기 베이스 플레이트 (20) 와 전기적으로 절연되고 직접 전기 접속 (22) 을 통해 상기 상부 층 (14) 에 접속되도록 하는 단계를 포함하는, 전력 반도체 모듈의 제조 방법.
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