CN111261625A - 半导体装置 - Google Patents

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CN111261625A
CN111261625A CN201911202012.1A CN201911202012A CN111261625A CN 111261625 A CN111261625 A CN 111261625A CN 201911202012 A CN201911202012 A CN 201911202012A CN 111261625 A CN111261625 A CN 111261625A
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CN
China
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electrical connection
terminal
diode
coupled
switching device
Prior art date
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Pending
Application number
CN201911202012.1A
Other languages
English (en)
Inventor
克里斯蒂安·罗伯特·穆勒
克里斯托弗·乌尔班
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Publication date
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Abstract

一种半导体装置包括：至少一个开关器件(Sn)，其电耦接在第一端子(DC+/AC)与第二端子(AC/DC‑)之间；至少一个二极管(Dm)，其并联耦接至在第一端子(DC+/AC)与第二端子(AC/DC‑)之间的至少一个开关器件(Sn)；至少一个接合焊盘(50)；以及至少一个电连接元件(40)。至少一个电连接元件(40)中的每一个被布置成将至少一个开关器件(Sn)中之一电耦接至至少一个二极管(Dm)中之一。每个电连接元件(40)包括第一端、第二端和中间部分，并且对于电连接元件(40)中至少之一，第一端机械地耦接至相应的开关器件(Sn)，第二端机械地耦接至相应的二极管(Dm)，并且中间部分机械地耦接至至少一个接合焊盘(50)中至少之一。

Description

半导体装置
技术领域
本公开内容涉及半导体装置，特别地涉及用于功率半导体模块的半导体装置。
背景技术
功率半导体模块装置通常包括壳体内的基底板。在基底板上布置有至少一个基板。通常在至少一个基板上布置有包括多个可控半导体部件(例如半桥配置的两个或更多个IGBT)的半导体装置。每个基板通常包括基板层(例如陶瓷层)、沉积在基板层的第一侧上的第一金属化层和沉积在基板层的第二侧上的第二金属化层。例如在第一金属化层上安装有可控半导体部件。半导体装置的布局通常选择成使得装置中的电损耗保持最小。此外，应当防止功率半导体模块内的电损耗的不均匀分布。另外，期望防止在至少一个基板上的热点。
需要一种具有减小的电损耗的改进的半导体装置，该改进的半导体装置具有尽可能相等的电损耗分布，并且尽可能地在该装置中防止热点。
发明内容
一种半导体装置包括：至少一个开关器件，其电耦接在第一端子与第二端子之间；至少一个二极管，其并联耦接至在第一端子与第二端子之间的至少一个开关器件；至少一个接合焊盘；以及至少一个电连接元件。至少一个电连接元件中的每一个被布置成将至少一个开关器件中之一电耦接至至少一个二极管中之一。每个电连接元件包括第一端、第二端和中间部分，并且对于电连接元件中至少之一，第一端机械地耦接至相应的开关器件，第二端机械地耦接至相应的二极管，并且中间部分机械地耦接至至少一个接合焊盘。
参照以下附图和描述可以更好地理解本发明。附图中的部件不一定按比例绘制，而是将重点放在说明本发明的原理上。此外，在附图中，贯穿不同的视图相似的附图标记指定相应的部分。
附图说明
图1示出了半导体基板布置的截面图；
图2示意性地示出了功率半导体模块中的半导体基板布置的顶视图；
图3示意性地示出了半桥布置的电路图；
图4示意性地示出了在不同温度下接合线中的电流与接合线的不同长度的相关性的图；
图5示意性地示出了半导体装置的顶视图；
图6示意性地示出了另一半导体装置的顶视图；
图7示意性地示出了根据一个示例的半导体装置的顶视图；
图8示意性地示出了根据一个示例的半导体装置的顶视图。
具体实施方式
在下面的详细描述中，参照了附图。附图示出了可以实践本发明的特定示例。应当理解，除非另外特别指出，否则关于各种示例所描述的特征和原理可以彼此组合。在说明书以及权利要求书中，某些元件的名称为“第一元件”、“第二元件”、“第三元件”等不应被理解为列举。相反，这样的名称仅用于解决不同的“元件”。也就是说，例如，“第三元件”的存在不需要“第一元件”和“第二元件”的存在。本文所述的半导体本体可以由(掺杂的)半导体材料制成，并且可以是半导体芯片或被包括在半导体芯片中。半导体本体具有电连接的接合焊盘并且包括具有电极的至少一个半导体元件。
图1示例性地示出了半导体基板10。半导体基板10包括介电绝缘层110、附接至介电绝缘层110的第一金属化层111和附接至介电绝缘层110的第二金属化层112。介电绝缘层110设置在第一金属化层111与第二金属化层112之间。
第一金属化层111和第二金属化层112中的每一个可以由以下材料之一组成或包含以下材料之一：铜；铜合金；铝；铝合金；在功率半导体模块装置的工作期间保持固态的任何其他金属或合金。半导体基板10是陶瓷基板，即其中介电绝缘层110是陶瓷例如薄陶瓷层的基板。陶瓷可以由以下材料之一组成或包含以下材料之一：氧化铝；氮化铝；氧化锆；氮化硅；氮化硼；或任何其他介电陶瓷。例如，介电绝缘层110可以由以下材料之一组成或包含以下材料之一：Al2O3、AlN或Si3N4。例如，基板可以是例如直接铜接合(DCB)基板、直接铝接合(DAB)基板或活性金属钎焊(AMB)基板。此外，基板10可以是绝缘金属基板(IMS)。例如，绝缘金属基板通常包括包含(填充的)材料诸如环氧树脂或聚酰亚胺的介电绝缘层110。例如，介电绝缘层110的材料可以填充有陶瓷颗粒。这样的颗粒可以包含例如Si2O、Al2O3、AlN或BrN，并且可以具有在约1μm与约50μm之间的直径。例如，IMS的第一金属化层111可以是相对薄的铜层(例如在35μm与500μm之间的厚度)，并且第二金属化层112可以是相对厚的铝层或铜层(例如在0.6mm与2.0mm之间的厚度)。介电绝缘层110通常包括高绝缘电阻而同时具有相对低的热传导系数。
通常，在半导体基板10上布置有一个或更多个半导体本体20。布置在半导体基板10上的半导体本体20中的每一个可以包括半导体部件，例如二极管、IGBT(绝缘栅双极型晶体管)、MOSFET(金属氧化物半导体场效应晶体管)、JFET(结型场效应晶体管)、HEMT(高电子迁移率晶体管)或任何其他合适的可控半导体元件。一个或更多个可控半导体部件可以在半导体基板10上形成半导体装置。在图1中，示例性地示出了两个半导体本体20。然而，任意其他数目的半导体本体20也是可能的。
半导体基板10可以附接至基底板或散热片30，其中第二金属化层112布置在介电绝缘层110与基底板/散热片30之间。由半导体本体20生成的热量可以通过半导体基板10消散到基底板或散热片30。这通过图1中的粗体箭头示例性地示出。在图1的示例中，仅一个基板10布置在基底板30上。然而，这仅是一个示例。两个或更多个基板10也可以布置在同一基底板30上。
图1中的半导体基板10的第二金属化层112是连续层。在图1所示的布置中，第一金属化层111是结构化层。“结构化层”是指第一金属化层111不是连续层，而是在该层的不同部分之间包括凹部。在图1中示意性地示出了这样的凹部。在这种布置中，第一金属化层111示例性地包括四个不同的部分。可以将不同的半导体本体20安装至第一金属化层111的同一部分或不同部分。第一金属化层111的不同部分可以不具有电连接，或者可以使用诸如例如接合线的电连接来电连接至一个或更多个其他部分。电连接还可以包括例如连接板或导电轨等，此处仅举几例。然而，这仅是一个示例。第一金属化层111可以包括任意数目的部分。第一金属化层111还可以是连续层。
基板10还可以是多层基板(未示出)。除了第一介电绝缘层110以外，多层基板还包括至少一个附加的介电绝缘层。然后第一金属化层111可以布置在第一介电绝缘层110与附加的介电绝缘层之间。第三金属化层可以形成在附加的介电绝缘层的顶表面上。第一金属化层111和第三金属化层可以借助于延伸穿过附加的介电绝缘层的通孔连接。当使用多层基板时，半导体本体20可以例如布置在第三金属化层上。根据另一示例，多层基板可以包括多于一个附加的介电绝缘层，其中在不同的介电绝缘层之间布置有附加的金属化层。
半导体本体20可以形成半导体装置。例如，半导体本体20可以包括以半桥配置布置的开关器件。在图2中示例性地示出了这种半导体装置。图2示出了功率半导体模块装置的顶视图。功率半导体模块装置可以包括如上面参照图1已经描述的基底板30。在基底板30上可以布置有一个或更多个半导体基板10A、10B。多个半导体本体(在图2中未具体示出)可以在至少一个半导体基板10A、10B上形成半导体装置。例如，半导体本体中的每一个可以包括可控半导体部件，诸如开关器件或二极管。一个或更多个开关器件可以耦接在第一端子DC+与第二端子AC之间。特别地，开关器件中的每一个可以包括控制电极和可控负载路径，不同开关器件的负载路径操作地并联连接并且连接在第一端子DC+与第二端子AC之间。第一端子DC+可以被配置成耦接至第一电势，并且第二端子AC可以被配置成耦接至负载(未示出)。第一电势可以为正电势。因此，开关器件可以被称为高侧开关HS。一个或更多个附加的开关器件可以耦接在第二端子AC与第三端子DC-之间。特别地，附加的开关器件中的每一个可以包括控制电极和可控负载路径，不同开关器件的负载路径操作地并联连接并且连接在第二端子AC与第三端子DC-之间。第三端子DC-可以被配置成耦接至第二电势。第二电势可以为负电势。因此，附加的开关器件可以被称为低侧开关LS。
仍然参照图2，功率半导体模块可以具有矩形截面，并且可以包括第一纵向侧L1、第二纵向侧L2、第一窄侧B1和第二窄侧B2。例如，第一端子DC+和第三端子DC-两者都可以布置在功率半导体模块的第一窄侧B1上。第二端子AC可以布置在功率半导体模块的第二窄侧B2上。在图2的示例中，第二端子AC包括彼此电耦接的两个抽头AC1、AC2。然而，这仅是一个示例。第二端子AC可以包括任意数目x的抽头，其中x≥1。
在图2的半导体装置中，高侧开关HS形成布置在功率半导体模块的第一半部上的第一组开关器件。低侧开关LS形成布置在功率半导体模块的第二半部上的第二组开关器件。图2中未具体示出各个开关器件以及在高侧开关HS和低侧开关LS与端子DC+、DC-、AC之间的电连接。
在图3中示意性地示出了半桥布置的示例性电路图。如之前已经描述的，高侧开关HS耦接在第一端子DC+与第二端子AC之间，而低侧开关LS耦接在第二端子AC与第三端子DC-之间。在图3的示例中，开关器件HS、LS被实现为IGBT。IGBT中的每一个包括集电极、发射极和栅极。高侧开关HS的集电极耦接至第一端子DC+，高侧开关HS的发射极耦接至第二端子，低侧开关LS的集电极耦接至第二端子AC，以及低侧开关LS的发射极耦接至第三端子DC-。开关器件HS、LS中的每一个具有并联耦接在相应的端子DC+、AC、DC-之间的二极管D1、D2。二极管D1、D2的阴极可以耦接至与相应开关的集电极相同的节点，并且二极管D1、D2的阳极可以耦接至与相应开关的发射极相同的节点。在图3的示例中，高侧开关HS实现为具有单个IGBT，并且低侧开关LS实现为具有单个IGBT。然而，还可以将高侧开关HS和低侧开关LS中的每一个实现为具有多个IGBT(未示出)。高侧开关HS通常可以由第一多个n单独的开关器件HSn实现，其中n≥2，并且低侧开关LS通常可以由第二多个m单独的开关器件LSm实现，其中m≥2。多个高侧开关HSn可以在第一端子DC+与第二端子AC之间彼此并联耦接，并且多个低侧开关LSm可以在第二端子AC与第三端子DC-之间彼此并联耦接。
图2和图3的半桥布置仅是一个示例。通常，可控半导体装置可以以任何种类的配置来布置。特别地，任意数目的可控半导体装置可以串联耦接在两个端子之间。可能的配置的一个另外的示例是中性点钳位(NPC)结构。用于实现NPC结构(或任何其他替选结构)的开关器件中的每一个可以由多个单独的开关器件实现。此外，用于实现NPC结构(或任何其他替选结构)的开关器件中的每一个可以具有并联耦接在各个端子之间的至少一个二极管。
为了使半导体装置中的欧姆损失和电感损失最小化并且避免装置中的热点，可以以有利的方式将开关器件HSn、开关器件LSm和相应的二极管D1n、D2m布置在功率半导体模块中。例如，可能优选的是在半导体装置内的高度对称性。特别地，高度对称的电流馈送在许多应用中可能是有利的。通过优化开关器件HSn、LSm和二极管D1n、D2m的布置，可以防止半导体装置内的电损耗的不均等分布。此外，在半导体装置的工作期间由开关器件HSn、LSm和二极管D1n、D2m产生的热量可以散布在功率半导体模块的截面区域上，从而可以减少或避免热点。一般而言，可以防止功率半导体模块的快速老化和过早损坏。
在若干半导体装置在两个端子之间并联耦接的一些应用中，可能有利的是，彼此并联连接的装置的热耦接在装置之间尽可能地相等。这是因为，功率半导体模块的寿命通常由最弱部件的寿命来限定。如果部件中一个部件的热负荷比其他部件大，则该部件很可能是寿命最短的部件。
对于许多应用而言，可能有利的是在每个部件附近设置第一金属化层111的、不被凹部或其他部件中断的一定区域。在许多情况下，希望该区域尽可能大。换句话说，可能期望第一金属化层111的部件与凹部之间的距离尽可能大。然而，这需要对于增加功率半导体模块的尺寸与增加的成本进行权衡。
如果在功率半导体模块内使用快速开关器件，则上面所描述的许多要求和特征(与慢速开关器件相比)可能尤其重要。
可以使用接合线提供不同半导体本体之间以及半导体本体与第一金属化层111的一个或更多个部分之间的电连接。这样的接合线通常具有一定的长度，以跨越不同半导体装置之间或半导体装置与第一金属化层111的一部分之间的距离。接合线中的每一个的长度可以尽可能短。这可以例如通过将要借助于接合线电耦接的半导体装置尽可能地彼此靠近来实现。然而，这并非总是可行的。另外，例如，将不同的半导体装置彼此放置得太近可能会导致某些缺点，诸如热点。
提供尽可能短的接合线可能是有利的，因为随着接合线长度的增加，接合线的载流能力减小，并且接合线的(寄生)电感增大。在该上下文中接合线的长度是两个接合连接之间的接合线的自由长度。接合连接是与物理结构例如半导体部件或导体迹线的机械连接。在图4示例性地示出了载流能力与接合线的长度的相关性的图。图4示出了对于不同长度的接合线可以流过接合线的最大电流。对于接合线的不同温度，示出了不同的曲线。在接合连接处的接合线端部处测量了温度。可以看出，对于所有不同的温度，与具有仅5mm的长度的接合线相比，最大电流在20mm的接合线长度处减小了。例如，如果将接合线的自由长度从20mm减小至10mm，则最大可能电流基本上会翻倍。在较高的温度下，这种影响会有所减轻。然而，它仍然很显著。对于用于生成图4所示曲线的测试设置，已使用了由铝制成且具有300μm的直径的接合线。然而，对于其他材料和直径，效果是类似的。
现在参照图5，示意性地示出了典型的半导体装置。在图5的布置中，在半导体基板10上设置有第一导体迹线210和第二导体迹线220。第一导体迹线210和第二导体迹线220可以对应于第一金属化层111的不同部分。通常，可以在半导体基板10上提供多于两个导体迹线210、220。然而，出于说明的目的，在图5中仅示出了两个导体迹线210、220。例如，第一导体迹线210可以电耦接至第一端子DC+。然而，这仅是一个示例。第一导体迹线210也可以电耦接至第二端子AC或第三端子DC-。第二导体迹线220可以电耦接至端子中的另一个。例如，如果第一导体迹线210电耦接至第一端子DC+，则第二导体迹线220可以耦接至第二端子AC。例如，如果第一导体迹线210电耦接至第二端子AC，则第二导体迹线220可以电耦接至第三端子。
在图5所示的示例中，四个二极管D11、D12、D13、D14并联电耦接至各个端子之间的开关器件S1。在四个二极管D11、D12、D13、D14和开关器件S1的底侧(沿竖直方向y)上，二极管D11、D12、D13、D14和开关器件S1电耦接至第一导体迹线210。在四个二极管D11、D12、D13、D14的顶侧(沿竖直方向y，顶侧背向半导体基板10)上，二极管D11、D12、D13、D14各自电耦接至开关器件S1和第二导体迹线220。接合线40用于提供在部件的顶侧上的电连接。图5所示的布置在物理上看起来是高度对称的。开关器件S1与二极管D11、D12、D13、D14中的每一个之间的不同接合线中的每一个的长度基本上等于其他接合线的长度中的每一个，也就是说，开关器件S1与第一二极管D11之间的接合线的长度等于开关器件S1与第二二极管D12之间的接合线的长度、开关器件S1与第三二极管D13之间的接合线的长度、以及开关器件S1与第四二极管D14之间的接合线的长度。
同样适用于二极管D11、D12、D13、D14中的每一个与第二导体迹线220之间的接合线40。也就是说，第一二极管D11与第二导体迹线220之间的接合线的长度基本上等于第二二极管D12与第二导体迹线220之间的接合线的长度、第三二极管D13与第二导体迹线220之间的接合线的长度、以及第四二极管D14与第二导体迹线220之间的接合线的长度。单独的接合线40可以实现为在开关器件S1与二极管D11、D12、D13、D14中的每一个之间以及在二极管D11、D12、D13、D14中的每一个与第二导体迹线220之间相对短。在这种布置中，可以以对称的方式设计不同部件之间的电流分布。然而，这种布置中的热分布很差。在图5的布置中，大多数情况下阻止了热量的散布。此外，用于将开关器件S1耦接至不同的二极管D11、D12、D13、D14的接合线40的长度可以与用于将二极管D11、D12、D13、D14耦接至第二导体迹线220的接合线40的长度不同。
现在参照图6，示意性地示出了另一典型的半导体装置。在图6的半导体装置中，与图5的布置相比，通过以不同的方式布置二极管D11、D12、D13、D14来优化热分布。在图6的布置中，并不是所有的二极管D11、D12、D13、D14都沿第一水平方向x(如，例如在图5中)彼此相邻地布置成一行。而是，四个二极管D11、D12、D13、D14布置在矩形或四方形的角上。第一二极管D11和第四二极管D14经由接合线电耦接至开关器件S1。在图6的示例中，在开关器件S1与第一二极管D11之间以及在开关器件S1与第四二极管D14之间提供直接连接。第二二极管D12和第三二极管D13不直接耦接至开关器件S1。提供接合连接以将第二二极管D12电耦接至第一二极管D11，并且提供另外的接合连接以将第三二极管D13电耦接至第四二极管D14。第二二极管D12和第三二极管D13均经由单独的接合线40耦接至第二导体迹线220。与图5的布置相比，在该布置中可以减小接合线40的长度。然而，用于将开关器件S1电耦接至第一二极管D11和第四二极管D14的接合线40的长度可能与用于将第一二极管D11电耦接至第二二极管D12以及用于将第三二极管D13电耦接至第四二极管D14的接合线40的长度不同。与在这种布置中将第一二极管D11电连接至第二二极管D12以及将第三二极管D13电连接至第四二极管D14的接合线相比，将第二二极管D12和第三二极管D13电耦接至第二导体迹线220的接合线40可能必须承载两倍的电流。
在换向的情况下，第一二极管D11和第四二极管D14具有比第二二极管D12和第三二极管D13更高的电感。因此，图6的布置是电不对称的，但是与图5的布置相比，图6的布置提供了较好的热分布。
现在参照图7，提供了示例性半导体装置，该半导体装置一方面高度电对称，并且另一方面提供了良好的热分布。在图7的布置中，二极管D11、D12、D13、D14被布置成沿第一水平方向x以及沿第二水平方向z相对于它们各自的相邻二极管偏移(相邻的二极管被布置成相对于彼此偏斜)。以这种方式将二极管D11、D12、D13、D14布置成之字形或方格形。换句话说，二极管D11、D12、D13、D14被布置成沿第一水平方向x延伸的两行，其中两个随后的二极管D11、D12、D13、D14被布置在不同的行中。然而，二极管D11、D12、D13、D14的这种布置仅是一个示例。通常，二极管D11、D12、D13、D14可以以有助于热分布的优化的任何其他合适的方式布置。
两行中的第一行被布置成比第二行更靠近开关器件S1。布置在第一行中的第一二极管D11和第三二极管D13中的每一个经由接合线直接耦接至开关器件S1。也就是说，在开关器件S1与相应的第一二极管D11和第三二极管D13之间没有提供附加的接合连接。另一方面，布置在第二行中的第二二极管D12和第四二极管D14不直接连接至开关器件S1。在开关器件S1与第二行的第二二极管D12和第四二极管D14中的每一个之间设置有附加的接合焊盘50。对于第二行的第二二极管D12和第四二极管D14中的每一个，在相应的接合焊盘50上形成有附加的接合连接。以这种方式，可以减小相应的接合线40的自由长度。
在图7的布置中，接合线40中的每一个包括第一端、第二端以及在第一端与第二端之间的中间部分。第一组接合线中的每个接合线可以利用其第一端机械地耦接至开关器件S1，并且利用其第二端机械地耦接至相应的二极管D11、D13。第一组的这些接合线40的中间部分不包括任何其他机械连接。第二组接合线中的每个接合线可以利用其第一端机械地耦接至开关器件S1，并且利用其第二端机械地耦接至相应的二极管D12、D14。第二组的接合线中的每一个的中间部分可以包括附加的机械连接。特别地，第二组的接合线的中间部分可以机械地耦接至接合焊盘50中的相应一个。
接合焊盘50中的每一个与导体迹线210、220中的每一个电绝缘。根据一个示例，接合焊盘50中的每一个包含电绝缘材料。例如，接合焊盘50可以包含陶瓷材料。例如，电绝缘接合焊盘50可以布置在第一导体迹线210的上表面上。导体迹线210、220的上表面是背向半导体基板10的表面。如果将接合线40接合至电绝缘接合焊盘50，则与任何导体迹线都没有建立电连接。接合连接仅用于减小接合线40的自由长度。它不用于提供附加的电连接。
根据另一示例，接合焊盘50中的每一个可以由第一金属化层111的分离的部分形成。也就是说，接合焊盘50可以包含导电材料。然而，在接合焊盘50中的每一个与第一金属化层111的其他部分(例如第一导电迹线210、第二导电迹线220)之间形成有凹部。以这种方式，在接合焊盘50与第一金属化层111的其他部分或任何其他部件之间不提供电连接。
通过减小接合线40的自由长度，可以增加相应接合线的载流能力。以这种方式将第二二极管D12和第四二极管D14电连接至开关器件S1的接合线40的载流能力可以比将第一二极管D11和第三二极管D13电连接至开关器件S1的接合线40的载流能力更好或至少等于将第一二极管D11和第三二极管D13电连接至开关器件S1的接合线40的载流能力，即使第二二极管D12和第四二极管D14与开关器件S1之间的距离大于第一二极管D11和第三二极管D13与开关器件S1之间的距离也是如此。
接合焊盘50上的附加接合连接的温度可以等于或小于相应接合线40的第一端和第二端中的每一个处的温度。如果附加接合连接的温度增加了在相应的接合线40的第一端和第二端处的温度，则这可能会致使接合线40的载流能力的不期望的降低。
二极管D11、D12、D13、D14中的每一个经由单独的接合线40电耦接至第二导电迹线220。将单独的二极管D11、D12、D13、D14电耦接至第二导电迹线220的不同的接合线40可以具有相同的长度。也就是说，耦接在第一二极管D11与第二导电迹线220之间的接合线的长度等于耦接在第二二极管D12与第二导电迹线220之间的接合线的长度、耦接在第三二极管D13与第二导电迹线220之间的接合线的长度、以及耦接在第四二极管D14与第二导电迹线220之间的接合线的长度。
因此，图7的布置至少部分对称。特别地，该布置关于二极管D11、D12、D13、D14与第二导电迹线220之间的连接是对称的。然而，该布置关于开关器件与二极管之间的连接是不对称的，其中第一二极管D11和第三二极管D13直接耦接至开关器件S1，而第二二极管D12和第四二极管D14不直接耦接至开关器件S1。然而，二极管D11、D12、D13、D14与开关器件S1之间的连接的不对称通常是可接受的。这种局部不对称的影响通常很小且可忽略不计。然而，由于二极管D11、D12、D13、D14与第二导电迹线220之间的各个接合线的相同长度，所以在换向的情况下，二极管D11、D12、D13、D14具有相同的电感和类似的欧姆电阻。这对于许多应用可能是有利的。
由于将二极管D11、D12、D13、D14耦接至开关器件的接合线40的不同长度，所以图7的布置的杂散电感可以是不对称的。然而，对于许多应用，就开关器件S1的开关行为而言，这种影响可以忽略不计。在一些情况下，由于接合线40中的不对称杂散电感而可能产生局部过电压。然而，这样的过电压可能会因开关器件S1的顶表面上的金属化而减小(顶表面是背向半导体基板10的表面)。
然而，图7所示的布置仅是一个示例。在图7的示例中，多个二极管D11、D12、D13、D14并联电耦接至一个开关器件S1。然而，还可以将多个开关器件彼此并联电耦接以及将多个开关器件与一个二极管并联电耦接。在一些应用中，例如多个MOSFET器件(例如SiCMOSFET器件)可以彼此并联电耦接以及与一个(保护)二极管并联电耦接。例如，图7中的二极管D11、D12、D13、D14中的每一个可以由开关器件Sn替代，并且图7的开关器件S1可以由二极管Dn替代。在这种情况下，开关器件Sn将借助于接合线40电耦接至第二导电迹线220。二极管Dn将经由开关器件电耦接至第二导电迹线220。任意数目≥2的二极管和任意数目≥2的开关器件通常可以形成部分对称的布置。
通常，如图8示意性地所示，半导体装置可以包括至少一个第一可控半导体部件22(例如开关器件)和第二可控半导体部件24(例如二极管)。第一可控半导体部件22和第二可控半导体部件24借助于接合线40彼此电耦接。接合线包括第一端、第二端以及在第一端与第二端之间的中间部分。接合线40的第一端机械地耦接至第一可控半导体部件22，并且接合线40的第二端机械地耦接至第二可控半导体部件24。接合线40的中间部分包括附加的机械连接。特别地，中间部分可以机械地耦接至接合焊盘50。接合焊盘50可以被布置在第一可控半导体部件22与第二可控半导体部件24之间。通过提供该附加的机械连接，接合线40的总长度140减少。特别地，接合线40被划分为两个不同的部分401、402，两个部分401、402中的每一个具有小于接合线40的总长度140的长度l401、1402。接合焊盘50可以是电绝缘的或者可以电耦接至接合线40并且可以与半导体装置的任何其他部件电绝缘。
接合线40的第一部分401的长度l401可以等于接合线40的第二部分402的长度l402。以这种方式，第一部分401的载流能力可以等于第二部分402的载流能力。然而，这仅是一个示例。第一部分401和第二部分402还可以具有不同的载流能力。
在图8的示例中，仅示出了一个接合焊盘50。也就是说，在接合线的中间部分中仅提供了一个附加的接合连接。然而，还可以在第一可控半导体部件22与第二可控半导体部件24之间布置有多于一个接合焊盘50。以这种方式，可以在接合线40的中间部分中提供多于一个附加的接合连接，并且接合线可以被划分为三个或更多个部分。
具有基本相同长度的接合线还可以具有相同的截面和相同的电特性。特别地，不同的接合线可以被配置成提供相同的电压传输和电流传输。
半导体装置可以包括开关器件和二极管的任意组合，其中，同一半导体装置内的开关器件可以包括不同的开关特性。这可能需要杂散电感的对称分布。
半导体装置可以包括开关器件和二极管的任意组合，其中，同一半导体装置内的开关器件可以包括相等的开关特性。这可能需要杂散电感的对称分布。
上面已经关于接合线描述了本发明。然而，这仅是一个示例。可以使用任何种类的连接元件来电耦接半导体装置的不同部件。例如，可以使用接合带、支架、夹子、至少部分金属化的连接箔或类似的东西替代接合线。

Claims (14)

1.一种半导体装置，包括：
至少一个开关器件(Sn)，其电耦接在第一端子与第二端子之间；
至少一个二极管(Dm)，其并联耦接至在所述第一端子与所述第二端子之间的所述至少一个开关器件(Sn)；
至少一个接合焊盘(50)；以及
至少一个电连接元件(40)，其中，
所述至少一个电连接元件(40)中的每一个被布置成将所述至少一个开关器件(Sn)中之一电耦接至所述至少一个二极管(Dm)中之一，
每个电连接元件(40)包括第一端、第二端和中间部分，并且
对于所述至少一个电连接元件(40)，所述第一端机械地耦接至相应的开关器件(Sn)，所述第二端机械地耦接至相应的二极管(Dm)，并且所述中间部分机械地耦接至所述至少一个接合焊盘(50)中至少之一。
2.根据权利要求1所述的半导体装置，其中，所述至少一个接合焊盘(50)包含电绝缘材料。
3.根据权利要求1或2所述的半导体装置，其中，所述至少一个接合焊盘(50)与所述半导体装置的除了所述电连接元件(40)以外的任何部件电绝缘。
4.根据权利要求1至3中任一项所述的半导体装置，其中，
所述第一端子被配置成操作地耦接至第一电势，并且所述第二端子被配置成耦接至负载，其中，所述第一电势为正电势；或者
所述第一端子被配置成操作地耦接至负载，并且所述第二端子被配置成操作地耦接至第二电势，其中，所述第二电势为负电势。
5.根据权利要求1至4中任一项所述的半导体装置，其中，所述至少一个电连接元件(40)包括接合线、接合带、支架、夹子或至少部分金属化的连接箔。
6.根据权利要求1至5中任一项所述的半导体装置，其中，
所述至少一个电连接元件(40)中的每一个包括总的自由长度(140)；并且
通过将所述至少一个电连接元件(40)的中间部分机械地连接至所述至少一个接合焊盘(50)，所述至少一个电连接元件(40)被划分为至少两个不同的部分(401，402)，所述至少两个部分(401，402)中的每一个具有小于所述至少一个电连接元件(40)的总的自由长度(140)的长度(l401，1402)。
7.根据权利要求6所述的半导体装置，其中，
所述至少一个电连接元件(40)的不同部分(401，402)具有相同的长度(l401，l402)，并且
所述至少一个电连接元件(40)的最大载流能力由所述不同部分(401，402)的长度(1401，1402)确定。
8.根据权利要求6所述的半导体装置，其中，
所述至少一个电连接元件(40)的不同部分(401，402)具有不同的长度(l401，l402)，并且
所述至少一个电连接元件(40)的最大载流能力由所述不同部分(401，402)中的最长部分的长度(1401、1402)确定。
9.根据权利要求1至8中任一项所述的半导体装置，包括：
一个开关器件(S1)，其电耦接在所述第一端子与所述第二端子之间；以及
多个二极管(Dm)，其并联耦接至在所述第一端子与所述第二端子之间的所述一个开关器件(S1)，其中，
所述多个二极管(Dm)被布置在第一行和第二行中，其中，所述第一行被布置在所述一个开关器件(S1)与所述第二行之间，并且
随后的二极管被布置在不同的行中相对于彼此偏斜。
10.根据权利要求1至9中任一项所述的半导体装置，其中，
所述至少一个开关器件(Sn)和所述至少一个二极管(Dm)机械地电耦接至第一导电迹线(210)。
11.根据权利要求10所述的半导体装置，还包括多个另外的电连接元件(40)，其中，
所述另外的电连接元件(40)中的每一个将所述至少一个二极管(Dm)电耦接至第二导电迹线(220)，或者
所述另外的电连接元件(40)中的每一个将所述至少一个开关器件(Sn)中之一电耦接至第二导电迹线(220)。
12.根据权利要求11所述的半导体装置，其中，所述另外的电连接元件(40)具有相同的长度，并且被配置成在所述至少一个二极管(Dm)与所述第二导电迹线(220)之间或者在所述至少一个开关器件(Sn)与所述第二导电迹线(220)之间提供相同的电压传输和电流传输。
13.根据权利要求10或11所述的半导体装置，其中，
所述第一导电迹线(210)电耦接至所述第一端子；并且所述第二导电迹线(220)电耦接至所述第二端子。
14.根据前述权利要求中任一项所述的半导体装置，其中，所述至少一个开关器件(Sn)包括IGBT、MOSFET、JFET或HEMT。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AT522665B1 (de) 2019-05-22 2021-12-15 Tgw Mechanics Gmbh Hängefördersystem und Verfahren zum Bestimmen der Dicke einer Hängetasche

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10189867A (ja) * 1996-12-26 1998-07-21 Toshiba Corp 回路モジュールおよびこの回路モジュールを収容した携帯形電子機器
US20040188706A1 (en) * 2003-03-27 2004-09-30 Jie Chang High-power, integrated AC switch module with distributed array of hybrid devices
US20130134572A1 (en) * 2011-09-12 2013-05-30 Infineon Technologies Ag Semiconductor device including cladded base plate
US20160295690A1 (en) * 2015-04-02 2016-10-06 Fuji Electric Co., Ltd. Semiconductor device
WO2018029801A1 (ja) * 2016-08-10 2018-02-15 三菱電機株式会社 半導体装置
EP3376538A1 (en) * 2017-03-15 2018-09-19 Infineon Technologies AG Semiconductor arrangement with controllable semiconductor elements

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19617055C1 (de) * 1996-04-29 1997-06-26 Semikron Elektronik Gmbh Halbleiterleistungsmodul hoher Packungsdichte in Mehrschichtbauweise
JP3740117B2 (ja) * 2002-11-13 2006-02-01 三菱電機株式会社 電力用半導体装置
EP2765600A4 (en) * 2011-09-30 2015-06-10 Rohm Co Ltd SEMICONDUCTOR COMPONENT
US11157676B2 (en) * 2016-09-20 2021-10-26 Octavo Systems Llc Method for routing bond wires in system in a package (SiP) devices
KR20180090127A (ko) * 2017-02-02 2018-08-10 엘지전자 주식회사 전력 모듈 패키지

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10189867A (ja) * 1996-12-26 1998-07-21 Toshiba Corp 回路モジュールおよびこの回路モジュールを収容した携帯形電子機器
US20040188706A1 (en) * 2003-03-27 2004-09-30 Jie Chang High-power, integrated AC switch module with distributed array of hybrid devices
US20130134572A1 (en) * 2011-09-12 2013-05-30 Infineon Technologies Ag Semiconductor device including cladded base plate
US20160295690A1 (en) * 2015-04-02 2016-10-06 Fuji Electric Co., Ltd. Semiconductor device
WO2018029801A1 (ja) * 2016-08-10 2018-02-15 三菱電機株式会社 半導体装置
CN109564918A (zh) * 2016-08-10 2019-04-02 三菱电机株式会社 半导体装置
EP3376538A1 (en) * 2017-03-15 2018-09-19 Infineon Technologies AG Semiconductor arrangement with controllable semiconductor elements

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