CN109755228B - 具有可靠地切换可控半导体元件的半导体装置 - Google Patents

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Abstract

本公开涉及具有可靠地切换可控半导体元件的半导体装置，包括：电路板，包括具有第一导体轨道和第二导体轨道的金属化层；以及多个单独的半导体芯片，每个均包括可控半导体元件、第一负载电极、第二负载电极和控制电极，各个半导体芯片的第一负载电极彼此电连接，各个半导体芯片的第二负载电极彼此电连接，并且各个半导体芯片的控制电极彼此电连接。第一导体轨道包括基底部分和第一、第二和第三部分，第三部分布置在第一和第二部分之间，并且第二导体轨道包括第一和第二部分。第二导体轨道的第一部分布置在第一导体轨道的第一和第三部分之间，第二导体轨道的第二部分布置在第一导体轨道的第二和第三部分之间。

Description

具有可靠地切换可控半导体元件的半导体装置
技术领域
本公开涉及具有可控半导体元件的半导体装置。
背景技术
半导体装置(如功率半导体模块等)被广泛用于汽车、工业和消费电子应用，用于驱动负载、转换功率等。通常，这种半导体装置包括至少一个可控半导体元件，每个可控半导体元件均具有第一负载电极、第二负载电极、形成在它们之间的负载路径、以及用于控制负载路径的控制电极。为了实现高额定电流，该布置可以包括两个或更多个可控半导体元件，这些可控半导体元件并联电连接，使得它们的负载路径并联电连接，例如通过将第一负载电极彼此电连接以及通过将第二负载电极彼此电连接。任选地，控制电极也可以彼此电连接。在理想情况下，通过使用电线将公共控制电压(例如，由控制器提供)馈送给各个可控半导体元件来同步地操作并联电连接的两个或更多个可控半导体元件。
由于可控半导体元件的切换状态(例如，负载路径是导电还是阻塞)取决于其对应的控制电压，即，取决于控制电极的电位与例如对应可控半导体元件的第一负载电极的电位的差，所以流过电连接第一负载电极的线路的大电流可与该线的不可避免的欧姆电阻和/或电感组合导致不同可控半导体元件的第一负载电极处显著不同的电位。因此，可能存在不同可控半导体元件的切换状态彼此显著不同的情况。即，可能存在一些可控半导体元件的负载路径导电而剩余可控半导体元件的控制路径电阻塞的时刻。因此，通过其负载路径并联连接的可控半导体元件的负载电流以及由此负载电流引起的热负载和电负载在可控半导体元件之间不均匀地分布。由此，会减少负载较重的可控半导体元件的寿命。此外，不同的切换状态也可能由可控半导体元件之间的不希望有的体间振荡引起。
所描述的问题不限于对如基于碳化硅的半导体元件(例如，基于SiC的MOSFET或基于SiC的IGBT)的快速切换半导体元件的特别兴趣，因为目前存在的基于碳化硅的半导体芯片具有减小的占地面积，因此具有低额定电流，使得频繁要求并联电连接的基于碳化硅的半导体芯片。
需要一种半导体组件，以减少或避免当两个或更多个可控半导体元件的负载路径并联操作时可能出现的至少一个缺点。
发明内容
该半导体装置包括：电路板，包括具有第一导体轨道和第二导体轨道的金属化层；以及多个单独的半导体芯片，每个半导体芯片均包括可控半导体元件、第一负载电极、第二负载电极和控制电极，各个半导体芯片的第一负载电极彼此电连接，各个半导体芯片的第二负载电极彼此电连接，并且各个半导体芯片的控制电极此电连接。第一导体轨道包括基底部分以及第一部分、第二部分和第三部分，第三部分布置在第一部分和第二部分之间，并且第二导体轨道包括第一部分和第二部分。第二导体轨道的第一部分布置在第一导体轨道的第一部分和第三部分之间，第二导体轨道的第二部分布置在第一导体轨道的第二部分和第三部分之间，并且第一导体轨道的第三部分布置在第二导体轨道的第一部分和第二部分之间。多个半导体芯片的第一子集和第二子集布置在第二导体轨道的第一部分上，并且多个半导体芯片的第三子集和第四子集布置在第二导体轨道的第二部分上。第一子集和第二子集中的每个半导体芯片的第一负载电极经由至少一个第一电连接而电连接至第一导体轨道的第一部分，并且经由至少一个第二电连接而电连接至第一导体轨道的第三部分。此外，第三子集和第四子集中的每个半导体芯片的第一负载电极经由至少一个第三电连接而电连接至第一金属化层的第三部分，并且经由至少一个第四电连接而电连接至第一导电轨道的第二部分。
参照以下附图和说明，可以更好地理解本发明。附图中的部件不需要按比例绘制，而是着重于说明本发明的原理。此外，在附图中，类似的参考符号在不同附图中表示对应部分。
附图说明
图1是示出示例性半导体装置的顶视图。
图2是图1的半导体装置在截面E1-E1中的截面图。
图3是包括MOSFET的示例性可控半导体元件的电符号。
图4是示出另一示例性半导体装置的顶视图。
图5是示出包括半桥的示例性半导体装置的顶视图。
具体实施方式
在下面的详细描述中，参考附图。附图示出了可实践本发明的具体示例。应当理解，除非特别注明，否则关于各种示例描述的特征和原理可以相互组合。此外，在权利要求中，特定元件被指定为“第一元件”、“第二元件”、“第三元件”等不被理解为枚举性的。相反，这种指定仅用于表示不同的“元件”。也就是说，例如，“第三元件”的存在不要求存在“第一元件”和“第二元件”。
图1是示出示例性半导体装置100的顶视图，图2是图1的半导体装置在截面E1-E1中的截面图，以及图3是包括MOSFE的可控半导体元件的电符号。
参考图1和图2，示例性半导体装置100包括电路板2以及布置在电路板2上的多个(这里为八个)半导体芯片1。每个半导体芯片1都包括半导体本体10，并且每个半导体本体10(因此，每个半导体芯片1)均包括可控半导体元件T。
除半导体本体10之外，每个半导体芯片1还包括布置在半导体本体10上的第一负载电极11、布置在半导体本体10上的第二负载电极12以及布置在半导体本体10上的控制电极13。在不受限制的情况下，第一负载电极11和控制电极13可布置在半导体本体10的远离电路板2的表面上，并且第二负载电极12可布置在半导体本体10面向电路板2的表面上。每个可控半导体元件T均包括在相应可控半导体元件T的第一和第二负载电极11、12之间集成在半导体本体10中的负载路径。
为了控制可控半导体元件T的负载路径，即，为了控制负载路径的电导率，可以在控制电极13与第一或第二负载电极11、12之一之间施加控制电压。负载路径的电导率取决于控制电压的绝对值和极性，以及取决于可控半导体元件T的设计，使得负载路径的电导率的期望状态(例如，“接通”，即负载路径＝导电，或者“断开”，即负载路径＝电阻塞)可通过适当地调节控制电压来实现。
如上所述，每个半导体芯片1的半导体本体10均包括对应的可控半导体元件T。不同的可控半导体元件T可以彼此相同。在这个意义上，“相同”可能意味着“除制造公差外的”相同。适当的可控半导体元件T的示例包括但不限于单极或双极晶体管、晶闸管或任何其他可控半导体元件。如果可控半导体元件T包括晶体管，则相同的可控半导体元件T可包括例如IGFET(绝缘栅场效应晶体管)，如MOSFET(金属氧化物半导体场效应晶体管)或IGBT(绝缘栅双极晶体管，例如反向导电IGBT)或JFET(结场效应晶体管)、HEMT(高电子迁移率晶体管)、BJT(双极结晶体管)或任何其他类型的晶体管。根据可控半导体元件T的类型，第一负载电极11和第二负载电极12可以是源电极和漏电极、或者漏电极和源电极、发射极电极和集电极、或者集电极电极和发射极电极，并且控制电极13可以为栅电极或基极电极。本领域已知这种半导体元件T的设计和操作原理，因此关于这点不要求进一步的解释。
图3示出了包括MOSFET的示例性可控半导体元件T的电符号。如图3示意性示出的，包括可控半导体元件T的半导体芯片1可任选地包括集成二极管14，其可以根据应用而操作为续流二极管。如果可控半导体元件T包括MOSFET，则其可以包括形成集成二极管14的固有本体二极管。如果可控半导体元件T包括RC-IGBT(反向导通IGBT)，则对应的半导体芯片1可以包括允许反向导通操作并且可以形成集成二极管14的固有续流二极管。
如图1和图2进一步所示，电路板2包括可附接至介电层20的第一金属化层21以及也可附接至介电层20的可选的第二金属化层22。如果有第二金属化层22，则介电层20可布置在第一和第二金属化层21、22之间。
第一和第二金属化层21、22中的每一个(如果设置了第二金属化层22)均可由下列材料之一组成或者包括但不限于下列材料之一：铜、铜合金、铝、铝合金、在半导体组件操作期间保持固态的任何其他金属或合金。根据一个示例，电路板2可以是陶瓷衬底，即，其可以包括陶瓷的介电层20，例如薄陶瓷层。不限制地，陶瓷可以由下列材料之一组成或者包括下列材料之一：氧化铝、氮化铝、氧化锆、氮化硅、氮化硼、任何其他介电陶瓷。例如，电路板2可以是例如直接铜接合(DCB)衬底、直接铝接合(DAB)衬底或活性金属钎焊(AMB)衬底。根据另一示例，电路板2可以是具有非陶瓷介电层20的传统印刷电路板(PCB)。例如，非陶瓷介电层20可由固化树脂组成或者包括固化树脂。不管第一和第二金属化层21、22(如果提供了第二金属化层22)与介电层20(如果提供的话)的材料是什么，电路板2可以没有电连接，诸如穿透介电层20并且电连接第一和第二金属化层21、22的通孔(通孔＝“垂直互连通路”)。然而，在其他实施例中，可以提供这样的通孔。
如图1和图2进一步所示，第一金属化层21包括彼此远离布置的第一导体轨道M1和第二导体轨道M2。根据本公开，第一金属化层21的导体轨道完全由来自第一金属化层的材料形成。即，这种导体轨道的每一部分仅通过该导体轨道的材料(因此，仅通过第一金属化层21的材料)电连接至同一导体轨道的每个其他部分。
第一导体轨道M1包括基底部分30、第一部分31、第二部分32和第三部分33。第三部分33沿电路板2的水平方向布置在第一部分31和第二部分32之间。即，当从上往下看时(参见图1所示的俯视图)，第一导体轨道M1基本为W形，第一部分、第二部分和第三部分31、32、33形成W的臂，而基底部分30形成W的基底。此外，第二导体轨道M2包括基底部分40、第一部分41和第二部分42。第二导体轨道M2的第一部分41布置在第一导体轨道M1的第一部分31和第三部分33之间，第二导体轨道M2的第二部分42布置在第一导体轨道M1的第二部分32和第三部分33之间，并且第一导体轨道M1的第三部分33沿电路板2的水平方向布置在第二导体轨道M2的第一部分41和第二部分42之间。也就是说，从上往下看时(参见图1所示的俯视图)，第二导体轨道M2基本为U形，第二导体轨道M2的第一部分41和第二部分42形成U的臂，并且第二导体轨道M2的基底部分40形成U的基底部分。
多个半导体芯片1包括半导体芯片1的至少四个子集，其中每个子集均包括多个半导体芯片1中的至少一个，并且其中子集不交叉。在图1和图2中，第一子集的半导体芯片1用1-1标记，第二子集的半导体芯片1用1-2标记，第三子集的半导体芯片1用1-3标记，以及第四子集的半导体芯片1用1-4标记。即，在图1和图2的示例中，每个子集均包括多个半导体芯片1中的两个。然而，一般来说，每个子集均可包括多个半导体芯片1中的至少一个、至少两个、至少三个等等。可选地但不受限制的，每个子集均可以包括相同数量的半导体芯片1。
从图1中可以看出，第一子集(包括半导体芯片1-1)和第三子集(包括半导体芯片1-3)可布置在第一行RI中，第二子集(包括半导体芯片1-2)和第四子集(包括半导体芯片1-4)可布置在第二行RII中，第一子集(包括半导体芯片1-1)和第二子集(包括半导体芯片1-2)可布置在第一列CI中，以及第三子集(包括半导体芯片1-3)和第四子集(包括半导体芯片1-4)可布置在第二列CII中，并且第一导体轨道M1的第三部分33可以在第一列CI和第二列CII之间延伸。从而，第一和第二行RI、RII可以彼此平行或基本平行地布置，第一列CI和第二列CI和CII可以彼此平行或基本平行地布置，第一和第二行RI、RII中的每一行均可以垂直或基本垂直于第一列CI和第二列CII中的每一列布置，并且第一导体轨道M1的第三部分33可以与第一列CI和第二列CII中的每一列平行或基本平行地布置。
从图1中还可以看出，第一子集的半导体芯片1-1和第二子集的半导体芯片1-2布置在第二导体轨道M2的第一部分41上，并且第三子集的半导体芯片1-3和第四子集的半导体芯片1-4布置在第二导体轨道M2的第二部分42上。作为半导体芯片1-2和1-4的示例，如图2所示，每个半导体芯片1都在其第二负载电极12处电连接至导体轨道的部分(这里为第二导体轨道M2的第一部分或第二部分41、42)。其上使用导电连接层15(例如，焊料层、导电粘合剂层或烧结金属粉末层)进行布置。第一子集和第二子集的每个半导体芯片1-1、1-2的第一负载电极11经由至少一个第一电连接W1电连接至第一导体轨道M1的第一部分31，并且经由至少一个第二电连接W2电连接至第一导体轨道M1的第三部分33。然后，第三子集和第四子集的每个半导体芯片1-3、1-4的第一负载电极11经由至少一个第三电连接W3电连接至第一导体轨道M1的第三部分33，并且经由至少一个第四电连接W4连接至第一导体轨道M1的第二部分32。即，第一子集和第二子集的每个半导体芯片1-1、1-2的第一负载电极11经由不同的电连接W1和W2电连接至第一导体轨道M1的第一部分和第三部分31、33，并且第三子集和第四子集的每个半导体芯片1-3、1-4的第一负载电极11经由不同的电连接W3和W4电连接至第一导体轨道M1的第三部分和第二部分33、32。
如图1和图2的示例所示，第一电连接W1和第二电连接W2可以通过单条连接线51或52形成。类似地，第三电连接W3和第四电连接W4可以通过单条连接线51或52形成。第一电连接W1、第二电连接W2、第三电连接W3和第四电连接W4也可以通过单条连接线51或52形成。每个上述电连接均可以使用任何类型的电连接来实现，例如电线或金属带，其在相应的附接点P处电连接至与其连接的相应第一负载电极11和相应的部分31、32、33电连接。在图1中，附接点P用粗体椭圆点示意性示出。
连接线51、52可以使用任何适当的技术(如焊接、锻接、线接合、导电粘合等)在附接点P处附接并由此电连接至相应的第一部分、第二部分或第三部分31、32、33或者相应的第一负载电极11。在这种上下文中，线接合是指在相应的附接点P处，引线直接附接至并由此直接接触相应的第一部分、第二部分或第三部分31、32、33或者相应的第一负载电极11。引线可以在连接不同附接点P的部分中具有圆形或非圆形截面。在附接点P处，引线可能变形。具有非圆形扁平截面的引线通常被称为带。
根据图1所示的一个示例，单条第一连接线51(例如，单条(接合)引线或单个金属带)可以在第一附接点P处附接且电连接至第一导体轨道M1的第一部分31，在第二附接点P处附接且电连接至第一子集的一个或多个半导体芯片1-1的第一负载电极11，在第三附接点P处附接且电连接至第一导体轨道M1的第三部分33，在第四附接点P处附接且电连接至第三子集的一个或多个半导体芯片1-3的第一负载电极11，以及在第五附接点P处附接且电连接至第一导体轨道M1的第二部分32。可选地，第一、第二、第三、第四和第五附接点P处的相应电连接可以使用相同的技术来实现，例如上述技术中的一种。
备选地或附加地，如图1和图2所示，单条第二连接线52(例如，单条(接合)线或单条金属带)可以在第一附接点P处附接且电连接至第一导体轨道M1的第一部分31，在第二附接点P处附接且电连接至第二子集的一个或多个半导体芯片1-2的第一负载电极11，在第三附接点P处附接且电连接至第一导体轨道M1的第三部分33，在第四附接点P处附接且电连接至第四子集的一个或多个半导体芯片1-4的第一负载电极11，以及在第五附接点P处附接且电连接至第一导体轨道M1的第二部分32。可选地，第一、第二、第三、第四和第五附接点P处的相应电连接可以使用相同的技术来实现，例如上述技术中的一种。
根据又一选择，可以使用相同的技术(例如，上述技术中的一种)实现上文提到的第一连接线51在第一、第二、第三、第四和第五附接点P处的电连接以及第二连接线52在第一、第二、第三、第四和第五附接点P处的电连接。
根据又一选择，单条第一连接线51和/或单条第二连接线52可以与第一导体轨道M1的第一部分、第二部分和第三部分31、32、33中的每一个垂直或基本垂直地延伸。
在任何情况下，集成在第一子集、第二子集、第三子集和第四子集的半导体芯片1的半导体本体10中的可控半导体元件T的负载路径是电并联的，因为第一子集、第二子集、第三子集和第四子集的半导体芯片1的第一负载电极11经由第一导体轨道M1彼此电连接，并且因为第一子集、第二子集、第三子集和第四子集的半导体芯片1的第二负载电极12经由第二导体轨道M2彼此电连接。
为了将形成第一子集、第二子集、第三子集和第四子集的每个半导体芯片1-1、1-2、1-3、1-4的控制电极13电互连，第一金属化层21可以包括布置为分别远离第一和第二导体轨道M1和M2的第三导体轨道M3。第三导体轨道M3可以是被第一导体轨道M1的第三部分包围的岛。如图1所示，单条连接线53可用于将形成第一和第三子集的每个半导体芯片1-1、1-3的控制电极13电连接至第三导体轨道M3，并且另一单条连接线54可用于将形成第二和第四子集的每个半导体芯片1-2、1-4的控制电极13电连接至第三导体轨道M3。连接线53在附接点处电连接至形成第一子集和第三子集的每个半导体芯片1-1、1-3的控制电极13以及第三导体轨道M3。因此，连接线54在附接点处电连接至形成第二子集和第四子集的每个半导体芯片1-2、1-4的控制电极13以及第三导体轨道M3。在图1中，通过非粗体椭圆点示意性地示出连接线53和54附接且电连接至相应的控制电极13和第三导体轨道M3的附接点。用于在这些附接点处制造相应电连接的技术可以与上文提到的技术相同。
同步地切换可控半导体元件T可以通过提供给半导体装置100且均匀地分布在半导体芯片1中包括的可控半导体元件T之间的控制电压来实现。控制电压是经由第三导体轨道M3以及连接线53和54提供给半导体芯片1的控制电极13的控制电位与经由第一导体轨道M1以及第一、第二、第三和第四电连接W1、W2、W3、W4中的(至少)一个(例如，导体线51或52中的一条)提供给第一负载电极11的参考电位之间的差值。控制电位可以经由安装在第三导体轨道M3上且电连接至第三导体轨道M3的控制电位端子71提供给第三导体轨道M3。例如，控制电位端子71可以是按压到第三导体轨道M3上安装(例如，焊接)的套筒中的销。类似地，参考电位可以经由至少一个参考电位端子72提供给第一导体轨道M1，其中参考电位端子72安装在第一导体轨道M1的第三部分33上且电连接至第一导体轨道M1的第三部分33。例如，每个参考电位端子72可以是按压到第一导体轨道M1的第三部分33上安装(例如，焊接)的套筒中的销。如图1和图2所示，可以在两个参考电位端子72之间布置一个控制电位端子71。备选地，可以省略参考电位端子72中的一个。
使用两个参考电位端子72使得参考电位端子72中的第一个(例如，图1和图2中的左边的一个)与第一和第二子集的每个半导体芯片1-1、1-2的第一负载电极11之间的电路径(即，存在用于每个相关半导体芯片1-1、1-2的一个这种路径)以及参考电位端子72中的第二个(例如，图1和2中的右边的一个)与第三和第四子集的每个半导体芯片1-3、1-4的第一负载电极11之间的电路径(即，存在用于每个相关半导体芯片1-3、1-3的一个这种路径)具有基本相同的寄生电感、基本相同的寄生电容以及基本相同的寄生电阻。在图1和图2的示例中，具有八个半导体芯片1，因此具有八个这样的路径，它们具有以下至少之一：相同或基本相同的寄生电感、相同或基本相同的寄生电容、以及相同或基本相同的寄生电阻。
根据另一选择，控制电位端子71与第一子集、第二子集、第三子集和第四子集的每个半导体芯片1-1、1-2、1-3、1-4的控制电极13之间的电路径(即，对于每个相关半导体芯片1-1、1-2、1-3、1-4，存在一个这样的路径)可具有以下至少之一：相同或基本相同的寄生电感、相同或基本相同的寄生电容、以及相同或基本相同的寄生电阻。在图1和2的示例中，具有八个半导体芯片1，因此具有八个这样的路径，它们具有以下至少之一：相同或基本相同的寄生电感、相同或基本相同的寄生电容、以及相同或基本相同的寄生电阻。
根据又一种选择，对于第一子集、第二子集、第三子集和第四子集的每个半导体芯片1-1、1-2、1-3、1-4，存在从第一负载端子81通过集成在对应半导体芯片1-1、1-2、1-3、1-4中的可控半导体元件T的负载路径到达布置100的第二负载端子82的电路径。这些电路可具有以下至少之一：相同或基本相同的寄生电感、相同或基本相同的寄生电容以及相同或基本相同的寄生电阻。在图1和图2的示例中，具有八个半导体芯片1，由此具有八个这样的路径，它们具有以下至少之一：相同或基本相同的寄生电感、相同或基本相同的寄生电容、以及相同或基本相同的寄生电阻。
此外，图1还示出了布置100的第一和第二负载端子81、82。第一负载端子81用于允许第一负载电极11的容易电连接。如图所示，第一负载端子81可以布置在第一导体轨道M1上且电连接至第一导体轨道M1，例如布置在基底部分30上且电连接至基底部分30。类似地，第二负载端子82用于允许第二负载电极12的容易电连接。如图所示，第二负载端子82可布置在第二导体轨道M2上且电连接至第二导体轨道M2，例如布置在基底部分40上且电连接至基底部分40。
例如，这样的负载端子81、82可以是但不限于金属板或金属销或接合线。代替单个第一负载端子81和/或单个第二负载端子82，可以提供多个第一负载端子81和/或多个第二负载端子82。第一或第二负载端子81、82与对应导体轨道M1、M2之间的电连接可以使用任何适当的技术来实现，例如焊接、锻接、超声波接合或导电粘合。每个负载端子81、82都是任选的。
备选地或附加地，除了负载端子81、82，可以使用一条或优选多条接合线(如果提供两条或多条接合线，则并联连接)。例如，多条第一接合线可线接合至第一导体轨道M1的基底部分30以便替代或补充第一负载端子81，和/或多条第二接合线可线接合至第二导体轨道M2的基底部分40以便替代或补充第二负载端子82。这种第一和/或第二接合线可尤其用于将第一或第二负载电极11、12电连接至又一电子电路，该电子电路可另外形成在电路板2上(在这种情况下，电路板2需要加大以提供用于承载又一电子电路的附加面积)。例如，如果集成在半导体芯片1中的电并联半导体元件T形成半桥的(逻辑)高侧或低侧开关，则另一电路可以包括半桥的对应(逻辑)低侧或高侧开关。这种对应的(逻辑)低侧或高侧开关可以具有类似于所述布置的设计。例如，逻辑高侧开关和低侧开关可以使用并联电连接的多个(第一或第二)接合线或者通过延伸第一或第二导体轨道M1、M2中的一个来彼此电连接。
本发明可以提供利用其并联连接半导体芯片1的负载路径的电互连(例如，第一导体轨道M1、第二导体轨道M2和连接线51、52)以及利用其电互连控制电极13的电互连(例如，第三导体轨道M3和连接线53、54)的寄生电感、寄生电容和寄生电阻的高度对称性。因此，用于在半导体元件之间分配提供给该布置的控制电压的电连接的传输特性具有高度对称性，使得控制电压在从公共控制电压输入到各自半导体元件的路径上基本相同地失真，从而各个半导体元件“看到”几乎相同(失真的)控制电压，使得它们的切换行为基本相同。
例如，各个第一、第二、第三或第四电连接W1、W2、W3、W4可呈现(基本)相同的欧姆行为(欧姆电阻)、(基本)相同的电感行为(电感)和(基本)相同的电容行为(电容)中的至少一个。例如，如果对应的第一、第二、第三或第四电连接W1、W2、W3、W4具有相同的长度、相同的截面积和相同的材料，则可以实现这一点。
电对称设计在相应的导体轨道和连接线上提供相同的电压和电流传输，使得例如经由控制电位端子71和参考电位端子72提供给电路布置100的控制电压的相同同步电压脉冲在线的端子处，即在每个半导体芯片1的第一负载电极11和控制电极13之间在相同时间且以相同的形状出现。
根据本公开的布局的又一优点，寄生电感提供负反馈。即，如果流过并联负载路径的负载电流I随时间t存在显著变化dI/dt，例如，如果负载路径从导电状态切换为电阻塞状态，则由寄生电感引起的感应电压被从负载电路(例如，漏极-源极电路)反馈回控制电路(例如，栅极-源极电路)，使得半导体元件T抵消显著变化dI/dt。这样的负反馈显著提高了装置100的短路强度。
对称设计不仅改善了负载电路(包括半导体元件T的并联负载路径)的传输特性，而且改善了半导体装置100的控制电路的传输特性。
根据本发明的又一方面，流过相同导体轨道的不同部分电流(例如，每个部分电流可以是通过集成在一个子集的半导体芯片中的半导体元件T的并联负载路径的电流)可以使用在对应导体轨道中形成的通孔来平衡。例如，至少一个第一通孔61(例如，一个第一通孔61、两个第一通孔61、…)可以形成在第一子集(包括半导体芯片1-1)和第二子集(包括半导体芯片1-2)之间的第二导体轨道M2的第一部分41中。类似地，至少一个第二通孔62(例如，一个第二通孔62、两个第二通孔62、…)可形成在第三子集(包括半导体芯片1-3)和第四子集(包括半导体)之间的第二导体轨道M2的第二部分42中。根据又一示例，至少一个第三通孔63(例如，一个第三通孔63、两个第三通孔63、…)可形成在基底部分30和第三部分33之间的区域中的第一导体轨道M1中。
在所提出的设计中，并联半导体芯片1可以布置在第一导体轨道M1的U形部分内，U形部分由第一导体轨道M1的第一和第二部分31、32和基底部分30形成。
本发明的又一优点是：每个第一负载电极11可经由对应的电流路径连接至相同的(简单或非简单连接的)第一导体轨道M1，使得不需要提供具有与第一负载电极11基本相同电位(例如，漏极、源极、发射极或集电极电位)的两个或更多个第一导体轨道M1。类似地，每个第二负载电极12可安装在相同(简单或非简单连接的)第二导体轨道M2上且与其电连接，使得不需要提供具有与第二负载电极12基本相同电位(例如，漏极、源极、发射极或集电极电位)的两个或更多个第二导体轨道M2。
图4示出了根据上述原理的另一示例性半导体装置100。与图1和图2的半导体装置100的区别在于：每个(第一、第二、第三和第四)子集仅包括一个半导体芯片1(每个均包括可控半导体元件T)，以及适合与半导体芯片1的修改数量适应的附接点P的数量和位置。与图1和图2的布置相同，第一子集、第二子集、第三子集和第四子集布置在两行RI和RII以及两列CI和CII中。
然而，本发明不限于具有在两行RI和RII以及两列CI和CII中布置的子集的半导体装置100。根据参照上述示例描述的原理，半导体装置100通常可以具有布置在两行或更多行RI和RII以及两列或更多列CI和CII中的半导体芯片1的子集。
在本发明的半导体装置100的操作期间，瞬时流过并联负载路径的平均负载电流I(在第一和第二导体轨道M1和M2上平均)的方向可以平行或基本平行于第一导体轨道M1的第一部分31、第二部分32和第三部分33。
图5是包括半桥的半导体装置100的顶视图。半桥包括低侧分支LS和高侧分支HS。低侧分支LS的设计可以显示出参照图1至图4所解释的至少一些特征。至此参考图1至图4的描述。与图1、图2和图4的示例不同，控制电位端子71和至少一个参考电位端子72不布置在第一子集、第二子集、第三子集和第四子集之间的中部。然而，根据参考图1、图2和图4解释的原理，在第一子集、第二子集、第三子集和第四子集之间的中部设置端子71、72也是可能的。
除了作为部分低侧分支LS的半导体芯片1-1、1-2、1-3、1-4的至少四个子集，多个半导体芯片1包括作为部分高侧分支HS的半导体芯片1-1’、1-2’、1-3’、1-4’的至少四个其他子集，其中每个其他子集均包括多个半导体芯片1中的至少一个，并且其中其他子集不相交。在下文中，高侧分支HS中的与低侧分支LS的元件对应的元件用相同参考标号补充撇号(’)来表示。在图5中，第一其他子集的半导体芯片1用1-1’标记，第二其他子集的半导体芯片1用1-2’标记，第三其他子集的半导体芯片1用1-3’标记，以及第四其他子集的半导体芯片1用1-4’标记。即，在图5的示例中，每个其他子集都包括多个半导体芯片1中的两个。然而，一般来说，每个其他子集可以包括多个半导体芯片1中的至少一个、至少两个、至少三个…。可选但不用于限制，每个其他子集可以包括相同数量的半导体芯片1。此外，可选地，每个子集和每个其他集均可以包括相同数量的半导体芯片1。
从图5中可以看出，第一其他子集(包括半导体芯片1-1’)和第三其他子集(包括半导体芯片1-3’)可以布置在第一其他行RI’中，第二其他子集(包括半导体芯片1-2’)和第四其他子集(包括半导体芯片1-4’)可以布置在第二其他行RII’中，第一其他子集(包括半导体芯片1-1’)和第二其他子集(包括半导体芯片1-2’)可布置在第一列CI中，并且第三其他子集(包括半导体芯片1-3’)和第四其他子集(包括半导体芯片1-4’)可布置在第二列CII中。
从如图5中还可以看出，第一其他子集的半导体芯片1-1’和第二其他子集的半导体芯片1-2’布置在第四导体轨道M4上，并且第三其他子集的半导体芯片1-3’和第四其他子集的半导体芯片1-4’布置在第五导体轨道M5上。第四和第五导体轨道M4、M5均可以是第一金属化层21的一部分且彼此间隔开，并且与第一、第二和第三导体轨道M1、M2、M3间隔开。第一和第二其他子集的每个半导体芯片1-1’、1-2’的第一负载电极11电连接至第二导体轨道M2的第三部分43和第五部分45。然后，第三和第四子集的每个半导体芯片1-3’、1-4’的第一负载电极11电连接至第二导体轨道的第五部分45和第四部分44。即，第一和第二其他子集的每个半导体芯片1-1’、1-2’的第一负载电极11经由不同的电连接(例如，接合线)电连接至第二导体轨道M2的第三和第五部分43、45，并且第三和第四其他子集的每个半导体芯片1-3’、1-4’的第一负载电极11经由不同的电连接(例如，接合线)电连接至第二导体轨道M2的第五和第四部分45、44。
如图5所示，第四和第五导体轨道M4、M5可以经由一个或多个电连接55(例如，接合线)彼此电连接。在任何情况下，集成在第一子集、第二子集、第三子集和第四子集的半导体芯片1的半导体本体10中的可控半导体元件T的负载路径是电并联的，因为第一子集、第二子集、第三子集和第四子集的半导体芯片1的第一负载电极11经由第一导体轨道M1彼此电连接，并且因为第一子集、第二子集、第三子集和第四子集的半导体芯片1的第二负载电极12经由第二导体轨道M2彼此电连接。因此，在第一和第二导体轨道M1、M2之间形成低侧分支LS的负载路径。
类似地，集成在第一其他子集、第二其他子集、第三其他子集和第四其他子集的半导体芯片1的半导体本体10中的可控半导体元件T的负载路径是电并联的，因为第一其他子集、第二其他子集、第三其他子集和第四其他子集的半导体芯片1的第一负载电极11经由第二导体轨道M2且经由电连接51’、52’彼此电连接，并且因为第一其他子集、第二其他子集、第三其他子集和四其他子集的半导体芯片1的第二负载电极12经由第四导体轨道M4、第五导体轨道M5和至少一个电连接55彼此电连接。因此，高侧分支HS的负载路径形成在一方面的第二导体轨道M2与另一方面的第四和第五导体轨道M4、M5之间。
为了形成半桥，低侧分支LS和高侧分支HS的负载路径电串联在一方面的第一导体轨道M1与另一方面的第四和第五导体轨道M4、M5之间。低侧分支LS和高侧分支HS的负载路径在第二导体轨道M2处电连接，使得第二导体轨道M2形成半桥的电路节点。
为了将形成第一其他子集、第二其他子集、第三其他子集和第四其他子集的每个半导体芯片1-1’、1-2’、1-3’、1-4’的控制电极13电互连，第一金属化层21可以包括布置为远离第一、第二和第三导体轨道M1、M2和M3的又一第三导体轨道M3’。如图5所示，单条连接线53’可以用于将形成第一和第三其他子集的每个半导体芯片1-1’、1-3’的控制电极13电连接至又一第三导体轨道M3’，并且另一单条连接线54’可用于将形成第二和第四其他子集的每个半导体芯片1-2’、1-4’的控制电极13电连接至又一第三导体轨道M3’。第三导体轨道M3电互连低侧分支LS的半导体芯片1的控制电极13，并且又一第三导体轨道M3’电互连高侧分支HS的半导体芯片1的控制电极13，使得集成在低侧分支LS的半导体芯片1中的半导体元件T可经由施加给第三导体轨道M3’的控制电位被同步控制，并且集成在高侧分支HS的半导体芯片1中的半导体元件T可经由施加给又一第三导体轨道M3’(并且独立于集成在高侧分支LS的半导体芯片1中的半导体元件T)的又一控制电位被同步控制。
用于控制集成在高侧分支HS的半导体芯片1的半导体本体10中的可控半导体元件T，即用于控制集成在第一子集、第二子集、第三子集和第四子集的半导体芯片1的半导体本体10中的可控半导体元件T的又一控制电位可经由又一控制电位端子71’提供给又一第三导体轨道M3’。在图5的示例中，又一控制电位端子71’安装在第六导体轨道M6上且电连接至第六导体轨道M6，第六导体轨道M6又经由电连接56(例如，接合线)电连接至又一第三导体轨道M3’。备选地，又一控制电位端子71’可安装在又一第三导体轨道M3’上且电连接至又一第三导体轨道M3’，使得可以省略第六导体轨道M6和电连接56。又一控制电位端子71’的设计可与控制端子的71的设计相同，并且其例如可以按压在其上安装又一控制电位端子71’的导体轨道(M6或M3’)上安装(例如，焊接)的套筒中。
类似地，可经由安装在第二导体轨道M2上且电连接至第二导体轨道M2的至少一个又一参考电位端子72’向第二导体轨道M2提供又一参考电位。例如，每个又一参考电位端子72可以是按压到第二导体轨道M2上(例如，焊接)的套筒中的销。
然而，用于控制集成在低侧分支LS的半导体芯片1中的半导体元件T的控制电压可经由至少一个参考电位端子72和控制端子71提供给低侧分支LS，用于控制集成在高侧分支HS的半导体芯片1中的半导体元件T的又一控制电压可经由至少一个又一参考电位端子72’和又一控制端子71’提供给高侧分支HS。
为了向半桥提供电源电压(例如，直流(DC)电压)，电源电压的第一电位V1可以施加给第一导体轨道M1(例如，经由第一负载端子81)，并且电源电压的第二电位V2可施加于第四和/或第五导体轨道M4、M5(例如，经由安装在相应的第四或第五导体轨道M4、M5上并且电连接至第四或第五导体轨道M4、M5的负载端子83)。通过将高侧分支HS的负载路径切换为ON(即，进入导电状态)以及将低侧分支LS的负载路径切换为OFF(即，进入电阻塞状态)，第二电位V2连接至第二导体轨道M2。类似地，通过将低侧分支LS的负载路径切换为ON(即，进入导电状态)以及将高侧分支HS的负载路径切换为OFF(即，进入电阻塞状态)，第一电位V1连接至第四和第五导体轨道M4、M5。
本发明的许多上述优点是基于高度对称性的。例如，可以具有第一对称平面S1和/或第二对称平面S2，半导体装置的特定组成相对于第一对称平面S1和/或第二对称平面S2(布置)为镜像对称。
使用根据本公开的半导体装置100可以实现的另一个优点是操作期间半导体芯片1之间的均匀温度分布。因此，所有半导体芯片1经历基本相同的热应力。
根据第一方面，第一子集和第二子集的半导体芯片1-1、1-2可关于第一对称平面S1布置为与第三子集和第四子集的半导体芯片1-3、1-4对称。
根据第二方面，第一子集和第三子集的半导体芯片1-1、1-3可关于第二对称平面S2布置为与第二子集和第四子集的半导体芯片1-2、1-4对称。
根据第三方面，互连第一子集和第三子集的半导体芯片1-1、1-3的第一负载电极11和第一导体轨道M1的第一部分、第二部分和第三部分31、32、33的连接线51的整体可关于第二对称平面S2布置为与互连第二子集和第四子集的半导体芯片1-2、1-4的第一负载电极11和第一导体轨道M1的第一部分、第二部分和第三部分31、32、33的连接线52的整体镜像对称。
根据第四方面，第一导体轨道M1可关于第一对称平面S1是镜像对称的。
根据第五方面，第二导体轨道M2可关于第一对称平面S1是镜像对称的。
根据第六方面，互连第一子集和第三子集的半导体芯片1-1、1-3的第一负载电极11和第一导体轨道M1的第一部分31、第二部分32和第三部分33的连接线51中的一条、多条或者甚至所有可关于第一对称平面S1是镜像对称的。
根据第七方面，互连第二子集和第四子集的半导体芯片1-2、1-4的第一负载电极11和第一导体轨道M1的第一部分31、第二部分32和第三部分33的连接线52中的一条、多条或者甚至所有可关于第一对称平面S1是镜像对称的。
根据第八方面，第一通孔61可关于第一对称平面S1布置为与第二通孔62对称。
根据第九方面，第一和第二参考电位端子72可关于第一对称平面S1布置为彼此对称。
根据第十方面，第一对称平面S1和/或第二对称平面S2可与控制电位端子71相交。
上文提到的各个方面是每种情况下的选项，并且可以任何组合在半导体装置100内组合。

Claims (15)

1.一种半导体装置，包括：
电路板，包括具有第一导体轨道和第二导体轨道的金属化层；
多个单独的半导体芯片，每个半导体芯片均包括可控半导体元件、第一负载电极、第二负载电极和控制电极，各个半导体芯片的所述第一负载电极彼此电连接，各个半导体芯片的所述第二负载电极彼此电连接，并且各个半导体芯片的控制电极彼此电连接，
其中
所述第一导体轨道包括基底部分以及第一部分、第二部分和第三部分，所述第三部分布置在所述第一部分和所述第二部分之间；
所述第二导体轨道包括第一部分和第二部分；
所述第二导体轨道的第一部分布置在所述第一导体轨道的第一部分和第三部分之间；
所述第二导体轨道的第二部分布置在所述第一导体轨道的第二部分和第三部分之间；
所述第一导体轨道的第三部分布置在所述第二导体轨道的第一部分和第二部分之间；
所述多个单独的半导体芯片的第一子集和第二子集布置在所述第二导体轨道的第一部分上；
所述多个单独的半导体芯片的第三子集和第四子集布置在所述第二导体轨道的第二部分上；
所述第一子集和所述第二子集的每个半导体芯片的第一负载电极经由至少一个第一电连接而电连接至所述第一导体轨道的第一部分，并且经由至少一个第二电连接而电连接至所述第一导体轨道的第三部分；以及
所述第三子集和所述第四子集的每个半导体芯片的第一负载电极经由至少一个第三电连接而电连接至所述第一导体轨道的第三部分，并且经由至少一个第四电连接而电连接至所述第一导体轨道的第二部分。
2.根据权利要求1所述的半导体装置，其中
所述多个单独的半导体芯片的所述第一子集和所述第三子集布置在第一行中；
所述多个单独的半导体芯片的所述第二子集和所述第四子集布置在第二行中；
所述多个单独的半导体芯片的所述第一子集和所述第二子集布置在第一列中；
所述多个单独的半导体芯片的所述第三子集和所述第四子集布置在第二列中；并且
所述第一导体轨道的第三部分在所述第一列和所述第二列之间延伸。
3.根据权利要求1所述的半导体装置，其中以下至少之一适用：
所述第一子集和所述第三子集中的每一个均包括至少两个半导体芯片；以及
所述第二子集和所述第四子集中的每一个均包括至少两个半导体芯片。
4.根据权利要求1所述的半导体装置，包括与以下部分附接且电连接的至少一个单条第一连接线：
所述第一导体轨道的第一部分、第二部分和第三部分中的每一个；
所述第一子集的至少一个半导体芯片的所述第一负载电极；以及
所述第三子集的至少一个半导体芯片的所述第一负载电极。
5.根据权利要求1所述的半导体装置，包括与以下部分附接且电连接的至少一个单条第二连接线：
所述第一导体轨道的第一部分、第二部分和第三部分中的每一个；
所述第二子集的至少一个半导体芯片的所述第一负载电极；以及
所述第四子集的至少一个半导体芯片的所述第一负载电极。
6.根据权利要求1所述的半导体装置，其中
所述金属化层包括第三导体轨道；并且
每个半导体芯片的控制电极均经由相应的第五电连接而电连接至所述第三导体轨道。
7.根据权利要求6所述的半导体装置，其中所述第五电连接中的每一个均通过单条第三连接线形成，所述第三连接线附接且电连接至所述第三导体轨道以及相应半导体芯片的控制电极。
8.根据权利要求6所述的半导体装置，其中所述第三导体轨道是被所述第一导体轨道的第三部分环绕的岛。
9.根据权利要求6所述的半导体装置，其中控制电极端子安装在所述第三导体轨道上并且电连接至所述第三导体轨道。
10.根据权利要求1所述的半导体装置，其中以下至少之一适用：
所述第二导体轨道的第一部分包括布置在所述多个单独的半导体芯片的所述第一子集和所述第二子集之间的第一通孔；以及
所述第二导体轨道的第二部分包括布置在所述多个单独的半导体芯片的所述第三子集和所述第四子集之间的第二通孔。
11.根据权利要求1所述的半导体装置，其中所述第一导体轨道包括第三通孔，所述第三通孔位于所述第一导体轨道的基底部分与第三部分之间的区域中。
12.根据权利要求1所述的半导体装置，其中以下至少之一适用：
第一参考电位连接端子安装在所述第一导体轨道的第三部分上并且电连接至所述第一导体轨道的第三部分；以及
第二参考电位连接端子安装在所述第一导体轨道的第三部分上并且电连接至所述第一导体轨道的第三部分。
13.根据权利要求1所述的半导体装置，其中
第一参考电位连接端子安装在所述第一导体轨道的第三部分上并且电连接至所述第一导体轨道的第三部分；
第二参考电位连接端子安装在所述第一导体轨道的第三部分上并且电连接至所述第一导体轨道的第三部分；
所述第一参考电位连接端子与所述第一子集和所述第二子集的每个半导体芯片的第二控制电极之间的电路径以及所述第二参考电位连接端子与所述第三子集和所述第四子集的每个半导体芯片的所述第二控制电极之间的电路径包括以下至少之一：
基本相同的寄生电感；
基本相同的寄生电容；以及
基本相同的寄生电阻。
14.根据权利要求1所述的半导体装置，其中每个半导体芯片的半导体本体包括碳化硅。
15.根据权利要求1所述的半导体装置，其中每个半导体元件均包括MOSFET和IGBT中的至少一种。
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