KR20120072639A - 인쇄회로기판 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 인쇄회로기판에 대한 것으로, 이 기판은 코어 절연층, 상기 코어 절연층을 관통하는 적어도 하나의 비아, 상기 코어 절연층 내부에 매립되어 있는 내부 회로층, 상기 코어 절연층의 상부 또는 하부에 형성되며, 상기 비아를 노출하는 접착층, 그리고 상기 접착층 위에 형성되어 있는 외부 회로층을 포함하며, 상기 비아는 제1 파트, 상기 제1 파트 하부의 제2 파트, 상기 제1 및 상기 제2 파트 사이의 제3 파트, 그리고 상기 제1 내지 제3 파트 사이에 형성되며, 상기 제1 내지 제3 파트와 서로 다른 금속으로 형성되어 있는 적어도 하나의 베리어층을 포함한다. 따라서, 내부 회로층과 비아를 동시에 형성함으로써 공정을 줄일 수 있으며, 홀수층의 회로층을 형성함으로써 경박형의 인쇄회로기판을 제공할 수 있다.

Description

인쇄회로기판 및 그의 제조 방법{The printed circuit board and the method for manufacturing the same}
본 발명은 인쇄회로기판 및 그의 제조 방법에 관한 것이다.
인쇄회로기판(PCB; Printed Circuit Board)은 전기 절연성 기판에 구리와 같
은 전도성 재료로 회로라인 패턴을 인쇄하여 형성한 것으로, 전자부품을 탑재하기 직전의 기판(Board)을 말한다. 즉, 여러 종류의 많은 전자 소자를 평판 위에 밀집 탑재하기 위해, 각 부품의 장착 위치를 확정하고, 부품을 연결하는 회로 패턴을 평판 표면에 인쇄하여 고정한 회로 기판을 의미한다.
이러한 인쇄회로기판은 일반적으로 단층 PCB와 PCB를 다층으로 형성한 빌드업 기판(Build-up Board), 즉 다층 PCB기판이 있다.
이러한 빌드업 기판(Build-up Board), 다층 PCB기판은 한 층씩 기판을 제조,
품질을 평가함으로써, 전체적인 다층 PCB기판의 수율을 높일 수 있고, 층간 배선을
정밀하게 연결함으로써, 고밀도 소형 PCB의 제작을 가능하게 한다. 이러한 빌드업 공정은 층과 층 사이에는 배선의 연결라인이 형성되며, 층과 층 사이에 비아홀(via hole)을 통해 연결되게 된다. 이러한 비아 홀(via hole)을 형성하기 위해서는 기존의 기계적인 드릴 작업이 아닌 레이저를 이용하여 매우 미세한 지름을 구현할 수 있게 된다.
도 1은 종래의 다층 인쇄회로기판의 단면도이다.
도 1을 참고하면, 종래의 다층 인쇄회로기판(10)은 코어 절연층(1), 상기 코어 절연층(1) 상부 및 하부에 형성되어 있는 내부 회로 패턴층(3, 4), 상기 내부 회로패턴층(3, 4)을 매립하는 상하부 절연층(5, 6) 및 상기 상하부 절연층(5, 6) 위에 형성되는 외부 회로 패턴층(7, 8)을 포함한다.
코어 절연층(1) 및 상하부 절연층(5, 6)에는 내부 회로패턴층(3, 4)과 외부 회로패턴층(7, 8)을 전기적으로 연결하는 전도성 비아(2) 및 전도성 비아홀이 형성되어 있다.
상술한 종래의 다층 인쇄회로기판(10)은 코어 절연층(1)을 중심으로 짝수의 회로 패턴층(도시된 도면에서는 4개의 층이 형성됨)을 형성하는 공정이 대부분으로, 절연층을 적층 후 드릴이나 레이저를 활용하여 상술한 외층에 해당하는 2개의 층을 전기적으로 연결하는 공정이 수행된다. 그러나, 회로패턴층의 수효가 짝수개로 한정됨으로써 기판의 두께가 증가하여 경박 단소를 지향하는 휴대용 전자기기 또는 반도체칩 등의 기판 등에 적용이 어려운 문제가 있다.
실시예는 새로운 구조를 가지는 인쇄회로기판 및 그의 제조 방법을 제공한다.
실시예는 홀수 개의 회로층을 포함하는 인쇄회로기판 및 그의 제조 방법을 제공한다.
실시예는 코어 절연층, 상기 코어 절연층을 관통하는 적어도 하나의 비아, 상기 코어 절연층 내부에 매립되어 있는 내부 회로층, 상기 코어 절연층의 상부 또는 하부에 형성되며, 상기 비아를 노출하는 접착층, 그리고 상기 접착층 위에 형성되어 있는 외부 회로층을 포함하며, 상기 비아는 제1 파트, 상기 제1 파트 하부의 제2 파트, 상기 제1 및 상기 제2 파트 사이의 제3 파트, 그리고 상기 제1 내지 제3 파트 사이에 형성되며, 상기 제1 내지 제3 파트와 서로 다른 금속으로 형성되어 있는 적어도 하나의 베리어층을 포함하는 인쇄회로기판을 제공한다.
한편, 실시예는 코어 절연층, 상기 코어 절연층을 관통하는 적어도 하나의 비아, 상기 코어 절연층 내부에 매립되어 있는 내부 회로층, 상기 코어 절연층의 상부 또는 하부에 형성되며, 상기 비아를 노출하는 접착층, 그리고 상기 접착층 위에 형성되어 있는 외부 회로층을 포함하며, 상기 내부 회로층 및 상기 외부 회로층을 포함하는 2n+1(n은 양의 정수)의 수효를 가지는 회로층을 포함하는 인쇄회로기판을 제공한다.
한편, 실시예에 따른 인쇄회로기판의 제조 방법은 제1 금속층, 제2 금속층 및 제3 금속층 및 상기 제1 내지 제3 금속층 사이에 베리어층이 적층되어 있는 금속 기판을 준비하는 단계, 상기 금속 기판의 상기 제1 금속층을 식각하여 비아의 제1 파트를 형성하는 단계, 상기 금속 기판의 상기 제2 금속층을 식각하여 상기 비아의 상기 제1 파트 하부의 연결부 및 내부 회로층을 형성하는 단계, 상기 금속 기판의 상기 제3 금속층을 식각하여 상기 비아의 상기 연결부 하부의 제2 파트를 형성하는 단계, 상기 비아를 매립하는 절연층을 형성하는 단계, 상기 절연층의 상부 또는 하부에 접착층을 형성하는 단계, 그리고 상기 접착층 위에 외부 회로층을 형성하는 단계를 포함한다.
본 발명에 따르면, 내부 회로층과 비아를 동시에 형성함으로써 공정을 줄일 수 있으며, 홀수층의 회로층을 형성함으로써 경박형의 인쇄회로기판을 제공할 수 있다.
또한, 다층 인쇄회로기판의 절연층 내부에 매립 비아를 형성함으로써 방열성을 향상시킬 수 있으며, 매립 비아 형성 시 도금법을 사용하지 않음으로 비용을 줄일 수 있다.
또한, 복수의 금속을 적층하고 있는 금속 기판을 이용하여 비아 및 내부 호로층을 형성함으로써, 공정 중의 기판 휨 현상을 방지할 수 있다.
또한, 절연층과 외부 회로층 사이에 프라이머 수지층을 형성하여 도금 접착력을 확보함으로써 외부 회로층을 SAP공정으로 형성할 수 있다.
도 1은 종래 기술에 따른 인쇄회로기판의 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 인쇄회로기판의 단면도이다.
도 3 내지 도 19는 도 2의 인쇄회로기판을 제조하는 방법을 설명하기 위한 순서도이다.
도 20은 본 발명의 제2 실시예에 따른 인쇄회로기판의 단면도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
본 발명은 매립 비아와 내부 회로층을 동시에 식각하여 형성함으로써 도금법을 사용하지 않고, 다층회로기판을 형성할 수 있으며, 홀수개의 회로층을 가지는 인쇄회로기판을 제시한다.
이하에서는 도 2 내지 도 19를 참고하여 본 발명의 실시예에 따른 인쇄회로 기판을 설명한다.
도 2는 본 발명의 실시예에 다른 인쇄회로기판의 단면도이다.
도 2를 참고하면, 본 발명에 따른 인쇄회로기판(100)은 제1 절연층(120) 및 제2 절연층(125)이 형성하는 코어 절연층, 상기 코어 절연층 내부에 형성되어 있는 비아(115), 상기 코어 절연층 내부에 형성되어 있는 내부 회로층(111), 그리고 상기 제1 및 제2 절연층(120, 125) 위에 각각 형성되어 있는 제1 및 제2 외부 회로층(131, 135, 145)을 포함한다.
상기 제1 절연층(120)은 상기 제2 절연층(125) 위에 형성되어 있으며, 사이에 다른 절연층(도시하지 않음)을 매개로 형성될 수도 있다.
상기 제1 및 제2 절연층(120, 125)은 열경화성 또는 열가소성 고분자 기판, 세라믹 기판, 또는 유-무기 복합 소재 기판일 수 있으며, 고분자 수지를 포함하는 경우, 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리 이미드계 수지를 포함할 수도 있다. 또한, 상기 제1 및 제2 절연층(120, 125)을 이루는 물질은 유리 섬유 등의 고형 성분을 포함하는 수지재일 수 있다.
상기 제1 및 제2 절연층(120, 125)은 동일한 물질로 형성될 수 있다.
상기 제1 절연층(120) 및 제2 절연층(125)의 각각의 두께는 약 30 μm 내지 80 μm 일 수 있다.
상기 제1 절연층(120) 및 제2 절연층(125)의 적층 구조인 코어 절연층의 두께는 약 60 μm 내지 160 μm, 바람직하게는 약 60 μm 내지 140 μm 일 수 있다.
상기 코어 절연층의 표면, 즉 제1 절연층(120)의 상부 및 상기 제2 절연층(125)의 하부에 접착층(160, 165)이 형성되어 있다.
상기 접착층(160, 165)은 아래의 제1 및 제2 절연층(120, 125)과 위의 회로층(131, 135,145)의 접착력을 강화시키기 위한 것으로서, 실란을 포함하는 프라이머 수지층일 수 있으며, 두께가 10 μm이하를 충족한다.
상기 코어 절연층에 비아(115) 및 내부 회로층(111)이 형성되어 있다.
상기 비아(115)는 상기 제1 절연층(120)으로부터 상기 제2 절연층(125)까지 관통하는 전도성 비아(115)로서, 상기 제1 절연층(120)과 제2 절연층(125)의 경계 영역에서 가장 큰 제1폭(d1)을 가지며, 각 절연층(120, 125)의 상면으로 갈수록 폭이 좁아져 각 절연층(120, 125)의 노출면과 이루는 단면의 제2폭(d2)이 가장 작은 폭을 가짐으로써 비아(115)의 단면이 육각형을 나타낼 수 있다.
상기 비아(115)의 제1폭(d1) 및 제2폭(d2)은 약 20 μm 내지 100 μm를 충족할 수 있다.
상기 비아(115)는 전도성 비아(115)로서, 구리를 포함하는 합금으로 형성될 수 있다.
상기 비아(115)는 상기 제1 절연층(120)에 매립되어 있으며, 구리를 포함하는 합금으로 형성되는 제1 파트(115a), 상기 제1 파트(115a)의 하부에 형성되며, 상기 제2 절연층(125)에 매립되어 있으며, 상기 제1 파트(115a)와 동일한 금속으로 형성되는 제2 파트(115b), 그리고 상기 제1 파트(115a)와 상기 제2 파트(115b) 사이에 형성되며, 상기 제1 및 제2 파트(115a, 115b)와 동일한 금속으로 형성되는 제3 파트(115c)를 포함한다.
한편, 상기 비아(115)는 상기 제1 내지 제3 파트(115a, 115b, 115c) 사이를 경계하는 베리어층(115d, 115e)이 형성되어 있다.
즉, 상기 제1 파트와 제3 파트(115a, 115c) 사이에는 제1 베리어층(115d)이 형성되어 있고, 상기 제3 파트와 상기 제2 파트(115b, 115c) 사이에는 제2 베리어층(115e)이 형성되어 있다.
상기 제1 및 제2 베리어층(115d, 115e)은 상기 제1 내지 제3 파트(115a, 115b, 115c)와 서로 다른 금속으로 형성되어 있으며, 양 금속은 식각선택성이 서로 상이하다.
상기 제3 파트(115c)는 상기 비아(115)의 중앙 영역에 형성되고, 제3 파트(115c)의 하면 또는 제2 베리어층(115e)의 하면이 상기 비아(115)의 가장 큰 폭인 제1폭(d1)을 가질 수 있다.
상기 제1 내지 제3 파트(115a, 115b, 115c)는 구리를 포함하는 합금으로 형성될 수 있으며, 상기 제1 및 제2 베리어층(115d, 115e)은 니켈, 철, 코발트, 몰리브덴, 크롬 또는 팔라듐을 포함하는 합금으로 형성될 수 있다.
이때, 상기 제1 파트(115a) 및 제2 파트(115b)의 두께는 20 내지 70 μm이며, 제3 파트(115c)의 두께는 5 내지 70 μm를 충족한다.
상기 제1 및 제2 베리어층(115d)은 제3 파트(115c)의 두께보다 작으며, 바람직하게는 10μm 이하의 두께 범위를 가질 수 있다.
내부 회로층(111)은 상기 제2 절연층(125) 위에 형성되어 있으며, 회로패턴의 두께는 약 5 내지 30 μm 일 수 있으며, 약 50 μm 이하의 폭, 바람직하게는 30 μm 이하의 폭을 갖도록 미세 패턴으로 구현된다.
상기 내부 회로층(111)은 단면이 사각형의 형상을 가질 수 있다.
이때, 상기 내부 회로층(111)은 상기 비아(115)의 제3 파트(115c)와 동일한 물질로 형성되며, 하부에 제2 베리어층(115e)의 일부가 형성되어 있다.
상기 제2 베리어층(115e)은 생략할 수 있다.
상기 제1 및 제2 절연층(125)의 상면에는 상기 비아(115)와 연결되어 있는 비아패드(135, 145) 및 회로 패턴(131)을 포함하는 외부 회로층(131, 135, 145)이 각각 형성되어 있다.
상기 외부 회로층(131, 135, 145)은 상기 코어 절연층의 상부에 형성되어 있는 제1 외부 회로층(131, 135) 및 코어 절연층의 하부에 형성되어 있는 제2 외부 회로층(145)으로 정의한다.
상기 외부 회로층(131, 135, 145)은 SAP(semi-additive process) 공법에 의해 도금하여 형성된다.
이상에서는 코어 절연층 위 아래에 각각 1층의 외부 회로층(131, 135, 145)이 형성된 것으로 개시하였으나, 이에 한정되지 않고, 상기 외부 회로층(131, 135, 145)을 매립하는 상부 절연층을 제1 및 제2 절연층(120, 125) 위에 각각 형성하고, 상기 상부 절연층 위에 회로층을 각각 형성함으로써 다층회로기판의 형성이 가능하다.
이와 같이, 본 발명의 인쇄회로기판(100)은 코어 절연층 내부에 매립되어 있는 내부 회로층(111)이 형성됨으로써 2n+1(n은 양의 정수)의 수효를 가지는 회로층을 형성할 수 있으며, 절연층이 코어 절연층을 기준으로 동일한 수효를 갖도록 형성됨으로써 인쇄회로기판이 한쪽으로 휘지 않는다.
따라서, 절연층의 수효를 늘리지 않으면서도 홀수개의 회로층을 형성할 수 있으며, 코어 절연층 내에 전도성 물질로 형성되어 있는 비아(115)를 형성함으로써 방열성이 확보된다.
또한, 상기 절연층(120, 125)과 상기 외부 회로층(131, 135, 145) 사이에 프리미어 수지의 접착층(160,165)이 형성되어, 외부 회로층(131, 135, 145)의 도금이 원활히 이루어짐으로써 절연층(120, 125)과 외부 회로층(131, 135, 145) 사이의 접착력이 향상된다.
이하에서는 도 3 내지 도 19를 참고하여, 도 2의 인쇄회로기판의 제조 방법을 설명한다.
공정이 시작되면, 도 3과 같이 전도성의 금속 기판(110)을 준비한다.
상기 금속 기판(110)은 구리를 포함하는 합금으로 형성될 수 있으며, 구리 소재는 압연박, 전해박을 모두 사용 할 수 있고, 금속 기판(110)의 두께는 요구되는 제품의 사양에 따라 다양하게 사용될 수 있다. 이때, 금속 기판(110)은 제1 금속층(110a), 제2 금속층(110b) 및 제3 금속층(110c)의 적층 구조를 가진다.
상기 제1 금속층 내지 제3 금속층(110a, 110b, 110c)은 동일하거나 유사한 두께를 가지며, 동일한 물질로 형성될 수 있다.
제1 내지 제3 금속층(110a, 110b, 110c)은 구리를 포함하는 합금층으로 형성될 수 있다. 상기 제1 내지 제3 금속층(110a, 110b, 110c) 사이에는 상기 제1 내지 제3 금속층(110a, 110b, 110c)과 서로 다른 식각선택성을 가지는 금속으로 형성되는 제1 및 제2 베리어금속층(110d, 110e)을 형성한다.
제1 및 제2 베리어금속층(110d, 110e)은 니켈, 철, 코발트, 몰리브덴, 크롬, 또는 팔라듐을 포함하는 합금으로 형성될 수 있으며, 상기 제1 및 제2 베리어금속층(110d, 110e)의 두께는 제2 금속층(110b)의 두께보다 얇게 형성될 수 있다.
본 발명에서 금속 기판(110)의 총 두께는 80㎛ 에서 170㎛가 바람직하다. 구리 소재의 기판(110)은 산세 및 수세 등을 포함하는 표면 세정 작업을 진행하여 표면을 정리한다.
다음으로, 도 4와 같이, 상기 금속 기판(110)의 상면 위에 감광성 필름(116)을 부착한다.
상기 감광성 필름(116)은 상기 금속 기판(110)을 식각하기 위한 식각 패턴을 형성하기 위한 것으로서, 감광성 필름(116)의 두께는 15㎛에서 30㎛까지 다양하며, UV 노광 type과 LDI 노광 type 모두 사용 가능 하다.
다음으로 도 5와 같이, 상기 감광성 필름(116)을 노광하고 현상하여 감광 패턴(도시하지 않음)을 형성하고, 이를 마스크로 상기 금속 기판(110)을 식각하여 비아(115)의 제1 파트(115a)를 형성한다.
금속 기판(110)의 일부가 염화동 또는 염화철 등의 습식 에칭액에 의해 습식식각되어 비아(115)의 제1 파트(115a)가 형성되며, 제1 금속층(110a)과 제1 베리어금속층(110d)의 서로 다른 식각선택성에 의해 제1 파트(115a)는 제1 금속층(110a)만이 식각되어 형성된다.
도 5와 같이 비아(115)의 제1 파트(115a)를 식각 후 감광 패턴을 NaOH 희석액을 사용하여 박리한다.
다음으로, 도 6과 같이, 상기 제1 파트(115a) 및 노출되어 있는 제1 베리어금속층(110d)의 전면에 감광성 필름(117)을 형성한다.
상기 제2 금속층(110b)으로 내부 회로층(111)을 형성하기 위하여, 상기 제1 베리어금속층(110d) 위의 감광성 필름(117)의 일부를 노광하고 현상하여 도 7의 감광 패턴(118)을 형성하고, 상기 감광 패턴(118)을 마스크로 제1 베리어금속층(110d)을 식각하여 마스크 패턴을 형성한다.
다음으로, 상기 마스크 패턴(119)을 형성한 식각액과 다른 식각액으로 마스크 패턴(119) 하부의 제2 금속층(110b)을 선택적으로 식각하여 도 8의 내부 회로층(111)의 제1 영역(111a) 및 비아(115)의 제3 파트(115c)를 형성한다.
상기 제2 금속층(110b) 하부의 제2 베리어금속층(110e)이 노출되면 식각이 정지하여 내부 회로층(111)의 제1 영역(111a)이 형성되며, 형성된 내부 회로층(111)의 제1 영역(111a)은 상부에 마스크 패턴(119)을 가지는 사각형의 단면을 가진다.
다음으로, 도 9와 같이, 마스크 패턴(119) 및 노출되어 있는 제2 베리어 금속층(110e)을 제거하면, 내부 회로층(111)은 제2 금속층(110b)으로 형성되는 제1 영역(111a) 및 제2 베리어금속층(110e)로 형성되는 제2 영역(111b)으로 형성된다.
다음으로, 도 10과 같이, 같이 상기 비아(115)의 제1, 제3 파트(115a, 115c) 및 내부 회로층(111)을 매립하도록 제1 절연층(120)을 형성한다.
상기 제1 절연층(120)은 유리 섬유 등의 고형 성분이 형성되거나 형성되어 있지 않은 열경화성 또는 열가소성 수지를 이용하여 형성하며, 상기 제1 절연층(120)의 두께는 약 30㎛ 내지 80㎛ 일 수 있다.
다음으로, 상기 제1 절연층(120) 위에 접착층(160) 및 동박층(161)을 형성한다.
상기 동박층(161)은 SAP 공정의 모체가 되는 것으로서, 상기 접착층(160)이 상기 제1 절연층(120) 위에 부착되도록 형성되며, 상기 접착층(160)은 프리미어 수지로 형성된다.
상기 접착층(160)은 실란을 포함하는 프라이머 수지로서, 상기 동박층(161)과 상기 접착층(160)은 동박층(161)에 상기 프라이머 수지층이 코팅되어 있는 PCF(Primer Coated Copper Foil)일 수 있다.
이때, 상기 비아(115)의 상면은 상기 접착층(160)을 관통하여 상기 동박층(161)과 접하도록 압착된다.
다음으로, 도 11과 같이 상기 동박층(161)의 상면 및 상기 금속 기판(110)의 하면에 감광성 필름(136)을 형성한다.
상기 금속 기판(110) 하부에 형성되는 감광성 필름(136)은 비아(115)의 제2 파트(115b) 및 내부 회로층(111)을 형성하기 위한 감광패턴을 형성하는 모체가 되며, 상기 동박층(161) 위의 감광성 필름(136)은 금속 기판(110) 하부의 감광패턴 형성 및 금속 기판(110)의 식각 공정에서 동박층(161)을 보호하기 위한 보호 필름으로 기능한다.
따라서, 상기 동박층(161) 위의 감광성 필름(136)은 보호 필름 또는 보호 유기층 등으로 대체 가능하며, 생략할 수 있다.
다음으로, 도 12와 같이, 상기 금속 기판(110) 하부의 감광성 필름(136)을 현상하여 감광 패턴을 형성하고, 상기 감광 패턴을 마스크로 상기 금속 기판(110)을 식각하여 상기 비아(115)의 제1 파트(115a)의 하부에 제2 파트(115b)를 형성한다.
상기 식각은 제2 베리어금속층(110e)이 노출될 때까지 진행됨으로써 내부 회로층(111)의 하면에 제2 베리어금속층(110e)이 노출된다.
이와 같이, 상기 비아(115)는 상부 및 하부가 제1파트(115a) 내지 제3 파트(115b)로 분할되어 식각 형성되어 그 형상이 중앙 부분이 가장 큰 제1폭(d1)을 가지며, 외부로 가까워질수록 폭이 좁아지는 육각형의 단면을 가진다.
상기 비아(115)의 제2 파트(115b)가 형성되면, 상기 감광 패턴을 박리하고, 도 13과 같이, 상기 비아(115)의 제1 파트(115a)가 매립되도록 제2 절연층(125)을 적층하고, 제2 절연층(125) 위에 접착층(165) 및 동박층(166)을 형성한다.
상기 제2 절연층(125) 및 동박층(166)의 두께 및 재질은 앞서 설명한 제1 절연층(120) 및 상기 제1 절연층(120) 위의 동박층(161)과 동일할 수 있다.
다음으로, 도 14와 같이, 상하부의 동박층(161, 166)을 제거하여 하부의 접착층(160, 165)을 노출한다.
이때, 상기 동박층(161, 166)은 SAP 공정을 진행하기 위해 풀에칭(full-etching)되며, 접착층(160, 165)의 이물 제거 및 조도를 부여하기 위해 디스미어 공정을 진행할 수 있다.
다음으로, 도 15와 같이, 상기 접착층(160, 165) 위에 무전해도금하여 씨드층(132)을 형성한다.
상기 씨드층(132)은 구리를 무전해도금하여 형성할 수 있으며, 상기 접착층(160, 165) 위 및 노출되어 있는 비아(115)의 상하면에 3㎛이하의 균일한 두께로 형성된다.
다음으로, 도 16과 같이 씨드층(132) 위에 상기 외부 회로층(131, 135, 145)을 형성하기 위하여 감광성 패턴(148)을 형성한다.
상기 감광성 패턴(148)은 감광성 필름을 부착한 뒤, 회로 설계에 따라 노광하고 현상하여 형성한다.
다음으로, 도 17과 같이, 상기 감광성 패턴(148)에 의해 노출되어 있는 씨드층(132) 위에 전해도금을 수행함으로써 도금층(130, 140)을 형성한다.
상기 전해도금은 도금 될 면적을 계산하여 직류 또는 Pulse/Reverse 방식의 정류기에 적당한 전류를 인가하여 구리 등의 전도성 금속을 석출하는 방식을 사용하는 것이 바람직하다
다음으로, 도 18과 같이, 감광성 패턴(148)을 박리하고, 상기 도금층(130, 140) 및 감광성 패턴(148) 하부의 씨드층(132)을 플래시 에칭하여 하부의 접착층(160, 165)을 노출하고, 외부 회로층(131, 135, 145)을 형성한다.
이때, 형성되는 패드(135, 145) 및 회로 패턴(131)은 상기 제1 절연층(120) 위에 형성되어 상기 비아(115)의 제1 파트(115a)와 연결되어 있는 상부 패드(135) 및 상부 패드(135)와 상부 회로 패턴(131)을 포함하는 제1 외부 회로층(131, 135) 및 상기 비아(115)의 제2 파트(115b)와 연결되어 있는 하부 패드(145) 및 상기 하부 패드(145)와 하부 회로 패턴(도시하지 않음)을 포함하는 제2 외부 회로층(145)을 포함한다.
마지막으로, 도 19와 같이, 외부 회로층(131, 135, 145)의 회로 패턴(131)을 매립하며, 상기 패드(135, 145)가 노출되도록 커버레이(150)를 형성함으로써 공정이 완료된다.
이와 같이, 절연 기판을 드릴링하여 비아홀을 형성하고, 상기 비아홀을 도금매립하여 비아를 형성하는 것과 달리, 금속 기판(110)을 식각하여 비아(115)를 형성하고, 상기 비아(115)를 매립하는 절연층(120,125)을 형성함으로써, 제조 비용이 절감되며, 상기 비아(115)와 동일한 금속 기판으로 내부 회로층(111)을 형성함으로써 제조 단계가 줄어든다.
또한, 외부 회로층(131, 135, 145)을 SAP공정을 이용하여 형성함으로써 미세패턴을 형성할 수 있다.
이하에서는 도 20을 참고하여, 본 발명의 제2 실시예에 따른 인쇄회로기판을 설명한다.
도 20을 참고하면, 본 발명에 따른 인쇄회로기판(200)은 제1 절연층(120) 및 제2 절연층(125)이 형성하는 코어 절연층, 상기 코어 절연층 내부에 형성되어 있는 비아(115), 상기 코어 절연층 내부에 형성되어 있는 내부 회로층(112), 그리고 상기 제1 및 제2 절연층(120, 125) 위에 각각 형성되어 있는 제1 및 제2 외부 회로층(131, 135, 145)을 포함한다.
상기 제1 절연층(120)은 상기 제2 절연층(125) 위에 형성되어 있으며, 사이에 다른 절연층을 매개로 형성될 수도 있다.
상기 제1 및 제2 절연층(120, 125)을 이루는 물질은 유리 섬유 등의 고형 성분을 포함하는 수지재일 수 있으며, 상기 제1 및 제2 절연층(120, 125)은 동일한 물질로 형성될 수 있다.
상기 제1 절연층(120) 및 제2 절연층(125)의 적층 구조는 코어 절연층을 형성하며, 코어 절연층의 두께는 약 60 μm 내지 140 μm 일 수 있다.
상기 코어 절연층의 표면, 즉 제1 절연층(120)의 상부 및 상기 제2 절연층(125)의 하부에 접착층(160, 165)이 형성되어 있다.
상기 접착층(160, 165)은 아래의 제1 및 제2 절연층(120, 125)과 위의 회로층(131, 135, 145)의 접착력을 강화시키기 위한 것으로서, 실란을 포함하는 프라이머 수지층일 수 있으며, 두께가 10 μm이하를 충족한다. 상기 코어 절연층에 비아(115) 및 내부 회로층(112)이 형성되어 있다.
상기 비아(115)는 상기 제1 절연층(120)으로부터 상기 제2 절연층(125)까지 관통하는 전도성 비아(115)로서, 상기 제1 절연층(120)과 제2 절연층(125)의 경계 영역에서 가장 큰 폭을 가지며, 각 절연층의 상면으로 갈수록 폭이 좁아져 단면이 육각형을 나타낼 수 있다.
상기 비아(115)의 제1폭(d1) 및 제2폭(d2)은 약 20 μm 내지 100 μm를 충족할 수 있다.
상기 비아(115)는 전도성 비아(115)로서, 구리를 포함하는 합금으로 형성될 수 있다.
상기 비아(115)는 상기 제1 절연층(120)에 매립되어 있으며, 구리를 포함하는 합금으로 형성되는 제1 파트(115a), 상기 제1 파트(115a)의 하부에 형성되며, 상기 제2 절연층(125)에 매립되어 있으며, 상기 제1 파트(115a)와 동일한 금속으로 형성되는 제2 파트(115b), 그리고 상기 제1 파트(115a)와 상기 제2 파트(115b) 사이에 형성되며, 상기 제1 및 제2 파트(115a, 115b)와 동일한 금속으로 형성되는 제3 파트(115c)를 포함한다.
한편, 상기 비아(115)는 상기 제1 내지 제3 파트(115a, 115b, 115c) 사이를 경계하는 베리어층(115d, 115e)이 형성되어 있다.
즉, 상기 제1 파트와 제3 파트(115a, 115c) 사이에는 제1 베리어층(115d)이 형성되어 있고, 상기 제3 파트와 상기 제2 파트(115b, 115c) 사이에는 제2 베리어층(115e)이 형성되어 있다.
상기 제1 및 제2 베리어층(115d, 115e)은 상기 제1 내지 제3 파트(115a, 115b, 115c)와 서로 다른 금속으로 형성되어 있으며, 양 금속은 식각선택성이 서로 상이하다.
상기 제3 파트(115c)는 상기 비아(115)의 중앙 영역에 형성되고, 제3 파트(115c)의 하면이 상기 비아(115)의 가장 큰 폭인 제1폭(d1)을 가질 수 있다.
상기 제1 내지 제3 파트(115a, 115b, 115c)는 구리를 포함하는 합금으로 형성될 수 있으며, 상기 제1 및 제2 베리어층(115d, 115e)은 니켈, 철, 코발트, 몰리브덴, 크롬 또는 팔라듐을 포함하는 합금으로 형성될 수 있다.
이때, 상기 제1 파트(115a) 및 제2 파트(115b)의 두께는 20 내지 70 μm이며, 제3 파트(115c)의 두께는 5 내지 70 μm를 충족한다.
상기 제1 및 제2 베리어층(115d)은 제3 파트(115c)의 두께보다 작으며, 바람직하게는 10μm 이하의 두께 범위를 가질 수 있다.
상기 제1 및 제2 절연층(125)의 상면에는 상기 비아(115)와 연결되어 있는 비아 패드(135, 145) 및 회로 패턴(131)을 포함하는 외부 회로층(131, 135, 145)이 각각 형성되어 있다.
상기 외부 회로층(131, 135, 145)은 제1 및 제2 절연층(120, 125)의 표면에 형성되고, 내부 회로층(112)은 상기 제1 및 제2 절연층(120, 125) 사이에 형성되어 있다.
상기 외부 회로층(131, 135, 145)은 SAP 공정을 통해 형성될 수 있다.
도 20의 인쇄회로기판(200)에서 상기 내부 회로층(112)의 회로 패턴은 단면이 사각형을 가지며, 상기 비아(115)와 같이 상기 제1 및 제2 절연층(120, 125)의 경계를 축으로 대칭적으로 형성되는 사각형일 수 있으며, 상기 제1 절연층(120)에 매립되어 있는 영역은 비아(115)의 제3 파트(115c)와 동일한 물질로 형성되고, 상기 제2 절연층(125)에 매립되어 있는 영역은 비아(115)의 제3 파트(115c)와 동일한 물질로 형성된다.
내부 회로층(112)이 도 20과 같이 형성되는 경우에도 도 3 내지 도 19의 제조 방법을 이용하여 형성될 수 있으며, 도 12 및 도 13의 공정에서 비아(115)의 제2 파트(115b) 형성 시 내부 회로층(112)의 제2 절연층(125)에 매립될 영역을 함께 형성할 수 있다.
이와 같이, 본 발명의 인쇄회로기판(200)은 코어 절연층 내부에 매립되어 있는 내부 회로층(112)이 형성됨으로써 2n+1(n은 양의 정수)의 수효를 가지는 회로층을 형성할 수 있으며, 절연층이 코어 절연층을 기준으로 동일한 수효를 가지며 형성되어 인쇄회로기판의 휨 현상이 방지된다.
따라서, 절연층의 수효를 늘리지 않으면서도 홀수개의 회로층을 형성할 수 있으며, 코어 절연층 내에 전도성 물질로 형성되어 있는 비아(115)를 형성함으로써 방열성이 확보된다.
또한, 금속 기판을 중간층이 서로 다른 금속으로 형성함으로써 공정 중에서 휨현상이 방지된다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
인쇄회로기판 100, 200
비아 115
내부 회로층 111
제1 절연층 120
제2 절연층 125

Claims (18)

  1. 코어 절연층,
    상기 코어 절연층을 관통하는 적어도 하나의 비아,
    상기 코어 절연층 내부에 매립되어 있는 내부 회로층,
    상기 코어 절연층의 상부 또는 하부에 형성되며, 상기 비아를 노출하는 접착층, 그리고
    상기 접착층 위에 형성되어 있는 외부 회로층
    을 포함하며,
    상기 비아는 제1 파트, 상기 제1 파트 하부의 제2 파트, 상기 제1 및 상기 제2 파트 사이의 제3 파트, 그리고 상기 제1 내지 제3 파트 사이에 형성되며, 상기 제1 내지 제3 파트와 서로 다른 금속으로 형성되어 있는 적어도 하나의 베리어층을 포함하는 인쇄회로기판.
  2. 제1항에 있어서,
    상기 코어 절연층은 상기 비아의 상기 제1 및 제3 파트를 매립하는 제1 절연층, 그리고
    상기 제1 절연층 하부에 상기 비아의 제2 파트를 매립하는 제2 절연층을 포함하는 인쇄회로기판.
  3. 제2항에 있어서,
    상기 내부 회로층은 상기 비아의 상기 제3 파트와 동일한 물질로 형성되는 인쇄회로기판.
  4. 제1항에 있어서,
    상기 비아의 상기 제1 파트 내지 상기 제3 파트는 동일한 물질로 형성되는 인쇄회로기판.
  5. 제1항에 있어서,
    상기 내부 회로층은 단면이 사각형인 인쇄회로기판.
  6. 제1항에 있어서,
    상기 베리어층은 상기 제1 파트와 상기 제3 파트 사이에 형성되는 제1 베리어층, 그리고
    상기 제3 파트와 상기 제2 파트 사이에 형성되어 있는 제2 베리어층을 포함하며, 상기 제1 및 제2 베리어층은 동일한 물질로 형성되어 있는 인쇄회로기판.
  7. 제1항에 있어서,
    상기 접착층은 프라이머 수지를 포함하는 인쇄회로기판.
  8. 코어 절연층,
    상기 코어 절연층을 관통하는 적어도 하나의 비아,
    상기 코어 절연층 내부에 매립되어 있는 내부 회로층,
    상기 코어 절연층의 상부 또는 하부에 형성되며, 상기 비아를 노출하는 접착층, 그리고
    상기 접착층 위에 형성되어 있는 외부 회로층
    을 포함하며,
    상기 내부 회로층 및 상기 외부 회로층을 포함하는 2n+1(n은 양의 정수)의 수효를 가지는 회로층을 포함하는 인쇄회로기판.
  9. 제1 금속층, 제2 금속층 및 제3 금속층 및 상기 제1 내지 제3 금속층 사이에 베리어층이 적층되어 있는 금속 기판을 준비하는 단계,
    상기 금속 기판의 상기 제1 금속층을 식각하여 비아의 제1 파트를 형성하는 단계,
    상기 금속 기판의 상기 제2 금속층을 식각하여 상기 비아의 상기 제1 파트 하부의 연결부 및 내부 회로층을 형성하는 단계,
    상기 금속 기판의 상기 제3 금속층을 식각하여 상기 비아의 상기 연결부 하부의 제2 파트를 형성하는 단계,
    상기 비아를 매립하는 절연층을 형성하는 단계,
    상기 절연층의 상부 또는 하부에 접착층을 형성하는 단계, 그리고
    상기 접착층 위에 외부 회로층을 형성하는 단계
    를 포함하는 인쇄회로기판의 제조 방법.
  10. 제9항에 있어서,
    상기 절연층을 형성하는 단계는,
    상기 비아의 제1 파트 및 상기 연결부, 그리고 상기 내부 회로층을 매립하는 제1 절연층을 형성하는 단계, 그리고
    상기 비아의 제2 파트를 매립하는 제2 절연층을 형성하는 단계를 포함하는 인쇄회로기판의 제조 방법.
  11. 제9항에 있어서,
    상기 금속 기판을 준비하는 단계는,
    상기 베리어층을 상기 제1 내지 제3 금속층과 서로 다른 식각선택성을 가지는 물질로 형성하는 인쇄회로기판의 제조 방법.
  12. 제9항에 있어서,
    상기 접착층을 형성하는 단계는,
    동박층과 접착되어 있는 상기 접착층을 상기 절연층의 상부 또는 하부에 부착하는 단계를 포함하는 인쇄회로기판의 제조 방법.
  13. 제12항에 있어서,
    상기 외부 회로층을 형성하는 단계는,
    상기 동박층을 제거하는 단계,
    상기 접착층 위에 무전해도금층을 형성하는 단계,
    상기 무전해도금층 위에 감광성 패턴을 형성하는 단계, 그리고
    상기 감광성 패턴을 마스크로 전해도금하여 상기 외부 회로층을 형성하는 단계를 포함하는 인쇄회로기판의 제조 방법.
  14. 제13항에 있어서,
    상기 외부 회로층을 형성하는 단계는,
    상기 전해도금 후, 상기 무전해도금층이 제거될 때까지 플래시 에칭하는 인쇄회로기판의 제조 방법.
  15. 제9항에 있어서,
    상기 금속 기판을 준비하는 단계는,
    상기 제1 금속층 내지 상기 제3 금속층을 동일한 금속층으로 형성하는 인쇄회로기판의 제조 방법.
  16. 제9항에 있어서,
    상기 비아의 상기 제2 파트를 형성하는 단계는,
    상기 금속 기판의 상기 제3 금속층을 습식 식각하여, 상기 비아의 제2 파트를 형성하는 동시에 상기 내부 회로층의 하부를 형성하는 인쇄회로기판의 제조 방법.
  17. 제9항에 있어서,
    상기 내부 회로층은 폭이 50μm 이하인 인쇄회로기판의 제조 방법.
  18. 제9항에 있어서,
    상기 제1 금속층 내지 제3 금속층은 구리를 포함하는 합금으로 형성하고, 상기 베리어층은 니켈을 포함하는 합금으로 형성하는 인쇄회로기판의 제조 방법.
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