KR20120071540A - 트렌치형상의 구리 하부 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 구리를 사용하는 트렌치형상의 하부 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터 및 그 제조방법에 관한 것이다. 본 발명은 투명절연기판; 상기 투명절연기판 위에 게이트 패턴과 대응하는 패턴으로 형성되며 게이트전극 형성에 이용되는 시드패턴; 상기 시드패턴의 상부가 노출되는 트렌치형 접촉창을 갖는 트렌치형 가이드부; 상기 노출된 시드패턴 위에 상기 트렌치에 구리가 전착되어 형성된 게이트전극; 상기 게이트 전극 및 트렌치형 가이드부 상부에 형성된 게이트 절연막; 및 상기 게이트 절연막의 상부에 채널 영역, 소스 영역 및 드레인 영역이 형성되는 다결정 실리콘층을 포함한다.

Description

트렌치형상의 구리 하부 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터 및 그 제조방법{Thin Film Transistor of Poly Silicon Having Cu Bottom Gate Structure of Trench Type and Method for Manufacturing the Same}
본 발명은 구리를 사용하는 하부 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터 및 그 제조방법에 관한 것으로, 특히, 대형 디스플레이에 적합한 낮은 저항값을 갖는 구리를 구리패턴 공정을 사용하지 않으면서 전기도금법에 의해 하부 게이트로 사용가능하도록 하고, 트렌치구조에 구리게이트를 매입 형성함에 의해 평탄화시켜 스텝 커버리지(step coverage)를 해소할 수 있는 트렌치형상의 구리 하부 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로, 박막 트랜지스터(Thin Film Transistor : 이하 TFT라 함)에서 하부 게이트를 구성하기 위한 게이트 전극으로는 알루미늄(Al), 몰리브덴(Mo), 몰리브덴-텅스텐(MoW) 등 여러 가지 금속이 있다. 상기 알루미늄(Al), 몰리브덴(Mo) 등을 게이트 전극 재료로 사용하는 것은 예를 들어, 알루미늄(Al)의 산화막 (Al2O3)을 게이트 절연막으로 사용가능하여 게이트 절연막의 제조가 용이하기 때문이다.
그러나, 최근 들어 알루미늄 등을 게이트 전극재료로 사용하여 대형 디스플레이를 구현하는 경우, 게이트 전극과 상호 연결되어 있어 일반적으로 게이트 전극과 동시에 형성되는 게이트 라인(GL)이나 게이트 라인과 직교방향으로 형성되어 소스영역에 연결되는 데이터라인(DL)은 저항값이 디스플레이의 크기에 비례하여 크게 증가하여, 그 결과 게이트 신호 및 데이터 신호의 지연과 왜곡이 발생하고 있다.
종래의 게이트 전극재료로 사용하고 있던 알루미늄 등보다 저항이 작은 금속재료로는 구리(Cu)가 있으나, 구리막을 식각하여 게이트 전극 및 게이트 라인을 형성할 때 적절한 에칭용액의 개발이 이루어지지 못하였고, 또한 구리막의 식각공정이 많은 환경오염을 야기하는 중금속을 배출하는 문제가 있다.
또한, 대형 디스플레이용으로 구리를 게이트 전극으로 사용하는 경우 저항을 충분히 작게 하기 위해서는 1마이크로미터 이상의 두께를 갖는 구리배선이 필요한데 일반적인 증착에 의해 이러한 두께의 구리막을 형성하는 데는 3시간 이상의 장시간이 소요될 뿐 아니라, 후막두께의 게이트 전극 구조를 채용하는 경우 게이트 전극의 상부에 주지된 공정으로 게이트 절연막을 바로 형성하는 경우 스텝 커버리지(step coverage)문제가 발생한다.
한편, 구리를 게이트 전극으로 사용하여 어레이 기판을 제조하는 종래기술이 대한민국 공개특허 제 10-2006-115522호에 개시되어 있다.
상기 공개특허는 플랙시블 표시장치를 구현하기 위해 게이트 라인 및 데이터 라인 등의 신호배선과 박막 트랜지스터의 제작 시에 유리기판을 사용하는 경우에 비하여 제작온도 및 스트레스가 큰 제약조건으로 작용하는 점을 고려하여, 증착온도가 낮은 무전해 도금 및 전기 도금 방법을 사용하여 신호배선 및 박막트랜지스터를 제작함에 의해 연성기판의 휨 또는 신호라인층들의 크랙을 방지함과 동시에 표시품질의 향상을 도모하였다.
이를 위해 상기 공개특허는 니켈 또는 몰리브덴으로 이루어진 제1 전극층과 구리로 이루어진 제2 전극층 및 게이트 라인과 데이터 라인용 제1 및 제2 라인층을 무전해 도금 방법으로 형성하여 전기도금용 시드층을 형성한 후, 상기 시드층을 이용하여 소스 및 드레인 영역과, 게이트 라인과 데이터 라인용 제3 전극층과 제3 라인층을 전기도금방법으로 형성하고 있다.
그러나, 상기 공개특허의 구리 게이트 전극 및 배선형성방법은 접착력 강화를 위한 제1 금속층과 구리로 이루어진 제2금속층을 무전해 도금방법으로 기판 전면에 형성한 후, 게이트 전극 및 배선을 전기도금 방법으로 형성할 수 있도록 제1 및 제2 금속층을 패터닝하는 공정을 포함하고 있다. 그결과, 상기 공개특허는 구리금속층의 식각 시에 종래와 같은 문제를 안고 있다.
또한, 상기 공개 특허는 게이트 전극을 1마이크로미터 이상의 후막으로 형성하고 후속공정에서 스텝 커버리지 문제가 발생할 수 있으며 이와 관련된 어떤 해결방안도 제시되어 있지 않다.
더욱이, 종래에는 소스 및 드레인 영역을 게이트 전극에 정렬하여 형성할 때, 별도의 노광 마스크를 사용하여 게이트 전극의 상부에 이온주입 차단용 마스크를 형성하고 이온 주입공정을 실시하기 때문에 2-4 마이크로미터의 정렬오차가 발생할 수 있으며, 이러한, 오차는 채널 영역의 양 끝으로 동일하게 배분할 수 없어 한쪽으로 치우치게 되므로 TFT의 전기적 성능을 악화시키는 요인이 된다.
KR 10-2006-115522 A
따라서, 본 발명의 목적은 대형 디스플레이에서 신호의 지연과 왜곡이 발생하지 않도록 낮은 저항값을 갖는 구리를 구리패턴 공정을 사용하지 않고 전기도금법에 의해 빠르게 하부 게이트로 형성할 수 있는 트렌치형상의 구리 하부 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터 및 그 제조방법을 제공함에 있다.
또한, 본 발명의 목적은 트랜치 구조를 갖는 절연층에 구리게이트를 선택적으로 형성함에 의해 별도의 평탄화 공정을 거치지 않으면서도 게이트 절연막 형성 시에 스텝 커버리지를 해소할 수 있는 트렌치 형상의 구리 하부 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터 및 그 제조방법을 제공함에 있다.
더욱이, 본 발명의 목적은 게이트 전극으로 구리를 사용함과 동시에 비정질실리콘막을 결정화하여 투명한 다결정 실리콘층을 형성함에 의해 별도의 노광마스크 없이 배면노광에 의해 채널영역의 엄격한 제어가 가능하고, 소스영역과 드레인영역을 게이트에 자동정렬 할 수 있는 트렌치구조의 구리 하부 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터 및 그 제조방법을 제공함에 있다.
이와 같은 목적을 달성하기 위한 본 발명의 일 양태에 따르면, 투명절연기판; 상기 투명절연기판 위에 게이트 패턴과 대응하는 패턴으로 형성되며 게이트전극 형성에 이용되는 시드패턴; 상기 시드패턴의 상부가 노출되는 트렌치형 접촉창을 갖는 트렌치형 가이드부; 상기 노출된 시드패턴 위에 상기 트렌치에 구리가 전착되어 형성된 게이트전극; 상기 게이트 전극 및 트렌치형 가이드부 상부에 형성된 게이트 절연막; 및 상기 게이트 절연막의 상부에 채널 영역, 소스 영역 및 드레인 영역이 형성되는 다결정 실리콘층을 포함하는 것을 특징으로 하는 트렌치 형상의 구리 하부 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터를 제공한다.
상기 소스 영역 및 드레인 영역은 게이트 전극을 이용한 배면노광에 의해 게이트 전극과 자동 정렬되어 채널영역의 좌우측에 배치된다.
상기 트렌치형 가이드부는 실리콘 산화막 또는 질화막으로 이루어진다.
상기 게이트 전극은 구리로 이루어진 게이트 라인과 연결된다.
상기 게이트 전극의 두께는 적어도 1마이크로미터인 것을 특징으로 한다.
본 발명은 절연기판의 상부에 게이트 패턴과 대응하는 시드패턴을 형성하는 단계; 상기 시드패턴 상부를 포함한 기판 전면에 절연막을 형성하는 단계; 상기 절연막 위에 포토레지스트를 형성한 후, 배면 노광에 의해 상기 시드패턴과 자기 정렬(self-aligned)되어 게이트 패턴에 대응하는 요홈패턴을 갖는 식각마스크를 형성하는 단계; 상기 식각마스크를 이용한 에칭에 의해 상기 절연막에 상기 시드패턴을 노출시키는 트렌치형 접촉창을 형성하는 단계; 및 상기 트렌치형 접촉창에 의해 노출된 시드층 위에 전기도금에 의해 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 것을 특징으로 하는 트렌치 형상의 구리 하부 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터 제조방법을 제공한다.
상기 시드층 위에 형성된 게이트 전극은 구리로 형성한다.
상기 이온주입차단용 마스크를 형성하는 단계는 상기 다결정 실리콘층 상부에 보호산화막과 포토레지스트를 순차적으로 형성하는 단계; 상기 게이트 전극을 노광마스크로 사용하여 배면 노광 및 현상을 실시하여 포토레지스트로 이루어지며 게이트 전극과 정렬된 식각용 마스크를 형성하는 단계; 및 상기 식각용 마스크를 이용하여 보호산화막을 식각하여 이온주입차단용 마스크를 얻는 단계를 포함한다.
상기 비정질 실리콘층은 금속 유도 측면 결정화(MILC)방법에 의해 다결정 실리콘층으로 결정화된다.
상기 에칭은 플루오르화 수소(HF)를 사용한 반응성 이온 에칭(RIE)인 것을 특징으로 한다.
상기 게이트 전극 형성단계 이후 상기 게이트 전극 및 트렌치형 가이드부의 상부에 게이트 절연막과 비정질 실리콘층을 순차적으로 형성하는 단계; 상기 비정질 실리콘층을 결정화하여 다결정 실리콘층을 형성하는 단계; 상기 다결정 실리콘층의 상부에 이온주입차단용 마스크를 게이트 전극에 정렬하여 형성하는 단계; 및 상기 이온주입차단용 마스크를 이용하여 다결정 실리콘층에 이온주입함에 의해 소스 영역 및 드레인 영역을 형성하는 단계를 더 포함한다.
따라서, 본 발명은 대형 디스플레이에 적합한 낮은 저항값을 갖는 구리를 전기도금법에 의해 하부 게이트로 사용가능한 두께로 빠르고 선택적으로 형성하여 공정시간을 최소화함과 동시에 구리 식각공정을 생략할 수 있다.
또한, 본 발명은 게이트 전극으로 사용되는 구리를 이용해 트렌치형상의 구리 하부 게이트 구조를 선택적으로 형성함에 의해 평탄화공정을 거치지 않으면서도 게이트 절연막 형성 시에 스텝 커버리지(step coverage)를 해소할 수 있다.
더욱이, 본 발명은 게이트 전극으로 구리를 사용하기 때문에 별도의 마스크 없이 배면노광에 의해 소스 영역과 드레인 영역을 게이트에 자동 정렬할 수 있어 정렬오차를 최소화할 수 있다.
도 1 내지 도 16은 본 발명의 일실시예에 따른 트렌치형상의 구리 하부 게이트 박막 트랜지스터를 제조하는 공정을 보여주는 단면도.
도 17은 본 발명에 따른 액정표시장치의 어레이기판을 나타낸 평면도.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 기술하기로 한다.
도 17은 본 발명에 따른 액정표시장치의 어레이기판을 나타낸 평면도이다.
액정표시장치는 어레이 기판, 컬러필터 기판, 및 어레이 기판과 컬러필터 기판 사이에 형성된 액정층으로 이루어져 영상을 표시한다.
도 17을 참고하면, 어레이 기판은 제1방향(D1)으로 연장된 다수의 게이트 라인(GL)과 상기 제1방향(D1)과 직교하는 제2방향(D2)으로 연장된 다수의 데이터라인(DL)을 포함한다. 다수의 게이트 전극(14)과 동시에 형성되는 게이트 라인(GL)이나 게이트 라인과 직교방향으로 형성되어 소스 전극(S)에 연결되는 다수의 데이터라인(DL)에 의해 다수의 화소영역(화소전극)(23)이 정의된다.
어레이 기판은 또한 게이트 라인(GL)으로부터 분기된 게이트 전극(14), 데이터 라인(DL)로부터 분기된 소스 전극(S), 및 상기 화소전극(23)에 대응하여 전기적으로 연결된 드레인 전극(D)으로 이루어진 박막 트랜지스터(TFT)를 포함한다.
이러한 어레이 기판에 포함되는 본 발명의 일실시예에 따른 박막 트랜지스터의 제조공정에 대해 도 1 내지 도 16을 참고하여 설명한다.
도 1과 같이, 투명한 절연기판(11), 예를 들어 유리기판에 도전체 예를 들면, Ni, MoW, AL 중 하나를 스퍼터링(sputtering)이나 박막 증착 방식을 통해 형성된 제1접착층(120a) 및 제1전극층(120b)으로 이루어진 기초금속막(120)을 형성한다.
여기서, 제1접착층(120a)은 예를 들면, Ni를 사용하여 500Å으로 형성하고, 제1전극층(120b)은 예를 들면, MoW를 사용하여 2000Å으로 형성한다.
이후, 도시되지는 않았지만 포토레지스트를 형성한 후, 게이트 마스크를 이용하여 기초금속막(12)을 패터닝하면 도 2에 도시된 바와 같은 형상의 게이트전극에 대응하는 시트패턴(12)이 형성된다.
이렇게 하여 시드패턴(12)의 패턴 형성이 완료되면, 예를 들면, 실리콘 산화물 또는 실리콘 질화물로 PECVD(Plasma Enhanced Chemical Vapor Deposition)에 의해 1.5마이크로미터 두께의 절연막(13)을 도 3과 같이 증착시킨다.
이후 절연막(13)의 상부로 도 4와 같이 포토레지스트층(15)을 코팅한 후, 배면노광(back exposure)을 시행한다. 그러면, 배면노광에 의해 마스크없이 노광, 현상한 후 시트패턴(12)에 의해 노광되지 않은 네가티브(negative)타입의 포토레지스트층(15)을 제거하면 도 5와 같이 자기정렬이 이루어져 게이트 패턴에 대응하는 요홈패턴이 형성된다. 이때, 남겨진 식각용 마스크(15a)를 사용하여 게이트 패턴에 대응하는 요홈에 해당하는 절연막(13)을 예를 들면, 플루오르화 수소(HF)를 사용한 반응성 이온 에칭(Reactive ion etching)하면 도 6과 같이 절연기판(11)의 상부로 트렌치형 가이드부(16)가 형성되어 시트패턴(12)이 상부로 노출된 트렌치형 접촉창이 형성된다. 이후 식각용 마스크(15a)를 제거한다.
이후, 트렌치형 가이드부(16)를 이용하여 노출된 시드패턴(12)의 상부에 전기도금에 의해 구리를 선택적으로 1마이크로미터 이상의 두께로 전착시키면, 트렌치형 가이드부(16)에는 구리가 전착되지 않고 노출된 시드패턴(12)의 노출된 상부 트렌치에만 구리가 전착되어 게이트 전극(14)이 선택적으로 형성된다. 즉, 시드패턴(12)을 음극으로 하고 구리 금속을 양극으로 설정하여 전기 도금 공정을 실시하면 선택적으로 구리 게이트 전극(14)이 형성된다. 따라서, 트렌치형 가이드부(16)의 상부면과 구리 게이트 전극(14)이 동일 레벨을 이루므로 별도의 평탄화 과정을 거치지 않으면서도 게이트 절연막 형성 시에 스텝 커버리지를 해소할 수 있다.
상기 전기도금 공정으로 구리를 1마이크로미터 이상 형성하는데 소요되는 시간은 10분 이내로 소요된다.
이 경우, 바람직하게는 게이트 전극(14)과 연결되어 TFT에 게이트 신호를 인가하는 게이트 라인용 배선을 동시에 형성한다. 이때, 소스전극(S)과 연결되는 데이터 라인(DL)도 게이트 라인(GL)의 형성과 동일한 공정/재료로 형성되는 것이 바람직하다.
이후, 도 8과 같이 게이트 전극(14)과 트렌치형 가이드부(16)의 상부로 예를 들면, PECVD에 의해 게이트 절연막(17)을 1000Å 두께로 증착한다. 상기 게이트 절연막(17)은 실리콘 산화막 또는 실리콘 질화막을 사용할 수 있다.
그후, 게이트 절연막(17)의 상부로 비정질 실리콘층(18)을 예를 들면, CVD에 의해 증착한다. 상기 비정질 실리콘층(18)의 증착 시에 소스 및 드레인 영역을 형성하기 위해 인사이투(in-situ) 도핑을 동시에 할 수 있다.
다결정 실리콘 TFT를 구성하는 경우는 후술하는 바와 같이 일반적으로 인사이투(in-situ) 도핑을 하지 않는다. 레이저를 사용하여 결정화하는 경우 보호 산화막 전후로 결정화 공정 처리를 한다. 비 레이저 공법을 사용하는 경우 공법에 따라 다를 수 있으나 본 실시예에서는 비정질 실리콘의 결정화에 MILC를 활용하는 방법을 예를 들어 설명한다.
비정질 실리콘층(18)이 증착되면, 비정질 실리콘층(18)의 결정화를 유도하기 위한 금속 유도막을 리프트-오프(lift-off)방식으로 형성하기 위한 포토레지스트 마스크(19)를 도 10과 같이 형성한다. 포토레지스트 마스크(19)의 상부로 금속 유도 측면 결정화(MILC) 금속 유도막인 니켈 패턴층(20)을 도 11과 같이 형성한다. 이때, 결정화 금속 유도막으로 사용되는 재료로는 니켈 이외에도, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Tr, Ru, Rh, Cd, Pt 등이 주로 사용된다.
니켈 패턴층(20)이 형성되면, MILC(금속 유도 측면 결정화) 저온 열처리에 의해 비정질 실리콘층(18)을 결정화한 후, 니켈 패턴층(20)을 제거하여 결정화 실리콘층(18a)이 도 12와 같이 형성된다.
여기서, MILC 열처리에 의해 비정질 실리콘을 금속 유도 측면 결정화하는 기술은 본 발명의 발명자에 의해 선 출원된 한국공개특허 제 10-2009-42122호에 개시되어 있으므로 그에 대한 상세한 설명은 생략하기로 한다.
MILC 열처리가 이루어져 비정질 실리콘의 결정화가 완료되어 다결정 실리콘층(18a)이 형성된 후, 다결정 실리콘층(18a)의 상부로 보호 산화막(21)을 3000Å 두께로 도 13과 같이 증착시킨다. 또한, 보호 산화막(21)의 상부로 포토레지스트를 도포하여 포토레지스트층(22)을 도 14와 같이 형성한다.
이후, 도 14에서 보는 바와 같이 배면노광(back exposure)에 의해 마스크없이 노광, 현상한 후 노광된 포지티브(positive)타입의 포토레지스트층(22)을 제거하여 남겨진 식각용 마스크(도시되지 않음)를 사용하여 보호 산화막(21)을 에칭하면 도 15와 같이 이온주입차단용 마스크(21a)가 형성된다.
상기 이온주입차단용 마스크(21a)를 이용하여 불순물 이온주입(ion mass doping : IMD)에 의해 소스 영역과 드레인 영역을 형성하고 열처리에 의해 주입된 불순물(dopant)을 활성화한다.
도 16을 보면, 활성화된 소스 전극(S)과 드레인 전극(D)의 상부로 식각용 마스크(도시되지 않음)를 형성하고 채널층(C)을 식각에 의해 형성한 후, 그 상부로 무기 절연막으로 이루어진 보호막(22)을 형성한다. 이후, 보호막(22)을 통해 드레인 전극(D)을 노출시키는 콘택홀을 형성하고 그 보호막(22) 상에는 ITO 또는 IZO로 이루어진 화소전극(23)이 형성됨에 따라 어레이 기판의 제조가 완료된다.
상기 실시예 설명에서는 게이트 라인이 게이트 전극의 형성시에 동일한 공정/재료로 형성되는 것을 예시하였으나, 소스 전극과 연결되는 데이터 라인도 게이트 라인 형성과 동일한 공정/재료로 형성될 수 있다.
상기와 같은 구리 하부 게이트 박막 트랜지스터 제조공정은 평탄화된 두꺼운 게이트 구리 배선이 이루어진 기판 상에 전술한 MILC 이외에 다른 결정화 방법의 적용도 가능하며, 기타의 TFT 제조공정으로의 일부 변형도 가능하다.
이처럼, 본 발명은 대형 디스플레이에 적합한 낮은 저항값을 갖는 구리를 전기도금법에 의해 하부 게이트로 사용가능한 두께로 형성할 수 있으며, 게이트 전극으로 사용되는 평탄화과정을 거쳐 스텝 커버리지(step coverage)를 해소할 수 있다.
또한, 본 발명은 게이트 전극으로 구리를 사용하기 때문에 별도의 마스크 없이 배면노광에 의해 소스와 드레인을 게이트에 자동정렬할 수 있어 정렬오차를 최소화할 수 있다.
상기 실시예에서는 활성화 영역으로 다결정 실리콘을 사용한 것을 예시하였으나, 비정질 실리콘을 활성화 영역으로 사용하는 것도 가능하다.
단, 이 경우 배면 노광을 이용하여 이온주입차단용 마스크를 형성하는 대신에 종래와 같은 주지된 방법으로 마스크를 형성하는 것이 요구된다.
본 발명은 능동 액정 디스플레이(AMLCD), 유기발광다이오드(AMOLED) 등의 디스플레이 장치에 사용되는 박막트랜지스터 및 배선에 적용가능하다.
11 : 절연기판 12 : 시드패턴
13 : 절연막 14 : 게이트 전극
15 : 포토레지스트층 16 : 트렌치형 가이드부
17 : 게이트 절연막 18 : 비정질 실리콘층
18a : 다결정 실리콘층 19 : 포토레지스트 마스크
20 : 니켈 패턴층 21 : 보호 산화막
21a : 이온주입차단용 마스크 22 : 포토레지스트층

Claims (11)

  1. 투명절연기판;
    상기 투명절연기판 위에 게이트 패턴과 대응하는 패턴으로 형성되며 게이트전극 형성에 이용되는 시드패턴;
    상기 시드패턴의 상부가 노출되는 트렌치형 접촉창을 갖는 트렌치형 가이드부;
    상기 노출된 시드패턴 위에 상기 트렌치에 구리가 전착되어 형성된 게이트전극;
    상기 게이트 전극 및 트렌치형 가이드부 상부에 형성된 게이트 절연막; 및
    상기 게이트 절연막의 상부에 채널 영역, 소스 영역 및 드레인 영역이 형성되는 다결정 실리콘층을 포함하는 것을 특징으로 하는 트렌치 형상의 구리 하부 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 소스 영역 및 드레인 영역은 게이트 전극을 이용한 배면노광에 의해 게이트 전극과 자동 정렬되어 채널영역의 좌우측에 배치되는 것을 특징으로 하는 트렌치 형상의 구리 하부 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터.
  3. 제1항에 있어서,
    상기 트렌치형 가이드부는 실리콘 산화막 또는 질화막으로 이루어지는 것을 특징으로 하는 트렌치 형상의 구리 하부 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터.
  4. 제1항에 있어서,
    상기 게이트 전극은 구리로 이루어진 게이트 라인과 연결되는 것을 특징으로 하는 트렌치 형상의 구리 하부 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터.
  5. 제1항에 있어서,
    상기 게이트 전극의 두께는 적어도 1마이크로미터인 것을 특징으로 하는 트렌치 형상의 구리 하부 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터.
  6. 절연기판의 상부에 게이트 패턴과 대응하는 시드패턴을 형성하는 단계;
    상기 시드패턴 상부를 포함한 기판 전면에 절연막을 형성하는 단계;
    상기 절연막 위에 포토레지스트를 형성한 후, 배면 노광에 의해 상기 시드패턴과 자기 정렬(self-aligned)되어 게이트 패턴에 대응하는 요홈패턴을 갖는 식각마스크를 형성하는 단계;
    상기 식각마스크를 이용한 에칭에 의해 상기 절연막에 상기 시드패턴을 노출시키는 트렌치형 접촉창을 형성하는 단계; 및
    상기 트렌치형 접촉창에 의해 노출된 시드층 위에 전기도금에 의해 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 형상의 구리 하부 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터 제조방법.
  7. 제6항에 있어서,
    상기 시드층 위에 형성된 게이트 전극은 구리로 형성하는 것을 특징으로 하는 트렌치 형상의 구리 하부 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터 제조방법.
  8. 제6항에 있어서,
    상기 이온주입차단용 마스크를 형성하는 단계는 상기 다결정 실리콘층 상부에 보호산화막과 포토레지스트를 순차적으로 형성하는 단계;
    상기 게이트 전극을 노광마스크로 사용하여 배면 노광 및 현상을 실시하여 포토레지스트로 이루어지며 게이트 전극과 정렬된 식각용 마스크를 형성하는 단계; 및
    상기 식각용 마스크를 이용하여 보호산화막을 식각하여 이온주입차단용 마스크를 얻는 단계를 포함하는 것을 특징으로 하는 트렌치 형상의 구리 하부 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터 제조방법.
  9. 제6항에 있어서,
    상기 비정질 실리콘층은 금속 유도 측면 결정화(MILC)방법에 의해 다결정 실리콘층으로 결정화되는 것을 특징으로 하는 트렌치 형상의 구리 하부 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터 제조방법.
  10. 제 6항에 있어서, 상기 에칭은 플루오르화 수소(HF)를 사용한 반응성 이온 에칭(RIE)인 것을 특징으로 하는 트렌치 형상의 구리 하부 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터 제조방법.
  11. 제 6항에 있어서, 상기 게이트 전극 형성단계 이후
    상기 게이트 전극 및 트렌치형 가이드부의 상부에 게이트 절연막과 비정질 실리콘층을 순차적으로 형성하는 단계;
    상기 비정질 실리콘층을 결정화하여 다결정 실리콘층을 형성하는 단계;
    상기 다결정 실리콘층의 상부에 이온주입차단용 마스크를 게이트 전극에 정렬하여 형성하는 단계; 및
    상기 이온주입차단용 마스크를 이용하여 다결정 실리콘층에 이온주입함에 의해 소스 영역 및 드레인 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트렌치 형상의 구리 하부 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터 제조방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210148931A (ko) * 2020-05-29 2021-12-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 패턴 게이트를 갖는 반도체 금속 산화물 트랜지스터 및 이를 형성하는 방법
US11757047B2 (en) 2020-05-29 2023-09-12 Taiwan Semiconductor Manufacturing Company Limited Semiconducting metal oxide transistors having a patterned gate and methods for forming the same

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101198312B1 (ko) * 2010-10-22 2012-11-07 주승기 구리 하부 게이트 구조를 갖는 다결정 실리콘 박막 트랜지스터의 제조방법
CN104795400B (zh) * 2015-02-12 2018-10-30 合肥鑫晟光电科技有限公司 阵列基板制造方法、阵列基板和显示装置
CN104882415B (zh) * 2015-06-08 2019-01-04 深圳市华星光电技术有限公司 Ltps阵列基板及其制造方法
KR102172878B1 (ko) 2018-08-17 2020-11-02 재단법인대구경북과학기술원 쇼트 채널 tft 제작 방법 및 쇼트채널 tft 구조
US11557678B2 (en) * 2020-05-28 2023-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor, integrated circuit, and manufacturing method
US11825661B2 (en) * 2020-09-23 2023-11-21 Taiwan Semiconductor Manufacturing Company Limited Mobility enhancement by source and drain stress layer of implantation in thin film transistors
CN113097420B (zh) * 2021-04-07 2024-04-05 京东方科技集团股份有限公司 电极结构及其制备方法、显示基板、显示装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4386978B2 (ja) * 1998-08-07 2009-12-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6159779A (en) * 1999-02-03 2000-12-12 Industrial Technology Research Institute Multi-layer gate for TFT and method of fabrication
US6686661B1 (en) * 1999-10-15 2004-02-03 Lg. Philips Lcd Co., Ltd. Thin film transistor having a copper alloy wire
US6426263B1 (en) * 2000-08-11 2002-07-30 Agere Systems Guardian Corp. Method for making a merged contact window in a transistor to electrically connect the gate to either the source or the drain
KR100611224B1 (ko) 2003-11-22 2006-08-09 삼성에스디아이 주식회사 금속 유도 측면 결정화 방법을 이용한 박막 트랜지스터 및그의 제조 방법
TWI242289B (en) * 2004-11-22 2005-10-21 Au Optronics Corp Fabrication method of thin film transistor
US7442950B2 (en) * 2004-12-06 2008-10-28 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
TWI273329B (en) * 2004-12-29 2007-02-11 Au Optronics Corp Copper gate electrode of liquid crystal display device and method of fabricating the same
KR20060115522A (ko) 2005-05-06 2006-11-09 삼성전자주식회사 어레이 기판 및 이의 제조방법
KR100958826B1 (ko) 2007-10-24 2010-05-24 재단법인서울대학교산학협력재단 금속유도 측면 결정화를 이용한 하부 게이트 구조를 갖는다결정 실리콘 박막 트랜지스터 및 그의 제조방법
KR101499237B1 (ko) * 2007-12-24 2015-03-06 삼성디스플레이 주식회사 표시판 및 그 제조 방법
KR20090116168A (ko) * 2008-05-06 2009-11-11 삼성전자주식회사 금속 배선 기판, 박막 트랜지스터 기판, 및 금속 배선의형성 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210148931A (ko) * 2020-05-29 2021-12-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 패턴 게이트를 갖는 반도체 금속 산화물 트랜지스터 및 이를 형성하는 방법
US11757047B2 (en) 2020-05-29 2023-09-12 Taiwan Semiconductor Manufacturing Company Limited Semiconducting metal oxide transistors having a patterned gate and methods for forming the same

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