KR20120068355A - 반도체 장치의 테스트 방법 및 반도체 장치의 테스트 시스템 - Google Patents

반도체 장치의 테스트 방법 및 반도체 장치의 테스트 시스템 Download PDF

Info

Publication number
KR20120068355A
KR20120068355A KR1020100129946A KR20100129946A KR20120068355A KR 20120068355 A KR20120068355 A KR 20120068355A KR 1020100129946 A KR1020100129946 A KR 1020100129946A KR 20100129946 A KR20100129946 A KR 20100129946A KR 20120068355 A KR20120068355 A KR 20120068355A
Authority
KR
South Korea
Prior art keywords
semiconductor device
operation mode
test
normally
operates normally
Prior art date
Application number
KR1020100129946A
Other languages
English (en)
Other versions
KR101218096B1 (ko
Inventor
구기봉
이이범
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100129946A priority Critical patent/KR101218096B1/ko
Priority to CN201710239735.3A priority patent/CN107274931B/zh
Priority to CN201110123541XA priority patent/CN102568600A/zh
Priority to US13/150,782 priority patent/US8922235B2/en
Publication of KR20120068355A publication Critical patent/KR20120068355A/ko
Application granted granted Critical
Publication of KR101218096B1 publication Critical patent/KR101218096B1/ko
Priority to US14/556,016 priority patent/US9285414B2/en
Priority to US14/556,019 priority patent/US9274162B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2832—Specific tests of electronic circuits not provided for elsewhere
    • G01R31/2834—Automated test systems [ATE]; using microprocessors or computers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명에 따른 반도체 장치의 테스트 방법은, 반도체 장치가 제1동작모드에서 정상적으로 동작하는지 테스트하는 단계; 상기 반도체 장치가 상기 제1동작모드에서 정상적으로 동작하지 않는 경우 상기 반도체 장치가 제2동작모드에서 정상적으로 동작하는지 테스트하는 단계; 및 상기 반도체 장치가 상기 제2동작모드에서 정상적으로 동작하는 경우 상기 반도체 장치가 상기 제2동작모드에서 동작하도록 상기 반도체 장치를 프로그래밍하는 단계를 포함한다.

Description

반도체 장치의 테스트 방법 및 반도체 장치의 테스트 시스템{TEST METHOD OF SEMICONDUCTOR DEVICE AND TEST SYSTEM OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 테스트 방법에 관한 발명이다.
일반적으로, 반도체 메모리 장치를 비롯한 반도체 장치의 집적도가 급속도로 증가함에 따라, 하나의 반도체 장치 내에는 수천만 개 이상의 단위 셀(unit cell)이 구비되고 있다. 이러한 단위 셀들 중 1개라도 불량(FAIL)이 발생하면 해당 반도체 장치는 원하는 동작을 수행하지 못하게 된다. 하지만, 몇 개의 단위 셀에 발생한 불량으로 인하여 반도체 장치를 불량품으로 폐기 처분하기에는 제품의 수율(yield)을 고려해 볼 때 매우 비효율적이다. 단위 셀이란 반도체 장치의 고유의 기능을 수행하는 최소 단위를 의미한다. 예를 들어 반도체 장치가 반도체 메모리 장치인 경우 단위 셀은 메모리 셀이 되고, 반도체 장치가 중앙 처리 장치(CPU; Central Processing Unit)인 경우 단위 셀은 하나의 프로세서를 의미한다.
따라서 상술한 문제점을 해결하기 위해 여러 가지 방법이 시도되고 있다. 예를 들어 반도체 메모리 장치의 경우 반도체 메모리 장치 내에 미리 설치 해둔 메모리 셀(이하 리던던시(redundancy) 셀이라 함)을 이용하여 일부 메모리 셀에 불량이 발생하여도 이것이 포함된 반도체 메모리 장치는 구제할 수 있는 방법이 사용되고 있다. 이러한 방법에 대해 좀 더 자세히 살펴 보면 리던던시 셀을 이용한 리페어 작업은 통상, 일정 셀 어레이(cell array)마다 스페어 로우(spare low)와 스페어 칼럼(spare column)을 미리 설치해 두어 결함이 발생된 불량 메모리 셀을 로우/컬럼 단위로 스페어 메모리 셀로 치환해 주는 방식으로 진행된다.
웨이퍼 가공 완료후 테스트를 통해 불량 메모리 셀을 골라내면 그에 해당하는 어드레스(address)를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그램을 내부회로에 행하게 된다. 따라서, 실제 사용시에는 불량 라인에 해당하는 어드레스 신호가 입력되면 이 대신 예비 라인으로 선택이 바뀌게 되는 것이다. 이러한 방법으로 반도체 장치의 일부 메모리 셀이 불량이 되어도 반도체 메모리 장치 전체는 구제될 수 있다.
위와 같이 리던던시 셀을 이용하는 방법은 일반적으로 널리 이용되고 있으나 반도체 메모리 장치에 여분의 메모리 셀을 미리 구비해야 하므로 실제 필요한 메모리 셀 이상의 메모리 셀을 구비하여 칩의 면적 최소화라는 관점에서는 불리하다는 단점이 있다. 따라서 반도체 장치의 불량을 구제하는 방법으로 다른 방법들을 생각해 볼 수 있다.
위와 같이 여러 종류의 퓨즈를 사용하여 불량셀을 리던던시셀로 치환하는 방법은 일반적으로 널리 이용되고 있으나 반도체 메모리 장치에 동작특성 즉, 온도,공정, 온도등에 따른 불량을 여러 종류의 퓨즈를 사용하여 반도체 장치의 특성을개선하여 불량을 구제하는 방법들을 생각해 볼 수 있다.
또한 일반적으로 반도체 장치의 테스트는 규격화되어 있는 스펙(spec)에 맞추어 진행된다. 이러한 스펙은 반도체 장치가 동작해야할 일반적인 동작 특성을 나타낸다. 그러나 보통 반도체 장치는 스펙보다 우수한 특성을 지니도록 설계된다. 반도체 장치의 특성이 스펙보다 우수한 경우에도 반도체 동작은 기본적으로 스펙의 조건에서 동작하도록 되어 있으므로 반도체 장치를 무조건 스펙에 맞추어 동작시키는 것은 성능면에서 손해가 있을 수 있다. 이 또한 여러 종류의 퓨즈를 사용하여 반도체 장치의 특성을 개선하는 방법을 사용하는 방법을 제시하려고 한다.
본 발명은 반도체 장치에 불량이 생긴 경우 테스트를 통하여 불량이 생긴 반도체 장치가 정상동작 할 수 있는 동작 환경을 찾아내고 이러한 환경에서 동작하도록 반도체 장치를 프로그래밍하는 반도체 장치의 테스트 방법을 제공한다.
또한 반도체 장치의 성능이 최대한으로 발휘될 수 있는 동작 환경을 찾아내어 이러한 환경에서 동작하도록 반도체 장치를 프로그래밍하는 반도체 장치의 테스트 방법을 제공한다.
본 발명에 따른 반도체 장치의 테스트 방법은, 반도체 장치가 제1동작모드에서 정상적으로 동작하는지 테스트하는 단계; 상기 반도체 장치가 상기 제1동작모드에서 정상적으로 동작하지 않는 경우 상기 반도체 장치가 제2동작모드에서 정상적으로 동작하는지 테스트하는 단계; 및 상기 반도체 장치가 상기 제2동작모드에서 정상적으로 동작하는 경우 상기 반도체 장치가 상기 제2동작모드에서 동작하도록 상기 반도체 장치를 프로그래밍하는 단계를 포함할 수 있다.
또한 본 발명에 따른 반도체 장치의 테스트 방법은, 반도체 장치가 정상적으로 동작하는지 테스트하는 단계; 상기 반도체 장치가 정상적으로 동작하지 않는 경우 상기 반도체 장치가 다수의 테스트 모드에서 정상적으로 동작하는지 순차적으로 테스트하는 단계; 및 상기 반도체 장치가 상기 다수의 테스트 모드 중 하나의 테스트 모드에서 정상적으로 동작하는 경우 상기 반도체 장치가 정상적으로 동작하는 테스트 모드에서 동작하도록 상기 반도체 장치를 프로그래밍하는 단계를 포함할 수 있다.
또한 본 발명에 따른 반도체 테스트 시스템은, 반도체 장치와 테스트 장비를 포함하는 반도체 테스트 시스템에 있어서, 상기 반도체 장치 고유의 기능을 수행하는 내부회로; 설정정보에 응답하여 테스트 동작시 상기 내부회로를 다수의 동작모드 중 어느 하나의 동작모드에서 동작하도록 설정하는 동작 설정부; 상기 내부회로의 동작 결과를 출력하는 결과 출력부; 및 상기 다수의 동작모드 중 상기 내부회로가 정상동작하는 동작모드에 대응되는 상기 설정정보를 저장하기 위한 설정정보 저장부를 포함하는 반도체 장치; 및 상기 결과 출력부의 출력에 응답하여 상기 내부회로가 정상동작하였는지 여부를 판단하는 동작결과 판단부; 및 상기 동작결과 판단부의 결과에 따라 상기 설정정보를 변경하거나, 상기 설정정보 저장부가 상기 내부회로가 정상동작하는 동작모드에 대응되는 상기 설정정보를 저장하도록 제어하는 설정정보 인가부를 포함할 수 있다.
또한 본 발명에 따른 반도체 장치의 테스트 방법은, 반도체 장치가 노멀 동작모드에서 정상적으로 동작하는지 테스트하는 단계; 상기 반도체 장치가 상기 노멀 동작모드에서 정상적으로 동작하는 경우 상기 반도체 장치가 제1개선 동작모드에서 정상적으로 동작하는지 테스트하는 단계; 상기 반도체 장치가 상기 제1개선 동작모드에서 정상적으로 동작하는 경우 상기 반도체 장치가 상기 제2개선 동작모드에서 정상적으로 동작하는지 테스트하는 단계; 및 상기 반도체 장치가 상기 제2개선 동작모드에서 정상적으로 동작하는 경우 상기 반도체 장치가 상기 제2개선 동작모드에서 동작하도록 상기 반도체 장치를 프로그래밍하는 단계를 포함할 수 있다.
본 발명에 따르면, 반도체 장치에 불량이 발생한 경우 반도체 장치의 동작환경을 바꾸어 가면서 테스트하고 불량이 발생한 반도체 장치가 정상 동작하는 동작환경에서 동작하도록 반도체 장치를 프로그래밍하여 불량이 발생한 반도체 장치를 구제할 수 있다는 장점이 있다.
또한 반도체 장치의 성능이 최대한으로 발휘될 수 있는 동작 환경을 찾아내어 이러한 환경에서 동작하도록 반도체 장치를 프로그래밍함으로써 반도체 장치의 특성을 향상시킬 수 있다.
도 1은 본 발명의 일실시예에 따른 반도체 장치의 테스트 방법을 설명하기 위한 순서도,
도 2는 본 발명의 일실시예에 따른 반도체 테스트 시스템의 구성도,
도 3은 본 발명의 다른 일실시예에 따른 반도체 장치의 테스트 방법을 설명하기 위한 순서도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
이하에서 반도체 장치가 불량이라는 것은 반도체 장치를 사용할 수 없다는 것이 아니라 반도체 장치가 당해 동작모드에서 정상동작할 만큼의 특성(또는 성능)을 가지고 있지 않다는 것이다. 반도체 장치가 정상동작하기 위한 조건과 반도체 장치의 특성(또는 성능)은 다음과 같은 관계가 있다. 반도체 장치가 정상동작하기 쉬운 조건일수록 반도체 장치의 특성은 나빠진다. 반대로 반도체 장치가 정상동작하기 어려운 조건일수록 동작하도록 하면 반도체 장치의 특성은 좋아진다.
도 1은 본 발명의 일실시예에 따른 반도체 장치의 테스트 방법을 설명하기 위한 순서도이다.
동일한 공정에 의해 생산된 다수의 반도체 장치라도 성능은 다를 수 있다. 허용하는 반도체 장치의 동작범위를 넓힐수록 많은 반도체 장치를 불량에서 구제할 수 있다. 다만 모든 반도체 장치에 대해 허용하는 동작범위를 넓히는 경우 이는 성능이 좋은 반도체 장치에 대해서는 오히려 성능을 낮추는 결과가 발생할 수 있다. 따라서 허용하고자 하는 동작 범위를 일정한 구간으로 나누고 각 구간마다 테스트를 실시하여 테스트를 통과한 반도체 장치들을 당해 구간에서 동작하도록 하면 상술한 문제점을 모두 해결할 수 있다. 테스트는 좁은 동작범위에서부터 넓은 동작범위의 순서로 실시해야 각 반도체 장치를 자신의 성능에 알맞은 동작범위에서 동작하도록 할 수 있다.
도 1에 도시된 바와 같이, 반도체 장치의 테스트 방법은, 반도체 장치가 제1동작모드에서 정상적으로 동작하는지 테스트하는 단계(S111), 반도체 장치가 제1동작모드에서 정상적으로 동작하지 않는 경우 반도체 장치가 제2동작모드에서 정상적으로 동작하는지 테스트하는 단계(S121), 반도체 장치가 제2동작모드에서 정상적으로 동작하는 경우 반도체 장치가 상기 제2동작모드에서 동작하도록 반도체 장치를 프로그래밍하는 단계(S122), 반도체 장치가 제2동작모드에서 정상적으로 동작하지 않는 경우 반도체 장치가 제3동작모드에서 정상적으로 동작하는지 테스트하는 단계(S131), 및 반도체 장치기 제3동작모드에서 정상적으로 동작하는 경우 반도체 장치가 제3동작모드에서 동작하도록 반도체 장치를 프로그래밍하는 단계(S132)를 포함한다.
이하 도 1을 참조하여 반도체 장치의 테스트 방법에 대해 설명한다.
본 발명에 따른 반도체 장치의 테스트 방법은 반도체 장치가 정상적으로 동작하는지 여부를 테스트할 뿐만 아니라 반도체 장치가 정상적으로 동작하지 않을 경우 반도체 장치가 정상적으로 동작할 수 있도록 반도체 장치를 프로그래밍하는 단계를 포함한다. 이하 예를 들어 반도체 장치의 테스트 방법 및 구제 방법에 대해 설명한다.
반도체 장치의 테스트가 시작되면 먼저 반도체 장치가 제1동작모드에서 정상적으로 동작하는지 여부를 테스트한다(S111). 제1동작모드는 반도체 장치가 일반적으로 정상적으로 동작해야하는 동작환경을 의미한다. 이는 반도체 장치의 사용자가 지정할 수 있으며 스펙으로 정해질 수도 있다. 이하 반도체 장치가 제1동작모드에서 정상적으로 동작하는지 테스트하는 단계를 '제1동작모드 테스트 단계'(S111)라고 한다.
반도체 장치가 메모리인 경우를 생각한다. 예를 들어 반도체 장치가 만족해야하는 카스 레이턴시(CL; Cas Latency) 스펙이 '7'인 경우에 대해 설명한다. 카스 레이턴시란 메모리 컨트롤러에서 반도체 장치에 리드 명령을 인가하고 반도체 장치가 리드 동작을 수행하기까지의 대기 시간을 의미한다. 반도체 장치 내부에서 데이터를 출력하는데 필요한 준비 시간을 고려하여 설정되는 시간이다. 카스 레이턴시가 7이면 메모리 컨트롤러가 반도체 장치에 리드 명령을 인가한 뒤, 반도체 장치가 리드 명령인가 시점으로부터 7클럭 이후에 데이터를 메모리 콘트롤러로 전달한다.
'제1동작모드 테스트 단계'(S111)에서 카스 레이턴시가 7인 경우 반도체 장치의 동작에 대해 테스트한다. 반도체 장치에 불량이 없는 경우 반도체 장치는 정상적으로 동작하므로 반도체 장치는 '제1동작모드 테스트 단계'(S111)를 통과한다(PASS). 그러나 반도체 장치에 불량이 발생하여 예를 들어 데이터를 출력할 준비를 하는데 걸리는 시간이 7클럭 이상인 경우 반도체 장치는 '제1동작모드 테스트 단계'(S111)를 통과하지 못하고(FAIL) 다음단계로 진행된다.
반도체 장치가 '제1동작모드 테스트 단계'(S111)를 통과하지 못하면(FAIL) 반도체 장치가 제2동작모드에서 정상적으로 동작하는지 테스트하는 '제2동작모드 테스트 단계'(S121)로 넘어간다. '제2동작모드 테스트 단계'(S121)는 '제1동작모드 테스트 단계'(S121)보다 완화된 동작환경에서 반도체 장치의 동작을 테스트한다. 완화된 동작환경이란 반도체 장치가 제1동작모드보다 제2동작모드에서 정상동작을 하기 쉬운 조건(또는 정상동작을 할 확률이 높은 조건)임을 의미한다. 또한 제2동작모드에서 반도체 장치는 제1동작모드에서 동작하는 것보다 못한 특성을 나타낸다.
상술한 반도체 장치의 예에서 '제1동작모드 테스트 단계'(S111)에서 반도체 장치가 제1동작모드 즉 카스 레이턴시가 7인 경우의 반도체 장치의 동작에 대해 테스트하였다면 '제2동작모드 테스트 단계'(S121)에서는 카스 레이턴시가 8인 경우 반도체 장치의 동작에 대해 테스트한다. 카스 레이턴시가 커질수록 반도체 장치가 데이터를 출력하는데 준비할 수 있는 시간이 길어지므로 정상동작을 하기 유리해진다.
제2동작모드에서 반도체 장치가 정상적으로 동작하는 경우 반도체 장치는 '제2동작모드 테스트 단계'(S121)를 통과하여(PASS) 후술할 '제2동작모드 프로그램 단계'(S122)로 넘어간다. 제2동작모드에서도 반도체 장치가 정상적으로 동작하지 않는 경우 반도체 장치는 '제2동작모드 테스트 단계'(S121)를 통과하지 못하고(FAIL) 후술할 '제3동작모드 테스트 단계'(S131)로 넘어간다.
'제2동작모드 프로그램 단계'(S122)는 반도체 장치가 '제2동작모드 테스트 단계'(S121)를 통과하면(PASS) 반도체 장치가 항상 제2동작모드에서 동작하도록 반도체 장치를 프로그램하는 단계이다. 프로그램하는 방법은 반도체 장치가 제2동작모드에서 동작하도록 하는 '설정정보'를 반도체 장치 내부의 저장부에 프로그램한다. 이와 같이 '설정정보'가 프로그램되는 부분은 반도체 장치의 파워가 공급되는지 여부에 관계없이 '설정정보'를 기억해야하므로 파워가 공급되지 않아도 자신에게 저장된 '설정정보'를 잃지 않아야 한다.
따라서 '설정정보'를 저장하는 부분은 퓨즈회로(fuse circuit), 안티퓨즈회로(antifuse circuit), 롬(rom), 비휘발성 메모리 등으로 다양하게 구성될 수 있다. '제2동작모드 프로그램 단계'(S122)가 완료되면 반도체 장치는 일반적인 동작시 제1동작모드가 아닌 제2동작모드에서 동작한다. 즉 일반적인 동작을 하는 경우 카스 레이턴시가 8이 된다.
반도체 장치가 '제2동작모드 테스트 단계'(S121)를 통과하지 못하면(FAIL) 반도체 장치가 제3동작모드에서 정상적으로 동작하는지 테스트하는 '제3동작모드 테스트 단계'(S131)로 넘어간다. '제3동작모드 테스트 단계'(S131)는 '제2동작모드 테스트 단계'(S121)보다 완화된 동작환경에서 반도체 장치의 동작을 테스트한다. 완화된 동작환경이란 반도체 장치가 제2동작모드보다 제3동작모드에서 정상동작을 하기 쉬운 조건(또는 정상동작을 할 확률이 높은 조건)임을 의미한다. 또한 제3동작모드에서 반도체 장치는 제2동작모드에서 동작하는 것보다 못한 특성을 나타낸다.
상술한 반도체 장치의 예에서 '제2동작모드 테스트 단계'(S121)에서 반도체 장치가 제2동작모드 즉 카스 레이턴시가 8인 경우의 반도체 장치의 동작에 대해 테스트하였다면 '제3동작모드 테스트 단계'(S131)에서는 카스 레이턴시가 9인 경우 반도체 장치의 동작에 대해 테스트한다.
제3동작모드에서 반도체 장치가 정상적으로 동작하는 경우 반도체 장치는 '제3동작모드 테스트 단계'(S131)를 통과하여(PASS) 후술할 '제3동작모드 프로그램 단계'(S132)로 넘어간다. 제3동작모드에서도 반도체 장치가 정상적으로 동작하지 않는 경우 반도체 장치는 '제3동작모드 테스트 단계'(S131)를 통과하지 못한다.
'제3동작모드 프로그램 단계'(S132)는 반도체 장치가 '제3동작모드 테스트 단계'(S131)를 통과하면(PASS) 반도체 장치가 항상 제3동작모드에서 동작하도록 반도체 장치를 프로그램하는 단계이다. 프로그램하는 방법은 반도체 장치가 제3동작모드에서 동작하도록 하는 '설정정보'를 반도체 장치 내부의 저장부에 프로그램한다. '제3동작모드 프로그램 단계'(S132)가 완료되면 반도체 장치는 일반적인 동작시 제3동작모드에서 동작한다. 즉 일반적인 동작을 하는 경우 카스 레이턴시가 9가 된다.
반도체 장치의 테스트는 다음과 같은 조건을 충족하는 경우 종료된다.
첫번째로 반도체 장치가 '제1동작모드 테스트 단계'(S111)를 통과하는 경우(PASS) 종료된다. 이때 반도체 장치는 테스트를 통과한 것으로 아무런 이상이 없는 경우에 해당한다. 반도체 장치가 제1동작모드에서 정상적으로 동작한다는 것은 상술한 바와 같이 제2동작모드나 제3동작모드에서도 당연히 정상적으로 동작한다는 것을 의미하므로 제2동작모드나 제3동작모드에서 정상적으로 동작하는지 여부는 테스트할 필요가 없다. 따라서 반도체 장치가 제2동작모드 또는 제3동작모드에서 정상적으로 동작하는지 여부는 테스트하지 않고 반도체 장치의 테스트를 종료한다.
두번째로 반도체 장치가 '제2동작모드 테스트 단계'(S121)를 통과 하거나(PASS) '제3동작모드 테스트 단계'(S131)를 통과하는 경우(PASS) '제2동작모드 프로그램 단계'(S122)나 제3동작모드 프로그램 단계'(S132)가 완료되면 종료한다. 이는 반도체 장치가 불량이지만 동작환경을 완화하면 정상동작하여 반도체 장치를 구제할 수 있는 경우에 해당한다. 따라서 테스트가 종료된 후 반도체 장치를 구동하는 경우 반도체 장치는 위에서 프로그래밍한 동작모드에서 동작하게 된다.
마지막으로 반도체 장치가 '제3동작모드 테스트 단계'(S131)를 통과하지 못하는 경우(FAIL) 종료된다. 제3동작모드에서 동작하지 않는다는 것은 반도체 장치가 구제될 수 있는 최소한의 조건을 충족시키지 못한다는 의미이므로 이 경우 반도체 장치는 구제되지 못하고 불량으로 간주된다.
본 발명은 반도체 장치를 테스트하여 반도체 장치에 불량이 없는 경우 테스트를 통과시킨다. 반도체 장치에 불량이 있는 경우 반도체 장치의 동작조건을 완화하여 동작시키고 반도체 장치가 완화된 동작조건에서 정상동작하는 경우 이러한 동작조건을 반도체 장치 내부에 저장시킨다. 이러한 방법을 통해 일반적인 동작시 반도체 장치를 완화된 동작조건에서 동작시킴으로써 불량이 있는 반도체 장치를 구제한다. 완화된 동작환경은 상술한 설명에서 제2동작모드와 제3동작모드에 해당하는데 동작모드의 개수는 설계에 따라서 제한없이 증가시킬 수 있다.
이러한 반도체 장치의 테스트 방법은 상술한 반도체 장치에 제한되지 않으며 모든 반도체 장치 및 반도체 장치의 동작조건에 적용될 수 있다. 예를 들어 반도체 장치에서 카스 레이턴시가 아닌 일반적인 레이턴시 조건으로 확대적용이 가능하다.
또한 반도체 장치가 연산장치인 경우 연산장치가 동작해야 하는 PVT(Process, Voltage, Temperature) 조건에도 적용될 수 있다. 구체적으로 제1동작모드에서 제3동작모드로 갈수록 반도체 장치의 동작이 점점 느려지는 조건이 적용될 수도 있고, 제1동작모드에서 제3동작모드로 갈수록 전원전압이 높아지는 조건이 적용될 수도 있다.
이하 도 1을 다시 참조하여 반도체 장치의 테스트 방법에 대해 설명한다.
도 1에 도시된 바와 같이, 반도체 장치가 정상적으로 동작하는지 테스트하는 단계(S111), 반도체 장치가 정상적으로 동작하지 않는 경우 반도체 장치가 다수의 테스트 모드(제2동작모드, 제3동작모드)에서 정상적으로 동작하는지 순차적으로 테스트하는 단계(S121, S131), 및 반도체 장치가 다수의 테스트 모드(제2동작모드, 제3동작모드) 중 하나의 테스트 모드에서 정상적으로 동작하는 경우 반도체 장치가 정상적으로 동작하는 테스트 모드에서 동작하도록 반도체 장치를 프로그래밍하는 단계(S122, S132)를 포함한다.
도 1의 설명에서 제1동작모드는 반도체 장치가 정상적으로 동작하는 경우에 대응되고, 제2동작모드와 제3동작모드는 다수의 테스트 모드에 대응된다.
반도체 장치가 정상적으로 동작하는 경우('제1동작모드 테스트 단계(S111)를 통과한 경우(PASS)), 반도체 장치가 다수의 테스트 모드(제2동작모드, 제3동작모드)에서 정상적으로 동작하는지 테스트하지 않고 반도체 장치의 테스트를 종료한다.
다수의 테스트 모드(제2동작모드, 제3동작모드)는 순서가 뒤로 갈수록 점점 더 반도체 장치가 정상동작하기 쉬운 조건을 가지는 테스트 모드이다. 반도체 장치가 정상동작하기 쉬운 조건을 가진다는 의미는 도 1의 설명에서 상술한 바와 같이 반도체 장치가 정상동작하기 쉽게 동작 조건이 완화된다는 것을 의미한다.
이하 반도체 장치의 테스트 방법에 대한 설명은 도 1의 설명과 동일하다.
도 2는 본 발명의 일실시예에 따른 반도체 테스트 시스템의 구성도이다.
반도체 장치(210) 고유의 기능을 수행하는 내부회로(211) 설정정보(SET<0:A>)에 응답하여 테스트 동작시 내부회로(211)를 다수의 동작모드 중 어느 하나의 동작모드에서 동작하도록 설정하는 동작 설정부(212), 내부회로(211)의 동작 결과를 출력하는 결과 출력부(213), 및 다수의 동작모드 중 내부회로(211)가 정상동작하는 동작모드에 대응되는 설정정보(SET<0:A>)를 저장하기 위한 설정정보 저장부(214)를 포함하는 반도체 장치(210), 및 결과 출력부의 출력에 응답하여 내부회로(211)가 정상동작하였는지 여부를 판단하는 동작결과 판단부(221), 및 동작결과 판단부(221)의 결과에 따라 설정정보(SET<0:A>)를 변경하거나, 설정정보 저장부(214)가 내부회로(211)가 정상동작하는 동작모드에 대응되는 설정정보(SET<0:A>)를 저장하도록 제어하는 설정정보 인가부(222)를 포함하는 테스트 장비(220)를 포함한다.
이하에서 도 1 및 도 2를 참조하여 반도체 테스트 시스템의 동작에 대해 설명한다. 이때 다수의 동작모드는 도 1의 설명에서 상술한 제1동작모드, 제2동작모드, 제3동작모드를 포함한다. 또한 반도체 장치(210) 고유의 기능이란 연산장치(CPU)의 경우 연산기능, 메모리 장치의 경우 데이터를 저장 및 입출력하는 기능, 디지털 아날로그 컨버터의 경우 디지털 신호를 아날로그 신호로 변환하는 기능과 같이 반도체 장치의 본원적이고 핵심적인 기능을 의미한다.
'제1동작모드 테스트 단계'(S111)에서 설정정보 인가부(222)는, 제1동작모드에 대응되는 설정정보(SET<0:A>)를 동작 설정부(212)로 인가한다. 동작 설정부(212)는 설정정보(SET<0:A>)를 입력받아 제1동작모드에서 내부회로(211)로가 동작하도록 한다. 내부회로(211)가 정상적으로 동작하는지 여부를 결과 출력부(213)에서 출력하면 동작결과 판단부(221)는 내부회로(211)의 동작 결과에 따라 성공/실패신호(PASS/FAIL)를 생성한다. 내부회로(211)가 제1동작모드에서 정상적으로 동작하는 경우 성공신호(PASS)를 활성화하여 반도체 장치의 테스트를 종료한다. 내부회로(211)가 제1동작모드에서 정상적으로 동작하지 않는 경우 실패신호(FAIL)를 활성화하여 '제2동작모드 테스트 단계'(S121)로 넘어간다.
'제2동작모드 테스트 단계'(S121)에서 설정정보 인가부(222)는 설정정보(SET<0:A>)를 변경하여 제2동작모드에 대응되는 설정정보(SET<0:A>)를 동작 설정부(212)로 인가한다. 동작 설정부(212)는 설정정보(SET<0:A>)를 입력받아 제2동작모드에서 내부회로(211)로가 동작하도록 한다. 내부회로(211)가 정상적으로 동작하는지 여부를 결과 출력부(213)에서 출력하면 동작결과 판단부(221)는 내부회로(211)의 동작 결과에 따라 성공/실패신호(PASS/FAIL)를 생성한다.
내부회로(211)가 제2동작모드에서 정상적으로 동작하는 경우 성공신호(PASS)를 활성화한다. 성공신호(PASS)가 활성화되면 설정정보 저장부(222)는 이때의 설정정보(SET<0:A>), 즉 제2동작모드에 대응되는 설정정보(SET<0:A>)를 자신에게 저장한다. 제2동작모드에 대응되는 설정정보(SET<0:A>)가 설정정보 저장부(222)에 저장되면 반도체 장치의 테스트를 종료한다. 이후에 반도체 장치가 일반적인 동작을 하는 경우 설정정보 저장부(222)에 저장된 기설정정보(PSET<0:A>)에 응답하여 동작 설정부(212)는 내부회로(211)가 제2동작모드에서 동작하도록 한다. 이때 기설정정보(PSET<0:A>)는 제2동작모드에 대응되는 설정정보(SET<0:A>)와 동일하다.
내부회로(211)가 제2동작모드에서 정상적으로 동작하지 않는 경우 실패신호(FAIL)를 활성화하여 '제3동작모드 테스트 단계'(S131)로 넘어간다.
'제3동작모드 테스트 단계'(S131)의 경우 내부회로(211)의 정상동작 여부를 판단하는 과정과 내부회로(211)가 정상적으로 동작하는 경우 설정정보 저장부(214)에 제3동작모드에 대응되는 설정정보(SET<0:A>)를 저장하는 과정은 상술한 바와 동일하다. 이때 설정정보 저장부(214)에 설정정보(SET<0:A>)를 저장하는 매체는 퓨즈회로, 안티퓨즈 회로, 롬, 비휘발성 메모리등이 될 수 있다.
내부회로(211)가 제3동작모드에서 정상적으로 동작하지 않는 경우 반도체 장치는 최종적으로 불량이 있는 것이 되며 설정정보 인가부(222)는 더이상 설정정보(SET<0:A>)를 변경하여 인가하지 않고 반도체 장치의 테스트를 종료한다.
반도체 테스트 시스템은 먼저 반도체 장치를 여러가지 동작모드에서 정상동작 여부를 테스트한다. 테스트 결과 정상적으로 동작되는 동작모드(이하 '정상동작모드')를 찾아내면 이를 반도체 장치에 저장하고 테스트를 종료한다. 반도체 장치는 자신에게 저장된 설정정보(SET<0:A>)에 따라서 '정상동작모드'에서 동작하게 된다. 이러한 반도체 테스트 시스템에서 반도체 장치가 특정 조건에서 정상동작하지 않는다고 하여 반드시 불량으로 사용하지 못하는 것이 아니므로, 일정한 범위의 경우 불량이 발생한 반도체 장치를 구제할 수 있다는 장점이 있다.
도 3은 본 발명의 다른 일실시예에 따른 반도체 장치의 테스트 방법을 설명하기 위한 순서도이다.
본 발명의 경우 도 1의 실시예와는 다르게 반도체 장치를 더 좋은 특성으로 사용하기 위한 테스트를 실시한다. 반도체 장치가 더 좋은 특성으로 동작한다는 것은 반도체 장치에 대해 허용하는 동작범위가 보다 좁은 것을 의미할 수 있다. 따라서 반도체 장치에 대해 허용하는 동작범위를 좁히면서 반도체 장치를 테스트하여 반도체 장치가 한계에 도달했을 때의 동작범위에서 반도체 장치를 동작하도록 하면 반도체 장치의 특성을 한계까지 개선하는 것이 가능해진다.
도 3에 도시된 바와 같이 반도체 장치의 테스트 방법은, 반도체 장치가 노멀 동작모드에서 정상적으로 동작하는지 테스트하는 단계(S311), 반도체 장치가 노멀 동작모드에서 정상적으로 동작하는 경우 반도체 장치가 제1개선 동작모드에서 정상적으로 동작하는지 테스트하는 단계(S341), 반도체 장치가 제1개선 동작모드에서 정상적으로 동작하는 경우 반도체 장치가 제2개선 동작모드에서 정상적으로 동작하는지 테스트하는 단계(S351) 및 반도체 장치가 제2개선 동작모드에서 정상적으로 동작하는 경우 상기 반도체 장치가 제2개선 동작모드(S361)에서 동작하도록 상기 반도체 장치를 프로그래밍하는 단계를 포함한다.
이하 도 3을 참조하여 반도체 장치의 테스트 방법에 대해 설명한다.
본 발명에 따른 반도체 장치의 테스트 방법은 반도체 장치가 정상적으로 동작하는지 여부를 테스트할 뿐만 아니라 반도체 장치가 정상적으로 동작할 수 있도록 반도체 장치를 프로그래밍하는 단계를 포함한다.
반도체 장치의 테스트가 시작되면 먼저 반도체 장치가 노멀 동작모드에서 정상적으로 동작하는지 여부를 테스트한다(S311). 노멀 동작모드는 반도체 장치가 스펙에 적합하게 동작하는지 테스트하는 동작모드를 나타낼 수 있다. 이하 반도체 장치가 노멀 동작모드에서 정상적으로 동작하는지 테스트하는 단계를 '노멀 동작모드 테스트 단계'(S311)라고 한다.
반도체 장치가 '노멀 동작모드 테스트 단계'(S311)를 통과하면(PASS) 반도체 장치를 제1개선 동작모드에서 정상동작하는지 테스트한다(S341, 이하 '제1개선 동작모드 테스트단계'). 제1개선 동작모드는 노멀 동작모드보다 반도체 장치가 정상동작하기 어려운 조건을 가진다. 따라서 제1개선 동작모드에서 동작하는 반도체 장치는 노멀 동작모드에서 동작하는 반도체 장치보다 개선된 특성을 나타낸다. 도 1의 설명에서 상술한 예를 이용하면 제1개선 동작모드는 카스 레이턴시가 '6'인 동작모드가 될 수 있다. 다른 예로 노멀 동작모드보다 낮은 전압에서 동작하는 동작모드가 될 수 있다.
반도체 장치가 제1개선 모드에서 정상적으로 동작하지 않는 경우 반도체 장치의 테스트를 종료하고 반도체 장치는 노멀 동작모드에서 동작하게 된다. 반도체 장치의 동작모드의 기본값이 노멀 동작모드이므로 따로 반도체 장치가 노멀 동작모드에서 동작하도록 프로그래밍할 필요가 없다.
반도체 장치가 '제1개선 동작모드 테스트'(S341)를 통과(PASS)하면 반도체 장치를 제2개선 동작모드에서 정상동작하는지 테스트한다.(S351, 이하 '제2개선 동작모드 테스트 단계'). 제2개선 동작모드는 제1개선 동작모드보다 반도체 장치가 정상동작하기 어려운 조건을 가진다. 따라서 제2개선 동작모드에서 반도체 장치는 제1개선 동작모드보다 개선된 특성을 나타낸다. 예를 들어 제2개선 동작모드는 카스 레이턴시가 '5'인 동작모드가 될 있다. 다른 예로 제1개선 동작모드보다 낮은 전압에서 동작하는 동작모드가 될 수 있다.
반도체 장치가 '제2개선 동작모드 테스트'(S351)를 통과(PASS)하면 반도체 장치가 항상 제2개선 동작모드에서 동작하도록 반도체 장치를 프로그램한다(S361, 이하 '제2개선 동작모드 프로그램 단계') 프로그램하는 방법은 반도체 장치가 제2개선 동작모드에서 동작하도록 하는 '설정정보'를 반도체 메모리 장치 내부의 저장부에 프로그램한다. 이와 같이 '설정정보'가 프로그램되는 부분은 반도체 메모리 장치의 파워가 공급되는지 여부에 관계없이 '설정정보'를 기억해야하므로 파워가 공급되지 않아도 자신에게 저장된 '설정정보'를 잃지 않아야 한다.
반도체 장치가 '제2개선 동작모드 테스트'(S351)를 통과하지 못하면(FAIL)하면 반도체 장치가 항상 제1개선 동작모드에서 동작하도록 반도체 장치를 프로그램한다(S352, '이하 제1개성 동작모드 프로그램 단계'). 프로그램 방법은 '제2개선 동작모드 프로그램 단계'(S351)와 동일하다.
이와 같이 반도체 장치의 특성을 개선하기 위한 테스트 방법을 이용하면 반도체 장치의 성능을 한계까지 이끌어 낼 수 있다. 반도체 장치를 점점 정상동작이 어려운 동작범위에서 동작시켜 반도체 장치가 정상동작하지 않는 단계가 오면 반도체 장치가 그 이전 단계에서 동작하도록 프로그램하는 것이다. 이러한 방법을 하는 경우 반도체 장치의 특성을 한계까지 개선할 수 있다. 따라서 제2개선 동작모드가 반드시 마지막 테스트일 필요는 없고, 반도체 장치의 더 좋은 동작특성을 이용하기 위해서는 개선 동작모드의 수를 늘려 테스트할 수 있는 것은 자명한 사항이다.
도 3에서 '노멀 동작모드 테스트 단계'(S311)에서 통과(PASS)하여 그 방향으로 진행되는 테스트는 반도체 장치의 특성을 향상시키기 위한 테스트이다.
도 3에서 '노멀 동작모드 테스트 단계'(S311)에서 통과하지 못해(Fail) 그 방향으로 진행되는 테스트는 반도체 장치를 구제하기 위한 테스트이다. 반도체 장치를 구제하기 위한 테스트는 도 1에서 설명한 반도체 장치의 테스트 방법과 동일하다. S311은 S111, S321은 S121, S322은 S122, S331은 S131, S332은 S332와 각각 동일한 단계이다. 또한 노멀 동작모드는 제1동작모드와, 제2동작모드는 제1구제 동작모드와, 제3동작모드는 제2구제 동작모드와 동일하다. 따라서 제1구제 동작모드는 노멀 동작모드보다, 제2구제 동작모드는 제1구제 동작모드보다 반도체 장치가 정상동작하기 쉬운 동작모드를 나타낸다.
이러한 테스트 방법은 반도체 장치의 성능이 사용자가 지정한 기준(스펙이 될 수 있음, 노멀 동작모드)보다 높은 경우 반도체 장치의 특성을 개선하여 사용할 수 있다. 또한 반도체 장치의 성능이 사용자가 지정한 기준보다 낮은 경우 반도체 장치의 특성은 나빠지더라도 반도체 장치를 구제하여 사용할 수 있다는 장점이 있다.
반도체 장치의 테스트 방법은 '노멀 동작모드 테스트 단계'(S311)및 '노멀 동작모드 테스트 단계'(S311)를 통과(PASS)한 이후의 단계만을 포함할 수도 있다. 이러한 반도체 장치의 테스트 방법은 반도체 장치의 특성을 개선하기 위한 테스트 방법이다.
이러한 반도체 장치의 테스트 방법은 반도체 장치가 노멀 동작모드에서 정상적으로 동작하는지 테스트하는 단계(S311), 반도체 장치가 노멀 동작모드에서 정상적으로 동작하는 경우 반도체 장치가 제1개선 동작모드에서 정상적으로 동작하는지 테스트하는 단계(S341), 반도체 장치가 제1개선 동작모드에서 정상적으로 동작하는 경우 반도체 장치가 제2개선 동작모드에서 정상적으로 동작하는지 테스트하는 단계(S351) 및 반도체 장치가 제2개선 동작모드에서 정상적으로 동작하는 경우 상기 반도체 장치가 제2개선 동작모드(S361)에서 동작하도록 상기 반도체 장치를 프로그래밍하는 단계를 포함한다.
반도체 장치가 '노멀 동작모드 테스트 단계'(S311)에서 정상적으로 동작하지 않는 경우 반도체 장치의 테스트는 종료된다. 반도체 장치가 '제2개선 동작모드 테스트 단계'(S351)에서 정상적으로 동작하지 않는 경우(FAIL) 반도체 장치의 테스트는 '제1개선 동작모드 프로그램 단계'(S352)를 거쳐 종료된다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (21)

  1. 반도체 장치가 제1동작모드에서 정상적으로 동작하는지 테스트하는 단계;
    상기 반도체 장치가 상기 제1동작모드에서 정상적으로 동작하지 않는 경우 상기 반도체 장치가 제2동작모드에서 정상적으로 동작하는지 테스트하는 단계; 및
    상기 반도체 장치가 상기 제2동작모드에서 정상적으로 동작하는 경우 상기 반도체 장치가 상기 제2동작모드에서 동작하도록 상기 반도체 장치를 프로그래밍하는 단계
    를 포함하는 반도체 장치의 테스트 방법.
  2. 제 1항에 있어서,
    상기 반도체 장치가 상기 제1동작모드에서 정상적으로 동작하는 경우 상기 반도체가 상기 제2동작모드에서 정상적으로 동작하는지 테스트하지 않고 상기 반도체 장치의 테스트를 종료하는 반도체 장치의 테스트 방법.
  3. 제 1항에 있어서,
    상기 반도체 장치가 상기 제2동작모드에서 정상적으로 동작하지 않는 경우 상기 반도체 장치가 제3동작모드에서 정상적으로 동작하는지 테스트하는 단계; 및
    상기 반도체 장치기 상기 제3동작모드에서 정상적으로 동작하는 경우 상기 반도체 장치가 상기 제3동작모드에서 동작하도록 상기 반도체 장치를 프로그래밍 하는 단계
    를 더 포함하는 반도체 장치의 테스트 방법.
  4. 제 3항에 있어서,
    상기 반도체 장치가 상기 제3동작모드에서 정상적으로 동작하지 않는 경우 상기 반도체 장치의 테스트를 종료하는 반도체 장치의 테스트 방법.
  5. 제 3항에 있어서,
    상기 제1동작모드에서 상기 제3동작모드로 갈수록 점점 더 상기 반도체 장치가 정상동작 하기 쉬운 조건을 가지는 동작모드인 반도체 장치의 테스트 방법.
  6. 반도체 장치가 정상적으로 동작하는지 테스트하는 단계;
    상기 반도체 장치가 정상적으로 동작하지 않는 경우 상기 반도체 장치가 다수의 테스트 모드에서 정상적으로 동작하는지 순차적으로 테스트하는 단계; 및
    상기 반도체 장치가 상기 다수의 테스트 모드 중 하나의 테스트 모드에서 정상적으로 동작하는 경우 상기 반도체 장치가 정상적으로 동작하는 테스트 모드에서 동작하도록 상기 반도체 장치를 프로그래밍하는 단계
    를 포함하는 반도체 장치의 테스트 방법.
  7. 제 6항에 있어서,
    상기 반도체 장치가 정상적으로 동작하는 경우 상기 반도체 장치가 상기 다수의 테스트 모드에서 정상적으로 동작하는지 테스트하지 않고 상기 반도체 장치의 테스트를 종료하는 반도체 장치의 테스트 방법.
  8. 제 6항에 있어서,
    상기 다수의 테스트 모드는 순서가 뒤로 갈수록 점점 더 상기 반도체 장치가 정상동작하기 쉬운 조건을 가지는 테스트 모드인 반도체 장치의 테스트 방법.
  9. 제 6항에 있어서,
    상기 반도체 장치가 상기 다수의 테스트 모드 중 하나의 테스트 모드에서 정상적으로 동작하는 경우, 그 이후의 테스트 모드에서 상기 반도체 장치가 정상적으로 동작하는지 테스트하지 않는 반도체 장치의 테스트 방법.
  10. 제 6항에 있어서,
    상기 반도체 장치가 정상적으로 동작하지 않고, 상기 반도체 장치가 상기 다수의 테스트 모드 모두에서 정상적으로 동작하지 않는 경우 상기 반도체 장치를 프로그래밍하지 않고 상기 반도체 장치의 테스트를 종료하는 반도체 장치의 테스트 방법.
  11. 반도체 장치와 테스트 장비를 포함하는 반도체 테스트 시스템에 있어서,
    상기 반도체 장치 고유의 기능을 수행하는 내부회로; 설정정보에 응답하여 테스트 동작시 상기 내부회로를 다수의 동작모드 중 어느 하나의 동작모드에서 동작하도록 설정하는 동작 설정부; 상기 내부회로의 동작 결과를 출력하는 결과 출력부; 및 상기 다수의 동작모드 중 상기 내부회로가 정상동작하는 동작모드에 대응되는 상기 설정정보를 저장하기 위한 설정정보 저장부를 포함하는 반도체 장치; 및
    상기 결과 출력부의 출력에 응답하여 상기 내부회로가 정상동작하였는지 여부를 판단하는 동작결과 판단부; 및 상기 동작결과 판단부의 결과에 따라 상기 설정정보를 변경하거나, 상기 설정정보 저장부가 상기 내부회로가 정상동작하는 동작모드에 대응되는 상기 설정정보를 저장하도록 제어하는 설정정보 인가부를 포함하는 테스트 장비
    를 포함하는 반도체 테스트 시스템.
  12. 제 11항에 있어서,
    상기 설정정보 인가부는, 상기 동작결과 판단부의 판단 결과 상기 내부회로가 정상동작하지 않은 경우 상기 설정정보를 변경하여 상기 동작 설정부에 인가하고, 상기 동작결과 판단부의 판단 결과 상기 내부회로가 정상동작한 경우 상기 설정정보 저장부가 상기 내부회로가 정상동작하는 동작모드에 대응되는 상기 설정정보를 저장하도록 제어하는 반도체 테스트 시스템.
  13. 제 11항에 있어서,
    상기 설정정보 인가부는 상기 다수의 동작모드에 대응되는 상기 설정정보를 순차적으로 상기 동작 설정부에 인가하고, 상기 다수의 동작모드는 뒤로 갈수록 점점 더 상기 반도체 장치가 정상동작하기 쉬운 조건을 가지는 동작모드인 반도체 테스트 시스템.
  14. 반도체 장치가 노멀 동작모드에서 정상적으로 동작하는지 테스트하는 단계;
    상기 반도체 장치가 상기 노멀 동작모드에서 정상적으로 동작하는 경우 상기 반도체 장치가 제1개선 동작모드에서 정상적으로 동작하는지 테스트하는 단계;
    상기 반도체 장치가 상기 제1개선 동작모드에서 정상적으로 동작하는 경우 상기 반도체 장치가 상기 제2개선 동작모드에서 정상적으로 동작하는지 테스트하는 단계; 및
    상기 반도체 장치가 상기 제2개선 동작모드에서 정상적으로 동작하는 경우 상기 반도체 장치가 상기 제2개선 동작모드에서 동작하도록 상기 반도체 장치를 프로그래밍하는 단계
    를 포함하는 반도체 장치의 테스트 방법.
  15. 제 14항에 있어서,
    상기 반도체 장치가 상기 제1개선 동작모드에서 정상적으로 동작하지 않는 경우 상기 반도체 장치의 테스트를 종료하는 반도체 장치의 테스트 방법.
  16. 제 15항에 있어서,
    상기 반도체 장치가 상기 제2개선 동작모드에서 정상적으로 동작하지 않는 경우 상기 반도체 장치가 상기 제1개선 동작모드에서 동작하도록 상기 반도체 장치를 프로그래밍하는 반도체 장치의 테스트 방법.
  17. 제 14항에 있어서,
    상기 제1개선 동작모드는 상기 노멀 동작모드 보다 상기 반도체 장치가 정상동작하기 어려운 조건을 가지고, 상기 제2개선 동작모드는 상기 제1개선 동작모드 보다 상기 반도체 장치가 정상동작하기 어려운 조건을 가지는 반도체 장치의 테스트 방법.
  18. 제 14항에 있어서,
    상기 반도체 장치가 상기 노멀 동작모드에서 정상적으로 동작하지 않는 경우 상기 반도체 장치가 제1구제 동작모드에서 정상적으로 동작하는지 테스트하는 단계; 및
    상기 반도체 장치가 상기 제1구제 동작모드에서 정상적으로 동작하는 경우 상기 반도체 장치가 상기 제1구제 동작모드에서 동작하도록 상기 반도체 장치를 프로그래밍하는 단계
    를 더 포함하는 반도체 장치의 테스트 방법.
  19. 제 18항에 있어서,
    상기 반도체 장치가 상기 제1구제 동작모드에서 정상적으로 동작하지 않는 경우 상기 반도체 장치가 제2구제 동작모드에서 정상적으로 동작하는지 테스트하는 단계; 및
    상기 반도체 장치기 상기 제2구제 동작모드에서 정상적으로 동작하는 경우 상기 반도체 장치가 상기 제2구제 동작모드에서 동작하도록 상기 반도체 장치를 프로그래밍하는 단계
    를 더 포함하는 반도체 장치의 테스트 방법.
  20. 제 19항에 있어서,
    상기 반도체 장치가 상기 제2구제 동작모드에서 정상적으로 동작하지 않는 경우 상기 반도체 장치의 테스트를 종료하는 반도체 장치의 테스트 방법.
  21. 제 19항에 있어서,
    상기 제1구제 동작모드는 상기 노멀 동작모드 보다 상기 반도체 장치가 정상동작하기 쉬운 조건을 가지고, 상기 제2구제 동작모드는 상기 제1구제 동작모드 보다 상기 반도체 장치가 정상동작하기 쉬운 조건을 가지는 반도체 장치의 테스트 방법.
KR1020100129946A 2010-12-17 2010-12-17 반도체 장치의 테스트 방법 및 반도체 장치의 테스트 시스템 KR101218096B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020100129946A KR101218096B1 (ko) 2010-12-17 2010-12-17 반도체 장치의 테스트 방법 및 반도체 장치의 테스트 시스템
CN201710239735.3A CN107274931B (zh) 2010-12-17 2011-05-13 测试半导体器件的方法和系统
CN201110123541XA CN102568600A (zh) 2010-12-17 2011-05-13 测试半导体器件的方法和系统
US13/150,782 US8922235B2 (en) 2010-12-17 2011-06-01 Method and system for testing semiconductor device
US14/556,016 US9285414B2 (en) 2010-12-17 2014-11-28 Method and system for testing semiconductor device
US14/556,019 US9274162B2 (en) 2010-12-17 2014-11-28 Method and system for testing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100129946A KR101218096B1 (ko) 2010-12-17 2010-12-17 반도체 장치의 테스트 방법 및 반도체 장치의 테스트 시스템

Publications (2)

Publication Number Publication Date
KR20120068355A true KR20120068355A (ko) 2012-06-27
KR101218096B1 KR101218096B1 (ko) 2013-01-03

Family

ID=46233560

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100129946A KR101218096B1 (ko) 2010-12-17 2010-12-17 반도체 장치의 테스트 방법 및 반도체 장치의 테스트 시스템

Country Status (3)

Country Link
US (3) US8922235B2 (ko)
KR (1) KR101218096B1 (ko)
CN (2) CN102568600A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10068627B2 (en) 2012-08-16 2018-09-04 SK Hynix Inc. Semiconductor integrated circuit including CAS latency setting circuit

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180007187A (ko) 2016-07-12 2018-01-22 에스케이하이닉스 주식회사 전자 장치 및 전자 장치의 동작 방법

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0387000A (ja) * 1989-08-30 1991-04-11 Mitsubishi Electric Corp 半導体記憶装置
US5724502A (en) * 1995-08-07 1998-03-03 International Business Machines Corporation Test mode matrix circuit for an embedded microprocessor core
DE19705355A1 (de) * 1997-02-12 1998-11-19 Siemens Ag Verfahren zur Minimierung der Zugriffszeit bei Halbleiterspeichern
US7639002B1 (en) * 2001-12-20 2009-12-29 Cirrus Logic, Inc. Non-invasive, low pin count test circuits and methods
KR100527571B1 (ko) * 2002-08-30 2005-11-09 주식회사 하이닉스반도체 불휘발성 메모리 칩의 저전압 감지 수단 및 감지 방법,그리고 그 감지 수단을 이용하는 저전압 감지 시스템
JP2004198367A (ja) * 2002-12-20 2004-07-15 Fujitsu Ltd 半導体装置及びその試験方法
KR100511047B1 (ko) * 2003-12-08 2005-08-30 삼성전자주식회사 반도체 메모리 테스트 방법 및 이를 수행하기 위한 장치,테스트용 반도체 메모리
US20050289287A1 (en) * 2004-06-11 2005-12-29 Seung-Man Shin Method and apparatus for interfacing between test system and embedded memory on test mode setting operation
US7412635B1 (en) * 2004-10-01 2008-08-12 Xilinx, Inc. Utilizing multiple bitstreams to avoid localized defects in partially defective programmable integrated circuits
US7248102B2 (en) * 2005-01-20 2007-07-24 Infineon Technologies Ag Internal reference voltage generation for integrated circuit testing
JP5099869B2 (ja) * 2005-02-23 2012-12-19 ルネサスエレクトロニクス株式会社 半導体集積回路および半導体集積回路のテスト方法
US20060259840A1 (en) * 2005-05-12 2006-11-16 International Business Machines Corporation Self-test circuitry to determine minimum operating voltage
US7587643B1 (en) * 2005-08-25 2009-09-08 T-Ram Semiconductor, Inc. System and method of integrated circuit testing
JP4967532B2 (ja) 2006-08-25 2012-07-04 富士通セミコンダクター株式会社 半導体集積回路および半導体集積回路のテスト方法
JP4345798B2 (ja) * 2006-10-12 2009-10-14 エルピーダメモリ株式会社 積層型半導体装置及びそのテスト方法
KR100878301B1 (ko) 2007-05-10 2009-01-13 주식회사 하이닉스반도체 다중 테스트 모드를 지원하는 테스트 회로
US7616509B2 (en) * 2007-07-13 2009-11-10 Freescale Semiconductor, Inc. Dynamic voltage adjustment for memory
US7928755B2 (en) * 2008-02-21 2011-04-19 Verigy (Singapore) Pte. Ltd. Methods and apparatus that selectively use or bypass a remote pin electronics block to test at least one device under test
KR100974216B1 (ko) * 2008-10-14 2010-08-06 주식회사 하이닉스반도체 반도체 메모리 장치의 트리밍 회로
CN101752009B (zh) * 2008-12-16 2013-04-17 联华电子股份有限公司 静态随机存取存储器的操作电压的调整方法
CN101794621A (zh) 2009-02-01 2010-08-04 金士顿科技（上海）有限公司 利用电可擦可编程只读存储器的缺陷表制造存储器模块的方法
US8315117B2 (en) * 2009-03-31 2012-11-20 Freescale Semiconductor, Inc. Integrated circuit memory having assisted access and method therefor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10068627B2 (en) 2012-08-16 2018-09-04 SK Hynix Inc. Semiconductor integrated circuit including CAS latency setting circuit

Also Published As

Publication number Publication date
CN107274931B (zh) 2021-12-14
US9274162B2 (en) 2016-03-01
CN107274931A (zh) 2017-10-20
KR101218096B1 (ko) 2013-01-03
US20150084665A1 (en) 2015-03-26
US20150084667A1 (en) 2015-03-26
CN102568600A (zh) 2012-07-11
US9285414B2 (en) 2016-03-15
US8922235B2 (en) 2014-12-30
US20120153984A1 (en) 2012-06-21

Similar Documents

Publication Publication Date Title
US6438044B2 (en) Semiconductor memory device and method of testing the same
US6343366B1 (en) BIST circuit for LSI memory
KR100505702B1 (ko) 웨이퍼 테스트와 포스트 패키지 테스트에서 선택적으로프로그램 가능한 반도체 메모리 장치의 리페어 장치 및 그리페어 방법
JP2007035245A (ja) メモリ装置、欠陥セル救済方法及び内部電圧トリミング方法
US20060140027A1 (en) Semiconductor memory device and method of operating the same
JP2006511904A (ja) 初期割当冗長性（ｐａｒ）アーキテクチャを用いるメモリ・アレイの自己修復
KR20150030430A (ko) 셀프 리페어 장치
US20070133325A1 (en) Semiconductor memory device, test system including the same and repair method of semiconductor memory device
KR20130072094A (ko) 반도체 메모리 장치 및 그 동작 방법
CN108735268B (zh) 非易失性存储器修复电路
US8867255B2 (en) Semiconductor device and method of operation
KR101218096B1 (ko) 반도체 장치의 테스트 방법 및 반도체 장치의 테스트 시스템
JP4408696B2 (ja) 不揮発性半導体記憶装置
US9064605B2 (en) Semiconductor system and method for reparing the same
JP2006323923A (ja) 半導体記憶装置
US7826295B2 (en) Semiconductor memory device including a repair circuit which includes mode fuses
KR20160104977A (ko) 반도체 메모리 장치 및 리프레쉬 제어 방법
JP2008084425A (ja) 半導体装置のテスト方法
US20150310925A1 (en) Semiconductor memory device and operating method thereof
KR20140017075A (ko) 반도체 메모리 장치 및 그 동작 방법
JP2008117430A (ja) 誤り訂正機能付きｒｏｍ内蔵集積回路およびそのテスト方法
US9934875B2 (en) Integrated circuit and memory device performing boot-up operation
KR100631911B1 (ko) 반도체 메모리 장치에서의 리던던시 메모리 셀 테스트 방법
KR20180067846A (ko) 반도체 장치 및 그의 동작 방법
JPH0831190A (ja) 不揮発性半導体メモリ装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151120

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20161125

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20171124

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20181126

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20191125

Year of fee payment: 8