KR20120061565A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치는, 워드라인들과 비트라인들에 연결되는 메모리 셀들 및 각각의 워드라인에 연결되는 적어도 두개의 플래그 셀들을 포함하는 메모리 셀 어레이; 선택된 메모리 셀에 프로그램할 데이터를 임시 저장하거나, 상기 선택된 메모리 셀에 저장된 데이터를 각각의 비트라인을 통해 독출하여 저장하기 위한 페이지 버퍼; 및 하위 프로그램이 실시된 워드라인의 최상위 프리 프로그램을 실시한 후에 타겟 검증 전압보다 낮은 프리 검증 전압을 이용한 검증을 실시하고, 연속하여 상기 워드라인보다 선행되어 상기 프리 프로그램이 실시된 워드라인을 프로그램 한 후, 상기 타겟 검증 전압을 이용한 검증을 실시하기 위한 제어로직을 포함한다.

Description

반도체 메모리 장치 및 그 동작 방법{Semiconductor memory device and method of operating the same}
본 발명은 반도체 메모리 장치 및 그 동작 방법에 관한 것입니다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성 해야 하는 리프레시(refresh) 기능이 필요 없는 반도체 메모리 소자의 수요가 증가하고 있다. 그리고 더 많은 용량의 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 소자의 고집적화에 대한 기술이 연구되고 있다. 이에 따라 반도체 메모리 장치에 관한 연구가 활발히 진행되고 있다.
일반적으로 반도체 메모리 장치는 NAND형과 NOR형으로 구분된다. NOR형 메모리는 메모리 셀들이 각각 독립적으로 비트라인과 워드라인에 연결되는 구조를 가지므로 랜덤 액세스 시간 특성이 우수하다. 반면, NAND형 메모리는 복수개의 메모리 셀들이 직렬로 연결되어 셀 스트링(string) 당 한 개의 컨택(contact)만이 필요하므로 집적도면에서 우수한 특성을 갖는다. 따라서 고집적 반도체 메모리 장치에는 주로 NAND형 구조가 사용된다.
최근에는, 이러한 메모리 장치의 집적도를 더욱 향상시키기 위해 한 개의 메모리 셀의 문턱전압을 저장하기 위한 데이터 비트에 따라서 여러 가지 레벨 중 하나로 프로그램할 수 있게 하는 멀티 레벨 셀(Multi-Level Cell; MLC)이 개발되었다. 이와 대비되는 메모리 셀을 싱글 레벨 셀(Single Level Cell; SLC)이라 한다.
멀티 레벨 셀(MLC)은 통상적으로 2개 이상의 문턱 전압(threshold voltage) 분포를 가지며, 이에 대응되는 2비트의 데이터를 설정할 수 있다. 따라서 2개 레벨의 싱글 레벨 셀(Single Level Cell; SLC)에 비해 14개 이상의 레벨로 나누어질 수 있으므로 보다 많은 정보를 저장할 수 있다.
이러한 MLC를 구현하기 위해 셀 문턱 전압의 변화를 감소시키는 것이 중요한데, 셀 문턱 전압 변화의 요인 중 하나가 셀간 캐패시턴스에 의한 인터피어런스(interference) 효과이다.
인터피어런스 효과에 따라서 메모리 셀의 문턱전압이 변경되는 요인 중 하나는 인접한 메모리 셀의 프로그램 동작이다.
즉, 현재 메모리 셀의 문턱전압이 비트라인 또는 워드라인 방향으로 인접한 또 다른 메모리 셀의 프로그램 동작에 의해서 변경될 수 있다.
이러한 문턱 전압의 변화는 플래시 메모리 소자의 프로그램 특성을 저하시키며, 특히 멀티 레벨 셀을 갖는 플래시 메모리 소자의 경우 문턱 전압의 변화에 의해 센싱 마진이 떨어진다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 워드라인으로 인접한 셀간 인터피어런스 효과에 의해 문턱 전압 분포가 변경되는 것을 보상할 수 있는 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는,
워드라인들과 비트라인들에 연결되는 메모리 셀들 및 각각의 워드라인에 연결되는 적어도 두개의 플래그 셀들을 포함하는 메모리 셀 어레이; 선택된 메모리 셀에 프로그램할 데이터를 임시 저장하거나, 상기 선택된 메모리 셀에 저장된 데이터를 각각의 비트라인을 통해 독출하여 저장하기 위한 페이지 버퍼; 및 하위 프로그램이 실시된 워드라인의 최상위 프리 프로그램을 실시한 후에 타겟 검증 전압보다 낮은 프리 검증 전압을 이용한 검증을 실시하고, 연속하여 상기 워드라인보다 선행되어 상기 프리 프로그램이 실시된 워드라인을 프로그램 한 후, 상기 타겟 검증 전압을 이용한 검증을 실시하기 위한 제어로직을 포함한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은,
제 1 워드라인에 연결되는 메모리 셀들의 문턱전압을 타겟 전압보다 낮게 프리 프로그램하는 단계; 제 2 워드라인에 연결되는 메모리 셀들의 문턱전압을 상기 타겟 전압보다 낮게 프리 프로그램하는 단계; 상기 제 1 워드라인에 연결되는 메모리 셀들의 문턱전압을 상기 타겟 전압까지 프로그램하는 리프로그램 단계; 제 3 워드라인에 연결되는 메모리 셀들의 문턱전압을 상기 타겟 전압보다 낮게 프리 프로그램하는 단계; 및 상기 제 2 워드라인에 연결되는 메모리 셀들의 문턱전압을 상기 타겟 전압까지 프로그램하는 리프로그램 단계를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은,
복수개의 워드라인들을 차례로 선택하여 하위 논리 페이지에 대한 프로그램 을 실시하는 단계; 상기 하위 논리 페이지에 대한 프로그램이 실시된 복수개의 워드라인들 중 제 1 워드라인의 상위 논리 페이지에 대한 프로그램을 실시한 후, 타겟 전압보다 낮은 프리 검증 전압을 이용한 검증을 실시하여 프리 프로그램을 완료하는 단계; 상기 하위 논리 페이지에 대한 프로그램이 실시된 상기 복수개의 워드라인들 중 상기 제 1 워드라인에 인접한 제 2 워드라인의 상위 논리 페이지에 대한 프로그램을 실시한 후, 타겟 전압보다 낮은 프리 검증 전압을 이용한 검증을 실시하여 프리 프로그램을 완료하는 단계; 및 상기 제 1 워드라인에 연결된 메모리 셀들에 저장된 데이터를 독출하고, 독출된 데이터를 이용하여 상기 제 1 워드라인의 상위 논리 페이지를 프로그램한 후, 상기 타겟 전압을 이용한 프로그램 검증을 실시하여 리프로그램을 완료하는 단계를 포함한다.
본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은,
제 1 워드라인의 하위 논리 페이지에 대한 프로그램 및 검증을 실시하여 프로그램을 완료하는 단계; 상기 제 1 워드라인의 상위 논리 페이지에 대한 프로그램을 실시하고, 타겟 전압인 제 1 내지 제 3 검증 전압보다 낮은 제 1 내지 제3 프리 검증 전압을 이용한 검증을 실시하여 프리 프로그램 완료하는 단계; 상기 제 1 워드라인에 인접한 제 2 워드라인의 하위 논리 페이지에 대한 프로그램 및 검증을 실시하여 프로그램을 완료하는 단계; 상기 제 2 워드라인의 상위 논리 페이지에 대한 프로그램을 실시하고, 타겟 전압인 제 1 내지 제 3 검증 전압보다 낮은 제 1 내지 제3 프리 검증 전압을 이용한 검증을 실시하여 프리 프로그램 완료하는 단계; 및 상기 제 1 워드라인에 연결된 메모리 셀들에 저장된 데이터를 독출하고, 독출된 데이터를 이용하여 상기 제 1 워드라인의 상위 논리 페이지에 대한 프로그램을 실시한 후, 상기 제 1 내지 제 3 검증 전압을 이용한 검증을 실시하여 리프로그램을 완료하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치 및 그 동작 방법은 워드라인 방향으로 인접한 메모리 셀의 프로그램에 의해 받는 인터피어런스 영향으로 인한 문턱전압 변경을 보상함으로써 메모리 셀의 문턱전압 분포의 폭을 줄여 데이터의 신뢰성을 높일 수 있다.
도 1은 반도체 메모리 장치를 나타낸다.
도 2a 및 도 2b는 프로그램을 통해서 변경되는 메모리 셀들의 문턱전압 분포를 나타낸다.
도 3은 본 발명의 실시 예에 따른 프로그램 동작을 설명하기 위해 선택된 워드라인에 연결된 메모리 셀들을 나타낸다.
도 4는 본 발명의 실시 예에 따른 프로그램 동작을 설명하기 위한 순서도이다.
도 5a 내지 도 5c는 도4와 같은 프로그램을 실시할 때의 문턱전압 분포를 나타낸다.
도 6은 본 발명의 실시 예에 따라 프로그램 된 워드라인의 LSB 페이지를 독출하는 방법을 설명하기 위한 순서도이다.
도 7은 본 발명의 실시 예에 따라 프로그램 된 워드라인의 MSB 페이지를 독출하는 방법을 설명하기 위한 순서도이다.
도 8은 도 4에 따라 프로그램을 실시하는 경우의 프로그램 순서를 나타낸다.
도 9는 본 발명의 제 2 실시 예에 따른 프로그램 순서를 나타낸다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 반도체 메모리 장치를 나타낸다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 페이지 버퍼 그룹(120), X 디코더(130), 전압 제공 회로(140), 데이터 입출력 회로(150) 및 제어로직(160)을 포함한다.
메모리 셀 어레이(110)는 복수개의 메모리 셀들을 포함하는 메모리 블록(MB)들을 포함한다.
각각의 메모리 블록들은 복수개의 셀 스트링들을 포함한다.
하나의 셀 스트링은 드레인 선택 트랜지스터(DST; Drain Select Transistor)와 소오스 선택 트랜지스터(SST; Source Select Transistor) 및 제 0 내지 제 31 메모리 셀(C0 내지 C31)을 포함한다.
제 0 내지 제 31 메모리 셀(C0 내지 C31)들은 드레인 선택 트랜지스터(DST)와 소오스 선택 트랜지스터(SST)의 사이에 직렬로 연결된다.
드레인 선택 트랜지스터(DST)의 드레인은 비트라인(Bit Line; BL)에 연결되고, 소오스 선택 트랜지스터(SST)의 소오스는 공통 소오스 라인(Common Source Line; CSL)이 연결된다.
비트라인(BL)은 이븐 비트라인(BLe)과 오드 비트라인(BLo)으로 구분된다.
드레인 선택 트랜지스터(DST)의 게이트에는 드레인 선택 라인(Drain Select Line; DSL)이 연결되고, 소오스 선택 트랜지스터(SST)의 게이트에는 소오스 선택 라인(Source Select Line; SSL)이 연결된다.
그리고 제 0 내지 제 31 메모리 셀(C0 내지 C31)의 게이트에는 각각 제 0 내지 제 31 워드라인(WL(0) 내지 WL(31))이 연결된다. 본 발명의 실시 예에 따른 제 0 내지 제31 메모리 셀(C0 내지 C31)들은 멀티 레벨 셀이다.
상기 메모리 블록들중 일부 블록들은 캠(CAM) 블록(CMB)으로 사용된다. 캠블록(CMB)에는 반도체 메모리 장치(100)의 프로그램, 독출, 및 소거 등을 위한 전압정보와 리페어 정보 등의 옵션 정보 등이 저장된다.
페이지 버퍼 그룹(120)은 이븐 비트라인(BLe)과 오드 비트라인(BLo) 쌍에 각각 연결되는 페이지 버퍼(PB; 121)들을 포함한다. 각각의 페이지 버퍼(121)는 메모리 셀에 프로그램할 데이터를 임시 저장하거나, 메모리 셀에 저장된 데이터를 독출하여 저장한다.
X 디코더(130)는 각각의 메모리 블록(MB)들에 연결되는 블록 스위치(131)들을 포함한다.
블록 스위치(131)는 제어신호에 응답하여 연결된 메모리 블록의 워드라인들(WL(0) 내지 WL(31))들과 글로벌 워드라인들(GWL(0) 내지 GWL(31))을 연결한다.
상기 글로벌 워드라인(GWL(0) 내지 GWL(31))들은 전압 제공 회로(140)에서 생성하는 동작 전압들이 입력된다.
전압 제공 회로(140)는 제어신호에 응답하여 동작에 필요한 동작 전압들, 예를 들어 프로그램 전압, 독출전압, 검증 전압 등을 생성한다.
데이터 입출력 회로(150)는 페이지 버퍼 그룹(120)의 페이지 버퍼들의 데이터 입출력을 위한 경로를 제공한다.
제어로직(160)은 반도체 메모리 장치(100)의 동작을 제어하기 위한 제어신호들을 출력한다. 제어로직(160)으로부터의 제어신호에 따라서 페이지 버퍼 그룹(120), X 디코더(130), 전압 제공 회로(140) 및 데이터 입출력 회로(150)가 동작한다.
상기한 반도체 메모리 장치(100)에서 프로그램이 실시되면, 메모리 블록(MB)들 중 하나가 선택되고, 선택된 메모리 블록(MB)의 워드라인들 중 하나가 선택된다.
선택된 워드라인이 제 n 워드라인(WL(n;
Figure pat00001
))이라고 할 때, 프로그램을 위하여 제 n 워드라인(WL(n))에는 프로그램 전압을 인가하고, 나머지 워드라인들에는 패스전압을 인가하여 프로그램을 실시한다.
프로그램을 실시한 후에는, 제 n 워드라인(WL(n))에 검증전압을 인가하여 프로그램 검증을 실시한다.
제 n 워드라인(WL(n))에 대한 프로그램이 완료되면, 제 n 워드라인(WL(n))에 연결되는 메모리 셀들의 문턱전압은 변경된다.
도 2a 및 도 2b는 프로그램을 통해서 변경되는 메모리 셀들의 문턱전압 분포를 나타낸다.
본 발명의 실시 예에 따른 반도체 메모리 장치(100)는 멀티 레벨 셀을 포함하므로, 도 2a 및 도 2b와 같이 하나의 워드라인에 대하여 두 번의 논리 페이지 프로그램을 실시한다.
각각의 워드라인은 LSB(Least Significant Bit) 페이지와, MSB(Most Significant Bit) 페이지로 나뉘는 논리 페이지 단위로 프로그램이 실시된다.
도 2a를 참조하면, 0V 이하의 문턱전압을 갖는 소거 상태의 메모리 셀들은 LSB 페이지의 프로그램을 통해서 소거 셀 상태(201)와 프로그램 상태(202)로 구분된다. LSB 페이지의 프로그램을 실시할 때의 검증 전압은 LSB 검증전압(LPV)이다.
즉, 프로그램 상태(202)인 메모리 셀들의 문턱전압은 LSB 검증전압(LPV) 이상을 갖는다.
그리고 LSB 페이지의 프로그램이 완료된 후에, 도 2b와 MSB 페이지 프로그램을 실시하여 메모리 셀들의 문턱전압이 제 1 내지 제 4 문턱전압 분포(211 내지 214)들 중 하나로 변경된다.
제 n 워드라인(WL(n))에 연결되는 메모리 셀들이 LSB 및 MSB 페이지까지 프로그램이 완료되어 제 1 내지 제 4 문턱전압 분포(211 내지 214)를 갖게 된 상태에서, 인접한 워드라인인 제 n+1 워드라인(WL(n+1))의 프로그램이 실시되면, 제 n 워드라인(WL(n))에 연결된 메모리 셀들의 문턱전압 분포가 인터피어런스의 영향을 받게 된다.
일반적으로 인터피어런스의 영향을 받으면, 메모리 셀의 문턱전압이 상승되므로, 도 2b와 같은 문턱전압 분포들은 전압이 높은 방향으로 움직이게 된다.
도 2b에 나타난 바와 같이, MSB 페이지의 프로그램을 실시할 때 제 1 내지 제 4 문턱전압 분포(211 내지 214)의 프로그램 검증을 위해서 제 1 내지 제 3 검증전압(PV1 내지 PV3)이 사용된다. 그리고 데이터 독출을 위해서는 제 1 내지 제 3 독출전압(R0 내지 R2)이 사용된다.
만약 인접한 워드라인의 프로그램 동작으로 인하여 인터피어런스 영향을 받게 되어 메모리 셀들의 문턱전압이 상승된다면, 제 1 내지 제 3 독출전압(R0 내지 R2)을 이용해서 데이터를 독출할 때 잘못된 데이터가 읽혀질 수 있는 문제가 있다.
이러한 인터피어런스 영향을 줄이기 위하여, 본 발명의 실시 예와 같이 프로그램을 실시한다.
도 3은 본 발명의 실시 예에 따른 프로그램 동작을 설명하기 위해 선택된 워드라인에 연결된 메모리 셀들을 나타낸다.
도 3을 참조하면, 제 n 워드라인(WL(n))에는 제 n 메모리 셀들(Cn)과 제 1 및 제 2 플래그 셀(FC1, FC2)이 연결된다.
상기한 제 n 워드라인(WL(n))의 프로그램 동작은 다음과 같다.
도 4는 본 발명의 실시 예에 따른 프로그램 동작을 설명하기 위한 순서도이다.
도 4를 참조하면, 제 n 워드라인(WL(n))의 LSB 페이지에 대한 프로그램 명령이 입력되면(S401), 제 n 워드라인(WL(n))의 LSB 페이지에 대한 프로그램 및 검증을 실시한다(S403). LSB 페이지의 프로그램 검증은 LSB 검증 전압(LPV)을 이용한다. LSB 페이지에 대한 프로그램 동작은 이미 공지된 기술과 다르지 않기 때문에, 간략히 나타내었다. 상기 LSB 페이지의 프로그램 및 검증은 ISPP(Increment Step Pulse Program) 방법에 따라 실시된다.
즉 LSB 검증전압(LPV)을 이용한 검증결과가 프로그램 패스가 될 때까지 프로그램 전압을 상승시키면서 프로그램과 검증을 반복 실시한다.
제 n 워드라인(WL(n))의 LSB 페이지 프로그램이 끝난 후, 제 n 워드라인(WL(n))의 MSB 페이지에 대한 프로그램 명령이 입력된다(S405).
이에 따라 제 n 워드라인(WL(n))의 MSB 페이지를 프로그램한다(S407). 이때 제 n 워드라인(WL(n))에 연결된 제 1 플래그 셀(FC1)도 프로그램을 한다.
상기 단계S407의 프로그램을 실시한 후에는, 제 1 내지 제 3 프리 검증 전압(PV1_pre, PV2_pre, PV3_pre)을 이용해서 프로그램 검증을 한다(S409).
정상적으로 프로그램 검증 전압을 제 1 내지 제 3 검증 전압(PV1, PV2, PV3)이라고 할 때, 상기 제 1 내지 제 3 프리 검증 전압(PV1_pre, PV2_pre, PV3_pre)은 제 1 내지 제3 검증전압(PV1, PV2, PV3) 각각과 비교하여 낮은 전압 레벨을 갖는다.
그리고 프로그램 검증 전압을 제 1 내지 제 3 프리 검증 전압(PV1_pre, PV2_pre, PV3_pre)으로 실시하기 때문에, 단계S405의 프로그램 동작에 대해서 이하부터 프리 프로그램으로 부르기로 한다. 그리고 프리 프로그램은 검증 전압만 다르고 기존의 MSB 페이지 프로그램 방식과 동일하므로 프로그램 동작에 대한 상세한 설명은 생략한다.
제 n 워드라인(WL(n))에 대한 MSB 페이지를 처음에 프로그램할 때, 프리 프로그램을 실시한다.
이에 따라 제 n 워드라인(WL(n))에 연결된 메모리 셀들은, 정상적인 프로그램을 실시했을 때보다 낮은 문턱전압을 갖게 프로그램된다.
앞서 설명한 바와 같이, 프리 프로그램에서 사용하는 제 1 내지 제 3 프리 검증 전압(PV1_pre, PV2_pre, PV3_pre)은 정상적인 프로그램 방식에서 사용하는 제 1 내지 제 3 검증전압(PV1, PV2, PV3)보다 낮다. 따라서 프리 프로그램을 실시할 때, 제 n 워드라인(WL(n))에 인가하는 프로그램 전압의 레벨은 정상적인 프로그램 동작에 비하여 낮게 설정할 수 있다.
즉, 프리 프로그램을 위한 프로그램 시작 전압을 정상적인 프로그램 시작 전압보다 낮게 설정할 수 있다.
단계S409에서 제 1 내지 제 3 프리 검증 전압(PV1_pre, PV2_pre, PV3_pre)을 이용한 프로그램 검증 결과를 확인한 결과(S411), 프로그램 패스가 되지 않았다면 ISPP(Increment Step Pulse Program) 방식에 따라서 프로그램 전압을 상승시켜(S413) 프로그램을 다시 실시한다(S407).
또한 단계S411의 확인 결과, 제 n 워드라인(WL(n))에 대한 프리 프로그램 동작(S407 내지 S413)이 완료된다.
이때, 프리 프로그램 동작에서 상기 제 1 플래그 셀(FC1)은 제 2 프리 검증 전압(PV2_pre)보다 높은 문턱전압을 갖는 상태로 프로그램된다.
제 n 워드라인(WL(n))의 프리 프로그램 완료 후에, 다시 제 n+1 워드라인(WL(n+1))의 LSB 페이지에 대한 프로그램 명령이 입력되면(S415), 제 n 워드라인(WL(n+1))의 LSB 페이지를 프로그램하고, 검증한다(S417). LSB 페이지를 프로그램하는 것이므로 검증 전압은 LSB 검증전압(LPV)을 이용한다.
그리고 제 n +1 워드라인(WL(n+1))의 MSB 페이지에 대한 프로그램 명령이 입력되면(S419), 제 n + 1 워드라인(WL(n+1))의 MSB 페이지에 대한 프로그램을 실시한다(S421). 이때 제 n +1 워드라인(WL(n+1))에 연결된 제 1 플래그 셀(FC1)도 프로그램된다.
또한, 제 n +1 워드라인(WL(n+1))의 MSB 페이지에 대한 프로그램은 처음으로 실시된 것이므로, 제 1 내지 제 3 프리 검증 전압(PV1_pre, PV2_pre, PV3_pre)을 이용한 프리 검증을 실시한다(S423). 즉, 단계S421의 제 n +1 워드라인(WL(n+1))의 MSB 페이지 프로그램은 프리 프로그램이다.
프리 검증 결과를 확인해서(S425), 프로그램 패스가 되지 못했다면 프로그램 전압을 상승시키고(S427), 제 n +1 워드라인(WL(n+1))에 대한 MSB 페이지 프로그램을 다시 실시한다(S421).
그러나 프리 검증 결과가 된다면, 제 n 워드라인(WL(n))에 대한 프로그램이 실시된다. 이때의 프로그램은 앞서서 제 n 워드라인(WL(n))이 단계 S407 내지 S413을 실시하여 프리 프로그램 된 상태에서 다시 프로그램하는 것이다. 따라서 이하부터 이를 리프로그램이라고 부르기로 한다.
리프로그램을 위해서, 먼저 제 n 워드라인(WL(n))에 프리 프로그램되어 있는 데이터들의 독출을 실시한다(S429). 이를 위해서 프리 프로그램 데이터 독출을 위한 제 1 내지 제 3 프리 독출전압(TR0, TR1, TR2)을 이용한다.
상기 제 1 내지 제 3 프리 독출전압(TR0, TR1, TR2)은 정상적으로 프로그램되었을 때의 제 1 내지 제 3 독출전압(R0, R1, R2)보다 낮은 전압으로, 제 1 내지 제 3 프리 검증전압(PV1_pre, PV2_pre, PV3_pre)을 이용해서 프로그램 된 경우의 데이터 독출을 위해 설정된 전압이다.
상기의 제 1 내지 제 3 프리 독출전압(TR0, TR1, TR2)을 이용해서 제 n 워드라인(WL(n))을 독출한 데이터를 이용해서 리프로그램이 실시된다(S431). 이때 리프로그램 동작은 단계S429에서 독출된 데이터를 이용하고, 제 n 워드라인(WL(n))의 MSB 페이지 프로그램과 동일하게 실시된다. 다만 리프로그램을 실시한 후에 프로그램 검증은 제 1 내지 제 3 검증전압(PV1, PV2, PV3)을 이용한다(S433).
즉, 리프로그램에 의해서 제 n 워드라인(WL(n))의 메모리 셀에는 정상적인 데이터 프로그램이 실시된다. 한편 리프로그램을 실시할 때, 제 n 워드라인(WL(n))에 연결되는 제 2 플래그 셀(FC2)도 프로그램된다. 제 2 플래그 셀(FC2)은 제 2 검증전압(PV2) 이상의 문턱전압을 갖도록 프로그램된다.
상기 프리 프로그램이 완료된 상태였던 제 n 워드라인(WL(n))은 제 n+1 워드라인(WL(n+1))의 프로그램에 의해서 인터피어런스 영향을 받는다. 따라서 리프로그램을 통해서 인터피어런스 영향을 없애고 실제로 원하는 타겟 전압(PV1, PV2, PV3)대로 프로그램을 완료할 수 있다.
리프로그램 동작도 검증 결과를 확인하여(S435), 프로그램 패스가 되지 않은 경우에 프로그램 전압을 상승시켜(S437) 다시 프로그램을 실시하는 ISPP방법을 적용한다.
그리고 제 n 워드라인(WL(n))에 대한 리프로그램이 완료된 후에는, 제 n+2 워드라인(WL(n+2)에 대한 LSB 페이지 프로그램 명령이 입력될 때까지 동작대기 상태가 된다.
도 5a 내지 도 5c는 도4와 같은 프로그램을 실시할 때의 문턱전압 분포를 나타낸다.
도 5a는 프리 프로그램이 완료되었을 때, 제 n 워드라인(WL(n))에 연결된 메모리 셀들의 문턱전압 분포이고, 도 5b는 제 n+1 워드라인(WL(n+1))에 대한 프리 프로그램이 완료되었을 때, 제 n 워드라인(WL(n))에 연결된 메모리 셀의 문턱전압 분포의 이동을 나타낸다.
그리고 도 5c는 제 n 워드라인(WL(n))에 대한 리프로그램 후에 메모리 셀들의 문턱전압 분포를 나타낸다.
도 5a를 참조하면, 제 n 워드라인(WL(n))에 연결된 메모리 셀들은 프리 프로그램이 완료되었을 때 제 1 내지 제 3 프리 검증 전압(PV1_pre, PV2_pre, PV3_pre)로 분류되는 문턱전압 분포를 나타낸다.
그리고 도 5b를 참조하면, 제 n+1 워드라인(WL(n+1))에 대한 프리 프로그램 후에는 인터피어런스 영향으로 인해서 도 5a와 같은 문턱전압 분포가 오른쪽으로 이동한 것을 확인할 수 있다.
그리고 도 5c를 참조하면, 리프로그램으로 인해서 제 n 워드라인(WL(n))에 연결된 메모리 셀들이 제 1 내지 제 3 검증전압(PV1, PV2, PV3)으로 분류되는 문턱전압 분포를 갖게 되는 것을 확인할 수 있다.
또한, 프리 프로그램과 리프로그램이 진행되었을 때의 데이터 독출을 위한 제 1 내지 제 3 프리 독출전압(TR0, TR1, TR2)과 제 1 내지 제 3 독출전압(R0, R1, R2)의 관계도 확인할 수 있다.
한편, 프리 프로그램과 리프로그램을 실시하는 반도체 메모리 장치에서 데이터를 독출하기 위해서는 제 1 및 제 2 플래그 셀(FC1, FC2)을 독출하고, 그 결과에 따라 독출전압을 변경하여 적용한다.
도 6은 본 발명의 실시 예에 따라 프로그램 된 워드라인의 LSB 페이지를 독출하는 방법을 설명하기 위한 순서도이다.
도 6을 참조하면, 제 n 워드라인(WL(n))의 LSB 페이지에 대한 독출 명령이 입력되면(S601), 가장 먼저 제 2 독출전압(R1)을 이용해서 선택된 페이지를 독출한다(S603). 데이터 독출 동작은 이미 공지되어 있으므로 생략하기로 한다.
선택된 페이지로부터 독출된 데이터는 페이지 버퍼 그룹(120)의 페이지 버퍼(121)들에 저장된다.
제 n 워드라인(WL(n))을 선택하여 데이터를 독출했으므로 제 1 및 제 2 플래그 셀(FC1, FC2)에 데이터도 독출된다.
이때 제 1 플래그 셀(FC1)이 프로그램 된 상태인지를 확인한다(S605). 상기 제 1 플래그 셀(FC1)의 문턱전압이 제 2 독출전압(R1)보다 높다면 프로그램이 된 상태이다.
또한, 제 1 플래그 셀(FC1)이 연결된 페이지 버퍼(121)에 '1'이 저장된다면, 제 1 플래그 셀(FC1)은 소거 상태이고, '0'이 저장된다면 제 1 플래그 셀(FC1)은 프로그램 상태이다.
만약 제 1 플래그 셀(FC1)이 프로그램 상태라면, 제 n 워드라인(WL(n))은 MSB 페이지까지 프로그램이 완료된 상태이며, 동시에 프리 프로그램이 완료된 상태임을 나타낸다.
또한 제 1 플래그 셀(FC1)이 프로그램 상태가 아니라면, 제 n 워드라인(WL(n))은 아직 MSB 페이지의 프로그램이 진행되지 않은 것을 나타낸다.
따라서 제 1 플래그 셀(FC1)이 프로그램되지 않은 상태일 때는 제 n 워드라인(WL(n))에 대해서 제 1 독출전압(R0)을 이용한 독출을 다시 실시한다(S607). 이때 독출을 다시 실시한다는 것은 단계 S603에 의하여 페이지 버퍼(121)에 저장되어 있던 데이터를 초기화하고, 제 1 독출전압(R0)을 이용한 데이터 독출을 실시하는 것을 나타낸다.
제 1 독출전압(R0)을 이용해서 다시 독출된 데이터는 페이지 버퍼(121)에 새로 저장되고, 이를 LSB 데이터로 출력한다(S613).
한편, 제 1 플래그 셀(FC1)이 프로그램 상태라면, 제 n 워드라인(WL(n))은 MSB 페이지 까지 프로그램이 된 상태이며, 동시에 프리 프로그램이 실시된 상태이다.
따라서 제 2 플래그 셀(FC2)이 프로그램 상태인지도 확인한다(S609).
만약 제 2 플래그 셀(FC2)이 프로그램되지 않은 상태라면, 제 n 워드라인(WL(n))은 프리 프로그램까지만 실시된 상태이고, 리프로그램은 아직 실시되지 않은 상태이다.
따라서 제 n 워드라인(WL(n))을 제 2 프리 독출전압(TR1)을 이용해서 다시 독출을 한다(S611). 이는 프리 프로그램까지 완료된 상태인 제 n 워드라인(WL(n))의 LSB 데이터를 정확하게 독출하기 위함이다.
그리고 단계S611에서 독출된 제 n 워드라인(WL(n))의 LSB 데이터를 출력한다(S613).
또한 제 2 플래그 셀(FC2)이 프로그램 된 상태라면, 제 n 워드라인(WL(n))은 리프로그램까지 완료된 상태이다. 따라서 단계S603에서 독출한 데이터가 제 n 워드라인(WL(n))의 LSB 데이터가 된다. 이에 따라 단계S603에서 독출한 제 n 워드라인(WL(n))의 LSB 데이터를 출력한다(S613).
상기와 같이 제 1 및 제 2 플래그 셀(FC1, FC2)의 프로그램 상태를 이용해서 제 n 워드라인(WL(n))의 프로그램 상태를 확인할 수 있다.
다음의 표1은 제 1 및 제 2 플래그 셀(FC1, FC2)의 프로그램 여부에 따른 제 n 워드라인의 프로그램 상태를 나타낸다.
Figure pat00002
상기의 표1에 따라서 데이터 독출을 할 때 선택된 워드라인의 프로그램 상태를 판단할 수 있다.
도 7은 본 발명의 실시 예에 따라 프로그램 된 워드라인의 MSB 페이지를 독출하는 방법을 설명하기 위한 순서도이다.
도 7을 참조하면, 제 n 워드라인(WL(n))의 MSB 페이지에 대한 프로그램 명령이 입력되면(S701), 제 2 독출전압(R1)을 이용해서 제 n 워드라인(WL(n))을 독출한다(S703). 이에 따라 제 n 워드라인(WL(n))에 연결되는 제 1 및 제 2 플래그 셀(FC1, FC2)도 독출된다.
제 1 플래그 셀(FC1)이 프로그램 상태인지 확인하고(S705), 제 1 플래그 셀(FC1)이 프로그램 상태이면 제 2 플래그 셀(FC2)이 프로그램 상태인지를 확인한다(S709).
제 1 플래그 셀(FC1)이 프로그램 상태가 아니라면, 제 n 워드라인(WL(n))은 LSB 페이지 까지만 프로그램 된 상태이므로, MSB 데이터를 '1'로 고정하고(S707), '1'로 고정된 MSB 데이터를 출력한다(S721).
제 1 플래그 셀(FC1)이 프로그램 상태이고, 제 2 플래그 셀(FC2)이 프로그램 상태가 아니라면, 제 n 워드라인(WL(n)은 MSB 페이지까지 프로그램이 되었으며, 프리 프로그램 상태이다.
따라서 단계S703에서 독출했던 데이터는 초기화 시키고, 제 2 프리 독출전압(TR1)을 이용해서 제 n 워드라인(WL(n))을 다시 독출한다(S711).
그리고 이어서 제 1 프리 독출전압(TR0)을 이용해서 제 n 워드라인(WL(n))을 독출한다(S713). 이어서 독출 동작을 실시하는 것은, 제 2 프리 독출전압(TR1)을 이용해서 독출된 데이터를 제 1 프리 독출전압(TR1)으로 독출한 결과에 따라서 변경시키는 것이다.
또한 단계S713에 의해서 변경된 데이터는 제 3 프리 독출전압(TR2)을 이용한 독출 동작에 의해서 다시 변경된다(S715).
그리고 최종적으로 페이지 버퍼(121)에 저장된 데이터가 MSB 데이터가 된다.
그리고 단계S715에서 페이지 버퍼(121)에 저장된 MSB 데이터가 출력된다(S721).
마지막으로, 제 1 및 제 2 플래그 셀(FC1, FC2)이 모두 프로그램상태이면, 제 n 워드라인(WL(n))은 MSB 페이지까지 프로그램되었으며, 리프로그램까지 완료된 상태이다.
따라서 제 1 독출전압(R0)을 이용한 데이터 독출 동작을 실시하여 단계S703에서 독출한 데이터를 변경한다(S717). 즉 단계S703에 이어서 제 1 독출전압(R0)을 이용한 독출을 실시한다.
그리고 단계 S717에 이어서 제 3 독출전압(R2)을 이용한 독출을 실시한다(S719). 단계S719에 의해서 페이지 버퍼(121)에 저장되는 데이터가 MSB 데이터이다.
따라서 단계S719에 의해서 페이지 버퍼(121)에 저장된 MSB 데이터를 출력한다(S721).
도 8은 도 4에 따라 프로그램을 실시하는 경우의 프로그램 순서를 나타낸다.
도 8은 메모리 블록에 제 0 내지 제 3 워드라인(WL(0) 내지 WL(3))만 있는 경우를 예를 들어서 프로그램 순서를 나타내었다.
도 8을 참조하면, 제 0 워드라인(WL(0))에 연결되고, 이븐 비트라인에 연결되는 LSB 페이지가 0 번째로 프로그램된다(0). '0'과 같이 숫자만 표시된 것은 정상적인 프로그램이 실시되는 경우를 나타낸다.
그리고 1 번째로 제 0 워드라인(WL(0))의 오드 비트라인에 연결된 LSB 페이지가 프로그램된다(1).
2 번째로는 제 0 워드라인(WL(0))의 이븐 비트라인의 MSB 페이지가 프로그램된다(2(pre). 이때 '2(pre) '와 같은 표시는 2번째로 프로그램되고, 프리 프로그램이 실시되는 것을 나타낸다.
제 0 워드라인(WL(0)의 오드 비트라인의 MSB 페이지가 3번째로 프로그램된다(3(pre).
4번째 프로그램은 제 1 워드라인(WL(1))의 이븐 비트라인의 LSB 페이지이다(4).
5번째 프로그램은 제 1 워드라인(WL(1))의 오드 비트라인의 LSB 페이지 이다(5).
6번째 프로그램은 제 0 워드라인(WL(0))의 이븐 비트라인의 MSB 페이지 이다(6(re)). '6(re)'와 같은 표시는 6번째로 프로그램되면서 리프로그램을 실시하는 것을 나타낸다.
7번째 프로그램은 제 0 워드라인(WL(0))의 오드 비트라인의 MSB 페이지 이다(7(re)).
도 8은 제 3 워드라인(WL(3))까지만 메모리 블록에 포함된 것으로 가정하였으므로, 마지막 제 3 워드라인(WL(3))의 MSB 페이지는 프리 프로그램을 실시하지 않고, 정상적인 MSB 페이지의 프로그램을 실시한다. 앞서 설명한 바와 같이 리프로그램과 정상적인 프로그램의 검증 전압은 동일하다.
다만, 리프로그램을 위해서는 프리 프로그램 된 데이터를 독출하고, 독출된 데이터를 이용해서 프로그램을 실시 하지만, 정상적인 프로그램은 외부에서 입력된 프로그램할 데이터를 이용해서 프로그램을 실시한다.
한편, 다음과 같이 다른 순서로 본 발명의 실시 예와 같은 프로그램 방법을 적용할 수도 있다.
도 9는 본 발명의 제 2 실시 예에 따른 프로그램 순서를 나타낸다.
도 9에서, 도 8과 마찬가지로 메모리 블록이 제 0 내지 제 3 워드라인(WL(0) 내지 WL(3))을 포함하는 경우를 가정하여 나타내었다.
도 9를 참조하면, 제 0 내지 제 3 워드라인(WL(0))의 LSB 페이지만을 우선적으로 프로그램한다.
모든 워드라인의 LSB 페이지가 프로그램 완료된 후에 MSB 페이지를 프로그램할 때, 프리 프로그램 및 리프로그램을 실시한다.
즉, 제 0 내지 제 3 워드라인(WL(0) 내지 WL(3))의 이븐 및 오드 비트라인의 LSB 페이지를 차례로 프로그램하면, 0번째 내지 7번째까지 프로그램이 된다.
그리고 8번째는 제 0 워드라인(WL(0))의 이븐 비트라인의 MSB 페이지가 프로그램된다(8(pre). 이때 프리 프로그램이 실시된다.
9번째는 제 0 워드라인(WL(0))의 오드 비트라인의 MSB 페이지가 프로그램된다(9(pre).
그리고 10번째는 제 1 워드라인(WL(1))의 이븐 비트라인의 MSB 페이지가 프로그램되고(10(pre)), 11번째는 제 1 워드라인(WL(1))의 오드 비트라인의 MSB 페이지가 프로그램된다(11(pre).
그리고 12번째로 제 0 워드라인(WL(0))의 이븐 비트라인의 MSB 페이지가 프로그램된다(12(re).
이와 같은 순서로 프리 프로그램 및 리프로그램이 실시되고, 마지막 워드라인인 제 3 워드라인(WL(3))의 MSB 페이지는 프리 프로그램을 실시할 필요가 없이 정상적인 프로그램을 실시한다.
이와 같은 프로그램 순서에 따라서 프리 프로그램 및 리프로그램을 실시함으로써 인접한 워드라인을 프로그램할 때 받게 되는 인터피어런스 영향을 없애서 메모리 셀에 저장되는 데이터의 신뢰성이 향상될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 반도체 메모리 장치 110 : 메모리 셀 어레이
120 : 페이지 버퍼 그룹 130 : X 디코더
140 : 전압 제공 회로 150 : 데이터 입출력 회로
160 : 제어로직

Claims (19)

  1. 워드라인들과 비트라인들에 연결되는 메모리 셀들 및 각각의 워드라인에 연결되는 적어도 두개의 플래그 셀들을 포함하는 메모리 셀 어레이;
    선택된 메모리 셀에 프로그램할 데이터를 임시 저장하거나, 상기 선택된 메모리 셀에 저장된 데이터를 각각의 비트라인을 통해 독출하여 저장하기 위한 페이지 버퍼; 및
    하위 프로그램이 실시된 워드라인의 최상위 프리 프로그램을 실시한 후에 타겟 검증 전압보다 낮은 프리 검증 전압을 이용한 검증을 실시하고, 연속하여 상기 워드라인보다 선행되어 상기 프리 프로그램이 실시된 워드라인을 프로그램 한 후, 상기 타겟 검증 전압을 이용한 검증을 실시하기 위한 제어로직
    을 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 제어로직은,
    데이터 독출시에, 상기 적어도 두 개의 플래그 셀의 프로그램 상태에 따라서 선택된 워드라인의 논리 페이지들의 프로그램 완료 여부를 판단하고, 프로그램이 완료된 논리 페이지들에 따른 독출전압을 이용한 데이터 독출이 실시되게 하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1항에 있어서,
    상기 논리 페이지들의 프로그램 여부에 따른 독출전압 정보를 저장하는 저장수단을 더 포함하는 반도체 메모리 장치.
  4. 제 1 워드라인에 연결되는 메모리 셀들의 문턱전압을 타겟 전압보다 낮게 프리 프로그램하는 단계;
    제 2 워드라인에 연결되는 메모리 셀들의 문턱전압을 상기 타겟 전압보다 낮게 프리 프로그램하는 단계;
    상기 제 1 워드라인에 연결되는 메모리 셀들의 문턱전압을 상기 타겟 전압까지 프로그램하는 리프로그램 단계;
    제 3 워드라인에 연결되는 메모리 셀들의 문턱전압을 상기 타겟 전압보다 낮게 프리 프로그램하는 단계; 및
    상기 제 2 워드라인에 연결되는 메모리 셀들의 문턱전압을 상기 타겟 전압까지 프로그램하는 리프로그램 단계
    를 포함하는 반도체 메모리 장치의 동작 방법.
  5. 제 4항에 있어서,
    상기 프리 프로그램을 실시할 때,
    상기 프리 프로그램을 실시하기 위해 선택되는 워드라인에 연결되는 제 1 플래그 셀을 함께 프로그램하는 반도체 메모리 장치의 동작 방법.
  6. 제 5항에 있어서,
    상기 리프로그램을 실시할 때,
    상기 리프로그램을 실시하기 위해 선택된 워드라인에 연결되는 제 2 플래그 셀을 함께 프로그램하는 반도체 메모리 장치의 동작 방법.
  7. 제 6항에 있어서,
    상기 프리 프로그램을 실시할 때,
    상기 프리 프로그램을 위해 선택되는 워드라인에 연결된 메모리 셀들의 하위 논리 페이지에 대한 프로그램을 실시한 후, 검증 전압을 이용한 프로그램 검증을 실시하여 하위 논리 페이지에 대한 프로그램을 완료하는 단계; 및
    상기 선택된 워드라인에 연결된 메모리 셀들의 최상위 논리 페이지에 대한 프로그램을 실시한 후, 상기 타겟 검증전압보다 낮은 프리 검증전압을 이용한 프로그램 검증을 실시하여 최상위 논리 페이지에 대한 프로그램을 완료하는 단계
    를 포함하는 반도체 메모리 장치의 동작 방법.
  8. 제 7항에 있어서,
    상기 제 1 워드라인에 연결되는 제 1 및 제 2 플래그 셀의 프로그램 상태에 따라 독출전압을 결정하여 데이터를 독출하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  9. 제 7항에 있어서,
    상기 리프로그램을 실시할 때,
    상기 리프로그램을 위해 선택되는 워드라인에 연결된 메모리 셀들에 저장된 데이터를 독출하는 단계; 및
    상기 독출된 데이터를 이용하여 상기 선택된 워드라인의 메모리 셀들을 프로그램하고, 상기 타겟 전압을 이용한 프로그램 검증을 프로그램이 패스될 때까지 반복 실시하는 단계를 포함하는 반도체 메모리 장치의 프로그램 방법.
  10. 복수개의 워드라인들을 차례로 선택하여 하위 논리 페이지에 대한 프로그램 을 실시하는 단계;
    상기 하위 논리 페이지에 대한 프로그램이 실시된 복수개의 워드라인들 중 제 1 워드라인의 상위 논리 페이지에 대한 프로그램을 실시한 후, 타겟 전압보다 낮은 프리 검증 전압을 이용한 검증을 실시하여 프리 프로그램을 완료하는 단계;
    상기 하위 논리 페이지에 대한 프로그램이 실시된 상기 복수개의 워드라인들 중 상기 제 1 워드라인에 인접한 제 2 워드라인의 상위 논리 페이지에 대한 프로그램을 실시한 후, 타겟 전압보다 낮은 프리 검증 전압을 이용한 검증을 실시하여 프리 프로그램을 완료하는 단계;
    상기 제 1 워드라인에 연결된 메모리 셀들에 저장된 데이터를 독출하고, 독출된 데이터를 이용하여 상기 제 1 워드라인의 상위 논리 페이지를 프로그램한 후, 상기 타겟 전압을 이용한 프로그램 검증을 실시하여 리프로그램을 완료하는 단계
    를 포함하는 반도체 메모리 장치의 동작 방법.
  11. 제 10항에 있어서,
    상기 하위 논리 페이지에 대한 프로그램이 실시된 상기 복수개의 워드라인들 중 상기 제 2 워드라인에 인접한 제 3 워드라인의 최상위 논리 페이지에 대한 프로그램을 실시한 후, 타겟 전압보다 낮은 프리 검증 전압을 이용한 검증을 실시하여 프리 프로그램을 완료하는 단계; 및
    상기 제 2 워드라인에 연결된 메모리 셀들에 저장된 데이터를 독출하고, 독출된 데이터를 이용하여 상기 제 2 워드라인의 최상위 논리 페이지를 프로그램한 후, 상기 타겟 전압을 이용한 프로그램 검증을 실시하여 리프로그램을 완료하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  12. 제 10항에 있어서,
    상기 프리 프로그램을 실시할 때,
    상기 프리 프로그램을 실시하기 위해 선택되는 워드라인에 연결되는 제 1 플래그 셀을 함께 프로그램하는 반도체 메모리 장치의 동작 방법.
  13. 제 12항에 있어서,
    상기 리프로그램을 실시할 때,
    상기 리프로그램을 실시하기 위해 선택된 워드라인에 연결되는 제 2 플래그 셀을 함께 프로그램하는 반도체 메모리 장치의 동작 방법.
  14. 제 13항에 있어서,
    독출 명령에 따라, 상기 복수개의 워드라인들 중 선택된 워드라인에 대한 데이터 독출을 실시할 때, 상기 제 1 및 제 2 플래그 셀의 프로그램 상태에 따른 데이터 독출전압을 선택하여 데이터를 독출하는 반도체 메모리 장치의 동작 방법.
  15. 제 1 워드라인의 하위 논리 페이지에 대한 프로그램 및 검증을 실시하여 프로그램을 완료하는 단계;
    상기 제 1 워드라인의 상위 논리 페이지에 대한 프로그램을 실시하고, 타겟 전압인 제 1 내지 제 3 검증 전압보다 낮은 제 1 내지 제3 프리 검증 전압을 이용한 검증을 실시하여 프리 프로그램 완료하는 단계;
    상기 제 1 워드라인에 인접한 제 2 워드라인의 하위 논리 페이지에 대한 프로그램 및 검증을 실시하여 프로그램을 완료하는 단계;
    상기 제 2 워드라인의 상위 논리 페이지에 대한 프로그램을 실시하고, 타겟 전압인 제 1 내지 제 3 검증 전압보다 낮은 제 1 내지 제3 프리 검증 전압을 이용한 검증을 실시하여 프리 프로그램 완료하는 단계; 및
    상기 제 1 워드라인에 연결된 메모리 셀들에 저장된 데이터를 독출하고, 독출된 데이터를 이용하여 상기 제 1 워드라인의 상위 논리 페이지에 대한 프로그램을 실시한 후, 상기 제 1 내지 제 3 검증 전압을 이용한 검증을 실시하여 리프로그램을 완료하는 단계
    를 포함하는 반도체 메모리 장치의 동작 방법.
  16. 제 15항에 있어서,
    상기 프리 프로그램을 실시할 때,
    상기 프리 프로그램을 실시하기 위해 선택되는 워드라인에 연결되는 제 1 플래그 셀을 함께 프로그램하는 반도체 메모리 장치의 동작 방법.
  17. 제 16항에 있어서,
    상기 리프로그램을 실시할 때,
    상기 리프로그램을 실시하기 위해 선택된 워드라인에 연결되는 제 2 플래그 셀을 함께 프로그램하는 반도체 메모리 장치의 동작 방법.
  18. 제 17항에 있어서,
    상기 제 1 워드라인의 하위 논리 페이지에 대한 독출 명령이 입력되는 단계;
    상위 논리 페이지에 대한 독출을 위한 제 1 내지 제 3 독출전압 중, 제 2 독출전압을 이용하여 상기 제 1 워드라인에 연결되는 메모리 셀들과 제 1 및 제 2 플래그 셀을 독출하는 제 1 독출 단계;
    상기 제 1 플래그 셀의 문턱전압이 상기 제 2 독출전압보다 낮은 경우, 하위 논리 페이지를 독출하기 위한 하위 독출전압을 이용하여 상기 제 1 워드라인의 메모리 셀들을 독출하는 제 2 독출을 실시하고, 독출된 데이터를 하위 비트 데이터로 결정하는 단계;
    상기 제 1 플래그 셀의 문턱전압이 상기 제 2 독출전압보다 높고, 상기 제 2 플래그 셀의 문턱전압이 상기 제 2 독출전압보다 낮은 경우, 상기 프리 프로그램을 실시한 상위 논리 페이지에 대한 독출을 위한 제 1 내지 제 3 프리 독출전압들 중, 제 2 프리 독출전압을 이용하여 상기 제1 워드라인의 메모리 셀들을 독출하는 제 3 독출을 실시하고, 독출된 데이터를 하위 비트 데이터로 결정하는 단계; 및
    상기 제 1 및 제 2 플래그 셀의 문턱전압이 상기 제 2 독출전압보다 높은 경우, 상기 제 1 독출 단계에서 독출된 데이터를 하위 비트 데이터로 결정하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  19. 제 18항에 있어서,
    상기 제 1 워드라인의 상위 논리 페이지에 대한 독출 명령이 입력되는 단계;
    상기 제 2 독출전압을 이용하여 상기 제 1 워드라인에 연결되는 메모리 셀들과 제 1 및 제 2 플래그 셀을 독출하는 제 4 독출 단계;
    상기 제 1 플래그 셀의 문턱전압이 상기 제 2 독출전압보다 낮은 경우, 상위 비트 데이터를 설정된 비트로 고정하는 단계;
    상기 제 1 플래그 셀의 문턱전압이 상기 제 2 독출전압보다 높고, 상기 제 2 플래그 셀의 문턱전압이 상기 제 2 독출전압보다 낮은 경우, 상기 제 1 내지 제 3독출전압을 이용하여 상기 제1 워드라인의 메모리 셀들을 독출하는 제 5 독출을 실시하고, 독출된 데이터를 상위 비트 데이터로 결정하는 단계; 및
    상기 제 1 및 제 2 플래그 셀의 문턱전압이 상기 제 2 독출전압보다 높은 경우, 상기 제 1 및 제 3 독출전압을 이용하여 상기 제 1 워드라인의 메모리 셀들을 독출하여 상기 제 1 독출단계에서 독출된 데이터를 변경하고, 변경된 데이터를 상위 비트 데이터로 결정하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
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* Cited by examiner, † Cited by third party
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KR101460881B1 (ko) * 2013-03-28 2014-11-20 주식회사 티엘아이 메모리 관리 장치 및 방법

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