KR20120060146A - 반도체 칩, 적층형 반도체 패키지 및 그 제조방법 - Google Patents

반도체 칩, 적층형 반도체 패키지 및 그 제조방법 Download PDF

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Abstract

본 발명의 반도체 패키지는, 일면 및 일면에 대향하는 타면을 갖는 제1 반도체 칩과 일면으로부터 타면을 관통하는 제1 테스트용 관통전극과, 그리고 제1 테스트용 관통전극에 전기적으로 연결되며 타면으로 돌출된 도전성 돌기를 포함한다.

Description

반도체 칩, 적층형 반도체 패키지 및 그 제조방법{Semiconductor chip, stack type semiconductor package and method for manufacturing the same}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로서, 도전성 돌기를 형성하여 패키지의 테스트가 용이하도록 한 반도체 칩과 이를 이용한 반도체 패키지 및 그 제조방법에 관한 것이다.
최근 전자 제품의 소형화, 고성능화 및 휴대용 모바일(mobile) 제품의 수요 증가에 따라 초소형 대용량의 반도체 메모리에 대한 요구도 증대되고 있다. 반도체 메모리의 저장용량을 증대시키는 방법 중의 하나로, 하나의 반도체 패키지 내부에 여러 개의 반도체 칩을 실장하여 조립하는 방법이 있다. 이 경우 패키징(packaging)하는 방법만을 변경하여 손쉽게 반도체 메모리의 저장용량을 늘릴 수 있다. 또한 소요 자본, 연구 개발의 노력 및 개발 시간 측면에서 많은 장점이 있기 때문에 반도체 메모리 제조업체에서는 하나의 반도체 패키지에 여러 개의 반도체 칩을 실장하는 멀티 칩 패키지(Multi Chip Package)를 통하여 반도체 메모리 소자의 저장용량을 증대시키려고 노력하고 있다.
하나의 반도체 패키지 내에 복수 개의 반도체 칩을 실장하는 방법에는 복수 개의 반도체 칩을 수평으로 실장하는 방법과, 수직으로 실장하는 방법이 있는데, 소형화를 추구하는 전자제품의 특징으로 인하여, 대부분의 반도체 메모리 제조업체는 반도체 칩을 수직으로 쌓아서 패키징하는 적층형 멀티 칩 패키지(Stack type Multi Chip Package)를 선호하고 있다. 이러한 스택 패키지의 한 예로, 관통전극(TSV: Through Silicon Via)을 이용한 패키지 구조가 제안되었다. 관통전극을 채용한 패키지는, 웨이퍼 단계에서 각 칩 내에 관통전극을 형성한 후 이 관통전극에 의해 수직으로 칩들간에 물리적 및 전기적 연결이 이루어지도록 한 구조를 취하고 있다.
한편, 다기능, 고성능 모바일 기기 등에 대응하기 위해 관통전극을 적용한 패키지에 대한 연구가 많이 이루어지고 있다. 특히 최근의 모바일 기기, 가전제품 등 반도체 소자의 적용 영역이 확대됨에 따라, 같은 종류 또는 다양한 종류의 반도체소자를 칩 상태 (chip level) 또는 웨이퍼 상태(wafer level)로 수직으로 적층하고, 관통전극으로 적층된 웨이퍼 또는 칩들간을 회로적으로 상호 연결하여 하나의 패키지로 만드는 시스템 인 패키지(System In Package : 이하, SIP)가 주목받고 있다. 이러한 SIP는 기존의 단일칩 패키지와는 상이하게 수직으로 칩을 쌓게 되므로, 동종 칩의 적층으로 저장밀도를 높이거나, 정보 저장기능, 논리연산 기능의 칩을 쌓아 복합 기능의 패키지를 제조함으로써 적용되는 최종제품을 보다 소형화, 경량화 및 다기능화할 수 있다.
도 1은 종래기술의 일 예에 따른 반도체 적층 패키지의 단면도이고, 도 2는 기판 상에 적층되기 전의 메모리 칩을 보여주는 단면도이다.
도 1은 일례로서 기판(10) 상에 그래픽 컨트롤러(20)와 메모리 칩(30)이 관통전극(40)으로 적층된 구조를 나타낸다.
메모리 칩(30)을 컨트롤러(20)에 적층하기 전에 메모리 칩의 성능 테스트를 할 필요가 있다. 그런데 적층 전의 메모리 칩(30)은 도 2와 같은 구조를 갖는데, 하단부에 노출되는 범프(40a)는 수량이 최소 수백에서 수천에 이르는 데 반해, 그 사이즈 및 피치(pitch)는 수십 ㎛에 불과해 프로브 테스트(probe test)가 불가능하다. 향후 반도체 칩의 경박단소화가 진행될수록 상기 범프(40)의 사이즈와 피치는 더욱 줄어들 것이므로 패키지 테스트는 더욱 어려워질 것으로 예상된다.
본 발명이 해결하려는 과제는, 미세 피치를 구현하는 것이 가능하면서 회로층의 정상 동작 여부 및 관통전극과 회로층의 전기적 연결 여부를 패키지 단품별로 테스트할 수 있는 반도체 칩 및 이를 이용한 적층형 반도체 패키지 및 그 제조방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 칩은, 일면 및 상기 일면에 대향하는 타면을 갖는 제1 기판과 상기 일면으로부터 타면을 관통하는 제1 테스트용 관통전극과, 그리고 상기 제1 테스트용 관통전극에 전기적으로 연결되며 상기 타면으로부터 돌출된 도전성 돌기를 포함한다.
일 실시예로, 상기 도전성 돌기는 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo)으로 이루어진 군에서 어느 하나 이상 선택된 금속을 포함할 수 있다.
일 실시예로, 상기 도전성 돌기는 솔더범프일 수 있다.
일 실시예로, 상기 도전성 돌기는 기둥부와 범프부로 이루어질 수 있다.
일 실시예로, 상기 기둥부는 구리를 포함할 수 있다.
일 실시예로, 상기 범프부는 솔더를 포함할 수 있다.
일 실시예로, 상기 도전성 돌기는 상기 제1 테스트용 관통전극의 중심보다 상기 제1 기판의 외곽에 위치할 수 있다.
일 실시예로, 상기 도전성 돌기와 제1 테스트용 관통전극을 연결하는 랜드부를 더 포함할 수 있으며, 상기 랜드부는 재배열배선을 통해 상기 제1 테스트용 관통전극에 연결될 수 있다.
일 실시예로, 상기 랜드부는 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo)으로 이루어진 군에서 어느 하나 이상 선택된 금속을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지는, 기판, 및 일면 및 그에 대향하는 타면을 가지며, 상기 일면으로부터 타면을 관통하는 테스트용 관통전극을 구비하여 상기 기판 상에 적층된 적어도 둘 이상의 반도체 칩들을 구비하며, 상기 반도체 칩들 중 최상층 반도체 칩의 상기 타면에는 상기 테스트용 관통전극에 전기적으로 연결되며 상기 타면으로부터 돌출된 도전성 돌기를 포함한다.
일 실시예로, 상기 도전성 돌기는 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo)으로 이루어진 군에서 어느 하나 이상 선택된 금속을 포함할 수 있다.
일 실시예로, 상기 도전성 돌기는 솔더범프일 수 있다.
일 실시예로, 상기 도전성 돌기는 상기 테스트용 관통전극의 중심보다 상기 기판의 외곽에 위치할?수 있다.
일 실시예로, 상기 최상층 반도체 칩의 타면에, 도전성 돌기와 테스트용 관통전극을 연결하는 랜드부를 더 포함할 수 있다.
일 실시예로, 상기 랜드부는 재배열배선을 통해 상기 테스트용 관통전극에 연결될 수 있다.
일 실시예로, 상기 랜드부는 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo)으로 이루어진 군에서 어느 하나 이상 선택된 금속을 포함할 수 있다.
일 실시예로, 상기 기판과 반도체 칩 사이에, 컨트롤러를 더 구비할 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지 제조방법은, 일면 및 상기 일면에 대향하는 타면을 가지며 상기 일면으로부터 타면을 관통하는 제1 테스트용 관통전극을 구비한 제1 반도체 칩을 제2 반도체 칩 상부에 적층하는 단계와, 상기 제1 반도체 칩의 타면에 절연층을 형성하고 패터닝하여 상기 제1 테스트용 관통전극을 노출시키는 단계와, 그리고 상기 노출된 제1테스트용 관통전극에 전기적으로 연결되며 상기 타면으로 돌출된 도전성 돌기를 형성하는 단계를 포함한다.
일 실시예로, 상기 도전성 돌기를 형성하는 단계 이전에 노출된 제1테스트용 관통전극과 상기 도전성 돌기를 전기적으로 연결하는 랜드부를 형성하는 단계를 더 포함할 수 있다.
일 실시예로,상기 도전성 돌기는 상기 제1 테스트용 관통전극의 중심보다 상기 제1 반도체 칩의 외곽에 위치할 수 있다.
일 실시예로, 상기 도전성 돌기를 형성하는 단계는 상기 제1 반도체 칩 상부에 마스크를 위치시키는 단계와, 상기 마스크의 오픈부에 솔더볼을 마운팅하는 단계와, 그리고 상기 솔더볼이 제1 테스트용 관통전극에 융착하도록 리플로우하는 단계를 포함할 수 있다.
일 실시예로, 상기 도전성 돌기는 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo)으로 이루어진 군에서 어느 하나 이상 선택된 금속을 포함할 수 있다.
일 실시예로, 상기 도전성 돌기는 기둥부와 범프부로 이루어질 수 있으며, 상기 기둥부는 구리를 포함할 수 있고, 상기 범프부는 솔더를 포함할 수 있다.
일 실시예로, 상기 기둥부와 범프부는 도금에 의해 형성할 수 있다.
본 발명의 반도체 칩, 반도체 패키지 및 그 제조방법에 따르면, 관통전극에 연결되는 도전성 돌기를 반도체 칩의 타면에 배치하여 패키지 단품별로 회로층의 정상 동작 여부 및 관통전극과 회로층 간의 전기적 연결 여부를 테스트할 수 있다.
도 1은 종래기술에 따른 반도체 적층 패키지의 단면도이다.
도 2는 종래기술에 따른 메모리 칩을 나타낸 단면도이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 반도체 칩의 일부 구성을 나타낸 평면도 및 단면도이다.
도 5 및 도 6은 본 발명의 다른 실시예에 따른 반도체 칩의 일부 구성을 나타낸 단면도이다.
도 7a 내지 도 7c는 은 본 발명에 따른 도전성 돌기의 다양한 실시 형태를 나타낸 것이다.
도 8a 내지 도 8g는 본 발명의 일 실시예에 따른 반도체 칩의 제조 공정을 나타낸 단면도이다.
도 9a 및 도 9b는 본 발명의 실시예에 따른 적층형 반도체 패키지의 일부 구성을 나타낸 단면도들이다.
도 10a 내지 10e는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 나타낸 단면도들이다.
이하, 본 발명의 일 측면에 따른 반도체 칩 및 그 제조방법, 그리고 반도체 패키지의 실시예를 첨부도면을 참조하여 상세히 설명하기로 한다. 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 칩의 일부 구성을 나타낸 평면도이고, 도 4는 도 3의 A-A' 단면을 나타낸 단면도이다.
도 3 및 도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 칩(400)은 제1 기판(401), 제1 테스트용 관통전극(540) 및 도전성 돌기(700)를 포함한다.
제1 기판(401)은 트랜지스터 등의 반도체 소자가 형성된 액티브 영역(402)이 존재하는 일면(401a)과 상기 일면(401a)에 대향하는 타면(401b)을 가지며, 상기 반도체 소자를 전기적으로 연결하는 배선층(도시하지 않음)이 형성될 수 있다.
제1 테스트용 관통전극(540)은 제1 기판의 일면(401a)으로부터 타면(401b)을 관통하여 형성되어 있으며, 제1 기판(401) 내에는 복수 개의 테스트용 관통전극이 존재할 수 있으나 이를 모두 제1 테스트용 관통전극(540)이라고 통칭한다. 제1 테스트용 관통전극(540)은 제1 기판(401) 내부의 회로층(도시하지 않음)과 연결되어 회로층의 정상 동작여부 등을 테스트할 수 있다. 상기 회로층은 제1 기판(401)의 액티브 영역(402)에 형성된 반도체 소자를 포함하여 반도체 소자에 전기적 신호를 인가하기 위한 배선층 등을 포함하는 의미일 수 있다.
도전성 돌기(700)는 제1 테스트용 관통전극(540)에 전기적으로 연결되며, 그 형상이나 재질에 제한이 있는 것은 아니다. 예를 들어, 도 4에 도시된 것과 같은 버섯 모양 외에 반구형, 구형, 육각기둥 모양 등 다양한 형상이 가능하며 이에 대해서는 후술하도록 한다. 도전성 돌기(700)는 전기적 통로가 되므로 전도성 고분자와 그 유도체, 금속, 전도성 고분자와 금속의 복합체 등의 전도성 물질을 포함하여 구성될 수 있다. 예를 들어, olyaniline, polythiophene, poly(3,4-ethylene dioxythiophene), polypyrrole 및 PPV(polyphenylenevinylene)로 이루어진 전도성 고분자와 그 유도체로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있고, 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo)으로 이루어진 군에서 어느 하나 이상 선택된 금속을 포함할 수도 있다.
랜드부(420)는 도전성 돌기(700)와 제1 테스트용 관통전극(540)을 전기적으로 연결시켜 준다. 랜드부(420)는 재배열배선(도시하지 않음)을 통해 제1 테스트용 관통전극(540)에 전기적으로 연결될 수도 있다. 랜드부(420)는 제1 테스트용 관통전극(540)과 도전성 돌기(700) 간의 전기적 연결 통로가 되므로 전도성 고분자와 그 유도체, 금속, 전도성 고분자와 금속의 복합체 등의 전도성 물질을 포함하여 구성될 수 있다. 바람직하게는 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 어느 하나 이상의 금속을 포함할 수 있으며 다층막으로 구성될 수도 있다. 한편, 도전성 돌기(700)가 직접 제1 테스트용 관통전극(540)에 연결되는 경우 랜드부(420)는 생략될 수 있다.
제1 기판(401)과 도전성 돌기(700) 사이에는 제1 절연층(410)과 제2 절연층(430)이 개재될 수 있는데, 제1 절연층(410)과 제2 절연층(430)은 유기 절연물 또는 무기 절연물 중 어느 하나 이상을 포함할 수 있으며 절연 기능을 수행하는 물질이면 그 제한이 없다. 유기 절연물의 예로 폴리이미드(polyimide), 벤조사이클로부텐(benzocyclobutene), 포토아크릴(photoacryl), 폴리에스터(polyester), 포토레지스트를 포함하는 감광성 레진, SiOCH, SiCHN, SiCH 등을 들 수 있고, 무기 절연물의 예로 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 금속 산화물, SiC, SiCN 등을 들 수 있으나 본 발명이 이에 제한되는 것은 아니다.
포토레지스트는 빛에 민감한 반응을 보이는 감응물질(sensitizer), 박막의 몸체가 되는 레진, 레진을 녹이는 유기용제 등으로 구성될 수 있으며, 양성 포토레지스트와 음성 포토레지스트 모두 사용될 수 있다. 양성 포토레지스트의 경우, 레진으로는 노볼락(novolak) 리소울(resole), 페놀 수지 등을 사용할 수 있으며, 감응물질로는 디아조키논, PMMA(polymethyl methacrylate)와 그 유도체 등을 사용할 수 있다. 음성 포토레지스트의 경우, 레진으로 폴리비닐 신네미이트(polyvinyl cinnamate), DCPA(2,3-dichloro-1-prophy-acrylate), 알릴에스테르 프리폴리머(allylester prepolymer) 등을 사용할 수 있다.
SiOCH, SiCHN, SiCH는 폴리유기실란을 사용하여 플라즈마 CVD 법에 의하여 성막시킨 유기 절연물일 수 있는데, 사용될 수 있는 폴리유기실란은 트리메틸비닐실란(trimetylvinylsilane), 트리에틸비닐실란(triethylvinylsilane), 디메틸디비닐실란(dimethyldivinylsilane), 디에틸디비닐실란(diethyldivinylsilane), 메틸트리비닐실란(methyltrivinylsylane), 에틸트리비닐실란(ethyltrivinylsilane), 테트라비닐실란(tetravinylsilane), 테트라에틸실란(tetraethylsilane) 및 트리에틸실란(triethylsilane)으로 이루어진 그룹에서 어느 하나 이상 선택된 폴리유기실란일 수 있다.
한편, 도전성 돌기(700)의 형태 및 위치 등에 따라 제1 절연층(410)과 제2 절연층(430)의 전부 또는 어느 하나는 존재하지 않을 수도 있다. 또한, 제1 신호용 관통전극(640)이 제1 기판(401)에 존재할 수 있으며, 제1 신호용 관통전극(640)은 제1 기판(401)에 존재하는 회로층(도시하지 않음)과 연결될 수 있다.
한편, 도 3에 도시된 것과 같이, 도전성 돌기(700)는 제1 테스트용 관통전극(540)의 중심부로부터의 거리(d)가 일정하게 구성되어 일렬로 늘어선 형태일 수도 있으며, d값이 2개의 값을 가져 2열로 늘어선 형태일 수도, 3열 이상으로 구성될 수도 있다. 도전성 돌기(700)는 제1 테스트용 관통전극(540)의 중심부로부터 반도체 칩의 외곽(X)에 위치하는 것이 바람직하나 본 발명이 이에 제한되는 것은 아니다.
도 5 및 도 6은 본 발명의 다른 실시예에 따른 반도체 칩의 일부 구성을 나타낸 단면도들이다.
본 발명의 다른 실시예에 따른 반도체 패키지의 도전성 돌기(700)는 도 5에 도시된 것과 같이 제1 테스트용 관통전극(540)과 중심이 일치할 수도 있다. 한편, 도 6에 도시된 것과 같이, 도전성 돌기(700)가 직접 제1 테스트용 관통전극(540)에 연결되고 랜드부(420)와 제2 절연층(430)은 생략될 수도 있다.
도 7a 내지 도 7c는 은 본 발명에 따른 반도체 칩의 도전성 돌기의 다양한 실시 형태를 나타낸 단면도들이다.
도 7a에 도시된 것과 같이, 도전성 돌기(700)는 기둥부(700a)와 범프부(700b)로 구성될 수 있다. 기둥부(700a)와 범프부(700b)는 같은 물질일 수도 있고 서로 다른 물질일 수도 있다. 바람직하게는 기둥부(700a)는 금속물질로 이루어질 수 있고, 범프부(700b)는 솔더범프일 수 있다. 예를 들어, 기둥부(700a)는 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo)으로 이루어진 군에서 어느 하나 이상 선택된 금속을 포함할 수 있으며 다층막으로 구성될 수도 있다. 범프부(700b)는 Sn-Pb계 합금 솔더, Sn-Pb-Ag계 합금 솔더, SAC(Sn-Ag-Cu계) 합금 솔더 등으로 이루어진 솔더범프일 수 있다. 이와 같이 기둥부(700a)를 형성함으로써 반도체 소자(칩)의 경박단소화에 효율적으로 대처할 수 있다.
이때 제2 절연층(430)은 존재하지 않을 수도 있으며, 기둥부(700a)는 무전해도금 또는 전해도금과 같은 도금, 이온 플레이팅, 스크린 프린팅, 스핀코팅, 진공증착, 스퍼터링 등 다양한 방법에 의해 형성할 수 있다. 예를 들어, 포토레지스트를 코팅하고 패터닝하여 기둥부(700a)가 형성될 영역을 노출시킨 후 전해도금에 의해 구리로 이루어진 기둥부(700a)와 솔더로 이루어진 범프부(700b)를 형성하고 포토레지스트를 제거한 뒤 리플로우 공정에 의해 범프부(700b)의 표면을 볼록하게 형성할 수 있다. 한편, 기둥부(700a)의 하부에는 스트레스 완화를 위한 버퍼층을 더 형성할 수도 있다.
도 7b에 도시된 것과 같이, 도전성 돌기(700)는 구형의 형태일 수도 있으며, 도 7c에 도시된 것과 같이 도전성 돌기(700)의 윗부분의 단면이 삼각형 형태일 수도 있다. 그 밖에도 다양한 형태가 가능함은 물론이다.
이하, 도 8a 내지 도 8g를 참조하여 본 발명의 일 실시예에 따른 반도체 칩의 제조 공정을 설명하되 전술한 부분과 중복되는 내용은 그 설명을 생략하거나 간단히 설명하도록 한다.
도 8a를 참조하면, 일면(401a) 및 이에 대향하는 타면(401b)을 갖는 반도체기판(401)에 공지의 반도체 제조기술을 사용하여 트랜지스터 등의 반도체 소자를 일면(401a)에 형성하며, 이렇게 반도체 소자가 형성된 영역을 통상 액티브 영역(402)이라 칭한다. 한편, 도 8a의 반도체기판(401)과 상기 반도체기판(401)을 소잉(sawing)하여 생성되는 제1 기판(401)은 엄밀한 의미에서는 동일하지 않으나 편의상 동일한 도면 부호를 사용하도록 한다. 메모리 소자인 경우 반도체기판(401)은 단결정 실리콘 기판일 수 있으나 본 발명이 이에 제한되는 것은 아니며 다결정 실리콘 기판은 물론 GaAs, LiTaO3, LiNbO3, 사파이어 등으로 이루어진 기판 등도 가능하다. 즉, 어떠한 반도체 소자가 형성되는지에 따라 서로 다른 기판을 사용할 수 있다.
도 8b를 참조하면, 반도체기판(401)에 제1 테스트용 관통전극(540)과 제1 신호용 관통전극(640)을 형성한다. 제1 테스트용 관통전극(540)과 제1 신호용 관통전극(640)은 본 기술분야에서 일반적으로 사용되는 관통전극(TSV: Through Silicon Via) 형성 기술을 사용하여 형성할 수 있다. 구체적 일례를 들면, 반도체기판의 일면(401a)에는 본딩패드(도시하지 않음)가 형성되어 있을 수 있으며 상기 본딩패드의 인접 부분에 트렌치를 형성한다. 상기 트렌치는 레이저 드릴, deep RIE(Reactive Ion Etching) 등의 방법을 사용하여 형성할 수 있으며 수직형 트렌치는 물론 테이퍼형(tapered) 트렌치도 가능하다. 트렌치 형성 공정 후, 트렌치 형성 시 발생한 잔사 제거 내지 이후의 도금 공정이 용이하도록 화학적 처리 또는 물리적 처리를 통해 도금 밀착성을 향상시킬 수 있다. 이후 시드(seed) 금속막을 형성한 다음 트렌치 내에 전해도금을 통해 도전성 물질을 매립하여 제1 테스트용 관통전극(540)을 형성할 수 있다. 제1 테스트용 관통전극(540)과 제1 신호용 관통전극(640)의 일단에는 전면 범프(5401, 6401)를 형성할 수 있다.
도 8c를 참조하며, 관통전극(540, 640)이 형성된 반도체기판(401)의 일면(401a) 측에 캐리어 기판(carrier wafer, 110)을 본딩한 후 반도체기판의 타면(401b)을 그라인딩하여 관통전극(540, 640)을 노출시킨다. 이때, 노출되는 관통전극의 상부면과 반도체기판의 타면(401b)의 높이가 동일하도록 그라인딩을 수행할 수 있다. 캐리어 기판(110)은 글라스(glass) 재질이거나, 실리콘 재질일 수 있다. 캐리어 기판(110)은 반도체기판(401)의 상부(타면)를 일정 두께 제거함으로써 얇아진 반도체기판(401)에 대한 처리(handling)를 용이하게 하기 위해서 임시로 부착된 것으로서, 나중에 제거가 용이한 접착제로 이루어진 접착층을 이용하여 부착된다.
반도체기판(401)의 두께를 일정부분 감소시키는 그라인딩 공정은 통상의 반도체 소자 제조용 그라인딩 장치에 의해 수행될 수 있다. 예를 들어, 로딩(loading)영역, 황삭가공영역, 정삭가공영역 및 언로딩(unloading)영역 등을 포함하는 그라인딩 장치에 의해 수행될 수 있으며, 로딩된 기판의 타면(401b)을 다소 거칠게 그라인딩하는 황삭가공과 기판의 타면(401b)을 보다 매끄럽게 그라인딩하는 정삭가공을 거쳐 언로딩하는 순서로 진행될 수 있다.
도 8d를 참조하면, 그라인딩한 기판의 타면(401b) 상부에 제1 절연층(410)을 형성하고 패터닝하여 제1 테스트용 관통전극 상부(540b)를 노출시킨다. 제1 절연층(410)은 스핀코팅, 졸-겔코팅, 딥코팅, 진공증착, CVD(Chemical Vapor Deposition) 등의 박막 형성공정을 통해 형성할 수 있다. 예를 들어 실리콘 산화물의 경우 CVD, 열산화 등을 이용하여 형성할 수 있고, 제1 절연층(410)이 포토레지스트인 경우 스핀코팅 방법으로 형성할 수 있다.
제1 절연층(410)의 패터닝 방법은 절연물질의 종류에 따라 선택적으로 사용될 수 있다. 예를 들어, 상기 절연물질이 포토레지스트인 경우 노광 및 현상(develop)하는 방법을 사용할 수 있다. 또 다른 예를 들어, 상기 절연물질이 실리콘 산화물(SiO2)인 경우 실리콘 산화물 상부에 포토레지스트를 도포하고 노광 및 현상을 거쳐 포토레지스트를 패터닝하고 CF4/H2 가스를 이용한 건식 식각, 또는 BHF(buffered HF)를 사용한 습식 식각 등을 통해 제1 테스트용 관통전극 상부(540b)를 노출시킨 후 O2 플라즈마 애싱(ashing)과 같은 공지의 기술을 사용하여 잔존하는 포토레지스트를 제거할 수 있다.
도 8e를 참조하면, 상면이 노출된 테스트용 관통전극(540)에 전기적으로 연결되는 랜드부(420)를 형성한다. 랜드부(420)는 무전해 도금, 전해 도금(electroplating), 진공증착, 스퍼터링 등의 방법을 사용하여 형성할 수 있다. 예를 들어, 포토레지스트를 도포하여 노광 및 현상을 거쳐 랜드부(420)가 형성될 영역을 노출시킨 다음 전해 도금을 통해 금속물질로 이루어진 랜드부(420)를 형성할 수 있다. 다른 예를 들어, 금속물질을 먼저 증착하고 포토레지스트를 코팅한 후 리소그래피 공정을 통해 랜드부(420)가 형성될 영역의 포토레지스트를 제거한 다음 잔존하는 포토레지스트를 식각 마스크로 하여 건식식각, 습식식각 등의 식각(etching) 공정을 통해 증착된 금속물질을 패터닝하여 형성할 수도 있다.
도 8f를 참조하면, 제2 절연층(430)을 형성하고 패터닝하여 도전성 돌기가 랜딩될 영역(420b)을 노출시킨다. 제2 절연층(430)은 제1 절연층(410)과 동일한 물질일 수도, 서로 다른 물질일 수도 있으며, 동일한 제조공정에 의해 형성될 수도, 서로 다른 제조공정에 의해 형성될 수도 있다. 제2 절연층(430)의 패터닝은 전술한 제1 절연층(410)의 패터닝 방법에 준하여 수행될 수 있다.
도 8g를 참조하면, 기판(401)의 타면에 부착되었던 캐리어 기판(도 8f의 110)을 디본딩(de-bonding)하고 소 테이프(saw tape, 120)를 부착한 후 기판(400)을 소잉(sawing)하여 각각의 칩 별로 분리한다. 기판(400)의 소잉은 다이아몬드 소잉 또는 레이저 소잉 등을 사용할 수 있다.
다음에, 본 발명의 적층형 반도체 패키지를 설명한다. 본 발명의 적층형 반도체 패키지는 하나 이상의 반도체 칩이 적층된 구조일 수 있으며 이하에서는 예시적으로 세 개의 반도체 칩(또는 인터포저)이 적층된 구조를 설명하기로 한다.
도 9a 및 도 9b는 본 발명의 실시예에 따른 적층형 반도체 패키지의 일부 구성을 나타낸 단면도들이다.
도 9a를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지는 기판(150) 상에 적층된 적어도 하나 이상의 반도체 칩(200, 300, 400)을 포함한다. 기판(150)은 인쇄회로기판(PCB) 또는 인쇄회로기판과 반도체 칩을 중간에서 연결하는 패키지 기판일 수 있다. 기판(150)과 반도체 칩(200) 사이에는 컨트롤러(160)가 개재될 수 있다. 컨트롤러(160)는 서데스(SER/DES) 회로와 같은 로직 회로들을 갖는 제어 칩일 수 있다. 예를 들어, 제1 반도체 칩(400)과 제2 반도체 칩(300)은 FRAM, DRAM 등의 메모리 칩일 수 있으며 서로 같은 종류의 반도체 칩일 수도, 서로 다른 종류의 반도체 칩일 수도 있다.
반도체 칩들(200, 300, 400)은 각각 테스트용 관통전극(520, 530, 540)과 신호용 관통전극(620, 630, 640)을 구비한다. 각 반도체 칩들의 테스트용 관통전극 및 신호용 관통전극은 서로 대응하는 위치에 정렬되어 전기적으로 연결된다. 각 반도체 칩(200, 300, 400) 사이의 공간은 갭필재(810)로 채워지며, 적층된 반도체 칩들은 최종적으로 에폭시 몰딩 컴파운드(EMC)와 같은 몰딩재(820)로 몰딩된다.
패키지 내에 적층된 반도체 칩들 중 최상부에 적층된 반도체 칩(400)에는, 테스트용 관통전극(540)에 전기적으로 연결된 테스트를 위한 도전성 돌기(700)가 배치되어 있다. 도전성 돌기의 형상이나 재질에 관해서는 앞에서 설명한 바와 동일하므로 중복된 설명은 생략하며, 그 외 앞서 설명한 본 발명의 반도체 칩에서 언급된 구조 등과 동일한 부분에 대해서도 그 설명을 생략한다.
도 9b는 기판(150) 상에 도 9a에 도시된 적층형 패키지가 수평으로 하나 이상 실장되어 있는 반도체 패키지의 일 예를 나타낸 것이다. 적층형 패키지가 수평으로 복수 개 실장된 것을 제외하면 도 9a와 동일하므로 상세한 설명은 생략한다.
다음에는, 도 10a 내지 도 10e를 참조하여 본 발명의 일 실시예에 따른 적층형 반도체 패키지의 제조방법을 설명한다.
먼저, 도 10a를 참조하면, 캐리어 웨이퍼(100) 상에 제3 테스트용 관통전극(520)이 형성된 인터포저(또는 제3 반도체 칩, 200)을 적층하고 그 상부에 제2 테스트용 관통전극(530)이 형성된 제2 반도체 칩(300)을 적층한다. 한편, 인터포저(200)와 제2 반도체 칩(300)에는 각각 제3 신호용 관통전극(620) 및 제2 신호용 관통전극(630)이 형성될 수 있다. 이때, 제3 신호용 관통전극(620)과 제2 신호용 관통전극(630)은 서로 대응하는 위치에 오도록 정렬하고, 제2 테스트용 관통전극(530)과 제3 테스트용 관통전극(520) 또한 대응하는 위치에 오도록 정렬하여 서로 전기적으로 도통하도록 하며, 인터포저(200)와 제2 반도체 칩(300) 사이의 공간은 갭필재(810)로 채워질 수 있다.
도 10b를 참조하면, 제2 반도체 칩(300) 상부에 도 8a 내지 도 8g를 통해 제조된 제1 반도체 칩(400)을 적층한다. 이때, 제1 테스트용 관통전극(540)과 제2 테스트용 관통전극(530)이 서로 대응하는 위치에 오도록 정렬하고, 제1 신호용 관통전극(640)과 제2 신호용 관통전극(630)이 서로 대응하는 위치에 오도록 정렬하여 전기적으로 도통되도록 하며, 제1 반도체 칩(400)과 제2 반도체 칩(300) 사이의 공간은 갭필재(810)로 채워질 수 있다. 제1 테스트용 관통전극(540)과 제2 테스트용 관통전극(530), 그리고 제1 신호용 관통전극(640)과 제2 신호용 관통전극(630)은 그 사이에 개재된 솔더페이스트, 솔더범프 또는 도전성 접착제 등(도시하지 않음)에 의해 전기적으로 연결될 수 있다.
도 10c를 참조하면, 제1 반도체 칩(400) 상부에 마스크(750)를 배치한 상태에서 마스크의 오픈부, 즉 도전성 돌기 랜딩 영역에 솔더볼을 마운팅한다. 마스크를 이용하면 포토레지스트나 에칭 공정을 포함하지 않는 잇점이 있다. 상기 마스크(750)는 메탈 마스크(stencil)일 수 있으며, SUS304 등의 재질로 이루어질 수 있으나 본 발명이 이에 제한되는 것은 아니다. 또한, 솔더볼을 마운팅하는 대신 솔더페이스트를 도포할 수도 있다.
도 10d를 참조하면, 마스크(750)를 제거하고 리플로우(reflow) 공정을 통해 도전성 돌기(700)를 형성한다. 리플로우 공정의 온도는 사용된 솔더볼의 조성에 따라 달라질 수 있으며 사용된 솔더볼의 융점온도 이상으로 온도를 올려줄 수 있다. 예를 들어, 일반적인 솔더인 공융 Pb-Sn합금(63Sn/37Pb)의 경우 융점이 183℃이므로 용융온도인 183℃ 이상, 보다 바람직하게는 좋은 솔더 흐름뿐 아니라 완벽한 용융성을 확보하기 위해 용융온도보다 5~30℃ 더 높은 온도까지 올릴 수 있다.
한편, 도 10c 및 도 10d에는 솔더볼 마운팅 및 리플로우 공정을 통해 도전성 돌기를 형성하는 방법을 나타내었으나 본 발명이 이에 제한되는 것은 아니다. 즉, 도전성 물질을 도포(증착)하고 포토레지스트를 도포한 후 포토 리소그래피, 전자빔 리소그래프, X-선 리소그래피, 극자외선(extreme UV) 리소그래피 등의 리소그래피 공정을 통해 노광, 현상을 거쳐 에칭기술로 원하는 패턴(도전성 돌기)을 형성할 수 있다. 또한, 스크린 프린팅 공정을 통해 도전성 페이스트를 도포한 후 건조 내지 소성 공정을 거쳐 도전성 돌기를 형성할 수도 있다. 또한, 전술한 바와 같이, 기둥부와 범프부를 갖는 도전성 돌기일 수도 있다. 어떠한 제조방법을 사용해도 무방하며, 패키지 테스트가 용이하도록 도전성 돌기의 상부가 볼록한 형태가 바람직하다.
도 10e를 참조하면, 캐리어 웨이퍼(100)를 디본딩하고 소잉 공정을 통해 패키지를 완성하며, 필요에 따라 추가적인 공정을 더 거칠 수 있다. 이와 같이 완성된 패키지는 도전성 돌기(700)를 통해 단품 패키지 별로 테스트를 할 수 있는 이점이 있다.
이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 당업자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 이러한 변경과 변형이 본 발명의 범위를 벗어나지 않는 한 본 발명에 속한다고 할 수 있다. 따라서 본 발명의 권리범위는 이하에 기재되는 청구범위에 의해 판단되어야 할 것이다.
200, 300, 400...반도체칩(또는 기판) 410...제1절연층
430...제2절연층 420...랜드부
540, 530, 520..테스트용 관통전극
640, 630, 620..신호용 관통전극 700...도전성 돌기
750...마스크

Claims (26)

  1. 일면 및 상기 일면에 대향하는 타면을 갖는 제1 기판;
    상기 일면으로부터 타면을 관통하는 제1 테스트용 관통전극; 및
    상기 제1 테스트용 관통전극에 전기적으로 연결되며 상기 타면으로부터 돌출된 도전성 돌기를 포함하는 반도체 칩.
  2. 제1항에 있어서,
    상기 도전성 돌기는 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo)으로 이루어진 군에서 어느 하나 이상 선택된 금속을 포함하는 반도체 칩.
  3. 제1항에 있어서,
    상기 도전성 돌기는 솔더범프인 반도체 칩.
  4. 제1항에 있어서,
    상기 도전성 돌기는 기둥부와 범프부로 이루어진 반도체 칩.
  5. 제4항에 있어서,
    상기 기둥부는 구리를 포함하는 반도체 칩.
  6. 제4항에 있어서,
    상기 범프부는 솔더를 포함하는 반도체 칩.
  7. 제1항에 있어서,
    상기 도전성 돌기는 상기 제1 테스트용 관통전극의 중심보다 상기 기판의 외곽에 위치한 반도체 칩.
  8. 제1항에 있어서,
    상기 도전성 돌기와 제1 테스트용 관통전극을 연결하는 랜드부를 더 포함하는 반도체 칩.
  9. 제8항에 있어서,
    상기 랜드부는 재배열배선을 통해 상기 제1 테스트용 관통전극에 연결되는 반도체 칩.
  10. 제8항에 있어서,
    상기 랜드부는 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo)으로 이루어진 군에서 어느 하나 이상 선택된 금속을 포함하는 반도체 칩.
  11. 기판; 및
    일면 및 그에 대향하는 타면을 가지며, 상기 일면으로부터 타면을 관통하는 테스트용 관통전극을 구비하여 상기 기판 상에 적층된 적어도 둘 이상의 반도체 칩들을 구비하며,
    상기 반도체 칩들 중 최상층 반도체 칩의 상기 타면에는 상기 테스트용 관통전극에 전기적으로 연결되며 상기 타면으로부터 돌출된 도전성 돌기를 포함하는 반도체 패키지.
  12. 제11항에 있어서,
    상기 도전성 돌기는 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo)으로 이루어진 군에서 어느 하나 이상 선택된 금속을 포함하는 반도체 패키지.
  13. 제11항에 있어서,
    상기 도전성 돌기는 솔더범프인 반도체 패키지.
  14. 제11항에 있어서,
    상기 도전성 돌기는 상기 테스트용 관통전극의 중심보다 상기 기판의 외곽에 위치한 반도체 패키지.
  15. 제11항에 있어서,
    상기 최상층 반도체 칩의 타면에, 도전성 돌기와 테스트용 관통전극을 연결하는 랜드부를 더 포함하는 반도체 패키지.
  16. 제15항에 있어서,
    상기 랜드부는 재배열배선을 통해 상기 테스트용 관통전극에 연결되는 반도체 패키지.
  17. 제15항에 있어서,
    상기 랜드부는 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo)으로 이루어진 군에서 어느 하나 이상 선택된 금속을 포함하는 반도체 패키지.
  18. 제11항에 있어서,
    상기 기판과 반도체 칩 사이에, 컨트롤러를 더 구비하는 반도체 패키지.
  19. 일면 및 상기 일면에 대향하는 타면을 가지며 상기 일면으로부터 타면을 관통하는 제1 테스트용 관통전극을 구비한 제1 반도체 칩을 제2 반도체 칩 상부에 적층하는 단계;
    상기 제1 반도체 칩의 타면에 절연층을 형성하고 패터닝하여 상기 제1 테스트용 관통전극을 노출시키는 단계; 및
    상기 노출된 제1테스트용 관통전극에 전기적으로 연결되며 상기 타면으로 돌출된 도전성 돌기를 형성하는 단계를 포함하는 반도체 패키지 제조방법.
  20. 제19항에 있어서,
    상기 도전성 돌기를 형성하는 단계 이전에 노출된 제1테스트용 관통전극과 상기 도전성 돌기를 전기적으로 연결하는 랜드부를 형성하는 단계를 더 포함하는 반도체 패키지 제조방법.
  21. 제19항에 있어서,
    상기 도전성 돌기는 상기 제1 테스트용 관통전극의 중심보다 상기 제1 반도체 칩의 외곽에 위치한 반도체 패키지 제조방법.
  22. 제19항에 있어서,
    상기 도전성 돌기를 형성하는 단계는
    상기 제1 반도체 칩 상부에 마스크를 위치시키는 단계;
    상기 마스크의 오픈부에 솔더볼을 마운팅하는 단계; 및
    상기 솔더볼이 제1 테스트용 관통전극에 융착하도록 리플로우하는 단계를 포함하는 반도체 패키지 제조방법.
  23. 제19항에 있어서,
    상기 도전성 돌기는 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo)으로 이루어진 군에서 어느 하나 이상 선택된 금속을 포함하는 반도체 패키지 제조방법.
  24. 제19항에 있어서,
    상기 도전성 돌기는 기둥부와 범프부로 이루어진 반도체 패키지 제조방법.
  25. 제24항에 있어서,
    상기 기둥부는 구리를 포함하며, 상기 범프부는 솔더를 포함하는 반도체 패키지 제조방법.
  26. 제24항에 있어서,
    상기 기둥부와 범프부는 도금에 의해 형성되는 반도체 패키지 제조방법.
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