KR20120058157A - 비휘발성 메모리 장치의 프로그래밍 방법 - Google Patents

비휘발성 메모리 장치의 프로그래밍 방법 Download PDF

Info

Publication number
KR20120058157A
KR20120058157A KR1020100119816A KR20100119816A KR20120058157A KR 20120058157 A KR20120058157 A KR 20120058157A KR 1020100119816 A KR1020100119816 A KR 1020100119816A KR 20100119816 A KR20100119816 A KR 20100119816A KR 20120058157 A KR20120058157 A KR 20120058157A
Authority
KR
South Korea
Prior art keywords
programming
voltage
level
memory cell
bias voltage
Prior art date
Application number
KR1020100119816A
Other languages
English (en)
Inventor
박영수
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100119816A priority Critical patent/KR20120058157A/ko
Publication of KR20120058157A publication Critical patent/KR20120058157A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells

Abstract

비휘발성 메모리 장치의 프로그래밍 방법은, 제1 프로그래밍 레벨로 프로그래밍 되는 제1 메모리 셀 그룹의 비트라인에 제1 바이어스 전압을 인가하고, 제2 프로그래밍 레벨로 프로그래밍 되는 제2 메모리 셀 그룹의 비트라인에 제1 바이어스 전압보다 더 높은 전압레벨을 갖는 제2 바이어스 전압을 인가하는 단계와, ISPP(Incremental Step Pulse Programming) 동작 구간 동안, 프로그래밍 동작이 진행됨에 따라 순차적으로 인가되는 복수의 프로그래밍 펄스의 전압크기를 점점 증가시키는 단계를 포함한다.

Description

비휘발성 메모리 장치의 프로그래밍 방법{METHOD OF PROGRAMMING NON-VOLATILE MEMORY APPARATUS}
본 발명은 비휘발성 메모리 장치에 관한 것으로, ISPP(Incremental Step Pulse Programming) 기술에 관한 것이다.
비휘발성 메모리 장치의 집적도를 향상시키기 위해 한 개의 메모리 셀에 복수 개의 데이터를 저장할 수 있는 멀티 비트 셀을 사용하고 있다. 복수 비트의 데이터를 저장할 수 있는 메모리 셀을 멀티 레벨 셀(Multi-Level Cell, MLC)이라고 지칭하며, 단일 비트의 데이터를 저장할 수 있는 메모리 셀을 싱글 레벨 셀(Single-Level Cell, SLC)이라 지칭하고 있다.
참고적으로 1비트에 해당하는 데이터를 저장할 수 있는 싱글 레벨 셀(Single-Level Cell, SLC)은 2개의 문턱전압 분포를 가지게 된다. 한편, 3비트에 해당하는 데이터를 저장할 수 있는 멀티 레벨 셀(Multi-Level Cell, MLC)은 8개의 문턱전압 분포를 가지고, 4비트에 해당하는 데이터를 저장할 수 있는 멀티 레벨 셀(Multi-Level Cell, MLC)은 16개의 문턱전압 분포를 가지게 된다. 따라서 멀티 레벨 셀의 경우 문턱전압 분포가 명확하게 구별되도록 세밀하게 조절하는 기술이 필요하다. 따라서 ISPP(Incremental Step Pulse Programming) 등과 같은 기술을 통해서 메모리 셀의 문턱전압 분포, 즉 프로그래밍 레벨 분포를 세밀하게 조절하고 있다.
ISPP(Incremental Step Pulse Programming) 동작은 메모리 셀에 프로그래밍 펄스를 인가한 후 프로그래밍 검증 펄스를 인가하여 프로그래밍 상태를 확인하는 동작을 반복적으로 수행하게 된다. 이와 같은 동작은 복수의 메모리 셀이 예정된 프로그래밍 레벨 분포, 즉 예정된 문턱전압(Threshold Voltage, Vth) 분포를 가질 때 까지 반복해서 수행된다.
도 1은 ISPP(Incremental Step Pulse Programming) 동작을 나타낸 도면이다.
도 1을 참조하면, 프로그래밍 펄스(Programming Pulse) 및 프로그래밍 검증 펄스(Programming Verify Pulse)가 반복적으로 인가되는 것을 확인할 수 있다.
특히, 프로그래밍 동작이 진행됨에 따라 순차적으로 인가되는 복수의 프로그래밍 펄스(PGM_PULSE1~PGM_PULSE3)의 전압크기는 점점 증가하며, 그 전압크기의 증가량은 스텝 전압(V_STEP)의 크기만큼 일정하다. 즉, 제2 프로그래밍 펄스(PGM_PULSE2)는 제1 프로그래밍 펄스(PGM_PULSE1) 보다 스텝 전압(V_STEP) 만큼 더 큰 전압크기를 가지며, 제3 프로그래밍 펄스(PGM_PULSE3)는 제2 프로그래밍 펄스(PGM_PULSE2) 보다 스텝 전압(V_STEP) 만큼 더 큰 전압크기를 가진다.
이와 같은 ISPP(Incremental Step Pulse Programming) 동작을 통해서 메모리 셀의 임계전압 분포를 세밀하게 조절할 수 있다.
이때, 첫 번째로 인가되는 제1 프로그래밍 펄스(PGM_PULSE1)의 전압크기를 감소시키고, 스텝 전압(V_STEP)의 크기도 감소시키게 되는 경우, 메모리 셀의 임계전압 분포를 더욱 세밀하게 조절할 수 있지만, 더 많은 프로그래밍 펄스가 인가되어야 하므로 프로그래밍 퍼포먼스(Performance)가 떨어지게 된다. 또한, 더 많은 프로그래밍 펄스가 인가되므로 메모리 셀 사이의 간섭현상이 더욱 심화되어 오히려 메모리 셀의 임계전압 분포가 나빠지게 되는 경우가 발생할 수 있다.
본 발명은 복수의 메모리 셀의 임계전압 분포를 더욱 세밀하게 조절 할 수 있는 비휘발성 메모리 장치의 프로그래밍 방법을 제공한다.
본 발명의 일 실시예에 따르면, ISPP(Incremental Step Pulse Programming) 동작을 수행하는 단계에 있어서, 제1 프로그래밍 레벨로 프로그래밍 되는 제1 메모리 셀 그룹의 비트라인에 제1 바이어스 전압을 인가하고, 제2 프로그래밍 레벨로 프로그래밍 되는 제2 메모리 셀 그룹의 비트라인에 상기 제1 바이어스 전압보다 더 높은 전압레벨을 갖는 제2 바이어스 전압을 인가하는 단계; 및 상기 ISPP(Incremental Step Pulse Programming) 동작 구간 동안, 프로그래밍 동작이 진행됨에 따라 순차적으로 인가되는 복수의 프로그래밍 펄스의 전압크기를 점점 증가시키는 단계;를 포함하며, 상기 제1 메모리 셀 그룹의 프로그래밍 레벨 이동거리는 상기 제2 메모리 셀 그룹의 프로그래밍 레벨 이동거리보다 더 긴 것을 특징으로 하는 비휘발성 메모리 장치의 프로그래밍 방법이 제공된다.
또한, 본 발명의 다른 실시예에 따르면, ISPP(Incremental Step Pulse Programming) 동작을 수행하는 단계에 있어서, 제1 프로그래밍 레벨로 프로그래밍 되는 제1 메모리 셀 그룹의 비트라인에 제1 바이어스 전압을 인가하고, 제2 프로그래밍 레벨로 프로그래밍 되는 제2 메모리 셀 그룹의 비트라인에 상기 제1 바이어스 전압보다 더 높은 전압레벨을 갖는 제2 바이어스 전압을 인가하는 단계; 및 상기 ISPP(Incremental Step Pulse Programming) 동작 구간 동안, 순차적으로 인가되는 복수의 프로그래밍 펄스의 전압크기를 점점 증가시킴에 있어서, 상기 ISPP(Incremental Step Pulse Programming) 동작 구간 중 초기 제1 구간 동안은 제1 스텝 전압만큼 증가시키며, 상기 제1 구간 이후의 제2 구간 동안은 상기 제1 스텝 전압보다 낮은 레벨을 갖는 제2 스텝 전압만큼 증가시키는 단계;를 포함하며, 상기 제1 메모리 셀 그룹의 프로그래밍 레벨 이동거리는 상기 제2 메모리 셀 그룹의 프로그래밍 레벨 이동거리보다 더 긴 것을 특징으로 하는 비휘발성 메모리 장치의 프로그래밍 방법이 제공된다.
도 1은 ISPP(Incremental Step Pulse Programming) 동작을 나타낸 도면이다.
도 2는 일반적인 ISPP(Incremental Step Pulse Programming) 동작 및 메모리 셀 그룹의 분포변화를 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 ISPP(Incremental Step Pulse Programming) 동작 및 메모리 셀 그룹의 분포변화를 나타낸 도면이다.
도 4는 본 발명의 다른 실시예에 따른 ISPP(Incremental Step Pulse Programming) 동작 및 메모리 셀 그룹의 분포변화를 나타낸 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 2는 일반적인 ISPP(Incremental Step Pulse Programming) 동작 및 메모리 셀 그룹의 분포변화를 나타낸 도면이다.
도 2를 참조하면, 프로그래밍 펄스(Programming Pulse) 및 프로그래밍 검증 펄스(Programming Verify Pulse)가 반복적으로 인가되는 것을 확인할 수 있다. 순차적으로 인가되는 복수의 프로그래밍 펄스(PGM_PULSE1~PGM_PULSE3) 사이마다 프로그래밍 검증 펄스가 인가되는 방식을 통해서 ISPP(Incremental Step Pulse Programming) 동작이 수행된다.
프로그래밍 동작이 진행됨에 따라 순차적으로 인가되는 복수의 프로그래밍 펄스(PGM_PULSE1~PGM_PULSE3)의 전압크기는 점점 증가하며, 그 전압크기의 증가량은 제1 스텝 전압(V_STEP0)의 크기만큼 일정하다. 참고적으로, 제1 메모리 셀 그룹(CELL B) 및 제2 메모리 셀 그룹(CELL A)의 비트라인에는 모두 접지전압(VSS)이 인가되고 있다.
ISPP(Incremental Step Pulse Programming) 동작을 통해서, 제1 메모리 셀 그룹(CELL A)은 제1 프로그래밍 레벨로 프로그래밍 되며, 제2 메모리 셀 그룹(CELL B)은 제2 프로그래밍 레벨로 프로그래밍 된다. 이때, 제1 메모리 셀 그룹(CELL A)의 프로그래밍 레벨 이동거리는 제2 메모리 셀 그룹(CELL B)의 프로그래밍 레벨 이동거리보다 더 길다. 따라서 제1 메모리 셀 그룹(CELL A)은 제2 메모리 셀 그룹(CELL B)에 비해 상대적으로 더 많은 수의 프로그래밍 펄스(Programming Pulse)를 인가받아야 한다. 제1 메모리 셀 그룹(CELL A)에 상대적으로 더 많은 수의 프로그래밍 펄스가 인가되어야 하고, 제2 메모리 셀 그룹(CELL B)이 먼저 목표된 제2 프로그래밍 레벨에 도달하므로, 프로그래밍 퍼포먼스(Performance)도 떨어지면서, 간섭현상이 심화될 수 있다.
도 3은 본 발명의 일 실시예에 따른 ISPP(Incremental Step Pulse Programming) 동작 및 메모리 셀 그룹의 분포변화를 나타낸 도면이다.
도 3을 참조하면, 프로그래밍 펄스(Programming Pulse) 및 프로그래밍 검증 펄스(Programming Verify Pulse)가 반복적으로 인가되는 것을 확인할 수 있다. 순차적으로 인가되는 복수의 프로그래밍 펄스(PGM_PULSE1~PGM_PULSE3) 사이마다 프로그래밍 검증 펄스가 인가되는 방식을 통해서 ISPP(Incremental Step Pulse Programming) 동작이 수행된다.
프로그래밍 동작이 진행됨에 따라 순차적으로 인가되는 복수의 프로그래밍 펄스(PGM_PULSE1~PGM_PULSE3)의 전압크기는 점점 증가하며, 그 전압크기의 증가량은 제2 스텝 전압(V_STEP1)의 크기만큼 일정하다.
ISPP(Incremental Step Pulse Programming) 동작을 통해서, 제1 메모리 셀 그룹(CELL A)은 제1 프로그래밍 레벨로 프로그래밍 되며, 제2 메모리 셀 그룹(CELL B)은 제2 프로그래밍 레벨로 프로그래밍 된다. 이때, 제1 메모리 셀 그룹(CELL A)의 프로그래밍 레벨 이동거리는 제2 메모리 셀 그룹(CELL B)의 프로그래밍 레벨 이동거리보다 더 길다.
한편, 제2 스텝 전압(V_STEP1)은 제1 스텝 전압(V_STEP0)보다 더 높은 레벨을 갖는 전압이다. 따라서 도 2의 ISPP(Incremental Step Pulse Programming) 동작에 비해서 더 높은 전압레벨의 프로그래밍 펄스(Programming Pulse)가 공급되므로, 프로그래밍 속도가 더 빨라진다. 한편, 더욱 높은 전압레벨의 프로그래밍 펄스(Programming Pulse)에 의해서 메모리 셀의 임계전압 분포가 나빠지는 것을 방지하기 위해서, 제1 메모리 셀 그룹(CELL A)의 비트라인에는 제1 바이어스 전압(0V)을 인가하고, 제2 메모리 셀 그룹(CELL B)의 비트라인에는 제2 바이어스 전압(aV)을 인가한다. 본 실시예에서 제1 바이어스 전압(0V)은 접지전압(VSS) 이라고 가정하고, 제2 바이어스 전압(aV)은 접지전압(VSS)보다 높은 전압이라고 가정한다.
상대적으로 프로그래밍 레벨 이동거리가 짧은 제2 메모리 셀 그룹(CELL B)의 비트라인에는 더 높은 전압레벨의 제2 바이어스 전압(aV)이 인가되므로, 제2 메모리 셀 그룹(CELL B)의 프로그래밍 속도가 느려진다. 따라서 제1 메모리 셀 그룹(CELL A) 및 제2 메모리 셀 그룹(CELL B)의 프로그래밍 속도는 비슷하게 된다. 제1 메모리 셀 그룹(CELL A)의 임계전압 분포는 제2 스텝 전압(V_STEP1) 만큼 레벨이 높아진 프로그래밍 펄스(Programming Pulse)에 의해서 다소 넓어지게 되지만, 제2 메모리 셀 그룹(CELL B)의 임계전압 분포는 제2 바이어스 전압(aV)에 의해서 더욱 좁은 분포를 가지게 되므로 전체적인 임계전압 분포는 향상되고, 간섭현상은 감소한다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 프로그래밍 방법은, 제1 프로그래밍 레벨로 프로그래밍 되는 제1 메모리 셀 그룹의 비트라인에 제1 바이어스 전압을 인가하고, 제2 프로그래밍 레벨로 프로그래밍 되는 제2 메모리 셀 그룹의 비트라인에 제1 바이어스 전압보다 더 높은 전압레벨을 갖는 제2 바이어스 전압을 인가하는 단계와, ISPP(Incremental Step Pulse Programming) 동작 구간 동안, 프로그래밍 동작이 진행됨에 따라 순차적으로 인가되는 복수의 프로그래밍 펄스의 전압크기를 점점 증가시키는 단계를 포함한다. 이때, 제1 메모리 셀 그룹의 프로그래밍 레벨 이동거리는 제2 메모리 셀 그룹의 프로그래밍 레벨 이동거리보다 더 길다.
도 4는 본 발명의 다른 실시예에 따른 ISPP(Incremental Step Pulse Programming) 동작 및 메모리 셀 그룹의 분포변화를 나타낸 도면이다.
도 4를 참조하면, 프로그래밍 펄스(Programming Pulse) 및 프로그래밍 검증 펄스(Programming Verify Pulse)가 반복적으로 인가되는 것을 확인할 수 있다. 순차적으로 인가되는 복수의 프로그래밍 펄스(PGM_PULSE1~PGM_PULSE5) 사이마다 프로그래밍 검증 펄스가 인가되는 방식을 통해서 ISPP(Incremental Step Pulse Programming) 동작이 수행된다.
프로그래밍 동작이 진행됨에 따라 순차적으로 인가되는 복수의 프로그래밍 펄스(PGM_PULSE1~PGM_PULSE5)의 전압크기는 점점 증가하며, 그 전압크기의 증가량은 ISPP(Incremental Step Pulse Programming) 동작 구간 중 초기 제1 구간 동안은 제2 스텝 전압(V_STEP1)만큼 증가하며, 제1 구간 이후의 제2 구간 동안은 제2 스텝 전압(V_STEP1)보다 낮은 레벨을 갖는 제1 스텝 전압(V_STEP0)만큼 증가한다.
ISPP(Incremental Step Pulse Programming) 동작을 통해서, 제1 메모리 셀 그룹(CELL A)은 제1 프로그래밍 레벨로 프로그래밍 되며, 제2 메모리 셀 그룹(CELL B)은 제2 프로그래밍 레벨로 프로그래밍 된다. 이때, 제1 메모리 셀 그룹(CELL A)의 프로그래밍 레벨 이동거리는 제2 메모리 셀 그룹(CELL B)의 프로그래밍 레벨 이동거리보다 더 길다.
한편, 제2 스텝 전압(V_STEP1)은 제1 스텝 전압(V_STEP0)보다 더 높은 레벨을 갖는 전압이다. 따라서 제1 구간동안에는 전압레벨의 증가량이 큰 프로그래밍 펄스(Programming Pulse)가 공급되므로, 프로그래밍 속도가 더 빨라진다. 한편, 더욱 높은 전압레벨의 프로그래밍 펄스(Programming Pulse)에 의해서 메모리 셀의 임계전압 분포가 나빠지는 것을 방지하기 위해서, 제1 메모리 셀 그룹(CELL A)의 비트라인에는 제1 바이어스 전압(0V)을 인가하고, 제2 메모리 셀 그룹(CELL B)의 비트라인에는 제2 바이어스 전압(aV)을 인가한다. 참고적으로 본 실시예에서 제1 바이어스 전압(0V)은 접지전압(VSS) 이라고 가정하고, 제2 바이어스 전압(aV)은 접지전압(VSS)보다 높은 전압이라고 가정한다. 또한, 프로그래밍 레벨 이동거리가 상대적으로 긴 제1 메모리 셀 그룹(CELL A)의 일부 메모리 셀이 제1 프로그래밍 레벨에 도달하기 시작하면, 제2 구간이 시작된 것이므로, 제1 구간의 제2 스텝 전압(V_STEP1)에 비해서 낮은 전압레벨을 갖는 제1 스텝 전압(V_STEP0)만큼 프로그래밍 펄스(Programming Pulse)의 전압레벨을 상승시킨다.
상대적으로 프로그래밍 레벨 이동거리가 짧은 제2 메모리 셀 그룹(CELL B)의 비트라인에는 더 높은 전압레벨의 제2 바이어스 전압(aV)이 인가되므로, 제2 메모리 셀 그룹(CELL B)의 프로그래밍 속도가 느려진다. 따라서 제1 메모리 셀 그룹(CELL A) 및 제2 메모리 셀 그룹(CELL B)의 프로그래밍 속도는 비슷하게 된다. 또한, 프로그래밍 펄스(Programming Pulse)의 증가량을 제2 구간에서 억제하여 제1 메모리 셀 그룹(CELL A)의 임계전압 분포가 넓어지는 것을 최대한 억제한다.
따라서 제1 메모리 셀 그룹(CELL A)의 임계전압 분포가 넓어지는 것이 최대한 억제된 상태에서, 제2 메모리 셀 그룹(CELL B)의 임계전압 분포가 더욱 좁아지므로 전체적인 임계전압 분포는 향상되고, 간섭현상은 감소한다.
상술한 바와 같이, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 프로그래밍 방법은, 제1 프로그래밍 레벨로 프로그래밍 되는 제1 메모리 셀 그룹의 비트라인에 제1 바이어스 전압을 인가하고, 제2 프로그래밍 레벨로 프로그래밍 되는 제2 메모리 셀 그룹의 비트라인에 제1 바이어스 전압보다 더 높은 전압레벨을 갖는 제2 바이어스 전압을 인가하는 단계와, ISPP(Incremental Step Pulse Programming) 동작 구간 동안, 순차적으로 인가되는 복수의 프로그래밍 펄스의 전압크기를 점점 증가시킴에 있어서, ISPP(Incremental Step Pulse Programming) 동작 구간 중 초기 제1 구간 동안은 제1 스텝 전압만큼 증가시키며, 제1 구간 이후의 제2 구간 동안은 제1 스텝 전압보다 낮은 레벨을 갖는 제2 스텝 전압만큼 증가시키는 단계를 포함한다. 이때, 제1 메모리 셀 그룹의 프로그래밍 레벨 이동거리는 제2 메모리 셀 그룹의 프로그래밍 레벨 이동거리보다 더 길다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (6)

  1. ISPP(Incremental Step Pulse Programming) 동작을 수행하는 단계에 있어서,
    제1 프로그래밍 레벨로 프로그래밍 되는 제1 메모리 셀 그룹의 비트라인에 제1 바이어스 전압을 인가하고, 제2 프로그래밍 레벨로 프로그래밍 되는 제2 메모리 셀 그룹의 비트라인에 상기 제1 바이어스 전압보다 더 높은 전압레벨을 갖는 제2 바이어스 전압을 인가하는 단계; 및
    상기 ISPP(Incremental Step Pulse Programming) 동작 구간 동안, 프로그래밍 동작이 진행됨에 따라 순차적으로 인가되는 복수의 프로그래밍 펄스의 전압크기를 점점 증가시키는 단계;를 포함하며,
    상기 제1 메모리 셀 그룹의 프로그래밍 레벨 이동거리는 상기 제2 메모리 셀 그룹의 프로그래밍 레벨 이동거리보다 더 긴 것을 특징으로 하는 비휘발성 메모리 장치의 프로그래밍 방법.
  2. 제1항에 있어서,
    상기 제1 바이어스 전압의 전압레벨은 접지전압 레벨이며, 상기 제2 바이어스 전압의 전압레벨은 상기 접지전압 보다 더 높은 레벨을 갖는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그래밍 방법.
  3. 제1항에 있어서,
    순차적으로 인가되는 상기 복수의 프로그래밍 펄스 사이마다 프로그래밍 검증 펄스를 인가하는 단계를 더 포함하는 비휘발성 메모리 장치의 프로그래밍 방법.
  4. ISPP(Incremental Step Pulse Programming) 동작을 수행하는 단계에 있어서,
    제1 프로그래밍 레벨로 프로그래밍 되는 제1 메모리 셀 그룹의 비트라인에 제1 바이어스 전압을 인가하고, 제2 프로그래밍 레벨로 프로그래밍 되는 제2 메모리 셀 그룹의 비트라인에 상기 제1 바이어스 전압보다 더 높은 전압레벨을 갖는 제2 바이어스 전압을 인가하는 단계; 및
    상기 ISPP(Incremental Step Pulse Programming) 동작 구간 동안, 순차적으로 인가되는 복수의 프로그래밍 펄스의 전압크기를 점점 증가시킴에 있어서, 상기 ISPP(Incremental Step Pulse Programming) 동작 구간 중 초기 제1 구간 동안은 제1 스텝 전압만큼 증가시키며, 상기 제1 구간 이후의 제2 구간 동안은 상기 제1 스텝 전압보다 낮은 레벨을 갖는 제2 스텝 전압만큼 증가시키는 단계;를 포함하며,
    상기 제1 메모리 셀 그룹의 프로그래밍 레벨 이동거리는 상기 제2 메모리 셀 그룹의 프로그래밍 레벨 이동거리보다 더 긴 것을 특징으로 하는 비휘발성 메모리 장치의 프로그래밍 방법.
  5. 제4항에 있어서,
    상기 제1 바이어스 전압의 전압레벨은 접지전압 레벨이며, 상기 제2 바이어스 전압의 전압레벨은 상기 접지전압 보다 더 높은 레벨을 갖는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그래밍 방법.
  6. 제4항에 있어서,
    순차적으로 인가되는 상기 복수의 프로그래밍 펄스 사이마다 프로그래밍 검증 펄스를 인가하는 단계를 더 포함하는 비휘발성 메모리 장치의 프로그래밍 방법.
KR1020100119816A 2010-11-29 2010-11-29 비휘발성 메모리 장치의 프로그래밍 방법 KR20120058157A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100119816A KR20120058157A (ko) 2010-11-29 2010-11-29 비휘발성 메모리 장치의 프로그래밍 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100119816A KR20120058157A (ko) 2010-11-29 2010-11-29 비휘발성 메모리 장치의 프로그래밍 방법

Publications (1)

Publication Number Publication Date
KR20120058157A true KR20120058157A (ko) 2012-06-07

Family

ID=46609824

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100119816A KR20120058157A (ko) 2010-11-29 2010-11-29 비휘발성 메모리 장치의 프로그래밍 방법

Country Status (1)

Country Link
KR (1) KR20120058157A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107025943A (zh) * 2015-10-30 2017-08-08 爱思开海力士有限公司 用于闪速存储器的增量阶跃脉冲编程的自适应方案
US11532360B2 (en) 2020-07-27 2022-12-20 SK Hynix Inc. Memory system, memory device, and method for operating memory device
US11901022B2 (en) 2021-09-13 2024-02-13 SK Hynix Inc. Nonvolatile memory device performing incremental step pulse program operation and operating method thereof

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107025943A (zh) * 2015-10-30 2017-08-08 爱思开海力士有限公司 用于闪速存储器的增量阶跃脉冲编程的自适应方案
CN107025943B (zh) * 2015-10-30 2020-11-06 爱思开海力士有限公司 用于闪速存储器的增量阶跃脉冲编程的自适应方法
US11532360B2 (en) 2020-07-27 2022-12-20 SK Hynix Inc. Memory system, memory device, and method for operating memory device
US11901022B2 (en) 2021-09-13 2024-02-13 SK Hynix Inc. Nonvolatile memory device performing incremental step pulse program operation and operating method thereof

Similar Documents

Publication Publication Date Title
KR101448851B1 (ko) 비휘발성 메모리 장치에서의 프로그래밍 방법
CN103081015B (zh) 利用位线电压逐步增加来对非易失性存储器进行编程
KR101929091B1 (ko) 3d 비휘발성 메모리를 위한 동적 소거 전압 스텝 사이즈 선택
US7907452B2 (en) Non-volatile memory cell programming method
KR101198515B1 (ko) 반도체 메모리 소자의 동작 방법
KR100771520B1 (ko) 플래시 메모리 장치 및 그것의 프로그램 방법
US7518931B2 (en) Method of monitoring an erase threshold voltage distribution in a NAND flash memory device
US20070081388A1 (en) Program method of flash memory device
KR20120092911A (ko) 반도체 메모리 장치 및 데이터 소거 방법
KR101069004B1 (ko) 플래시 메모리 소자의 프로그램 방법
KR20130139598A (ko) 반도체 메모리 장치 및 이의 동작 방법
JP2009043391A (ja) フラッシュメモリ素子のプログラム方法
KR20120058157A (ko) 비휘발성 메모리 장치의 프로그래밍 방법
KR20070057716A (ko) 멀티 레벨 셀을 갖는 플래시 메모리 장치의 프로그램 방법
CN111081303B (zh) 存储器编程方法、装置、电子设备及计算机可读存储介质
KR100898689B1 (ko) 낸드 플래시 메모리 장치의 프로그램 방법
KR20100055101A (ko) 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR20080089075A (ko) 반도체 플래시 메모리 장치의 구동방법
KR20110001701A (ko) 낸드형 플래시 메모리소자의 프로그램 방법
KR100936877B1 (ko) 플래시 소자의 소거 문턱전압 제어 방법
KR101005145B1 (ko) 불휘발성 메모리 소자의 프로그램 방법
KR20110131755A (ko) 비휘발성 메모리 장치의 프로그래밍 방법
KR20120086939A (ko) 반도체 시스템 및 데이터 프로그래밍 방법
KR20100013961A (ko) 플래시 소자의 소거 및 프로그램 동작 방법
KR20090096862A (ko) 불휘발성 메모리 장치의 프로그램 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination