KR20120048914A - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

Info

Publication number
KR20120048914A
KR20120048914A KR1020100110389A KR20100110389A KR20120048914A KR 20120048914 A KR20120048914 A KR 20120048914A KR 1020100110389 A KR1020100110389 A KR 1020100110389A KR 20100110389 A KR20100110389 A KR 20100110389A KR 20120048914 A KR20120048914 A KR 20120048914A
Authority
KR
South Korea
Prior art keywords
wiring
forming
region
via plug
interlayer insulating
Prior art date
Application number
KR1020100110389A
Other languages
English (en)
Other versions
KR101179022B1 (ko
Inventor
신용철
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100110389A priority Critical patent/KR101179022B1/ko
Priority to US13/290,379 priority patent/US9768114B2/en
Publication of KR20120048914A publication Critical patent/KR20120048914A/ko
Application granted granted Critical
Publication of KR101179022B1 publication Critical patent/KR101179022B1/ko
Priority to US15/682,214 priority patent/US10211152B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 소자는 반도체 기판 상에 서로 평행하게 형성된 제1 및 제2 배선들과, 제1 및 제2 배선들 사이에 평행하게 형성된 다수의 제3 배선들을 포함하는 제1 배선 그룹과, 제1 및 제2 배선들 사이에 평행하게 형성된 다수의 제4 배선들을 포함하는 제2 배선 그룹과, 제1 배선과 각각 인접한 제1 배선 그룹의 제3 배선 및 제2 배선 그룹의 제4 배선을 연결하기 위한 제1 연결 배선 구조, 및 제2 배선과 각각 인접한 제1 배선 그룹의 제3 배선 및 제2 배선 그룹의 제4 배선을 연결하기 위한 제2 연결 배선 구조를 포함한다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method of manufacturing the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 특히 미세 패턴을 이용한 반도체 소자 및 이의 제조 방법에 관한 것이다.
집적도를 높이기 위해서는 반도체 소자를 형성하기 위한 패턴의 폭이 좁아져야 하지만, 패턴들(예, 식각 마스크 패턴들 또는 도전성 패턴들)의 간격도 좁아져야 한다. 패턴들의 최소 간격은 노광 장비의 해상도에 따라 결정된다.
최근 들어, 노광 장비에서 구현할 수 있는 최소 간격으로 패턴들을 형성한 후 패턴들 사이에 추가로 패턴을 형성하는 더블 패터닝 방식의 미세 패턴 형성 방법이 제안되고 있다. 이러한 방식은 노광 장비에서 정의할 수 있는 최소 패턴 간격의 1/2 간격으로 패턴들을 형성할 수 있다.
더블 패터닝 방식으로 패턴들을 형성하는 경우, 패턴들은 라인 형태로 평행하게 형성된다. 그리고, 일부 패턴은 중간 부분에서 단선되도록 식각되어야 한다. 하지만, 패턴들의 간격이 너무 좁아서 하나의 패턴만을 선택적으로 식각할 수 없으며 주변 패턴까지 함께 식각되는 문제가 발생한다.
본 발명의 실시예는 다수의 패턴들 중 식각을 위해 선택된 패턴과 주변 패턴들을 함께 식각하고 식각에 의해 단선된 주변 패턴들은 단선된 주변 패턴들의 상부나 하부에 위치하는 배선들을 이용하여 연결시킴으로써, 미세 패턴들의 선택적으로 단선시키거나 연결시킬 수 있다. 또한, 단선되어 2개 이상으로 나누어진 패턴들을 모두 반도체 소자의 제조 공정에 사용함으로써 미세 패턴의 활용성을 높일 수 있다.
본 발명의 실시예에 따른 반도체 소자는 반도체 기판 상에 서로 평행하게 형성된 제1 배선 및 제2 배선과, 제1 배선 및 제2 배선 사이에 평행하게 형성된 다수의 제3 배선들을 포함하는 제1 배선 그룹과, 제1 배선 및 제2 배선 사이에 평행하게 형성된 다수의 제4 배선들을 포함하는 제2 배선 그룹과, 제1 배선과 각각 인접한 제1 배선 그룹의 제3 배선 및 제2 배선 그룹의 제4 배선을 연결하기 위한 제1 연결 배선 구조, 및 제2 배선과 각각 인접한 제1 배선 그룹의 제3 배선 및 제2 배선 그룹의 제4 배선을 연결하기 위한 제2 연결 배선 구조를 포함한다.
제1 연결 배선 구조 또는 제2 연결 배선 구조는, 반도체 기판과 제3 배선 사이에 형성되며 상부가 제3 배선과 연결되는 제1 비아 플러그와, 반도체 기판과 제4 배선 사이에 형성되며 상부가 제4 배선과 연결되는 제2 비아 플러그, 및 제1 및 제2 비아 플러그들의 하부를 서로 연결시키기 위한 제1 전도성 패드를 포함할 수 있다.
제1 연결 배선 구조 또는 제2 연결 배선 구조는, 제3 배선 상에 형성된 제1 비아 플러그와, 제4 배선 상에 형성된 제2 비아 플러그, 및 제1 및 제2 비아 플러그들의 상부를 서로 연결시키기 위한 제1 전도성 패드를 포함할 수 있다.
반도체 기판에 형성된 트랜지스터와, 제1 배선 및 제2 배선과 인접하지 않는 제1 배선 그룹의 제3 배선을 트랜지스터의 소오스와 연결하기 위한 제3 연결 배선 구조, 및 제1 배선 및 제2 배선과 인접하지 않는 제2 배선 그룹의 제4 배선을 트랜지스터의 드레인과 연결하기 위한 제4 연결 배선 구조를 더 포함할 수 있다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 일렬로 정의된 제1 배선 예정 영역 및 제2 배선 예정 영역에 각각 형성된 제1 비아 플러그 및 제2 비아 플러그, 제1 배선 예정 영역 및 제2 배선 예정 영역과 각각 평행하게 정의된 제3 배선 예정 영역 및 제4 배선 예정 영역에 제1 전도성 패드를 통해 하부가 서로 연결되는 제3 비아 플러그 및 제4 비아 플러그가 각각 형성된 반도체 기판이 제공되는 단계와, 제1 비아 플러그 내지 제4 비아 플러그를 포함한 전체 구조 상에 제3 층간 절연막을 형성하는 단계와, 제3 층간 절연막 상에 교대로 배치되는 라인 형태의 제1 보조 패턴 및 제2 보조 패턴을 포함하며 제1 배선 예정 영역 내지 제4 배선 예정 영역을 노출시키는 제1 식각 마스크 패턴을 형성하는 단계와, 제1 배선 예정 영역 및 제2 배선 예정 영역 사이와 제3 배선 예정 영역 및 제4 배선 예정 영역 사이의 제1 식각 마스크 패턴 및 제3 층간 절연막 상부에 제2 식각 마스크 패턴을 형성하는 단계와, 제1 식각 마스크 패턴 및 제2 식각 마스크 패턴을 이용한 식각 공정으로 제1 배선 예정 영역 내지 제4 배선 예정 영역의 제3 층간 절연막에 제1 비아 플러그 내지 제4 비아 플러그를 각각 노출시키는 제1 트렌치 내지 제4 트렌치를 포함하는 다수의 트렌치들을 형성하는 단계, 및 다수의 트렌치들 내에 제1 비아 플러그 내지 제4 비아 플러그와 각각 연결되는 제1 배선 내지 제4 배선을 포함하는 다수의 배선들을 형성하는 단계를 포함한다.
반도체 기판이 제공되는 단계에서, 제3 배선 예정 영역은 제1 배선 예정 영역의 양측에 각각 정의되고, 제4 배선 예정 영역은 제2 배선 예정 영역의 양측에 각각 정의될 수 있다.
반도체 기판이 제공되는 단계에서, 제1 비아 플러그 및 제2 비아 플러그가 소오스 및 드레인에 각각 연결되는 트랜지스터가 반도체 기판에 더 형성되고, 트랜지스터 상에서 제1 전도성 패드를 통해 제3 비아 플러그 및 제4 비아 플러그의 하부가 서로 각각 연결될 수 있다.
제1 내지 제4 비아 플러그들이 형성된 반도체 기판이 제공되는 단계는, 반도체 기판 상에 소스 및 드레인을 포함하는 트랜지스터를 형성하는 단계와, 트랜지스터를 포함한 반도체 기판 상에 제1 층간 절연막을 형성한 후, 제1 층간 절연막을 통해 소스 및 드레인과 각각 연결되는 제1 콘택 플러그 및 제2 콘택 플러그를 형성하는 단계와, 제1 콘택 플러그 및 제2 콘택 플러그와 각각 연결되는 제2 전도성 패드 및 제3 전도성 패드와 제1 층간 절연막 상에 제1 전도성 패드를 형성하는 단계, 및 제1 전도성 패드 내지 제3 전도성 패드를 포함한 전체 구조 상에 제2 층간 절연막을 형성한 후, 제2 층간 절연막을 통해 제2 전도성 패드 및 제3 전도성 패드와 각각 연결되는 제1 비아 플러그 및 제2 비아 플러그와, 하부가 제1 전도성 패드들을 통해 각각 연결되는 제3 비아 플러그들 및 제4 비아 플러그들를 형성하는 단계를 포함할 수 있다.
제1 내지 제4 비아 플러그들이 형성된 반도체 기판이 제공되는 단계는, 반도체 기판의 셀 영역에는 드레인 셀렉트 트랜지스터, 소스 셀렉트 트랜지스터 및 메모리 셀이 형성되고, 주변 회로 영역에는 트랜지스터가 형성되는 단계와, 셀 영역 및 주변 회로 영역을 포함한 반도체 기판 상에 제1 층간 절연막을 형성한 후, 제1 층간 절연막을 통해 트랜지스터의 소스 및 드레인과 각각 연결되는 제1 콘택 플러그 및 제2 콘택 플러그, 및 소스 셀렉트 트랜지스터의 소스와 연결되는 제3 콘택 플러그를 형성하는 단계와, 제1 콘택 플러그 내지 제3 콘택 플러그와 각각 연결되는 제2 전도성 패드 내지 제4 전도성 패드와 제1 층간 절연막 상에 제1 전도성 패드를 형성하는 단계와, 및 제1 내지 제4 전도성 패드들을 포함한 전체 구조 상에 제2 층간 절연막을 형성한 후, 제2 층간 절연막을 통해 제2 전도성 패드 및 제3 전도성 패드와 각각 연결되는 제1 비아 플러그 및 제2 비아 플러그와, 하부가 제1 전도성 패드들을 통해 서로 연결되는 제3 비아 플러그 및 제4 비아 플러그를 형성하는 단계를 포함할 수 있다.
제1 전도성 패드는 트랜지스터의 게이트 상부에 해당하는 영역에 형성될 수 있다.
제3 비아 플러그 및 제4 비아 플러그를 형성할 때 드레인 셀렉트 트랜지스터의 드레인과 연결되는 비트라인 콘택 플러그가 형성될 수 있다.
제1 배선 내지 제4 배선 중 제2 배선은 제2 비아 플러그와 비트라인 콘택 플러그를 연결시키도록 형성될 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 일렬로 정의된 제1 배선 예정 영역 및 제2 배선 예정 영역, 제1 배선 예정 영역과 평행하게 정의된 제3 배선 예정 영역, 제2 배선 예정 영역과 평행하게 정의된 제4 배선 예정 영역을 포함하고, 제1 배선 예정 영역 및 제2 배선 예정 영역에 제1 비아 플러그 및 제2 비아 플러그가 각각 형성된 반도체 기판이 제공되는 단계와, 제1 비아 플러그 및 제2 비아 플러그를 포함하는 반도체 기판 상에 제3 층간 절연막을 형성하는 단계와, 제3 층간 절연막 상에 교대로 배치되는 라인 형태의 제1 보조 패턴 및 제2 보조 패턴을 포함하고, 제1 배선 예정 영역 내지 제4 배선 예정 영역을 노출시키는 제1 식각 마스크 패턴을 형성하는 단계와, 제1 배선 예정 영역 및 제2 배선 예정 영역 사이와 제3 배선 예정 영역 및 제4 배선 예정 영역 사이의 제1 식각 마스크 패턴 및 제3 층간 절연막 상부에 제2 식각 마스크 패턴을 형성하는 단계와, 제1 식각 마스크 패턴 및 제2 식각 마스크 패턴을 이용한 식각 공정으로 제1 배선 예정 영역 내지 제4 배선 예정 영역의 제3 층간 절연막에 제1 비아 플러그 및 제2 비아 플러그를 각각 노출시키는 제1 트렌치 및 제2 트렌치를 포함하는 다수의 트렌치들을 형성하는 단계와, 다수의 트렌치들 내에 제1 비아 플러그 및 제2 비아 플러그와 각각 연결되는 제1 배선 및 제2 배선을 포함하는 다수의 배선들을 형성하는 단계와, 다수의 배선들을 포함한 전체 구조 상에 제4 층간 절연막을 형성한 후, 제3 배선 예정 영역 및 제4 배선 예정 영역에 형성된 제3 배선 및 제4 배선과 제4 층간 절연막을 통해 각각 연결되는 제3 비아 플러그 및 제4 비아 플러그를 형성하는 단계, 및 제3 비아 플러그 및 제4 비아 플러그를 서로 연결하기 위한 제1 전도성 패드를 형성하는 단계를 포함한다.
반도체 기판이 제공되는 단계에서, 제3 배선 예정 영역은 제1 배선 예정 영역의 양측에 각각 정의되고, 제4 배선 예정 영역은 제2 배선 예정 영역의 양측에 각각 정의될 수 있다.
제1 비아 플러그 및 제2 비아 플러그가 소오스 및 드레인에 각각 연결되는 트랜지스터가 반도체 기판에 더 형성되고, 트랜지스터 상에서 제1 전도성 패드를 통해 제3 비아 플러그 및 제4 비아 플러그가 서로 연결될 수 있다.
제1 비아 플러그 및 제2 비아 플러그가 형성된 반도체 기판에 제공되는 단계는, 반도체 기판의 셀 영역에는 드레인 셀렉트 트랜지스터, 소스 셀렉트 트랜지스터 및 메모리 셀이 형성되고, 주변 회로 영역에는 트랜지스터가 형성되는 단계와, 셀 영역 및 주변 회로 영역을 포함한 반도체 기판 상에 제1 층간 절연막을 형성한 후, 제1 층간 절연막을 통해 트랜지스터의 소스 및 드레인과 각각 연결되는 제1 콘택 플러그 및 제2 콘택 플러그와, 소스 셀렉트 트랜지스터의 소스와 연결되는 제3 콘택 플러그를 형성하는 단계와, 제1 콘택 플러그 내지 제3 콘택 플러그와 각각 연결되는 제2 전도성 패드 내지 제4 전도성 패드를 제1 층간 절연막 상에 형성하는 단계, 및 제2 전도성 패드 내지 제4 전도성 패드를 포함한 전체 구조 상에 제2 층간 절연막을 형성한 후, 제2 층간 절연막을 통해 제2 전도성 패드 및 제3 전도성 패드와 각각 연결되는 제1 비아 플러그 및 제2 비아 플러그를 형성하는 단계를 포함할 수 있다.
제1 비아 플러그 및 제2 비아 플러그를 형성할 때 드레인 셀렉트 트랜지스터의 드레인과 연결되는 비트라인 콘택 플러그가 형성될 수 있다.
다수의 배선들 중 제2 배선은 제2 비아 플러그와 비트라인 콘택 플러그를 연결시키도록 형성될 수 있다.
제1 식각 마스크 패턴을 형성하는 단계는, 제3 층간 절연막 상에 라인 형태의 제1 보조 패턴들을 평행하게 형성하는 단계와, 제1 보조 패턴들의 표면 및 제1 층간 절연막의 표면에 희생막을 형성하는 단계와, 제1 보조 패턴들 사이의 희생막 상에 제2 보조 패턴을 형성하는 단계, 및 제1 및 제2 보조 패턴들 사이의 희생막을 제거하는 단계를 포함한다.
제2 식각 마스크 패턴은 2개의 제1 보조 패턴들과 2개의 보조 패턴들을 덮도록 형성될 수 있다.
본 발명의 실시예는 다수의 패턴들 중 식각을 위해 선택된 패턴과 주변 패턴들을 함께 식각하고 식각에 의해 단선된 주변 패턴들은 단선된 주변 패턴들의 상부나 하부에 위치하는 배선들을 이용하여 연결시킴으로써, 미세 패턴들의 선택적으로 단선시키거나 연결시킬 수 있다. 또한, 단선되어 2개 이상으로 나누어진 패턴들을 모두 반도체 소자의 제조 공정에 사용함으로써 미세 패턴의 활용성을 높일 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 개념도이다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 도면들이다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 개념도이다.
도 1을 참조하면, 반도체 소자를 제조하는 과정에서 복수의 라인 패턴들을 라인 형태로 평행하게 형성해야 하는 경우가 발생된다. 이러한 라인 패턴들은 메모리 소자에서 메모리 셀들과 주변 회로들(예, 센싱 회로 또는 페이지 버퍼)을 연결하기 위해 주로 사용될 수 있다. 이하, 라인 패턴들이 NAND 플래시 메모리 소자에서 비트라인으로 사용되는 경우를 예로써 설명하기로 한다.
메모리 어레이(MA)에서 메모리 셀들은 컬럼 방향과 로우 방향으로 배열되며, 로우 방향의 메모리 셀들은 동일한 워드라인(미도시)에 연결되고, 컬럼 방향의 메모리 셀들은 동일한 비트 라인에 연결된다.
메모리 소자의 집적도를 높이기 위해서는 메모리 셀의 사이즈가 작아져야 하며, 그에 따라 비트 라인들의 간격도 좁아져야 한다. 비트 라인들의 간격은 노광 장비의 해상도에 따라 결정되므로, 노광 장비에서 정의할 수 있는 패턴들의 간격보다 더 좁은 간격으로 비트 라인들의 간격을 설정할 수 없다. 비트 라인들의 간격을 보다 더 좁히기 위하여 더블 패터닝 방법이 제안되고 있다. 더블 패터닝 방법을 이용한 미세 패턴 형성 방법은 후술하기로 한다. 더블 패터닝 방법을 이용할 경우, 노광 장비에서 정의할 수 있는 패턴들의 간격보다 더 좁은 간격으로 비트 라인들을 형성할 수 있다.
이렇한 비트 라인들은 수천 개가 구비되고, 서로 인접한 이븐 비트라인과 오드 비트라인을 포함하는 한쌍의 비트라인들이 페이지 버퍼들(PB0~PB1024)과 각각 연결된다. 하나의 비트라인마다 하나의 페이지 버퍼가 연결될 수도 있다. 또한, 페이지 버퍼들(PB0~PB1023)은 메모리 어레이(MA)의 하측에 배치되거나, 둘로 나눠져 상측과 하측에 각각 배치될 수도 있다.
한편, 페이지 버퍼의 사이즈가 크기 때문에 페이지 버퍼들을 비트라인들과 교차하는 방향(로우 방향 또는 워드라인 방향)으로 일렬로 배열할 수 없다. 이로 인해, 페이지 버퍼들을 여러 그룹으로 나누고, 각 그룹의 첫 번째 페이지 버퍼들(PB0,..., PB992)은 메모리 어레이(MA)와 가장 가까운 첫 번째 라인에 배치한다. 그리고, 각 그룹의 두 번째 페이지 버퍼들(PB1,...,PB993)은 메모리 어레이(MA)에서 첫 번째 라인보다 더 먼 두 번째 라인에 배치한다. 각 그룹에 32개의 페이지 버퍼들(PB0~PB31)이 포함되는 경우, 각 그룹의 마지막 번째 페이지 버퍼들(PB31,...PB1023)은 메모리 어레이(MA)에서 가장 먼 32번째 라인에 배치된다. 이렇게 페이지 버퍼들(PB0 내지 PB1023)이 규칙적으로 정해진 개수만큼씩 비스듬히 배치된다. 또한, 페이지 버퍼(PBb)와 인접한 페이지 버퍼들(PBa, PBc)은 비트라인들(BLa, BLb, BLc)의 간격만큼씩 어긋나게 서로 다른 라인들에 배치된다.
각각의 페이지 버퍼의 사이즈는 비트라이들의 간격보다 크기 때문에, 페이지 버퍼(PBb)와 연결되는 비트라인(BLb)은 메모리 어레이(MA)와 더 가깝게 배치된 다른 페이지 버퍼(PBa)의 상부를 통과하게 된다. 편의상 페이지 버퍼를 작게 도시하였으나, 비트라인들의 간격이 좁고 페이지 버퍼의 사이즈가 크기 때문에 적어도 32개 이상의 비트라인들(BL0~BL31)이 하나의 페이지 버퍼(PBb) 또는 페이지 버퍼의 고전압 트랜지스터의 상부를 통과하게 된다.
비트 라인들(BLs)은 더블 패터닝 방법으로 형성되기 때문에 간격이 아주 좁다. 따라서, 페이지 버퍼(PBb)와 연결된 부분에서 비트라인(BLb)을 끊기 위한 식각 공정 시 비트라인(BLb)만 선택적으로 식각하기가 어렵다. 즉, 비트라인(BLb)을 식각하는 경우, 주변의 비트라인들(BLa, BLc)이 함께 식각되어 단선될 수 있다.
비트 라인들(BLs)은 절연막에 트렌치들을 형성한 후 트렌치들의 내부를 도전성 물질로 채우는 다마신 방법으로 형성될 수도 있다. 비트라인들의 간격을 좁히기 위해 더블 패터닝 방법으로 형성된 식각 마스크를 이용하는 절연막의 식각 공정으로 비트라인들이 형성될 영역을 정의하는 트렌치들을 형성할 수 있다. 비트라인의 특정 부위를 끊기 위해서는 비트라인이 끊어지는 부분에서 트렌치가 분리되도록 식각 공정을 실시해야 한다. 이 경우, 트렌치들이 더블 패터닝 방법으로 형성되기 때문에 하나의 트렌치만 분리되도록 식각 마스크를 형성하기가 어렵다. 즉, 트렌치를 분리시키기 위한 식각 마스크가 주변의 트렌치에도 영향을 주기 때문에, 트렌치를 형성하기 위한 절연막의 식각 공정 시 인접한 트렌치들도 분리되도록 형성될 수 있다. 따라서, 이러한 문제점이 해결되어야 한다.
한편, 더블 패터닝 방법의 특성상 비트라인들을 서로 다른 길이로 형성하기 힘들고 모든 비트 라인들(BLs)이 동일한 길이로 형성되기 때문에, 메모리 어레이(MA)와 페이지 버퍼의 거리가 가까울수록 메모리 셀과 페이지 버퍼를 연결하고 남는 비트라인의 길이가 길어진다. 남는 비트라인은 다른 트랜지스터들의 배선으로 사용할 수 있다.
이하, 반도체 소자의 제조 방법을 설명하기로 한다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 도면들이다.
도 2a 및 도 2b를 참조하면, 게이트(G), 소스(S) 및 드레인(D)을 포함하는 트랜지스터가 형성된다. 트랜지스터는 페이지 버퍼 내에서 비트라인(BLb1)과 직접 연결되는 트랜지스터가 될 수 있다. 이러한 트랜지스터가 고전압 트랜지스터인 경우, 사이즈가 크기 때문에 수많은 비트라인용 배선들(BL0~BL31)이 트랜지스터의 상부를 통과하게 된다.
배선들 중 하나의 선택된 배선(BLB)이 메모리 셀과 트랜지스터의 드레인 영역(D)을 연결하기 위한 비트라인(BLb1)으로 사용된다. 이때, 선택된 배선(BLB)의 필요한 부분만 메모리 셀과 드레인 영역(D)을 연결하기 위한 비트라인(BLb1)으로 사용하기 위하여, 불필요하게 연장되는 부분(BLb2)이 분리되도록 비트라인용 배선(BLB)을 형성한다. 비트라인(BLb1)은 상부 콘택 플러그(MC1), 하부 배선(MT0) 및 하부 콘택 플러그(MC0)를 통해 드레인 영역(D)에 연결된다. 그리고, 선택된 배선(BLB)의 분리된 부분(BLb2)은 상부 콘택 플러그(MC1), 하부 배선(MT0) 및 하부 콘택 플러그(MC0)를 통해 트랜지스터의 소스 영역(S)과 다른 반도체 소자를 연결시키는 배선으로 사용할 수 있다.
이때, 배선들 사이의 간격이 좁기 때문에, 선택된 배선(BLB)만 분리되도록 형성하기 어렵다. 따라서, 적어도 3개 이상의 배선(BLA, BLB, BLC)을 함께 분리한다. 예를 들어, 배선 또는 비트라인(BLB)을 분리하여 형성하는 경우 양쪽에 인접한 배선 또는 비트라인들(BLA, BLC)도 분리하여 형성한다. 그리고, 분리된 배선들(BLa1, BLa2, BLc1, BLc2)은 상부 콘택 플러그들(MC1) 및 하부 배선(MT0)을 이용하여 연결한다. 하부 배선(MT0)은 상부 배선들(BL0~BL31)보다 넓은 폭과 간격으로 형성할 수 있다. 이러한 하부 배선들(MT0)은 주변 소자들의 배선을 형성하는 과정에서 형성할 수 있다. 예를 들어, 소스 셀렉트 라인들 사이에 형성되는 소스 콘택 플러그의 전도성 패드를 형성할 때 함께 형성될 수 있다. 구체적인 내용은 후술하기로 한다.
상기의 구조를 살펴보면, 반도체 기판 상에 제1 및 제2 배선들(BLd, BLe)이 서로 평행하게 형성된다. 제1 및 제2 배선들(BLd, BLe) 사이에는 평행하게 형성된 다수의 제3 배선들(BLa1, BLb1, BLc1)을 포함하는 제1 배선 그룹이 배치된다. 또한, 제1 및 제2 배선들(BLd, BLe) 사이에는 평행하게 형성된 다수의 제4 배선들(BLa2, BLb2, BLc2)을 포함하는 제2 배선 그룹이 배치된다.
제1 및 제2 배선 그룹들의 하부에는 제1 배선(BLd)과 각각 인접한 제1 배선 그룹의 제3 배선(BLa1) 및 제2 배선 그룹의 제4 배선(BLa2)을 연결하기 위한 제1 연결 배선 구조(Mc1, MT0)가 형성된다. 또한, 제1 및 제2 배선 그룹들의 하부에는 제2 배선(BLd)과 각각 인접한 제1 배선 그룹의 제3 배선(BLc1) 및 제2 배선 그룹의 제4 배선(BLc2)을 연결하기 위한 제1 연결 배선 구조(Mc1, MT0)가 형성된다.
구체적으로, 제1 및 제2 연결 배선 구조는 반도체 기판과 제3 배선(BLa1 또는 BLc1) 사이에 형성되며 상부가 제3 배선(BLa1 또는 BLc1)과 연결되는 제1 비아 플러그(Mc1)와, 반도체 기판 및 제4 배선(BLa2 또는 BLc2) 사이에 형성되며 상부가 제4 배선(BLa2 또는 BLc2)과 연결되는 제2 비아 플러그(Mc1), 및 제1 및 제2 비아 플러그들(MC1)의 하부를 서로 연결시키기 위한 제1 전도성 패드(MT0)를 각각 포함한다.
한편, 반도체 기판에는 트랜지스터가 형성된다. 또한, 제1 및 제2 배선들(BLd, BLe)과 인접하지 않는 제1 배선 그룹의 제3 배선(BLb1)을 트랜지스터의 소오스와 연결하기 위한 제3 연결 배선 구조(도 3a의 314, 316a, 318, 320), 및 제1 및 제2 배선들(BLd, BLe)과 인접하지 않는 제2 배선 그룹의 제4 배선(BLb2)을 트랜지스터의 드레인과 연결하기 위한 제4 연결 배선 구조(도 3a의 314, 316b, 318, 320)를 더 포함할 수 있다.
상기의 구조들을 포함하는 반도체 소자의 제조 방법과 관련된 실시예를 설명하면 다음과 같다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 3a를 참조하면, 평면도와 평면도를 A-A' 방향으로 절취한 상태의 단면도와, 평면도를 B-B' 방향으로 절취한 상태의 단면도와, 평면도를 C-C' 방향으로 절취한 상태의 단면도가 도시되어 있다. NAND 플래시 소자의 경우를 예로써 설명하기로 한다.
셀 영역에는 메모리 셀들이 형성되고, 주변 회로 영역에는 페이지 버퍼와 같은 주변 회로들이 형성된다. 편의상, 주변 회로 영역에는 비트라인을 통해 메모리 셀들과 연결되는 페이지 버퍼의 트랜지스터가 도시되어 있다.
구체적으로, 반도체 기판(300)의 셀 영역 상에는 터널 절연막(302a), 플로팅 게이트(304), 유전체막(306) 및 콘트롤 게이트(308a)를 포함하는 셀 게이트들(CG)이 형성된다. 메모리 셀들의 게이트들은 워드라인들(WL)이 되고, 소스 셀렉트 트랜지스터의 게이트는 소스 셀렉트 라인(SSL)이 되고, 드레인 셀렉트 트랜지스터의 게이트는 드레인 셀렉트 라인(DSL)이 된다. 라인들(WL, SSL, DSL) 사이의 반도체 기판(300)에는 접합 영역(310)이 형성된다. NAND 플래시 메모리 소자의 라인들(DSL, WL, SSL) 및 접합 영역의 배치 관계는 잘 알려져 있으므로 구체적인 설명은 생략하기로 한다.
한편, 반도체 기판(300)의 주변 회로 영역 상에는 페이지 버퍼를 구성하기 위한 트랜지스터들이 형성된다. 이 중에 비트라인과 직접 연결되는 페이지 버퍼의 트랜지스터만을 도시하였다. 트랜지스터는 고전압 트랜지스터가 될 수 있으며, 게이트 절연막(302b), 게이트(308b), 소스/드레인으로 사용하기 위한 접합 영역(310)을 포함한다.
메모리 셀들과 트랜지스터들이 형성된 반도체 기판 상에는 제1 층간 절연막(312)이 형성된다. 이어서, 소스 셀렉트 라인들(SSL) 사이의 접합 영역(300), 즉 소스 셀렉트 트랜지스터의 소스(330)와 주변 회로 영역의 소스/드레인(300)을 노출시키는 콘택홀들을 형성하고, 콘택홀들 내부에 하부 콘택 플러그(314)를 형성한다. 셀 영역에서 소스 셀렉트 라인들(SSL) 사이에 형성되는 하부 콘택 플러그(314)는 소스 콘택 플러그로써 소스 셀렉트 라인들(SSL) 사이에 소스 셀렉트 라인(SSL)과 평행한 라인 형태로 형성될 수 있다.
하부 콘택 플러그(314)를 포함한 반도체 기판(300) 상에 전도성 패드로 사용하기 위한 하부 금속 배선들(316a~316d)을 형성한다. 하부 금속 배선(316c)은 소스 콘택 플러그(312)와 연결되며 후속 공정에서 소스 콘택 플러그(312)와 연결하기 위한 상부 콘택 플러그와의 접촉 면적을 증가시키기 위하여 형성된다. 이때, 주변 회로 영역에서도 하부 금속 배선들(316a, 316b, 316d)이 형성된다. 하부 금속 배선들(316a, 316b)은 후속 공정에서 선택된 배선을 분리하고 분리된 배선들을 트랜지스터의 소스 및 드레인에 각각 연결하는데 사용하기 위해 형성된다. 또한, 선택된 배선이 분리되도록 형성될 때 인접한 배선도 분리되도록 형성되는데, 하부 금속 배선(316d)은 인접한 배선을 다시 연결시키기 위한 수단으로 사용하기 위해 형성된다.
하부 금속 배선들(316a~316d)을 포함한 전체 구조 상에 제2 층간 절연막(318)을 형성한다. 이어서, 드레인 셀렉트 라인들(DSL) 사이의 접합 영역(310)을 노출시키는 콘택홀과 주변 회로 영역의 하부 금속 배선들(316a, 316b, 316d)을 노출시키는 콘택홀들을 형성하기 위해 제2 층간 절연막(318)의 일부분을 식각한다. 그리고, 콘택홀들 내부에 비아 플러그들(320) 및 비트라인 콘택 플러그(322)를 형성한다. 비트라인 콘택 플러그(322)는 드레인 셀렉트 라인들(DSL) 사이에서 드레인 셀렉트 트랜지스터의 드레인과 연결되도록 형성된다. 하부 금속 배선(316d)은 분리된 배선을 연결하기 위해 형성되므로, 하부 금속 배선(316d)의 상에는 2개의 비아 플러그(320)가 형성된다.
여기서, 반도체 기판에는 제1 배선 예정 영역(도 3c의 336B1) 및 제2 배선 예정 영역(도 3c의 336B2)이 일렬로 정의된다. 제1 배선 예정 영역(도 3c의 336B1)과 평행하게 제3 배선 예정 영역(도 3c의 336C1)이 정의된다. 특히, 제1 배선 예정 영역(도 3c의 336B1)의 양측에 제3 배선 예정 영역들(도 3c의 336A1, 336C1)이 정의될 수 있다. 또한, 제2 배선 예정 영역(도 3c의 336B2)과 평행하게 제4 배선 예정 영역(도 3c의 336C2)이 정의된다. 특히, 제2 배선 예정 영역(도 3c의 336B2)의 양측에 제4 배선 예정 영역들(도 3c의 336A2, 336C2)이 정의될 수 있다.
제1 및 제2 배선 예정 영역들에는 제1 및 제2 비아 플러그들(320)이 각각 형성되고, 제3 및 제4 배선 예정 영역들에는 제3 및 제4 비아 플러그들(320)이 각각 형성된다.
비아 플러그들(320) 및 비트라인 콘택 플러그(322)를 포함한 전체 구조 상에 식각 대상막(324)이 형성된다. 식각 대상막(324)은 비트라인을 형성하기 위한 전도성 물질로 형성거나 제3 층간 절연막을 형성하기 위한 절연 물질로 형성될 수 있다. 이하, 식각 대상막이 제3 층간 절연막(324)인 경우를 예로써 설명하기로 한다. 이어서, 제3 층간 절연막(324)에 비트라인용 배선들이 형성될 영역을 정의하기 위한 트렌치들을 형성한다. 폭이 좁은 트렌치들을 형성하기 위하여 식각 공정 시 사용되는 식각 마스크는 더블 패터닝 방법으로 형성한다. 구체적으로 설명하면 다음과 같다.
제3 층간 절연막(324) 상에 제1 보조 패턴들(326)을 라인 형태로 평행하게 형성한다. 제1 보조 패턴들(326)은 노광 장비에서 정의할 수 있는 최소한의 간격으로 형성된다. 제1 보조 패턴들(326)의 표면 및 제3 층간 절연막(324)의 표면에 희생막(328)을 형성한다. 제1 보조 패턴(326)의 측벽에 형성되는 희생막(328)의 두께는 제1 보조 패턴(326)의 폭에 대응하는 것이 바람직하다. 이에 따라, 제1 보조 패턴들(326) 사이에는 희생막(328)에 의해 정의되는 공간들이 형성되며, 공간들 내에 제2 보조 패턴들(330)을 형성한다. 제2 보조 패턴(330)은 제1 보조 패턴(326)과 동일한 물질로 형성하는 것이 바람직하다. 제2 보조 패턴들(330)은 제1 보조 패턴들(326)과 동일한 폭으로 형성되며, 제1 보조 패턴들(326) 사이에서 희생막(328) 상에 제1 보조 패턴들(326)과 평행하게 라인 형태로 자기 정렬된다. 제1 및 제2 보조 패턴들(326, 330) 사이의 영역이 트렌치가 형성될 영역, 즉 비트라인용 배선들이 형성되는 영역에 대응한다.
도 3b를 참조하면, 제1 및 제2 보조 패턴들(326, 330) 사이의 희생막(328)을 제거한다. 이때, 제1 보조 패턴들(326) 상부의 희생막(328)도 함께 제거된다. 희생막(328)과 제1 및 제2 보조 패턴들(326, 330)은 물질이 다르기 때문에, 희생막(328)을 제거할 때 제1 및 제2 보조 패턴들(326, 330)은 식각되지 않고 잔류한다. 그리고, 희생막(328)은 제2 보조 패턴들(330) 하부에만 잔류된다. 이로써, 제3 층간 절연막(324) 상에 교대로 배치되는 라인 형태의 제1 보조 패턴(326) 및 제2 보조 패턴(330)을 포함하며 제1 배선 예정 영역 내지 상기 제4 배선 예정 영역을 노출시키는 제1 식각 마스크 패턴(326, 330)이 노광 장비에서 정의할 수 있는 최소 간격 보다 좁은 간격으로 평행하게 라인 형태로 형성된다. 제1 식각 마스크 패턴들(326, 330)의 사이는 제3 층간 절연막(324)에 트렌치가 형성될 영역(332), 즉 비트 라인으로 사용하기 위한 배선들이 형성될 영역이 된다.
이어서, 배선들을 끊기 위한 영역, 즉 라인 형태로 형성되는 트렌치를 분리하기 위한 영역마다 제2 식각 마스크 패턴들(334)이 형성된다. 제2 식각 마스크 패턴들(334)은 제1 배선 예정 영역 및 제2 배선 예정 영역의 사이와 제3 배선 예정 영역 및 제4 배선 예정 영역의 사이에 위치한 제1 식각 마스크 패턴(326, 330) 및 제3 층간 절연막(320) 상부에 형성된다.
제2 식각 마스크 패턴들(334)은 주변 회로 영역 중 도시되지 않은 영역에서 식각 공정을 위한 식각 마스크를 형성할 때 함께 형성될 수 있다. 이 경우, 제2 식각 마스크 패턴들(334)을 형성하기 위한 추가 공정(예, 노광 공정, 패터닝 공정)이 필요치 않다. 제2 식각 마스크 패턴들(334)은 페이지 버퍼(또는 센싱 회로)의 개수만큼 형성되지만, 편의상 하나만 도시되어 있다.
한편, 제2 식각 마스크 패턴들(334)은 도 1에서와 같이 배선과 페이지 버퍼가 연결되는 부분에 형성된다. 따라서, 제2 식각 마스크 패턴들(334)과 메모리 어레이의 거리는 페이지 버퍼들과 메모리 어레이의 거리에 대응한다. 이러한 제2 식각 마스크 패턴들(334)은 분리하기 위해 선택된 트렌치 영역의 상부뿐만 아니라, 선택된 트렌치와 인접한 트렌치 영역의 상부까지 제2 식각 마스크 패턴들(334)이 형성된다. 예를 들어, 제2 식각 마스크 패턴(334)은 2개의 제1 보조 패턴들(326)과 2개의 보조 패턴들(330)을 덮도록 형성된다.
상기의 조건에 따라, 제2 식각 마스크 패턴(334)은 배선과 연결되는 트랜지스터의 게이트(308b) 상부에 형성될 수 있다. 따라서, 배선들은 게이트(308b)의 상부에서 끊어지게 되고, 끊어진 2개의 선택된 배선은 트랜지스터의 소스와 드레인에 각각 연결된다. 또한, 선택된 배선과 인접한 배선들도 끊어지기 때문에, 이들을 연결하기 위하여 하부 금속 배선(316d)이 게이트 상부에 형성된다. 이를 구체적으로 설명하면 다음과 같다.
도 3c를 참조하면, 제1 및 제2 식각 마스크 패턴들(326, 330, 334)을 이용한 식각 공정으로 제3 층간 절연막(324)을 식각하여 트렌치들(336A1, 336A2, 336B1, 336B2, 336C1, 336C2)을 형성한다. 트렌치들(336A1, 336A2, 336B1, 336B2, 336C1, 336C2)은 제1 내지 제4 배선 예정 영역들에 라인 형태로 평행하게 좁은 간격으로 형성된다. 또한, 트렌치들(336A1, 336A2, 336B1, 336B2, 336C1, 336C2)은 제2 식각 마스크 패턴(334)이 형성된 영역에서 연결이 끊어지도록 형성된다. 한편, 트렌치들(336A1, 336B1, 336C1)을 통해 상부 콘택 플러그들(320) 및 비트라인 콘택 플러그(322)가 노출되고, 트렌치들(336A2, 336B2, 336C2)을 통해 상부 콘택 플러그들(320)이 노출된다.
도 3d를 참조하면, 트렌치들(336A1, 336A2, 336B1, 336B2, 336C1, 336C2) 내에 배선들(338A1, 338A2, 338B1, 338B2, 338C1, 338C2)을 형성한다. 트렌치들(336A1, 336A2, 336B1, 336B2, 336C1, 336C2)의 형태에 따라 배선들(338A1, 338A2, 338B1, 338B2, 338C1, 338C2)도 라인 형태로 평행하게 좁은 간격으로 형성된다. 또한, 배선들(338A1, 338A2, 338B1, 338B2, 338C1, 338C2)은 트랜지스터와 연결되는 영역에서 분리되도록 형성된다. 한편, 배선들(338A1, 338A2)은 상부 콘택 플러그(320) 및 하부 금속 배선(316d)에 의해 서로 연결되고, 배선들(338C1, 338C2)은 상부 콘택 플러그(320) 및 하부 금속 배선(316d)에 의해 서로 연결된다. 또한, 배선들(338B1, 338B2)은 상부 콘택 플러그(320), 하부 금속 배선(316d) 및 하부 콘택 플러그(314)를 통해 트랜지스터의 소스 및 드레인(310)에 각각 연결된다.
이렇게, 인접한 배선들(338A1, 338A2, 338C1, 338C2)을 연결하기 위해서는 인접한 배선들(338A1, 338A2, 338C1, 338C2)이 끊어지는 부분의 하부에 연결 패드들(316d)이 형성되어야 하며, 연결 패드들(316d)과 끊어진 배선들(338A1, 338A2, 338C1, 338C2)이 연결될 수 있도록 배선들(338A1, 338A2, 338B1, 338B2, 338C1, 338C2)이 형성되기 전에 하부 콘택 플러그들(320)이 배치되어야 한다.
또한, 배선들(338B1, 338B2)을 소스/드레인(310)과 각각 연결하기 위한 연결 패드들(316a, 316b)은 소스/드레인(310) 상부에 형성되는 것이 바람직하며, 끊어진 배선들(338A1, 338A2, 338C1, 338C2)을 연결하기 위한 연결 패드들(316d)은 게이트(308b) 상부에 형성되는 것이 바람직하다.
이로써, 배선들(338B1, 338B2) 중 일부(338B1)는 메모리 어레이와 페이지 버퍼 또는 주변 회로의 트랜지스터를 연결하기 위한 비트라인으로 사용되고, 나머지(338B2)는 트랜지스터와 페이지 버퍼 또는 주변 회로의 또 다른 트랜지스터를 연결하기 위한 배선으로 사용될 수 있다.
상기에서는, 제3 층간 절연막을 식각 대상막(324)으로 형성하였으나, 비트라인을 형성하기 위한 도전막을 식각 대상막(324)으로 형성할 수도 있다. 예를 들어, 제3 층간 절연막에 트렌치들(336A1, 336A2, 336B1, 336B2, 336C1, 336C2)을 형성한 후 트렌치 내부에 배선들(338A1, 338A2, 338B1, 338B2, 338C1, 338C2)을 형성하는 대신 다른 방법으로 배선들을 형성할 수도 있다. 이 경우, 배선들(338A1, 338A2, 338B1, 338B2, 338C1, 338C2)이 형성되는 영역 상부에 제1 식각 마스크 패턴들(326, 330)이 형성된다. 제2 식각 마스크 패턴들(334)은 배선들(338A1, 338A2, 338B1, 338B2, 338C1, 338C2)이 끊어지는 영역(즉, 도 3b에서 제2 식각 마스크 패턴이 형성된 영역)을 노출시키도록 형성된다. 제1 및 제2 식각 마스크 패턴들을 이용한 식각 공정으로 도전성 식각 대상막이 식각되어 배선들(338A1, 338A2, 338B1, 338B2, 338C1, 338C2)이 형성된 후, 배선들(338A1, 338A2, 338B1, 338B2, 338C1, 338C2) 사이의 공간은 절연막(예, 제3 층간 절연막)으로 채워진다.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자의 구조를 설명하기 위한 입체도이다.
도 4를 참조하면, 앞서 설명한 방법으로 배선들(338A1, 338A2, 338B1, 338B2, 338C1, 338C2)을 형성한 후, 배선들(338A1, 338A2, 338B1, 338B2, 338C1, 338C2) 상부에 형성되는 비아 플러그들(MC2) 및 전도성 패드들(MT2)을 이용하여 끊어진 배선들(338A1, 338A2, 338C1, 338C2)을 연결할 수도 있다. 비아 플러그들(MC2) 및 전도성 패드들(MT2)은 주변 회로들의 배선을 형성하기 위한 공정 시 함께 형성될 수 있다. 따라서, 콘택 플러그들이나 연결 패드를 형성하기 위한 추가 공정이 필요하지 않다.
상기의 구조를 살펴보면, 반도체 기판 상에 서로 평행하게 형성된 제1 및 제2 배선들(도 2b의 BLd, BLe) 사이에는 평행하게 형성된 다수의 제3 배선들(BLa1, BLb1, BLc1)을 포함하는 제1 배선 그룹이 배치된다. 또한, 제1 및 제2 배선들(도 2b의 BLd, BLe) 사이에는 평행하게 형성된 다수의 제4 배선들(BLa2, BLb2, BLc2)을 포함하는 제2 배선 그룹이 배치된다.
제1 및 제2 배선 그룹들의 상부에는 제1 배선(BLd)과 각각 인접한 제1 배선 그룹의 제3 배선(BLa1) 및 제2 배선 그룹의 제4 배선(BLa2)을 연결하기 위한 제1 연결 배선 구조(Mc2, MT2)가 형성된다. 즉, 제1 및 제2 배선 그룹들의 상부에는 제1 배선 그룹에서 일측 가장자리에 배치된 제3 배선(BLa1) 및 제2 배선 그룹에서 일측 가장자리에 배치된 제4 배선(BLa2)을 연결하기 위한 제1 연결 배선 구조(Mc2, MT2)가 형성된다.
또한, 제1 및 제2 배선 그룹들의 하부에는 제2 배선(BLd)과 각각 인접한 제1 배선 그룹의 제3 배선(BLc1) 및 제2 배선 그룹의 제4 배선(BLc2)을 연결하기 위한 제1 연결 배선 구조(Mc1, MT0)가 형성된다. 즉, 제1 및 제2 배선 그룹들의 상부에는 제1 배선 그룹에서 타측 가장자리에 배치된 제3 배선(BLc1) 및 제2 배선 그룹에서 타측 가장자리에 배치된 제4 배선(BLc2)을 연결하기 위한 제2 연결 배선 구조(Mc2, MT2)가 형성된다.
구체적으로, 제1 연결 배선 구조 또는 제2 연결 배선 구조는 제3 배선(BLa1 또는 BLc1) 상에 형성된 제1 비아 플러그(MC2), 제4 배선(BLa2 또는 BLc2) 상에 형성된 제2 비아 플러그(MC2), 및 제1 및 제2 비아 플러그들(MC2)의 상부를 서로 연결시키기 위한 제1 전도성 패드(MT2)를 포함할 수 있다.
한편, 반도체 기판에는 트랜지스터가 형성된다. 또한, 제1 및 제2 배선들(BLd, BLe)과 인접하지 않는 제1 배선 그룹의 제3 배선(BLb1)을 트랜지스터의 소오스와 연결하기 위한 제3 연결 배선 구조(도 3a의 314, 316a, 318, 320), 및 제1 및 제2 배선들(BLd, BLe)과 인접하지 않는 제2 배선 그룹의 제4 배선(BLb2)을 트랜지스터의 드레인과 연결하기 위한 제4 연결 배선 구조(도 3a의 314, 316b, 318, 320)를 더 포함할 수 있다.
상기에서, 제1 및 제2 비아 플러그들(MC2)과 제1 전도성 패드(MT2)가 형성되는 영역은 도 3a에 도시된 비아 플러그들(320)과 제1 전도성 패드(316d)가 형성되는 영역과 대응할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도이다.
도 5를 참조하면, 앞서 설명한 더블 패터닝 방법으로 배선들(MT1)을 형성하면, 배선들(MT1)은 조밀한 간격으로 평행하게 라인 형태로 형성된다. 이 때문에, 배선들(MT1)은 기판에 형성된 트랜지스터와 같은 다른 반도체 소자들의 상부를 지나게 된다. 다른 반도체 소자들에 배선을 연결하거나 전원을 인가하기 위해서는 콘택 플러그(MC2)가 형성되어야 하므로, 콘택 플러그(MC2)가 형성되는 영역에서 배선들(MT1D)이 끊기도록 형성되어야 한다. 배선들(MT1D)의 끊긴 부분은 하부 콘택 플러그(MC1)와 하부 배선(MT0)을 통해 다른 반도체 소자들을 연결하기 위한 배선으로 사용될 수 있다.
300 : 반도체 기판 302a : 터널 절연막
302b : 게이트 절연막 304 : 플로팅 게이트
306 : 유전체막 308a : 컨트롤 게이트
308b : 게이트 310 : 접합 영역, 소스, 드레인
312 : 제1 층간 절연막 314 : 콘택 플러그
316a, 316b, 316c, 316d : 하부 금속 배선, 연결 패드
318 : 제2 층간 절연막 320 : 하부 콘택 플러그
322 : 비트라인 콘택 플러그 324 : 제3 층간 절연막
326 : 제1 보조 패턴 328 : 희생막
330 : 제2 보조 패턴 332 : 트렌치
334 : 제2 식각 마스크 패턴
336A1, 336A2, 336B1, 336B2, 336C1, 336C2 : 트렌치
338A1, 338A2, 338B1, 338B2, 338C1, 338C2 : 배선, 비트라인

Claims (20)

  1. 반도체 기판 상에 서로 평행하게 형성된 제1 배선 및 제2 배선;
    상기 제1 배선 및 제2 배선 사이에 평행하게 형성된 다수의 제3 배선들을 포함하는 제1 배선 그룹;
    상기 제1 배선 및 제2 배선 사이에 평행하게 형성된 다수의 제4 배선들을 포함하는 제2 배선 그룹;
    상기 제1 배선과 각각 인접한 상기 제1 배선 그룹의 제3 배선 및 상기 제2 배선 그룹의 제4 배선을 연결하기 위한 제1 연결 배선 구조; 및
    상기 제2 배선과 각각 인접한 상기 제1 배선 그룹의 제3 배선 및 상기 제2 배선 그룹의 제4 배선을 연결하기 위한 제2 연결 배선 구조를 포함하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 제1 연결 배선 구조 또는 제2 연결 배선 구조는,
    상기 반도체 기판과 상기 제3 배선 사이에 형성되며 상부가 상기 제3 배선과 연결되는 제1 비아 플러그;
    상기 반도체 기판과 상기 제4 배선 사이에 형성되며 상부가 상기 제4 배선과 연결되는 제2 비아 플러그; 및
    상기 제1 및 제2 비아 플러그들의 하부를 서로 연결시키기 위한 제1 전도성 패드를 포함하는 반도체 소자.
  3. 제 1 항에 있어서, 상기 제1 연결 배선 구조 또는 제2 연결 배선 구조는,
    상기 제3 배선 상에 형성된 제1 비아 플러그;
    상기 제4 배선 상에 형성된 제2 비아 플러그; 및
    상기 제1 및 제2 비아 플러그들의 상부를 서로 연결시키기 위한 제1 전도성 패드를 포함하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 반도체 기판에 형성된 트랜지스터;
    상기 제1 배선 및 제2 배선과 인접하지 않는 상기 제1 배선 그룹의 제3 배선을 상기 트랜지스터의 소오스와 연결하기 위한 제3 연결 배선 구조; 및
    상기 제1 배선 및 제2 배선과 인접하지 않는 상기 제2 배선 그룹의 제4 배선을 상기 트랜지스터의 드레인과 연결하기 위한 제4 연결 배선 구조를 더 포함하는 반도체 소자.
  5. 일렬로 정의된 제1 배선 예정 영역 및 제2 배선 예정 영역에 각각 형성된 제1 비아 플러그 및 제2 비아 플러그, 상기 제1 배선 예정 영역 및 상기 제2 배선 예정 영역과 각각 평행하게 정의된 제3 배선 예정 영역 및 제4 배선 예정 영역에 제1 전도성 패드를 통해 하부가 서로 연결되는 제3 비아 플러그 및 제4 비아 플러그가 각각 형성된 반도체 기판이 제공되는 단계;
    상기 제1 비아 플러그 내지 제4 비아 플러그를 포함한 전체 구조 상에 제3 층간 절연막을 형성하는 단계;
    상기 제3 층간 절연막 상에 교대로 배치되는 라인 형태의 제1 보조 패턴 및 제2 보조 패턴을 포함하며 상기 제1 배선 예정 영역 내지 상기 제4 배선 예정 영역을 노출시키는 제1 식각 마스크 패턴을 형성하는 단계;
    상기 제1 배선 예정 영역 및 상기 제2 배선 예정 영역 사이와 상기 제3 배선 예정 영역 및 상기 제4 배선 예정 영역 사이의 상기 제1 식각 마스크 패턴 및 상기 제3 층간 절연막 상부에 제2 식각 마스크 패턴을 형성하는 단계;
    상기 제1 식각 마스크 패턴 및 제2 식각 마스크 패턴을 이용한 식각 공정으로 상기 제1 배선 예정 영역 내지 제4 배선 예정 영역의 상기 제3 층간 절연막에 상기 제1 비아 플러그 내지 제4 비아 플러그를 각각 노출시키는 제1 트렌치 내지 제4 트렌치를 포함하는 다수의 트렌치들을 형성하는 단계; 및
    상기 다수의 트렌치들 내에 상기 제1 비아 플러그 내지 제4 비아 플러그와 각각 연결되는 제1 배선 내지 제4 배선을 포함하는 다수의 배선들을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서, 상기 반도체 기판이 제공되는 단계에서,
    상기 제3 배선 예정 영역은 상기 제1 배선 예정 영역의 양측에 각각 정의되고, 상기 제4 배선 예정 영역은 상기 제2 배선 예정 영역의 양측에 각각 정의되는 반도체 소자의 제조 방법.
  7. 제 5 항 또는 제 6 항에 있어서, 상기 반도체 기판이 제공되는 단계에서,
    상기 제1 비아 플러그 및 제2 비아 플러그가 소오스 및 드레인에 각각 연결되는 트랜지스터가 상기 반도체 기판에 더 형성되고, 상기 트랜지스터 상에서 상기 제1 전도성 패드를 통해 상기 제3 비아 플러그 및 제4 비아 플러그의 하부가 서로 각각 연결되는 반도체 소자의 제조 방법.
  8. 제 5 항에 있어서, 상기 제1 내지 제4 비아 플러그들이 형성된 상기 반도체 기판이 제공되는 단계는,
    상기 반도체 기판 상에 소스 및 드레인을 포함하는 트랜지스터를 형성하는 단계;
    상기 트랜지스터를 포함한 상기 반도체 기판 상에 제1 층간 절연막을 형성한 후, 상기 제1 층간 절연막을 통해 상기 소스 및 상기 드레인과 각각 연결되는 제1 콘택 플러그 및 제2 콘택 플러그를 형성하는 단계;
    상기 제1 콘택 플러그 및 제2 콘택 플러그와 각각 연결되는 제2 전도성 패드 및 제3 전도성 패드와 상기 제1 층간 절연막 상에 상기 제1 전도성 패드를 형성하는 단계; 및
    상기 제1 전도성 패드 내지 제3 전도성 패드를 포함한 전체 구조 상에 제2 층간 절연막을 형성한 후, 상기 제2 층간 절연막을 통해 상기 제2 전도성 패드 및 제3 전도성 패드와 각각 연결되는 상기 제1 비아 플러그 및 상기 제2 비아 플러그와, 하부가 상기 제1 전도성 패드들을 통해 각각 연결되는 상기 제3 비아 플러그들 및 제4 비아 플러그들를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  9. 제 5 항에 있어서, 상기 제1 내지 제4 비아 플러그들이 형성된 상기 반도체 기판이 제공되는 단계는,
    상기 반도체 기판의 셀 영역에는 드레인 셀렉트 트랜지스터, 소스 셀렉트 트랜지스터 및 메모리 셀이 형성되고, 주변 회로 영역에는 트랜지스터가 형성되는 단계;
    상기 셀 영역 및 상기 주변 회로 영역을 포함한 상기 반도체 기판 상에 제1 층간 절연막을 형성한 후, 상기 제1 층간 절연막을 통해 상기 트랜지스터의 소스 및 드레인과 각각 연결되는 제1 콘택 플러그 및 제2 콘택 플러그, 및 상기 소스 셀렉트 트랜지스터의 소스와 연결되는 제3 콘택 플러그를 형성하는 단계;
    상기 제1 콘택 플러그 내지 제3 콘택 플러그와 각각 연결되는 제2 전도성 패드 내지 제4 전도성 패드와 상기 제1 층간 절연막 상에 상기 제1 전도성 패드를 형성하는 단계; 및
    상기 제1 내지 제4 전도성 패드들을 포함한 전체 구조 상에 제2 층간 절연막을 형성한 후, 상기 제2 층간 절연막을 통해 상기 제2 전도성 패드 및 제3 전도성 패드와 각각 연결되는 상기 제1 비아 플러그 및 제2 비아 플러그와, 하부가 상기 제1 전도성 패드들을 통해 서로 연결되는 상기 제3 비아 플러그 및 상기 제4 비아 플러그를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 제1 전도성 패드는 상기 트랜지스터의 게이트 상부에 해당하는 영역에 형성되는 반도체 소자의 제조 방법.
  11. 제 9 항에 있어서,
    상기 제3 비아 플러그 및 상기 제4 비아 플러그를 형성할 때 상기 드레인 셀렉트 트랜지스터의 드레인과 연결되는 비트라인 콘택 플러그가 형성되는 반도체 소자의 제조 방법.
  12. 제 11 항에 있어서,
    상기 제1 배선 내지 제4 배선 중 제2 배선은 상기 제2 비아 플러그와 상기 비트라인 콘택 플러그를 연결시키도록 형성되는 반도체 소자의 제조 방법.
  13. 일렬로 정의된 제1 배선 예정 영역 및 제2 배선 예정 영역, 상기 제1 배선 예정 영역과 평행하게 정의된 제3 배선 예정 영역, 상기 제2 배선 예정 영역과 평행하게 정의된 제4 배선 예정 영역을 포함하고, 상기 제1 배선 예정 영역 및 상기 제2 배선 예정 영역에 제1 비아 플러그 및 제2 비아 플러그가 각각 형성된 반도체 기판이 제공되는 단계;
    상기 제1 비아 플러그 및 상기 제2 비아 플러그를 포함하는 상기 반도체 기판 상에 제3 층간 절연막을 형성하는 단계;
    상기 제3 층간 절연막 상에 교대로 배치되는 라인 형태의 제1 보조 패턴 및 제2 보조 패턴을 포함하고, 상기 제1 배선 예정 영역 내지 상기 제4 배선 예정 영역을 노출시키는 제1 식각 마스크 패턴을 형성하는 단계;
    상기 제1 배선 예정 영역 및 상기 제2 배선 예정 영역 사이와 상기 제3 배선 예정 영역 및 상기 제4 배선 예정 영역 사이의 상기 제1 식각 마스크 패턴 및 상기 제3 층간 절연막 상부에 제2 식각 마스크 패턴을 형성하는 단계;
    상기 제1 식각 마스크 패턴 및 제2 식각 마스크 패턴을 이용한 식각 공정으로 상기 제1 배선 예정 영역 내지 제4 배선 예정 영역의 상기 제3 층간 절연막에 상기 제1 비아 플러그 및 제2 비아 플러그를 각각 노출시키는 제1 트렌치 및 제2 트렌치를 포함하는 다수의 트렌치들을 형성하는 단계;
    상기 다수의 트렌치들 내에 상기 제1 비아 플러그 및 제2 비아 플러그와 각각 연결되는 제1 배선 및 제2 배선을 포함하는 다수의 배선들을 형성하는 단계;
    상기 다수의 배선들을 포함한 전체 구조 상에 제4 층간 절연막을 형성한 후, 상기 제3 배선 예정 영역 및 상기 제4 배선 예정 영역에 형성된 제3 배선 및 제4 배선과 상기 제4 층간 절연막을 통해 각각 연결되는 제3 비아 플러그 및 제4 비아 플러그를 형성하는 단계; 및
    상기 제3 비아 플러그 및 제4 비아 플러그를 서로 연결하기 위한 제1 전도성 패드를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  14. 제 13 항에 있어서, 상기 반도체 기판이 제공되는 단계에서,
    상기 제3 배선 예정 영역은 상기 제1 배선 예정 영역의 양측에 각각 정의되고, 상기 제4 배선 예정 영역은 상기 제2 배선 예정 영역의 양측에 각각 정의되는 반도체 소자의 제조 방법.
  15. 제 13 항 또는 제 14 항에 있어서,
    상기 제1 비아 플러그 및 제2 비아 플러그가 소오스 및 드레인에 각각 연결되는 트랜지스터가 상기 반도체 기판에 더 형성되고, 상기 트랜지스터 상에서 상기 제1 전도성 패드를 통해 상기 제3 비아 플러그 및 제4 비아 플러그가 서로 연결되는 반도체 소자의 제조 방법.
  16. 제 13 항에 있어서, 상기 제1 비아 플러그 및 제2 비아 플러그가 형성된 상기 반도체 기판에 제공되는 단계는,
    상기 반도체 기판의 셀 영역에는 드레인 셀렉트 트랜지스터, 소스 셀렉트 트랜지스터 및 메모리 셀이 형성되고, 주변 회로 영역에는 트랜지스터가 형성되는 단계;
    상기 셀 영역 및 상기 주변 회로 영역을 포함한 상기 반도체 기판 상에 제1 층간 절연막을 형성한 후, 상기 제1 층간 절연막을 통해 상기 트랜지스터의 소스 및 드레인과 각각 연결되는 제1 콘택 플러그 및 제2 콘택 플러그와, 상기 소스 셀렉트 트랜지스터의 소스와 연결되는 제3 콘택 플러그를 형성하는 단계;
    상기 제1 콘택 플러그 내지 제3 콘택 플러그와 각각 연결되는 제2 전도성 패드 내지 제4 전도성 패드를 상기 제1 층간 절연막 상에 형성하는 단계; 및
    상기 제2 전도성 패드 내지 제4 전도성 패드를 포함한 전체 구조 상에 제2 층간 절연막을 형성한 후, 상기 제2 층간 절연막을 통해 상기 제2 전도성 패드 및 제3 전도성 패드와 각각 연결되는 상기 제1 비아 플러그 및 상기 제2 비아 플러그를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  17. 제 16 항에 있어서,
    상기 제1 비아 플러그 및 제2 비아 플러그를 형성할 때 상기 드레인 셀렉트 트랜지스터의 드레인과 연결되는 비트라인 콘택 플러그가 형성되는 반도체 소자의 제조 방법.
  18. 제 15 항에 있어서,
    상기 다수의 배선들 중 제2 배선은 상기 제2 비아 플러그와 상기 비트라인 콘택 플러그를 연결시키도록 형성되는 반도체 소자의 제조 방법.
  19. 제 5 항 또는 제 13 항에 있어서, 상기 제1 식각 마스크 패턴을 형성하는 단계는,
    상기 제3 층간 절연막 상에 라인 형태의 제1 보조 패턴들을 평행하게 형성하는 단계;
    상기 제1 보조 패턴들의 표면 및 상기 제1 층간 절연막의 표면에 희생막을 형성하는 단계;
    상기 제1 보조 패턴들 사이의 상기 희생막 상에 상기 제2 보조 패턴을 형성하는 단계; 및
    상기 제1 및 제2 보조 패턴들 사이의 상기 희생막을 제거하는 단계를 포함하는 반도체 소자의 제조 방법.
  20. 제 5 항 또는 제 13 항에 있어서,
    상기 제2 식각 마스크 패턴은 2개의 상기 제1 보조 패턴들과 2개의 상기 보조 패턴들을 덮도록 형성되는 반도체 소자의 제조 방법.
KR1020100110389A 2010-11-08 2010-11-08 반도체 소자 및 이의 제조 방법 KR101179022B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020100110389A KR101179022B1 (ko) 2010-11-08 2010-11-08 반도체 소자 및 이의 제조 방법
US13/290,379 US9768114B2 (en) 2010-11-08 2011-11-07 Semiconductor device and method of manufacturing the same
US15/682,214 US10211152B2 (en) 2010-11-08 2017-08-21 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100110389A KR101179022B1 (ko) 2010-11-08 2010-11-08 반도체 소자 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20120048914A true KR20120048914A (ko) 2012-05-16
KR101179022B1 KR101179022B1 (ko) 2012-08-31

Family

ID=46018842

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100110389A KR101179022B1 (ko) 2010-11-08 2010-11-08 반도체 소자 및 이의 제조 방법

Country Status (2)

Country Link
US (2) US9768114B2 (ko)
KR (1) KR101179022B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102063808B1 (ko) * 2013-07-15 2020-01-08 삼성전자주식회사 정보 저장 소자의 제조 방법
TWI578547B (zh) * 2015-09-10 2017-04-11 旺玖科技股份有限公司 電磁阻抗感測元件及其製作方法
KR102376980B1 (ko) * 2015-09-22 2022-03-22 에스케이하이닉스 주식회사 페이지 버퍼부를 포함한 메모리 장치
KR102347183B1 (ko) * 2017-04-11 2022-01-04 삼성전자주식회사 비휘발성 메모리 장치
KR102630024B1 (ko) * 2018-10-04 2024-01-30 삼성전자주식회사 반도체 메모리 소자

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11154706A (ja) * 1997-11-20 1999-06-08 Mitsubishi Electric Corp 半導体装置
JP2000019709A (ja) 1998-07-03 2000-01-21 Hitachi Ltd 半導体装置及びパターン形成方法
KR20070019245A (ko) 2005-08-11 2007-02-15 삼성전자주식회사 반도체 소자의 퓨즈 박스 및 그 형성 방법
JP4884077B2 (ja) * 2006-05-25 2012-02-22 ルネサスエレクトロニクス株式会社 半導体装置
US20080067554A1 (en) * 2006-09-14 2008-03-20 Jae-Hun Jeong NAND flash memory device with 3-dimensionally arranged memory cell transistors
US7763987B2 (en) * 2007-02-27 2010-07-27 Qimonda Ag Integrated circuit and methods of manufacturing a contact arrangement and an interconnection arrangement
KR101271174B1 (ko) 2007-08-03 2013-06-04 삼성전자주식회사 비트라인 레이아웃의 구조를 개선한 플래시 메모리 장치 및그 레이아웃 방법
US8021933B2 (en) * 2007-08-29 2011-09-20 Qimonda Ag Integrated circuit including structures arranged at different densities and method of forming the same
US20100301449A1 (en) * 2007-12-31 2010-12-02 Sandisk 3D Llc Methods and apparatus for forming line and pillar structures for three dimensional memory arrays using a double subtractive process and imprint lithography
US7964491B2 (en) * 2008-01-21 2011-06-21 Hynix Semiconductor Inc. Method of forming metal wiring of nonvolatile memory device
KR101618749B1 (ko) * 2009-02-27 2016-05-09 삼성전자주식회사 반도체 소자의 패턴 형성 방법
JP2012038848A (ja) * 2010-08-05 2012-02-23 Toshiba Corp 半導体装置および半導体装置の製造方法
KR101692407B1 (ko) * 2010-08-19 2017-01-04 삼성전자주식회사 라인 패턴 구조물의 형성 방법

Also Published As

Publication number Publication date
US10211152B2 (en) 2019-02-19
US9768114B2 (en) 2017-09-19
US20170345751A1 (en) 2017-11-30
US20120112362A1 (en) 2012-05-10
KR101179022B1 (ko) 2012-08-31

Similar Documents

Publication Publication Date Title
US10211152B2 (en) Semiconductor device and method of manufacturing the same
CN110024126A (zh) 三维存储器件及其形成方法
KR102568889B1 (ko) 반도체 장치
US9105514B2 (en) Three-dimensional non-volatile memory device, memory system including the same, and method of manufacturing the same
KR20130070153A (ko) 반도체 장치의 캐패시터, 레지스터, 메모리 시스템 및 이들의 제조 방법
KR20130141876A (ko) 반도체 장치 및 그 제조 방법
KR20100003988A (ko) 3차원 반도체 장치, 그 동작 방법 및 제조 방법
KR20200057936A (ko) 반도체 메모리 장치 및 그 형성방법
US9673218B1 (en) Method of manufacturing semiconductor device including channel layer
TWI723737B (zh) 半導體記憶裝置
KR101073074B1 (ko) 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR100976682B1 (ko) 반도체 메모리 소자 및 그 제조 방법
US20140346677A1 (en) Semiconductor device and method of manufacturing the same
US20160240548A1 (en) Memory device and method for fabricating the same
KR20130139610A (ko) 반도체 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
US9343467B2 (en) Semiconductor device
JP2008016851A (ja) 半導体素子の金属配線とその形成方法
KR20160107082A (ko) 반도체 장치, 반도체 장치의 제조 방법, 및 패턴 생성 프로그램을 저장한 컴퓨터 판독 가능한 불휘발성 기억 매체
JP2008103729A (ja) 半導体素子及びその形成方法
US9666239B2 (en) Semiconductor device
KR20220009527A (ko) 3차원 반도체 메모리 장치
JP2021150602A (ja) メモリデバイス及びメモリデバイスの製造方法
US8698223B2 (en) Semiconductor device and forming method of the same
CN112530961A (zh) 半导体存储装置
US20150076702A1 (en) Semiconductor device and method of manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150721

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160721

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170724

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180725

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190724

Year of fee payment: 8