KR20120046819A - 행 주소 래치 회로 및 이를 이용한 행 주소 생성 회로 - Google Patents

행 주소 래치 회로 및 이를 이용한 행 주소 생성 회로 Download PDF

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Abstract

본 발명인 행 주소 래치 회로는 뱅크 액티브 신호와 행 주소 활성화 신호를 입력받아서 행 주소 제어신호를 생성하는 행 주소 제어신호 생성부; 및 상기 행 주소 제어신호와 행 주소 활성화 신호와 외부 행 주소 신호를 입력받아서 내부 행 주소, 내부 반전 행 주소 및 리던던시 행 주소를 생성하는 어드레스 래치부를 포함한다. 또한 상기 행 주소 래치 회로를 이용하여 리페어 신호와 행 주소 활성화 신호를 행 주소 제어신호 생성부와 어드레스 래치부로 출력하는 리던던시 회로부와 내부 행 주소 및 내부 반전 행 주소를 입력받고 디코딩 신호를 출력하는 디코딩 회로부를 포함한다.

Description

행 주소 래치 회로 및 이를 이용한 행 주소 생성 회로{ROW ADDRESS LATCH CIRCUIT AND ROW ADDRESS GENERATING CIRCUIT USING THE SAME}
본 발명은 반도체 메모리 장치에 있어서, 리던던시 행 주소의 출력속도를 높이기 위한 행 주소 래치 회로 및 이를 이용한 행 주소 생성 회로에 관한 것이다.
최근 반도체 메모리 제조 기술이 발전함에 따라 하나의 반도체 칩에 들어가는 라인과 메모리 셀의 개수가 증가되고, 메모리 장치의 설계는 더욱 복잡화되면서 메모리셀에 결함이 발생할 확률이 높아졌다. 수많은 메모리 셀 중 하나라도 결함이 있는 경우 DRAM으로서 역할을 하지 못하게 되어 불량품으로 처리되는데, 이를 방지하고자 메모리 내에 여분의 리던던시 셀을 설치하여 결함 셀을 대체한다. 즉, 메모리 셀 일부가 결함이 있는 경우 리던던시 회로가 행 주소 래치로부터 리던던시 행 주소를 입력받아서 결함이 있는 셀의 행 주소를 리던던시 셀의 행 주소로 리페어 한다.
뱅크 액티브 신호에 의해 리던던시 인에이블 신호가 생성되어 행 주소 래치부에 입력되고, 외부 행 주소와 행 주소 활성화 신호가 상기 행 주소 래치부에 입력되면 상기 행 주소 래치부는 정상 셀에 액세스하기 위해 내부 행 주소와 내부 반전 행 주소를 디코딩 회로부로 전달하고, 리던던시 행 주소를 리던던시 회로부로 전달한다. 상기 리던던시 회로부는 리던던시 행 주소와 퓨즈셋에 의해 내장된 정보를 비교하여 일치하면 리던던시 셀을 선택하도록 리페어 어드레스를 출력한다. 리던던시 행 주소의 결함여부를 빠르게 판단하고 처리하기 위해서는 상기 어드레스 래치부에서 리던던시 행 주소를 빠르게 출력하여야 한다.
도 1은 종래의 리던던시 행 주소를 제어하는 회로의 구성을 도시한 블럭도이고, 도 2는 도 1에 도시된 래치 인에이블 신호 생성부이며, 도 3은 도 1에 도시된 어드레스 래치부의 회로도이다.
도 1 내지 도 3에 도시된 바와 같이, 종래기술에서는 래치 인에이블 신호 생성부(1)가 뱅크 액티브 신호(BAB)를 입력받아서 래치 인에이블 신호(LES)를 출력한다. 상기 래치 인에이블 신호 생성부(1)는 홀수개의 인버터를 직렬로 연결한 반전지연부(11)와 노어 게이트(NOR11)와 두 개의 인버터(IV11, IV12)로 구성된다.
그리고, 행 주소 래치부(2)는 래치 인에이블 신호(LES), 행 주소 활성화 신호(RAEB), 외부 행 주소(X-ADD<1:12>)를 입력받아서 내부 행 주소(BXA<1:12>), 내부 반전 행 주소(BXAB<1:12>) 및 리던던시 행 주소(BXAR<1:12>)를 출력한다. 상기 행 주소 래치부(2)는 외부 행 주소(X-ADD<1>), 래치 인에이블 신호(LES) 및 그 반전 신호에 응답하여 버퍼링하는 버퍼부(21)와 노드(nd24)와 노드(nd25)사이에 연결되고, 상기 버퍼의 출력단의 신호를 래치하는 래치부(22)와 행 주소 활성화 신호(RAEB)와 노드(nd25)의 신호를 입력받아서 내부 행 주소(BXA<1>)을 생성하는 제1 출력부(23)와 행 주소 활성화 신호(RAEB)와 노드(nd24)의 신호를 입력받아서 내부 반전 행 주소(BXAB<1>)를 생성하는 제2 출력부(24)와 노드(nd25)에 연결되고 그 노드(nd25)의 신호를 받아서 리던던시 행 주소(BXAR<1>)를 생성하는 제3 출력부(25)로 구성된다.
도 2에서 도시한 바와 같이, 반전지연부가 래치 인에이블 신호 생성부에서 많은 부분을 차지하므로 반전지연부를 제거할 수 있다면 래치 인에이블 신호 생성부의 크기를 줄일 수 있다. 또한, 상기 래치 인에이블 신호(LES)를 12개의 어드레스 래치부(2)에 각각 입력해야 하므로 래치 인에이블 신호 생성부(1)의 노어 게이트(NOR11)의 크기는 커야만 하므로 레이아웃의 면적이 커지게 되고, 또한, 그 크기를 줄이기 위해서는 노어 게이트(NOR11)의 출력단에 두 개의 인버터를 추가해야만 하는데, 두 개의 인버터(IV11, IV12)를 추가하면 신호의 전달 속도는 느려지게 되어 그 만큼 리던던시 회로가 리던던시 행 주소를 리페어 하는데 시간이 지연된다.
본 발명은 레이아웃의 면적을 줄이고, 리던던시 행 주소를 더 빠르게 출력할 수 있는 행 주소 래치 회로를 개시한다.
이를 위해 본 발명은 뱅크 액티브 신호(BAB)와 행 주소 활성화 신호(RAEB)를 입력받아서 행 주소 제어신호(ADD-CON)를 생성하는 행 주소 제어신호 생성부; 및 상기 행 주소 제어신호(ADD-CON)와 행 주소 활성화 신호(RAEB)와 외부 행 주소(X-ADD)를 입력받아서 내부 행 주소(BXA), 내부 반전 행 주소(BXAB) 및 리던던시 행 주소(BXAR)를 생성하는 어드레스 래치부를 포함하는 행 주소 래치 회로를 제공한다.
또한, 뱅크 액티브 신호와 행 주소 활성화 신호를 입력받아서 행 주소 제어신호를 생성하는 행 주소 제어신호 생성부; 및 상기 행 주소 제어신호와 행 주소 활성화 신호와 외부 행 주소 신호를 입력받아서 내부 행 주소, 내부 반전 행 주소 및 리던던시 행 주소를 출력하는 어드레스 래치부를 포함한 행 주소 래치 회로; 상기 리던던시 행 주소를 입력받고 결함이 있는지 판단하여 결함이 있다면 리페어 어드레스를 출력하고 로우 레벨의 행 주소 활성화 신호를 출력하여 행 주소 제어신호 생성부와 어드레스 래치부로 출력하는 리던던시 회로부; 및 상기 내부 행 주소와 내부 반전 행 주소를 디코딩하여 데이터 저장영역에 있는 워드라인을 활성화시키기 위한 디코딩 신호를 출력하는 디코딩 회로부를 포함하는 행 주소 생성 회로를 제공한다.
도 1은 종래의 행 주소 래치 회로의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 래치 인에이블 신호 생성부의 회로도이다.
도 3은 도 1에 도시된 어드레스 래치부의 회로도이다.
도 4는 본 발명에 따른 행 주소 래치 회로를 이용한 행 주소 생성 회로의 구성을 도시한 블럭도이다.
도 5는 본 발명에 따른 행 주소 래치 회로의 구성을 도시한 블럭도이다.
도 6은 도 5에 도시된 행 주소 제어신호 생성부의 회로도이다.
도 7은 도 5에 도시된 어드레스 래치부의 회로도이다.
도 8은 도 5에 도시된 행 주소 래치 회로의 동작을 설명하기 위한 타이밍도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 4는 본 발명에 따른 행 주소 래치 회로를 이용한 행 주소 생성 회로의 구성을 도시한 블럭도이다.
행 주소 래치 회로를 이용한 행 주소 생성 회로는 행 주소 제어신호 생성부(3), 어드레스 래치부(4), 리던던시 회로부(5) 및 디코딩 회로부(6)로 구성된다.
행주소 제어신호 생성부(3)와 어드레스 래치부(4)는 도 5 내지 도 6에서 설명한다. 리던던시 회로부(5)는 리던던시 행 주소를 입력받고 결함이 있는지 판단하여 결함이 있다면 리페어 어드레스를 출력하고 로우 레벨의 행 주소 활성화 신호를 출력하여 행 주소 제어신호 생성부와 어드레스 래치부(4)로 입력하면 제1 출력부와 제2 출력부의 신호인 내부 행 주소(BXA)와 내부 반전 행 주소(BXAB)가 모두 로우 레벨이 되어 해당되는 정상 어드레스는 디스에이블 된다. 디코딩 회로부(6)는 내부 행 주소와 내부 반전 행 주소를 디코딩하여 데이터 저장영역에 있는 워드라인을 활성화시키기 위한 디코딩 신호를 출력한다. 또한, 상기 디코딩 회로부는 상기 내부 행 주소와 내부 반전 행 주소를 디코딩하여 출력하는 프리디코더; 및 상기 프리디코더의 출력을 디코딩하여 상기 디코딩 신호를 출력하는 메인디코더를 구비하는 것을 특징으로 한다.
도 5는 본 발명에 따른 행 주소 래치 회로의 구성을 도시한 블럭도이다.
도 5에 도시된 바와 같이, 본 발명에 따른 행 주소 래치 회로는 행 주소 제어신호 생성부(3), 어드레스 래치부(4)로 구성된다.
행 주소 제어신호 생성부(3)는 뱅크 액티브 신호(BAB)와 행 주소 활성화 신호(RAEB)를 입력받아서 행 주소 제어신호(ADD-CON)를 출력하고, 어드레스 래치부(4)는 상기 행 주소 제어신호(ADD-CON), 행 주소 활성화 신호(RAEB), 외부 행 주소(X-ADD<1:12>)를 입력받고 내부 행 주소(BXA<1:12>), 내부 반전 행 주소(BXAB<1:12>) 및 리던던시 행 주소(BXAR<1:12>)를 출력한다.
도 6은 도 5에 도시된 행 주소 제어신호 생성부(3)의 회로도이다.
행 주소 제어신호 생성부(3)는 두 개의 인버터(IV31, IV32)와 낸드 게이트(ND31)로 구성된다.
상기 인버터(IV31)는 행 주소 활성화 신호(RAEB)를 반전시키고, 낸드 게이트(ND31)는 상기 인버터(IV31)의 출력 신호와 뱅크 액티브 신호(BAB)를 낸드 연산하며, 상기 인버터(IV32)는 상기 낸드 게이트(ND31)의 출력 신호를 반전시켜서 행 주소 제어신호(ADD-CON)를 출력한다.
도 7은 도 5에 도시된 어드레스 래치부(4)의 회로도이다.
어드레스 래치부(4a)는 래치부(41), 제1 출력부(42), 제2 출력부(43) 및 제3 출력부(44)로 구성된다.
상기 래치부(41)는 제1 노드(nd43)와 제2 노드(nd42)에 연결되고, 행 주소 활성화 신호(RAEB)와 그 반전신호에 응답하여 활성화되면 제1 노드의 신호를 반전시켜 제2 노드에 전달하고, 비활성화되면 신호를 차단하는 3상 인버터(TIV41)와 제1 노드(nd42)와 제2 노드(nd43)에 연결되고, 제2 노드의 신호를 반전시켜 제1 노드에 전달하는 인버터(IV43)로 구성된다. 제1 노드의 신호를 제1 래치신호, 제2 노드의 신호를 제2 래치신호라고 한다.
상기 제1 출력부(42)는 낸드 게이트(ND41, ND42)로 구성되고, 행 주소 활성화 신호(RAEB)와 제1 래치신호를 입력받아서 낸드 연산하여 제1 출력신호를 출력하고, 상기 제1 출력신호와 외부전압(VDD)을 입력받아서 낸드 연산하여 내부 행 주소(BXA<1>)를 출력한다.
상기 제2 출력부(43)는 낸드 게이트(ND43, ND44)로 구성되고, 행 주소 활성화 신호(RAEB)와 제2 래치신호를 입력받아서 낸드 연산하여 제2 출력신호를 출력하고, 상기 제2 출력신호와 외부 전압(VDD)을 입력받아서 낸드 연산하여 내부 반전 행 주소(BXAB<1>)를 출력한다.
상기 제3 출력부(44)는 노어 게이트(NOR)와 두 개의 인버터(IV44, IV45)로 구성되고, 상기 노어 게이트(NOR)가 제2 래치신호와 행 주소 활성화 신호를 노어 연산하고, 상기 노어 게이트(NOR41)의 출력을 두 개의 인버터(IV44, IV45)로 버퍼링하여 리던던시 행 주소(BXAR<1>)를 출력한다.
이와 같이 구성된 본 발명인 행 주소 래치 회로의 동작을 도 4 내지 도 8을 참고하여 살펴보면 다음과 같다.
우선, 행 주소 제어신호 생성부(3)가 뱅크 액티브 신호(BAB)와 행 주소 활성화 신호(RAEB)를 입력받아서 행 주소 제어신호(ADD-CON)를 출력한다.
즉, 행 주소 제어신호 생성부(3)는 로우 레벨로 인에이블 되는 뱅크 액티브 신호(BAB)와 하이 레벨로 인에이블 되는 행 주소 활성화 신호(RAEB)가 행 주소 제어신호 생성부(3)에 입력되고, 상기 행 주소 활성화 신호(RAEB)는 인버터(IV31)에 의해 반전되어, 낸드 게이트(ND31)와 인버터(IV32)를 통과하여 뱅크 액티브 신호(BAB)가 인에이블되는 때에 로우 레벨로 인에이블되는 행 주소 제어신호(ADD-CON)를 출력한다.
다음으로, 행 주소 제어신호(ADD-CON)에 의한 어드레스 래치부(4)가 상기 행 주소 제어신호(ADD-CON), 행 주소 활성화 신호(RAEB), 외부 행 주소(X-ADD<1:12>)를 입력받아서 내부 행 주소(BXA<1:12>), 내부 반전 행 주소(BXAB<1:12>) 및 리던던시 행 주소(BXAR<1:12>)를 생성한다.
즉, 어드레스 래치부(4)는 하이 레벨로 인에이블 되는 외부 행 주소(X-ADD<1>)를 입력받아서 인버터(IV42)에 의해 반전시켜서 제2 래치신호가 되고, 상기 제2 래치신호와 행 주소 제어신호(ADD-CON)를 리던던시 행 주소(44)의 노어 게이트(NOR41)로 연산하고, 두 개의 인버터(IV44, IV45)에 의해 행 주소 제어신호(ADD-CON)가 로우 레벨로 인에이블 되는 시점에 하이 레벨로 인에이블되는 리던던시 행 주소(BXAR<1>)를 출력한다. 이는 본 발명의 리던던시 행 주소(BXAR(B))는 종래발명의 리던던시 행 주소(BXAR(A))보다 약 119 ㎰ 정도 빠르므로 리던던시 행 주소를 종래보다 더 빠르게 출력할 수 있으므로 리던던시 회로에서 리페어 시간을 단축시킬 수 있다.
1: 래치 인에이블 신호(LES) 생성부
2: 어드레스 래치부
11: 반전 지연부 21: 버퍼부
22: 래치부 23: 제1 출력부
24: 제2 출력부 25: 제3 출력부
3: 행 주소 제어신호(ADD-CON) 생성부
4: 어드레스 래치부
41: 래치부 42: 제1 출력부
43: 제2 출력부 44: 제3 출력부
5: 리던던시 회로부
6: 디코딩 회로부

Claims (8)

  1. 뱅크 액티브 신호와 행 주소 활성화 신호를 입력받아서 행 주소 제어신호를 생성하는 행 주소 제어신호 생성부; 및 상기 행 주소 제어신호와 행 주소 활성화 신호와 외부 행 주소를 입력받아서 내부 행 주소, 내부 반전 행 주소 및 리던던시 행 주소를 출력하는 어드레스 래치부를 포함한 행 주소 래치 회로.
  2. 청구항 1에 있어서,
    상기 행 주소 제어신호 생성부는 행 주소 활성화 신호를 반전시키는 인버터;
    상기 인버터의 출력 신호와 뱅크 액티브 신호를 논리연산을 수행하는 논리소자로 구성된 것을 특징으로 하는 행 주소 래치 회로.
  3. 청구항 2에 있어서,
    상기 논리소자는 낸드 게이트와 인버터를 직렬로 연결된 것을 특징으로 하는 행 주소 래치 회로.
  4. 청구항 1에 있어서,
    상기 어드레스 래치부는 행 주소 활성화 신호 및 그 반전 신호와 외부 행 주소 신호의 반전 신호에 응답하여 제1 노드 신호(제1 래치신호) 및 제2 노드의 신호(제2 래치신호)를 래치하는 래치부;
    상기 행 주소 활성화 신호와 상기 제1 래치신호를 입력받아서 내부 행 주소를 출력하는 제1 출력부;
    상기 행 주소 활성화 신호와 상기 제2 래치신호를 입력받아서 내부 행 반전 주소를 출력하는 제2 출력부; 및
    상기 행 주소 제어신호와 상기 제2 래치신호를 입력받아서 리던던시 행 주소를 생성하는 제3 출력부로 구성된 것을 특징으로 하는 행 주소 래치 회로.
  5. 청구항 4에 있어서,
    상기 래치부는 제1 노드와 제2 노드에 연결되고, 행 주소 활성화 신호 및 그 반전 신호에 응답하여 활성화될 때에는 제1 노드의 신호를 반전시켜 제2 노드에 전달하고, 활성화되지 않을 때에는 신호를 차단하는 3상 인버터; 및
    제1 노드와 제2 노드에 연결되고, 제2 노드의 신호를 반전시켜 제1 노드에 전달하는 인버터로 구성된 것을 특징으로 하는 행 주소 래치 회로.
  6. 청구항 4에 있어서,
    상기 제3 출력부는 제2 래치신호와 행 주소 활성화 신호를 입력받아서 노어 연산을 수행하는 노어 게이트와 상기 노어 게이트의 출력단에 두 개의 인버터를 직렬로 연결한 것을 특징으로 하는 행 주소 래치 회로.
  7. 뱅크 액티브 신호와 행 주소 활성화 신호를 입력받아서 행 주소 제어신호를 생성하는 행 주소 제어신호 생성부; 및 상기 행 주소 제어신호와 행 주소 활성화 신호와 외부 행 주소 신호를 입력받아서 내부 행 주소, 내부 반전 행 주소 및 리던던시 행 주소를 출력하는 어드레스 래치부를 포함한 행 주소 래치 회로;
    상기 리던던시 행 주소를 입력받고 결함이 있는지 판단하여 결함이 있다면 리페어 어드레스를 출력하고 로우 레벨의 행 주소 활성화 신호를 행 주소 제어신호 생성부와 어드레스 래치부로 출력하는 리던던시 회로부; 및
    상기 내부 행 주소와 내부 반전 행 주소를 디코딩하여 데이터 저장영역에 있는 워드라인을 활성화시키기 위한 디코딩 신호를 출력하는 디코딩 회로부를 포함하는 행 주소 생성 회로.
  8. 청구항 7에 있어서,
    상기 디코딩 회로부는 상기 내부 행 주소와 내부 반전 행 주소를 디코딩하여 출력하는 프리디코더; 및
    상기 프리디코더의 출력을 디코딩하여 상기 디코딩 신호를 출력하는 메인디코더를 구비하는 것을 특징으로 하는 행 주소 생성 회로.
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