KR20120037872A - 반도체 ｍｐ 웨이퍼 공정 - Google Patents

반도체 ｍｐ 웨이퍼 공정 Download PDF

Info

Publication number
KR20120037872A
KR20120037872A KR20110092901A KR20110092901A KR20120037872A KR 20120037872 A KR20120037872 A KR 20120037872A KR 20110092901 A KR20110092901 A KR 20110092901A KR 20110092901 A KR20110092901 A KR 20110092901A KR 20120037872 A KR20120037872 A KR 20120037872A
Authority
KR
South Korea
Prior art keywords
wafer
process step
zone
semiconductor
different
Prior art date
Application number
KR20110092901A
Other languages
English (en)
Inventor
다 켄 웽
Original Assignee
다 켄 웽
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다 켄 웽 filed Critical 다 켄 웽
Publication of KR20120037872A publication Critical patent/KR20120037872A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/50—Mask blanks not covered by G03F1/20 - G03F1/34; Preparation thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/26—Acting in response to an ongoing measurement without interruption of processing, e.g. endpoint detection, in-situ thickness measurement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/89—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using at least one connector not provided for in any of the groups H01L24/81 - H01L24/86
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0035—Multiple processes, e.g. applying a further resist layer on an already in a previously step, processed pattern or textured surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H01L2223/5446—Located in scribe lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/37—Effects of the manufacturing process
    • H01L2924/37001—Yield
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/37—Effects of the manufacturing process
    • H01L2924/3701—Effects of the manufacturing process increased through put

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

제 1 프로세스 단계로 복수의 MP 웨이퍼를 라트 또는 배치로 처리하는 단계를 포함하는 반도체 MP 웨이퍼 방법을 제공한다. 복수의 MP 웨이퍼는 MP 웨이퍼 그룹-1 및 MP 웨이퍼 그룹-2로 나누어진다. MP 웨이퍼 그룹-1의 MP 웨이퍼들 중 하나 이상은 제 1 프로세스 단계-1로 처리되고 MP 웨이퍼 그룹-2의 MP 웨이퍼들 중 하나 이상은 제 2 프로세스 단계-2로 처리되어, MP 웨이퍼 그룹-1 및 그룹-2 각각 위에 상이한 장치 부품을 형성하도록 한다. MP 웨이퍼 그룹-1의 MP 웨이퍼들 중 하나 이상은 제 3 프로세스 단계-3으로 처리되고 MP 웨이퍼 그룹-2의 MP 웨이퍼들 중 하나 이상은 제 3 프로세스 단계-4로 처리되어 MP 웨이퍼 상에 실질적으로 동일한 장치 부품을 형성하도록 한다.

Description

반도체 ＭＰ 웨이퍼 공정{SEMICONDUCTOR MP WAFER PROCESS}
본 발명은 반도체 멀티-프로젝트 또는 멀티-프로덕트(MP) 웨이퍼 프로세스에 관한 것으로, 특히, 낮은 초기 개발비 (NRE) 프로토타이핑 또는 생산 제조 비용, 짧은 사이클 시간 및 더 유연한 반도체 제조 또는 IC 제품 서비스를 구비한 반도체 MP 웨이퍼 프로세스에 관한 것이다.
반도체 기술이 규모가 축소되고 복잡성이 증가될 때, 장치를 제조하기 위해 요구되는 새로운 마스크 세트와 웨이퍼의 NRE가 복잡성, 개수, 총 비용에서 크게 증가하고 있다. 패브리스(fabless) IC 업체의 경우, 반도체 IP/Lib 디자인, IC 프로토타이핑 또는 작은 용적의 생산은 나노-미터(nm) 규모 기술을 제공하기 위해 상당히 높게 된다. 반도체 제조 공급자에 의해 제공되는 NRE 비용을 완화하는 하나의 해결책은 마스크-셔틀로 멀티-프로젝트 웨이퍼를 제공하는 것이다. 마스크-셔틀 다중 프로젝트 웨이퍼 서비스를 이용하여, 제조 제공자는 IC 디자인 프로토타이핑 목적을 위해 요구되는 다수의 셔틀 시트의 개수에 종속된다.
마스크-셔틀 서비스를 가지기 때문에, IC 디자인 또는 IP/Lib(매크로) 기능 유닛은 개방(즉, 비-독점) 또는 공급 업체 독점 IP/라이브러리를 이용하여 반도체 디자인 확인을 위해 제출된다. IC 디자인은 일반적인 마스크 세트 내로 그리고 프로토타이핑 웨이퍼 라트(lot)에 풀링된다(pool). 그런 다음, 반도체 웨이퍼는 반도체 파운드리에서 제조 프로세스를 통하여 제조된다. 완성된 반도체 칩(포장된 또는 포장되지 않은)은 멀티-프로젝트 웨이퍼를 제조하기 위한 IC 디자인 또는 IP/Lib(매크로) 기능 유닛을 제출한 파운드리 고객 또는 이용자에게 반환된다.
반도체 IC 업계가 수십 년 동안 급속한 성장을 이루었다. IC 재료, 프로세스 및 디자인의 기술적 발전은 각 세대가 이전 세대보다 작고 보다 복잡한 회로를 가지는 IC의 세대를 생산하였다. 그러나 이러한 진보는 IC를 처리하고 제조하는 복잡성을 증가하였다. 또한, IC 산업이 성숙되는 반면, IC를 생산하는 데 필요한 다양한 작업이 단일 회사에 의해 또는 특정 지역에서 전문적인 다른 회사에 의해 다른 위치에서 수행할 수 있다. 예를 들어, 마스크 셔틀을 사용하는 IC 파운드리(foundry) 제조 프로세스는 하나 또는 여러 고객을 위한 멀티 프로젝트 웨이퍼를 만들 수 있다.
도 8은 여러 프로세스 노드와 통합된 종래의 멀티 프로젝트 웨이퍼 마스크 세트를 보여준다. 마스크 세트(800)는 다중 기술 노드 마스크(MTM)인 제 1 층 마스크(802), 제 2 층 마스크(804), 제 3 층 마스크(806), 제 5 층 마스크(812), 제 6 층 마스크(814), 및 제 8 층 마스크(820)를 포함한다. 마스크 세트(800)는 제 4 층 마스크(808 및 810), 제 7 층 마스크(816 및 818)을 더 포함한다. 마스크(802, 804, 806, 812, 814 및 820)는 단일 기술 노드 마스크(STM)이다. 마스크 세트 MTM(808, 816) 및 (810, 812)은 각각 (예를 들어, 65 nm 및 90 nm 기술 노드) 각각 다른 기술 노드와 관련된 제 1 및 제 2 패턴을 포함한다. 제 4 층 마스크(808) 및 제 7 층 마스크(816)는 STM이고 제 1 패턴(예를 들어 65 nm 기술 노드)을 포함하고, 제 4 층 마스크(810) 및 제 7 층 마스크(818)는 STM이고 제 2 패턴(예 : 90 nm 기술 노드)을 포함한다. 마스크 세트(800)는 제 1 패턴을 포함하는 장치, 및 제 2 패턴을 포함하는 장치를 제조하는데 사용되는 것이다.
도 1은 본 발명의 반도체 MP 웨이퍼 프로세스의 일 실시예에 의해 제조된 반도체 MP 웨이퍼 프로세스 및 IC 칩(400)의 일 실시예에 대한 MP 마스크 세트의 일 부분 디자인, 레이아웃 및 패터닝 정보(400)를 도시한 도면.
도 2는 본 발명의 반도체 MP 웨이퍼 라트 또는 배치 프로세스의 일 실시예의 흐름도.
도 3은 본 발명의 반도체 MP 웨이퍼 프로세스의 또 다른 실시예에 의해 제조된 반도체 MP 웨이퍼를 도시한 도면.
도 4는 본 발명의 반도체 MP 웨이퍼 프로세스의 또 다른 실시예의 흐름도.
도 5는 본 발명의 이온-주입 장비에 제조된 셔터 수단의 일 실시예를 도시한 도면.
도 6은 본 발명의 반도체 MP 웨이퍼 프로세스의 또 다른 실시예의 흐름도.
도 7은 본 발명의 반도체 MP 웨이퍼 프로세스의 또 다른 실시예의 흐름도.
도 8은 다중 프로세스 노드와 결합된 종래의 멀티-프로젝트 웨이퍼 마스트 세트를 도시한 도면.
종래의 마스크 셔틀 디자인은 일반적으로 단지 파운드리의 고객 및 반도체 제조 시설 사이의 통신을 포함한다. 또한 MP 웨이퍼 또는 오는 미래의 MP 웨이퍼의 파생 완성 부품 거래에는, 하나 또는 다중 클라이언트, 예를 들면, 고객이나 사용자에 대한 증가된 요구가 있는데, 단일 또는 다중 클라이언트는 마스크의 특정 층을 분할할 수 있거나, 주어진 프로세스 레서피는 반도체 장치 부품의 다양한 맞춤형 요구 사항, 즉 장치 구조 또는 물리적/전기적 특성을 충족할 수 있도록 한다. 다른 우선 순위 또는 다른 레서피의 내용으로 분할할 수 있도록 동적으로 요청할 수 있어 보다 유연하고 새로운 방법으로, 본 발명의 새로운 방법이나 서비스가 프로토타이핑 디자인 검증/특성화 사이클 시간을 단축하고 미래의 IC 제품에 대한 시장으로의 시간 속도를 높일 수 있다. 따라서, 낮은 프로토 타입 NRE, 낮은 생산 비용 또는 동시에 이러한 다중 IC 디자인나 제품을 제조하기 위한 짧은 사이클 타임으로 신규한 반도체 멀티-프로젝트 또는 멀티-프로덕트(MP) 웨이퍼 프로세스 방법이 요구된다. 반도체 MP 웨이퍼 방법이 제공된다. 반도체 MP 웨이퍼 프로세스의 전형적인 실시예는 제 1 프로세스 단계로 라트 또는 배치로 복수의 MP 웨이퍼를 처리하는 단계를 포함한다. 제 1 프로세스 단계가 완성된 후 라트(lot) 또는 배치(batch)로 복수의 MP 웨이퍼는 MP 웨이퍼 그룹-1 및 MP 웨이퍼 그룹- 2로 나누어진다. 적어도, MP 웨이퍼 그룹-1의 MP 웨이퍼들 중 하나가 제 2 프로세스 단계-1 (스텝-A)로 처리되고 MP 웨이퍼 그룹-2의 MP 웨이퍼들 중 적어도 하나는 제 2 프로세스 단계-2(단계-B)로 처리된다. 제 2 프로세스 단계-1(단계-A)와 제 2 프로세스 단계-2(단계-B)는 상이한 장치 부품, 즉 MP 웨이퍼 그룹-1의 MP 웨이퍼 및 MP 웨이퍼 그룹-2의 MP 웨이퍼에 각각 다른 장치 구성 요소 즉, 반도체 장치의 구조 또는 물리적/전기적 특성을 형성 수 있다. 또한, 제 2 프로세스 단계-1 및 제 2 프로세스 단계-2 둘 다 실질적으로 동일한 기술 세대에 해당될 수 있다. 그런 다음 제 2 프로세스 단계-1(스텝-A) 및 제 2 프로세스 단계-2(단계-B)가 완성된후 MP 웨이퍼 그룹-1의 MP 웨이퍼들 중 적어도 하나는 제 3 프로세스 단계-3 (단계-C) 및 MP 웨이퍼 그룹-2의 MP 웨이퍼들 중 적어도 하나가 제 3 프로세스 단계-4(단계-D)로 각각 처리된다. 일반적으로, 제 3 프로세스 단계-3(단계-C) 및 제 3 프로세스 단계-4(단계-D)는 실질적으로 동일한 프로세스 레서피, 동일한 프로세스 도구 또는 동일한 유형의 에칭 또는 리소그래피 도구와 같은 동일한 유형의 프로세스 도구에 의해 수행되는 기능상 동일한 프로세스 단계는 아래와 같다. 기능적으로 동일한 프로세스 단계는 MP 웨이퍼 그룹-1의 MP 웨이퍼및 MP 웨이퍼 그룹-2의 MP 웨이퍼 각각에 실질적으로 동일한 반도체 장치 부품, 즉, 장치 구조, 물리적/전기적 특성등을 형성한다. 그런 다음 MP 웨이퍼 그룹-1 또는 그룹-2의 적어도 하나의 MP 웨이퍼를 포함하는 복수의 MP 웨이퍼가 복수의 완성된 MP 웨이퍼를 제조하도록 후속 프로세스로 처리된다. 제 2 프로세스 MP 웨이퍼 그룹-1에 대한 단계-1(단계-A) 전이나 후에 제시되는 필름 증착 또는 세척 단계와 같은, 또 다른 프로세스 단계-X가 있다는 것이 본원 발명의 일반적인 기술자에게 일반적인 지식이다. 제 2 프로세스 MP 웨이퍼에 대해 단계-1 (단계) 그룹-1 그리고 MP 웨이퍼 그룹-2에 대한 제 2 프로세스 단계-2(단계-B) 전 또는 후 제시되는, 필름 증착 또는 청소 단계와 같은 또 다른 프로세스 단계-Y가 있을 수 있으며, 프로세스 단계-X 및 단계-Y는 상이할 수 있거나, 실질적으로 동일한 것일 수 있다. 또한, 제 2 프로세스 단계-1(단계-A) 및 제 2 프로세스 단계-2(단계-B)의 완성 후, 그룹-1의 MP 웨이퍼들 중 적어도 하나의 MP 웨이퍼와 그룹-2의 적어도 하나의 MP 웨이퍼는 동일한 모델 또는 기능을 가진 상이한 에칭 도구와 같이, 실질적으로 동일한 레서피 및 도구 기능으로 동일한 레서피 또는 다른 도구와 동일한 도구로 함께 처리할 수 있다. 또는 MP 웨이퍼 그룹-2의 후속 프로세스가 완성된 MP 웨이퍼를 제조하도록 MP 웨이퍼 그룹-1의 후속 프로세스와 기능상 동일한 단계에도 불구하고, 더 나은 제조 예약 및 배달 유연성을 위해, MP 웨이퍼 그룹-2의 적어도 하나의 MP 웨이퍼는 MP 웨이퍼 그룹-1의 적어도 하나의 MP 웨이퍼의 날짜/시간과 상이한 날짜/시간에 처리될 수 있다.
MP 웨이퍼 처리 반도체 MP 웨이퍼 프로세스 방법의 또 다른 전형적인 실시예는 제 1 프로세스 단계로 처리하는 단계를 포함한다. 그리고, 동일한 MP 웨이퍼에 대한 웨이퍼 존-1 및 웨이퍼 존-2가 형성되며, 존-1의 영역과 존-2의 크기가 거의 동일할 수 있거나 다양한 실시예에 대한 크기가 상이할 수 있습니다. MP 웨이퍼의 웨이퍼 존-1이 제 2 프로세스 단계-1로 처리되고 MP 웨이퍼의 웨이퍼 존-2는 제 2 프로세스 단계로 처리되고, 제 2 프로세스 단계-1 및 제 2 프로세스 단계-2는 상이한 장치 부품, 즉 MP 웨이퍼의 웨이퍼 존-1 및 웨이퍼 존-2 상에 각각 반도체 장치 구조 또는 물리적/전기적 특성을 형성할 수 있다. 제 2 프로세스 단계-1 및 단계-2는 제 1 프로세스 단계가 완성된 후, 처리된다. 그런 다음, MP 웨이퍼의 웨이퍼 존-1은 제 3 프로세스 단계-3으로 처리되고 MP 웨이퍼의 웨이퍼 존-2는 제 2 프로세스 단계 후 제 3 프로세스 단계-4로 처리된다. 일반적으로, 제 3 프로세스 단계-3 및 제 3 프로세스 단계-4는 실질적으로 동일한 프로세스 레서피, 동일한 조건 또는 동일한 도구에 의해 수행된 기능적으로 동일한 단계이다. 기능적으로 동일한 프로세스 단계는 MP 웨이퍼의 웨이퍼 존-1 및 웨이퍼 존-2 상에 각각 실질적으로 동일한 장치 부품, 즉, 반도체 장치 구조, 물리적/전기적 특성을 형성한다. 그런 다음 MP 웨이퍼가 완성된 MP 웨이퍼를 제조하도록 후속 프로세스로 처리된다. 이는 본 발명의 기술분야의 기술자에 대해 일반적인 지식이다. 웨이퍼 존-1에 대한 제 2 프로세스 단계-1 전이나 후, 제시된 국부적 열 처리 또는 어닐링 단계와 같은 다른 프로세스 단계-Z1이 있을 수 있다. 그리고 웨이퍼 존-2에 대한 제 2 프로세스 단계-2 이전 또는 이후에 제시되는 국부적 이온 주입 또는 세척 단계와 같은 다른 프로세스 단계-Z2일 수 있다. 또한, 완성된 MP 웨이퍼를 제조하기 위한 후속 프로세스에 대해, 웨이퍼 존-2 및 존-1은 동일한 모델 또는 기능을 구비한 상이한 에칭 도구와 같은 실질적으로 동일한 레서피, 또는 동일한 도구 기능 및 동일한 또는 심지어 상이한 도구에서 처리할 수 있다. 또는 MP 웨이퍼의 존-2 및 존-1의 후속 프로세스는 일반적인 프로세스이지만 웨이퍼 존-2는 웨이퍼 존-1의 날짜/시간 이외의 다른 날짜/시간에 처리할 수 있다.
반도체 MP 웨이퍼 프로세스 방법의 다른 전형적인 실시예는 마스크를 사용하여 포토리소그래피 프로세스로 MP 웨이퍼를 처리하는 단계를 포함한다. 그런 다음, MP 웨이퍼는 포토리소그래피 프로세스가 완성된 후 에칭, 증착 또는 이온 주입 프로세스를 포함하는 제 1 프로세스로 처리된다. 제 1 프로세스가 완성되기 전에 또는 후에 MP 웨이퍼는 이온-빔 리소그래피 마스크리스 프로세스로 처리된다. MP 웨이퍼는 이온-빔 마스크리스 리소그래피 프로세스가 완성된 후 에칭, 증착이나 이온 주입 프로세스를 포함하는 제 2 프로세스로 처리되어 MP 웨이퍼 상의 마스크리스 리소그래피 프로세스와 관련된 반도체 장치 부품, 구조 또는 특성을 형성한다. 그런 다음 MP 웨이퍼가 완성된 MP 웨이퍼를 제조하도록 후속 프로세스로 처리된다.
반도체 MP 웨이퍼 프로세스 방법의 또 다른 실시예는 MP 웨이퍼에 대해 거의 동일한 또는 상이한 크기를 가지는 웨이퍼 존-1 및 웨이퍼 존-2를 형성하는 단계를 포함한다. MP 웨이퍼의 웨이퍼 존-1은 이온-비임 마스크리스 리소그래피 프로세스로 처리되어, MP 웨이퍼의 웨이퍼 존-1 상에 MP IC 디자인-1의 노출 패턴-1을 형성한다. MP 웨이퍼의 웨이퍼 존-2는 노출(또는 IC 디자인) 패턴-1을 따라 순차적으로 또는 동시 노출 시간 기간에서 제 2 이온-비임 마스크리스 리소그래피 프로세스로 처리되어, MP 웨이퍼의 웨이퍼 존-2 상에 MP IC 디자인-2의 노출(또는 IC 디자인) 패턴-2를 형성하며, 여기서 IC 디자인의 노출 패턴-2는 노출 패턴-1과 상이하다. 이어서, MP 웨이퍼는 완성된 MP 웨이퍼를 제조하도록 후속하는 프로세스로 처리된다. 여기서, 디자인-1 및 디자인-2는 실질적으로 동일한 기술 세대일 수 있으며 특별한 클라이언트 또는 상이한 클라이언트와 관련될 수 있다. 디자인-1 및 디자인-2는 동일한 또는 상이한 클라이언트에 대응하는 제품 프로토타이핑 또는 용적 생산 목적에 대해 기능적일 수 있다.
마스크리스 기술 세대에 대해, 상술된 MP 웨이퍼 프로세스 방법은 마스크리스 MP 웨이퍼 서비스를 생성하고, 마스크리스 MP 웨이퍼 서비스는 이들의 단일 또는 다중 클라이언트, 예를 들면, 고객 또는 사용자와 관련된 고객의 Si-IP/Lib 디자인, 프로토타이핑, 특성화 또는 최종 생산 요구의 동적 요구를 충족하기 위해 제조하는 다양한 IC 장치에 대한 파운드리 또는 집적 장치 제조자(IDM) 회사에 대한 더 유연하고 다양한 서비스 방법이다. 그러나, MP 웨이퍼 라트의 마스크리스 도구 작동 비용은 MP 웨이퍼 서비스의 동일한 작동(run)을 공유하는, 상이한 파운드리 또는 IDM 클라이언트, 예를 들면, 고객 또는 사용자에게 용이하게 양도할 수 있다. 또는, 주어진 반도체 기술 세대에 대해, 클라이언트, 예를 들면 고객 또는 사용자의 단일 또는 세트에 의해 요구된 바와 같이 많이 작동될 수 있다. 오늘날, 패브리스 또는 IDM 클라이언트, 예를 들면, 고객 또는 사용자는 더 짧은 사이클 시간 및 비용 효율적인 MP 웨이퍼 또는 완성된 부품 서비스 방법 및 장치에 대한 증가된 요구를 경험하며, 완성된 부품 서비스 방법 및 장치는 IC 프로토타이핑, Si-IP/Lib(매크로) 기능적 특성화, 확인 개발 또는 제조의 상술된 요구를 극복할 수 있다. 실제로 반도체 MP 웨이퍼의 동일한 라트를 경유하여 상이한 프로토타이핑 또는 고른 생산 IC 장치를 제조하는데 상당한 경계적 장점이 있다. 또한, MP 웨이퍼 서비스는 전체 비용의 NRE 비용을 상당히 감소시킬 수 있다. 이어서, 반도체 산업이 더 높은 신뢰 수준으로 빠르고, 비용이 낮고, 향상된 품질의 프로토타이핑을 달성하는 것을 가능하게 한다. 또한, 본 발명은 상이한 IC 디자인 또는 제품 옵션을 가능하여 향상된 프로세스 제어를 구비한 제조가능성을 확대하거나 파운드리 또는 IDM 회사의 모든 종류의 클라이언트, 예를 들면, 고객 또는 사용자와 관련된 제조 생산 제품에 대한 일회 성공의 높은 비율을 강화한다.
상세한 설명이 첨부된 도면을 참조하여 아래의 실시예에서 주어진다.
본 발명은 첨부된 도면을 참조하여 후속하는 상세한 설명 및 예들을 읽음으로써 더욱 충분히 이해될 수 있다.
아래의 상세한 설명은 본 발명을 수행하기 위한 일 예의 모드이다. 이러한 상세한 설명은 본 발명의 일반적인 원리를 나타내기 위한 것으로 제한적인 의미로 취급되지 않아야 한다. 본 발명의 범위는 첨부된 청구범위를 참조하여 최상으로 결정된다. 가능하다면, 동일한 도면부호는 동일한 또는 유사한 부문을 참조하도록 도면 및 상세한 설명에서 이용된다.
본 발명은 소정의 도면을 참조하여 득별한 실시예에 대해 설명되지만, 본 발명은 이에 제한되지 않으며 단지 청구범위에 의해 제한된다. 설명된 도면은 단지 개략적이고 비 제한적이다. 도면에서, 요소의 일부의 크기는 과장될 수 있지만 설명적인 목적을 위해 스케일대로 도시되지 않는다. 크기 및 상대적 크기는 본 발명을 실시하기 위한 실제 크기에 대응되지 않는다.
본 발명은 MP 웨이퍼 또는 완성된 부품 프로토타이핑 개선 서비스 또는 제조에 관한 것이다. 특히, 본 발명은 나노-기술 MP 웨이퍼 또는 반도체 웨이퍼 파운드리 또는 집적 장치 제조자(IDM) 회사를 위한 완성된 부품 제조 서비스에 대한 레서피 및 장치에 관한 것이다. 본 발명의 메카니즘은 성능/비용 비율을 상승시켜, 전체 초기 개발비(NRE) 비용을 감소시키거나 전체 프로토타이핑 확인 및 특성 사이클 시간을 줄인다. 따라서, 상당한 상업적 가치 또는 연구 이익이 낮은 제조 비용 및 제조 램핑 업 사이클 시간 등을 가진 제품에 대한 빠른 시간-대-마켓과 같은, 본 발명의 혁신적인 메카니즘에 의해 반도체 웨이퍼 파운드리 또는 IDM 회사의 클라이언트, 예를 들면 고객 또는 사용자엑 제공된다.
도 1은 반도체 MP 웨이퍼 프로세스의 일 실시예에 의해 제조된 IC 칩 및 반도체 MP 웨이퍼 프로세스의 일 실시예에 대한 MP 마스크 세트(400)를 도시한다. 도 1에 도시된 바와 같이, 반도체 MP 웨이퍼 프로세스의 일 실시예에 의해 제조된 MP 웨이퍼(100)는 복수의 MP 칩(101)을 가진다. 각각의 MP 칩(101)은 다양한 IC 디자인 또는 Si-IP/Lib 유닛 표현을 가진다(IC 디자인(A), IC 디자인(B) 및 IC 디자인(C)과 같은). 도 1에 도시된 바와 같이, MP 칩(101)의 IC 디자인(A)은 MP 마스크 세트(400)를 이용하여 반도체 MP 웨이퍼 프로세스의 일 실시예에 의해 제조된다. 일 실시예에서, MP 마스크 세트(400)는 상이한 레벨에서 다양한 장치 부품의 형성을 위해 복수의 마스크(4A, 4B, 4C, 4D, 4E, 4F 또는 4F')를 포함한다. 또한, MP 마스크 세트(400)는 하나 이상의 마스크 스플리트를 가지며, 이는 동일한 웨이퍼 라트 내의 상이한 MP 웨이퍼를 위한 동일한 마스킹 레벨 상의 임계적 장치 부품, 예를 들면 소스/드레인 활성 영역, 상호접속부 또는 비아 홀(즉, 실질적으로 동일한 재료 또는 상이한 재료로 두 개의 전도성 층을 연결하는 관통 홀)을 제조하기 위한 동일한 마스킹 레벨과 관련된 두 개 이상의 상이한 마스크(마스크(4F 및4F')와 같은)를 포함한다. 일 실시예에서, 마스크(4F 및 4F') 사이의 차이는 단일 또는 각각의 MP 웨이퍼 클라이언트에 대응하는 장치 기능 어플리케이션, 칩 크기, 디자인 정보, 레이아웃 정보, 노출 패턴 정보, 임계적 치수 등을 포함할 수 있다. 따라서, IC 제품은 MP 마스크 세트(400)를 이용하여 반도체 MP 웨이퍼 프로세스의 일 실시예에 의해 하나의 웨이퍼 프로세스 런(run)/라트 또는 배치에서 상이한 또는 심지어 동일한 MP 웨이퍼(100) 상의 다양한 기능으로 완전히 제조될 수 있다. 따라서, IC 칩 또는 Si-IP/Si-Lib(매크로) 유닛 프로토타이핑 케이스의 각각에 대한 디자인/프로세스 윈도우 확인 또는 프로세스/제품 특성에 대한 다수의 마스크 세트가 감소될 수 있고 디자인 확인 사이클 시간이 짧아질 수 있다.
도 2는 본 발명의 MP 마스크 세트(400)를 이용하는 반도체 MP 웨이퍼 프로세스(200)의 일 실시예의 흐름도이다. 첫째, 동일한 웨이퍼 라트 또는 배치에서 복수의 MP 웨이퍼는 제 1 프로세스 단계(단계(201))로 처리된다. 일 실시예에서, 제 1 프로세스 단계 또는 흐름은 리소그래피 노출 프로세스, 이온 주입 프로세스, 세척 프로세스 또는 에칭 프로세스를 포함한다. MP 웨이퍼(도 2, 단계(201))는 동일한 제 1 프로세스 흐름 또는 단계를 공유할 수 있지만 실질적으로 동일한 또는 상이한 제조 도구(장비)를 통하여 작동되며, 여기서 실질적으로 동일한 프로세스 내용(즉, 조건 또는 레서피)과 관련된 단일 또는 제 1 프로세스 흐름 또는 단계의 세트에 대응한다.
다음으로, 동일한 웨이퍼 라트 내의 복수의 MP 웨이퍼는 제 1 프로세스 단계가 완성된 후(단계 203), MP 웨이퍼 그룹-1 및 MP 웨이퍼 그룹-2로 분리된다. 이러한 방법은 프로세스 윈도우 최적화, IC 디자인 윈도우 확인 및/또는 특성화를 위한 시간 및 비용을 절감한다.
다음으로, MP 웨이퍼 그룹-1의 MP 웨이퍼들 중 하나 이상은 제 2 프로세스 단계-1로 처리되고, MP 웨이퍼 그룹-2의 MP 웨이퍼들 중 하나 이상은 제 2 프로세스 단계-2로 처리되며, 여기서 제 2 프로세스 단계-1 및 제 2 프로세스 단계-2는 각각 MP 웨이퍼 그룹-1의 MP 웨이퍼들 및 MP 웨이퍼 그룹-2의 MP 웨이퍼들 상에 상이한 장치 부품을 형성하며, 제 2 프로세스 단계-1 및 제 2 프로세스 단게-2는 모두 실질적으로 동일한 기술 세대(기술 노드)(단계(205))에 대응한다. 일 실시예에서, 제 2 프로세스 단계-1 및 제 2 프로세스 단계-2는 리소그래피 노출 프로세스, 이온 주입 프로세스, 세척 프로세스 또는 에칭 프로세스 등을 포함한다. MP 웨이퍼 그룹-1 및 그룹-2는 상이한 프로세스 내용(조건 또는 레서피)과 관련된 "상호접속부 형성"과 같은, 프로세스 흐름 또는 단계에 대응하는 실질적으로 동일하거나 상이한 제조 도구(장비)를 통하여 작동될 수 있다. 이러한 실시예에서, 제 2 프로세스 단계-1은 도 1에 도시된 바와 같이 마스크(4F)와 같은, 제 1 마스크를 구비한 리소그래피 노출 프로세스를 포함하며, 제 2 프로세스 단계-2는 도 1에 도시된 바와 같이, 마스크(4F')와 같은, 제 2 마스크를 구비한 리소그래피 노출 프로세스를 포함한다. 실시예에서, 마스크들(4F 및 4F') 사이의 차이는 IC 레이아웃 정보, 장치 기능 어플리케이션, 칩 크기, 디자인 정보, 레이아웃 정보, 노출 패턴 정보, 임계적 크기 등을 포함할 수 있으며, 여기에서 마스크(4F 및 4F')의 IC 레이아웃 또는 디자인 정보는 모두 단일 MP 웨이퍼 또는 단일 MP 웨이퍼의 완성된 부분 클라이언트와 관련된다. 선택적으로, 마스크(4F 및 4F')의 칩 크기 및 주 기능 어플리케이션은 실질적으로 동일하며, 마스크(4F 및 4F')의 상세한 디자인 정보, 노출 패턴 또는 임계적 크기가 상이하다. 예를 들면, 제 1(4F) 및 제 2 (4F') 마스크는 활성 영역 레이아웃 패턴, 소스/드레인 레이아웃 패턴, 상호 접속부 레이아웃 패턴 또는 비아 홀 레이아웃 패턴을 포함하는 상이한 IC 디자인 또는 레이아웃 정보를 가질 수 있다. 이러한 실시예에서, 도 1에 도시된 바와 같이, 상이한 마스크(4F 및 4F')는 MP 웨이퍼 그룹-1 및 MP 웨이퍼 그룹-2에 대응하는 상이한 상호 접속부에 대응한다. 선택적으로, 제 2 프로세스 단계-1 및 제 2 프로세스 단계-2는 이온 주입 프로세스들이고, 여기서 제 2 프로세스 단계-1 및 제 2 프로세스 단계-2에 대한 이온 주입 프로세스들의 레서피 또는 조건(이온 주입 에너지, 기울어짐 또는 투여량 레서피 또는 조건)은 서로의 레서피 또는 조건과 상이할 수 있다. 선택적으로, 제 2 프로세스 단계-1 및 제 2 프로세스 단계-2는 에칭 프로세스, 예를 들면 반도체 장치(MOSFET) 게이트 형성 또는 에칭 프로세스이다. 제 2 프로세스 단계-1 및 제 2 프로세스 단계-2의 에칭 프로세스의 레서피 또는 조건(게이트 임계 크기 또는 게이트 단면적 프로파일)은 서로 상이할 수 있다. 따라서, 전형적인 케이스로서, 제 2 프로세스 단계-1 및 제 2 프로세스 단계-2에 의해 제조된 반도체 장치 부품은 반도체 장치 소스/드레인, 상호 접속부 또는 비아 홀과 관련될 수 있다.
다음으로, 제 2 프로세스 단계-1 및 단계 -2가 각각 완성된 후, MP 웨이퍼 그룹-1의 MP 웨이퍼들 중 하나 이상은 제 3 프로세스 단계-3으로 처리되고 MP 웨이퍼 그룹-2의 MP 웨이퍼들 중 하나 이상은 제 3 프로세스 단계-4로 처리되며, 제 3 프로세스 단계-3 및 제 3 프로세스 단계-4는 MP 웨이퍼 그룹-2의 MP 웨이퍼 및 MP 웨이퍼 그룹-1의 MP 웨이퍼 상의 실질적으로 동일한 장치 부품을 형성한다. 일 실시예에서, 제 3 프로세스 단계-3 및 제 3 프로세스 단계-4는 리소그래피 노출 공정, 이온 주입 프로세스, 세척 프로세스 또는 에칭 프로세스를 포함하며, 여기서, 이들은 동일한 프로세스 흐름 또는 단계를 공유할 수 있지만, 실질적으로 동일한 프로세스 내용(조건 또는 레서피)과 관련된 단일 또는 프로세스 흐름 또는 단계의 세트에 대응하는 실질적으로 동일한 또는 상이한 제조 도구(장비)를 통하여 작동된다.
다음으로, 복수의 MP 웨이퍼는 복수의 완성된 MP 웨이퍼 또는 완성된 부품을 제조하도록 후속 프로세스로 처리된다(단계(209)). 마지막으로, 완성된 MP 웨이퍼 또는 완성된 부품은 각각의 MP 웨이퍼 또는 완성된 부품 클라이언트로 전달된다. 또 다른 실시예에서, 반도체 MP 웨이퍼 프로세스(200)는 상이한 프로세스로 MP 웨이퍼 그룹-1 및 MP 웨이퍼 그룹-2를 제조하기 위해 MP 웨이퍼 또는 완성된 부품 클라이언트로부터 나오는 인터넷 온라인 요청 또는 승인에 대한 연계(linking)을 더 포함할 수 있다. 또한, 완성된 MP 웨이퍼 또는 완성된 부품의 또 다른 형태를 제조하기 위한 MP 웨이퍼 또는 완성된 부품 클라이언트 중 하나 이상과 관련된 3차원 다이 스태킹을 형성 또는 생성하도록 MP 웨이퍼용 서비스 또는 프로세스 연계를 더 포함할 수 있다. 3차원 다이 스태킹 MP 웨이퍼 서비스 또는 프로세스는 와이어 본딩, 상호접속부 범핑 또는 실리콘 관통 전극(through-silicon-via(TSV))의 간단한 연계 프로세스를 경유하여 이종 반도체 기술 또는 혼합 -모드(디지털, RF 또는 아날로그 모드)를 연계함으로써 향상된 기능적 통합 및 저 비용 제조 해결책을 제공할 수 있다. 소정의 실시예에서, 반도체 MP 웨이퍼 프로세스는 포스트-웨이퍼-패브 프로세스의 조합으로 추가로 속행될 수 있으며, 포스트-웨이퍼 패브 프로세스는 MP 웨이퍼를 불연속 칩 또는 모둘의 피스들로 절단하는 단계; 패키징 단계, 어셈블리 단계, 전달하는 단계 또는 MP 웨이퍼의 완성된 부품과 관련된 복수의 클라이언트로의 판매 단계를 포함한다.
선택적으로, 반도체 MP 웨이퍼 프로세스는 제 1 IC 디자인 레이아웃 또는 노출 패턴으로 웨이퍼 존-1을 처리하는 단계, 및 제 2 IC 디자인 레이아웃 또는 노출 패턴으로 웨이퍼 존-2를 처리하는 단계에 의해 달성될 수 있는데, 여기에서 제 1 및 제 2 IC 디자인 레이아웃 또는 노출 패턴은 두 개의 상이한 IC 장치에 대응한다. 이어서, MP 웨이퍼는 에칭, 증착 또는 이온-주입을 포함하는, 후속 프로세스, 및 완성된 MP 웨이퍼 또는 완성된 부품을 제조하기 위한 나머지 프로세스로 처리된다. R & D 프로토타입 또는 제조 비용을 낮추기 위해, 두 개의 상이한 IC 장치 또는 제품은 특정 시간 대 마켓 또는 제조 혼합-용적 요구를 충족시키도록 동일한 또는 상이한 클라이언트에 대응할 수 있다.
도 3a 내지 도 3d는 본 발명의 반도체 MP 웨이퍼 프로세스의 또 다른 실시예에 의해 제조된 다양한 웨이퍼 존을 가지는 반도체 MP 웨이퍼를 도시한다. 도 3a 내지 도 3d에 도시된 바와 같이, 일 실시예에서, 반도체 MP 웨이퍼(100)의 웨이퍼 존(150 및 160)은 체크-보드 형상, 스트라이프 형상, 섹터 형상, 팬 형상 등을 포함하는 규칙적 또는 불규칙적 형상을 가질 수 있으며, 특히 실시예는 8 인치, 12 인치, 18 인치 또는 더 큰 직경의 MP 웨이퍼에 대한 향상된 프로토타이핑 또는 제조 해결책이다.
도 4는 본 발명의 반도체 MP 웨이퍼 프로세스(400)의 또 다른 실시예의 흐름도를 도시한다. 첫째, MP 웨이퍼는 제 1 프로세스 단계(단계(401))로 처리된다. 일 실시예에서, 제 1 프로세스 흐름 또는 단계(단계(401))는 리소그래피 노출 프로세스, 이온 주입 프로세스, 세척 프로세스 또는 에칭 프로세스를 포함한다.
다음으로, MP 웨이퍼용 웨이퍼 존-1 및 웨이퍼 존-2가 형성되며(단계(403)) 존-1의 및 존-2의 영역에서 크기가 거의 동일할 수 있으며 다양한 실시예에 대해 크기가 상이할 수 있다. 일 실시예에서, MP 웨이퍼의 웨이퍼 존-1 또는 웨이퍼 존-2의 크기는 MP 웨이퍼의 거의 사분면 또는 그 초과일 수 있으며, MP 웨이퍼의 존-1 및 존-2는 마스크, 셔터 또는 마스크리스 프로세스와 관련된 프로세스에 의해 형성될 수 있다. 일 실시예에서, MP 웨이퍼의 존-1 및 존-2는 리소그래피, 에칭 또는 이온-주입 장비를 포함하는 반도체 장치에 제조된 셔터 수단에 의해 돌출될 수 있다. 도 5는 본 발명의 반도체 MP 웨이퍼(100)의 다양한 웨이퍼 존(웨이퍼 존(502, 504, 506 및 508)과 같은)을 형성하도록 이온-주입 장비(501)에 제조된 셔터 수단(500)의 일 실시예를 도시한다. 도 5에 도시된 바와 같은 일 실시예에서, 셔터 수단(500)은 기계적, 전기적, 광학적 또는 자기적 스위칭 방버 중 하나 이상에 의해 차단 영역을 변경하도록 적어도 두 개 또는 세 개 이상의 셔터의 피스(셔터(500a 및 500b)와 같은)를 포함할 수 있어, MP 웨이퍼(100)의 존-1(502) 내지 존-4(508)를 형성한다.
다음으로, MP 웨이퍼의 웨이퍼 존-1은 제 2 프로세스 단계-1로 처리된다. 제 2 프로세스 단계-1의 형성을 따라 순차적으로 또는 동시에, MP 웨이퍼의 웨이퍼 존-2는 제 2 프로세스 단계-2로 처리되고, 여기서 제 2 프로세스 단계-1 및 제 2 프로세스 단계-2는 각각 MP 웨이퍼의 웨이퍼 존-1 및 웨이퍼 존-2 상에 상이한 반도체 장치 부품을 형성하며, 제 2 프로세스 단계-1 및 제 2 프로세스 단계-2는 제 1 프로세스 단계가 완성된 후 처리된다(단계(401)). 일 실시예에서, 제 2 프로세스 단계-1 및 제 2 프로세스 단계-2는 모두 실질적으로 동일한 기술 세대(기술 노드)에 대응하거나 상이한 기술 세대와 관련될 수 있다. 일 실시예에서, 제 2 프로세스 단계-1 및 제 2 프로세스 단계-2는 리소그래피 노출 공정, 이온 주입 공정, 세척 공정 또는 에칭 공정을 포함한다. 제 2 프로세스 단계-1 및 단계-2는 "상호 접속부 형성"과 같은 실질적으로 동일한 프로세스 흐름 또는 단계 명칭에 대응하는 실질적으로 동일하거나 상이한 제조 도구(장비)를 통하여 작동될 수 있지만, 제 2 프로세스 단계-1 및 단계-2는 각각 상이한 프로세스 내용(조건 또는 형성 레서피)과 관련된다.
일 실시예에서, 제 2 프로세스 단계-1은 도 1에 도시된 바와 같이 마스크(4F)와 같은, 제 1 마스크를 구비한 리소그래피 노출 프로세스를 포함할 수 있으며, 제 2 프로세스 단계-2는 도 1에 도시된 바와 같이, 마스크(4F)와 동일한 마스킹 레벨에 대응하는 마스크(4F')와 같은 제 2 마스크를 구비한 리스그래피 노출 프로세스를 포함할 수 있다. 일 실시예에서, 마스크들(4F 및 4F') 사이의 차이는 장치 기능적 어플리케이션, 칩 크기, 디자인 정보, 레이아웃 정보, 노출 패턴, 임계적 크기 등을 포함하는 IC 디자인 또는 레이아웃 정보를 포함할 수 있으며, 여기에서 마스크(4F 및 4F')의 IC 디자인 또는 레이아웃 정보는 모두 단일 MP 웨이퍼 클라이언트와 관련된다. 선택적으로, 마스크(4F 및 4F')의 어플리케이션 및 IC 칩 크기는 실질적으로 동일하고, 마스크(4F 및 4F')의 디자인 정보, 노출 패턴 및 임계적 크기는 상이하다. 예를 들면, 제 1(4F) 및 제 2(4F') 마스크는 반도체 장치 소스/드레인 레이아웃 패턴, 상호 접속부 레이아웃 패턴 또는 비아 홀 레이아웃 패턴을 포함하는 상이한 IC 디자인 또는 레이아웃 정보를 가질 수 있다. 도 1에 도시된 바와 같은 이러한 실시예에서, 상이한 마스크(4F 및 4F')는 각각의 MP 웨이퍼 그룹-1 및 MP 웨이퍼 그룹-2에 대응하는 상이한 상호접속부를 구비한 동일한 마스킹 레벨에 대응한다. 선택적으로, 제 2 프로세스 단계-1 및 제 2 프로세스 단계-2가 이온 주입 프로세스인 경우, 이때 제 2 프로세스 단계-1 및 제 2 프로세스 단계-2의 대응하는 이온 주입 에너지, 기울어짐 또는 투여 레서피 또는 조건이 서로 상이하다. 선택적으로, 제 2 프로세스 단계-1 및 제 2 프로세스 단계-2는 에칭 프로세스이다. 예시적인 목적을 위해, 반도체 장치 게이트 에칭 프로세스, 에칭 프로세스의 레서피 또는 조건은 제 2 프로세스 단계-1 및 제 2 프로세스 단계-2 각각의 상이한 게이트 임계 크기 또는 게이트 단면적 프로파일과 관련될 수 있다. 따라서, 제 2 프로세스 단계-1 및 제 2 프로세스 단계-2에 의해 제조된 반도체 장치 부품은 상이한 반도체 장치 소스/드레인, 상호접속부 또는 비아 홀과 관련될 수 있다.
다음으로, MP 웨이퍼의 웨이퍼 존-1은 제 3 프로세스 단계-3으로 처리되고 MP 웨이퍼의 웨이퍼 존-2는 제 3 프로세스 단계-4로 처리되며, 여기에서 제 3 프로세스 단계-3 및 제 3 프로세스 단계-4는 각각 MP 웨이퍼의 웨이퍼 존-1 및 웨이퍼 존-2 상에 실질적으로 동일한 반도체 장치 부품을 형성할 수 있다. 제 2 프로세스 단계-1 및 제 2 프로세스 단계-2가 완성된 후(단계(405)), 제 3 프로세스 단계-3 및 제 3 프로세스 단계-4는 실질적으로 동일한 프로세스 내용(또는 레서피)에 대응하는 제조 도구(장비)의 동일한 타입 또는 동일한 하나의 제조 도구와 실질적으로 관련된 실질적으로 동일한 프로세스 또는 단계들(407)에 의해 처리된다. 또 다른 전형적인 이용에서, 리소그래피 노출 프로세스, 이온 주입 프로세스, 세척 프로세스 또는 에칭 프로세스를 포함하는 제 3 프로세스 단계-3 및 제 3 프로세스 단계-4는 실질적으로 동일한 프로세스 흐름 또는 단계들을 공유할 수 있지만 실질적으로 동일한 제조 도구(장비)를 통하여 작동된다.
다음으로, MP 웨이퍼는 완성된 MP 웨이퍼 또는 완성된 부품을 제조하도록 후속하는 프로세스로 처리된다(단계(409)). 일 실시예에서, 리소그래피 노출 프로세스, 이온 주입 프로세스, 세척 프로세스, 또는 에칭 프로세스를 포함하는, 단계(409) 후 후속하는 프로세스는 실질적으로 동일한 흐름 또는 단계를 공유할 수 있지만 실질적으로 동일한 프로세스 내용(조건 또는 레서피)과 관련된 동일한 하나 또는 동일한 타입의 제조 도구(장비)를 통하여 작동된다. 최종적으로, 완성된 MP 웨이퍼 또는 완성된 부품은 각각의 MP 웨이퍼 또는 완성된 부품 클라이언트로 전달된다. 또 다른 실시예에서, 반도체 MP 웨이퍼(400)는 MP 웨이퍼 그룹-1 및 MP 웨이퍼 그룹-2를 상이한 프로세스로 제조하기 위한 MP 웨이퍼 또는 완성된 부분 클라이언트로부터 나오는 인터넷 온라인 요청 또는 승인에 대한 서비스 또는 비지니스 프로세스 연계를 더 포함할 수 있다. 또한, 다이 스태킹으로 완성된 MP 웨이퍼의 또 다른 형태를 제조하기 위한 MP 웨이퍼 또는 완성된 부분 클라이언트 중 하나 이상과 관련된 3차원 다이 스태킹을 생성하도록 MP 웨이퍼용 서비스 또는 연계 프로세스를 더 포함할 수 있다. 상기 3 차원 다이 스태킹 MP 웨이퍼 서비스 또는 비지니스 프로세스는 와이어 본딩, 상호접속부 범핑 또는 실리콘 관통 전극(TSV)의 간단한 연계 프로세스를 경유하여 이종 반도체 프로세스 기술 또는 혼합-모드(디지털, RF 또는 아날로그 모드) IC 디자인을 연계함으로써 향상된 기능적 통합 및 저 비용 제조 해결책을 제공할 수 있다.
이온-비임(e-비임 및 다른 타입의 하전 입자 비임을 포함하는) 마스크리스 직접 라이팅(writing)은 마스크형 또는 광학 포토리소그래피와 관련된 수 개의 문제점을 극복한다. 일반적으로, 우리는 더 짧은 동일한 파장을 가지기 때문에 종래의 마스크형 또는 광학 포토리소그래피의, 패터닝 해상도 또는 DOF 등과 같은, 작은 또는 저급화 프로세스 윈도우가 방지된다. 또한 일반적으로 향상된 CD 제어를 허용하며, 그렇지 않으면 복잡한 OPC, PSM 또는 다른 광학 정정 방법 등을 어플리케이션한 매우 고가의 광학 마스크를 요구한다. 따라서, 이온-비임 마스크리스 리소그래피 프로세스를 이용하는 반도체 MP 웨이퍼 프로세스는 더 짧은 사이클 시간의 장점을 가지며 생산 제조 이용을 포함하여, 포토타이핑 제조, 특성화 또는 확인의 요구를 극복하도록 비용 효율적이다. 선택적으로, 이온-비임 마스크리스 리소그래피 프로세스를 이용하는 반도체 MP 웨이퍼 프로세스는 반도체 MP 웨이퍼의 작은 피스 또는 작은 라트를 경유하여 상이한 IC 장치의 제조를 허용하는 장점을 가진다. 하나 또는 수개의 더 많은 이온-비임 마스크리스 리소그래피 시스템과 통합되는 광학 마스크의 세트를 이용하는 반도체 MP 웨이퍼 프로세스는 하나 또는 둘 이상의 제 1 반도체 IC 장치 및 하나 또는 둘 이상의 제 2 반도체 IC 장치에 대응하는 하나 또는 둘 이상의 반도체 IC 장치(또는 제품)를 제조할 수 있다. 각각의 제 1 반도체 IC 장치는 제 1 기능적 어플리케이션 분야를 가지는 제 1 제품 디자인 기능과 관련된다. 각각의 제 2 반도체 IC 장치는 첫번째 것과 상이한 제 2 제품 디자인 기능 또는 어플리케이션과 관련된다. 제 2 기능은 첫번째 것과 상이한 제 2 어플리케이션 분야를 가진다. 예를 들면, 제 2 제품 어플리케이션 분야는 컴퓨터 시스템의 코드 또는 데이터로 저장하기 위한 시스템 메모리일 수 있다. 한편, 제 1 제품 어플리케이션은 각각 시스템 또는 그래픽 데이터 컴퓨팅을 처리하도록 CPU 또는 GPU일 수 있다.
도 6은 본 발명의 반도체 MP 웨이퍼 프로세스(600)의 또 다른 실시예의 흐름도를 도시한다. 반도체 MP 웨이퍼 프로세스(600)는 임계적 프로세스 또는 반도체 장치의 장치 소스/드레인, 게이트, 상호접속부 또는 비아 홀과 같은 반도체 장치 부품을 제조하기 위한 마스크 도구링 시간을 요구하지 않고 이온-비임 마스크리스 리소그래피 프로세스를 이용하여, 마스크 제조 사이클-시간, 비용을 감소시키고 제조 산출 비율을 개선한다. 첫째, MP 웨이퍼는 마스크를 이용하여 마스크형 또는 광학 포토리소그래피 프로세스로 처리된다(단계(601)). 다음으로, MP 웨이퍼는 포토리소그래피 프로세스가 완성된 후(단계(601)) 에칭, 증착 또는 이온-주입 프로세스를 포함하는 제 1 프로세스(단계(603))로 처리된다. 제 1 프로세스는 다른 프로세스 단계와 조합될 수 있고 제 1 프로세스는 리소그래피 프로세스 직후 다음 프로세스 단계가 아닐 수 있다.
다음으로, MP 웨이퍼는 이온-비임 마스크리스 리소그래피 프로세스로 처리된다(단계(605)). 일 실시예에서, 마스크리스 리소그래피 프로세스는 반도체 장치의 장치 소스/드레인 구역, 게이트, 상호접속부 또는 비아 홀을 포함하는 장치 부품 또는 임계적 반도체 프로세스를 형성하기 위해 이용되며, 여기에서 마스크리스 리소그래피 프로세스는 2차-이온 비임 인터퍼런스를 감소시키기 위해 약 10 keV 보다 작은 이온-비임 에너지로 마스크리스 리소그래피 장비(도구)를 이용하여 수행된다. 일 실시예에서, 이온-비임 마스크리스 리소그래피 프로세스는 MP 웨이퍼의 웨이퍼 존-1 및 웨이퍼 존-2를 형성하는 단계를 포함할 수 있다. 다음으로, 마스크리스 노출(또는 IC 디자인) 패턴-1은 MP 웨이퍼의 웨이퍼 존-1 상에 형성되고 MP 웨이퍼의 웨이퍼 존-2 상에, 노출 패턴-1의 형성을 따라 순차적으로 또는 동시에 마스크리스 노출(또는 IC 디자인) 패턴-2가 형성되며, 여기서, 마스크리스 노출 패턴-1 및 마스크리스 노출 패턴-2는 상이하다. 일 실시예에서, 마스크리스 노출 패턴-1 및 마스크리스 노출 패턴-2는 단일 MP 웨이퍼 클라이언트를 위한 반도체 장치 게이트 또는 상호접속부 임계적 크기의 실질적으로 동일한 세대에 대응한다. 선택적으로, 마스크리스 노출 패턴-1 및 마스크리스 노출 패턴-2는 반도체 장치 게이트 또는 상호접속부 층 상에 상이한 임계적 크기 또는 프로파일을 가진다. 일 실시예에서, 마스크리스 노출 패턴-1 및 마스크리스 노출 패턴-2는 각각 상이한 MP 웨이퍼 클라이언트에 대응한다. 또 다른 실시예에서, MP 웨이퍼 직경은 실질적으로 약 8 인치, 12 인치 또는 그 이상이며, 이는 NRE 투자를 최소화하면서 반도체 MP 웨이퍼 또는 완성된 부품 생산에 대한 향상된 유연성을 제공하도록 할 수 있다.
다음으로, MP 웨이퍼는 이온-비임 마스크리스 리소그래피 프로세스가 완성된 후 에칭, 증착 또는 이온-주입 프로세스를 포함하는 제 2 프로세스로 처리되어 MP 웨이퍼 상에 반도체 장치 또는 프로세스 부품을 형성한다(단계(607)).
다음으로, MP 웨이퍼는 완성된 MP 웨이퍼 또는 완성된 부품을 제조하도록 후속 프로세스로 제조된다(단계(609)). 일 실시예에서, 리소그래피 노출 프로세스, 이온 주입 프로세스, 세척 프로세스, 또는 에칭 프로세스를 포함하는 후속 프로세스는 제조 도구 셋업 비용을 절감하기 위해 상이한 프로세서 내용(또는 레서피)를 구비한 제 1 프로세스에 대응하는 동일한 하나의 또는 동일한 타입의 제조 도구(장비)를 실질적으로 공유할 수 있다. 마지막으로, 완성된 MP 웨이퍼 또는 완성된 부품은 단일 또는 각각의 복수의 클라이언트로 전달된다. 일 실시예에서, 반도체 MP 웨이퍼 프로세스(600)는 MP 웨이퍼의 웨이퍼 존-1 및 웨이퍼 존-2를 제조하기 위한 MP 웨이퍼 또는 완성된 부품 클라이언트로부터 나오는 인터넷 온라인 요청 또는 승인으로 연계되는 서비스 또는 비지니스 프로세스를 더 포함할 수 있다. 또한, 하나의 전형적인 케이스로서, 다이 스택킹을 구비한 완성된 MP 웨이퍼의 또 다른 형태를 제조하기 위한 클라이언트들 중 하나 이상과 관련된 3차원 다이 스태킹을 생성하도록 MP 웨이퍼를 위한 서비스 또는 연계 프로세스를 더 포함할 수 있다. 상기 3차원 다이 스태킹 MP 웨이퍼 서비스 또는 프로세스는 와이어 본딩, 상호접속부 범핑 또는 실리콘 관통 전극(TSV)의 간단한 연계 프로세스를 경유하여 이종 반도체 프로세스 기술 또는 혼합-모드(디지털, RF 또는 아날로그 모드) IC 디자인을 연계함으로써 향상된 기능적 통합 및 저 비용 제조 해결책을 제공할 수 있다.
또한, 도 1 및 도 7에 도시된 바와 같은 용적 제조 제작 또는 프로토타이핑 목적을 위한 IC 칩 생산 비용을 절감하도록, MP 웨이퍼는 다양하고 임계적인 반도체 프로세스 또는 장치 부품, 예를 들면 반도체 장치의 소스/드레인, 게이트, 상호접속부 또는 비아 홀을 형성하기 위한 다양한 존 내로 형성될 수 있다. 따라서, MP 웨이퍼의 각각의 웨이퍼 존 내의 완성된 IC 칩 또는 조립된 완성된 부품은 각각의 클라이언트에게 전달될 수 있다. 도 7은 본 발명의 반도체 MP 웨이퍼 프로세스(700)의 또 다른 실시예의 흐름도를 도시한다. 첫째, MP 웨이퍼용 웨이퍼 존-1 및 웨이퍼 존-2가 형성되며(단계(701), 존-1 및 조-2의 영역에서 다양한 실시예들에 대해 크기가 거의 동일할 수 있고 크기가 상이할 수 있다. 일 실시예에서, MP 웨이퍼의 존-1 및 존-2는 리소그래피, 에칭 또는 이온-주입 장비를 포함하는 반도체 장치(도구) 내에 제조된 셔터 수단에 의해 돌출될 수 있다.
다음으로, MP 웨이퍼의 웨이퍼 존-1이 이온-비임 마스크리스 리소그래피 프로세스로 처리되어, MP 웨이퍼의 웨이퍼 존-1의 IC 디자인-1의 노출(또는 IC 디자인) 패턴-1을 형성한다. 다음으로, 노출 패턴-1의 형성을 따라 동일한 시간에서 또는 순차적으로, MP 웨이퍼의 웨이퍼 존-2는 제 2 이온-비임 마스크리스 리소그래피 프로세스로 처리되어, MP 웨이퍼의 웨이퍼 존-2 상의 IC-디자인-2의 노출(또는 IC 디자인) 패턴-2를 형성하며, 여기에서 노출 패턴-2는 노출 패턴-1과 상이하다(단계(705). 일 실시예에서, 마스크리스 리소그래피 프로세스용 이온-비임 에너지는 약 10 keV 보다 작을 수 있다. 일 실시예에서, IC 디자인-1 및 IC 디자인-2의 IC 칩 크기는 서로 상이하다. 선택적으로, IC 디자인-1 및 IC 디자인-2의 IC 칩 크기는 실질적으로 동일하며, 여기서 노출 패턴-1 및 노출 패턴-2는 서로 상이하다. 일 실시예에서, IC 디자인-1 및 IC 디자인-2는 MP 웨이퍼 또는 완성된 부품에 대응하는 동일하거나 상이한 클라이언트와 관련될 수 있다. 일 실시예에서, 이온-비임 마스크리스 리소그래피 장비는 컬럼-1 및 컬럼-2를 포함하는 다중 노츨 이온-비임 컬럼을 구비한 클러스터 도구가며, 여기에서 컬럼-1은 노출 패턴-1을 노출하고 노출 패턴-2의 형성을 따라 순차적으로 또는 동일한 시간에서, 컬럼-2는 각각 노출 패턴-2를 노출한다.
다음으로, MP 웨이퍼는 완성된 MP 웨이퍼를 제조하도록 후속 프로세스로 처리된다(단계(707)). 일 실시예에서, 후속 프로세스는 리소그래피 노출 프로세스, 이온 주입 프로세스, 세척 프로세스 또는 에칭 프로세스를 포함한다. 마지막으로, 완성된 MP 웨이퍼 또는 부품은 각각의 클라이언트로 전달된다. 일 실시에에서, 반도체 MP 웨이퍼(700)는 각각 상이한 IC 디자인을 가지는 MP 웨이퍼의 MP 웨이퍼 존-1 및 및 웨이퍼 존-1을 제조하기 위해 하나 이상의 MP 웨이퍼 클라이언트로부터 나오는 인터넷 온라인 요청 또는 승인으로 연계되는 서비스 또는 비지니스 프로세스를 더 포함할 수 있다. 또한, 하나의 전형적인 케이스로서, 다이 스태킹으로 완성된 MP 웨이퍼의 또 다른 형태를 제조하기 위해 MP 웨이퍼 클라이언트들 중 하나 이상과 관련된 3차원 다이 스태킹을 형성하도록 MP 웨이퍼를 위한 서비스 또는 연계 프로세스를 더 포함한다. 3차원 다이 스태킹 MP 웨이퍼 서비스 또는 프로세스는 와이어 본딩, 상호접속부 범핑 또는 실리콘 관통 전극(TSV)의 간단한 연계 프로세스를 경유하여 이종 반도체 프로세스 기술 또는 혼합-모드(디지털, RF 또는 아날로그 모드) IC 디자인을 연계함으로써 더 향성된 기능적 통합 및 저 비용 제조 해결책을 제공할 수 있다.
선택적으로, 반도체 MP 웨이퍼 프로세스(700)는 미리결정된 프로세스 층을 위한 마스크를 구비한 마스크형 또는 광학 포토리소그래피 장비로 MP 웨이퍼를 처리하는 단계를 더 포함하며, 여기서 포토리소그래피 장비의 치수적 해상도는 이온-비임 마스크리스 리소그래피 장비의 치수적 해상도보다 크며, 미리결정된 프로세스 층은 상호접속 층, 정렬-마스크 형성 층, 본드 패드 또는 범핑 RDL 층 등을 포함한다.
반도체 MP 웨이퍼 프로세스의 실시예가 제공되며, 여기에서 반도체 MP 웨이퍼 프로세스는 약 8 인치, 12 인치 또는 그 초과의 직경을 가지는 반도체 MP 웨이퍼를 제조하도록 특별히 디자인된다. 반도체 MP 웨이퍼 프로세스의 실시예는 프로토타이핑 IC 제품, IP/Lib(매크로) 기능 유닛 및 디자인와 관련된 공통 MP 웨이퍼를 생산함으로써 클라이언트가 NRE 또는 제조 비용을 공유하도록 할 뿐아니라 프로토타입 케이스에 대한 총 개수의 마스킹 층의 개수를 감소시킬 수 있다. 또한, 반도체 MP 웨이퍼 프로세스의 실시예는 물리적 마스크의 개수 또는 마스크리스 이온-비임 리소그래피를 위해 요구된 평탄화 디자인(또는 레이아웃) 정보의 개수 또는 물리적 마스크의 개수를 감소시켜 하나 또는 둘 이상의 원하는 반도체 장치를 제조하고 R & D 프로토타이핑 또는 제조 NRE 비용을 낮추며, 여기에서 두 개의 상이한 IC 장치 또는 제품은 특정 시간-대-마켓 또는 용적 생산 요구를 충족하도록 동일하거나 상이한 클라이언트에 대응될 수 있다.
본 발명은 바람직한 실시예에 따라 그리고 예에 의해 설명되었지만, 본 발명은 공개된 실시예들로 제한되지 않는다는 것을 이해하여야 한다. 반대로, 본 발명은 다양한 변형예 및 유사한 장치(본 발명의 기술분야의 일반적인 기술자에게 명백한 바와 같이)를 포함하는 것으로 의도된다. 따라서, 첨부된 청구범위 범위는 모든 이 같은 변형예 및 유사한 장치를 포함하도록 가장 넓은 해석을 따라야 한다.

Claims (49)

  1. 제 1 프로세스 단계로 복수의 MP 웨이퍼를 처리하는 단계;
    상기 제 1 프로세스 단계가 완성된 후에 상기 복수의 MP 웨이퍼를 MP 웨이퍼 그룹-1 및 MP 웨이퍼 그룹-2로 분리하는 단계;
    제 2 프로세스 단계-1로 상기 MP 웨이퍼 그룹-1의 MP 웨이퍼들 중 하나 이상을 처리하고, 제 2 프로세스 단계-2로 상기 MP 웨이퍼 그룹-2의 MP 웨이퍼들 중 하나 이상을 처리하되, 상기 제 2 프로세스 단계-1 및 상기 제 2 프로세스 단계-2 각각은 상기 MP 웨이퍼 그룹-1의 하나의 MP 웨이퍼 및 상기 MP 웨이퍼 그룹-2의 하나의 MP 웨이퍼 상에 상이한 반도체 장치 부품을 형성하고, 상기 제 2 프로세스 단계-1 및 상기 제 2 프로세스 단계-2는 실질적으로 동일한 기술 세대와 관련되는 단계;
    상기 제 2 프로세스 단계-1 및 상기 제 2 프로세스 단계-2가 각각 완성된 후 제 3 프로세스 단계-3으로 상기 MP 웨이퍼 그룹-1의 MP 웨이퍼 중 하나를 처리하고, 제 3 프로세스 단계-4로 상기 MP 웨이퍼 그룹-2의 MP 웨이퍼 중 하나를 처리하되, 상기 제 3 프로세스 단계-3 및 상기 제 3 프로세스 단계-4는 상기 MP 웨이퍼 그룹-1의 하나의 MP 웨이퍼 및 상기 MP 웨이퍼 그룹-2의 하나의 MP 웨이퍼 상에 실질적으로 동일한 장치 부품을 형성하는 단계; 및
    완성된 MP 웨이퍼를 제조하도록 상기 MP 웨이퍼 그룹-1의 MP 웨이퍼들 중 하나 및 상기 MP 웨이퍼 그룹-2의 MP 웨이퍼들 중 하나를 후속하는 프로세스로 처리하는 단계;를 포함하는 반도체 MP 웨이퍼 공정.
  2. 제 1 항에 있어서,
    상기 복수의 MP 웨이퍼의 직경은 실질적으로 8인치, 12인치 또는 그 초과인 반도체 MP 웨이퍼 공정.
  3. 제 1 항에 있어서,
    상기 제 2 프로세스 단계-1은 제 1 IC 패터닝 정보를 구비한 리소그래피 노출 프로세스를 포함하고, 상기 제 2 프로세스 단계-2는 제 2 IC 패터닝 정보를 구비한 리소그래피 노출 프로세스를 포함하며, 상기 제 1 IC 패터닝 정보 및 제 2 IC 패터닝 정보는 서로 상이한 IC 패터닝 정보인 반도체 MP 웨이퍼 공정.
  4. 제 3 항에 있어서,
    상기 상이한 IC 패터닝 정보는 반도체 장치 소스/드레인 형성 패턴, 상호접속부 형성 패턴 또는 비아 홀 형성 패턴을 포함하는 반도체 MP 웨이퍼 공정.
  5. 제 1 항에 있어서,
    상기 제 2 프로세스 단계-1 및 상기 제 2 프로세스 단계-2는 상이한 레서피 및 조건을 가진 이온 주입 프로세스를 포함하는 반도체 MP 웨이퍼 공정.
  6. 제 3 항에 있어서,
    상기 리소그래피 노출 프로세스의 상기 상이한 IC 패턴 정보는 MP 웨이퍼 클라이언트들 중 하나 이상과 관련되는 반도체 MP 웨이퍼 공정.
  7. 제 1 항에 있어서,
    상기 제 2 프로세스 단계-1 및 상기 제 2 프로세스 단계-2는 상이한 레서피 및 조건을 구비한 제 1 에칭 프로세스 및 제 2 에칭 프로세스를 포함하는 반도체 MP 웨이퍼 공정.
  8. 제 7 항에 있어서,
    상기 제 1 에칭 프로세스 및 상기 제 2 에칭 프로세스는 게이트 정보 프로세스와 관련되는 반도체 MP 웨이퍼 공정.
  9. 제 1 항에 있어서,
    3차원 다이 스태킹을 형성하도록 상기 MP 웨이퍼용 연계 프로세스를 더 포함하는 반도체 MP 웨이퍼 공정.
  10. 제 9 항에 있어서,
    상기 연계 프로세스는 와이어 본딩 프로세스, 상호 접속부 범핑 프로세스 또는 실리콘 관통 전극(through-silicon-via; TSV) 프로세스인 것을 특징으로 하는 반도체 MP 웨이퍼 공정.
  11. 제 1 항에 있어서,
    인터넷 온라인 요청 또는 승인에 대한 서비스 연계를 더 포함하는 반도체 MP 웨이퍼 공정.
  12. 제 1 프로세스 단계로 MP 웨이퍼를 처리하는 단계;
    상기 MP 웨이퍼의 웨이퍼 존-1 및 웨이퍼 존-2를 형성하는 단계;
    제 2 프로세스 단계-1로 상기 MP 웨이퍼의 상기 웨이퍼 존-1을 처리하고, 제 2 프로세스 단계-2로 상기 MP 웨이퍼의 상기 웨이퍼 존-2를 처리하되, 상기 제 2 프로세스 단계-1 및 상기 제 2 프로세스 단계-2는 각각 상기 MP 웨이퍼의 상기 웨이퍼 존-1 및 상기 웨이퍼 존-2 상에 상이한 반도체 장치 부품을 형성하고, 상기 제 2 프로세스 단계-1 및 상기 제 2 프로세스 단계-2는 상기 제 1 프로세스 단계가 완성된 후 처리되는 단계; 및
    완성된 MP 웨이퍼를 제조하도록 후속하는 프로세스로 상기 MP 웨이퍼를 처리하는 단계;를 포함하는 반도체 MP 웨이퍼 공정.
  13. 제 12 항에 있어서,
    상기 MP 웨이퍼 직경은 실질적으로 8 인치, 12 인치 또는 그 초과인 반도체 MP 웨이퍼 공정.
  14. 제 12 항에 있어서,
    상기 MP 웨이퍼의 상기 웨이퍼 존-1 및 상기 웨이퍼 존-2의 영역은 크기가 거의 동일한 반도체 MP 웨이퍼 공정.
  15. 제 12 항에 있어서,
    상기 MP 웨이퍼의 상기 웨이퍼 존-1 및 상기 웨이퍼 존-2는 마스크 또는 마스크리스 리소그래피 프로세스 단계와 관련되는 반도체 MP 웨이퍼 공정.
  16. 제 12 항에 있어서,
    상기 제 2 프로세스 단계-1 및 상기 제 2 프로세스 단계-2는 실질적으로 동일한 프로세스 장비를 이용하여 완성되는 반도체 MP 웨이퍼 공정.
  17. 제 12 항에 있어서,
    상기 MP 웨이퍼의 상기 웨이퍼 존-1 및 상기 웨이퍼 존-2는 리소그래피, 에칭 또는 이온 주입 장비와 관련된 셔터 수단에 의해 한정되는 반도체 MP 웨이퍼 공정.
  18. 제 17 항에 있어서,
    상기 셔터 수단은 기계적, 전기적, 광학적 또는 자기 스위칭 방법 중 하나 이상에 의해 상기 MP 웨이퍼의 상기 웨이퍼 존-1 및 상기 웨이퍼 존-2를 형성하는 반도체 MP 웨이퍼 공정.
  19. 제 12 항에 있어서,
    상기 제 2 프로세스 단계-1 및 상기 제 2 프로세스 단계-2는 상이한 IC 패터닝 정보를 구비한 마스크 또는 마스크리스 리소그래피 노출 단계를 포함하는 반도체 MP 웨이퍼 공정.
  20. 제 19 항에 있어서,
    상기 상이한 IC 패터닝 정보는 반도체 장치 소스/드레인 형성 패턴, 상호 접속부 형성 패턴 또는 비아 홀 형성 패턴을 포함하는 반도체 MP 웨이퍼 공정.
  21. 제 12 항에 있어서,
    상기 제 2 프로세스 단계-1 및 상기 제 2 프로세스 단계-2는 상이한 레서피 또는 조건을 구비한 이온 주입 프로세스를 포함하는 반도체 MP 웨이퍼 공정.
  22. 제 19 항에 있어서,
    상기 제 2 프로세스 단계-1 및 상기 제 2 프로세스 단계-2의 상이한 IC 패터닝 정보는 MP 웨이퍼 클라이언트들 중 하나 이상과 관련되는 반도체 MP 웨이퍼 공정.
  23. 제 12 항에 있어서,
    상기 제 2 프로세스 단계-1 및 상기 제 2 프로세스 단계-2는 각각 상이한 레서피 또는 조건을 구비한 제 1 에칭 프로세스 및 제 2 에칭 프로세스를 포함하는 반도체 MP 웨이퍼 공정.
  24. 제 23 항에 있어서,
    상기 제 1 에칭 프로세스 및 제 2 에칭 프로세스는 게이트 형성 프로세스와 관련되는 반도체 MP 웨이퍼 공정.
  25. 제 12 항에 있어서,
    3차원 다이 스태킹을 형성하도록 상기 MP 웨이퍼용 연계 프로세스를 더 포함하는 반도체 MP 웨이퍼 공정.
  26. 제 25 항에 있어서,
    상기 연계 프로세스는 와이어 본딩 프로세스, 상호 접속부 범핑 프로세스 또는 실리콘 관통 전극(TSV) 프로세스인 것을 특징으로 하는 반도체 MP 웨이퍼 공정.
  27. 제 12 항에 있어서,
    인터넷 온라인 요청 또는 승인에 대한 서비스 연계를 더 포함하는 반도체 MP 웨이퍼 공정.
  28. 마스크를 이용한 포토리소그래피 프로세스로 MP 웨이퍼를 처리하는 단계;
    상기 포토리소그래피 프로세스가 완성된 후 에칭, 증착 또는 이온 주입 프로세스를 포함하는 제 1 프로세스로 상기 MP 웨이퍼를 처리하는 단계;
    이온-비임 마스크리스 리소그래피 프로세스로 상기 MP 웨이퍼를 처리하는 단계;
    상기 이온-비임 마스크리스 리소그래피 프로세스 후에 에칭, 증착 또는 이온 주입 프로세스를 포함하는 제 2 프로세스로 상기 MP 웨이퍼를 처리하는 단계; 및
    완성된 MP 웨이퍼를 제조하도록 후속하는 프로세스로 상기 MP 웨이퍼를 처리하는 단계;를 포함하는 반도체 MP 웨이퍼 공정.
  29. 제 28 항에 있어서,
    상기 이온 비임 마스크리스 리소그래피 프로세스로 상기 MP 웨이퍼를 처리하는 단계는, 상기 MP 웨이퍼의 웨이퍼 존-1 및 웨이퍼 존-2를 형성하는 단계;
    상기 MP 웨이퍼의 상기 웨이퍼 존-1 상에 마스크리스 노출 패턴-1을 형성하는 단계; 및
    상기 MP 웨이퍼의 웨이퍼 존-2 상에 마스크리스 노출 패턴-2를 형성하되, 상기 마스크리스 노출 패턴-1 및 상기 마스크리스 노출 패턴-2가 상이한 단계를 포함하는 반도체 MP 웨이퍼 공정.
  30. 제 28 항에 있어서,
    상기 마스크리스 노출 패턴-1 및 상기 마스크리스 노출 패턴-2는 실질적으로 동일한 기술 세대와 관련되는 반도체 MP 웨이퍼 공정.
  31. 제 28 항에 있어서,
    상기 마스크리스 노출 패턴-1 및 상기 마스크리스 노출 패턴-2는 MP 웨이퍼 클라이언트들 중 하나 이상과 관련되는 반도체 MP 웨이퍼 공정.
  32. 제 28 항에 있어서,
    상기 MP 웨이퍼의 직경은 실질적으로 12 인치 또는 그 초과인 반도체 MP 웨이퍼 공정.
  33. 제 28 항에 있어서,
    상기 마스크리스 리소그래피 프로세스는 반도체 장치의 소스/드레인, 게이트, 상호 접속부 또는 비아 홀의 형성과 관련되는 반도체 MP 웨이퍼 공정.
  34. 제 28 항에 있어서,
    상기 이온-비임 마스크리스 리소그래피 프로세스는 약 10 keV 미만의 이온-비임 에너지로 마스크리스 리소그래피 장비를 이용하여 수행되는 반도체 MP 웨이퍼 공정.
  35. 제 28 항에 있어서,
    3차원 다이 스태킹을 형성하도록 MP 웨이퍼용 연계 프로세스를 더 포함하는 반도체 MP 웨이퍼 공정.
  36. 제 35 항에 있어서,
    상기 연계 프로세스는 와이어 본딩 프로세스, 상호 접속부 범핑 프로세스 또는 실리콘 관통 전극(TSV) 프로세스인 것을 특징으로 하는 반도체 MP 웨이퍼 공정.
  37. 제 28 항에 있어서,
    인터넷 온라인 요청 또는 승인에 대한 서비스 연계를 더 포함하는 반도체 MP 웨이퍼 공정.
  38. MP 웨이퍼를 위한 웨이퍼 존-1 및 웨이퍼 존-2를 형성하는 단계;
    제 1 이온-비임 마스크리스 리소그래피 프로세스로 상기 MP 웨이퍼의 웨이퍼 존-1을 처리하여, 상기 MP 웨이퍼의 상기 웨이퍼 존-1 상에 IC 디자인-1의 노출 패턴-1을 형성하는 단계;
    제 2 이온-비임 마스크리스 리소그래피 프로세스로 상기 MP 웨이퍼의 상기 웨이퍼 존-2를 처리하여, 상기 MP 웨이퍼의 웨이퍼 존-2 상에 IC 디자인-2의 노출 패턴-2를 형성하되, 상기 노출 패턴-2는 노출 패턴-1과 상이한 단계; 및
    완성된 MP 웨이퍼를 제조하도록 후속 프로세스로 상기 MP 웨이퍼를 처리하는 단계;를 포함하는 반도체 MP 웨이퍼 공정.
  39. 제 38 항에 있어서,
    마스크식 포토리소그래피 프로세스로 상기 MP 웨이퍼를 처리하는 단계를 더 포함하는 반도체 MP 웨이퍼 공정.
  40. 제 38 항에 있어서,
    상기 후속 프로세스는 에칭 또는 증착 프로세스를 포함하는 반도체 MP 웨이퍼 공정.
  41. 제 38 항에 있어서,
    상기 IC 디자인-1 및 상기 IC 디자인-2의 IC 디자인 크기가 상이한 반도체 MP 웨이퍼 공정.
  42. 제 38 항에 있어서,
    상기 IC 디자인-1 및 상기 IC 디자인-2의 IC 디자인 크기가 실질적으로 동일한 반도체 MP 웨이퍼 공정.
  43. 제 38 항에 있어서,
    상기 MP 웨이퍼의 직경은 실질적으로 약 12 인치 또는 그 초과인 반도체 MP 웨이퍼 공정.
  44. 제 38 항에 있어서,
    상기 제 1 및 제 2 이온-비임 마스크리스 리소그래피 프로세스는 컬럼-1 및 컬럼-2를 포함하는 다중 노출 이온-비임 컬럼을 구비한 마스크리스 리소그래피 클러스터 도구를 이용하는 단계를 포함하되, 상기 컬럼-1은 상기 노출 패턴-1을 노출하고, 상기 컬럼-2는 상기 노출 패턴-2를 노출하는 반도체 MP 웨이퍼 공정.
  45. 제 38 항에 있어서,
    상기 IC 디자인-1 및 상기 IC 디자인-2는 실질적으로 동일한 클라이언트와 관련되는 반도체 MP 웨이퍼 공정.
  46. 제 38 항에 있어서,
    상기 IC 디자인-1 및 상기 IC 디자인-2는 상이한 클라이언트와 관련되는 반도체 MP 웨이퍼 공정.
  47. 제 38 항에 있어서,
    3차원 다이 스태킹을 형성하도록 MP 웨이퍼용 연계 프로세스를 더 포함하는 반도체 MP 웨이퍼 공정.
  48. 제 47 항에 있어서,
    상기 연계 프로세스는 와이어 본딩 프로세스, 상호 접속부 범핑 프로세스 또는 실리콘 관통 전극(TSV) 프로세스인 것을 특징으로 하는 반도체 MP 웨이퍼 공정.
  49. 제 39 항에 있어서,
    인터넷 온라인 요청 또는 승인에 대한 서비스 연계를 더 포함하는 반도체 MP 웨이퍼 공정.


KR20110092901A 2010-10-12 2011-09-15 반도체 ｍｐ 웨이퍼 공정 KR20120037872A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US39216910P 2010-10-12 2010-10-12
US61/392,169 2010-10-12

Publications (1)

Publication Number Publication Date
KR20120037872A true KR20120037872A (ko) 2012-04-20

Family

ID=45925452

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20110092901A KR20120037872A (ko) 2010-10-12 2011-09-15 반도체 ｍｐ 웨이퍼 공정

Country Status (4)

Country Link
US (2) US9140978B2 (ko)
KR (1) KR20120037872A (ko)
CN (2) CN102446708B (ko)
TW (1) TWI536499B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210040177A (ko) * 2016-07-19 2021-04-12 에이에스엠엘 네델란즈 비.브이. 리소그래피 단계에서 기판에 적용될 패턴의 조합의 결정

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8129288B2 (en) * 2008-05-02 2012-03-06 Intermolecular, Inc. Combinatorial plasma enhanced deposition techniques
US9140978B2 (en) 2010-10-12 2015-09-22 Weng-Dah Ken Semiconductor multi-project or multi-product wafer process
US9069923B2 (en) * 2011-06-16 2015-06-30 Globalfoundries Singapore Pte. Ltd. IP protection
US9630927B2 (en) * 2014-01-17 2017-04-25 Taiwan Semiconductor Manufacturing Company Limited Method and manufacturing system
US20150006138A1 (en) * 2013-07-01 2015-01-01 Globalfoundries Inc. Optical proximity correction for connecting via between layers of a device
US9436792B2 (en) * 2014-08-22 2016-09-06 Samsung Electronics Co., Ltd. Method of designing layout of integrated circuit and method of manufacturing integrated circuit
KR102493462B1 (ko) 2016-02-11 2023-01-30 삼성전자 주식회사 반도체 칩 적층을 위한 장치
US9881956B2 (en) 2016-05-06 2018-01-30 International Business Machines Corporation Heterogeneous integration using wafer-to-wafer stacking with die size adjustment
CN106129037A (zh) * 2016-08-10 2016-11-16 武汉寻泉科技有限公司 多项目晶片快速封装板及其制作方法、封装方法
US10079206B2 (en) 2016-10-27 2018-09-18 Mapper Lithography Ip B.V. Fabricating unique chips using a charged particle multi-beamlet lithography system
US10714427B2 (en) 2016-09-08 2020-07-14 Asml Netherlands B.V. Secure chips with serial numbers
WO2019082558A1 (ja) * 2017-10-26 2019-05-02 株式会社新川 ボンディング装置
US10714411B2 (en) 2018-03-15 2020-07-14 Globalfoundries Inc. Interconnected integrated circuit (IC) chip structure and packaging and method of forming same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010033975A1 (en) * 1999-05-19 2001-10-25 Wen-Jye Chung Yield of dies by adding dummy pattern on open area of multi-project mask
TWI222575B (en) 2002-12-13 2004-10-21 Taiwan Semiconductor Mfg Automated integrating method of mask tooling information
US7581203B2 (en) * 2003-06-30 2009-08-25 Agere Systems Inc. Method and apparatus for manufacturing multiple circuit patterns using a multiple project mask
US7332257B2 (en) * 2003-07-11 2008-02-19 Asahi Glass Company, Limited Composition for optical film, and optical film
US7012674B2 (en) 2004-01-13 2006-03-14 Asml Holding N.V. Maskless optical writer
US7296254B2 (en) 2005-01-31 2007-11-13 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for using MPW integration service on demand
US7544574B2 (en) * 2005-10-11 2009-06-09 Intermolecular, Inc. Methods for discretized processing of regions of a substrate
TWI331699B (en) 2006-03-17 2010-10-11 Univ Yuan Ze Photolithographic mask and apparatus and wafer photolithography method for the same
US7851272B2 (en) * 2007-05-30 2010-12-14 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-project wafer and method of making same
JP5194770B2 (ja) * 2007-12-20 2013-05-08 富士通セミコンダクター株式会社 半導体装置の製造方法及びそのプログラム
US8129288B2 (en) * 2008-05-02 2012-03-06 Intermolecular, Inc. Combinatorial plasma enhanced deposition techniques
US20100068832A1 (en) * 2008-09-15 2010-03-18 Hui-Shen Shih Method for the protection of information in multi-project wafers
US9140978B2 (en) 2010-10-12 2015-09-22 Weng-Dah Ken Semiconductor multi-project or multi-product wafer process

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210040177A (ko) * 2016-07-19 2021-04-12 에이에스엠엘 네델란즈 비.브이. 리소그래피 단계에서 기판에 적용될 패턴의 조합의 결정
US11747738B2 (en) 2016-07-19 2023-09-05 Asml Netherlands B.V. Determining the combination of patterns to be applied to a substrate in a lithography step

Also Published As

Publication number Publication date
US20120088329A1 (en) 2012-04-12
CN102446708B (zh) 2016-01-20
US9140978B2 (en) 2015-09-22
TW201250921A (en) 2012-12-16
CN105404091B (zh) 2019-07-19
US9312254B2 (en) 2016-04-12
CN102446708A (zh) 2012-05-09
CN105404091A (zh) 2016-03-16
TWI536499B (zh) 2016-06-01
US20160043065A1 (en) 2016-02-11

Similar Documents

Publication Publication Date Title
KR20120037872A (ko) 반도체 ｍｐ 웨이퍼 공정
US8745554B2 (en) Practical approach to layout migration
US8679981B1 (en) Method for self-aligned doubled patterning lithography
TWI709187B (zh) 用於晶圓與機台指派的系統、非暫態電腦可讀取媒體及方法
CN110729299A (zh) 存储器单元和形成存储器电路的方法
Dutton et al. Perspectives on technology and technology-driven CAD
TW202139307A (zh) 積體電路
CN110824831B (zh) 改善临界尺寸一致性的方法与系统
WO2008029611A1 (fr) Procédé de conception de motif de masque, dispositif de conception de motif de masque et procédé de fabrication de dispositif semi-conducteur
Lam et al. E-beam direct write (EBDW) as complementary lithography
TWI814063B (zh) 記憶體巨集結構以及積體電路封裝以及記憶體巨集結構的製造方法
US20240096757A1 (en) Integrated circuit die with memory macro including through-silicon via and method of forming the same
JP2011049464A (ja) 半導体装置の設計方法
US7313456B2 (en) Method and apparatus for capturing and using design intent in an integrated circuit fabrication process
TW202312281A (zh) 半導體裝置
TW202247029A (zh) 用於最佳化積體電路裝置的實體佈局的方法
JP2001085528A (ja) 半導体集積回路の設計方法および半導体集積回路の製造方法
US20150006138A1 (en) Optical proximity correction for connecting via between layers of a device
TWI838635B (zh) 積體電路及其製造方法
US20230069137A1 (en) Integrated circuits and methods for power delivery
US20220359392A1 (en) Semiconductor device with reduced resistance and method for manufacturing the same
Champac et al. Process Variations
TW202310316A (zh) 製造半導體裝置之方法
KR20240002217A (ko) 집적 회로 디바이스 및 제조 방법
TW202433329A (zh) 利用機器學習技術來執行設計流程的方法、非暫時性機器可讀取儲存媒體與用於製造半導體元件的系統

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application