KR20120032805A - 펄스 폭에 따라 동작하는 슈미트 트리거 회로 - Google Patents

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Abstract

입력되는 펄스의 폭을 기준으로 릴리즈 포인트 및 오퍼레이팅 포인트가 결정되는 히스테리시스 특성을 갖는 슈미트 트리거 회로가 개시된다. 상기 슈미트 트리거 회로는, 아날로그 신호를 입력받아 상기 아날로그 신호의 크기에 상응하는 폭을 갖는 입력 펄스를 생성하는 신호/펄스 변환부; 상기 신호/펄스 변환부에서 생성된 입력 펄스의 폭을 사전 설정된 제1 임계폭 및 상기 제1 임계폭보다 더 큰 제2 임계폭과 비교하여 그 결과를 나타내는 상태 정보를 출력하는 펄스폭 판단부; 및 상기 상태 정보에 따라, 상기 입력 펄스의 폭이 상기 제2 임계폭보다 작은 상태에서 큰 상태로 변동되면 하이 신호를 출력하고, 상기 입력 펄스의 폭이 제1 임계폭보다 큰 상태에서 작은 상태로 변동되면 로우 신호를 출력하는 출력 결정부를 포함할 수 있다.

Description

펄스 폭에 따라 동작하는 슈미트 트리거 회로{SCHMITT TRIGER CIRCUIT OPERATED ACCORDING TO PULSE WIDTH}
본 발명은 슈미트 트리거 회로에 관한 것으로, 더욱 상세하게는 입력되는 펄스의 폭을 기준으로 릴리즈 포인트 및 오퍼레이팅 포인트가 결정되는 히스테리시스 특성을 갖는 슈미트 트리거 회로에 관한 것이다.
센서 분야는 타 산업 분야와 연계성이 매우 높은 분야로, 현재 산업 응용분야 및 소비자 응용분야를 포함하여 다양한 분야에 활용되고 있다. 통상적으로 센서는 압전 센서, 자기 센서 등과 같은 다양한 종류가 있으며, 대부분의 센서가 물리적인 현상을 검출하여 이에 상응하는 전기적인 신호로 변환하여 출력하는 형태로 구현된다. 예를 들어 압전 센서는 물리적 운동량을 검출하여 전기적 신호로 출력하고, 자기 센서는 자기장의 변화를 검출하여 전기적 신호로 출력한다.
이와 같이,　물리적 현상을 전기 신호로 변환하는 센서들은 주로 아날로그 방식으로 구현되었으나, 최근 디지털 요소들이 일부 혼합되는 방식으로 개발이 진행되고 있다. 아날로그 방식은 센서를 구현하기 위한 면적이 작고 응답속도가 빠른 장점이 있으나, 소비전력이 크고 민감도(sensitivity)가 나쁜 단점이 있다.
더욱 구체적으로, 종래의 아날로그 방식의 센서는, 센서 소자에서 나오는 미세한 출력 신호를 증폭기를 거쳐 증폭시키고, 증폭된 아날로그 파형을 슈미트 트리거 회로를 통해 출력으로 나타내는 방식을 적용하였다. 통상 센서 소자에서 출력되는 차동 신호는 차동 증폭기를 쓰기 때문에 증폭기의 오프셋을 제거하는 회로가 필요하므로 추가적인 비용이 발생하는 문제가 있다.
또한, 센서 소자에서 출력되는 신호는 잡음이 혼입되어 있기 때문에, 출력 안정화를 위해서 히스테리시트 특성을 갖는 슈미트 트리거 회로가 필요하다. 이러한 종래에 아날로그 방식에 사용되는 슈미트 트리거 회로는 릴리즈 포인트(Release point)와 오퍼레이팅 포인트(Operating point)를 정확하게 설정하고 일치시키는 것이 매우 어렵다. 이로 인해 민감도가 저하되어 릴리즈 포인트와 오퍼레이팅 포인트의 변화가 커지게 되는 문제가 발생한다. 또한, 릴리즈 포인트와 오퍼레이팅 포인트 사이를 스윕하는 경우 전력 소모가 급격하게 증가하는 문제가 발생한다.
본 발명은 전술한 아날로그 방식의 슈미트 트리거 회로의 문제점을 해결하기 위한 것으로, 입력되는 펄스의 폭을 기준으로 릴리즈 포인트 및 오퍼레이팅 포인트가 결정되는 히스테리시스 특성을 갖는 슈미트 트리거 회로를 제공하는 것을 해결하고자 하는 기술적 과제로 한다.
상기 기술적 과제를 해결하기 위한 수단으로서, 본 발명은,
아날로그 신호를 입력받아 상기 아날로그 신호의 크기에 상응하는 폭을 갖는 입력 펄스를 생성하는 신호/펄스 변환부;
상기 신호/펄스 변환부에서 생성된 입력 펄스의 폭을 사전 설정된 제1 임계폭 및 상기 제1 임계폭보다 더 큰 제2 임계폭과 비교하여 그 결과를 나타내는 상태 정보를 출력하는 펄스폭 판단부; 및
상기 상태 정보에 따라, 상기 입력 펄스의 폭이 상기 제2 임계폭보다 작은 상태에서 큰 상태로 변동되면 하이 신호를 출력하고, 상기 입력 펄스의 폭이 제1 임계폭보다 큰 상태에서 작은 상태로 변동되면 로우 신호를 출력하는 출력 결정부
를 포함하는 펄스 폭에 따라 동작하는 슈미트 트리거 회로를 제공한다.
본 발명의 일실시형태에서, 상기 신호/펄스 변환부는, 입력되는 임의의 클럭 신호의 상태 변화를 제1 지연 시간 동안 지연한 후 반전 출력하는 제1 인버터; 상기 클럭 신호의 상태 변화를 제2 지연 시간 동안 지연한 후 반전 출력 하는 제2 인버터; 상기 제1 지연 시간을 조정하는 제1 지연 제어부; 상기 제2 지연 시간을 조정하는 제2 지연 제어부; 및 상기 제1 지연 시간과 상기 제2 지연 시간의 차에 대응되는 폭을 갖는 입력 펄스를 생성하는 펄스 생성부를 포함할 수 있다.
이 실시형태에서, 상기 아날로그 신호는 제1 및 제2 아날로그 신호를 포함하는 차동 아날로그 신호이며, 상기 제1 지연 제어부는 상기 제1 아날로그 신호의 크기에 따라 상기 제1 지연 시간을 조정하며, 상기 제2 지연 제어부는 상기 제2 아날로그 신호의 크기에 따라 상기 제2 지연 시간을 조정할 수 있다.
이 실시형태에서, 상기 제1 인버터는, 전원전압에 연결된 소스를 갖는 제1 PMOS와, 상기 제1 PMOS의 드레인에 연결된 드레인과 상기 제1 PMOS의 게이트에 연결된 게이트를 갖는 제1 NMOS와, 상기 제1 PMOS의 드레인과 접지 사이에 연결된 제1 캐패시터를 포함할 수 있다. 또한, 제2 인버터는, 상기 전원전압에 연결된 소스를 갖는 제2 PMOS와, 상기 제2 PMOS의 드레인에 연결된 드레인과 상기 제2 PMOS의 게이트에 연결된 게이트를 갖는 제2 NMOS와, 상기 제2 PMOS의 드레인과 접지 사이에 연결된 제2 캐패시터를 포함할 수 있다. 또한, 상기 제1 지연 제어부는, 상기 제1 NMOS의 소스에 연결된 드레인과 접지에 연결된 소스를 갖는 제3 NMOS을 포함할 수 있으며, 상기 제2 지연 제어부는, 상기 제2 NMOS의 소스에 연결된 드레인과 접지에 연결된 소스를 갖는 제4 NMOS를 포함할 수 있다. 특히, 상기 펄스 생성부는, 상기 제1 PMOS의 드레인 전압및 상기 제2 PMOS의 드레인 전압을 배타적 논리합 연산하여 출력하는 배타적 논리합 소자를 포함할 수 있다. 이 실시형태에서, 상기 제3 NMOS 및 상기 제4 NMOS의 게이트로 상기 제1 및 제2 아날로그 신호가 각각 인가될 수 있으며, 상기 배타적 논리합 소자는, 상기 제1 PMOS 및 상기 제2 PMOS의 게이트에 하이 상태의 상기 클럭 신호가 동시 인가됨에 따라 상기 제1 PMOS 및 상기 제2 PMOS의 드레인에서 출력되는 로우 상태의 출력 시간 차이를 폭으로 하는 상기 입력 펄스를 출력할 수 있다.
본 발명의 일실시형태에서, 상기 펄스폭 판단부는, 상기 입력 펄스를 순차적으로 단위 지연시간 동안 지연시키도록 상호 직렬 연결된 복수의 지연회로부 및 상기 입력 펄스 및 상기 복수의 지연회로부 각각에서 출력되는 복수의 지연된 펄스를 포함하는 그룹으로부터 중 두 개의 펄스를 입력받아 두 펄스 간의 중첩된 부분을 펄스 형태로 출력하는 제1 논리곱 소자 및 제2 논리곱 소자를 포함할 수 있다.
이 실시형태에서, 상기 제1 논리곱 소자 및 제2 논리곱 소자 각각에 입력되는 펄스들은 상호 상이한 펄스를 적어도 하나 포함하며, 상기 제1 논리곱 소자는 상기 입력 펄스의 폭이 상기 단위 지연시간의 m 배(m은 자연수)보다 큰 경우 펄스를 출력하고, 상기 제2 논리곱 소자는 상기 입력 펄스의 폭이 상기 단위 지연시간의 n 배(n은 자연수)보다 큰 경우 펄스를 출력하며, 상기 제1 임계폭이 상기 단위 지연 시간의 m 배가 되고, 상기 제2 임계폭이 상기 단위 지연 시간의 n 배가 되며, 상기 제1 논리곱 소자 및 제2 논리곱 소자의 출력이 상기 상태 정보가 될 수 있다.
이 실시형태에서, 상기 복수의 지연회로부는 상호 직렬 연결된 m+n 개의 지연회로부를 포함할 수 있다. 또한, 상기 제1 논리곱 소자는 m 번째 지연회로부의 출력과 m+n 번째 지연회로부의 출력을 입력받아 상호 논리합 연산을 하여 출력할 수 있으며, 상기 제2 논리곱 소자는 상기 입력 펄스와 상기 m+n 번째 지연회로부의 출력을 입력받아 상호 논리합 연산을 하여 출력하는 것을 특징으로 하는 펄스 폭에 따라 동작하는 슈미트 트리거 회로.
이 실시형태에서, 상기 지연회로부는, 전원전압에 연결된 소스를 갖는 PMOS와, 상기 PMOS의 드레인에 연결된 드레인과 상기 PMOS의 게이트에 연결된 게이트를 갖는 NMOS와, 상기 PMOS의 드레인과 접지 사이에 연결된 캐패시터를 포함할 수 있다.
이 실시형태에서, 상기 출력 결정부는, 상기 제1 논리곱 소자의 출력 및 상기 제2 논리곱 소자의 출력 중 하나를 제어신호에 따라 선택하여 출력하는 스위치부; 및 상기 스위치부의 출력 및 기준 클럭을 입력받으며, 상기 기준 클럭 내에 상기 스위치부의 출력에서 펄스가 발생하면 하이 상태의 신호를 출력하고 상기 기준 클럭 내에 상기 스위치부의 출력에서 펄스가 발생하지 않는 경우 로우 상태의 신호를 출력하는 논리회로부를 포함할 수 있다. 이 실시형태에서, 상기 논리회로부의 출력이 상기 제어신호가 될 수 있다.
이 실시형태에서, 상기 스위치부는, 상기 제어신호가 하이 상태인 경우 상기 제1 논리곱 소자의 출력을 출력하고 상기 제어 신호가 로우 상태인 경우 상기 제2 논리곱 소자의 출력을 출력할 수 있다.
이 실시형태에서, 상기 논리회로부는, 상기 스위치부의 출력이 입력되는 S 단자와 상기 기준 클럭의 역위상 신호가 입력되는 R 단자를 갖는 RS 플립플롭 및 상기 RS 플립플롭의 출력이 입력되는 D 단자와 상기 기준 클럭이 입력되는 클럭 입력 단자를 갖는 하강 에지 트리거드 D 플립플롭을 포함할 수 있다. 상기 하강 에지 트리거드 D 플립플롭의 출력이 상기 출력 결정부의 출력이 될 수 있다.
상기 기술적 과제를 해결하기 위한 다른 수단으로서, 본 발명은,
아날로그 신호를 입력받아 상기 아날로그 신호의 크기에 상응하는 폭을 갖는 입력 펄스를 생성하는 신호/펄스 변환부;
상기 입력 펄스를 순차적으로 단위 지연시간 동안 지연시키도록 상호 직렬 연결된 m+n 개의 지연회로부와, m 번째 지연회로부의 출력과 m+n 번째 지연회로부의 출력을 입력받아 상호 논리합 연산을 하여 출력하는 제1 논리곱 소자와, 상기 입력 펄스와 상기 m+n 번째 지연회로부의 출력을 입력받아 상호 논리합 연산을 하여 출력하는 상기 제2 논리곱 소자를 포함하는 펄스폭 판단부; 및
제어신호를 입력받아 상기 제어신호가 하이 상태인 경우 상기 제1 논리곱 소자의 출력을 출력하고 상기 제어 신호가 로우 상태인 경우 상기 제2 논리곱 소자의 출력을 출력하는 스위치부 및 상기 스위치부의 출력 및 기준 클럭을 입력받으며, 상기 기준 클럭 내에 상기 스위치부의 출력에서 펄스가 발생하면 하이 상태의 신호를 출력하고 상기 기준 클럭 내에 상기 스위치부의 출력에서 펄스가 발생하지 않는 경우 로우 상태의 신호를 출력하는 논리회로부를 포함하며, 상기 논리회로부의 출력이 상기 제어신호가 되는, 출력 결정부를 포함하는 펄스 폭에 따라 동작하는 슈미트 트리거 회로를 제공한다.
본 발명에 따르면, 단위 지연시간의 배수로 오퍼레이팅 포인트와 릴리즈 포인트를 변동되지 않도록 명확하게 설정할 수 있다.
또한, 본 발명에 따르면, 증폭기와 그 오프셋 제거회로 등을 제거할 수 있어 아날로그 신호를 이용하는 슈미트 트리거 회로에 비해 구현 면적을 감소시키고 소비 전력 및 제조 비용을 절약할 수 있다.
더하여, 본 발명에 따르면, 부득이하게 증폭기를 사용하는 경우에는 아날로그 신호의 크기를 나타내는 펄스폭이 더욱 넓어지므로 민감도를 감소시킬 수 있는 효과를 얻을 수 있다.
또한, 본 발명에 따르면 인버터, 논리소자 또는 플립플롭과 같은 디지털 회로를 사용하므로 사용되는 전력을 더욱 감소시킬 수 있는 효과가 있다.
도 1은 본 발명의 일실시형태에 따른 펄스 폭에 따라 동작하는 슈미트 트리거 회로의 블록 구성도이다.
도 2의 (a)는 본 발명의 일실시형태에 따른 펄스 폭에 따라 동작하는 슈미트 트리거 회로에 적용되는 신호/펄스 변환부(11)의 회로도이며, 도 2의 (b)는 도 2의 (a)에 도시된 회로에서 각 노드에서의 신호 파형을 도시한 파형도이다.
도 3의 (a)는 본 발명의 일실시형태에 따른 펄스 폭에 따라 동작하는 슈미트 트리거 회로에 적용되는 펄스폭 판단부의 상세한 구성을 도시한 블록 구성도이며, 도 3의 (b)는 도 3의 (a)에 도시된 회로에서 각 노드에서의 신호 파형을 도시한 파형도이다.
도 4는 본 발명의 일실시형태에 따른 펄스 폭에 따라 동작하는 슈미트 트리거 회로에 적용되는 출력 결정부의 상세한 구성을 도시한 블록 구성도이다.
도 5의 (a)는 본 발명의 일실시형태에 따른 펄스 폭에 따라 동작하는 슈미트 트리거 회로에 적용되는 출력 결정부 내 논리회로부의 상세 블록도이며, 도 5의 (b)는 도 5의 (a)에 도시된 논리회로부의 동작을 설명하는 파형도이다.
도 6은 본 발명의 일실시형태에 따른 펄스 폭에 따라 동작하는 슈미트 트리거 회로의 출력이 갖는 히스테리시트 특성을 도시한 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시형태를 보다 상세하게 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명되는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에 도시된 구성요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다는 점을 유념해야 할 것이다.
도 1은 본 발명의 일실시형태에 따른 펄스 폭에 따라 동작하는 슈미트 트리거 회로의 블록 구성도이다.
도 1을 참조하면, 본 발명의 일실시형태에 따른 펄스 폭에 따라 동작하는 슈미트 트리거 회로는 아날로그 신호를 펄스로 변환하여 출력하는 신호/펄스 변환부(11)와, 상기 신호/펄스 변환부(11)에서 출력되는 펄스폭의 크기를 판단하는 펄스폭 판단부(12), 및 펄스폭 판단부(12)에서 판단된 펄스폭의 크기에 따라 최종 출력을 결정하는 출력 결정부(13)를 포함하여 구성될 수 있다.
상기 신호/펄스 변환부(11)는 아날로그 신호를 입력받아 상기 아날로그 신호의 크기에 상응하는 폭을 갖는 입력 펄스를 생성하여 출력한다. 본 발명의 일실시형태에서, 상기 신호/펄스 변환부(11)로 입력되는 아날로그 신호는 제1 아날로그 신호 및 제2 아날로그 신호를 포함하는 차동 신호일 수 있다. 상기 신호/펄스 변환부(11)는, 상기 제1 아날로그 신호 및 제2 아날로그 신호의 크기 차이에 해당하는 폭을 갖는 펄스를 생성할 수 있다.
도 2의 (a)는 본 발명의 일실시형태에 따른 펄스 폭에 따라 동작하는 슈미트 트리거 회로에 적용되는 신호/펄스 변환부(11)의 회로도이다.
도 2의 (a)에 도시한 바와 같이, 상기 신호/펄스 변환부(11)는, 입력되는 임의의 클럭 신호(Clk1)의 상태 변화를 제1 지연 시간 동안 지연한 후 반전 출력하는 제1 인버터(21)와, 상기 클럭 신호(Clk1)의 상태 변화를 제2 지연 시간 동안 지연한 후 반전 출력하는 제2 인버터(22)와 상기 제1 지연 시간을 조정하는 제1 지연 제어부(23)와, 상기 제2 지연 시간을 조정하는 제2 지연 제어부(24) 및 상기 제1 지연 시간과 상기 제2 지연 시간의 차에 대응되는 폭을 갖는 입력 펄스를 생성하는 펄스 생성부(25)를 포함하여 구성될 수 있다.
신호/펄스 변환부(11)에 입력되는 신호는 차동 아날로그 신호이며, 상기 제1 지연 제어부(23)는 상기 차동 아날로그 신호에 포함된 제1 아날로그 신호(V+)의 크기에 따라 상기 제1 지연 시간을 조정하며, 상기 제2 지연 제어부(24)는 상기 차동 아날로그 신호에 포함된 제2 아날로그 신호(V-)의 크기에 따라 상기 제2 지연 시간을 조정할 수 있다.
상기 제1 인버터(21)는, 전원전압(VDD)에 연결된 소스를 갖는 제1 PMOS(MP1)와, 상기 제1 PMOS(MP1)의 드레인에 연결된 드레인과 상기 제1 PMOS(MP1)의 게이트에 연결된 게이트를 갖는 제1 NMOS(MN1)와, 상기 제1 PMOS(MP1)의 드레인과 접지 사이에 연결된 제1 캐패시터(C1)을 포함할 수 있다.
상기 제2 인버터(22)는, 상기 전원전압(VDD)에 연결된 소스를 갖는 제2 PMOS(MP2)와, 상기 제2 PMOS(MP2)의 드레인에 연결된 드레인과 상기 제2 PMOS(MP2)의 게이트에 연결된 게이트를 갖는 제2 NMOS(MN2)와, 상기 제2 PMOS(MP2)의 드레인과 접지 사이에 연결된 제2 캐패시터(C2)를 포함할 수 있다.
상기 제1 지연 제어부(23)와 상기 제2 지연 제어부(24)는 각각 상기 제1 NMOS(MN1)의 소스에 연결된 드레인과 접지에 연결된 소스를 갖는 제3 NMOS(MN3)와, 상기 제2 NMOS(MN2)의 소스에 연결된 드레인과 접지에 연결된 소스를 갖는 제4 NMOS(MN4)를 포함할 수 있다. 상기 제3 NMOS(MN3)와 제4 NMOS(MN4)의 게이트에는 차동 아날로그 입력 신호를 구성하는 제1 아날로그 신호(V+)와 제2 아날로그 신호(V-)가 각각 입력된다.
상기 펄스 생성부(25)는, 상기 제1 PMOS(MP1)의 드레인 전압및 상기 제2 PMOS(MP2)의 드레인 전압을 배타적 논리합 연산하여 출력하는 배타적 논리합 소자를 포함할 수 있다.
도 2의 (a)에서 'BUF'로 지시된 요소는 단순히 신호를 일시 저장하는 버퍼를 나타내는 것으로 본 발명의 주된 기술적 사상과 관련 있는 요소가 아니므로 상세한 설명을 생략한다.
도 2의 (b)는 도 2의 (a)에 도시된 회로에서 각 노드에서의 신호 파형을 도시한 파형도이다. 도 2에 도시한 바와 같이, 제1 인버터(21) 및 제2 인버터(22)에 입력되는 클럭 신호(Clk1)가 로우 상태에서 하이 상태가 되면, 각 인버터는 각기 다른 지연시간이 흐른 후 로우 상태의 신호를 출력한다. 펄스 생성부(25)는 제1 인버터(21) 및 제2 인버터(22)의 지연시간의 차이에 해당하는 폭을 갖는 펄스(Pout)를 생성하여 출력한다.
다시 도 1을 참조하면, 상기 펄스폭 판단부(12)는, 신호/펄스 변환부(11)에서 생성된 입력 펄스의 폭을 사전 설정된 제1 임계폭 및 상기 제1 임계폭보다 더 큰 제2 임계폭과 비교하여 그 결과를 나타내는 상태 정보를 출력한다.
도 3의 (a)는 본 발명의 일실시형태에 따른 펄스 폭에 따라 동작하는 슈미트 트리거 회로에 적용되는 펄스폭 판단부의 상세한 구성을 도시한 블록 구성도이다.
도 3의 (a)를 참조하면, 상기 펄스폭 판단부(12)는 서로 직렬로 연결된 복수의 지연회로부(121)와, 제1 논리곱 소자(122) 및 제2 논리곱 소자(123)를 포함할 수 있다.
상기 복수의 지연회로부(121)는 입력 펄스를 순차적으로 사전 설정된 단위 지연시간 동안 지연시킨다. 예를 들어, 단위 지연시간을 '1'이라고 한다면, 상기 입력 펄스는 1 개의 지연회로부를 통과하면서 '1'의 지연시간 만큼 지연되어 출력된다. 따라서, 입력펄스가 상호 직렬연결된 지연회로부 중 m 번째 지연회로부를 통과하면, m 만큼 지연된 펄스가 m 번째 지연회로부에서 출력된다.
상기 두 개의 논리곱 소자(122, 123) 각각은 상기 입력 펄스 및 상기 복수의 지연회로부 각각에서 출력되는 복수의 지연된 펄스를 포함하는 그룹으로부터 중 두 개의 펄스를 입력받아 두 펄스 간의 중첩된 부분을 펄스 형태로 출력한다. 예를 들어, 제1 논리곱 소자(122)는 m 번째 지연회로부에서 출력되는 펄스와 m+n 번째 지연회로부에서 출력되는 펄스를 입력받아 두 펄스 간의 중첩된 부분을 펄스 형태로 출력할 수 있다. 또한, 제2 논리곱 소자(123)는 신호/펄스 변환부(11)에서 입력되는 입력펄스와 m+n 번째 지연회로부에서 출력되는 펄스를 입력받아 두 펄스 간의 중첩된 부분을 펄스 형태로 출력할 수 있다. 본 명세서의 전반에 사용되는 m과 n은 자연수이다.
상기 두 개의 논리곱 소자(122, 123)에 입력되는 신호를 선택함에 따라 제1 임계폭 및 제2 임계폭이 결정되며, 두 개의 논리곱 소자(122, 123) 각각에서 출력되는 신호는 입력 펄스의 펄스 폭을 상기 제1 임계폭 및 제2 임계폭과 비교한 결과를 나타내는 상태 정보가 된다.
도 3의 (b)는 도 3의 (a)에 도시된 회로에서 각 노드에서의 신호 파형을 도시한 파형도이다. 도 3의 (b)에 도시된 파형에 부여된 A 내지 E의 참조부호는 도 3의 (a)에 표시된 동일 참조부호를 갖는 노드에서의 파형을 나타낸다. 'A'는 입력 펄스, 'B'는 m 개의 직렬 연결된 지연 소자에 의해 입력 펄스가 단위 지연시간의 m 배 만큼 지연된 펄스, 'C'는 m+n 개의 직렬 연결된 지연 소자에 의해 입력 펄스가 단위 지연의 m 배 만큼 지연된 펄스를 나타낸다. 제1 지연소자(122)는 'B'와 'C'의 펄스가 중첩되는 영역이 하이 상태로 나타나는 신호(D)를 출력한다. 이 때, 제1 논리곱 소자(122)는 입력 펄스의 크기가 단위 지연시간의 n 배 이상이 되면 항상 펄스를 출력하게 된다. 이와 마찬가지로, 제2 지연소자(123)은 입력 펄스(A)와 'C'의 펄스가 중첩되는 영역이 하이 상태로 나타나는 신호(E)를 출력한다. 이 때, 제2 논리곱 소자(123)는 입력 펄스의 크기가 단위 지연시간의 m+n 배 이상이 되면 항상 펄스를 출력하게 된다.
이와 같이, 펄스폭 판단부(12)에 의하면 복수의 지연소자 및 논리곱 소자에 의해 단위 지연시간의 n 배에 해당하는 제1 임계폭과, 단위 지연시간의 m+n 배에 해당하는 제2 임계폭과 입력 펄스의 펄스폭을 비교한 결과에 해당하는 상태 정보를 출력할 수 있다.
본 발명의 일실시형태에서, 펄스폭 판단부(12)에 적용되는 지연회로부(121)는, 도 2의 (a)에 도시된 인버터(21 또는 22)를 포함할 수 있다. 즉, 두 개의 인버터를 직렬연결하여 각 인버터의 지연시간의 합을 단위 지연시간으로 하는 하나의 지연회로부(121)를 구성할 수 있다. 도 2의 (a)에 도시된 인버터의 구조와 마찬가지로, 지연회로부(121)는, 전원전압에 연결된 소스를 갖는 PMOS와, 상기 PMOS의 드레인에 연결된 드레인과 상기 PMOS의 게이트에 연결된 게이트를 갖는 NMOS와, 상기 PMOS의 드레인과 접지 사이에 연결된 캐패시터를 포함하는 인버터를 포함할 수 있다.
다시, 도 1을 참조하면, 상기 출력 결정부(13)는, 펄스폭 판단부(12)에서 출력되는 상태 정보에 따라, 입력 펄스의 폭이 상기 제2 임계폭보다 작은 상태에서 큰 상태로 변동되면 하이 신호를 출력하고, 상기 입력 펄스의 폭이 제1 임계폭보다 큰 상태에서 작은 상태로 변동되면 로우 신호를 출력한다. 상기 출력 결정부(13)는 전술한 것과 같이, 입력 펄스의 폭이 상기 제2 임계폭보다 작은 상태에서 큰 상태로 변동되는 경우와, 상기 입력 펄스의 폭이 제1 임계폭보다 큰 상태에서 작은 상태로 변동되는 경우를 제외한 입력 펄스 폭의 변동에 대해서는 그 이전 상태를 유지한다. 예를 들어, 상기 입력 펄스의 폭이 제1 임계폭보다 작은 상태에서 큰 상태로 변동되는 경우 또는 상기 입력 펄스의 폭이 제2 임계폭보다 큰 상태에서 작은 상태로 변동되는 경우에는 출력을 변경하지 않고 그 이전 출력을 그대로 유지한다.
도 4는 본 발명의 일실시형태에 따른 펄스 폭에 따라 동작하는 슈미트 트리거 회로에 적용되는 출력 결정부(13)의 상세한 구성을 도시한 블록 구성도이다. 도 4에 도시된 바와 같이, 상기 출력 결정부(13)는 상기 제1 논리곱 소자의 출력(D) 및 상기 제2 논리곱 소자의 출력(E) 중 하나를 제어신호에 따라 선택하여 출력하는 스위치부(131) 및 상기 스위치부(131)의 출력 및 기준 클럭을 입력받으며, 상기 기준 클럭 내에 상기 스위치부의 출력에서 펄스가 발생하면 하이 상태의 신호를 출력하고 상기 기준 클럭 내에 상기 스위치부(131)의 출력에서 펄스가 발생하지 않는 경우 로우 상태의 신호를 출력하는 논리회로부(132)를 포함할 수 있다. 상기 논리회로부(132)의 출력(Pout)은 본 발명의 일실시형태에 따른 펄스 폭에 따라 동작하는 슈미트 트리거 회로의 출력이 됨과 동시에, 스위치부(131)로 입력되는 제어 신호가 될 수 있다.
상기 스위치부(131)는 상기 제어신호가 하이 상태인 경우 상기 제1 논리곱 소자의 출력을 출력하고 상기 제어 신호가 로우 상태인 경우 상기 제2 논리곱 소자의 출력할 수 있다.
도 5의 (a)는 본 발명의 일실시형태에 따른 펄스 폭에 따라 동작하는 슈미트 트리거 회로에 적용되는 출력 결정부 내 논리회로부(132)의 상세 블록도이다. 도 5에 도시된 바와 같이, 상기 논리회로부(132)는, 상기 스위치부(131)의 출력(Ps)이 입력되는 S 단자와 상기 기준 클럭(Clk2)의 역위상 신호가 입력되는 R 단자를 갖는 RS 플립플롭(1321) 및 상기 RS 플립플롭(1321)의 출력이 입력되는 D 단자와 상기 기준 클럭(Clk2)이 입력되는 클럭 입력 단자를 갖는 하강 에지 트리거드(Fall Edge Triggered) D 플립플롭(1322)을 포함할 수 있다.
도 5의 (b)는 도 5의 (a)에 도시된 논리회로부의 동작을 설명하는 파형도이다. 도 5의 (b)에 도시한 바와 같이, 기준 클럭(Clk2) 내에 스위치부(131)로부터 입력되는 신호(Ps)에 펄스가 발생하면 RS 플립플롭(1321)의 R 단자에는 기준 클럭(Clk2)의 역위상 신호가 입력되고 S 단자에는 스위치부(131)의 출력(Ps) 인가되므로 RS 플립플롭(1321)의 출력은 스위치부(131)로부터 입력되는 신호(Ps)에 존재하는 펄스의 상승 에지에서 기준 클럭의 하강 에지까지 하이 상태가 되는 펄스가 출력된다. 이 RS 플립플롭(1321)의 출력이 지연되어 D 플립플롭(1322)의 D 단자에 입력되며, D 플립플롭(1322)의 D 단자의 입력이 하이 상태일 때 기준 클럭(Clk2)의 하강 에지가 발생하게 되면 D 플립플롭(1322)의 출력은 하이 상태를 출력한다. D 플립 플롭(1322)의 출력은 기준 클럭(Clk2)의 하강 에지에서 D 단자 입력이 로우 상태가 될 때 로우 상태가 출력된다.
도 6은 본 발명의 일실시형태에 따른 펄스 폭에 따라 동작하는 슈미트 트리거 회로의 출력이 갖는 히스테리시트 특성을 도시한 그래프이다.
전술한 것과 같은 본 발명의 일실시형태에 따른 펄스 폭에 따라 동작하는 슈미트 트리거 회로에 의하면, 도 6에 도시된 것과 같이 펄스 폭에 따른 히스테리시스 특성을 갖는 동작이 가능하다. 즉, 도 1 내지 도 5에 도시된 실시형태에 따르면, 입력 펄스의 폭이 단위 지연시간의 m+n 배(제2 임계폭)보다 큰 경우에 슈미트 트리거 회로의 출력이 로우 상태에서 하이 상태로 변동되고, 입력 펄스의 폭이 단위 지연시간의 n 배보다 작은 경우에 슈미트 트리거 회로의 출력이 하이 상태에서 로우 상태로 변동된다.
이상과 같은 구성을 갖는 본 발명의 일실시형태에 따른 펄스 폭에 따라 동작하는 슈미트 트리거 회로의 동작 및 그에 따른 작용 효과를 더욱 상세하게 설명한다.
먼저, 도 1에 도시된 바와 같이, 홀 센서 등과 같은 센서 소자에서 특정 물리량을 검출한 크기를 나타내는 차동 아날로그 신호가 출력되고 이 차동 아날로그 신호는 본 발명의 일실시형태에 따른 펄스 폭에 따라 동작하는 슈미트 트리거 회로의 입력이 된다. 상기 센서 소자에서 출력되는 차동 아날로그 신호는 본 발명의 일실시형태에 따른 펄스 폭에 따라 동작하는 슈미트 트리거 회로 내의 신호/펄스 변환부(11)에 입력된다.
도 2에 도시된 바와 같이, 차동 아날로그 신호를 구성하는 제1 아날로그 신호(V+) 및 제2 아날로그 신호(V-)는 각각 서로 다른 인버터(21, 22)에 연결된 지연 제어부(23, 24)로 입력된다. 도 2에 도시된 인버터(21, 22)는, P 채널 MOSFET(MP1, MP2)와 N 채널 MOSFET(MN1, MN2)가 드레인과 게이트가 상호 연결되어 게이트 연결 노드로 임의의 클럭(Clk1)을 입력받고 드레인 연결 노드에 캐패시터(C1, C2)를 연결하여 일정 시간 지연된 그 반전 신호를 드레인 연결 노드로 출력하는 형태로 구현된다.
상기와 같은 회로 구조를 갖는 인버터(21, 22)에서 상기 반전 신호가 출력되는 지연 시간은 캐패시터(C1, C2)의 캐패시턴스와, 상호 연결된 P 채널 MOSFET(MP1, MP2)와 N 채널 MOSFET(MN1, MN2)의 소스단 사이의 전압 크기에 의해 결정된다는 것이 알려져 있다. 본 발명에서 서로 다른 크기의 제1 아날로그 신호(V+) 및 제2 아날로그 신호(V-)가 N 채널 MOSFET으로 이루어진 지연 제어부(23, 24)로 입력된다. 즉, 제1 아날로그 신호(V+) 및 제2 아날로그 신호(V-)는 제3 N 채널 MOSFET(MN3)의 게이트 및 제4 N 채널 MOSFET(MN4)의 게이트로 입력되고, 제1 아날로그 신호(V+) 및 제2 아날로그 신호(V-)의 크기 차에 의해 상기 제3 N 채널 MOSFET(MN3)의 게이트 및 제4 N 채널 MOSFET(MN4)은 서로 다른 크기의 저항을 각 인버터(21, 22)의 제1 및 제2 N 채널 MOSFET(MN1, MN2)의 소스에 형성한다. 이로써, 각 인버터(21, 22)에서 출력되는 클럭(Clk1)의 반전신호의 지연 시간이 제1 아날로그 신호(V+) 및 제2 아날로그 신호(V-)의 크기에 따라 변동될 수 있다.
제1 아날로그 신호(V+) 및 제2 아날로그 신호(V-)의 크기에 따라 상호 다른 지연시간으로 출력되는 지연 신호는 펄스 생성부(25)로 입력된다. 펄스 생성부(25) 는 제1 인버터(21) 및 제2 인버터(22)에서 출력되는 지연된 반전신호에 대한 배타적 논리합 연산하여 출력한다.
전술한 신호/펄스 변환부(11)의 동작이 도 2의 (b)에 파형도로 도시된다. 차동 신호의 형태로 검출 전압(V+, V-)이 발생하고, 이 검출 전압은 지연 제어부(23, 24)를 구성하는 제3 N 채널 MOSFET(MN3)의 게이트 및 제4 N 채널 MOSFET(MN4)의 게이트로 입력된다. 제3 N 채널 MOSFET(MN3)의 게이트 및 제4 N 채널 MOSFET(MN4)의 게이트 전압차이에 의해 서로 다른 크기의 저항이 인버터(21, 22)의 제1 및 제2 N 채널 MOSFET(MN1, MN2)의 소스에 형성되고, 이로 인해 각 인버터(21, 22)의 출력이 발생하는 지연시간에 차이가 발생한다. 즉, 클럭(Clk1)가 로우 상태에서 하이상태로 변환되면, 각 인버터(21, 22)의 소정 시간의 지연시간 이후 로우 상태의 반전 신호를 출력하게 되는데, 각 인버터(21, 22)에 연결된 지연 제어부(23, 24)가 갖는 저항의 크기차로 인해 상호 다른 지연 시간이 설정된다. 예를 들어, 제1 인버터(21)에 의해서는 'TP2'의 지연시간이 설정되고, 제2 인버터(22)에 의해서는 'TP1'의 지연시간이 설정된다. 배타적 논리합 소자로 이루어진 펄스 생성부(25)는 두 반전 신호(VA, VB)가 상호 다른 상태인 구간을 폭(△TP)으로 하는 펄스를 생성하여 출력한다. 즉, 신호/펄스 생성부(11)에서 출력되는 펄스는 센서 소자에서 출력되는 아날로그 신호의 크기, 더욱 상세하게는 차동 아날로그 신호의 크기 차에 해당하는 펄스폭을 갖는 입력 펄스를 출력하게 된다.
이어, 입력 펄스는 펄스폭 판단부(12)로 입력된다. 펄스폭 판단부(12)는 도 3의 (a)에 도시한 바와 같이, 서로 직렬로 연결된 복수의 지연회로부(121)와, 제1 논리곱 소자(122) 및 제2 논리곱 소자(123)를 포함하여 구성된다. 상기 복수의 지연회로부(121)는 상호 동일한 단위 지연 시간 동안 입력되는 신호를 지연시키며, 상기 제1 논리곱 소자(122) 및 제2 논리곱 소자(123)은 입력 펄스와 각 지연회로부(121)의 출력 신호로 구성된 그룹에서 적어도 하나의 상호 다른 신호를 갖는 두 신호를 입력받아 입력된 두 신호의 논리곱 연산을 수행한다.
도 3의 (a)에 도시된 실시형태에서, 총 m+n 개의 지연회로부(121)가 구비되고, 제1 논리곱 소자(122)는 m 번째 지연회로부의 출력과 m+n 번째 지연회로부의 출력을 입력받고, 제2 논리곱 소자(123)는 입력 펄스와 m+n 번째 지연회로부의 출력을 입력받는다. 이 경우, 도 3의 (b)에 도시된 파형도에 도시된 바와 같이, 제1 논리곱 소자(122)는 입력 펄스가 단위 지연시간의 m 배 만큼 지연된 신호(B)와 입력 펄스가 단위 지연시간의 m+n 배 만큼 지연된 신호(C)를 입력받아 상호 중첩되는 부분을 출력한다. 이 때, 입력 펄스의 폭이 단위 지연시간의 n 배보다 큰 경우에는 제1 논리곱 소자(122)는 항상 펄스를 출력하게 되지만, 입력 펄스의 폭이 단위 지연시간의 n 배보다 작은 경우에는 'B'와 'C' 노드에서 중첩되는 펄스가 발생하지 않게 되어 펄스가 발생하지 않는다. 이와 유사하게, 제2 논리곱 소자(123)는 입력 펄스(A)와 입력 펄스가 단위 지연시간의 m+n 배 만큼 지연된 신호(C)를 입력받아 상호 중첩되는 부분을 출력한다. 이 때, 입력 펄스의 폭이 단위 지연시간의 m+n 배보다 큰 경우에는 제2 논리곱 소자(123)는 항상 펄스를 출력하게 되지만, 입력 펄스의 폭이 단위 지연시간의 m+n 배보다 작은 경우에는 'A'와 'C' 노드에서 중첩되는 펄스가 발생하지 않게 되어 펄스가 발생하지 않는다. 정리하면, 제1 논리곱 소자(122)는 입력 펄스가 단위 지연시간의 n 배보다 큰 경우에 펄스를 출력하고, 제2 논리곱 소자(123)는 입력 펄스가 단위 지연시간의 m+n 배보다 큰 경우에 펄스를 출력하게 된다.
결론적으로, 본 발명의 일실시형태에서, 펄스폭 판단부(12)는 입력 펄스의 폭을 제1 임계값(단위 지연시간의 n 배) 및 상기 제1 임계값보다 큰 제2 임계값(단위 지연시간의 m+n 배)과 비교하고 그 결과를 나타내는 상태 신호(제1 논리곱 소자 및 제2 논리곱 소자의 출력)를 출력한다. 상기 제1 논리곱 소자 및 제2 논리곱 소자의 출력은 출력 결정부(13)로 입력된다.
이어, 출력 결정부(13)는 제1 논리곱 소자 및 상기 상태 정보에 따라, 상기 입력 펄스의 폭이 상기 제2 임계폭보다 작은 상태에서 큰 상태로 변동되면 하이 신호를 출력하고, 상기 입력 펄스의 폭이 제1 임계폭보다 큰 상태에서 작은 상태로 변동되면 로우 신호를 출력한다.
이러한 동작을 위해, 도 4에 도시한 바와 같이, 상기 출력 결정부(13)는 제어신호에 따라 제1 논리곱 소자의 출력 및 제2 논리곱 소자의 출력 중 하나를 선택하여 출력하는 스위치부(131)와, 스위치의 출력과 기준 클럭을 입력받아 상기 기준 클럭 내에 상기 스위치의 출력에서 펄스가 발생하면 하이 상태의 신호를 출력하고, 상기 기준 클럭 내에 상기 스위치의 출력에서 펄스가 발생하지 않으면 로우 상태의 신호를 출력하는 논리회로부(132)를 포함할 수 있다.
본 발명의 일실시형태에 따른 펄스 폭에 따라 동작하는 슈미트 트리거 회로의 동작이 개시되어 출력이 로우 상태부터 시작된다고 하면, 논리회로부(132)의 출력이 로우 상태이어야 하며, 이 논리회로부(132)의 출력을 제어신호로 하는 스위치부(131)는 로우 상태의 제어신호를 입력받아 제2 논리곱 소자의 출력(E)을 논리회로와 연결할 수 있다. 센서 소자의 출력이 발생하여 슈미트 트리거 회로에 입력되는 차동 아날로그 신호가 형성하는 입력 펄스의 폭이 단위 지연시간의 m+n 배 이상이 되면, 제2 논리곱 소자의 출력(E)에 펄스가 발생하고 상기 논리회로부(132)는 하이 신호를 출력하게 된다. 이 논리회로부(132)에서 출력되는 하이 신호에 의해 스위치부(131)는 제1 논리곱 소자의 출력(D)을 논리회로에 연결한다. 한편, 제1 논리곱 소자의 출력(D)은 입력 펄스의 폭이 단위 지연시간의 n 배 이상인 경우 계속 펄스를 발생시키므로 논리회로부(132)의 출력은 계속 하이 상태를 유지한다. 입력 펄스의 폭이 단위 지연시간의 n 배보다 작아지면, 제1 논리곱 소자의 출력(D)에 펄스가 발생하지 않고 논리회로부(132)는 기준클럭 동안 펄스가 존재하지 않으므로 출력을 로우 신호로 변환한다. 이를 통해 스위치부(131)은 다시 제2 논리곱 소자의 출력(E)을 논리회로부(132)에 연결하게 된다.
이와 같이, 상기 출력 결정부(13)에서 출력되는 신호는, 도 6에 도시한 바와 같이, 입력 펄스의 폭이 단위 지연시간의 n+m 배보다 큰 경우 하이 상태가 되고 입력 펄스의 폭이 단위 지연시간의 n 배보다 작은 경우 로우 상태가 되는 히스테리시스 특성을 갖는 신호가 된다.
상기 논리회로부(132)는 도 5의 (a)에 도시한 것과 같은 회로 구조를 통해 전술한 것과 같은 동작을 구현할 수 있다. 도 5의 (b)를 참조하여 도 5의 (a)에 도시된 회로 동작을 설명하면, 기준 클럭(Clk2) 내에 스위치부(131)로부터 입력되는 신호(Ps)에 펄스가 발생하면 RS 플립플롭(1321)의 R 단자에는 기준 클럭(Clk2)의 역위상 신호가 입력되고 S 단자에는 스위치부(131)의 출력(Ps) 인가되므로 RS 플립플롭(1321)의 출력은 스위치부(131)로부터 입력되는 신호(Ps)에 존재하는 펄스의 상승 에지에서 기준 클럭의 하강 에지까지 하이 상태가 되는 펄스가 출력된다. 이 RS 플립플롭(1321)의 출력이 지연되어 D 플립플롭(1322)의 D 단자에 입력되며, D 플립플롭(1322)의 D 단자의 입력이 하이 상태일 때 기준 클럭(Clk2)의 하강 에지가 발생하게 되면 D 플립플롭(1322)의 출력은 하이 상태를 출력한다. 논리회로부(132)의 입력, 즉 RS 플립플롭(1321)의 S 단자로 입력되는 펄스가 존재하는 경우에 D 플립플롭(1322)의 출력은 계속 하이 상태를 유지한다. 한편, 펄스가 RS 플립플롭(1321)의 S 단자에 입력되지 않는다면, RS 플립플롭(1321)의 출력은 로우 상태가 되고 기준 클럭(Clk2)의 하강에지에서 D 플립플롭(1322)의 D 단자가 로우 상태가 되므로 하강 에지 트리거드 D 플립플롭(1322)의 출력은 로우 상태가 된다.
이와 같이, 본 발명은 펄스의 폭에 따라 오퍼레이팅 포인트와 릴리즈 포인트가 결정되는 히스테리시스 특성을 갖는다. 즉, 도 6에서 제1 임계폭인 단위 지연시간의 n 배인 지점이 릴리즈 포인트가 되고, 제2 임계폭인 단위 지연사간의 n+m 배인 지점이 오퍼레이팅 포인트가 된다. 이와 같이, 본 발명은 단위 지연시간의 배수로 오퍼레이팅 포인트와 릴리즈 포인트를 변동되지 않도록 명확하게 설정할 수 있다.
본 발명은 아날로그 신호를 입력받아 그 크기에 대응되는 펄스폭을 생성하고 펄스폭과 단위 지연시간의 배수를 비교하므로 아날로그 증폭기를 필요로 하지 않는다. 따라서, 증폭기의 오프셋을 제거하는 회로도 필요 없다. 이와 같이 본 발명은 증폭기와 그 오프셋 제거회로 등을 제거할 수 있어 아날로그 신호를 이용하는 슈미트 트리거 회로에 비해 구현 면적을 감소시키고 소비 전력 및 제조 비용을 절약할 수 있다.
더하여, 부득이하게 증폭기를 사용하는 경우에는 아날로그 신호의 크기를 나타내는 펄스폭이 더욱 넓어지므로 민감도를 감소시킬 수 있는 효과를 얻을 수 있다.
또한, 인버터, 논리소자 또는 플립플롭과 같은 디지털 회로를 사용하므로 사용되는 전력을 더욱 감소시킬 수 있는 효과가 있다.
발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위 및 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
11: 신호/펄스 변환부 12: 펄스폭 판단부
13: 출력 결정부 21, 22: 인버터
23, 24: 지연 제어부 25: 펄스 생성부
121: 지연회로부 122, 123: 논리곱 소자
131: 스위치부 132: 논리회로부
1321: RS 플립플롭 1322: 하강 에지 트리거드 D 플립플롭

Claims (12)

  1. 아날로그 신호를 입력받아 상기 아날로그 신호의 크기에 상응하는 폭을 갖는 입력 펄스를 생성하는 신호/펄스 변환부;
    상기 신호/펄스 변환부에서 생성된 입력 펄스의 폭을 사전 설정된 제1 임계폭 및 상기 제1 임계폭보다 더 큰 제2 임계폭과 비교하여 그 결과를 나타내는 상태 정보를 출력하는 펄스폭 판단부; 및
    상기 상태 정보에 따라, 상기 입력 펄스의 폭이 상기 제2 임계폭보다 작은 상태에서 큰 상태로 변동되면 하이 신호를 출력하고, 상기 입력 펄스의 폭이 제1 임계폭보다 큰 상태에서 작은 상태로 변동되면 로우 신호를 출력하는 출력 결정부
    를 포함하는 펄스 폭에 따라 동작하는 슈미트 트리거 회로.
  2. 제1항에 있어서, 상기 신호/펄스 변환부는,
    입력되는 임의의 클럭 신호의 상태 변화를 제1 지연 시간 동안 지연한 후 반전 출력하는 제1 인버터;
    상기 클럭 신호의 상태 변화를 제2 지연 시간 동안 지연한 후 반전 출력 하는 제2 인버터;
    상기 제1 지연 시간을 조정하는 제1 지연 제어부;
    상기 제2 지연 시간을 조정하는 제2 지연 제어부; 및
    상기 제1 지연 시간과 상기 제2 지연 시간의 차에 대응되는 폭을 갖는 입력 펄스를 생성하는 펄스 생성부를 포함하며,
    상기 아날로그 신호는 제1 및 제2 아날로그 신호를 포함하는 차동 아날로그 신호이며, 상기 제1 지연 제어부는 상기 제1 아날로그 신호의 크기에 따라 상기 제1 지연 시간을 조정하며, 상기 제2 지연 제어부는 상기 제2 아날로그 신호의 크기에 따라 상기 제2 지연 시간을 조정하는 것을 특징으로 하는 펄스 폭에 따라 동작하는 슈미트 트리거 회로.
  3. 제2항에 있어서,
    상기 제1 인버터는, 전원전압에 연결된 소스를 갖는 제1 PMOS와, 상기 제1 PMOS의 드레인에 연결된 드레인과 상기 제1 PMOS의 게이트에 연결된 게이트를 갖는 제1 NMOS와, 상기 제1 PMOS의 드레인과 접지 사이에 연결된 제1 캐패시터를 포함하며,
    상기 제2 인버터는, 상기 전원전압에 연결된 소스를 갖는 제2 PMOS와, 상기 제2 PMOS의 드레인에 연결된 드레인과 상기 제2 PMOS의 게이트에 연결된 게이트를 갖는 제2 NMOS와, 상기 제2 PMOS의 드레인과 접지 사이에 연결된 제2 캐패시터를 포함하며,
    상기 제1 지연 제어부는, 상기 제1 NMOS의 소스에 연결된 드레인과 접지에 연결된 소스를 갖는 제3 NMOS을 포함하며,
    상기 제2 지연 제어부는, 상기 제2 NMOS의 소스에 연결된 드레인과 접지에 연결된 소스를 갖는 제4 NMOS를 포함하며,
    상기 펄스 생성부는, 상기 제1 PMOS의 드레인 전압및 상기 제2 PMOS의 드레인 전압을 배타적 논리합 연산하여 출력하는 배타적 논리합 소자를 포함하며,
    상기 제3 NMOS 및 상기 제4 NMOS의 게이트로 상기 제1 및 제2 아날로그 신호가 각각 인가되며,
    상기 배타적 논리합 소자는, 상기 제1 PMOS 및 상기 제2 PMOS의 게이트에 하이 상태의 상기 클럭 신호가 동시 인가됨에 따라 상기 제1 PMOS 및 상기 제2 PMOS의 드레인에서 출력되는 로우 상태의 출력 시간 차이를 폭으로 하는 상기 입력 펄스를 출력하는 것을 특징으로 하는 펄스 폭에 따라 동작하는 슈미트 트리거 회로.
  4. 제1항에 있어서, 상기 펄스폭 판단부는,
    상기 입력 펄스를 순차적으로 단위 지연시간 동안 지연시키도록 상호 직렬 연결된 복수의 지연회로부; 및
    상기 입력 펄스 및 상기 복수의 지연회로부 각각에서 출력되는 복수의 지연된 펄스를 포함하는 그룹으로부터 중 두 개의 펄스를 입력받아 두 펄스 간의 중첩된 부분을 펄스 형태로 출력하는 제1 논리곱 소자 및 제2 논리곱 소자를 포함하며,
    상기 제1 논리곱 소자 및 제2 논리곱 소자 각각에 입력되는 펄스들은 상호 상이한 펄스를 적어도 하나 포함하며, 상기 제1 논리곱 소자는 상기 입력 펄스의 폭이 상기 단위 지연시간의 m 배(m은 자연수)보다 큰 경우 펄스를 출력하고, 상기 제2 논리곱 소자는 상기 입력 펄스의 폭이 상기 단위 지연시간의 n 배(n은 자연수)보다 큰 경우 펄스를 출력하며, 상기 제1 임계폭이 상기 단위 지연 시간의 m 배가 되고, 상기 제2 임계폭이 상기 단위 지연 시간의 n 배가 되며, 상기 제1 논리곱 소자 및 제2 논리곱 소자의 출력이 상기 상태 정보가 되는 것을 특징으로 하는 펄스 폭에 따라 동작하는 슈미트 트리거 회로.
  5. 제4항에 있어서,
    상기 복수의 지연회로부는 상호 직렬 연결된 m+n 개의 지연회로부를 포함하며,
    상기 제1 논리곱 소자는 m 번째 지연회로부의 출력과 m+n 번째 지연회로부의 출력을 입력받아 상호 논리합 연산을 하여 출력하고,
    상기 제2 논리곱 소자는 상기 입력 펄스와 상기 m+n 번째 지연회로부의 출력을 입력받아 상호 논리합 연산을 하여 출력하는 것을 특징으로 하는 펄스 폭에 따라 동작하는 슈미트 트리거 회로.
  6. 제4항 또는 제5항에 있어서,
    상기 지연회로부는, 전원전압에 연결된 소스를 갖는 PMOS와, 상기 PMOS의 드레인에 연결된 드레인과 상기 PMOS의 게이트에 연결된 게이트를 갖는 NMOS와, 상기 PMOS의 드레인과 접지 사이에 연결된 캐패시터를 포함하는 인버터를 포함하는 것을 특징으로 하는 펄스 폭에 따라 동작하는 슈미트 트리거 회로.
  7. 제4항 또는 제5항에 있어서, 상기 출력 결정부는,
    상기 제1 논리곱 소자의 출력 및 상기 제2 논리곱 소자의 출력 중 하나를 제어신호에 따라 선택하여 출력하는 스위치부; 및
    상기 스위치부의 출력 및 기준 클럭을 입력받으며, 상기 기준 클럭 내에 상기 스위치부의 출력에서 펄스가 발생하면 하이 상태의 신호를 출력하고 상기 기준 클럭 내에 상기 스위치부의 출력에서 펄스가 발생하지 않는 경우 로우 상태의 신호를 출력하는 논리회로부를 포함하며,
    상기 논리회로부의 출력이 상기 제어신호가 되는 것을 특징으로 하는 펄스 폭에 따라 동작하는 슈미트 트리거 회로.
  8. 제7항에 있어서,
    상기 스위치부는, 상기 제어신호가 하이 상태인 경우 상기 제1 논리곱 소자의 출력을 출력하고 상기 제어 신호가 로우 상태인 경우 상기 제2 논리곱 소자의 출력을 출력하는 것을 특징으로 하는 펄스 폭에 따라 동작하는 슈미트 트리거 회로.
  9. 제7항에 있어서, 상기 논리회로부는,
    상기 스위치부의 출력이 입력되는 S 단자와 상기 기준 클럭의 역위상 신호가 입력되는 R 단자를 갖는 RS 플립플롭; 및
    상기 RS 플립플롭의 출력이 입력되는 D 단자와 상기 기준 클럭이 입력되는 클럭 입력 단자를 갖는 하강 에지 트리거드 D 플립플롭을 포함하며,
    상기 하강 에지 트리거드 D 플립플롭의 출력이 상기 출력 결정부의 출력이 되는 것을 특징으로 하는 펄스 폭에 따라 동작하는 슈미트 트리거 회로.
  10. 아날로그 신호를 입력받아 상기 아날로그 신호의 크기에 상응하는 폭을 갖는 입력 펄스를 생성하는 신호/펄스 변환부;
    상기 입력 펄스를 순차적으로 단위 지연시간 동안 지연시키도록 상호 직렬 연결된 m+n 개의 지연회로부와, m 번째 지연회로부의 출력과 m+n 번째 지연회로부의 출력을 입력받아 상호 논리합 연산을 하여 출력하는 제1 논리곱 소자와, 상기 입력 펄스와 상기 m+n 번째 지연회로부의 출력을 입력받아 상호 논리합 연산을 하여 출력하는 상기 제2 논리곱 소자를 포함하는 펄스폭 판단부; 및
    제어신호를 입력받아 상기 제어신호가 하이 상태인 경우 상기 제1 논리곱 소자의 출력을 출력하고 상기 제어 신호가 로우 상태인 경우 상기 제2 논리곱 소자의 출력을 출력하는 스위치부 및 상기 스위치부의 출력 및 기준 클럭을 입력받으며, 상기 기준 클럭 내에 상기 스위치부의 출력에서 펄스가 발생하면 하이 상태의 신호를 출력하고 상기 기준 클럭 내에 상기 스위치부의 출력에서 펄스가 발생하지 않는 경우 로우 상태의 신호를 출력하는 논리회로부를 포함하며, 상기 논리회로부의 출력이 상기 제어신호가 되는, 출력 결정부를 포함하는 펄스 폭에 따라 동작하는 슈미트 트리거 회로.
  11. 제10항에 있어서, 상기 신호/펄스 변환부는,
    전원전압에 연결된 소스를 갖는 제1 PMOS와, 상기 제1 PMOS의 드레인에 연결된 드레인과 상기 제1 PMOS의 게이트에 연결된 게이트를 갖는 제1 NMOS와, 상기 제1 PMOS의 드레인과 접지 사이에 연결된 제1 캐패시터를 포함하는 제1 인버터;
    상기 전원전압에 연결된 소스를 갖는 제2 PMOS와, 상기 제2 PMOS의 드레인에 연결된 드레인과 상기 제2 PMOS의 게이트에 연결된 게이트를 갖는 제2 NMOS와, 상기 제2 PMOS의 드레인과 접지 사이에 연결된 제2 캐패시터를 포함하는 제2 인버터;
    상기 제1 NMOS의 소스에 연결된 드레인과 접지에 연결된 소스를 갖는 제3 NMOS;
    상기 제2 NMOS의 소스에 연결된 드레인과 접지에 연결된 소스를 갖는 제4 NMOS; 및
    상기 제1 PMOS의 드레인 전압및 상기 제2 PMOS의 드레인 전압을 배타적 논리합 연산하여 출력하는 배타적 논리합 소자를 포함하며,
    상기 아날로그 신호는 제1 및 제2 아날로그 신호를 포함하는 차동 아날로그 신호이며, 상기 제3 NMOS 및 상기 제4 NMOS의 게이트로 상기 제1 및 제2 아날로그 신호가 각각 인가되며,
    상기 제1 PMOS 및 상기 제2 PMOS의 게이트로 하이 상태의 신호가 인가된 후 상기 제1 PMOS 및 상기 제2 PMOS의 드레인에서 출력되는 로우 상태 신호의 출력 시간 차이를 폭으로 하는 상기 입력 펄스를 상기 논리소자에 의해 출력하는 것을 특징으로 하는 펄스 폭에 따라 동작하는 슈미트 트리거 회로.
  12. 제10항에 있어서, 상기 논리회로부는,
    상기 스위치부의 출력이 입력되는 S 단자와 상기 기준 클럭의 역위상 신호가 입력되는 R 단자를 갖는 RS 플립플롭; 및
    상기 RS 플립플롭의 출력이 입력되는 D 단자와 상기 기준 클럭이 입력되는 클럭 입력 단자를 갖는 하강 에지 트리거드 D 플립플롭을 포함하며,
    상기 하강 에지 트리거드 D 플립플롭의 출력이 상기 출력 결정부의 출력이 되는 것을 특징으로 하는 펄스 폭에 따라 동작하는 슈미트 트리거 회로.
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