JP2012220488A - オフセットキャンセル機能を有するホールセンサ及びこれのオフセットキャンセル方法 - Google Patents

Abstract

【課題】本発明は、ホール電圧に含まれたオフセットを取り除くオフセットキャンセル機能を有するホールセンサ及びこれのオフセットキャンセル方法に関する。
【解決手段】事前に設定された複数の検出方向に応じて磁界を電圧として検出するホール（Ｈａｌｌ）デバイスにより、上記複数の検出方向別に検出された第１及び第２の検出電圧間のレベル差を幅として有するパルスに変換する変換部と、上記第１及び第２の検出電圧を比較し、その比較結果に応じて上記パルスの＋符号又は−符号を決定する符号決定部と、上記変換部からのパルスの幅を事前に設定された基準時間の単位でカウントするカウンター、及び上記符号決定部により決定された符号に応じて、上記カウンターによりカウントされた数のマイナス演算を行い、上記第１及び第２の検出電圧に含まれたオフセット電圧を取り除く演算部を含む。
【選択図】図１

Description

本発明は、ホール電圧に含まれたオフセットを取り除くオフセットキャンセル機能を有するホールセンサ及びこれのオフセットキャンセル方法に関する。

一般的に、ホールセンサ（Ｈａｌｌ Ｓｅｎｓｏｒ）は、ホール効果を用いて磁界の検出と計測を行う半導体素子であり、産業応用分野及び民生用アプリケーション分野を含む様々な応用分野において使用されている。

このようなホールセンサは、応答速度が早く、正確度に優れているという長所により、増幅器を用いたアナログ方式が主に用いられたが、このようなアナログ方式は、デジタル方式に比べて回路面積が大きく、電力消費が多いという短所がある。

軽薄短小化及び電力消費の低減を求めている消費者の要求に応じてデジタル方式が徐々に用いられているが、デジタル方式特有の工程条件の変動により出力される信号にオフセットが含まれるという問題点がある。

本発明は、事前に設定された検出方向別に検出されたホール（Ｈａｌｌ）電圧をパルスにそれぞれ変換した後、変換されたパルスそれぞれをカウントし、カウントされた数間でマイナス演算を行うことにより、ホール電圧に含まれたオフセットを取り除くオフセットキャンセル機能を有するホールセンサ及びこれのオフセットキャンセル方法を提供することを目的とする。

上記目的を達成するための本発明の一つの技術的な側面は、事前に設定された複数の検出方向に応じて磁界を電圧として検出するホール（Ｈａｌｌ）デバイスにより、上記検出方向別に検出された第１及び第２の検出電圧間のレベル差を幅として有するパルスに変換する変換部と、上記第１及び第２の検出電圧を比較し、その比較結果に応じて上記パルスの＋符号又は−符号を決定する符号決定部と、上記変換部からのパルスの幅を事前に設定された基準時間の単位でカウントするカウンターと、上記符号決定部により決定された符号に応じて上記カウンターによりカウントされた数のマイナス演算を行い、上記第１及び第２の検出電圧に含まれたオフセット電圧を取り除く演算部を含むことを特徴とするオフセットキャンセル機能を有するホールセンサを提供するものである。

本発明の一つの技術的な側面によると、上記変換部は、駆動電源電圧と接地との間に連結され、事前に設定された基準クロック信号に応じてそれぞれ反転動作を行う第１及び第２のインバーターと、上記第１のインバーターと接地との間に連結され、ゲートに上記第１の検出電圧が入力される第１のトランジスターと、上記第２のインバーターと接地との間に連結され、ゲートに上記第２の検出電圧が入力される第２のトランジスター、及び上記第１のトランジスターと上記第２のトランジスターの出力の排他的論理和演算を行う論理ゲートを含むことができる。

本発明の一つの技術的な側面によると、上記変換部は、上記第１のトランジスターの出力をバッファリングして上記論理ゲートに伝達する第１のバッファーと、上記第２のトランジスターの出力をバッファリングして上記論理ゲートに伝達する第２のバッファーをさらに含むことができる。

本発明の一つの技術的な側面によると、上記変換部は、上記論理ゲートの出力をバッファリングする出力バッファーをさらに含むことができる。

本発明の一つの技術的な側面によると、上記符号決定部は、上記第１のトランジスターの出力と上記第２のトランジスターの出力を比較し、上記パルスの＋符号又は−符号を決定することができる。

本発明の一つの技術的な側面によると、符号決定部は、上記第２のトランジスターの出力を反転させる第１のＮＯＴゲートと、上記第１のトランジスターの出力と上記第１のＮＯＴゲートから反転された第２のトランジスターの出力の論理積を行う第１のＡＮＤゲートと、上記第１のトランジスターの出力を反転させる第２のＮＯＴゲート、 及び上記第２のＮＯＴゲートから反転された第１のトランジスターの出力と上記第２のトランジスターの出力の論理積を行う第２のＡＮＤゲートを含むことができる。

本発明の一つの技術的な側面によると、上記演算部は、上記カウンターから上記第１の検出電圧に該当する数を保存する第１の保存部と、上記カウンターから上記第２の検出電圧に該当する数を保存する第２の保存部と、上記第１の保存部及び上記第２の保存部の数のマイナス演算を行う引き算部を含むことができる。

本発明の一つの技術的な側面によると、上記カウンターは、タイムデジタイザ（Ｔｉｍｅ Ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）方式で上記パルスの幅を上記基準時間(の)単位でカウントすることができる。

本発明の一つの技術的な側面によると、上記検出方向は、上記ホールデバイスのホールプレート（Ｈａｌｌ ｐｌａｔｅ）の垂直方向と水平方向であることができる。

本発明の一つの技術的な側面によると、上記演算部は、上記垂直方向である時のパルスをカウントした数と、上記水平方向である時のパルスをカウントした数のマイナス演算を行うことができる。

上記目的を達成するための本発明の他の技術的な側面は、事前に設定された複数の検出方向に応じて磁界を電圧として検出するホール（Ｈａｌｌ）デバイスにより、上記複数の検出方向別に検出された第１及び第２の検出電圧間のレベル差を幅として有するパルスに変換する段階と、上記第１及び第２の検出電圧を比較し、その比較結果に応じて上記パルスの＋符号又は−符号を決定する段階と、上記パルスの幅を事前に設定された基準時間の単位でカウントする段階、及び決定された符号に応じてカウントされた数のマイナス演算を行い、上記第１及び第２の検出電圧に含まれたオフセット電圧を取り除く段階を含むホールセンサのオフセットキャンセル方法を提供するものである。

本発明の他の技術的な側面によると、上記パルスに変換する段階は、事前に設定された基準クロック信号に応じて上記第１及び第２の検出電圧のレベルを反転させる段階と、反転された電圧の排他的論理和演算を行う段階を含むことができる。

本発明の他の技術的な側面によると、上記パルスに変換する段階は、反転された電圧を論理和演算の前にバッファリングする段階をさらに含むことができる。

本発明の他の技術的な側面によると、上記パルスに変換する段階は、排他的論理和演算を行った結果をバッファリングする段階をさらに含むことができる。

本発明の他の技術的な側面によると、上記符号を決定する段階は、反転された電圧をそれぞれ比較し、上記パルスの＋符号又は−符号を決定することができる。

本発明の他の技術的な側面によると、上記符号を決定する段階は、反転された電圧をそれぞれ反転させる段階と、上記第１の検出電圧が反転された電圧と上記第２の検出電圧が反転された電圧を反転させた電圧の論理積を行う段階と、上記第２の検出電圧が反転された電圧と上記第１の検出電圧が反転された電圧を反転させた電圧の論理積を行う段階を含むことができる。

本発明の他の技術的な側面によると、上記オフセット電圧を取り除く段階は、 上記第１及び第２の検出電圧に該当するカウント数を保存する段階と、保存された上記第１及び第２の検出電圧に該当するカウント数のマイナス演算を行う段階を含むことができる。

本発明の他の技術的な側面によると、上記カウントする段階は、タイムデジタイザ（Ｔｉｍｅ Ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）方式で上記パルスの幅を上記基準時間(の)単位でカウントすることができる。

本発明の他の技術的な側面によると、上記検出方向は、上記ホールデバイスのホールプレート（Ｈａｌｌ ｐｌａｔｅ）の垂直方向と水平方向であることができる。

本発明の他の技術的な側面によると、上記カウントする段階は、上記垂直方向である時のパルスをカウントした数と、上記水平方向である時のパルスをカウントした数のマイナス演算を行うことができる。

本発明によると、ホール（Ｈａｌｌ）電圧をパルスに変換した後、変換されたパルスをカウントし、カウントされた数に対してマイナス演算を行うことによりホール電圧に含まれたオフセットを取り除いて、出力信号のオフセットが取り除かれたデジタル方式のホールセンサを提供することができる効果がある。

本発明のホールセンサの概略的な構成図である。 ホールデバイスに採用されたホールプレートの等価回路図である。 ホールデバイスに採用されたホールプレートの等価回路図である。 ホールデバイスの概略的な構成図である。 図３に図示されたホールデバイスの主要部の電圧グラフである。 本発明のホールセンサに採用された変換部の概略的な構成図である。 図５に図示された変換部の動作を示す信号波形グラフである。 本発明のホールセンサに採用された符号決定部の概略的な構成図である。 本発明の変換部の主要構成の信号波形グラフである。

以下、図面を参照して本発明を詳細に説明する。

図１は、本発明のホールセンサの概略的な構成図である。

図１を参照すると、本発明のホールセンサ１００は、変換部１１０、符号決定部１２０、カウンター１３０及び演算部１４０を含むことができる。

変換部１１０は、事前に設定された複数の検出方向に磁界を検出するホールデバイスＡからの上記検出方向別の第１及び第２の検出電圧を、上記第１及び第２の検出電圧間の電圧レベル差による幅を有するパルスに変換することができる。

符号決定部１２０は、上記第１及び第２の検出電圧の電圧レベルをそれぞれ比較し、変換されたパルスの＋符号又は−符号を決定することができる。 例えば、第１の検出電圧が第２の検出電圧よりレベルが高い場合、変換されたパルスの符号を＋符号に決定し、第２の検出電圧が第１の検出電圧よりレベルが高い場合、変換されたパルスの符号を−符号に決定することができる。

カウンター部１３０は、変換部１１０から変換されたパルスの幅を事前に設定された基準時間の単位でカウントすることができる。このために、カウンター部(１３０)は、タイムデジタイザ（Ｔｉｍｅ Ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）方式でパルス幅をカウントすることができる。

演算部１４０は、上記複数の検出方向別にカウントされた数のマイナス演算を行い、上記第１及び第２の検出電圧に含まれたオフセット電圧を取り除くことができる。このために、演算部１４０は、第１及び第２の保存部１４１、１４２と、引き算部１４３を含むことができる。

図２ａ及び図２ｂは、ホールデバイスに採用されたホールプレートの等価回路図である。

図２ａを参照すると、ホールデバイスＡに採用されたホールプレートは、図示されたように、ホイーストンブリッジ型の等価回路として見ることができる。理想的には、四面の等価抵抗の抵抗値Ｒが同一であり得るが、半導体工程のミスマッチ（ｍｉｓｍａｔｃｈ）やホールプレートを形成するパッケージのストレス等により、一方の面の抵抗又は一方の面及び対向する面の抵抗の抵抗値Ｒ＋ΔＲが他の面の抵抗の抵抗値と異なることができる。これによって、ホールデバイスＡにより検出される検出電圧に、オフセット電圧が含まれることができる。

図２ｂを参照すると、ホールデバイスＡは、磁界を検出するために、ホールプレートの垂直方向及び水平方向に電流を印加し、この時発生する電圧を磁界を検出した検出電圧として認識する。上記のように、一方の面の抵抗又は一方の面及び対向する面の抵抗の抵抗値Ｒ＋ΔＲが他の面の抵抗の抵抗値と異なる場合、下記式のように検出電圧にオフセット電圧が含まれることができる。

ここでＶＨは、ホール効果により検出された検出電圧であり、Ｖｏｓは、オフセット電圧を示す。

すなわち、上記式１及び式２のように、上記磁界を検出するための垂直方向における検出電圧から水平方向における検出電圧のマイナス演算を行うと、オフセット電圧の成分は無くなり、ホール電圧の２倍の電圧だけが残され、検出電圧からオフセット電圧を取り除くことができる。

上記原理を利用するために、本発明のホールセンサは、図１に図示された構造で構成されることができる。

図３は、ホールデバイスの概略的な構成図であり、図４は、図３に図示されたホールデバイスの主要部の電圧グラフである。

図３を参照すると、ホールデバイスＡは、ホールプレートに垂直方向及び水平方向に電流を印加し、この時、磁界Ｂを電圧として検出するために複数のスィッチを具備し、各スィッチは、第１のクロックＣＬＫ１及び第１のクロックＣＬＫ１に比べてレベルが反転された第２のクロックＣＬＫ２によりオープン及び短絡動作を行う。上記第１及び第２のクロックＣＬＫ１、ＣＬＫ２によるスイッチングに応じて第１及び第２の検出電圧Ｖ_{Ｈｏｕｔｐ}、Ｖ_{Ｈｏｕｔｎ}が出力されるが、この時、上記半導体工程のミスマッチ（ｍｉｓｍａｔｃｈ）やホールプレートを形成するパッケージのストレス等によりオフセット電圧Ｖｏｓが発生することができる。上記オフセット電圧Ｖｏｓは、直流電圧として示されることができ、第１及び第２の検出電圧Ｖ_{Ｈｏｕｔｐ}、Ｖ_{Ｈｏｕｔｎ}の電圧差である純粋なホール電圧Ｖ_ｈａｌｌに印加され、ホール電圧Ｖ_ＳＨは図４のグラフのようにオフセット電圧を含むことができる。

図５は、本発明のホールセンサに採用された変換部の概略的な構成図であり、図６は、図５に図示された変換部の動作を示す信号波形グラフである。

図５及び図６を参照すると、本発明のホールセンサに採用された変換部１１０は、少なくとも二つのインバーターＩ１、Ｉ２と、少なくとも二つのＮＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスターＭＮ３、ＭＮ４で構成されることができる。

また、本発明のホールセンサに採用された変換部１１０は、第１及び第２のバッファーＢ１、Ｂ２、論理ゲートＸＯＲ及び出力バッファーＯＢＵＦをさらに含むことができる。

第１及び第２のバッファーＢ１、Ｂ２は、それぞれ第１及び第２のトランジスターＭＮ３、ＭＮ４の出力信号をバッファリングし、論理ゲートＸＯＲは、第１及び第２のバッファーＢ１、Ｂ２の出力の排他的論理和演算を行い、出力バッファーＯＢＵＦは、論理ゲートＸＯＲの出力をバッファリングすることができる。

第１及び第２のインバーターＩ１、Ｉ２は、それぞれＰＭＯＳトランジスターＭＰ１、ＭＰ２と、ＮＭＯＳトランジスターＭＮ１、ＭＮ２がスタック（ｓｔａｃｋ）されて構成されることができ、それぞれ駆動電源電圧ＶＤＤと接地との間に形成されることができる。

先ず、第１及び第２のトランジスターＭＮ３、ＭＮ４のゲートに、それぞれ第１及び第２の検出電圧Ｖ_{Ｈｏｕｔｐ}、Ｖ_{Ｈｏｕｔｎ}が入力され、事前に設定された基準クロックＣｌｋ＿ｄｅｔｅｃｔｉｏｎは、第１及び第２のインバーターＩ１、Ｉ２にそれぞれ入力される。基準クロックＣｌｋ＿ｄｅｔｅｃｔｉｏｎに信号が存在すると、第１及び第２のインバーターＩ１、Ｉ２によってレベル反転され、第１及び第２のトランジスターＭＮ３、ＭＮ４は、ゲート電圧によって制御される可変抵抗のように動作され、ＲＣ（Ｒｅｓｉｓｔｏｒ Ｃａｐａｃｉｔｏｒ）遅延が発生することになる。これによって、第１のバッファーＢ１の出力Ｖ_Ａと第２のバッファーＢ２の出力Ｖ_Ｂは、一定の時間遅延されて信号レベルが反転され、出力バッファーＯＢＵＦは、オフセットに該当する第１バッファーＢ１の出力Ｖ_Ａの遅延時間Ｔｐ１と、第２のバッファーＢ２の出力Ｖ_Ｂの遅延時間Ｔｐ２の時間差Ｔｐを有する信号Ｐｏｕｔをカウンター１３０に出力することができる。

図７は、本発明のホールセンサに採用された符号決定部の概略的な構成図であり、図８は、本発明の変換部の主要構成の信号波形グラフである。

図７を参照すると、本発明のホールセンサに採用された符号決定部１２０は、第１及び第２のＡＮＤゲートＡＮＤ１、ＡＮＤ２と、第１及び第２のＮＯＴゲートＮＯＴ１、ＮＯＴ２を含むことができる。第１及び第２のＮＯＴゲートＮＯＴ１、ＮＯＴ２は、それぞれ第２及び第１のバッファーＢ２、Ｂ１の出力のレベルを反転させ、第１のＡＮＤゲートＡＮＤ１は、第１のバッファーＢ１の出力と第１のＮＯＴゲートＮＯＴ１の出力の論理積を行い、第２のＡＮＤゲートＡＮＤ２は、第２のバッファーＢ２の出力と第２のＮＯＴゲートＮＯＴ２の出力の論理積を行い、変換部１１０から出力されるパルスの符号を決定することができる。すなわち、第１の検出電圧ＶＨ_ｏｕｔｐの電圧レベルが第２の検出電圧ＶＨ_ｏｕｔｎの電圧レベルより高いと、上記パルスを＋符号に決定して＋符号の出力端子Ｐｓ＋から符号決定パルスが出力され、第１の検出電圧ＶＨ_ｏｕｔｐの電圧レベルが第２の検出電圧ＶＨ_ｏｕｔｎの電圧レベルより低いと、上記パルスを−符号に決定して−符号の出力端子Ｐｓ−から符号決定パルスが出力されることができる。上記符号決定パルスは、演算部１４０に伝達される。

図１を参照すると、カウンター１３０は、変換部１１０からのパルスの幅を事前に設定された基準時間の単位でカウントすることができる。すなわち、カウンター１３０は、タイムデジタイザ（Ｔｉｍｅ Ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）方式で上記パルスの幅を上記基準時間(の)単位でカウントすることができるが、より詳細には、変換部１１０からのパルスの幅を上記基準時間(の)単位で繰り返して減少させながら数をカウントすることができる。例えば、変換部１１０からのパルスの幅を上記基準時間(の)単位で３回繰り返した時、そのパルスの幅が残っていなかったり、上記基準時間(の)単位より短いと、パルスの幅をカウントした数は３として見ることができ、同様に、変換部１１０からのパルスの幅を上記基準時間(の)単位で７回繰り返した時、そのパルスの幅が残っていなかったり、上記基準時間(の)単位より短いと、パルスの幅をカウントした数は７と見ることができる。

カウンター１３０によりカウントした数は、その符号と共に演算部１４０に伝達される。

演算部１４０は、第１及び第２の保存部１４１、１４２と引き算部１４３を含むことができる。第１及び第２の保存部１４１、１４２それぞれは、ホールデバイスＡの検出方向である垂直方向と水平方向別に、第１及び第２の検出信号のレベル差によるパルスに対応する数及び符号をそれぞれ保存し、引き算部１４３は、第１及び第２の保存部１４１、１４２に保存された数をマイナス演算することができる。これによって、第１及び第２の検出信号に含まれたオフセット電圧は取り除かれ、２倍のホール電圧だけを求めることができる。

例えば、上記表のようにホール電圧とオフセット電圧が演算されたと仮定する場合、オフセット電圧がプラス電圧のレベル又はマイナス電圧のレベルにかたよっていたり、'０'電圧のレベル近くに微細に発生しても、オフセットが正確に取り除かれることを見ることができる。

一方、図５を参照すると、変換部１１０には、トランジスターによる寄生成分、設計誤差等によるオフセット電圧Ｖ_{ＭＰＣＯＳ}が存在することができ、これもまた直流電圧として表現されることができる。これによって、総オフセット電圧は、ホールデバイスＡのオフセット電圧Ｖｏｓと変換部１１０のオフセット電圧Ｖ_{ＭＰＣＯＳ}の合計になることができる。図８を参照すると、オフセット電圧がない場合、識別符号（１）の時点において測定されたパルスと、識別符号（２）の時点において測定されたパルスは、入力信号が同一である場合、互いに同一であることがある。しかし、オフセットが発生する場合、識別符号（１）の時点において測定されたパルスと、識別符号（２）の時点において測定されたパルスの幅は互いに異なることができる。

さらに、識別符号Ｂ、Ｃのように、第１及び第２のクロック信号ＣＬＫ１、ＣＬＫ２のエッジ（ｅｄｇｅ）には、残留スパイク（ｒｅｓｉｄｕａｌ ｓｐｉｋｅ）電圧が存在するため、基準クロックＣｌｋ＿ｄｅｔｅｃｔｉｏｎは、第１及び第２クロック信号ＣＬＫ１、ＣＬＫ２のエッジ（ｅｄｇｅ）に重複しないようにしなければならない。

上記のように、本発明によると、ホール（Ｈａｌｌ） 電圧をパルスに変換した後、変換されたパルスをカウントし、カウントされた数に対してマイナス演算を行うことによりホール電圧に含まれたオフセットを取り除き、回路の具現が容易で、電力消費が少ないと共に、出力信号のオフセットが取り除かれたデジタル方式のホールセンサを提供することができる。

以上で説明した本発明は、上記の実施例及び添付の図面により限定されず、添付の特許請求の範囲により限定され、本発明の構成は、本発明の技術的思想を外れない範囲内で、その構成を様々に変更及び改造することができるということを本発明が属する技術分野において通常の知識を有した者は、容易に知ることができる。

１００ホールセンサ
１１０変換部
１２０符号検出部
１３０カウンター
１４０演算部

Claims (20)

1. 事前に設定された複数の検出方向に応じて磁界を電圧として検出するホール（Ｈａｌｌ）デバイスにより、前記複数の検出方向別に検出された第１の検出電圧及び第２の検出電圧を、当該第１の検出電圧及び当該第２の検出電圧間のレベル差を幅として有する、前記複数の検出方向別のパルスに変換する変換部と、
   前記第１の検出電圧及び前記第２の検出電圧を比較し、比較結果に応じて前記パルスの符号を＋又は−に決定する符号決定部と、
   前記変換部からのパルスの幅を事前に設定された基準時間の単位でカウントするカウンターと、
   前記符号決定部により決定された符号に応じて、前記複数の検出方向別に前記カウンターによりカウントされた数のマイナス演算を行い、前記第１の検出電圧及び前記第２の検出電圧に含まれたオフセット電圧を取り除く演算部と
   を含むオフセットキャンセル機能を有するホールセンサ。
2. 前記変換部は、
   駆動電源電圧と接地との間に連結され、事前に設定された基準クロック信号に応じてそれぞれ反転動作を行う第１のインバーター及び第２のインバーターと、
   前記第１のインバーターと接地との間に連結され、ゲートに前記第１の検出電圧が入力される第１のトランジスターと、
   前記第２のインバーターと接地との間に連結され、ゲートに前記第２の検出電圧が入力される第２のトランジスターと、
   前記第１のトランジスターと前記第２のトランジスターの出力の排他的論理和演算を行う論理ゲートと
   を含むオフセットキャンセル機能を有する請求項１に記載のホールセンサ。
3. 前記変換部は、
   前記第１のトランジスターの出力をバッファリングして前記論理ゲートに伝達する第１のバッファーと、
   前記第２のトランジスターの出力をバッファリングして前記論理ゲートに伝達する第２のバッファーと
   をさらに含むことを特徴にする請求項２に記載のオフセットキャンセル機能を有するホールセンサ。
4. 前記変換部は、前記論理ゲートの出力をバッファリングする出力バッファーをさらに含む請求項３に記載のオフセットキャンセル機能を有するホールセンサ。
5. 前記符号決定部は、前記第１のトランジスターの出力と前記第２のトランジスターの出力を比較し、前記パルスの符号を＋又は−に決定する請求項２から４の何れか１項に記載のオフセットキャンセル機能を有するホールセンサ。
6. 符号決定部は、
   前記第２のトランジスターの出力を反転させる第１のＮＯＴゲートと、
   前記第１のトランジスターの出力と前記第１のＮＯＴゲートからの反転された第２のトランジスターの出力の論理積を行う第１のＡＮＤゲートと、
   前記第１のトランジスターの出力を反転させる第２のＮＯＴゲートと、
   前記第２のＮＯＴゲートから反転された第１のトランジスターの出力と前記第２のトランジスターの出力の論理積を行う第２のＡＮＤゲートと
   を含む請求項５に記載のオフセットキャンセル機能を有するホールセンサ。
7. 前記演算部は、
   前記カウンターから前記第１の検出電圧に該当する数を保存する第１の保存部と、
   前記カウンターから前記第２の検出電圧に該当する数を保存する第２の保存部と、
   前記第１の保存部及び前記第２の保存部の数のマイナス演算を行う引き算部と
   を含む請求項１から６の何れか１項に記載のオフセットキャンセル機能を有するホールセンサ。
8. 前記カウンターは、タイムデジタイザ（Ｔｉｍｅ Ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）方式で前記パルスの幅を前記基準時間の単位でカウントする請求項１から７の何れか１項に記載のオフセットキャンセル機能を有するホールセンサ。
9. 前記複数の検出方向は、前記ホールデバイスのホールプレート（Ｈａｌｌ ｐｌａｔｅ）の垂直方向と水平方向である請求項１から８の何れか１項に記載のオフセットキャンセル機能を有するホールセンサ。
10. 前記演算部は、前記垂直方向である時のパルスをカウントした数と、前記水平方向である時のパルスをカウントした数とのマイナス演算を行う請求項９に記載のオフセットキャンセル機能を有するホールセンサ。
11. 事前に設定された複数の検出方向に応じて磁界を電圧として検出するホール（Ｈａｌｌ）デバイスにより、前記複数の検出方向別に検出された第１の検出電圧及び第２の検出電圧を、当該第１の検出電圧及び当該第２の検出電圧間のレベル差を幅として有する、前記複数の検出方向別のパルスに変換する段階と、
    前記第１の検出電圧及び前記第２の検出電圧を比較し、比較結果に応じて前記パルスの符号を＋又は−に決定する段階と、
    カウンターにより前記パルスの幅を事前に設定された基準時間の単位でカウントする段階と、
    決定された符号に応じて、前記複数の検出方向別に前記カウンターによりカウントされた数のマイナス演算を行い、前記第１の検出電圧及び前記第２の検出電圧に含まれたオフセット電圧を取り除く段階と
    を含むホールセンサのオフセットキャンセル方法。
12. 前記パルスに変換する段階は、
    事前に設定された基準クロック信号に応じて前記第１の検出電圧及び前記第２の検出電圧のレベルを反転させる段階と、
    反転された電圧の排他的論理和演算を行う段階と
    を含む請求項１１に記載のホールセンサのオフセットキャンセル方法。
13. 前記パルスに変換する段階は、反転された電圧を論理和演算の前にバッファリングする段階をさらに含む請求項１２に記載のホールセンサのオフセットキャンセル方法。
14. 前記パルスに変換する段階は、排他的論理和演算を行った結果をバッファリングする段階をさらに含む請求項１２または１３に記載のホールセンサのオフセットキャンセル方法。
15. 前記符号を決定する段階は、反転された電圧をそれぞれ比較し、前記パルスの符号を＋又は−に決定する請求項１２から１４の何れか１項に記載のホールセンサのオフセットキャンセル方法。
16. 前記符号を決定する段階は、
    反転された電圧をそれぞれ反転させる段階と、
    前記第１の検出電圧が反転された電圧と前記第２の検出電圧が反転された電圧を反転させた電圧の論理積を行う段階と、
    前記第２の検出電圧が反転された電圧と前記第１の検出電圧が反転された電圧を反転させた電圧の論理積を行う段階と
    を含む請求項１５に記載のホールセンサのオフセットキャンセル方法。
17. 前記オフセット電圧を取り除く段階は、
    前記第１の検出電圧及び前記第２の検出電圧に該当するカウント数を保存する段階と、
    保存された前記第１の検出電圧及び前記第２の検出電圧に該当するカウント数のマイナス演算を行う段階と
    を含む請求項１１から１６の何れか１項に記載のホールセンサのオフセットキャンセル方法。
18. 前記カウントする段階は、タイムデジタイザ（Ｔｉｍｅ Ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）方式で、前記パルスの幅を前記基準時間の単位でカウントする請求項１１から１７の何れか１項に記載のホールセンサのオフセットキャンセル方法。
19. 前記複数の検出方向は、前記ホールデバイスのホールプレート（Ｈａｌｌ ｐｌａｔｅ）の垂直方向と水平方向である請求項１１から１８の何れか１項に記載のホールセンサのオフセットキャンセル方法。
20. 前記カウントする段階は、前記垂直方向である時のパルスをカウントした数と前記水平方向である時のパルスをカウントした数とのマイナス演算を行う請求項１９に記載のホールセンサのオフセットキャンセル方法。

Images