KR20120023666A

KR20120023666A - Ａ／ｄ 변환 집적 회로

Info

Publication number: KR20120023666A
Application number: KR1020117027260A
Authority: KR
Inventors: 쇼지 가와히토
Original assignee: 고쿠리츠 다이가꾸 호우진 시즈오까 다이가꾸
Priority date: 2009-05-27
Filing date: 2010-05-27
Publication date: 2012-03-13
Also published as: EP2437396A1; US20120127004A1; WO2010137660A1; EP2437396A4; JPWO2010137660A1; JP5382885B2; US8610615B2; EP2437396B1; KR101271849B1

Abstract

디지털 신호를 전하는 도체로부터의 용량 결합에 의한 노이즈의 전반을 저감 가능한 복수의 A/D 변환기를 포함하는 A/D 변환 집적 회로를 제공한다. A/D 변환기(13)에서는 입력(15)은 A/D 변환되어야 할 아날로그 신호 SA를 받는다. 출력(17)은 이 아날로그 신호 SA를 나타내는 소정 비트수의 디지털 신호 SD의 적어도 일부분을 제공한다. 서브 A/D 변환 회로(19)는 아날로그 신호 SA를 받아 디지털 신호 SD 중의 하나 또는 복수의 비트값을 나타내는 신호 SDP를 생성함과 아울러, 신호 SDP를 출력(17)에 제공한다. 제어 회로(21)의 입력(21a)은 서브 A/D 변환 회로(19)의 출력(19a)에 접속되어 있고, 또 신호 SDP에 따른 제어 신호 S_CONT를 제공한다. 이 제어 신호 S_CONT는 전압 레벨 L1로부터 전압 레벨 L2로의 천이와 전압 레벨 L2로부터 전압 레벨 L1로의 천이를 포함하는 파형을 가진다.

Description

Ａ／Ｄ 변환 집적 회로{A/D CONVERTER INTEGRATED CIRCUIT}

본 발명은, 복수의 A/D(Analog/Digital) 변환기를 포함하는 A/D 변환 집적 회로에 관한 것이다.

특허 문헌 1에는, 용장(冗長)의 디지털/아날로그 변환 소자를 이용하여 디지털/아날로그 변환을 행하는 디지털/아날로그 변환 회로가 기재되어 있다. 특허 문헌 1의 배경 기술에 의하면, 디지털/아날로그 변환 회로는 델타?시그마형의 아날로그 디지털 변환기에 사용된다. 디지털/아날로그 변환 회로의 출력 파형에는 RTZ 파형 또는 NRTZ 파형이 이용된다.

특허 문헌 2에는, 오디오 신호(1비트의 디지털 신호)를 아날로그 신호로 변환하는 D/A 컨버터(converter)가 기재되어 있다. 특허 문헌 2의 배경 기술에 의하면, D/A 컨버터의 출력에 RTZ 파형이 이용된다.

일본국 특허공개 2008-92134호 공보 일본국 특허공개 2004-128637호 공보

복수의 캐패시터와 연산 증폭 회로를 이용하여 신호 처리를 행하는 아날로그 회로와 디지털 회로를 포함하는 회로에서는, 연산 증폭 회로의 입력이, 아날로그 회로의 다른 노드에 이 캐패시터를 통해 전기적으로 접속되는 일이 있다. 이 때에 연산 증폭 회로의 입력과 등전위의 도체, 즉 연산 증폭 회로의 입력 및 이 입력에 접속되는 캐패시터의 일단을 포함하는 도체 영역에 아날로그 회로의 다른 노드와 직류적으로 접속되지 않는 경우, 이 도체 영역은 매우 높은 임피던스(impedance)를 가진다. 그렇지만, 아날로그 회로의 다른 도체와 예를 들면 디지털 신호가 전반하는 도체선과의 용량적인 결합이 형성될 가능성이 있다. 이 커플링(coupling)을 충분히 낮게 하기 위해서, 높은 임피던스의 도체 영역을 디지털 신호선으로부터 물리적으로 떼어 놓는 것이 좋다. 그런데, A/D 변환기와 같은 디지털 도체선과 아날로그 도체선이 혼재하는 회로에서는 물리적인 거리를 잡는 분리는 바랄 수 없는 경우도 많다. 또, 다수의 A/D 변환기가 배열되는 것 같은 용도에서는 더욱 그러하다.

본 발명은, 디지털 신호를 전하는 도체로부터의 용량 결합에 의한 노이즈의 전반을 저감 가능한 복수의 A/D 변환기를 포함하는 A/D 변환 집적 회로를 제공하는 것을 목적으로 한다.

본 발명의 한 측면은, 소정의 폭으로 배열된 복수의 A/D 변환기를 포함하는 A/D 변환 집적 회로에 관한 것이다. 이 A/D 변환 집적 회로에 있어서의 각 A/D 변환기는, (a) A/D 변환되어야 할 아날로그 신호를 받는 입력과, (b) 이 아날로그 신호를 나타내는 소정 비트수의 디지털 신호의 적어도 일부분을 제공하는 출력과, (c) 상기 아날로그 신호를 받아 상기 디지털 신호 중의 하나 또는 복수의 비트값을 나타내는 서브(sub) 디지털 신호를 생성함과 아울러, 이 서브 디지털 신호를 상기 출력에 제공하는 서브 A/D 변환 회로와, (d) 상기 서브 A/D 변환 회로의 출력에 접속되고, 상기 서브 디지털 신호를 변조한 RTZ 신호를 발생하는 RTZ 파형 발생 회로와, (e) D/A(Digital/Analog) 변환 회로와, (f) 복수의 캐패시터, 스위치 소자 및 연산 증폭 회로로 이루어지고, 적어도 상기 캐패시터의 하나가 상기 연산 증폭 회로의 가상 접지 단자에 상기 스위치 소자를 통해 접속되는 스위치 캐패시터 증폭 회로와, (g) 상기 RTZ 신호를 디지털 신호에 부호화한 신호를 보유하는 기억 회로를 포함하고, 상기 기억 회로의 출력을 상기 D/A 변환 회로에 출력하는 RTZ 신호 수신 회로를 구비한다.

이 A/D 변환 집적 회로에 의하면, D/A 변환 회로는 서브 A/D 변환 회로의 직전의 값에 의해 제어된다. 이를 위한 제어 신호를 D/A 변환 회로에 제공하기 위해서, 이 A/D 변환 집적 회로에서는 RTZ 파형 발생 회로가 서브 A/D 변환 회로의 출력으로부터의 서브 디지털 신호를 변조하여 RTZ 신호를 생성함과 아울러, 이 RTZ 신호를 신호선에 제공한다. 그리고, RTZ 신호 수신 회로가, 이 RTZ 신호를 신호선으로부터 받음과 아울러, 받은 신호를 디지털 신호로 변환하여 D/A 변환 회로를 위한 제어 신호를 생성한다. 한편, 스위치 캐패시터 증폭 회로는 당해 A/D 변환되어야 할 아날로그 신호를 처리한다. RTZ 신호는 신호선을 전반하고 있고, 이 신호선은 스위치 캐패시터 증폭 회로 내의 노드와 기생 캐패시터를 통해 결합하고 있다. 이런 이유로, 이 처리시에, 스위치 캐패시터 증폭 회로 내의 노드가, 기생 캐패시터를 통해 신호선으로부터 교란을 받는 일이 있다. 이 RTZ 신호의 천이의 수는 제로(zero) 또는 짝수회이다. 스위치 캐패시터 증폭 회로 내의 노드가 RTZ 신호의 최초의 천이에 의해 노이즈(noise)를 받을 때, 이 노드는 RTZ 신호의 2회째의 천이에 의한 노이즈도 받는다. 상기 노드에의 2회째의 노이즈는, 제１회의 역방향의 천이이고 또한 거의 같은 크기이다. 결과적으로 잔류하는 노이즈는 2개의 노이즈의 상쇄에 의해 매우 작다.

본 발명과 관련되는 A/D 변환 집적 회로에서는, 상기 RTZ 파형 발생 회로는, 상기 연산 증폭 회로의 가상 접지 단자에 접속되는 상기 스위치 소자의 상태가 변화하지 않는 기간에 있어서, 제1의 전압 레벨로부터 제2의 전압 레벨로의 천이와 상기 제2의 전압 레벨로부터 상기 제1의 전압 레벨로의 천이가 동수의 천이의 수를 포함하는 파형으로 이루어지는 RTZ 신호를 발생하는 것이 바람직하다. 또, 본 발명과 관련되는 A/D 변환 집적 회로에서는, 상기 RTZ 파형 발생 회로는, 상기 연산 증폭 회로의 가상 접지 단자가 가상 접지 상태에 있는 기간에 있어서, 제1의 전압 레벨로부터 제2의 전압 레벨로의 천이와 상기 제2의 전압 레벨로부터 상기 제1의 전압 레벨로의 천이가 동수의 천이의 수를 포함하는 파형으로 이루어지는 RTZ 신호를 발생하는 것이 바람직하다. 또한, 본 발명과 관련되는 A/D 변환 집적 회로에서는, 상기 RTZ 파형 발생 회로는, 서브 A/D 변환 회로의 출력을 상기 D/A 변환 회로에 되돌리는 순회 동작 모드와, 상기 연산 증폭 회로가 연산 처리를 행하는 연산 처리 모드로 이루어지는 사이클릭(cyclic) 순회 A/D 변환 동작에 있어서, 적어도 상기 순회 동작 모드 기간의 동안, 제1의 전압 레벨로부터 제2의 전압 레벨로의 천이와 상기 제2의 전압 레벨로부터 상기 제1의 전압 레벨로의 천이가 동수의 천이의 수를 포함하는 파형으로 이루어지는 RTZ 신호를 발생하는 것이 바람직하다.

본 발명의 한 측면은, 소정의 폭으로 배열된 복수의 A/D 변환기를 포함하는 A/D 변환 집적 회로에 관한 것이다. 이 A/D 변환 집적 회로에 있어서의 각 A/D 변환기는, (a) A/D 변환되어야 할 아날로그 신호를 받는 입력과, (b) 이 아날로그 신호를 나타내는 소정 비트수의 디지털 신호의 적어도 일부분을 제공하는 출력과, (c) 상기 아날로그 신호를 받아 상기 디지털 신호 중의 하나 또는 복수의 비트값을 나타내는 신호를 생성함과 아울러, 이 신호를 상기 출력에 제공하는 서브 A/D 변환 회로와, (d) 상기 서브 A/D 변환 회로의 출력에 접속되고, 상기 신호에 따른 제1의 제어 신호를 제공하는 제어 회로와, (e) D/A 변환기, 제1의 캐패시터, 제2의 캐패시터 및 연산 증폭 회로를 가지는 신호 처리 회로를 구비한다. 상기 D/A 변환기는, 상기 제어 회로로부터의 상기 제1의 제어 신호를 랫치(latch)하는 기억 회로와, 이 기억 회로의 저장값에 따른 아날로그 출력값을 제공하는 출력을 포함하는 D/A 변환 회로를 포함하고, 상기 신호 처리 회로는, 신호 처리 및 신호 보유의 적어도 어느 한쪽을 행하고, 상기 신호 처리에서는, 상기 D/A 변환 회로의 상기 출력과 상기 연산 증폭 회로의 입력의 사이에 상기 제1의 캐패시터를 접속함과 아울러, 상기 연산 증폭 회로의 출력과 상기 연산 증폭 회로의 상기 입력의 사이에 상기 제2의 캐패시터를 접속하고, 상기 신호 보유에서는 상기 제1의 캐패시터가 상기 연산 증폭 회로의 상기 입력으로부터 떼어내어짐과 아울러, 상기 연산 증폭 회로의 출력과 상기 연산 증폭 회로의 상기 입력의 사이에 상기 제2의 캐패시터가 접속되고, 상기 제1의 제어 신호는 제1의 전압 레벨로부터 제2의 전압 레벨로의 천이의 수와 상기 제2의 전압 레벨로부터 상기 제1의 전압 레벨로의 천이의 수가 동수인 파형을 가진다.

본 발명의 한 측면은, 소정의 폭으로 배열된 복수의 A/D 변환기를 포함하는 A/D 변환 집적 회로에 관한 것이다. 이 A/D 변환 집적 회로에 있어서의 각 A/D 변환기는, (a) A/D 변환되어야 할 아날로그 신호를 받는 입력과, (b) 이 아날로그 신호를 나타내는 소정 비트수의 디지털 신호의 적어도 일부분을 제공하는 출력과, (c) 상기 아날로그 신호를 받아 상기 디지털 신호 중의 하나 또는 복수의 비트값을 나타내는 신호를 생성함과 아울러, 이 신호를 상기 출력에 제공하는 서브 A/D 변환 회로와, (d) 상기 서브 A/D 변환 회로의 출력에 접속되고, 상기 신호에 따른 제1의 제어 신호를 제공하는 제어 회로와, (e) D/A 변환기, 제1의 캐패시터, 제2의 캐패시터 및 연산 증폭 회로를 가지는 신호 처리 회로를 구비한다. 상기 D/A 변환기는, 상기 제어 회로로부터의 상기 제1의 제어 신호를 랫치(latch)하는 기억 회로와, 이 기억 회로의 저장값에 따른 아날로그 출력값을 제공하는 출력을 포함하는 D/A 변환 회로를 포함하고, 상기 신호 처리 회로는, 상기 D/A 변환 회로의 상기 출력과 상기 연산 증폭 회로의 입력의 사이에 상기 제1의 캐패시터를 접속함과 아울러, 상기 연산 증폭 회로의 출력과 상기 연산 증폭 회로의 상기 입력의 사이에 상기 제2의 캐패시터를 접속하여 신호 처리를 행하고, 상기 제1의 제어 신호는, 상기 제1 및 제2의 캐패시터가 접속되는 상기 연산 증폭 회로의 입력이 직류적으로도 교류적으로도 높은 임피던스 상태인 기간에 있어서 제1의 전압 레벨로부터 제2의 전압 레벨로의 천이와 상기 제2의 전압 레벨로부터 상기 제1의 전압 레벨로의 천이가 동수의 천이의 수를 포함하는 파형을 가진다.

이 A/D 변환 집적 회로에 의하면, 신호 처리 회로에 있어서의 신호 처리에서는, D/A 변환 회로의 출력과 연산 증폭 회로의 입력의 사이에 제1의 캐패시터가 접속됨과 아울러 연산 증폭 회로의 출력과 연산 증폭 회로의 입력의 사이에 제2의 캐패시터가 접속된다. 이런 이유로 연산 증폭 회로의 입력은 제1 및 제2의 캐패시터를 통해 신호 처리 회로의 다른 노드와 접속된다. 따라서, 연산 증폭 회로의 제1의 입력에 등전위의 도체부는 높은 임피던스를 나타내는 노드로 된다.

D/A 변환기의 동작은 제어 회로에 의해 제어된다. 이 때문에 제1의 제어 신호가 제어 회로로부터 D/A 변환기에 주어진다. 제1의 제어 신호는 제1의 전압 레벨로부터 제2의 전압 레벨로의 천이와 제2의 전압 레벨로부터 제1의 전압 레벨로의 천이를 포함하는 파형을 가진다. 이런 이유로 제1의 제어 신호에 의해 노드에 가해지는 노이즈는, 서로 역방향의 2회의 천이에 기초한다. 이런 이유로 노이즈를 받는 노드가 높은 임피던스일 때에 서로 역방향의 2회의 천이에 기초한 노이즈는 결과적으로 상쇄(cancel)된다.

D/A 변환 회로는, 제1의 제어 신호를 랫치하는 기억 회로와, 이 기억 회로의 저장값에 따른 출력값을 제공하는 출력을 포함하므로, 제1 및 제2의 캐패시터가 접속되는 연산 증폭 회로의 입력이 직류적으로 높은 임피던스 상태인 기간에 있어서, 제1의 전압 레벨로부터 제2의 전압 레벨로의 천이의 수와 제2의 전압 레벨로부터 제1의 전압 레벨로의 천이의 수가 동수인 파형의 제어 신호에 의해 D/A 변환기의 동작이 가능하게 된다.

본 발명과 관련되는 A/D 변환 집적 회로에서는, 상기 제1의 제어 신호는, 상기 D/A 변환기의 상기 기억 회로와 상기 제어 회로를 접속하는 도체를 전파하고, 상기 도체는, 상기 연산 증폭 회로의 상기 제1의 입력에 상기 신호 처리시에 접속되는 도체 영역에 기생 캐패시터를 통해 용량적으로 결합되어 있다.

이 A/D 변환 집적 회로에 의하면, 노이즈를 받는 노드가 높은 임피던스일 때, 기생 캐패시터를 통한 이 노드에의 용량적인 결합의 크기에 관계없이, 서로 역방향의 2회의 천이에 기초한 노이즈는 결과적으로 상쇄된다.

본 발명과 관련되는 A/D 변환 집적 회로에서는, 상기 제어 회로는, 상기 신호에 따른 제2의 제어 신호를 제공하고, 상기 기억 회로는, 상기 제2의 제어 신호를 랫치하고, 상기 제2의 제어 신호는 제3의 전압 레벨로부터 제4의 전압 레벨로의 천이와, 상기 제4의 전압 레벨로부터 상기 제3의 전압 레벨로의 천이를 포함하는 파형을 가지고, 상기 제1의 제어 신호의 상기 파형에 있어서의 상기 제2의 전압 레벨의 지속 시간은, 상기 제2의 제어 신호의 상기 파형에 있어서의 상기 제4의 전압 레벨의 지속 시간과 다르다.

이 A/D 변환 집적 회로에 의하면, 제1의 제어 신호에 더하여 제2의 제어 신호를 이용함으로써 2값 이상의 D/A 변환을 행할 수가 있다.

본 발명과 관련되는 A/D 변환 집적 회로에서는, 상기 제어 회로는, 상기 신호에 따른 제3의 제어 신호를 제공하고, 상기 기억 회로는, 상기 제3의 제어 신호를 랫치하고, 상기 제3의 제어 신호는 제5의 전압 레벨로부터 제6의 전압 레벨로의 천이와, 상기 제6의 전압 레벨로부터 상기 제5의 전압 레벨로의 천이를 포함하는 파형을 가지고, 상기 제3의 제어 신호의 상기 파형에 있어서의 상기 천이의 간격은, 상기 제1의 제어 신호의 상기 파형에 있어서의 상기 천이의 간격과 다르다.

이 A/D 변환 집적 회로에 의하면, 제1의 제어 신호에 더하여 제2의 제어 신호를 이용함으로써 3값 이상의 D/A 변환을 행할 수가 있다.

본 발명과 관련되는 A/D 변환 집적 회로에서는, 상기 제어 회로는, 상기 신호에 따른 제4의 제어 신호를 제공하고, 상기 기억 회로는, 상기 제3의 제어 신호를 랫치하고, 상기 제4의 제어 신호는, 일정한 전압 레벨의 파형을 가진다.

이 A/D 변환 집적 회로에 의하면, 제어 신호의 1개로 하여, 일정한 값을 가지는 것을 이용할 수가 있다.

본 발명과 관련되는 A/D 변환 집적 회로에서는, 상기 기억 회로는, 제1의 랫치 신호에 따라 동작하는 제1의 랫치 회로와, 제2의 랫치 신호에 따라 동작하는 제2의 랫치 회로를 포함하고, 상기 제1의 랫치 신호의 랫치 타이밍(latch timing)은 상기 제2의 랫치 신호의 랫치 타이밍과 다를 수가 있다.

이 A/D 변환 집적 회로에 의하면, 복수의 제어 신호를 각각 복수의 랫치 회로를 이용하여 그 값을 집어넣을 때에, 각 제어 신호의 최초의 천이로부터 각각 다른 타이밍의 랫치 신호를 이용함으로써 전압 레벨의 차이를 판별할 수 있다.

본 발명과 관련되는 A/D 변환 집적 회로는, 상기 신호 처리 회로의 출력을 통해 상기 신호 처리에 의해 생성된 연산값을 상기 신호 처리 회로의 입력에 피드백(feedback)하는 피드백 경로를 더 구비할 수가 있다. 상기 A/D 변환기는 순회 A/D 변환을 행한다.

이 A/D 변환 집적 회로에서는, 서브 A/D 변환 회로는 A/D 변환기의 출력의 근처에 배치된다. 제어 신호를 위한 도체선은 A/D 변환기의 출력측으로부터 입력측을 향해 연재(延在)한다.

본 발명과 관련되는 A/D 변환 집적 회로에서는, 상기 신호 처리 회로는, 상기 아날로그 신호를 받는 입력과, 제3의 캐패시터를 포함하고, 상기 신호 처리에 있어서, 상기 제3의 캐패시터는, 상기 신호 처리 회로의 상기 입력과 상기 연산 증폭 회로의 상기 제1의 입력의 사이에 접속된다.

이 A/D 변환 집적 회로에서는, 서브 A/D 변환 회로는 A/D 변환기의 입력의 근처에 배치된다. 제어 신호를 위한 도체선은 A/D 변환기의 입력측으로부터 출력측을 향해 연재한다.

본 발명과 관련되는 A/D 변환 집적 회로에서는, 상기 신호 처리 회로는, 상기 제어 회로로부터의 제5의 제어 신호를 랫치하는 다른 기억 회로와, 이 다른 기억 회로의 저장값에 따른 출력값을 제공하는 출력을 가지는 다른 D/A 변환 회로를 포함하고, 상기 제5의 제어 신호는 제7의 전압 레벨로부터 제8의 전압 레벨로의 천이와, 상기 제7의 전압 레벨로부터 상기 제8의 전압 레벨로의 천이를 포함하는 파형을 가진다.

이 A/D 변환 집적 회로에 의하면, 2개 이상의 D/A 변환 회로를 이용하여, 4값 이상의 D/A 변환값을 제공할 수가 있고, 이들의 D/A 변환 회로의 제어를 위한 제어 신호에 의한 디지털 노이즈를 저감할 수 있다.

본 발명과 관련되는 A/D 변환 집적 회로는, 센서 소자를 포함하는 센서 회로의 센서 어레이를 구비할 수가 있다. 상기 A/D 변환기는, 상기 센서 어레이의 칼럼에 배치되고, 상기 아날로그 신호는 상기 센서 어레이에 의해 제공된다.

이 A/D 변환 집적 회로에 의하면, 센서 어레이로부터의 아날로그 신호를 A/D 변환기를 이용하여 디지털 값으로 변환할 수 있다. 또한, 복수의 A/D 변환기는 소정의 폭으로 배열될 수가 있고, 이 소정의 폭은 센서 어레이의 한 변의 길이에 대응할 수가 있다.

본 발명의 상기의 목적 및 다른 목적, 특징, 및 이점은 첨부 도면을 참조하여 진행되는 본 발명의 매우 적합한 실시의 형태의 이하의 상세한 기술로부터 보다 용이하게 밝혀진다.

이상 설명한 것처럼, 본 발명에 의하면, 디지털 신호를 전하는 도체로부터의 용량 결합에 의한 노이즈의 전반을 저감 가능한 복수의 A/D 변환기를 포함하는 A/D 변환 집적 회로를 제공하는 것을 목적으로 한다.

도 1은 본 실시의 형태와 관련되는 A/D 변환 집적 회로를 개략적으로 나타내는 도면이다.
도 2는 A/D 변환기와는 다른 A/D 변환기의 구성을 개략적으로 나타내는 도면이다.
도 3은 본 실시의 형태와 관련되는 A/D 변환기를 개략적으로 나타내는 도면이다.
도 4는 RTZ 파형 발생 회로의 하나의 회로의 예를 나타내는 도면이다.
도 5는 RTZ 신호 수신 회로의 하나의 회로의 예를 나타내는 도면이다.
도 6은 서브 A/D 변환 회로의 출력값(0, 1, 2), 디지털 신호(D₀, D₁), 랫치 신호(B₀, B₁), 및 제어 신호 φ_D0, φ_D1, φ_D2의 대응의 일람을 나타내는 도면이다.
도 7은 상기의 A/D 변환기를 적용한 예로서 이미지 센서를 나타내는 도면이다.
도 8은 본 실시의 형태와 관련되는 A/D 변환기의 동작을 위한 타이밍을 나타내는 도면이다.
도 9는 순회형의 A/D 변환기의 구성을 개략적으로 나타내는 도면이다.
도 10은 도 9에 나타나는 순회형 A/D 변환기의 동작을 나타내는 타이밍 차트이다.
도 11은 2값의 신호 SDA를 제공하는 D/A 변환 회로를 제어하기 위한 제어 신호의 파형을 나타내는 도면이다.
도 12는 2값의 신호 SDA를 제공하는 D/A 변환 회로를 제어하기 위한 제어 신호의 파형을 나타내는 도면이다.
도 13은 순회형 A/D 변환기의 내부의 증폭 회로에 있어서 가상 접지점과 기생 캐패시터 C_C에서 커플링(coupling)이 생겼을 때에 발생하는 오차의 시뮬레이션의 결과를 나타내는 그래프이다.
도 14는 다른 A/D 변환기의 구성을 개략적으로 나타내는 도면이다.

본 발명의 지견은 예시로서 나타난 첨부 도면을 참조하여 이하의 상세한 기술을 고려하는 것에 의해 용이하게 이해할 수 있다. 이어서 첨부 도면을 참조하면서 본 발명의 A/D 변환 집적 회로와 관련되는 실시의 형태를 설명한다. 가능한 경우에는 동일한 부분에는 동일한 부호를 붙인다.

도 1은 본 실시의 형태와 관련되는 A/D 변환 집적 회로를 개략적으로 나타내는 도면이다. A/D 변환 집적 회로(11)는 복수의 A/D 변환기(13a~13n)를 포함한다. A/D 변환기(13a~13n)의 배열은 소정의 폭에 맞추어 배치되어 있어도 좋다. 대표적인 A/D 변환기(13a)에 대해서, A/D 변환기(부호 「13」으로서 참조함)의 구성이 나타나 있다. A/D 변환기(13)는 입력(15)과, 출력(17)과, 서브 A/D 변환 회로(19)와, 제어 회로(21)와, 신호 처리 회로(23)를 구비한다. 입력(15)은 A/D 변환되어야 할 아날로그 신호 SA를 받는다. 출력(17)은 이 아날로그 신호 SA를 나타내는 소정 비트수의 디지털 신호 SD의 적어도 일부분(예를 들면, 서브 디지털 신호)을 제공한다. 서브 A/D 변환 회로(19)는 아날로그 신호 SA를 받아 디지털 신호 SD 중의 하나 또는 복수의 비트값을 나타내는 신호 SDP를 생성함과 아울러, 신호 SDP를 출력(17)에 제공한다. 제어 회로(21)의 입력(21a)은 서브 A/D 변환 회로(19)의 출력(19a)에 접속되어 있고, 또 신호 SDP에 따른 제1의 제어 신호 S_CONT를 제공한다. 제1의 제어 신호 S_CONT는 제1의 전압 레벨 L1로부터 제2의 전압 레벨 L2로의 천이와 제2의 전압 레벨 L2로부터 제1의 전압 레벨 L1로의 천이를 포함하는 파형을 가진다. 이 파형은, 예를 들면 신호 SDP와 펄스 신호 SP를 받는 논리곱 게이트에 의해 생성된다. 이 예에서는, 제어 신호 S_CONT의 펄스 폭은 신호 SP에 의해 규정된다. 이 예에 한정되지 않고, 제어 신호 S_CONT는 멀티플렉서에 의해도 생성 가능하고, 멀티플렉서는, 몇 개의 펄스 폭을 가지는 신호 SP를 받아, 이에 의해 신호 SDP의 값을 가지는 제어 신호 S_CONT의 펄스 폭을 규정할 수 있다.

신호 처리 회로(23)에서는 D/A 변환 회로(25) 및 기억 회로(33)는 D/A 변환기(26)를 구성한다. D/A 변환기(26)는 제어 회로(21)의 출력(21b)에 접속되어 있다. 신호 처리 회로(23)는 제1의 캐패시터(27), 제2의 캐패시터(29) 및 연산 증폭 회로(31)를 가진다. D/A 변환기(26)는, 기억 회로(33) 및 D/A 변환 회로(25)를 포함한다. 기억 회로(33)는 제어 회로(21)로부터의 제1의 제어 신호 S_CONT를 신호 φLAT0에 응답하여 랫치한다. D/A 변환 회로(25)는 이 기억 회로(33)의 저장값에 따른 아날로그 출력값 SDA를 제공한다. 신호 처리 회로(23)는, 스위치 캐패시터(switched-capacitor) 증폭 회로(20)의 입력과 연산 증폭 회로(31)의 제1의 입력(예를 들면, 반전 입력)(31a)의 사이에 제1의 캐패시터(27)를 접속함과 아울러, 연산 증폭 회로(31)의 출력(예를 들면, 비반전 출력)(31b)과 제1의 입력(예를 들면, 반전 입력)(31a)의 사이에 제2의 캐패시터(29)를 접속하여 신호 처리를 행한다. 제1 및 제2의 캐패시터(27, 29) 및 연산 증폭 회로(31)의 접속은 SC 증폭기를 구성한다. 이 접속에 있어서, 입력(31a)은 가상 접지이고, 가상 접지 단자라고 부를 수가 있다. 이 SC 증폭기에서는 연산 증폭 회로(31)의 제2의 입력(예를 들면, 비반전 입력)(31c)은 접지선에 접속되어 있다. 이 신호 처리의 결과로서, 연산 증폭 회로(31)의 출력(예를 들면, 비반전 출력)(31b)에는 연산값이 생성된다. 이 연산값은 당해 신호 처리 회로(23)의 출력에 제공된다. 또, 신호 처리 회로(23)는, 연산 증폭 회로(31)의 출력(31b)과 제1의 입력(예를 들면, 반전 입력)(31a)의 사이에 제2의 캐패시터(29)를 접속함과 아울러, 제1의 캐패시터(27)를 연산 증폭 회로(31)로부터 떼어내어, 제2의 캐패시터(29)에 전압을 보유하는 신호 보유의 처리를 행한다. 이와 같이, A/D 변환기(13)에서는 연산 증폭 회로(31)의 입력(예를 들면, 입력(31a))에 캐패시터(27, 29)의 적어도 어느 한쪽이 접속되는 동작 모드에서는, 연산 증폭 회로(31)의 입력(31a)에 접속되는 노드(도체 영역)의 임피던스는 충분히 낮지 않다. 이런 이유로 노이즈에 대해서 민감하다. 신호 처리 회로(23)는 아날로그 신호의 처리를 행하므로, 상기의 노드에의 노이즈는 A/D 변환의 정밀도의 향상의 방해가 된다.

이미 설명한 것처럼, A/D 변환기(13a~13n)가 배열될 때, 어느 A/D 변환기의 양측에는 다른 A/D 변환기가 위치하고 있고, A/D 변환기는 조밀하게 배열되어 있다. 이런 이유로 A/D 변환기(13a~13n)의 각각은 작은 크기(폭)로 레이아웃(layout)된다. A/D 변환기의 구성 소자의 배치 및 배선이 고밀도로 설치되어 있다. 또, SC 증폭기에 있어서는, 연산 증폭 회로(31)의 제1의 입력(31a), 제1의 캐패시터(27)의 일단, 및 제2의 캐패시터(29)의 일단이 서로 접속되어, 도전 영역 EPR을 구성하고 있다. 혹은, 다른 예에서는, SC 증폭기에 있어서는, 연산 증폭 회로(31)의 출력(31b)과 제1의 입력(31a)의 사이에 제2의 캐패시터(29)가 접속됨과 아울러, 제1의 캐패시터(27)가 연산 증폭 회로(31)로부터 떼어내어져, 도전 영역 EPR을 구성하는 것도 있다. 신호 처리 중에 있어서 도전 영역 EPR은 등전위이다. 제1의 제어 신호 S_CONT는, D/A 변환기(26)의 기억 회로(33)와 제어 회로(21)를 접속하는 도체(35) 상을 전파한다. 상기의 제한된 레이아웃에서는, 도체(35)는 도체 영역 EPR의 근처를 통과한다.

이 A/D 변환 집적 회로(11)에 의하면, 신호 처리 회로(23)에 있어서의 신호 처리에서는, SC 증폭기를 구성하는 접속이 이용된다. 이런 이유로 연산 증폭 회로(31)의 제1의 입력(31a)은 기생 캐패시터를 통해 신호 처리 회로(23)에 접속되는 다른 도전체(예를 들면, 도체(35))와 결합된다. 따라서, 연산 증폭 회로(31)의 제1의 입력(31a)과 등전위의 도체 영역 EPR은 높은 임피던스를 나타낸다.

D/A 변환 회로(25)의 동작은 제어 회로(21)에 의해 제어된다. 이 때문에 제1의 제어 신호 S_CONT가 제어 회로(21)로부터 D/A 변환 회로(25)에 주어진다. 제1의 제어 신호 SCONT의 파형은 제1 및 제2의 전압 레벨로 L1, L2의 사이의 2회의 천이를 포함하므로, 제1의 제어 신호 S_CONT가 다른 도전체(예를 들면, 도체 EPR)에 주는 노이즈는 서로 역방향의 2회의 천이에 기초한다. 이런 이유로 노이즈를 받는 다른 도전체(예를 들면, 도체 EPR)가 높은 임피던스일 때에 서로 역방향의 2회의 천이(혹은 서로 역방향이고 제로(zero)회 이상의 동수의 천이)에 기초한 노이즈는 결과적으로 상쇄된다. 제1 및 제2의 캐패시터(27, 29)가 접속되는 연산 증폭 회로(31)의 입력이 예를 들면 직류적 및 교류적으로 높은 임피던스 상태인 기간에 있어서 제1의 전압 레벨 L1로부터 제2의 전압 레벨 L2로의 천이와 제2의 전압 레벨 L2로부터 제1의 전압 레벨 L1로의 천이가 동수의 천이의 수를 포함하는 파형을 제1의 제어 신호 S_CONT가 가진다.

D/A 변환기(26)는 제1의 제어 신호 S_CONT를 랫치하는 기억 회로(33)를 포함함과 아울러, D/A 변환 회로(25)의 출력(25a)은 기억 회로(33)의 저장값에 따른 출력값을 제공하므로, D/A 변환 회로(25)는 2회의 천이를 가지는 파형의 제어 신호 S_CONT에 의해 동작 가능하다.

A/D 변환 집적 회로(11)에서는 제1의 제어 신호 S_CONT는 도체(35)를 전파하고, 도체(35)는, 연산 증폭 회로(31)의 제1의 입력(31a)에 신호 처리시에 접속되는 도체 영역 EPR에 기생 캐패시터 C_C를 통해 용량적으로 결합되어 있다. 그렇지만, 이 A/D 변환 집적 회로(11)에 의하면, 기생 캐패시터 C_C를 통한 용량적인 결합의 크기에 관계없이(실제의 회로에서는, 기생 캐패시터 C_C의 구체적인 크기를 추측하는 것은 어려움) 노이즈를 받는 노드가 높은 임피던스(impedance)일 때에 서로 역방향의 2회의 천이에 기초한 노이즈는 결과적으로 상쇄된다.

도 2는 A/D 변환기(13)와는 다른 A/D 변환기의 구성을 개략적으로 나타내는 도면이다. A/D 변환기(41)에서는 D/A 변환 회로(43)를 제어하는 신호 V_CONV는 도체(44)를 통해 서브 A/D 변환 회로(45)로부터 제공된다. 이 신호 V_CONV는 제1의 전압 레벨 L1로부터 제2의 전압 레벨 L2로의 단일의 천이, 혹은 제2의 전압 레벨 L2로부터 제1의 전압 레벨 L1로의 단일의 천이를 가진다. SC 증폭기 내에 있어서 노이즈를 받는 도전체 EPR이 높은 임피던스일 때에 단일의 천이에 기초한 노이즈는 상쇄되지 않는다.

도 3은 본 실시의 형태와 관련되는 A/D 변환기를 개략적으로 나타내는 도면이다. A/D 변환기(14)는 도 1에 나타난 A/D 변환기(13a~13n)의 배열에 있어서의 개개의 A/D 변환기(13a~13n)로 치환할 수가 있다. A/D 변환기(14)는, 입력(15)과, 출력(17)과, 서브 A/D 변환 회로(19)와, RTZ 파형 발생 회로(22)와, D/A 변환 회로(25)와, 스위치 캐패시터 증폭 회로(20)와, RTZ 신호 수신 회로(18)를 포함한다.

RTZ 파형 발생 회로(22)는 서브 A/D 변환 회로(19)의 출력(19a)에 접속된 입력(22a)을 가지고, 또 서브 A/D 변환 회로(19)의 출력으로부터의 신호 SDP를 변조함으로써 리턴 투 제로(Return To Zero)(RTZ) 신호 RTZ를 발생한다. RTZ 신호 수신 회로(18)는, RTZ 파형 발생 회로(22)의 출력(22a)으로부터의 리턴 투 제로 신호 RTZ를 받는 입력(18a)을 가지고 있고, 리턴 투 제로 신호 RTZ를 부호화한 디지털 신호를 생성한다. 이 디지털 신호는 RTZ 신호 수신 회로(18) 내의 기억 회로에 저장된다. 이 기억 회로의 기억값은, RTZ 신호 수신 회로(18)의 출력(18b)을 통해 D/A 변환 회로(25)에 제공된다. 스위치 캐패시터 증폭 회로(20)는, 복수의 캐패시터(27, 29), 스위치 소자(32a, 32b, 32c, 32d, 32e) 및 연산 증폭 회로(31)를 포함한다. 스위치 캐패시터 증폭 회로(20)에서는 캐패시터(27, 29) 중의 적어도 캐패시터의 하나(본 실시예에서는, 캐패시터(27))가 연산 증폭 회로(31)의 가상 접지 단자(예를 들면, (31a))에 스위치 소자(예를 들면, 32c)를 통해 접속된다. 타이밍 발생 회로(34)는 타이밍 신호 φ₁, φ₂, φ_CDS1, φ_CDS2를 생성하고, 스위치 소자(32a~32e)는 이들 타이밍 신호 φ₁, φ₂, φ_C _D _S1, φ_CDS2, φ_DAC에 의해 제어된다. 신호 처리 회로(24)에서는 RTZ 신호 수신 회로(18)는, RTZ 파형 발생 회로(22)의 출력(22a)으로부터의 리턴 투 제로 신호 RTZ로부터 디지털 값을 부호화한다. 이 부호화된 신호는 D/A 변환 회로(25)를 제어하기 위해서 값을 가지고 있고, 또 RTZ 신호 수신 회로(18) 내의 기억 회로에 보유된다. 혹은, RTZ 신호 수신 회로(18) 내의 기억 회로는, RTZ 파형 발생 회로(22)의 출력(22a)으로부터의 리턴 투 제로 신호 RTZ를 저장해도 좋고, RTZ 신호 수신 회로(18)는, 기억 회로 내의 신호로부터 디지털 값을 생성한다. 이 기억 회로의 저장값에 따라, D/A 변환 회로(25)는 아날로그 출력값 SDA를 제공한다. D/A 변환 회로(25)는, 이 기억 회로의 저장값에 따른 아날로그 출력값 SDA를 제공한다. 제1 및 제2의 캐패시터(27, 29) 및 연산 증폭 회로(31)의 접속은 SC 증폭기를 구성한다. 이 SC 증폭기에서는, 연산 증폭 회로(31)의 제2의 입력(예를 들면, 비반전 입력)(31c)은 접지선에 접속되어 있다.

신호 처리 회로(24)는, 스위치 캐패시터 증폭 회로(20)의 입력과 연산 증폭 회로(31)의 제1의 입력(예를 들면, 반전 입력)(31a)의 사이에 제1의 캐패시터(27)를 접속함과 아울러, 연산 증폭 회로(31)의 출력(예를 들면, 비반전 출력)(31b)과 제1의 입력(예를 들면, 반전 입력)(31a)의 사이에 제2의 캐패시터(29)를 접속하여 신호 처리를 행한다. 이 신호 처리의 결과로서, 연산 증폭 회로(31)의 출력(31b)에는 연산값이 생성된다. 이 연산값은 당해 신호 처리 회로(24)의 출력에 제공된다. 예를 들면, 이 신호 처리 중에 제1의 입력(예를 들면, 반전 입력)(31a)은, 캐패시터(27, 29)의 일단과 접속되어 있고, 이들의 접속 노드의 전위에 등전위의 도체 영역은, 충분히 낮은 임피던스가 아닐 때가 있다. 연산 증폭 회로(31)의 입력(31a)에 접속되는 등전위의 도전 영역은, RTZ 파형 발생 회로(22)의 출력(22b)으로부터 RTZ 신호 수신 회로(18)의 입력(18a)으로의 배선 도체(36)에 기생 캐패시터 C_C를 통해 결합된다. 배선 도체(36) 상의 전위 변화는 기생 캐패시터 C_C를 통해 등전위의 도전체에 전해진다. 그렇지만, 배선 도체(36)에는 리턴 투 제로 신호 RTZ가 전반하고, 리턴 투 제로 신호 RTZ는 서로 역방향의 2회의 천이를 가진다.

이 A/D 변환 회로(14)에 의하면, 기생 캐패시터 C_C를 통한 용량적인 결합의 크기에 관계없이(실제의 회로에서는, 기생 캐패시터 C_C의 구체적인 크기를 추측하는 것은 어려움) 노이즈를 받는 노드가 높은 임피던스를 나타낼 때조차도 서로 역방향의 2회의 천이에 기초한 노이즈는 결과적으로 상쇄된다.

도 4는 RTZ 파형 발생 회로(22)의 하나의 회로의 예를 나타내는 도면이다. RTZ 파형 발생 회로(22)는, 서브 A/D 변환 회로(19)의 출력으로부터의 신호 SDP(D₀, D₁)를 받는다. 이하의 설명으로부터 이해되듯이, RTZ 파형 발생 회로(22)는 신호 SDP를 변조함으로써 리턴 투 제로 신호 RTZ를 생성할 수 있다. RTZ 파형 발생 회로(22)에서는 신호 D₀, D₁을 복수의 논리 게이트, 예를 들면 AND(논리적) 게이트(61, 62)가 받는다. 본 실시예에서는, AND 게이트(61)의 입력(61a, 61b)이 신호 D₀, D₁을 받고, AND 게이트(62)의 입력(62a, 62b)이 신호 D₀, ＿D₁을 받는다. 여기서, 신호 ＿D₁은 신호 D₁의 반전 신호를 나타낸다. 반전 신호의 생성을 위해서, 예를 들면 AND 게이트(62)의 입력(62b)에는 인버터(63)가 접속될 수가 있다. AND 게이트(64)의 입력(64a)은 AND 게이트(61)의 출력(61c)으로부터의 논리곱 신호 AND1을 받고, AND 게이트(64)의 입력(64b)은 신호 W2를 받는다. AND 게이트(65)의 입력(65a)은 AND 게이트(62)의 출력(62c)으로부터의 논리곱 신호 AND2를 받고, AND 게이트(65)의 입력(65b)은 신호 W1을 받는다. 배타적 논리합(EXOR) 게이트(66)의 입력(66a, 66b)은 각각 AND 게이트(64, 65)의 출력(64c, 65c)으로부터의 논리곱 신호 AND3, AND4를 받는다. 배타적 논리합 게이트(66)은 리턴 투 제로 신호 RTZ를 생성한다. 여기서, 신호 W1, W2는 이미지 데이터를 생성하기 위한 신호이고, 1.5b 서브 A/D 변환 회로로부터 제공된다.

도 5는 RTZ 신호 수신 회로(18) 및 D/A 변환 회로(25)의 하나의 회로의 예를 나타내는 도면이다. RTZ 신호 수신 회로(18)는, RTZ 파형 발생 회로(22)의 출력(22b)으로부터의 리턴 투 제로 신호 RTZ를 기억함과 아울러, 리턴 투 제로 신호 RTZ로부터 디지털 값을 부호화한다. RTZ 신호 수신 회로(18)는, 기억 회로(71) 및 부호화기(81)를 포함한다. 도 5의 (a)에는 기억 회로(71)가 나타나 있다. 기억 회로(71)는 하나 또는 복수의 비트를 저장 가능한 저장 회로를 포함할 수가 있고, 본 실시예에서는 랫치 회로(72, 73)를 포함한다. 리턴 투 제로 신호 RTZ는, 랫치 회로(72, 73)의 입력(72a, 73a)에 접속된 배선 도체(36)를 통해 랫치 회로(72, 73)에 제공된다. 랫치 신호 LAT1, LAT2는 각각 랫치 회로(72, 73)의 랫치 입력(72b, 73b)에 입력되고, 또 랫치 회로(72, 73)의 랫치 타이밍을 규정한다. 랫치 회로(72, 73)는 각각 랫치 신호 LAT1, LAT2에 의해 규정되는 값 B₀, B₁을 저장하고, 또 이들의 저장값을 출력(72c, 73c)에 제공한다.

도 5의 (b)에는 부호화기(81)가 나타나 있다. 부호화기(81)는 복수의 AND 게이트라고 하는 논리 게이트를 포함한다. 예를 들면, 2비트의 신호 B₀, B₁을 부호화하기 위해서는, 4개의 AND 게이트가 필요하지만, 본 A/D 변환 회로(14)에서는 각 순회마다 1.5비트의 A/D 변환을 행하므로, 3개의 AND 게이트(82, 83, 84)를 이용하는 부호화에 의해, 제어 신호 φ_D0, φ_D1, φ_D2를 생성한다. 신호 φ_DAC는 D/A 변환 회로(25)에 제어 신호를 제공하는 타이밍을 규정한다. AND 게이트(82, 83, 84)의 입력(82c, 83c, 84c)이 신호 φ_DAC를 받는다. AND 게이트(82)의 입력(82a, 82b)은 각각 신호 B₀, B₁을 받는다. AND 게이트(83)의 입력(83a, 83b)은 각각 신호 B₀, ＿B₁을 받는다. AND 게이트(83)의 입력(84a, 84b)은 각각 신호 ＿B₀, ＿B₁을 받는다. 신호 B₀, B₁의 반전 신호 ＿B₀, ＿B₁을 생성하기 위해서 인버터(85)가 필요한 논리곱 게이트의 입력에 이용된다. 이 부호화기(81)에서는 AND 게이트(82, 83, 84)의 출력(82d, 83d, 84d)이 각각 제어 신호 φ_D0, φ_D1, φ_D2를 제공한다. 이들 제어 신호 φ_D0, φ_D1, φ_D2는 D/A 변환 회로(25) 내의 3개의 스위치 소자(86a, 86b, 86c)를 제어한다. 서브 A/D 변환 회로(19)의 출력값(0, 1, 2), 디지털 신호(D₀, D₁), 랫치 신호(B₀, B₁), 및 제어 신호 φ_D0, φ_D1, φ_D2의 대응의 일람은 도 6에 나타난다.

도 7은 상기의 A/D 변환기를 적용한 예로서 이미지 센서를 나타내는 도면이다. 도 7을 참조하면, CMOS 이미지 센서(1)에서는 센서 어레이(2)는 센서 소자를 포함하는 센서 회로(2a)의 어레이를 포함한다. 센서 어레이(2)의 행(row)에는 수직 쉬프트 레지스터(shift register)(3)가 접속되어 있고, 센서 어레이(2)의 열(column)에는 A/D 변환기 어레이(4)가 접속되어 있다. A/D 변환기 어레이(4)는 이미지 센서의 칼럼에 어레이 형상으로 배열된 복수의 A/D 변환기(13)를 포함한다. A/D 변환기 어레이(4)는 센서 어레이(2)의 열의 폭에 맞추어 배치된다. 이런 이유로 예를 들면 칼럼선마다 A/D 변환기(13)를 설치하는 회로 구성에서는, A/D 변환기(13)의 수는 칼럼선의 수와 동일하다. 개개의 A/D 변환기(13)는 센서 어레이(2) 내의 셀 크기에 맞추어 레이아웃 된다. CMOS 이미지 센서(1)에서는 센서 어레이(2)는 CMOS 이미지 센서의 센서 회로(2a)가 행방향 및 열방향으로 배열되어 있다. 도 7에는 CMOS 이미지 센서의 화소 PIXEL이 나타나 있고, 화소 PIXEL은 센서 회로(2a)의 일례이다. 본 실시의 형태와 관련되는 A/D 변환기(13)의 적용은 본 명세서에 기재된 특정의 구성에 한정되는 일은 없다.

이상 설명한 센서 회로는, 이미지 센서에 한정되는 일 없이, 화소 PIXEL 외에 반도체 회로에 함께 집적 가능한 각종의 센서에 적용할 수가 있다. 적용 가능한 센서로서 예를 들면 거리 센서, 자기 센서, 가속도 센서, 압력 센서 등이 있다.

이어서, 도 7을 참조하면서 CMOS 이미지 센서(1)의 구성을 설명한다. 화소 PIXEL은 리셋(reset) 상태에 있어서의 제1의 신호 S1과 광유기 신호 출력에 있어서의 제2의 신호 S2를 생성한다. A/D 변환기(11)의 입력(13)이 화소 PIXEL에 접속되어 있다. A/D 변환기 어레이(4)에는 데이터 레지스터(5)가 접속되어 있고, 화소 PIXEL로부터의 신호에 대응하는 A/D 변환값이 데이터 레지스터(5)에 저장된다. 데이터 레지스터(5)는, 수평 쉬프트 레지스터(shift register)(6)로부터의 신호에 응답하여 디지털 신호를 용장 표현-비용장 표현 변환 회로(7)에 제공한다. 용장 표현-비용장 표현 변환 회로(7)는 화소 PIXEL로부터의 신호에 대응한 N비트의 디지털 코드를 생성한다.

화소 PIXEL은 포토다이오드(photo-diode) D_F가 이미지에 관련하는 한 화소분의 광(Optical Signal)을 받는다. 선택 트랜지스터 M_S의 게이트는 행방향으로 뻗은 행(row) 선택선 S에 접속되어 있다. 리셋 트랜지스터 M_R의 게이트는 리셋선 R에 접속되어 있다. 전송 트랜지스터 M_T의 게이트는 행방향으로 뻗은 전송 선택선에 접속되어 있다. 포토다이오드 D_F의 일단은 전송 트랜지스터 M_T를 통해 부유 확산층 F_D에 접속되어 있다. 부유 확산층 F_D는 리셋 트랜지스터 M_R을 통해 리셋 전위선 Reset에 접속됨과 아울러, 트랜지스터 M_A의 게이트에 접속되어 있다. 트랜지스터 M_A의 1전류 단자(예를 들면, 소스)는 선택 트랜지스터 M_S를 통해 칼럼선(8)에 접속되어 있다. 트랜지스터 M_A는 부유 확산층 F_D의 전하량에 따라 전위를 선택 트랜지스터 M_S를 통해 칼럼선에 제공한다.

이 구조의 화소에 있어서 노이즈 상쇄 동작은 이하와 같이 이루어진다. 우선, 리셋 제어 신호 R을 리셋 트랜지스터 M_R에 제공하고, 부유 확산층 F_D를 리셋한다. 증폭 트랜지스터 M_A를 통해 이 리셋 레벨을 읽어낸다. 화소 PIXEL은 부유 확산층 F_D가 리셋 상태에 있을 때에 제1의 신호 S1을 생성한다. 그 다음에, 전하 전송 제어 신호 TX를 전송 트랜지스터 M_T에 공급하고, 포토다이오드 D_F로부터 광유기 신호 전하를 부유 확산층 F_D에 전송한다. 이 후, 트랜지스터 M_A를 통해 이 신호 레벨을 읽어낸다. 화소 PIXEL의 부유 확산층 F_D가 광유기 전하의 축적 상태에 있을 때에 제2의 신호 S2를 생성한다. 제2의 신호 S2에는 광유기 전하를 나타내는 신호에 제1의 신호 S1이 중첩되어 있다. 이 리셋 레벨과 신호 레벨의 차이는 도 1에 나타나는 것 같은 A/D 변환기를 이용하여 구할 수 있다. 이에 의해 화소 PIXEL의 트랜지스터의 특성 격차에 의한 고정 패턴 노이즈와 부유 확산층을 리셋했을 때에 발생하는 리셋 노이즈라고 하는 노이즈가 상쇄된다.

도 8은 본 실시의 형태와 관련되는 A/D 변환기의 동작을 위한 타이밍을 나타내는 도면이다. 도 3 및 도 8을 참조하면서 A/D 변환기의 동작을 설명한다. 도 8은 아날로그 CDS 동작과 최초의 3사이클 CYC1, CYC2, CYC3의 A/D 변환 동작을 나타내는 도면이다. 타이밍 신호 φ_CDS1 및 φ_CDS2가 모두 「하이」인 기간에 센서 회로(2a)로부터의 신호 S1을 받아 신호 S1을 캐패시터(27)에 저장한다. 그 다음에, 타이밍 신호 φ_CDS1이 「하이」이고 신호 φ_CDS2가 「로우」인 기간에 센서 회로(2a)로부터의 신호 S2를 받아, 아날로그 CDS 동작을 신호 처리 회로(23)의 SC 증폭기에 있어서 행하여 차분 신호(S1-S2)를 연산 증폭 회로(31)의 출력(31b)에 생성한다. 서브 A/D 변환 회로(19)는 이 신호의 A/D 변환 신호 SDP를 생성한다.

최초의 사이클의 서브 A/D 변환값은 D₀=1, D₁=1이다. RTZ 파형 발생 회로(22)는 서브 A/D 변환 회로(19)의 출력으로부터의 신호 SDP(D₀, D₁)를 받아 신호 SDP로부터 리턴 투 제로 신호 RTZ1을 생성한다. 이 신호 RTZ1은 도체 배선(36)을 전반하여 RTZ 신호 수신 회로(18)에 도달한다. RTZ 신호 수신 회로(18)에서는 랫치 신호 LAT1, LAT2에 응답하여 기억 회로(71)가 디지털 값(B₀, B₁)을 저장한다.

2번째의 사이클의 서브 A/D 변환값은 D₀=1, D₁=0이다. RTZ 파형 발생 회로(22)는 서브 A/D 변환 회로(19)의 출력으로부터의 신호 SDP(D₀, D₁)를 받아 신호 SDP로부터 리턴 투 제로 신호 RTZ2를 생성한다. 이 신호 RTZ2는 도체 배선(36)을 전반하여 RTZ 신호 수신 회로(18)에 도달한다. RTZ 신호 수신 회로(18)에서는 랫치 신호 LAT1, LAT2에 응답하여 기억 회로(71)가 디지털 값(B₀, B₁)을 저장한다.

3번째의 사이클의 서브 A/D 변환값은 D₀=0, D₁=0이다. RTZ 파형 발생 회로(22)는 서브 A/D 변환 회로(19)의 출력으로부터의 신호 SDP(D₀, D₁)를 받아 신호 SDP로부터 리턴 투 제로 신호 RTZ3을 생성한다. 이 신호 RTZ3은 도체 배선(36)을 전반하여 RTZ 신호 수신 회로(18)에 도달한다. RTZ 신호 수신 회로(18)에서는 랫치 신호 LAT1, LAT2에 응답하여 기억 회로(71)가 디지털 값(B₀, B₁)을 저장한다.

순회 A/D 변환 동작은 순회 동작 모드 및 연산 처리 모드를 포함한다. 순회 A/D 변환 동작의 사이클 CYC1, CYC2, CYC3의 각각에서, 도 8에 있어서의 신호 φ1이 하이(high)이고 신호 φ2가 로우(low)인 기간에서는, 캐패시터(27)는 입력(15)으로부터의 아날로그 신호 또는 스위치(32a)를 통한 피드백 값을 받는다(순회 동작 모드). 캐패시터(29)의 일단 및 타단은 각각 연산 증폭 회로(31)의 입력(31a) 및 출력(31b)에 접속되고, 캐패시터(27)는 스위치(32c)에 의해 연산 증폭 회로(31)의 입력(31a)로부터 떼어내어지고 있다. 여기서, 연산 증폭 회로(31)의 입력(31a)이 접속되는 도체의 임피던스는 높아지고 있다. 캐패시터(29) 및 입력(31a)이 접속되는 노드는 전위를 보유하고 있다.

도 8에 있어서의 신호 φ2가 하이이고 신호 φ1이 로우인 기간에서는, 캐패시터(27, 29)는 연산 증폭 회로(31)의 입력(31a)에 접속된다. 이 접속에 있어서, D/A 변환 회로(25)로부터의 신호 SDA를 캐패시터(27)에 가하면 SC 증폭기에서는 연산을 한다(연산 처리 모드). 캐패시터(27, 29)는 연산 증폭 회로(31)의 입력(31a)에 접속되고, 캐패시터(29)의 일단 및 타단은 각각 연산 증폭 회로(31)의 입력(31a) 및 출력(31b)에 접속되어 있다. 여기에서도, 연산 증폭 회로(31)의 입력(31a)이 접속되는 도체의 임피던스는 높아지고 있다. 캐패시터(27, 29)가 접속되는 노드는 전위를 보유하고 있다. 이들의 접속에서는 연산 증폭 회로(31)의 가상 접지 단자(여기에서는 입력(31a))가 가상 접지 상태에 있다.

본 실시예에서는, 순회 동작 모드에 있어서, 서브 A/D 변환 회로(19)로부터 D/A 변환 회로(25)에의 리턴 투 제로 신호를 보내고 있다. 필요한 경우에는, 연산 처리 모드의 초기에 리턴 투 제로 신호를 보낼 수가 있다.

리턴 투 제로 신호 RTZ1의 하이 상태의 기간의 길이는 리턴 투 제로 신호 RTZ2의 하이 상태의 기간 길이와 다르고, 마찬가지로 리턴 투 제로 신호 RTZ1의 하이 상태의 기간의 길이는 리턴 투 제로 신호 RTZ3의 하이 상태의 기간 길이(길이 제로(zero))와 다르다. 이러한 리턴 투 제로 신호 RTZ1, RTZ2, RTZ3은 도체 배선(36)을 전반하여 RTZ 신호 수신 회로(18)에 도달한다. 스위치 캐패시터 증폭 회로(20)는 당해 A/D 변환을 위한 아날로그 신호를 처리한다. 리턴 투 제로 신호 RTZ는 도체 배선(36)을 전반하고 있고, 이 도체 배선(36)이 스위치 캐패시터 증폭 회로(20) 내의 노드와 기생 캐패시터 C_C를 통해 결합하고 있다. 이런 이유로, 이 처리시에, 스위치 캐패시터 증폭 회로(20) 내의 노드가, 기생 캐패시터 C_C를 통해 도체 배선(36)으로부터 교란을 받는 일이 있다. 이 노드의 임피던스가 충분히 낮지 않을 때, 리턴 투 제로 신호 RTZ1, RTZ2, RTZ3의 디지털 천이가 기생 캐패시터 C_C를 통해 상기의 노드에 노이즈로서 전반한다. 그렇지만, 리턴 투 제로 신호 RTZ1, RTZ2, RTZ3의 모두 제로(zero) 또는 짝수회의 천이(제1의 전압값의 L로부터 제2의 전압값의 H로의 천이, 및 제2의 전압값의 H로부터 제1의 전압값의 L로의 천이)를 가지므로, 1회의 천이의 노이즈는 2회째의 천이의 역극성의 노이즈에 의해 실질적으로 상쇄된다. 따라서, 상기 노드의 임피던스가 높을 때조차도 결과적으로의 잔류 노이즈는 매우 작다.

도 9는 순회형의 A/D 변환기의 구성을 개략적으로 나타내는 도면이다. 순회형 A/D 변환에서는 모든 디지털 비트수보다 적은 1비트 또는 수비트씩 A/D 변환을 행한다. 예를 들면 아날로그 신호의 수비트분의 A/D 변환을 행함과 아울러, 이들 비트값에 대응하는 신호를 연산 증폭 회로를 이용하여 차감 연산값을 생성한다. 이 연산값의 A/D 변환을 행함과 아울러, 변환 완료 비트값에 대응하는 신호를 연산 증폭 회로를 이용하여 공제하고, 다음의 순회 동작을 위한 연산값을 생성한다. 이것을 소망의 비트수의 디지털 신호를 얻을 때까지 반복한다. 순회형의 A/D 변환기에서는, 많은 경우, D/A 변환 회로(25)는 서브 A/D 변환 회로(19)보다 센서 어레이(2)에 가깝다. 신호 처리 회로(23)는 연산 증폭 회로(31)의 출력(31b)과 연산 증폭 회로(31)의 입력(31a)의 사이에 제2의 캐패시터(29)를 접속함과 아울러, 제1의 캐패시터(27)를 입력(31a)로부터 떼어낸다. 제1의 캐패시터(27)는 입력(15) 또는 스위치(51b)를 통해 아날로그 값을 받아 제2의 캐패시터(29)는 입력(31a)에 있어서의 아날로그 값(전위)의 보유를 행한다. 또, 신호 처리 회로(23)는, 이 신호 처리 회로(23)의 입력(23a) 또는 D/A 변환 회로(25)의 출력(25a)과 연산 증폭 회로(31)의 입력(31a)의 사이에 제1의 캐패시터(27)를 접속함과 아울러, 연산 증폭 회로(31)의 출력(31b)과 연산 증폭 회로(31)의 입력(31a)의 사이에 제2의 캐패시터(29)를 접속하여 신호 처리를 행한다. 입력(23a)은 제1의 캐패시터(27)의 일단에 스위치(51a)를 통해 접속된다. 또, 순회형의 A/D 변환기는 신호 처리에 의해 생성된 연산값을 연산 증폭 회로(31)의 출력(31b)로부터 SC 증폭기의 입력에 피드백하는 피드백 경로를 포함한다. 이 피드백 경로는 스위치(51b)를 포함한다. 이 순회형 A/D 변환기(13)에서는 서브 A/D 변환 회로(19)는 A/D 변환기(13)의 출력의 근처에 배치된다. 제어 신호를 위한 도체(35)는 A/D 변환기(13)의 출력측으로부터 입력측을 향해 연재한다.

도 10은 도 9에 나타나는 순회형 A/D 변환기의 동작의 동작을 나타내는 타이밍 차트이다. 도 9에 나타난 순회형 A/D 변환기(13)에서는 1회의 순회 동작에 있어서 1.5비트의 A/D 변환을 행한다. 이 때문에 D/A 변환 회로(25)는 3값의 아날로그 값(예를 들면, ＋V_R, 제로(zero), -V_R)을 제공한다. 이 때문에 D/A 변환 회로(25)는 3개의 스위치(26a, 26b, 26c)를 포함하고, 이들 스위치(26a, 26b, 26c)는 상기의 제어 신호에 응답하여 동작한다. 3개의 기준 신호(＋VR, 제로, -VR)는 전압원(30a, 30b, 30c)에 의해 제공된다. 3값의 D/A 신호 SDA를 생성하기 위해서 서브 A/D 변환 회로(19)의 출력값 SDP가 제어 회로(21)에 제공된다. 기억 회로(33)는 3개의 제어 신호를 저장하는 랫치 회로라고 하는 저장 회로(33a, 33b)를 가진다. 저장 회로(33a, 33b)는 각각 저장 신호 φLAT1, φLAT2에 응답하여 제어 신호를 저장함과 아울러, 저장값을 보유한다. 제어 회로(21)는 3값의 D/A 신호 SDA를 생성하기 위한 제어 신호 S_CONT1, S_CONT2, S_CONT3을 생성한다.

이어지는 설명에 있어서의 스위치(51a, 51b, 51c, 51d, 51e)는 타이밍 생성기(50)에 의해 제공되는 신호에 응답한다. 순회형 A/D 변환기(13)는 입력(15)을 통해 아날로그 신호를 받는데 앞서서 리셋 동작을 실시한다. 리셋 동작에서는 신호 φCDS2, φ2에 응답하여 스위치(51d, 51e)가 닫힌다.

그 다음에, 순회형 A/D 변환기(13a)는 입력(15)을 통해 아날로그 신호 SA를 받는다. 이 때에 신호 φCDS1에 응답하여 스위치(51a)는 닫히고, 신호 φ1에 응답하여 스위치(51b, 51c)는 닫히고 있다. 또, 신호 φCDS2에 응답하여 스위치(51d)가 열리고, 신호 φ2에 응답하여 스위치(51e)가 열린다.

아날로그 신호 SA는 캐패시터(27)에 저장된다. 이 때에 D/A 변환 회로(25)의 출력은 하이 임피던스 상태(HiZ)이다. 또, 연산 증폭 회로(31)의 출력(31b)은 캐패시터(29)를 통해 연산 증폭 회로(31)의 입력(31a)에 접속되어 있고, 이 접속에 있어서, SC 증폭기에서는, 입력(31a)이 접속되는 도체 영역은 충분히 낮은 임피던스는 아니다. 아날로그 신호 SA는 스위치(51b)를 통해 서브 A/D 변환 회로(19)에 제공되고, 서브 A/D 변환 회로(19)는 2비트분의 부분 A/D 변환값 SDP를 생성한다. 이 때문에 서브 A/D 변환 회로(19)는 예를 들면 2개의 비교기(comparator)를 포함하고, 개개의 비교기에 있어서의 비교 결과를 A/D 변환값 SDP로서 제공한다. 2개의 비교기는 각각 참조값 ＋V_R, -V_R을 받는다.

아날로그 신호를 집어넣은 후에 신호 처리 회로(23)는 신호 φCDS1, φCDS2에 응답하여 스위치(51a, 51d)를 엶(open)과 아울러, 신호 φ1에 응답하는 스위치(51b, 51c)를 연다. 신호 φ2에 응답하여 스위치(51e)를 닫는다. 이 접속에 의해 신호 처리 회로(23)에서는 캐패시터(27, 29) 및 연산 증폭 회로(31)에 의해 SC 증폭기가 구성된다. 이 때에 도체 영역 EPR은 연산 증폭 회로(31)의 가상 접지 단자에 접속되고, 또 높은 임피던스의 노드이고, 또 도체(35)에 기생 캐패시터 C_C를 통해 용량적으로 결합하고 있다.

이 접속에 있어서 제어 회로(21)는 받은 A/D 변환값 SDP에 따른 신호(제어 신호 S_CONT1, S_CONT2, S_CONT3의 어느 쪽)를 생성한다. 이 신호는 도체(35) 상을 전반하여 기억 회로(33)에 도달한다.

도 10의 타이밍 차트에는 제어 신호 S_CONT1, S_CONT2, S_CONT3의 모두가 기재되어 있지만 각 순회 동작에 있어서 생성되는 신호는 이들 중의 어느 하나이다. 제어 신호 S_CONT1, S_CONT2, S_CONT3의 송출의 기간은 캐패시터(27, 29) 및 연산 증폭 회로(31)에 의해 SC 증폭기가 구성되어 있는 기간 내이다. 이 기간에 도체 영역 EPR은 교류적 및 직류적으로 높은 임피던스 상태에 있다. 송출의 기간의 초기는 SC 증폭기의 동작 기간의 초기의 후이고, 송출의 기간의 종기는 SC 증폭기의 동작 기간의 종기의 전이다. 신호가 생성될 때, 제어 신호 S_CONT1, S_CONT2, S_CONT3의 모두, 순회 동작의 타이밍에 있어서의 시각 t1에 있어서 제1의 천이 T1을 일으킨다. 제어 신호 S_CONT1은, 가장 긴 지속 기간을 가지고, 시각 t2에 있어서 제2의 천이 T2를 일으킨다. 제어 신호 S_CONT2는, 다음으로 긴 지속 기간을 가지고, 시각 t3에 있어서 제2의 천이 T2를 일으킨다. 제어 신호 S_CONT3은, 가장 짧은 지속 기간을 가지고, 시각 t4에 있어서 제2의 천이 T2를 일으킨다. 저장 회로(33a)의 랫치 타이밍은 신호 φLAT1에 의해 규정되고, 저장 회로(33a)의 저장값은 시각 t5에 있어서 확정된다. 저장 회로(33b)의 랫치 타이밍은 신호 φLAT2에 의해 규정되고, 저장 회로(33b)의 저장값은 시각 t6에 있어서 확정된다. 제어 신호 S_CONT1의 제2의 천이 T2는 시각 t5의 전에 위치하고, 제어 신호 S_CONT2의 제2의 천이 T2는 시각 t6의 전에 위치한다.

제어 회로(21)가 제어 신호 S_CONT1을 제공했을 때, 저장 회로(33a)의 저장값은 시각 t5에 있어서 확정되고, 저장값은 「1」이다. 저장 회로(33b)의 저장값은 시각 t6에 있어서 확정되고, 저장값은 「1」이다. 또, 제어 회로(21)가 제어 신호 S_CONT2를 제공했을 때, 저장 회로(33a)의 저장값은 시각 t5에 있어서 확정되고, 저장값은 「1」이다. 저장 회로(33b)의 저장값은 시각 t6에 있어서 확정되고, 저장값은 「0」이다. 또한, 제어 회로(21)가 제어 신호 S_CONT3을 제공했을 때, 저장 회로(33a)의 저장값은 시각 t5에 있어서 확정되고, 저장값은 「0」이다. 저장 회로(33b)의 저장값은 시각 t6에 있어서 확정되고, 저장값은 「0」이다.

저장 회로(33a, 33b)의 저장값은, 예를 들면 복호화 회로(33c)에 의해, 스위치(26a~26c)의 개폐를 제어하기 위한 스위치 신호로 변환된다. 스위치 신호에 따라 스위치(26a~26c)의 어느 하나가 신호 SDA를 캐패시터(27)의 일단에 결합한다. 신호 SDA의 인가에 응답하여 최초의 순회 동작에 의한 연산값이 생성된다.

이 연산값은 서브 A/D 변환 회로(19)에 의해 2번째의 신호 SDP로서 출력(17)에 제공된다. 또, 신호 SDP는 제어 회로(21)에 제공되어, 2번째의 순회 동작을 위한 제어 신호(제어 신호 S_CONT1, S_CONT2, S_CONT3의 어느 쪽)가 생성된다. 이 제어 신호는, 도체(35)를 전반한 후에, 기억 회로(33)에 저장된다. D/A 변환 회로(25)는 기억 회로(33)의 저장값에 따른 신호 SDA를 캐패시터(27)의 일단에 제공한다. 소망의 비트수의 디지털 신호가 얻어질 때까지 순회 A/D 변환의 동작이 반복된다. 순회 A/D 변환의 각각에 있어서 제어 회로(21)로부터 기억 회로(33)에의 제어 신호는, 어느 경우도, 2회의 천이로 이루어지는 파형을 가지므로, 2회의 천이에 기초한 노이즈는 결과적으로 상쇄된다. 이 결과, SC 증폭기의 도체 영역 EPR에의 노이즈가 저감된다.

본 실시의 형태에서는, 1회의 순회 A/D 변환에 있어서 3값의 디지털 값(1.5비트)을 생성하고 있다. 1회의 순회 A/D 변환에 있어서 2값의 디지털 값(1비트)을 생성할 수도 있다. 이 A/D 변환에서는, D/A 변환 회로(25)는, 2개의 신호 SDA를 제공한다. 기억 회로(33)는 1개의 저장 회로를 포함한다.

도 11은 2값의 신호 SDA를 제공하는 D/A 변환 회로를 제어하기 위한 제어 신호의 파형을 나타내는 도면이다. 도 11의 타이밍 차트에는 제어 신호 S_CONT1, S_CONT2의 모두가 기재되어 있지만 각 순회 동작에 있어서 생성되는 신호는 이들 중의 어느 하나이다. 신호가 생성될 때, 제어 신호 S_CONT1, S_CONT2의 모두, 순회 동작의 타이밍에 있어서의 시각 s1에 있어서 제1의 천이 T1을 일으킨다. 제어 신호 S_CONT1은, 긴 지속 기간을 가지고, 시각 s2에 있어서 제2의 천이 T2를 일으킨다. 제어 신호 S_CONT2는, 짧은 지속 기간을 가지고, 시각 s3에 있어서 제2의 천이 T2를 일으킨다. 단일의 저장 회로의 저장 타이밍은 랫치 클록 신호에 의해 규정되고, 이 저장 회로의 저장값은 시각 s4에 있어서 확정된다. 제어 신호 S_CONT1의 제2의 천이 T2는 시각 s4의 전에 위치한다. 제어 회로(21)가 제어 신호 S_CONT1을 제공했을 때, 저장 회로의 저장값은 시각 s4에 있어서 확정되고, 저장값은 「1」이고, 또 제어 회로(21)가 제어 신호 S_CONT2를 제공했을 때, 저장 회로의 저장값은 시각 s4에 있어서 확정되고, 저장값은 「0」이다.

도 12는 2값의 신호 SDA를 제공하는 D/A 변환 회로를 제어하기 위한 제어 신호의 파형을 나타내는 도면이다. 도 12의 타이밍 차트에는 제어 신호 S_CONT1, S_CONT2의 모두가 기재되어 있지만 각 순회 동작에 있어서 생성되는 신호는 이들 중의 어느 하나이다. 본 실시예에서는, 제어 신호 S_CONT2에는 천이가 없고, 일정하게 값을 가지는 신호이다. 천이를 가지는 신호가 생성될 때, 제어 신호 S_CONT1은, 순회 동작의 타이밍에 있어서의 시각 u1에 있어서 제1의 천이 T1을 일으킨다. 제어 신호 S_CONT1은, 시각 u2에 있어서 제2의 천이 T2를 일으킨다. 단일의 저장 회로의 저장 타이밍은 랫치 클록 신호에 의해 규정되고, 이 저장 회로의 저장값은 시각 u3에 있어서 확정된다. 제어 회로(21)가 제어 신호 S_CONT1을 제공했을 때, 저장 회로의 저장값은 시각 u3에 있어서 확정되고, 저장값은 「1」이고, 또 제어 회로(21)가 제어 신호 S_CONT2를 제공했을 때, 저장 회로의 저장값은 시각 u3에 있어서 확정되고, 저장값은 「0」이다.

지금까지의 실시예에 나타나듯이, 캐패시터(27, 29)가 접속되는 연산 증폭 회로(31)의 입력 혹은 캐패시터(27, 29)의 적어도 어느 한쪽이 접속되는 연산 증폭 회로(31)의 입력이 직류적으로 및 교류적으로 높은 임피던스 상태인 기간에 있어서, 제1의 전압 레벨로부터 제2의 전압 레벨로의 천이의 수와 제2의 전압 레벨로부터 제1의 전압 레벨로의 천이의 수가 동수인 천이를 가지는 파형의 제어 신호에 의해 D/A 변환기의 동작이 가능하게 된다. 또, D/A 변환 회로를 제어하는 제어 신호의 파형이 짝수회(제로(zero)회를 포함)의 천이를 가질 때에 천이에 기인하는 커플링 노이즈(coupling noise)가 저감된다.

발명자의 추측에 의하면, 기생 캐패시터를 통한 용량적인 결합에 의해 전형적인 A/D 변환기에서는 전압 진폭 3밀리볼트(mV) 정도의 노이즈가 도체 영역 EPR에 가해진다. 제어 회로(21)로부터 D/A 변환 회로(25)로의 제어 신호를 예를 들면 RTZ 부호화함으로써 전압 진폭 3밀리볼트 정도의 노이즈와 전압 진폭-3밀리볼트 정도의 노이즈의 양쪽 모두가 전위 영역 EPR에 가해진다. 풀스케일(full scale) 전압 1볼트의 12비트 A/D 변환에서는 1LEB가 0.25밀리볼트(mV)이므로, 노이즈 레벨 3mV는 12LEB에 상당한다. 노이즈 레벨 3mV는 큰 값이다.

도 13은 순회형 A/D 변환기의 내부의 증폭 회로(MDAC : Multiplying　D/A　Converter)에 있어서, 서브 A/D 변환 회로 내의 비교기로부터 D/A 변환 회로에의 제어 신호를 위한 배선이 연산 증폭 회로의 반전 입력(가상 접지점)과 기생 캐패시터 C_C에서 커플링이 생겼을 때에 발생하는 오차와 기생 캐패시터 C_C의 값의 관계를 시뮬레이션에 의해 구한 것이다. 도 9에 나타나는 신호 처리 회로(23) 내의 캐패시터(27, 29)는 1피코패럿이다. 도 13을 참조하면, 특성선 Da, Db, Dc, Dd가 나타내어져 있다. 연산 증폭 회로(31)가 모두 차동형인 회로일 때, 및 싱글 엔드형(single end type)의 회로일 때의 각각에 대해서 시뮬레이션에 의한 오차를 게재하였다. 어느 경우도, RTZ 부호화를 이용함으로써 노이즈의 영향은 큰 폭으로 정밀도가 개선되었다. 싱글 엔드형의 회로에 있어서 노이즈의 영향은 약 1/30로 저감되었다. 모두 차동형인 회로에 있어서, RTZ 부호화를 이용함으로써, 커플링 노이즈에 의한 오차의 영향을 거의 받는 일 없이 신호 처리를 위한 연산을 행할 수가 있다.

도 14는 다른 A/D 변환기의 구성을 개략적으로 나타내는 도면이다. 이 A/D 변환에서는 서브 A/D 변환 회로(19)는 모든 디지털 비트수보다 적은 1비트 또는 수비트의 A/D 변환값을 생성한다. 예를 들면 아날로그 신호의 수비트분의 A/D 변환을 행함과 아울러, 이들 비트값에 대응하는 신호를 연산 증폭 회로를 이용하여 공제하고, 잔차를 나타내는 연산값 SAR을 생성한다. 이 연산값 SAR은 홀드(hold) 회로(61)에 보유된다. 이 A/D 변환기(13)에서는, 많은 경우, 서브 A/D 변환 회로(19)는 D/A 변환 회로(25)보다 센서 어레이(2)의 근처에 위치한다. 이 A/D 변환기(13)에서는 서브 A/D 변환 회로(19)는 A/D 변환기(13)의 입력의 근처에 배치된다. 제어 신호를 위한 도체(도 1에 있어서의 도체(35))는 A/D 변환기(13)의 입력측으로부터 출력측을 향해 연재한다.

A/D 변환기(13)에서는, 도 14에 나타나듯이, 신호 처리 회로(23)는 D/A 변환기(26)와, 캐패시터(27, 27a, 27b)와, 연산 증폭 회로(31)를 포함한다. D/A 변환기(26)는 제1 및 제2의 D/A 변환부(28a, 28b)를 포함하고, 제1 및 제2의 D/A 변환부(28a, 28b)의 각각은 D/A 변환 회로(25) 및 기억 회로(33)를 포함한다. 제1 및 제2의 D/A 변환부(28a, 28b)의 각각에는 D/A 값을 제공하기 위해서 전압원(30d, 30e)에 접속되어 있다.

신호 처리 회로(23)가 SC 증폭기를 구성할 때에는, 캐패시터(27)의 일단은, 캐패시터(29)의 일단 및 연산 증폭 회로(31)의 제1의 입력(31a)에 접속되어, 도체 영역 EPR이 형성된다. 혹은, 다른 예에서는, 캐패시터(27)의 일단이 연산 증폭 회로(31)의 입력(31a)로부터 떼어내어짐과 아울러, 캐패시터(29)의 일단이 연산 증폭 회로(31)의 입력(31a)에 접속되어, 도체 영역 EPR이 형성된다.

또, 소망의 동작을 얻기 위해서, 신호 처리 회로(23)는 타이밍 생성기(60)에 의해 제어되는 하나 또는 복수의 스위치를 포함한다. 이들 스위치는, 예를 들면 도 9에 있어서의 스위치(51a~51e)와 유사한 위치에 배치된다. 이들 스위치를 통해 캐패시터(27a), 캐패시터(27b), 캐패시터(27), 캐패시터(29), 및 연산 증폭 회로(31)가 접속될 수가 있다. 신호 처리 회로(23)가 SC 증폭기를 구성할 때에는, 캐패시터(27b)의 일단, 캐패시터(27a)의 일단, 캐패시터(27)의 일단, 캐패시터(29)의 일단, 및 연산 증폭 회로(31)의 제1의 입력(31a)이 서로 접속되어, 도체 영역 EPR이 형성된다. 이 때에 제1의 D/A 변환부(28a)의 출력(24a)은, 캐패시터(캐패시턴스 : 2C)(27a)를 통해 캐패시터(27)의 일단, 캐패시터(29)의 일단, 캐패시터(27b)의 일단 및 연산 증폭 회로(31)의 제1의 입력(31a)에 접속된다. 또, 제2의 D/A 변환부(28b)의 출력(24b)은, 캐패시터(캐패시턴스 : C)(27b)를 통해 캐패시터(27)의 일단, 캐패시터(29)의 일단, 캐패시터(27a)의 일단 및 연산 증폭 회로(31)의 제1의 입력(31a)에 접속된다.

이 신호 처리 회로(23)에 있어서도, 도체 영역 EPR은, 제어 신호의 전반 경로인 도체(35)에 기생 캐패시터를 통해 용량적으로 결합된다.

도 14에 나타난 A/D 변환기(13)의 동작을 설명한다. 신호 φ_R에 응답하여 스위치(63a)를 도통시켜 셀 어레이(2) 내의 센서 회로(2a)로부터의 출력 신호의 리셋 레벨 신호 S1을 캐패시터(27)에 표본화한다. 그 후, 신호 φ_R에 응답하여 스위치(63a)를 비도통으로 하고, 센서 회로(2a)로부터의 출력 신호의 신호 레벨 신호 S2를 캐패시터(27)에 받아 캐패시터(27, 29) 및 연산 증폭 회로(31)를 이용하여 신호 처리를 행한다. 이 때의 신호 처리는 차분 신호(S1-S2)의 생성과 그 증폭이다. 이 신호 처리를 위한 접속에서는 SC 증폭기가 구성된다.

이 때에 서브 A/D 변환 회로(21)는, 2비트의 A/D 변환으로 리셋 레벨 S1과 신호 레벨 S2의 차이의 A/D 변환값을 생성하고, 그 결과에 의해 4값의 D/A 변환기(26)를 제어한다. 이에 의해 증폭된 신호는 이하의 식으로 나타내어진다.

VOUT=4×(S1-S2)-D×(V_R1-V_R2)

증폭의 계수 「4」는 캐패시터(27)(캐패시턴스 : 4C)와 캐패시터(29)(캐패시턴스 : C)의 비율로 규정된다. SC 증폭기의 출력 및 (V_R1-V_R2)이 정치(正値)가 되도록 V_R1, V_R2를 정한다.

2비트로 A/D 변환된 값 D는 이하와 같이 규정된다.

D,　입력 아날로그 값의 범위

0 : (S1-S2)≤(V_R1-V_R2)/4

1 : (V_R1-V_R2)/4＜(S1-S2)≤(V_R1-V_R2)/2

2 : (V_R1-V_R2)/2＜(S1-S2)≤3×(V_R1-V_R2)/4

3 : 3×(V_R1-V_R2)/4≤(S1-S2)

값 D는 2비트 A/D 변환 회로의 출력에 대해서 0, 1, 2, 3의 4값의 어느 하나로 되고, 연산값 VOUT가 가장 작아지는 것 같은 값을 받는다. 바꾸어 말하면, 연산값 VOUT가 그처럼 되도록 A/D 변환기(13)가 동작한다.

제어 회로(21)는 서브 A/D 변환 회로(19)에서 2비트의 신호에 따라 제1 및 제2의 D/A 변환부(28a, 28b)를 제어하기 위한 제어 신호 S_CONT를 생성한다.

제어 신호 S_CONT로서 도 10~도 12에 있어서 접속된 파형의 제어 신호 S_CONT1~S_CONT2를 사용할 수 있다. 이들 제어 신호의 파형은 2회의 천이 T1, T2를 포함하므로 도체 영역 EPR에의 디지털 노이즈가 저감된다. 제어 신호 S_CONT는 기억 회로(33) 내의 저장 회로(33a, 33b)에 저장된다. 제1의 D/A 변환부(28a)에 있어서의 D/A 변환 회로에서는 A/D 변환의 비트 위치에 따라 가중치 부여된 캐패시터(27a)에 D/A 값 V_R1 또는 V_R2를 제공한다. 또, 제2의 D/A 변환부(28b)에 있어서의 D/A 변환 회로에서는 A/D 변환의 비트 위치에 따라 가중치 부여된 캐패시터(27b)에 D/A 값 V_R1 또는 V_R2를 제공한다.

또, 2비트의 A/D 변환으로 리셋 레벨 S1과 신호 레벨 S2의 차이의 A/D 변환에 대해서 설명한다. 제1 및 제2의 D/A 변환부(28a, 28b)에 있어서의 D/A 변환 회로(25)의 스위치(26d, 26e)에 신호 φA, φB, φC, φD가 공급된다. 서브 A/D 변환 회로(19)가 신호 레벨 S2의 A/D 변환을 행하기 전에서는 φA=φC=1, φB=φD=0으로 설정된다. 신호 레벨 S2의 A/D 변환의 후에는, 이들 신호 φA~φD는 값 D에 따라 이하와 같이 설정된다.

D : φA, φB, φC, φD

0 : 1→1, 0→0, 1→1, 0→0

1 : 1→0, 0→1, 1→1, 0→0

2 : 1→1, 0→0, 1→0, 0→1

3 : 1→0, 0→1, 1→0, 0→1

이러한 동작에 의해 신호 처리 회로(23)에 있어서의 출력값 VOUT가 생성된다.

출력값 VOUT는 신호 φS에 응답하여 스위치(61a)를 도통시킴으로써 홀드(hold) 캐패시터 CS에 표본화되어 홀드(hold)(기억)된다. 이미 설명한 것처럼, 이 A/D 변환기도 센서 어레이(2)의 열마다 배치되어 있고, 신호를 읽어낼 때(수평 전송시)에, j번째의 칼럼선을 읽는 경우는, 신호 φ_H(j)=1일 때에 기억된 전하가 출력선 L_OUT로 흘려보내어 읽어내어진다.

읽어내어진 아날로그 잔차 신호 SDR에는 이어지는 신호 처리(예를 들면, 하위 비트의 A/D 변환의 처리)가 이루어진다.

도 1, 도 9 및 도 14에 나타내듯이, 서브 A/D 변환 회로가 센서 어레이측 및 데이터 레지스터측의 어느 쪽에 위치하는 형태에 대해서도, D/A 변환 회로에의 제어 신호에 RTZ 전송 방식을 적용하는 것은 유효하다. 디지털 제어 신호의 전반 경로가 되는 도체선에 증폭 회로에 가상 접지점이 기생 캐패시터를 통해 커플링할 때에 커플링 노이즈에 의해 오차를 일으킨다. 이상 설명한 것처럼 RTZ 부호와 같은 제어 신호를 사용함으로써 커플링 노이즈의 영향을 저감할 수가 있다.

매우 적합한 실시의 형태에 있어서 본 발명의 원리를 도시하여 설명해 왔지만, 본 발명은 그러한 원리로부터 일탈하는 일 없이 배치 및 상세에 있어서변경될 수 있는 것이 당업자에 의해 인식된다. 본 발명은 본 실시의 형태에 개시된 특정의 구성에 한정되는 것은 아니다. 따라서, 특허 청구의 범위 및 그 정신의 범위로부터 나오는 모든 수정 및 변경에 권리를 청구한다.

<산업상의 이용 가능성>

이상 설명한 것처럼, 본 실시의 형태에 의하면, 디지털 신호를 전하는 도체로부터의 용량 결합에 의한 노이즈의 전반을 저감 가능한 복수의 A/D 변환기를 포함하는 A/D 변환 집적 회로를 제공하는 것을 목적으로 한다.

1…CMOS 이미지 센서 2…센서 어레이
2a…센서 회로 4…A/D 변환기 어레이
PIXEL…화소
S1…리셋 상태에 있어서의 제1의 신호
S2…광유기 신호 출력에 있어서의 제2의 신호
5…데이터 레지스터(data register)
6…수평 쉬프트 레지스터(shift register)
7…용장 표현-비용장 표현 변환 회로
11…A/D 변환 집적 회로
13a~13n…A/D 변환기 13, 14…A/D 변환기
15…A/D 변환기의 입력 17…A/D 변환기의 출력
18…RTZ 신호 수신 회로
19…서브 A/D 변환 회로
20…스위치 캐패시터 증폭 회로 21…제어 회로
23…신호 처리 회로
SA…아날로그 신호 SD…디지털 신호
S_CONT…제어 신호 L1, L2…전압 레벨
22…RTZ 파형 발생 회로
25…D/A 변환 회로 26…D/A 변환기
26a, 26b, 26c…스위치 27, 29…캐패시터
28a, 28b…D/A 변환부 31…연산 증폭 회로
32a, 32b, 32c, 32d, 32e…스위치 소자
33…기억 회로
φLAT0, φLAT1, φLAT2…랫치 신호
φ₁, φ₂, φ_CDS1, φ_CDS2, φ_DAC…타이밍 신호
EPR…도체 영역
30a, 30b, 30c, 30d, 30e…전압원 33…기억 회로
33a, 33b…저장 회로 33c…복호화 회로
35…도체
41…A/D 변환기 43…D/A 변환 회로
45…서브 A/D 변환 회로
51, 51b, 51c, 51d, 51e…스위치
SDA…D/A 신호
S_CONT1, S_CONT2, S_CONT3…제어 신호
T1, T2…제어 신호의 천이
34, 50, 60…타이밍 생성기
＋V_R, -V_R…참조값
SAR…잔차를 나타내는 연산값
63a…스위치 27a, 27b…캐패시터.

Claims

복수의 A/D 변환기를 포함하는 A/D 변환 집적 회로로서,
각 A/D 변환기는,
A/D 변환되어야 할 아날로그 신호를 받는 입력과,
이 아날로그 신호를 나타내는 소정 비트수의 디지털 신호의 적어도 일부분을 제공하는 출력과,
상기 아날로그 신호를 받아 상기 디지털 신호 중의 하나 또는 복수의 비트값을 나타내는 서브 디지털 신호를 생성함과 아울러, 이 서브 디지털 신호를 상기 출력에 제공하는 서브 A/D 변환 회로와,
상기 서브 A/D 변환 회로의 출력에 접속되고, 상기 서브 디지털 신호를 변조한 RTZ 신호를 발생하는 RTZ 파형 발생 회로와,
D/A 변환 회로와,
복수의 캐패시터, 스위치 소자 및 연산 증폭 회로로 이루어지고, 적어도 상기 캐패시터의 하나가 상기 연산 증폭 회로의 가상 접지 단자에 상기 스위치 소자를 통해 접속되는 스위치 캐패시터 증폭 회로와,
상기 RTZ 신호를 디지털 신호에 부호화한 신호를 보유하는 기억 회로를 구비하고, 상기 기억 회로의 출력을 상기 D/A 변환 회로에 출력하는 RTZ 신호 수신 회로를 구비한 A/D 변환 집적 회로.
제1항에 있어서,
상기 RTZ 파형 발생 회로의 상기 RTZ 신호는, 상기 연산 증폭 회로의 가상 접지 단자에 접속되는 상기 스위치 소자의 상태가 변화하지 않는 기간에 있어서, 제1의 전압 레벨로부터 제2의 전압 레벨로의 천이와 상기 제2의 전압 레벨로부터 상기 제1의 전압 레벨로의 천이가 동수의 천이의 수를 포함하는 파형으로 이루어지는 A/D 변환 집적 회로.
제1항 또는 제2항에 있어서,
상기 RTZ 파형 발생 회로의 상기 RTZ 신호는, 상기 연산 증폭 회로의 가상 접지 단자가 가상 접지 상태에 있는 기간에 있어서, 제1의 전압 레벨로부터 제2의 전압 레벨로의 천이와 상기 제2의 전압 레벨로부터 상기 제1의 전압 레벨로의 천이가 동수의 천이의 수를 포함하는 파형으로 이루어지는 A/D 변환 집적 회로.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 RTZ 파형 발생 회로의 상기 RTZ 신호는, 서브 A/D 변환 회로의 출력을 상기 D/A 변환 회로에 되돌리는 순회 동작 모드와, 상기 연산 증폭 회로가 연산 처리를 행하는 연산 처리 모드로 이루어지는 순회 A/D 변환 동작에 있어서, 상기 순회 동작 모드의 기간에, 제1의 전압 레벨로부터 제2의 전압 레벨로의 천이와 상기 제2의 전압 레벨로부터 상기 제1의 전압 레벨로의 천이가 동수의 천이의 수를 포함하는 파형으로 이루어지는 A/D 변환 집적 회로.
복수의 A/D 변환기를 포함하는 A/D 변환 집적 회로로서,
각 A/D 변환기는,
A/D 변환되어야 할 아날로그 신호를 받는 입력과,
이 아날로그 신호를 나타내는 소정 비트수의 디지털 신호의 적어도 일부분을 제공하는 출력과,
상기 아날로그 신호를 받아 상기 디지털 신호 중의 하나 또는 복수의 비트값을 나타내는 신호를 생성함과 아울러, 이 신호를 상기 출력에 제공하는 서브 A/D 변환 회로와,
상기 서브 A/D 변환 회로의 출력에 접속되고, 상기 신호에 따른 제1의 제어 신호를 제공하는 제어 회로와,
D/A 변환기, 제1의 캐패시터, 제2의 캐패시터 및 연산 증폭 회로를 가지는 신호 처리 회로를 구비하고,
상기 D/A 변환기는, 상기 제어 회로로부터의 상기 제1의 제어 신호를 랫치하는 기억 회로와, 이 기억 회로의 저장값에 따른 아날로그 출력값을 제공하는 출력을 포함하는 D/A 변환 회로를 포함하고,
상기 신호 처리 회로는, 신호 처리 및 신호 보유의 적어도 어느 한쪽을 행하고, 상기 신호 처리에서는, 상기 D/A 변환 회로의 상기 출력과 상기 연산 증폭 회로의 입력의 사이에 상기 제1의 캐패시터를 접속함과 아울러, 상기 연산 증폭 회로의 출력과 상기 연산 증폭 회로의 상기 입력의 사이에 상기 제2의 캐패시터를 접속하고, 상기 신호 보유에서는 상기 제1의 캐패시터가 상기 연산 증폭 회로의 상기 입력으로부터 떼어내어짐과 아울러, 상기 연산 증폭 회로의 출력과 상기 연산 증폭 회로의 상기 입력의 사이에 상기 제2의 캐패시터가 접속되고,
상기 제1의 제어 신호는 제1의 전압 레벨로부터 제2의 전압 레벨로의 천이의 수와 상기 제2의 전압 레벨로부터 상기 제1의 전압 레벨로의 천이의 수가 동수인 파형을 가지는 A/D 변환 집적 회로.
복수의 A/D 변환기를 포함하는 A/D 변환 집적 회로로서,
각 A/D 변환기는,
A/D 변환되어야 할 아날로그 신호를 받는 입력과,
이 아날로그 신호를 나타내는 소정 비트수의 디지털 신호의 적어도 일부분을 제공하는 출력과,
상기 아날로그 신호를 받아 상기 디지털 신호 중의 하나 또는 복수의 비트값을 나타내는 신호를 생성함과 아울러, 이 신호를 상기 출력에 제공하는 서브 A/D 변환 회로와,
상기 서브 A/D 변환 회로의 출력에 접속되고, 상기 신호에 따른 제1의 제어 신호를 제공하는 제어 회로와,
D/A 변환기, 제1의 캐패시터, 제2의 캐패시터 및 연산 증폭 회로를 가지는 신호 처리 회로를 구비하고,
상기 D/A 변환기는, 상기 제어 회로로부터의 상기 제1의 제어 신호를 랫치하는 기억 회로와, 이 기억 회로의 저장값에 따른 아날로그 출력값을 제공하는 출력을 포함하는 D/A 변환 회로를 포함하고,
상기 신호 처리 회로는, 상기 D/A 변환 회로의 상기 출력과 상기 연산 증폭 회로의 입력의 사이에 상기 제1의 캐패시터를 접속함과 아울러, 상기 연산 증폭 회로의 출력과 상기 연산 증폭 회로의 상기 입력의 사이에 상기 제2의 캐패시터를 접속하여 신호 처리를 행하고,
상기 제1의 제어 신호는, 상기 제1 및 제2의 캐패시터가 접속되는 상기 연산 증폭 회로의 입력이 직류적으로도 교류적으로도 높은 임피던스 상태인 기간에 있어서 제1의 전압 레벨로부터 제2의 전압 레벨로의 천이와 상기 제2의 전압 레벨로부터 상기 제1의 전압 레벨로의 천이가 동수의 천이의 수를 포함하는 파형을 가지는 A/D 변환 집적 회로.
제5항 또는 제6항에 있어서,
상기 제1의 제어 신호는, 상기 D/A 변환기의 상기 기억 회로와 상기 제어 회로를 접속하는 도체를 전파하고,
상기 도체는, 상기 연산 증폭 회로의 상기 입력에 상기 신호 처리시에 접속되는 도체 영역과 기생 캐패시터를 통해 용량적으로 결합되어 있는 A/D 변환 집적 회로.
제5항 내지 제7항 중 어느 한 항항에 있어서,
상기 제어 회로는, 상기 신호에 따른 제2의 제어 신호를 제공하고,
상기 기억 회로는, 상기 제2의 제어 신호를 랫치하고,
상기 제2의 제어 신호는 제3의 전압 레벨로부터 제4의 전압 레벨로의 천이와, 상기 제4의 전압 레벨로부터 상기 제3의 전압 레벨로의 천이를 포함하는 파형을 가지고,
상기 제1의 제어 신호의 상기 파형에 있어서의 상기 제2의 전압 레벨의 지속 시간은, 상기 제2의 제어 신호의 상기 파형에 있어서의 상기 제4의 전압 레벨의 지속 시간과 다른 A/D 변환 집적 회로.
제8항에 있어서,
상기 제어 회로는, 상기 신호에 따른 제3의 제어 신호를 제공하고,
상기 기억 회로는, 상기 제3의 제어 신호를 랫치하고,
상기 제3의 제어 신호는 제5의 전압 레벨로부터 제6의 전압 레벨로의 천이와, 상기 제6의 전압 레벨로부터 상기 제5의 전압 레벨로의 천이를 포함하는 파형을 가지고,
상기 제3의 제어 신호의 상기 파형에 있어서의 상기 천이의 간격은, 상기 제1의 제어 신호의 상기 파형에 있어서의 상기 천이의 간격과 다르고,
상기 제3의 제어 신호의 상기 파형에 있어서의 상기 천이의 간격은, 상기 제2의 제어 신호의 상기 파형에 있어서의 상기 천이의 간격과 다른 A/D 변환 집적 회로.
제8항에 있어서,
상기 제어 회로는, 상기 신호에 따른 제4의 제어 신호를 제공하고,
상기 기억 회로는, 상기 제4의 제어 신호를 랫치하고,
상기 제4의 제어 신호는, 일정한 전압 레벨의 파형을 가지는 A/D 변환 집적 회로.
제8항 내지 제10항 중 어느 한 항에 있어서,
상기 기억 회로는, 제1의 랫치 신호에 따라 동작하는 제1의 랫치 회로와, 제2의 랫치 신호에 따라 동작하는 제2의 랫치 회로를 포함하고,
상기 제1의 랫치 신호의 랫치 타이밍은 상기 제2의 랫치 신호의 랫치 타이밍과 다른 A/D 변환 집적 회로.
제5항 내지 제11항 중 어느 한 항에 있어서,
상기 신호 처리에 의해 생성된 연산값을 상기 신호 처리 회로의 출력을 통해 상기 신호 처리 회로의 입력에 피드백하는 피드백 경로를 더 구비하고,
상기 A/D 변환기는 순회 A/D 변환을 행하는 A/D 변환 집적 회로.
제5항 내지 제11항 중 어느 한 항에 있어서,
상기 신호 처리 회로는, 상기 아날로그 신호를 받는 입력과, 제3의 캐패시터를 포함하고,
상기 신호 처리에 있어서, 상기 제3의 캐패시터는, 상기 신호 처리 회로의 입력과 상기 연산 증폭 회로의 상기 입력의 사이에 접속되는된 A/D 변환 집적 회로.
제13항에 있어서,
상기 신호 처리 회로는, 상기 제어 회로로부터의 제5의 제어 신호를 랫치하는 다른 기억 회로와, 이 다른 기억 회로의 저장값에 따른 출력값을 제공하는 출력을 가지는 다른 D/A 변환 회로를 포함하고,
상기 제5의 제어 신호는 제7의 전압 레벨로부터 제8의 전압 레벨로의 천이와, 상기 제7의 전압 레벨로부터 상기 제8의 전압 레벨로의 천이를 포함하는 파형을 가지는 A/D 변환 집적 회로.
제5항 내지 제14항 중 어느 한 항에 있어서,
센서 소자를 포함하는 센서 회로의 센서 어레이를 구비하고,
상기 A/D 변환기는, 상기 센서 어레이의 칼럼에 배치되고,
상기 아날로그 신호는 상기 센서 어레이에 의해 제공되는 A/D 변환 집적 회로.