KR20120018794A - 멀티-비트 클래스-ｄ 전력 증폭기 시스템 - Google Patents

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Abstract

효율적인 전력 증폭기를 설계하기 위한 기술이 설명된다. 일 양태에서, 커플링된 출력들을 가진 복수의 단일 유닛 인스턴스 클래스-D 전력 증폭기들이 사용되어 효율을 증가시키고 양자화 노이즈를 감소시킨다. 다른 양태에서, 복수 그룹의 단일 유닛 인스턴스 클래스-D 전력 증폭기들이 고유의 주파수에서 공진하도록 구성된 각 그룹의 전력 증폭기들과 그것들의 출력들에서 커플링된다. 이것은 증가된 효율 및 복수 주파수 대역들에서의 양자화 노이즈의 감소를 야기한다.

Description

멀티-비트 클래스-Ｄ 전력 증폭기 시스템{MULTI-BIT CLASS-D POWER AMPLIFIER SYSTEM}
본 발명은 일반적으로 전자 장치에 관한 것이고, 보다 구체적으로는 클래스-D 전력 증폭기에 관한 것이다.
통신 디바이스들에서, 예컨대 CDMA (Code Division Multiple Access), LTE (Long Term Evolution), WiMax (Worldwide Interoperability for Microwave Access), WLAN (Wireless Local Area Network), 및 블루투스 (Bluetooth) 또는 다른 PAN (Personal Area Networks) 통신 디바이스들에서, 송신기로부터 수신기 디바이스로 소망하는 신호의 전송을 허용하기 위해서는 높은 PAR (peak-to-average ratio) 로 신호들을 증폭시키는 능력이 필요하다.
통신 디바이스들은 소망하는 수신기 위치로 송신 신호의 전파를 허용하기에 충분한 에너지 레벨로 그 소망하는 송신 신호를 증폭하는 전력 증폭기 (PA) 를 포함할 수 있다. 이상적인 증폭기들은 선형 동작으로 알려진, 모든 입력 신호들에 대해 일정한 이득을 제공하지만, 실제 증폭기들은 소정의 현실적인 제한들 내에서만 선형으로 수행한다. 예를 들어, 이상적인 증폭기에서는 증폭기에 가해진 입력 신호가 증가되는 경우 그 결과 발생하는 출력 신호가 또한 동일한 양만큼 증가한다. 그러나, 실제의 증폭기에서는 증폭기가 포화되어서 더 이상 출력 전력을 생성할 수 없는 지점이 존재한다. 이것은 클리핑 (clipping) 으로 알려져 있으며, 증폭되는 출력 신호의 왜곡을 초래한다. 일부 증폭기들은 포화에 도달하는 이득을 점진적으로 감소시키도록 설계되며, 따라서 출력 신호의 조금은 덜 과도한 왜곡을 발생시킨다. 이것은 증폭기 압축으로 알려져 있다. 어느 형태의 왜곡은 증가된 에러 율들 (error rates) 의 형태로 송신기와 수신기 사이의 통신 링크에 대한 부정적 영향을 미칠 것이다.
따라서, 원하는 높은 PAR 송신 신호의 선형 증폭을 제공하는 전력 증폭기에 대한 필요성이 존재한다.
전력 증폭기의 또 다른 중요한 측면은 효율이다. 효율은 얼마나 많은 입력 전력이 증폭기의 출력에서 유용하게 적용된 것인지의 측정이다. 예를 들어, 클래스 A 증폭기들은 10-25% 전력 효율만을 제공하므로 매우 비효율적이다. 클래스 B 증폭기들은 훨씬 더 효율적이지만, 높은 레벨의 교차 왜곡 (crossover distortion) 을 겪게 된다. 클래스 AB 증폭기들은 교차 왜곡을 회피하도록 사용될 수 있지만, 35-78.5% 로 변하는 상대적으로 낮은 효율을 갖는다. 또한 스위칭 증폭기들로도 알려진, 클래스 D 증폭기들은 97% 의 높은 효율을 가지며 교차 왜곡을 겪지 않는다. 증폭기 효율의 증가는 전력 소비와 열 발생을 감소시킨다. 따라서, 전력이 제한적이고 방열이 곤란한 이동 통신 디바이스들에서는, 고 효율 증폭기들이 매우 바람직하다.
클래스-A 또는 AB 와 같은 비스위칭 전력 증폭기들 (non switching power amplifiers) 은 선형성과 전력 효율 사이에서 불가피한 트레이드 오프 (trade-off) 에 직면해 있다. 대개, 효율은 인접한 채널 누설 사양 (adjacent channel leakage specification) 를 충족하기 위해 희생되어야 한다. 또한, 효율은 전력 백-오프 (power back-off) 에서 급격히 떨어지기 때문에, 높은 PAR 신호들을 전달할 때의 평균 효율은 피크 효율보다 훨씬 작다. 예를 들어, 50% 피크 효율을 가진 이상적인 클래스-A 전력 증폭기에 있어서, 8.3dB 의 PAR로 클리핑된 802.11g 신호에 대한 효율은 단지 7.4% 이다.
극 변조 (polar modulation) 는 선형 전력 증폭기보다 더 양호한 전력 효율을 달성하기 위한 인기있는 선택이다. 그러나, 증폭기 지연은 공급 전압의 함수이기 때문에, AM-PM 왜곡 보상이 보통 필요하다. 진보한 CMOS 프로세스들에서의 빠른 PMOS 트랜지스터들의 유용성은 RF 애플리케이션에 사용될 델타-시그마 변조된 디지털 입력을 갖는 클래스-D 전력 증폭기들을 가능하게 했다. 선형 전력 증폭기들과는 대조적으로, 이러한 타입의 전력 증폭기는 고 전력 효율과 선형성을 동시에 달성한다. 클래스-E 증폭기에 비해, 트랜지스터 드레인이 전압 스윙의 ~3.5 배 VDD를 유지해야 하는 경우, 클래스-D 전력 증폭기는 산화물 문제를 갖지 않으며 이론적으로 소정 산화물 브레이크다운 전압 (oxide breakdown voltage) 에 대해 가장 큰 전력을 전달한다.
또한, 진폭 변조는 시간 도메인에서 수행되기 때문에, 공급 변조된 극 전력 증폭기의 동일한 AM-PM 왜곡을 겪지 않는다. 그러나, 1-비트 양자화 노이즈 전력은 대역외 (out-of-band) 로 형상화되어야 하며, 여기서 그들이 외부 RF 필터에 의해 필터링되어야 하는데 이것은 비용을 추가시킬 뿐만 아니라 삽입 손실 (insertion loss) 로 인해 전력 효율을 감소시킨다. J. T. Stauth 와 S.R. Sanders 에 의한 "A 2.4GHz, 2OdBm Class-D PA with Single-Bit Digital Polar Modulation in 90nm CMOS," IEEE Custom Integrated Circuits Conference, 9월 2008년에 설명된 구현에서는, 필터 이후에도, 대역외 노이즈 플로어 (out-of-band noise floor) 가 WLAN 과 블루투스의 통상적인 공존 사양보다 여전히 30~40dB 더 높아서 동시적인 셀룰러/GPS 수신 동작을 가능하게 한다.
도 6 및 도 7은 2 개의 상이한 종래 변조 방식의 개략도를 나타낸다. 도 6은 P. van Zeijl 에 의해 "A Digital Envelope modulator for WLAN OFDM Polar Transmitter in 90 nm CMOS" JSSC 10월, 2007년에서 설명된 WLAN OFDM 극 송신기용 종래의 디지털 엔빌로프 변조기 (digital envelope modulator) 이다. 도 7은 A. Kavousian 에 의해 "A Digitally Modulated Polar CMOS PA with 20MHz Signal BW" ISSC, 2007년에서 설명된 종래의 디지털 변조된 극 CMOS 전력 증폭기이다. 이들 종래의 방식들 모두는 그들 모두가 저항에 의한 감쇠로 진폭을 변조하고, 따라서 더 작은 진폭들은 더 큰 퍼센티지의 전력 손실을 초래한다는 점에서 본질적으로 동일하다. 그 결과 발생하는 더 작은 진폭들에 대한 전력 손실의 증가는 최적에 못 미치는 전력 효율 성능을 초래한다.
양자화 노이즈의 억제는 전력 증폭기의 또 다른 중요한 측면이다. 양자화 노이즈는 ADC (analog-to-digital) 프로세스에서 양자화에 의해 도입되는 양자화 에러의 결과이다. 양자화 에러는 ADC에 대한 아날로그 입력 전압과 출력 디지털 값 사이의 에러이다. 양자화 에러가 송신기 내에서 변조되는 경우, 양자화 노이즈가 생성되고 이것은 증폭되고 송신되는 대역외 노이즈를 야기한다. 대역외 송신들은 그것들이 대역외 주파수들을 사용하는 다른 통신 시스템들에 대한 간섭을 야기할 수도 있기 때문에 바람직하지 않다.
따라서, 양자화 노이즈를 감소시킬 수 있는 전력 증폭기에 대한 필요성이 또한 존재한다.
도 1은 예시적인 실시형태에 따른 멀티-레벨 클래스-D 전력 증폭기의 단일 유닛 인스턴스 클래스-D 전력 증폭기에 커플링되는 것으로 도시된 대역통과 필터 및 저항성 부하의 블록도이다.
도 2는 예시적인 실시형태에 따른 도 1의 블록도의 예시적인 회로 레벨 개략도이다.
도 3은 도 1의 단일 유닛 인스턴스 클래스-D 전력 증폭기에 포함된 인덕터-커패시터 (LC) 네트워크의 개략도 및 전체 멀티-레벨 클래스-D 전력 증폭기 시스템에 대한 공진에서의 임피던스 반전을 도시한 대응 스미스 차트를 나타낸다.
도 4a는 증폭기 입력 신호들 온 (ON) 및 위상내 (in-phase) 양자 모두를 이용하여 동작하는 병렬 구성으로 커플링되는 2 개의 단일 유닛 인스턴스 클래스-D 전력 증폭기들을 나타낸 예시적인 실시형태이다.
도 4b는 제 1 증폭기 입력 신호 오프 (OFF) 및 제 2 증폭기 입력 신호 온 (ON) 을 가진 병렬 구성으로 커플링되는 2 개의 단일 유닛 인스턴스 클래스-D 전력 증폭기들을 나타낸 예시적인 실시형태이다.
도 5는 도 1에 나타낸 단일 유닛 인스턴스 클래스-D 전력 증폭기의 복수의 것들로 구성된 멀티-레벨 클래스-D 전력 증폭기 시스템을 사용하는 디지털 IQ 송신기의 예시적인 실시형태이다.
도 6은 제 1 종래 변조 방식의 개략도를 나타낸다.
도 7은 제 2 종래 변조 방식의 개략도를 나타낸다.
본 명세서에서 "예시적인" 이라는 용어는 "예, 예시, 또는 예증으로서 제공되는"의 의미로 사용된다. "예시적인" 것으로서 본 명세서에서 설명되는 임의의 실시형태는 다른 실시형태들에 비하여 반드시 바람직하거나 유리한 것으로서 해석될 필요는 없다.
첨부된 도면들과 관련하여 아래에서 진술된 상세한 설명은 본 발명의 예시적인 실시형태들의 설명으로서 의도된 것이며, 본 발명이 실시될 수 있는 실시형태들만을 나타내는 것으로 의도된 것이 아니다. 본 설명의 전반에 걸쳐 사용되는 용어 "예시적인" 은 "예, 예시, 또는 예증으로서 제공되는" 을 의미하며, 다른 예시적인 실시형태들에 비하여 반드시 바람직하거나 유리한 것으로서 해석될 필요는 없다. 본 상세한 설명은 본 발명의 예시적인 실시형태들의 철저한 이해를 제공하기 위한 세부사항들을 포함한다. 본 발명의 예시적인 실시형태들은 이들 세부사항들 없이도 실시될 수 있다는 것이 당업자에게는 자명할 것이다. 일부 예시들에서, 본 명세서에서 제안된 예시적인 실시형태들의 신규성을 모호하게 하는 것을 방지하기 위해서 주지의 구조 및 디바이스들은 블록도 형태로 도시하였다.
예를 들어, 클래스-D 증폭기는 온/오프 모드에서 동작하며 PWM (pulse width modulation) 방식이나 PDM (pulse density modulation) 방식으로 이용될 수 있다는 것이 잘 이해될 것이다. 입력 신호는 그것의 평균값이 그 신호의 순간 진폭 (instantaneous amplitude) 에 정비례하는 일련의 펄스들로 변환된다. 그 펄스들의 주파수는 종종 입력 신호에서의 관심 주파수보다 10배 이상 더 크다.
또한, 클래스-D 증폭기는 다른 타입의 증폭기 회로들에 비해 전력 효율에 있어서 큰 증가를 제공한다. 출력 펄스들의 고정된 증폭으로 인해, 스위칭 트랜지스터들은 선형 모드로 동작하기 보다는, 온 또는 오프로 스위칭된다. 이것은 온 상태 및 오프 상태 사이의 매우 짧은 구간 동안을 제외하고, 트랜지스터들이 겪게 되는 매우 적은 전력 소산 (power dissipation) 을 야기한다.
트랜지스터에서 소산되는 순시 전력 (instantaneous power) 은 전압과 전류의 곱 (product) 이며, 하나 또는 다른 하나는 동작 동안에 거의 항상 0 에 가깝기 때문에, 클래스-D 증폭기에서의 전력 손실은 낮다. 전력 소비에서의 이러한 감소는 감소된 회로 동작 온도 및 감소된 전력 소비를 제공한다.
클래스-D 증폭기는 아날로그 회로 또는 디지털 회로 중 어느 하나에 의해 제어될 수 있다. 디지털 제어는 양자화 노이즈로 알려진 추가적인 왜곡을 도입할 수도 있다. 양자화 노이즈는 ADC (analog-to-digital) 프로세스에서 양자화에 의해 도입되는 양자화 에러의 결과이다. 양자화 에러는 ADC에 대한 아날로그 입력 전압과 출력 디지털 값 사이의 에러이다. 양자화 에러가 송신기 내에서 변조되는 경우, 양자화 노이즈가 생성되고 이것은 증폭되고 송신되는 대역외 노이즈를 야기한다. 대역외 송신들은 그것들이 대역외 주파수들을 사용하는 다른 통신 시스템들에 대한 간섭을 야기할 수 있기 때문에 바람직하지 않다. 수동 필터링 (passive filtering) 이 양자화 노이즈를 감소시키기 위해 사용될 수도 있다.
본 명세서에서 더 상세하게 설명되는 예시적인 실시형태들에 따르면, 소망하는 주파수에서 공진하도록 튜닝된 각 커플링된 출력 단자들을 가진 복수의 클래스-D 전력 증폭기들을 구비한 클래스-D 전력 증폭기 시스템이 제공된다. 각각의 이러한 클래스-D 전력 증폭기는 이하에서 단일 유닛 인스턴스 (unit instance) 클래스-D 전력 증폭기로 보통 지칭되거나, 더 간단하게 "유닛 인스턴스"로 지칭될 것이다. 아래에서 설명되는 바와 같이, 복수의 이러한 단일 유닛 인스턴스 클래스-D 전력 증폭기들을 병렬로 결합하는 것에 의해, 증폭기 성능이 개선된다. 예시적인 실시형태에 따라 복수로 결합된 단일 유닛 인스턴스 클래스-D 전력 증폭기들의 일 예가 도 4a에 나타나 있다. 여기에서 단일 유닛 인스턴스 클래스-D 전력 증폭기들 (409 및 410) 의 출력들 각각은, 동일한 주파수에서 공진하도록 튜닝되고 함께 커플링된다.
도 1은 하나의 예시적인 실시형태에 따른 멀티-레벨 클래스-D 전력 증폭기 시스템의 단일 유닛 인스턴스 클래스-D 전력 증폭기 (또는 "유닛 인스턴스")(100) 에 커플링되는 것으로 도시된 대역통과 필터 (104) 및 (50 옴 저항기 (105) 로 나타낸) 저항성 부하의 블록도이다. 단일 유닛 인스턴스 클래스-D 전력 증폭기 (100) 는 인버터 (101), 커패시터 (102) 및 인덕터 (103) 를 포함한다. 도시된 예시적인 실시형태에서, PWM 또는 PDM 디지털 신호 입력은 소망하는 주파수에서 진동하도록 튜닝된 단일 유닛 인스턴스 클래스-D 전력 증폭기 (100) 의 입력 단자에 커플링된다. 단일 유닛 인스턴스 클래스-D 전력 증폭기 (100) 의 입력은 인버터 (101) 의 입력에 커플링된다. 인버터 (101) 의 출력은 커패시터 (102) 의 제 1 단자에 커플링된다. 커패시터 (102) 의 제 2 단자는 인덕터 (103) 의 제 1 단자에 커플링된다. 인덕터 (103) 의 제 2 단자는 신호 접지에 커플링된다. 인덕터 (103) 의 제 1 단자는 또한 단일 유닛 인스턴스 클래스-D 전력 증폭기 (100) 의 출력에 커플링된다. 단일 유닛 인스턴스 클래스-D 전력 증폭기 (100) 의 출력은 대역통과 필터 (104) 의 입력 단자에 커플링된다. 대역통과 필터 (104) 의 출력은 저항기 (105) 의 제 1 단자에 커플링된다. 저항기 (105) 의 제 2 단자는 신호 접지에 커플링된다.
도 2는 예시적인 실시형태에 따른 도 1의 블록도의 예시적인 회로 레벨 개략도를 나타낸다. 입력 전압 Vi 는 제 1 저항기 (203) 의 제 1 단자에서 수신된다. 제 1 저항기 (203) 의 제 2 단자는 커패시터 (204) 의 제 1 단자에 커플링된다. 커패시터 (204) 의 제 2 단자는 인덕터 (205) 의 제 1 단자 및 제 2 저항기 (206) 의 제 1 단자에 커플링된다. 인덕터 (205) 의 제 2 단자는 신호 접지에 커플링된다. 저항기 (206) 의 제 2 단자는 신호 접지에 커플링된다. 도 1에 도시된 인버터 (101) 는 내부 전압 소스 (202) 및 제 1 저항기 (203) 로 표현되어 있다. 커패시터 (204) 와 인덕터 (205) 로 구성된 LC 네트워크는 도 1에서의 대역통과 필터 (104) 에 대응한다. 유사하게, 저항기 (206) 는 저항기 (105)(저항 부하) 에 대응한다.
도 2에 도시된 단일 유닛 인스턴스 클래스-D 전력 증폭기 (200) 의 이득은 다음과 같이 표현될 수 있다:
Figure pct00001
등식 (1)
여기서, Vi 는 입력 전압이고, Vo 는 출력 전압이고, Ron 는 인버터 온 저항값이며 B 는 l/(wC) 와 같다.
위의 등식 1에서 나타낸 바와 같이, 단일 유닛 인스턴스 클래스-D 전력 증폭기 (200) 의 이득은, 출력 부하 전압 스윙 Vo 가 입력 전압 Vi 보다 몇 배 더 클 수 있도록 조정될 수 있다. 이러한 큰 이득은 증폭기 입력 Vi 에서의 큰 전압 스윙을 필요로 하는 것 없이, 출력 부하 Vo 에 대해 필요한 전력을 제공한다. 이러한 증폭기 입력 단자에서의 전압 스윙의 감소는 가능한 산화물 브레이크다운 (oxide breakdown) 을 방지한다. 산화물 브레이크다운은 반도체 디바이스에서의 산화막의 파괴이다. 산화물 브레이크다운은 산화막에 걸쳐 가해지는 높은 전압에 의해 야기될 수 있으며, 트랜지스터 내의 이전에 절연된 노드들 사이에서 전류가 흐를 수 있게 하는 유전체 브레이크다운을 야기한다.
등식 1은 클래스-D 증폭기에 의해 제공되는 이득에서의 선형성을 보여준다. 위에서 설명된 바와 같이, 클래스-D 증폭기는 본질적인 고 효율 성능을 갖기 때문에, 고 효율을 달성하기 위해서 선형성이 타협되거나 트레이드 오프될 필요가 없다.
단일 유닛 인스턴스 클래스-D 전력 증폭기 (200) 의 출력 임피던스는 다음과 같이 표현될 수 있다:
Figure pct00002
등식 (2)
여기서, Ron 은 인버터 (200) 의 온 저항이며 L 은 인덕터 (205) 의 인덕턴스이다.
위의 등식 2에서 나타낸 바와 같이, 단일 유닛 인스턴스 클래스-D 전력 증폭기 (200) 의 출력 임피던스는 Ron 임피던스에 대해 역비례로 관련되어 있다. 최대 전력이 부하로 전달되는 것은, 증폭기 출력 임피던스가 부하 저항과 매칭될 때 일어난다. 그러나, 고 효율을 달성하기 위해 Ron 은 임피던스 매칭을 위해 요구되는 저항값보다 더 낮은 저항값으로 설정되어야만 하기 때문에, 출력 매칭은 저 효율을 야기한다. 그러므로, 전달된 전력과 증폭기 효율 사이의 밸런스는 Ron 값 뿐만아니라 L/C 비율을 조정하는 것에 의해 제어된다.
도 3은 도 1의 단일 유닛 인스턴스 클래스-D 전력 증폭기에 포함된 인덕터-커패시터 (LC) 네트워크의 개략도 및 전체 멀티-레벨 클래스-D 전력 증폭기 시스템에 대한 공진에서의 임피던스 반전을 도시한 대응 스미스 차트를 나타낸다.
Z1 은 단일 유닛 인스턴스 클래스-D 전력 증폭기 (100) 의 출력 단자에서의 부하 임피던스이다. Z2 는 단일 유닛 인스턴스 클래스-D 전력 증폭기 (100) 의 입력 임피던스이다. 도 3은 LC 네트워크가 공진 주파수에서 동작하는 경우의 Z1 과 Z2 사이의 관계를 나타낸다. 이러한 임피던스 반전 관계 (inversion relationship) 는 다음과 같이 표현될 수 있다:
Figure pct00003
등식 (3)
여기서, B 는 1/(wC) 와 같다.
도 4a는 증폭기 입력 신호들 온 (ON) 및 위상내 (in-phase) 양자 모두를 이용하여 동작하는 병렬 구성으로 커플링되는 2 개의 단일 유닛 인스턴스 클래스-D 전력 증폭기들을 나타낸 예시적인 실시형태이다. 정의적 목적들을 위해, 이러한 방식으로 복수의 증폭기들을 병렬 구성하는 개념은 또한 "스케일링 (scaling)" 으로 지칭될 수 있다. 이러한 동작 상황을 "케이스 #1" 으로 지칭하며, 여기서 증폭기 입력 신호들 양자 모두는 온과 위상내이다. 입력 신호 1과 입력 신호 2는 양자 모두 위상내이다. 입력 신호 1은 유닛 인스턴스 (409) 의 입력 단자에 커플링된다. 유닛 인스턴스 (409) 의 입력 단자는 인버터 (400) 의 입력 단자에 커플링된다. 인버터 (400) 의 출력 단자는 커패시터 (401) 의 제 1 단자에 커플링된다. 커패시터 (401) 의 제 2 단자는 인덕터 (402) 의 제 1 단자에 커플링된다. 인덕터 (402) 의 제 2 단자는 신호 접지에 커플링된다. 커패시터 (401) 의 제 2 단자는 제 1 증폭기 유닛 인스턴스 출력 (407) 에 커플링된다. 유닛 인스턴스 출력 (407) 은 부하 저항기 (403) 의 제 1 단자에 커플링된다. 부하 저항기 (403) 의 제 2 단자는 신호 접지에 커플링된다. 입력 신호 (2) 는 유닛 인스턴스 (410) 의 입력 단자에 커플링된다. 유닛 인스턴스 (410) 의 입력 단자는 인버터 (404) 의 입력 단자에 커플링된다. 인버터 (404) 의 출력 단자는 커패시터 (405) 의 제 1 단자에 커플링된다. 커패시터 (405) 의 제 2 단자는 인덕터 (406) 의 제 1 단자에 커플링된다. 인덕터 (406) 의 제 2 단자는 신호 접지에 커플링된다. 커패시터 (405) 의 제 2 단자는 유닛 인스턴스 출력 단자 (408) 에 커플링된다. 유닛 인스턴스 출력 (408) 은 부하 저항기 (403) 의 제 1 단자에 커플링된다.
제 1 증폭기의 전력 손실은 다음과 같이 표현될 수 있다:
Figure pct00004
등식 (4)
여기서 Vi 는 입력 전압이고, Ron 은 온-저항값이며 Zi 는 다음과 같이 표현될 수 있는, LC 네트워크의 입력 임피던스이다:
Figure pct00005
등식 (5)
여기서, B = 1/(wC) 이고 RL 은 부하 저항이다.
제 2 증폭기의 전력 손실은 다음과 같이 표현될 수 있다:
Figure pct00006
등식 (6)
여기서, Vi 은 입력 전압이고, Ron 은 온 저항값이며 Zi 는 다음과 같이 표현될 수 있는, LC 네트워크의 입력 임피던스이다:
Figure pct00007
등식 (7)
여기서, B = 1/(wC) 이고 RL 은 부하 저항이다.
도 4a의 증폭기가 공진 주파수에서 동작하는 경우, 각 증폭기로부터의 출력 전력은 손실없이 결합된다. 2 개의 위상내 신호들을 결합하는 경우 각 인스턴스에서 보여진 부하 임피던스는 2배 크기가 되는 반면, 드레인에서 보여진 임피던스는 임피던스 반전으로 인해 1/2 크기가 된다. 그러므로, 더 작은 Ron 가 사용되지 않는 경우 효율이 감소한다. 또한, 한정된 스위치 온-저항으로 인한 전력 손실은 출력 전력과 함께 감소한다. 따라서, 일정한 효율에 가까운 선형 이득을 생성하는 것은, DC (direct-current) - DC (direct-current) 변환기의 사용 없이 무손실 진폭 변조를 제공한다.
도 4b는 제 1 증폭기 입력 신호 오프 (OFF) 및 제 2 증폭기 입력 신호 온 (ON) 을 가진 병렬 구성으로 커플링되는 2 개의 클래스-D 증폭기 회로들을 나타낸 예시적인 실시형태이다. 이러한 동작 상황을 "케이스 #2"로 지칭하며, 여기서 제 1 증폭기 입력 신호는 오프 (OFF) 이며 제 2 증폭기 입력 신호는 온 (ON) 이다. 입력 신호 1 은 유닛 인스턴스 (409) 의 입력 단자에 커플링된다. 유닛 인스턴스 (409) 의 입력 단자는 인버터 (400) 의 입력 단자에 커플링된다. 인버터 (400) 의 출력 단자는 커패시터 (401) 의 제 1 단자에 커플링된다. 커패시터 (401) 의 제 2 단자는 인덕터 (402) 의 제 1 단자에 커플링된다. 인덕터 (402) 의 제 2 단자는 신호 접지에 커플링된다. 커패시터 (401) 의 제 2 단자는 제 1 증폭기 유닛 인스턴스 출력 (407) 에 커플링된다. 유닛 인스턴스 출력 (407) 은 부하 저항기 (403) 의 제 1 단자에 커플링된다. 부하 저항기 (403) 의 제 2 단자는 신호 접지에 커플링된다. 입력 신호 2는 유닛 인스턴스 (410) 의 입력 단자에 커플링된다. 유닛 인스턴스 (410) 의 입력 단자는 인버터 (404) 의 입력 단자에 커플링된다. 인버터 (404) 의 출력 단자는 커패시터 (405) 의 제 1 단자에 커플링된다. 커패시터 (405) 의 제 2 단자는 인덕터 (406) 의 제 1 단자에 커플링된다. 인덕터 (406) 의 제 2 단자는 신호 접지에 커플링된다. 커패시터 (405) 의 제 2 단자는 유닛 인스턴스 출력 단자 (408) 에 커플링된다. 유닛 인스턴스 출력 (408) 은 부하 저항기 (403) 의 제 1 단자에 커플링된다.
제 1 증폭기의 전력 손실은 다음과 같이 표현될 수 있다:
Figure pct00008
등식 (8)
여기서, Vi 는 입력 전압이고, Ron 은 온-저항값이고, B = 1/(wC) 이며 RL 은 부하 저항이다.
제 2 증폭기의 전력 손실은 다음과 같이 표현될 수 있다:
Figure pct00009
등식 (9)
여기서, Vi 는 입력 전압이고, Ron 은 온 저항값이며 Zi 는 다음과 같이 표현될 수 있는, LC 네트워크의 입력 임피던스이다:
Figure pct00010
등식 (10)
여기서, B = 1/(wC) 이며 RL 은 부하 저항이다.
도 4b의 증폭기가 위상외 (out of phase) 신호들을 결합하는 중이거나 2 개의 신호들을 결합하는 중이 아닌 경우, 드레인에서 보여진 임피던스가 증가한다. 그러므로, 효율이 증가하며 신호 진폭은 떨어진다. 그러나, 결합하는 것이 좁은 주파수 대역들을 통해서만 무손실이 되도록 LC 네트워크가 튜닝될 수 있다는 것에 유의해야 한다. 이것은 각 인스턴스가 주파수들의 좁은 대역에서만 높은 임피던스를 제공하도록 행해질 수 있으며, 따라서 하나의 인스턴스가 다른 인스턴스들을 로딩 (loading) 하지 않는 것을 보장한다. 이러한 구성은 병렬로 커플링되는 많은 수의 클래스-D 증폭기들을 사용할 경우 매우 유리할 수 있다.
본 제안된 멀티-레벨 클래스-D 전력 증폭기 방식은 유효한 전압 소스 스윙을 직접적으로 감소시키는 보간법 (interpolation) 을 사용함으로써 감소된 신호 전력에 비례하는 스위치 손실의 감소를 달성한다. 따라서, 도 6 및 도 7에 나타낸 솔루션에 기초한 공급 변조 (극 변조) 와 비교할 때 전력 효율에서 이점이 있다. 무손실 전력 결합으로 인해, 각 클래스-D 엘리먼트에서의 스위치의 전력 손실은 전달된 전력에 비례하게 되며, 스위칭-모드 전력 증폭기들의 극 변조와 비교할 때 전력 백-오프 (back-off) 에서 전력 효율을 향상시킨다.
그러나, LC 공진 회로 내 대형 커패시터들의 사용은 CV2 전력 손실을 도입한다. 커패시턴스 대 인덕턴스 (C/L) 비율이 증가함에 따라 CV2 전력 손실은 증가한다. CV2 전력 손실은 C/L 비율의 배가 (doubling) 마다 3dB 로 증가하지만, 전달되는 전력 손실은 C/L 비율의 배가마다 6dB 로 감소하기 때문에, 이러한 전력 손실은 전술한 전달되는 전력의 증가에 의해 보상되는 것보다 더 크다. C/L 비율을 증가시키는 것은 CV2 손실로 인해서, 및 특히 전달되는 전력에 비례하는 스위치 손실로 인해서 더 적은 퍼센티지의 전력 손실을 야기한다. 마지막으로, 증폭기는 전달되는 전력을 통해 일정한 효율에 접근한다.
도 5는 도 1에 나타낸 단일 유닛 인스턴스 클래스-D 전력 증폭기의 복수의 것들로 구성된 멀티-레벨 클래스-D 전력 증폭기 시스템을 사용하는 디지털 IQ 송신기의 예시적인 실시형태이다.
기저대역 프로세서 (Baseband processor; 500) 는 위상내 (in-phase)(I) 및 쿼드러처 (quadrature)(Q) 데이터를 발생시킨다. I 및 Q 데이터는 보간기들(interpolators)/시그마-델타 변조기들 (501 및 502) 에 각각 커플링된다. 각 보간기/시그마-델타 변조기 (501 및 502) 의 출력은 각각의 디지털 믹서 (503 및 504) 의 출력에 각각 커플링된다. 분배기 (525) 는 보간기들/시그마-델타 변조기들 (501, 502), 디지털 믹서들 (503, 504) 및 지연 플립 플롭들에 대해 클럭 신호를 제공한다. 각 디지털 믹서 (503 및 504) 의 MSB (most significant byte) 출력은 DFF (delay flip flop) 회로들 (505 및 510)에 각각 커플링된다. 각 디지털 믹서 (503 및 504) 의 LSB (least significant byte) 출력은 4 개의 상이한 DFF 회로들 (506-509 및 511-514) 에 각각 커플링된다. DFF (505) 의 출력은, 병렬로 커플링되어 있으며 그 각각이 직렬 구성의 커패시터에 커플링된 인버터로 구성되는, 15 개의 유닛 인스턴스들 (515) 에 커플링된다. DFF (510) 의 출력은, 병렬로 커플링되어 있으며 그 각각이 직렬 구성의 커패시터에 커플링된 인버터로 구성되는, 15 개의 유닛 인스턴스들 (520) 에 커플링된다. 각 LSB DFF 회로 (506-509 및 511-514) 의 출력은, 직렬 구성으로 커패시터에 커플링된 인버터로 구성된 단일 유닛 인스턴스에 차례로 커플링된다. 모든 유닛 인스턴스들의 출력들은 인덕터 (526) 의 제 1 단자에 커플링된다. 인덕터 (526) 의 제 2 단자는 커패시터 (527) 의 제 1 단자에 커플링된다. 커패시터 (527) 의 제 2 단자는 신호 접지에 커플링된다. 인덕터 (526) 의 제 1 단자는 커패시터 (528) 의 제 1 단자에 커플링된다. 커패시터 (528) 의 제 2 단자는 신호 접지에 커플링된다.
각 MSB 에 대한 15 개 유닛 인스턴스들 (515, 520) 은 공진 주파수에서 전력 손실의 감소를 제공하며, 따라서 효율을 향상시킨다. 두번째로, 클래스-D 증폭기에서 사용되는 엘리먼트들의 수를 증가시키는 것은 양자화 노이즈의 감소를 허용하고, 이것은 소망하는 개선된 대역외 방출 성능 (out-of-band emission performance) 을 제공한다. 개선된 대역외 방출 성능은 외부 필터들을 사용함 없이 공존 방출 사양들 (co-existence emission specifications) 을 준수하는 것을 허용한다. 외부 필터들의 제거는 재료 비용 및 디바이스 크기의 증가 (build) 를 감소시킨다.
각 I 및 Q LSB 에 대한 유닛 인스턴스들은 손실없이 결합된다. 예를 들어, DFF (506) 에 의해 클록킹된 (clocked) LSB 는 동일한 공진 주파수로 튜닝된 유닛 인스턴스에 커플링되며, 상기 유닛 인스턴스는 DFF (511) 에 커플링된다. 그러므로, 더욱더 효율을 개선하고, 양자화 노이즈를 감소시킨다. 커패시터 (527) 및 인덕터 (526) 는 1.2GHz 에서 노치 필터를 생성함으로써 셀룰러 대역 주파수들에서의 감쇠를 개선할 뿐만 아니라 이미지 신호를 필터링한다. 프로세스 튜닝 회로 (530) 는 인덕터 (526) 의 제 1 단자에 커플링된다. 프로세스 튜닝 회로는 스위치 (529) 와 직렬 결합의 커패시터 (528) 를 포함한다. 프로세스 튜닝 회로 (530) 는 프로세스가 큰 커패시턴스 변화를 가진 경우이다.
당업자는 다양한 서로 다른 기술들 및 기법들 중 임의의 기술 또는 기법을 이용하여 정보 및 신호를 나타낼 수도 있음을 알 수 있다. 예를 들어, 상기의 설명 전반에 걸쳐 참조될 수도 있는 데이터, 명령, 커맨드 (commands), 정보, 신호, 비트, 심볼, 및 칩은 전압, 전류, 전자기파, 자계 또는 자성 입자, 광계 또는 광자, 또는 이들의 임의의 조합으로 나타낼 수도 있다.
또한, 당업자는 여기에서 개시된 실시형태들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 회로들, 및 알고리즘 단계들을 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이들의 조합으로 구현할 수도 있음을 알 수 있다. 하드웨어와 소프트웨어의 이러한 대체 가능성을 분명히 설명하기 위하여, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들 및 단계들을 주로 그들의 기능의 관점에서 상술하였다. 그러한 기능이 하드웨어로 구현될지 소프트웨어로 구현될지는 전체 시스템에 부과된 특정한 애플리케이션 및 설계 제약조건들에 의존한다. 당업자는 설명된 기능을 각각의 특정한 애플리케이션에 대하여 다양한 방식으로 구현할 수도 있지만, 그러한 구현의 결정이 본 발명의 예시적인 실시형태들의 범위를 벗어나도록 하는 것으로 해석하지는 않아야 한다.
여기에서 개시된 실시형태들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 회로들은 범용 프로세서, 디지털 신호 프로세서 (DSP), 주문형 집적회로 (ASIC), 필드 프로그래머블 게이트 어레이 (FPGA), 또는 기타 프로그래머블 로직 디바이스, 별도의 게이트 또는 트랜지스터 로직, 별도의 하드웨어 컴포넌트들, 또는 여기서 설명된 기능을 수행하도록 설계된 이들의 임의의 결합으로 구현 또는 수행될 수도 있다. 범용 프로세서는 마이크로프로세서일 수도 있지만, 다른 방법으로, 그 프로세서는 임의의 종래 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수도 있다. 또한, 프로세서는 컴퓨팅 디바이스들의 결합, 예를 들어, DSP 와 마이크로프로세서의 결합, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로프로세서들 또는 임의의 기타 다른 구성물로 구현될 수도 있다.
여기에 개시된 실시형태들과 관련하여 설명된 방법 또는 알고리즘의 단계는 프로세서에 의해 실행되는 하드웨어에 의해 직접 구현될 수도 있고, 프로세서에 의해 실행되는 소프트웨어 모듈로 구현될 수도 있고, 또는 그 2 개의 결합으로 구현될 수도 있다. 소프트웨어 모듈은 RAM (Random Access Memory), 플래시 메모리, ROM (Read Only Memory), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable Programmable ROM), 레지스터, 하드 디스크, 착탈형 디스크, CD-ROM, 또는 당업계에 알려진 임의의 다른 형태의 저장 매체에 상주할 수도 있다. 예시적인 저장 매체는 프로세서에 커플링되며, 그 프로세서는 저장 매체로부터 정보를 판독할 수 있고 저장 매체에 정보를 기입할 수 있다. 다른 방법으로, 저장 매체는 프로세서와 일체형일 수도 있다. 프로세서 및 저장 매체는 ASIC 내에 상주할 수도 있다. ASIC는 사용자 단말기 내에 상주할 수도 있다. 다른 방법으로, 프로세서 및 저장 매체는 사용자 단말기 내에 개별 컴포넌트로서 상주할 수도 있다.
하나 이상의 예시적인 실시형태에서, 설명된 기능들은 하드웨어, 소프트웨어 펌웨어 또는 이들의 임의의 조합으로 구현될 수도 있다. 소프트웨어로 구현되면, 기능들은 컴퓨터-판독가능 매체 상에서 하나 이상의 명령들 또는 코드로 저장될 수도 있고 이를 통해 송신될 수도 있다. 컴퓨터-판독가능 매체는 컴퓨터 저장 매체, 및 하나의 장소로부터 다른 장소로 컴퓨터 프로그램의 이송을 용이하게 하는 임의의 매체를 포함하는 통신 매체 모두를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 가용 매체일 수도 있다. 한정이 아닌 예시로서, 이러한 컴퓨터-판독가능 매체는 RAM, ROM, EEPROM, CD-ROM 또는 기타 광학 디스크 저장 매체, 자기 디스크 저장 매체 또는 기타 자기 저장 디바이스, 또는 원하는 프로그램 코드를 컴퓨터에 의해 액세스가능한 명령들 또는 데이터 구조들의 형태로 반송하거나 저장하는데 이용될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 접속이 컴퓨터-판독가능 매체로 적절하게 지칭된다. 예를 들어, 동축 케이블, 광섬유 케이블, 트위스트 쌍, 디지털 가입자 라인 (DSL), 또는 적외선, 무선 및 전자파와 같은 무선 기술을 이용하여 소프트웨어가 웹사이트, 서버 또는 기타 원격 소스로부터 송신되면, 그 동축 케이블, 광섬유 케이블, 트위스트 쌍, DSL, 또는 적외선, 무선 및 전자파와 같은 무선 기술이 매체의 정의에 포함된다. 여기서 사용되는 바와 같이, 디스크 (disk) 및 디스크 (disc) 는 컴팩트 디스크 (CD), 레이져 디스크, 광 디스크, DVD, 플로피 디스크 및 블루 레이 디스크를 포함하며, 여기서 디스크 (disk) 는 통상적으로 데이터를 자기적으로 재생성하는 한편, 디스크는 (disc) 는 레이져를 이용하여 데이터를 광학적으로 재생성한다. 또한, 전술한 매체들의 조합이 컴퓨터-판독가능 매체의 범주 내에 포함될 것이다.
개시되어 있는 예시적인 실시형태들에 대한 이전의 설명은 당업자로 하여금 본 발명을 제조 또는 이용할 수 있도록 제공된다. 당업자는 이들 예시적인 실시형태에 대한 다양한 변형들을 명백히 알 수 있으며, 여기에서 정의된 일반적인 원리들은 본 발명의 사상 또는 범위를 벗어나지 않고도 다른 실시형태들에 적용될 수도 있다. 따라서, 본 발명은 여기에서 나타낸 실시형태들에 제한되는 것으로 의도되는 것이 아니며, 여기에서 개시된 원리 및 신규한 특징들과 부합하는 최광의 범위를 부여하려는 것이다.

Claims (27)

  1. 제 1 입력에 커플링되는 제 1 전력 증폭기; 및
    제 2 입력에 커플링되고 또한 상기 제 1 전력 증폭기에 커플링된 제 2 전력 증폭기를 포함하고,
    상기 제 1 전력 증폭기 및 상기 제 2 전력 증폭기의 각각의 출력은 공통 주파수에서 공진하는, 디바이스.
  2. 제 1 항에 있어서,
    상기 전력 증폭기들은 클래스-D 전력 증폭기들이며 선형 회로를 형성하도록 스케일링된 (scaled), 디바이스.
  3. 제 2 항에 있어서,
    상기 클래스-D 전력 증폭기들은 하나 보다 많은 엘리먼트를 포함하는, 디바이스.
  4. 제 2 항에 있어서,
    상기 클래스-D 전력 증폭기들은 커패시터 및 인덕터를 포함하는, 디바이스.
  5. 제 4 항에 있어서,
    상기 커패시터는 직렬 구성으로 커플링되는, 디바이스.
  6. 제 5 항에 있어서,
    상기 인덕터는 션트 (shunt) 구성으로 커플링되는, 디바이스.
  7. 제 2 항에 있어서,
    적어도 2 개의 상기 클래스-D 전력 증폭기들의 각각에 대한 상기 제 1 입력 및 상기 제 2 입력은 펄스 폭 변조된 신호인, 디바이스.
  8. 제 2 항에 있어서,
    적어도 2 개의 상기 클래스-D 전력 증폭기들의 각각에 대한 상기 입력은 펄스 밀도 변조된 신호인, 디바이스.
  9. 제 1 항에 있어서,
    각 전력 증폭기의 출력에 커플링되고, 또한 스위치와 직렬로 커플링된 커패시터로 구성되는 프로세스 튜닝 회로를 더 포함하는, 디바이스.
  10. 제 1 입력에 커플링되는 전력 증폭기들의 제 1 세트를 포함하는 제 1 그룹;
    제 2 입력에 커플링되는 전력 증폭기들의 제 2 세트를 포함하는 제 2 그룹을 포함하고,
    상기 제 1 그룹 및 상기 제 2 그룹은 서로 커플링되고, 상기 전력 증폭기들의 제 1 세트 및 상기 전력 증폭기들의 제 2 세트의 각각의 출력들은 공통 주파수에서 공진하는, 디바이스.
  11. 제 10 항에 있어서,
    상기 전력 증폭기들의 제 1 세트 및 상기 전력 증폭기들의 제 2 세트는 클래스-D 전력 증폭기들이며 선형 회로를 형성하도록 스케일링된 (scaled), 디바이스.
  12. 제 11 항에 있어서,
    상기 클래스-D 전력 증폭기들은 하나 보다 많은 엘리먼트를 포함하는, 디바이스.
  13. 제 12 항에 있어서,
    상기 클래스-D 전력 증폭기들은 직렬 구성으로 커플링된 커패시터를 포함하는, 디바이스.
  14. 제 12 항에 있어서,
    각각의 클래스-D 전력 증폭기의 출력은 션트 (shunt) 구성으로 단일의 인덕터에 커플링되는, 디바이스.
  15. 제 11 항에 있어서,
    각각의 클래스-D 전력 증폭기에 대한 입력은 펄스 폭 변조된 신호인, 디바이스.
  16. 제 11 항에 있어서,
    각각의 클래스-D 전력 증폭기에 대한 입력은 펄스 밀도 변조된 신호인, 디바이스.
  17. 제 10 항에 있어서,
    각 전력 증폭기의 출력에 커플링되고, 또한 스위치와 직렬로 커플링된 커패시터로 구성되는 프로세스 튜닝 회로를 더 포함하는, 디바이스.
  18. 무선 통신 디바이스에서의 사용을 위한 멀티-비트 클래스-D 전력 증폭기 시스템으로서,
    클래스-D 전력 증폭기들의 제 1 세트; 및
    상기 클래스-D 전력 증폭기들의 제 1 세트에 커플링된 클래스-D 전력 증폭기들의 제 2 세트를 포함하고,
    상기 클래스-D 전력 증폭기들의 제 1 세트 및 상기 클래스-D 전력 증폭기들의 제 2 세트의 각각의 출력들은 공통 주파수에서 공진하는, 무선 통신 디바이스에서의 사용을 위한 멀티-비트 클래스-D 전력 증폭기 시스템.
  19. 제 18 항에 있어서,
    상기 클래스-D 전력 증폭기들은 직렬 구성으로 커플링된 커패시터를 포함하는, 무선 통신 디바이스에서의 사용을 위한 멀티-비트 클래스-D 전력 증폭기 시스템.
  20. 제 18 항에 있어서,
    각각의 클래스-D 전력 증폭기의 출력은 션트 (shunt) 구성으로 단일의 인덕터에 커플링되는, 무선 통신 디바이스에서의 사용을 위한 멀티-비트 클래스-D 전력 증폭기 시스템.
  21. 제 18 항에 있어서,
    각각의 클래스-D 전력 증폭기에 대한 입력은 펄스 폭 변조된 신호인, 무선 통신 디바이스에서의 사용을 위한 멀티-비트 클래스-D 전력 증폭기 시스템.
  22. 제 18 항에 있어서,
    각각의 클래스-D 전력 증폭기에 대한 입력은 펄스 밀도 변조된 신호인, 무선 통신 디바이스에서의 사용을 위한 멀티-비트 클래스-D 전력 증폭기 시스템.
  23. 제 18 항에 있어서,
    각각의 클래스-D 전력 증폭기의 출력에 커플링되고, 또한 스위치와 직렬로 커플링된 커패시터로 구성되는 프로세스 튜닝 회로를 더 포함하는, 무선 통신 디바이스에서의 사용을 위한 멀티-비트 클래스-D 전력 증폭기 시스템.
  24. 입력 신호를 증폭시키기 위한 제 1 수단; 및
    상기 입력 신호를 증폭시키기 위한 제 2 수단을 포함하고,
    상기 제 1 수단 및 상기 제 2 수단의 각각의 출력은 공통 주파수에서 공진하는, 디바이스.
  25. 무선 통신 디바이스에서의 사용을 위한 멀티-비트 클래스-D 전력 증폭기 시스템으로서,
    제 1 입력 신호를 증폭시키고 또한 클래스-D 전력 증폭기들의 제 1 세트를 포함하는 제 1 수단; 및
    제 2 입력 신호를 증폭시키고 또한 클래스-D 전력 증폭기들의 제 2 세트를 포함하는 제 2 수단을 포함하고,
    상기 클래스-D 전력 증폭기들의 제 1 세트 및 상기 클래스-D 전력 증폭기들의 제 2 세트의 각각의 출력들은 공통 주파수에서 공진하는, 무선 통신 디바이스에서의 사용을 위한 멀티-비트 클래스-D 전력 증폭기 시스템.
  26. 제 1 입력에 커플링되는 제 1 클래스-D 전력 증폭기; 및
    제 2 입력에 커플링되고 병렬 구성으로 상기 제 1 클래스-D 전력 증폭기에 커플링되어 선형 회로를 형성하는 제 2 클래스-D 전력 증폭기를 포함하고,
    상기 제 1 클래스-D 전력 증폭기 및 상기 제 2 클래스-D 전력 증폭기의 각각의 출력들은 공통 주파수에서 공진하는, 디바이스.
  27. 제 1 클래스-D 전력 증폭기;
    상기 제 1 클래스-D 전력 증폭기에 스케일링 방식 (scaling fashion) 으로 커플링되어 선형 회로를 형성하는 제 2 클래스-D 전력 증폭기를 포함하고,
    상기 제 1 클래스-D 전력 증폭기 및 상기 제 2 클래스-D 전력 증폭기의 각각의 출력들은 공통 주파수에서 공진하는, 디바이스.
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