JPH09181543A - 増幅器 - Google Patents
増幅器Info
- Publication number
- JPH09181543A JPH09181543A JP7334398A JP33439895A JPH09181543A JP H09181543 A JPH09181543 A JP H09181543A JP 7334398 A JP7334398 A JP 7334398A JP 33439895 A JP33439895 A JP 33439895A JP H09181543 A JPH09181543 A JP H09181543A
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- JP
- Japan
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- channel fet
- fet
- channel
- input terminal
- amplifier
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【課題】 特にＩＣカード等のように電源が限定されて
おり、電源数が少ない携帯端末に用いる単電源でかつ効
率が高い増幅器を提供することを目的とする。 【解決手段】 ＦＥＴ１とＦＥＴ２を直列に接続した第
１組の回路と、ＦＥＴ３とＦＥＴ４を直列に接続した第
２組の回路とを、電源線とアース線との間に挿入し、接
続点９と接続点１０との間に直列共振回路５を挿入し、
端子７に入力信号を印加し、入力端子７の信号を反転回
路６で反転して端子８に印加して直列共振回路５を駆動
する。この構成によると、単電源でありながら電流のバ
ランスが良く、また電源電圧の約２倍の電圧で共振回路
を駆動させることのできる、電源効率の非常によい優れ
た増幅器を実現できる。
おり、電源数が少ない携帯端末に用いる単電源でかつ効
率が高い増幅器を提供することを目的とする。 【解決手段】 ＦＥＴ１とＦＥＴ２を直列に接続した第
１組の回路と、ＦＥＴ３とＦＥＴ４を直列に接続した第
２組の回路とを、電源線とアース線との間に挿入し、接
続点９と接続点１０との間に直列共振回路５を挿入し、
端子７に入力信号を印加し、入力端子７の信号を反転回
路６で反転して端子８に印加して直列共振回路５を駆動
する。この構成によると、単電源でありながら電流のバ
ランスが良く、また電源電圧の約２倍の電圧で共振回路
を駆動させることのできる、電源効率の非常によい優れ
た増幅器を実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は各種通信機において
ＰＳＫ信号の出力回路などに用いられる増幅器に関する
ものである。
ＰＳＫ信号の出力回路などに用いられる増幅器に関する
ものである。
【０００２】
【従来の技術】ＰＳＫ変調は、データの変化点を搬送波
の位相の変化として信号を送る変調方式であり、他のＡ
ＳＫあるいはＦＳＫという変調方式に比較し、高速伝
送，耐ノイズ性に優れた方式である。このＰＳＫ信号を
電波として出力するためには、直列共振回路に電流を供
給する出力回路が必要である。
の位相の変化として信号を送る変調方式であり、他のＡ
ＳＫあるいはＦＳＫという変調方式に比較し、高速伝
送，耐ノイズ性に優れた方式である。このＰＳＫ信号を
電波として出力するためには、直列共振回路に電流を供
給する出力回路が必要である。
【０００３】以下、ＰＳＫ変調方式の出力回路における
従来の増幅器について説明する。図４は従来の増幅器
で、単電源のＤ級増幅器を示している。図４において、
２１はＰチャンネルＦＥＴ、２２はＮチャンネルＦＥ
Ｔ、２３は入力端子、２４は直列共振回路である。
従来の増幅器について説明する。図４は従来の増幅器
で、単電源のＤ級増幅器を示している。図４において、
２１はＰチャンネルＦＥＴ、２２はＮチャンネルＦＥ
Ｔ、２３は入力端子、２４は直列共振回路である。
【０００４】ＰチャンネルＦＥＴ２１とＮチャンネルＦ
ＥＴ２２のゲートは共通接続されて入力端子２３を構成
し、ＰチャンネルＦＥＴ２１とＮチャンネルＦＥＴ２２
の接続点は直列共振回路２４の一方の端子に接続され、
直列共振回路２４の他方の端子はアースされている。
ＥＴ２２のゲートは共通接続されて入力端子２３を構成
し、ＰチャンネルＦＥＴ２１とＮチャンネルＦＥＴ２２
の接続点は直列共振回路２４の一方の端子に接続され、
直列共振回路２４の他方の端子はアースされている。
【０００５】以上のように構成された従来の増幅器の動
作を以下に説明する。ＰＳＫ変調された入力信号は入力
端子２３から各ＦＥＴのゲートに入力される。入力信号
が“Ｈ”レベルの時はＰチャンネルＦＥＴ２１がオンし
てＮチャンネルＦＥＴ２２がオフするため、直列共振回
路２４には電源線Ｖccから電圧が供給される。逆に、入
力信号が“Ｌ”レベルの時はＰチャンネルＦＥＴ２１が
オフでＮチャンネルＦＥＴ２２がオンするため、直列共
振回路２４に蓄積された電荷がＮチャンネルＦＥＴ２２
を通してアース線に放出される。
作を以下に説明する。ＰＳＫ変調された入力信号は入力
端子２３から各ＦＥＴのゲートに入力される。入力信号
が“Ｈ”レベルの時はＰチャンネルＦＥＴ２１がオンし
てＮチャンネルＦＥＴ２２がオフするため、直列共振回
路２４には電源線Ｖccから電圧が供給される。逆に、入
力信号が“Ｌ”レベルの時はＰチャンネルＦＥＴ２１が
オフでＮチャンネルＦＥＴ２２がオンするため、直列共
振回路２４に蓄積された電荷がＮチャンネルＦＥＴ２２
を通してアース線に放出される。
【０００６】このようにして直列共振回路２４に振動エ
ネルギーを与え、直列共振回路２４を構成するコイルよ
り電磁波を出力する。図５は従来の増幅器で、両電源の
Ｄ級増幅器を示している。図４の単電源のＤ級増幅器と
違うところは、ＮチャンネルＦＥＴ２２のソースがマイ
ナス電源−Ｖccに接続されているところである。また、
ＰチャンネルＦＥＴとＮチャンネルＦＥＴからなる出力
回路をドライブするためには、ＴＴＬレベルでは不可能
なため、電圧増幅器２５が必要となる。その他の動作は
単電源の場合と同じである。
ネルギーを与え、直列共振回路２４を構成するコイルよ
り電磁波を出力する。図５は従来の増幅器で、両電源の
Ｄ級増幅器を示している。図４の単電源のＤ級増幅器と
違うところは、ＮチャンネルＦＥＴ２２のソースがマイ
ナス電源−Ｖccに接続されているところである。また、
ＰチャンネルＦＥＴとＮチャンネルＦＥＴからなる出力
回路をドライブするためには、ＴＴＬレベルでは不可能
なため、電圧増幅器２５が必要となる。その他の動作は
単電源の場合と同じである。
【０００７】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、たとえば単電源の場合は常に電源から電
流の供給を受けるわけではないので電流のバランスおよ
び効率が悪く、大電流を流そうとすると別電源が必要と
なる。
来の構成では、たとえば単電源の場合は常に電源から電
流の供給を受けるわけではないので電流のバランスおよ
び効率が悪く、大電流を流そうとすると別電源が必要と
なる。
【０００８】また両電源の場合では、入力信号のレベル
がが“Ｈ”の時も“Ｌ”の時も電源線から電流が供給さ
れるためバランスがよく、かつ効率は良くなるものの、
マイナス電源が必要となり、さらにＦＥＴをドライブす
るために電圧増幅器２５が必要となる。
がが“Ｈ”の時も“Ｌ”の時も電源線から電流が供給さ
れるためバランスがよく、かつ効率は良くなるものの、
マイナス電源が必要となり、さらにＦＥＴをドライブす
るために電圧増幅器２５が必要となる。
【０００９】本発明は上記従来の課題を解決するもの
で、特にＩＣカード等のように電源が限定されており、
電源数が少ない携帯端末に用いる単電源でかつ効率が高
い増幅器を提供することを目的とする。
で、特にＩＣカード等のように電源が限定されており、
電源数が少ない携帯端末に用いる単電源でかつ効率が高
い増幅器を提供することを目的とする。
【００１０】
【課題を解決するための手段】この目的を達成するため
に本発明の増幅器は、第１のＰチャンネルＦＥＴと第１
のＮチャンネルＦＥＴを直列に接続した第１組の回路
と、第２のＰチャンネルＦＥＴと第２のＮチャンネルＦ
ＥＴを直列に接続した第２組の回路とを、電源線とアー
ス線との間に挿入し、第１組の第１のＰチャンネルＦＥ
Ｔと第１のＮチャンネルＦＥＴとの接続点と、第２組の
第２のＰチャンネルＦＥＴと第２のＮチャンネルＦＥＴ
との接続点との両接続点間にコンデンサとコイルからな
る直列共振回路を挿入し、第１組の両ＦＥＴのゲートを
共通接続して第１の入力端子とし、第２組の両ＦＥＴの
ゲートを共通接続して第２の入力端子とし、かつ第２の
入力端子に第１の入力端子に入力される信号の反転信号
を入力するための反転回路を備えた構成を有している。
に本発明の増幅器は、第１のＰチャンネルＦＥＴと第１
のＮチャンネルＦＥＴを直列に接続した第１組の回路
と、第２のＰチャンネルＦＥＴと第２のＮチャンネルＦ
ＥＴを直列に接続した第２組の回路とを、電源線とアー
ス線との間に挿入し、第１組の第１のＰチャンネルＦＥ
Ｔと第１のＮチャンネルＦＥＴとの接続点と、第２組の
第２のＰチャンネルＦＥＴと第２のＮチャンネルＦＥＴ
との接続点との両接続点間にコンデンサとコイルからな
る直列共振回路を挿入し、第１組の両ＦＥＴのゲートを
共通接続して第１の入力端子とし、第２組の両ＦＥＴの
ゲートを共通接続して第２の入力端子とし、かつ第２の
入力端子に第１の入力端子に入力される信号の反転信号
を入力するための反転回路を備えた構成を有している。
【００１１】この構成により、ＴＴＬレベルで駆動で
き、単電源でありながらＦＥＴのオン時もオフ時も電源
線より電流を供給するために電流のバランスがよく、か
つ効率の高い増幅器を実現できる。
き、単電源でありながらＦＥＴのオン時もオフ時も電源
線より電流を供給するために電流のバランスがよく、か
つ効率の高い増幅器を実現できる。
【００１２】
【発明の実施の形態】以下、本発明の各実施の形態を図
１〜図３に基づいて説明する。 〔第１の実施の形態〕図１と図２は〔第１の実施の形
態〕を示す。
１〜図３に基づいて説明する。 〔第１の実施の形態〕図１と図２は〔第１の実施の形
態〕を示す。
【００１３】図１に示す単電源Ｄ級増幅器は、第１のＰ
チャンネルＦＥＴ１と、第１のＮチャンネルＦＥＴ２
と、第２のＰチャンネルＦＥＴ３と、第２のＮチャンネ
ルＦＥＴ４と、コンデンサとコイルからなる直列共振回
路５と、インバータ６とで構成されている。
チャンネルＦＥＴ１と、第１のＮチャンネルＦＥＴ２
と、第２のＰチャンネルＦＥＴ３と、第２のＮチャンネ
ルＦＥＴ４と、コンデンサとコイルからなる直列共振回
路５と、インバータ６とで構成されている。
【００１４】第１の入力端子７に図２に示すＰＳＫ変調
されたデジタル信号１１（以下、ＰＳＫ信号１１と称
す）を入力する。ＰＳＫ信号１１が“Ｈ”の時は第１の
ＰチャンネルＦＥＴ１と第２のＮチャンネルＦＥＴ４が
オンし、第２のＰチャンネルＦＥＴ３と第１のＮチャン
ネルＦＥＴ２がオフとなる。したがって、電流１２は第
１のＰチャンネルＦＥＴ１，直列共振回路５，第２のＮ
チャンネルＦＥＴ４の順に流れる。
されたデジタル信号１１（以下、ＰＳＫ信号１１と称
す）を入力する。ＰＳＫ信号１１が“Ｈ”の時は第１の
ＰチャンネルＦＥＴ１と第２のＮチャンネルＦＥＴ４が
オンし、第２のＰチャンネルＦＥＴ３と第１のＮチャン
ネルＦＥＴ２がオフとなる。したがって、電流１２は第
１のＰチャンネルＦＥＴ１，直列共振回路５，第２のＮ
チャンネルＦＥＴ４の順に流れる。
【００１５】また、ＰＳＫ信号１１が“Ｌ”の時は第２
のＰチャンネルＦＥＴ３と第１のＮチャンネルＦＥＴ２
がオンし、第１のＰチャンネルＦＥＴ１と第２のＮチャ
ンネルＦＥＴ４がオフとなる。したがって、電流１３は
第２のＰチャンネルＦＥＴ３、直列共振回路５、第１の
ＮチャンネルＦＥＴ２の順に流れる。
のＰチャンネルＦＥＴ３と第１のＮチャンネルＦＥＴ２
がオンし、第１のＰチャンネルＦＥＴ１と第２のＮチャ
ンネルＦＥＴ４がオフとなる。したがって、電流１３は
第２のＰチャンネルＦＥＴ３、直列共振回路５、第１の
ＮチャンネルＦＥＴ２の順に流れる。
【００１６】このようにして、直列共振回路５にはＰＳ
Ｋ信号１１が“Ｈ”の時も“Ｌ”の時も電源線Ｖccから
電流が供給されるために電流のバランスがよく、また電
流１２および電流１３を合成した合成電流１４〔図２参
照〕が直列共振回路５に流れるため、電源電圧の２倍の
電圧で直列共振回路５を駆動させていることになり、効
率が理論的には１００％となる。
Ｋ信号１１が“Ｈ”の時も“Ｌ”の時も電源線Ｖccから
電流が供給されるために電流のバランスがよく、また電
流１２および電流１３を合成した合成電流１４〔図２参
照〕が直列共振回路５に流れるため、電源電圧の２倍の
電圧で直列共振回路５を駆動させていることになり、効
率が理論的には１００％となる。
【００１７】なお、直列共振回路５には、高周波成分が
取り除かれた基本波成分のみが正弦波電流として合成電
流１４のように流れる。ただし、信号の変化点では電流
の慣性により実際には現実合成電流１５〔図２参照〕の
ように電流は連続波形となるが、変化点では振幅が小さ
くなる。
取り除かれた基本波成分のみが正弦波電流として合成電
流１４のように流れる。ただし、信号の変化点では電流
の慣性により実際には現実合成電流１５〔図２参照〕の
ように電流は連続波形となるが、変化点では振幅が小さ
くなる。
【００１８】〔第２の実施の形態〕図３は〔第２の実施
の形態〕の単電源Ｄ級増幅器を示す。この〔第２の実施
の形態〕も基本的には〔第１の実施の形態〕と同じであ
り、異なる点について説明する。
の形態〕の単電源Ｄ級増幅器を示す。この〔第２の実施
の形態〕も基本的には〔第１の実施の形態〕と同じであ
り、異なる点について説明する。
【００１９】〔第１の実施の形態〕では４つのＦＥＴ
１，２，３，４が同時にスイッチングするため、その遷
移点では４つのＦＥＴが同時にオンになる可能性があ
る。その場合はすべてのＦＥＴに貫通電流が流れ、消費
電流が増え、その結果、ＦＥＴが劣化する危険性があ
る。
１，２，３，４が同時にスイッチングするため、その遷
移点では４つのＦＥＴが同時にオンになる可能性があ
る。その場合はすべてのＦＥＴに貫通電流が流れ、消費
電流が増え、その結果、ＦＥＴが劣化する危険性があ
る。
【００２０】その貫通電流を防ぐために、〔第２の実施
の形態〕では第１の接続点９と第１のＰチャンネルＦＥ
Ｔ１と第１のＮチャンネルＦＥＴ２と間にそれぞれ抵抗
器１６ａ，１６ｂを挿入し、第２の接続点１０と第２の
ＰチャンネルＦＥＴ３と第２のＮチャンネルＦＥＴ４と
間にそれぞれ抵抗器１７ａ，１７ｂをそれぞれ挿入して
いる。
の形態〕では第１の接続点９と第１のＰチャンネルＦＥ
Ｔ１と第１のＮチャンネルＦＥＴ２と間にそれぞれ抵抗
器１６ａ，１６ｂを挿入し、第２の接続点１０と第２の
ＰチャンネルＦＥＴ３と第２のＮチャンネルＦＥＴ４と
間にそれぞれ抵抗器１７ａ，１７ｂをそれぞれ挿入して
いる。
【００２１】このように抵抗器１６ａ，１６ｂ，１７
ａ，１７ｂを挿入することにより、貫通電流を防止する
ことができ、かつ低消費電力化、高信頼性を実現でき
る。なお、４個の抵抗器１６ａ，１６ｂ，１７ａ，１７
ｂの値はほぼ等しいことが望ましいが、これ以外にも次
のような組み合わせが可能である。
ａ，１７ｂを挿入することにより、貫通電流を防止する
ことができ、かつ低消費電力化、高信頼性を実現でき
る。なお、４個の抵抗器１６ａ，１６ｂ，１７ａ，１７
ｂの値はほぼ等しいことが望ましいが、これ以外にも次
のような組み合わせが可能である。
【００２２】抵抗器１６ａ，１７ａのみ、または抵抗器
１６ｂ，１７ｂのみを挿入してもよい。いずれの場合
も、ＦＥＴ間には必ず抵抗器が挿入されていることにな
り、貫通電流を低減することができる。
１６ｂ，１７ｂのみを挿入してもよい。いずれの場合
も、ＦＥＴ間には必ず抵抗器が挿入されていることにな
り、貫通電流を低減することができる。
【００２３】なお、図３では各抵抗器がそれぞれ１個の
抵抗器で構成されている場合を示したが、複数個の抵抗
器を用いてもよい。上記の各実施の形態では、ＰＳＫ変
調方式の出力回路として説明したが、搬送波をオン、オ
フして信号を伝送するＡＳＫ変調方式でも同様の効果を
もつことは明らかである。
抵抗器で構成されている場合を示したが、複数個の抵抗
器を用いてもよい。上記の各実施の形態では、ＰＳＫ変
調方式の出力回路として説明したが、搬送波をオン、オ
フして信号を伝送するＡＳＫ変調方式でも同様の効果を
もつことは明らかである。
【００２４】
【発明の効果】請求項１記載の増幅器は、第１のＰチャ
ンネルＦＥＴと第１のＮチャンネルＦＥＴを直列に接続
した第１組の回路と、第２のＰチャンネルＦＥＴと第２
のＮチャンネルＦＥＴを直列に接続した第２組の回路と
を、電源線とアース線との間に挿入し、第１組の第１の
ＰチャンネルＦＥＴと第１のＮチャンネルＦＥＴとの接
続点と、第２組の第２のＰチャンネルＦＥＴと第２のＮ
チャンネルＦＥＴとの接続点との両接続点間にコンデン
サとコイルからなる直列共振回路を挿入し、第１組の両
ＦＥＴのゲートを共通接続して第１の入力端子とし、第
２組の両ＦＥＴのゲートを共通接続して第２の入力端子
とし、かつ第２の入力端子に第１の入力端子に入力され
る信号の反転信号を入力するための反転回路を備えたた
め、単電源でありながら電流のバランスが良く、また電
源電圧の約２倍の電圧で共振回路を駆動させることので
きる、電源効率の非常によい優れた増幅器を実現できる
ものである。
ンネルＦＥＴと第１のＮチャンネルＦＥＴを直列に接続
した第１組の回路と、第２のＰチャンネルＦＥＴと第２
のＮチャンネルＦＥＴを直列に接続した第２組の回路と
を、電源線とアース線との間に挿入し、第１組の第１の
ＰチャンネルＦＥＴと第１のＮチャンネルＦＥＴとの接
続点と、第２組の第２のＰチャンネルＦＥＴと第２のＮ
チャンネルＦＥＴとの接続点との両接続点間にコンデン
サとコイルからなる直列共振回路を挿入し、第１組の両
ＦＥＴのゲートを共通接続して第１の入力端子とし、第
２組の両ＦＥＴのゲートを共通接続して第２の入力端子
とし、かつ第２の入力端子に第１の入力端子に入力され
る信号の反転信号を入力するための反転回路を備えたた
め、単電源でありながら電流のバランスが良く、また電
源電圧の約２倍の電圧で共振回路を駆動させることので
きる、電源効率の非常によい優れた増幅器を実現できる
ものである。
【００２５】請求項２または請求項３または請求項４に
記載のように、請求項１において抵抗器を介装すること
によって遷移点での貫通電流を低減でき、ＦＥＴの劣化
を防止することができ、信頼性も向上する。
記載のように、請求項１において抵抗器を介装すること
によって遷移点での貫通電流を低減でき、ＦＥＴの劣化
を防止することができ、信頼性も向上する。
【図１】本発明の一実施例におけるＤ級増幅器のブロッ
ク図
ク図
【図２】同Ｄ級増幅器の各部の信号波形図
【図３】本発明の他の実施例におけるＤ級増幅器のブロ
ック図
ック図
【図４】従来例におけるＤ級増幅器のブロック図
【図５】従来例における他のＤ級増幅器のブロック図
１ 第１のＰチャンネルＦＥＴ ２ 第１のＮチャンネルＦＥＴ ３ 第２のＰチャンネルＦＥＴ ４ 第２のＮチャンネルＦＥＴ ５ 直列共振回路 ６ 反転回路 ７ 第１の入力端子 ８ 第２の入力端子 ９ 第１の接続点 １０ 第２の接続点 １６ａ，１６ｂ，１７ａ，１７ｂ 抵抗器
フロントページの続き (72)発明者 荒井 雅行 東京都大田区南蒲田２丁目16番46号 株式 会社トキメック内 (72)発明者 山崎 彰久 東京都大田区南蒲田２丁目16番46号 株式 会社トキメック内
Claims (4)
- 【請求項１】 電源線とアース線の間に、第１のＰチャ
ンネルＦＥＴ（１）と第１のＮチャンネルＦＥＴ（２）
を直列に接続し、また同様に第２のＰチャンネルＦＥＴ
（３）と第２のＮチャンネルＦＥＴ（４）を前記電源線
と前記アース線の間に直列に接続し、第１のＰチャンネ
ルＦＥＴ（１）と第１のＮチャンネルＦＥＴ（２）と間
の第１の接続点（９）と第２のＰチャンネルＦＥＴ
（３）と第２のＮチャンネルＦＥＴ（４）と間の第２の
接続点（１０）の間に、コンデンサとコイルからなる直
列共振回路（５）を挿入し、第１のＰチャンネルＦＥＴ
（１）と第１のＮチャンネルＦＥＴ（２）のそれぞれの
ゲートを接続して第１の入力端子（７）を構成し、第２
のＰチャンネルＦＥＴ（３）と第２のＮチャンネルＦＥ
Ｔ（４）のそれぞれのゲートを接続して第２の入力端子
（８）を構成し、かつ第１の入力端子（７）に入力され
る信号の反転信号を第２の入力端子（８）へ入力するた
めの反転回路（６）を備え、第１の入力端子（７）に入
力される信号で直列共振回路（５）を駆動する増幅器。 - 【請求項２】 第１のＰチャンネルＦＥＴ（１）および
第１のＮチャンネルＦＥＴ（２）と第１の接続点（９）
の間、第２のＰチャンネルＦＥＴ（３）および第２のＮ
チャンネルＦＥＴ（４）と第２の接続点（１０）の間
に、それぞれ抵抗器を挿入した請求項１記載の増幅器。 - 【請求項３】 第１のＰチャンネルＦＥＴ（１）と第１
の接続点（９）の間、および第２のＰチャンネルＦＥＴ
（３）と第２の接続点（１０）の間に、それぞれ抵抗器
を挿入した請求項１記載の増幅器。 - 【請求項４】 第１のＮチャンネルＦＥＴ（２）と第１
の接続点（９）の間、および第２のＮチャンネルＦＥＴ
（４）と第２の接続点（１０）の間に、それぞれ抵抗器
を挿入した請求項１記載の増幅器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7334398A JPH09181543A (ja) | 1995-12-22 | 1995-12-22 | 増幅器 |
| US08/772,004 US5949826A (en) | 1995-12-22 | 1996-12-19 | Data transmission and reception system |
| EP96120681A EP0781013B1 (en) | 1995-12-22 | 1996-12-20 | Data transmission and reception system |
| DE69623738T DE69623738T2 (de) | 1995-12-22 | 1996-12-20 | System zur Übertragung und zum Empfang von Daten |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7334398A JPH09181543A (ja) | 1995-12-22 | 1995-12-22 | 増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09181543A true JPH09181543A (ja) | 1997-07-11 |
Family
ID=18276928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7334398A Pending JPH09181543A (ja) | 1995-12-22 | 1995-12-22 | 増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09181543A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012527193A (ja) * | 2009-05-13 | 2012-11-01 | クゥアルコム・インコーポレイテッド | マルチビットクラスｄパワーアンプシステム |
-
1995
- 1995-12-22 JP JP7334398A patent/JPH09181543A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012527193A (ja) * | 2009-05-13 | 2012-11-01 | クゥアルコム・インコーポレイテッド | マルチビットクラスｄパワーアンプシステム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050207 |