KR100885337B1

KR100885337B1 - 스위치 모드 회로에서 출력 임피던스 정합을 위한 회로 및방법

Info

Publication number: KR100885337B1
Application number: KR1020047001169A
Authority: KR
Inventors: 존 로렌스 멜란손; 에릭 월버거; 조앤 가이 가보리아우
Original assignee: 사이러스 로직, 인코포레이티드
Priority date: 2001-07-26
Filing date: 2002-06-05
Publication date: 2009-02-26
Also published as: EP1433256A4; JP2004538694A; WO2003012997A1; US6529074B1; KR20040047779A; EP1433256A1

Abstract

출력단(300)은 제1 전압 선로로부터의 출력을 구동하기 위한 전류경로를 가지는 제1 출력 스위치(201)와 제2 전압 선로로부터의 출력을 선택적으로 구동하기 위한 전류 경로를 가지는 제2 출력 스위치(202)를 포함한다. 제1 기준 스위치는 제1 전압 선로에 연결된 전류 경로를 가지고 제1 출력 스위치(201)에 관하여 스케일링된다. 제2 출력 스위치(202)에 관하여 스케일링 된 제2 기준 스위치(302)는 노드 및 제2 전압 선로에서 제1 기준 스위치(301)의 전류 경로에 연결된 전류 경로를 가진다. 로직은 제1 및 제2 기준 스위치들 사이의 임피던스 불균형을 측정하고, 그 응답으로 제1 및 제 2출력 스위치들(201,202) 중 선택된 한 스위치의 임피던스를 비례적으로 변화시킨다.

Description

스위치 모드 회로에서 출력 임피던스 정합을 위한 회로 및 방법{CIRCUITS AND METHODS FOR OUTPUT IMPEDANCE MATCHING IN SWITCHED MODE CIRCUITS}

본 발명은 일반적으로 스위치 모드 전자 회로에 관한 것이며, 특히 스위치 모드 회로에서의 출력 임피던스 정합을 위한 회로와 방법에 관한 것이다.

클래스 D 오디오 전력 증폭기(APA)는 큰 대역폭이 중요하지 않은 유선 전화와 같은 시스템에서 오랫동안 사용돼 왔다. 그러나 최근에 새로운 제조기술, 특히 전력 트랜지스터를 제조하는 새로운 기술은 통합된 클래스 D APA를 가능하게 하였다. 이것은 배터리 파워 공급방식의 휴대용 뮤직 플레이어와 무선 통신장치를 포함하여, 저전력, 고대역 시스템에 대한 잠재적인 적용범위를 확장시켰다.

클래스 D의 중요한 장점 중 하나는 효율성이다. 일반적으로 오디오 신호는 오디오 신호의 진폭과 함께 폭이 변하는 비교적 높은 주파수의 펄스 스트림으로 변환된다. 이러한 펄스 폭 변조(PWM) 신호는 컷오프(cutoff)영역과 포화(saturation)영역 사이에서 출력 전력 트랜지스터 세트를 스위칭하는데 사용하며, 90% 이상의 효율을 갖는다. 대조적으로 반주기마다 전도율(conduction)이 선형적으로 변하는 출력 트랜지스터를 사용하는 전형적인 클래스 AB 푸쉬-풀 증폭기는 대략 60%의 효율을 갖는다. 클래스 D 증폭기의 증가된 효율은 전력 소비를 줄이고, 결과적으로 열 손실을 줄이고, 배터리 수명을 향상한다.

휴대가능한 전자제품의 디자인 및 구조에 있어서 향상된 배터리 수명, 줄어든 열 손실, 부품크기 최소화를 고려하면 개량된 스위치 모드 기술은 많은 실제적인 장점을 가질 것이다. 클래스 D APA는 고려해야만 하는 중요한 영역들 중에 하나에 불과하지만, 이 기술의 응용범위는 대단히 넓다.

본 발명의 하나의 실시예에 따른 스위치 모드 출력단이 개시되며, 이는 구동신호와 상보 구동신호에 응답하여 제 1 및 제 2 전압 선로로부터 출력단자를 각각 구동하기 위한 제 1 및 제 2 출력 트랜지스터를 포함한다. 노드에 직렬로 연결된 전류 경로를 가지고 제1 및 제2 전압 선로와 선택적으로 연결되는 제 1 및 제 2 기준 트랜지스터를 포함하며, 제 1 및 제 2 기준 트랜지스터는 제 1 및 제 2 출력 트랜지스터에 대해 스케일링 된다. 측정 및 제어 로직은 노드에 나타나는 전압과 기준 전압 사이의 불균형을 감지하고, 이러한 불균형을 보상하기 위해 기준 트랜지스터 중 선택된 하나의 게이트에 제어 신호를 피드백하기 위한 회로를 포함한다. 추가 회로는 제어 신호에 응답하여, 제 1 및 제 2 출력 트랜지스터 중 선택된 하나의 임피던스를 변화시킨다.

본 발명을 구현하는 회로와 방법은 출력 임피던스를 정합시키기 위한 수단을 제공하므로 유용하다. 그 중에서도, 이러한 기술들은 스위치 모드 증폭기와 같은 스위치 모드 회로 및 이와 유사한 회로에 사용될 수 있다. 본 발명의 원리를 구현하는 것은 비용과 회로 성능의 관점에서 효율적이다.

도 1은 본 발명의 원리를 구현하는 디지털 라디오의 단일 채널의 다이어그램.

도 2는 도 1의 시스템에서 오디오 전력 증폭기로써 사용하기 적합한 클래스 D 펄스 폭 변조(PWM) 증폭기의 다이어그램.

도 3은 출력 스위치(트랜지스터)에 상응하는 한 쌍의 기준 스위치(트랜지스터)를 포함하는 스위치 모드 출력단을 도시한다.

도 4는 PMOS 출력 트랜지스터가 높은 전압 선로(V+)와 낮은 전압 선로(V-) 사이에서 작동하는 구동기에 의해서 구동되는 회로를 도시한다.

도 5는 균형 측정과 조절 논리를 구현하는 다른 방식을 도시한다.

도 6은 균형 측정과 조절 논리를 구현하는 또 다른 방식을 도시한다.

본 발명의 원리와 장점은 도 1 내지 6 에 도시된 실시예들을 참조함으로써 더욱 잘 이해될 것이며, 동일한 도면 번호는 동일한 요소를 나타낸다.

도 1은 본 발명의 원리를 구현한 디지털 라디오(100)의 한 채널에 대한 기능 블록도이다. 디지털 라디오(100)는 관련 안테나(102)로부터 무선 주파수(RF) 신호를 수신하는 아날로그 부분(analog section) 또는 프론트-엔드(front-end)(101)를 포함한다. 아날로그 프론트-엔드(101)는 시스템 잡음 지수(noise figure)를 세팅하기 위한 저 잡음 증폭기(LNA)(103), 대역통과 필터(104) 및 아날로그 국부 발진기(106)에 의해 구동되는 믹서(mixer; 105)를 포함하는 종래 RF 다운 컨버터(down converter)인 것이 바람직하다. 그 후 믹스 다운(mixed-down) 아날로그 신호는 아날로그-디지털 컨버터(107)에 의해 디지털 형태로 변환된다.
A/D 컨버터(107)의 디지털 데이터 출력은 디지털 처리 부분(108)으로 진행한다. 한 쌍의 믹서(109a,b)는 수정 발진기(110)의 대응하는 한 쌍의 위상 클럭(clock phase)으로부터 동상(I) 신호 및 직교(Q) 신호를 생성한다. 그 후 I 신호와 Q 신호는 대역통과 필터들(111a 및 111b)을 통과하여 디지털 기저대역 프로세서(112)에 이른다. 그 후 처리된 디지털 신호는 D/A 컨버터(113)에 의해 아날로그(오디오) 형태로 재변환된다. 관련 헤드셋 또는 스피커들은 본 예시에서 APA(114)에 의해 구동된다.

도 2는 디지털 라디오(100)와 유사한 응용분야에서 증폭기(114)로써 사용하기 적합한 전형적인 클래스 D, PWM 증폭기(200)의 개략적인 다이어그램이다. 도시된 증폭기(200)의 나타낸 구성은 예시적이며, 이하에서 더 논의될 발명의 원리는 증폭기의 구성을 동등하게 변경하는데 적용될 수 있다.

도시된 증폭기(200)에서, 출력단은 높은 전압 선로(V+)로부터 출력 (OUTPUT+)을 구동하는 p-채널 MOS(PMOS) 트랜지스터(201)와 낮은 전압 선로(V-)로부터 출력(OUTPUT+)을 구동하는 상보형 n-채널 MOS(NMOS) 트랜지스터(202)로 구성된다. 트랜지스터(201과 202)의 게이트는, 게이트/구동기(204a, b)와 함께, 상업적으로 이용되고 있는 PWM 제어기(203)에 의해 차례로 구동된다. 오디오 응용분야의 경우, PWM 제어기(203)는 클록 발생기(205)의 클록과 입력(AUDIO IN)을 수신한다. 출력은 몇몇 공지된 설계 중 하나인 저대역 필터(206)(예를 들면, L-C필터)를 포함할 수 있다.

증폭기(200)와 같은 스위칭 모드 회로 디자인에서 발견할 수 있는 문제점 중 하나는 출력 저항의 불균형이다. 높은 스위치(high switch)는 PMOS 트랜지스터(201)로 구현되고, 낮은 스위치(low switch)는 NMOS 트랜지스터(202)로 구현된다. 종래 회로 구동기(204)는 트랜지스터들(201, 202)을 구동하는데, PMOS 트랜지스터(201)는 이의 게이트가 낮은 전압 선로(V-)로 명목상 풀-다운(pull-down)됐을 때 켜지고, NMOS 트랜지스터(202)는 이의 게이트가 높은 전압 선로(V+)로 명목상 풀-업(pull-up)됐을 때 켜진다.

트랜지스터(201, 202)는 일반적으로 NMOS 소자보다 2에서 3배 정도 큰 PMOS소자를 이용하여, 이들의 특성 파라미터를 기초로 이들의 크기가 가능한 근사하게 정합된다. 실제 소자들이 이들의 개별 특성에 맞는다면, 정합은 부정합 효과에 의한 왜곡을 최소화할 것이나, 실제로 트랜지스터는 이의 특성 값과 상당히 벗어나는 실제 값을 가질 것이다. 이것은 문턱 전압과 같은 디바이스 파라미터의 변화 때문이다. 게다가, 트랜지스터의 특성은 부정합 문제와 결합하여, 온도, 전압, 시간에 따라 변한다.

트랜지스터(201,202) 사이의 부정합은 일반적으로 출력 신호를 왜곡시키는 저항 불균형으로 나타난다. 이것은 출력 전압 레벨의 함수인 일정하지 않은 출력 임피던스로 관찰될 수 있다. 출력 임피던스는 대략 r1*(x)+r2*(1-x)로 나타나며, 여기서 x는 스위칭 트랜지스터(201)의 듀티비, (1-x)는 트랜지스터(202)의 듀티비, r1과 r2는 두 개의 스위칭 트랜지스터에 대한 각각의 저항이다. (스위칭 트랜지스터의 응답은 순시적으로 일어나지 않기 때문에 모든 값들은 대략적이다).

부정합의 효과를 줄이기 위해 필요한 것보다 훨씬 낮은 임피던스를 갖는 트랜지스터를 선택할 수는 있다. 그러나 이러한 대안은 비용과 회로 효율에 부정적인 영향을 준다. 본 발명은 더욱 효율적인 비용과 효과적인 방법으로 이러한 문제들을 다룬다.

도 3은 출력 스위치(트랜지스터)(201,202)에 각각 대응하는 한 쌍의 기준 스위치(트랜지스터)(301,302)를 포함하는 스위칭 모드 출력단(switched-mode output stage; 300)을 도시한다. 기준 스위치(301,302)는 출력 스위치(201,202)에 대하여, 예를 들면 1000배 만큼 다운 스케일링 되지만, 이를 제외한 모든 다른 측면은 동일하다. (양쪽의 기준 스위치(301,302)는 정합 출력 스위치(201,202)에 대해 같은 비율(ratio)을 갖는다.)

균형 측정과 제어 로직(303)은 기준 트랜지스터(301,302)와 출력 트랜지스터(201,202)에 결합된다. 로직(303)은 기준 스위치(301,302)들 사이의 균형을 측정하고, 이에 따라서 기준 스위치(301,302)들의 임피던스를 정합시키기 위해서 필요한 제어 신호를 발생한다. 이 제어 신호는 출력 트랜지스터(201,202)에 동일하게 인가된다. 출력 트랜지스터(201,202)는 기준 트랜지스터(301,302)와 같은 비율을 이루기 때문에, 최종결과는 출력 트랜지스터(201)의 임피던스와 출력 트랜지스터(202)의 임피던스가 양호하게 근사치까지 정합된다.

균형 측정과 제어 로직(303)을 구현하기 위한 많은 방법이 존재하며, 그 중 둘은 도 4, 도 5, 및 도 6을 참조하여 논의할 것이다.

도 4의 회로에서 PMOS 출력 트랜지스터(201)는 높은 전압 선로(V+)와 낮은 전압 선로(V-) 사이에서 동작하는 구동기(401)에 의해 구동된다. NMOS 출력 트랜지스터(202)도 역시 구동기(402)에 의해 구동되지만, 구동기(402)는 차동 증폭기(403)의 출력 전압과 낮은 전압 선로(V-) 사이에서 작동한다.

차동 증폭기(403)는 기준 트랜지스터(301,302)의 공통 소스/드레인 연결부에 있는 노드(A)와 기준 전압(Vref) 사이의 전압을 감지한다. 도시된 회로에서, Vref는 저항 404a(R1)과 404b(R2)로 구성된 전압분배기에 의해서 결정되며, 일반적으로 공급 전압(V+ - V-)의 1/2로 설정된다. 차동 증폭기(403)의 전압 출력은 기준 트랜지스터(302)의 게이트로 피드백되며, 기준 트랜지스터(302)의 임피던스가 기준 트랜지스터(301)의 임피던스와 정합 될 때까지(즉, 차동 증폭기(403) 입력 간의 전압 차가 대략 0일 때까지) 기준 트랜지스터(302)의 게이트 전압을 조절한다. 기준 트랜지스터(301,302)들의 임피던스가 정합될 때, 출력 트랜지스터(201,202)의 임피던스도 또한 정합되며, 차동 증폭기의 출력이 구동기(402)를 통해 NMOS 출력 트랜지스터(202)의 게이트 전압을 변화시키기 때문이다. 특히 트랜지스터(202)의 게이트에 대한 피크 구동은 구동기(402) 공급전압의 함수로써 변화되며, 이는 차례로 출력에서의 전압 스윙을 변화시킨다.

설명된 실시예에서 임피던스 정합은 NMOS 출력 트랜지스터(202)의 게이트 전압을 변화시킴으로써 구현되며, 반면에 PMOS 출력 트랜지스터(201)의 게이트 전압은 일정하게 유지되는 것을 주목해야 한다. 이는 PMOS 트랜지스터가 물리적으로 NMOS 트랜지스터보다 훨씬 크기 때문에 바람직한 선택이다. 그러므로 가변 구동 전압을 가능하게 하기 위해서는 NMOS 트랜지스터를 더욱 크게하는 것이 더욱 경제적이다. 그럼에도 불구하고 임피던스 정합은 PMOS 게이트 전압 또는 PMOS와 NMOS 출력 트랜지스터의 게이트 전압을 변화시키는 것으로도 구현할 수 있다.

두번째 가능한 출력 임피던스 정합 기술은 도 5와 도 6에 도시된다. 이 실시예에서 NMOS 출력 트랜지스터(202)와 NMOS 기준 트랜지스터(302)는 더 작게 스케일링된 NMOS 서브 트랜지스터들(601a,e)의 세트로 각각 구성된다. 실제적인 스케일링 및 트랜지스터(세그먼트)의 수는 특정 설계에 따라 다양하게 구현될 수 있지만, 여기서 관련된 스케일링은, 1/32부터 1/2까지, 1/32단위이다.

차동 증폭기(501)는 불균형을 결정하기 위해서 (저항 (502a)와 (502b)로 구성된 전압분배기에 의해서 공급된) 기준 전압에 대한 노드A의 전압을 측정한다. 이어 신호(BALANCE)는 적당한 수의 서브 트랜지스터(601)를 스위칭 온을 하는 복합 기준 트랜지스터(302)의 피드백으로 사용되어 차동 증폭기(501)로의 입력 전압을 조절한다. 또한 BALANCE는 복합 트랜지스터(202)의 대응하는 수의 서브 트랜지스터를 스위칭 온을 한다. 결과적으로 출력 트랜지스터(201,202) 사이의 임피던스가 균형을 이룬다.

본 발명이 특정의 실시예의 기준을 가지고 설명되었지만, 이러한 설명들은 한정적으로 해석되는 것을 의미하지 않는다. 본 발명의 대안적인 구체화뿐만 아니라 개시된 실시예의 다양한 변경들은 본 발명의 설명을 참조하면 당업자들에게 명백할 것이다. 본 발명의 개념과 개시된 특정 실시예들은 본 발명과 같은 목적을 수행하기 위한 다른 구조를 디자인하거나 변경함에 있어서 그 기초로써 이용될 수 있음을 당업자들에 의해서 평가되어져야 한다. 이런 동등한 설계는 첨부한 청구항에 개시함으로써 발명의 개념 및 사상과 떨어져 있는 것은 아니라는 것을 당업자들은 깨달아야 한다.

따라서 청구항은 발명의 보호범위 안에 있는 어떠한 다른 변경이나 실시예를 포함한다고 생각한다.

Claims

제1 전압 선로로부터 출력을 구동하기 위한 전류 경로를 가지는 제1 출력 스위치;

제2 전압 선로로부터 상기 출력을 선택적으로 구동하기 위한 전류 경로를 가지는 제2 출력 스위치;

상기 제1 전압 선로에 연결된 전류 경로를 가지고 상기 제1 출력 스위치에 대하여 스케일링된 제1 기준 스위치;

상기 제1 기준 스위치의 전류 경로와 노드에서 연결되고 상기 제2 전압 선로와 연결된 전류 경로를 가지고, 상기 제2 출력 스위치에 대하여 스케일링된 제2 기준 스위치; 및

상기 제1 및 제2 기준 스위치들 사이의 임피던스 부정합을 측정하고, 이에 응답하여 상기 제1 및 제2 출력 스위치들 중 선택된 하나의 임피던스를 비례적으로 변화시키는 로직을 포함하는, 출력단.
제1항에 있어서,

상기 로직은,

기준 전압과 상기 노드의 전압을 비교하기 위한 입력들 및, 상기 기준 전압과 상기 노드의 전압을 균형 잡기 위한 제2 기준 스위치의 제어단에 연결된 출력을 가지는 차동 증폭기; 및

상기 차동 증폭기의 출력으로부터 제공된 공급 전압으로부터 작동하고, 상기 출력 스위치들 중 상기 선택된 하나의 제어단을 구동하는 출력을 가지는 구동기를 포함하는, 출력단.
제1항에 있어서,

상기 제2 출력 스위치와 상기 제2 기준 스위치는 각각 다수의 병렬 서브-스위치를 포함하며,

상기 로직은,

기준 전압과 상기 노드의 전압을 비교하기 위한 입력들, 및 상기 제2 기준 스위치의 제어단에 연결된 출력을 가지는 차동 증폭기;

상기 차동 증폭기의 상기 입력들에서의 전압들이 균형을 이루도록 상기 제2 기준 스위치의 서브-스위치들 중 하나를 선택적으로 작동시키며, 상기 제2 출력 스위치의 서브 스위치들 중 대응하는 것들을 선택적으로 작동시키기 위한 로직을 포함하는, 출력단.
제1항에 있어서,

상기 제1 및 제2 출력 스위치는 전계 효과 트랜지스터들을 포함하는, 출력단.
제1항에 있어서,

상기 제1 출력스위치는 p-채널 트랜지스터를 포함하고, 상기 제2 출력스위치는 n-채널 트랜지스터를 포함하는, 출력단.
제 1항에 있어서,

상기 제1 및 제2 기준 스위치는 전계 효과 트랜지스터들을 포함하는, 출력단.
스위칭 모드 출력단으로서,

구동신호와 상보 구동신호에 응답하여 제1 및 제2 전압 선로로부터 출력단을 각각 구동시키는 제1 및 제2 출력 트랜지스터;

노드에서 직렬로 연결된 전류 경로들을 가지며, 상기 제1 및 제2 전압 선로를 선택적으로 연결시키고, 상기 제1 및 제2 출력 트랜지스터에 대하여 스케일링된 상기 제1 및 제2 기준 트랜지스터; 및

측정과 제어 로직을 포함하며, 상기 측정과 제어 로직은,

상기 노드에 나타나는 전압과 기준 전압 사이의 불균형을 감지하며, 상기 불균형을 보상하기 위해서 상기 제1 및 제2 기준 트랜지스터 중 선택된 것의 게이트에 제어 신호를 피드백하는 회로; 및

상기 제어 신호에 응답하여 상기 제1 및 제 2 출력 트랜지스터 중 선택된 것의 임피던스를 변화시키는 회로를 포함하는, 스위칭 모드 출력단.
제7항에 있어서,

상기 불균형을 감지하는 회로는 상기 노드와 상기 기준 전압의 소스에 연결된 상보의 입력들을 가지는 차동 증폭기를 포함하는, 스위칭 모드 출력단.
제7항에 있어서,

상기 임피던스를 변화시키는 회로는, 상기 제어 신호에 의해서 제어되고 상기 출력 트랜지스터들 중 상기 선택된 것의 게이트를 구동시키는 구동기를 포함하는, 스위칭 모드 출력단.
제7항에 있어서,

상기 출력 트랜지스터들 중 상기 선택된 것은 다수의 병렬 서브-트랜지스터를 포함하며,

상기 임피던스를 변화시키는 회로는,

상기 출력 트랜지스터들 중 상기 선택된 것의 출력 임피던스를 변화시키기 위해 선택된 수의 상기 서브-트랜지스터를 작동시키도록 동작 가능한, 스위칭 모드 출력단.
제7항에 있어서,

상기 제1 출력 트랜지스터는 상기 구동 신호에 의해서 구동되는 게이트를 가지는 p-채널 트랜지스터를 포함하며, 상기 제2 출력 트랜지스터는 상기 상보 구동신호에 의해서 구동되는 게이트를 가지는 n-채널 트랜지스터를 포함하는, 스위칭 모드 출력단.
제11항에 있어서,

상기 제1 전압 선로는 높은 전압 선로를 포함하며, 상기 제 2 전압 선로는 낮은 전압 선로를 포함하는, 스위칭 모드 출력단.
제11항에 있어서,

상기 제1 기준 트랜지스터는 상기 제1 전압 선로에 연결된 전류 경로를 가지는 p-채널 트랜지스터를 포함하며, 상기 제2 기준 트랜지스터는 상기 제2 전압 선로에 연결된 전류 경로를 가지는 n-채널 트랜지스터를 포함하는, 스위칭 모드 출력단.
제13항에 있어서,

상기 제 1 기준 트랜지스터에 포함된 상기 p-채널 트랜지스터의 게이트는 상기 제2 전압 선로에 연결된, 스위칭 모드 출력단.
증폭기로서,

적어도 하나의 구동 신호를 생성하는 구동 회로; 및

스위칭 모드 출력단을 포함하며, 상기 스위칭 모드 출력단은,

상기 적어도 하나의 구동 신호에 응답하여, 전압 선로들의 세트로부터 증폭기 출력을 구동시키기 위한 출력 트랜지스터들의 세트;

상기 출력 트랜지스터들에 대하여 스케일링되고, 상기 전압 선로들의 세트로부터 작동하는 기준 트랜지스터들의 세트;

상기 기준 트랜지스터들의 세트 사이의 불균형을 감지하여, 제어 신호를 생성하는 감지 회로; 및

상기 제어 신호에 응답하여 상기 출력 트랜지스터들의 세트의 임피던스들을 정합시키는 균형 회로를 포함하는 증폭기.
제15항에 있어서,

상기 적어도 하나의 구동 신호는 펄스 폭 변조된 신호를 포함하는, 증폭기.
제16항에 있어서,

상기 구동 회로는 수신된 아날로그 신호 및 클럭 신호로부터 상기 펄스 폭 변조된 신호를 생성하는 제어기를 포함하는, 증폭기.
제15항에 있어서,

상기 증폭기는 오디오 전력 증폭기를 포함하는, 증폭기.
제15항에 있어서,

상기 출력 트랜지스터들의 세트는,

높은 전압 선로로부터 출력을 구동하기 위한 제1 타입의 제1 출력 전계 효과 트랜지스터;

낮은 전압 선로로부터 출력을 구동하기 위한 제2 타입의 제2 출력 전계 효과 트랜지스터를 포함하는, 증폭기.
제19항에 있어서,

상기 기준 트랜지스터들의 세트는,

상기 제1 출력 트랜지스터에 대하여 스케일링되고, 상기 높은 전압 선로에 연결된 전류 경로를 가지는 상기 제1 타입의 제1 기준 전계 효과 트랜지스터; 및

상기 제1 기준 트랜지스터의 전류 경로와 노드에서 연결되고 상기 낮은 전압 선로와 연결된 전류 경로를 가지는 상기 제2 타입의 제2 기준 전계 효과 트랜지스터를 포함하는, 증폭기.
제20항에 있어서,

상기 제1 타입의 트랜지스터들은 PMOS 트랜지스터들을 포함하며, 상기 제2 타입의 트랜지스터들은 NMOS 트랜지스터들을 포함하는, 증폭기.
제15항에 있어서,

상기 감지 회로는 차동 증폭기를 포함하는, 증폭기.
제15항에 있어서,

상기 균형 회로는 상기 감지회로에 의해 생성된 상기 제어 신호에 의해 제어되는 출력 전압을 가지는 구동기를 포함하는, 증폭기.
제15항에 있어서,

상기 균형 회로는, 병렬로 배치되고 상기 제어 신호에 응답하여 선택적으로 작동되는 다수의 트랜지스터를 포함하는, 증폭기.