JP2004538694A - スイッチモード回路における出力インピーダンス整合のための回路および方法 - Google Patents

Abstract

出力段３００は、第１の電圧レールから出力を駆動する電流経路を有する第１の出力スイッチ２０１と、第２の電圧レールから出力を選択的に駆動する電流経路を有する第２の出力スイッチ２０２とを備える。第１の基準スイッチ３０１は、第１の出力スイッチ２０１に対してスケールされ、第１の電圧レールに接続される電流経路を有する。第２の出力スイッチ２０２に対してスケールされる第２の基準スイッチ３０２は、ノードにおける第１の基準スイッチ３０１の電流経路に接続される電流経路と、第２の電圧レールとを備える。ロジックは、第１および第２の基準スイッチ３０１、３０２の間のインピーダンス不整合を計測し、第１および第２の出力スイッチ２０１、２０２の選択された１つのインピーダンスを、比例するように応答して変化させる。
【選択図】図１

Description

【技術分野】
【０００１】
（発明の背景）
（発明の分野）
本発明は、一般的にはスイッチモード電子回路に関し、より詳細には、スイッチモード回路における出力インピーダンスのための回路および方法に関する。
【背景技術】
【０００２】
（関連技術の説明）
クラスＤオーディオ電力増幅器（ＡＰＡ）は、高帯域幅が重要ではないワイヤライン電話技術等のシステムにおいて長年利用されてきた。しかし、近年では、新しい製造技術、特に電力トランジスタを製造する新しい技術が、統合クラスＤ ＡＰＡを可能にした。これは、バッテリー電源駆動の携帯用音楽プレイヤーおよびワイヤレス通信デバイスを含む、より低電力、より高い帯域幅システムに対する、潜在的用途を拡張した。
【０００３】
クラスＤ増幅器の１つの主要な利点はその効率にある。一般的に、オーディオ信号は、オーディオ信号の振幅と共に幅が変化する相対的に高い周波数のパルスのストリームに変換される。これらのパルス幅変調（ＰＷＭ）信号を用いて、約９０％の効率をもたらすカットオフと飽和との間で電力出力トランジスタのセットをスイッチする。対照的に、導電が各半周期の間に線形に変化する出力トランジスタを用いた、典型的なクラスＡＢプッシュプル増幅器は、６０％前後の効率を有する。クラスＤ増幅器の増大した効率は、電力消費を低減し、その結果、熱損失を低減し、バッテリー寿命を改良する。
【０００４】
バッテリー寿命の改良、熱損失の低減、ならびに携帯用電子機器の設計および構造におけるコンポーネントサイズの最小化により、改良されたスイッチモード技術は、膨大な実際的な利点を有する。これらの技術に対する潜在的な用途は膨大であるが、クラスＤ ＡＰＡは、考慮されるべき主要な分野の１つである。
【発明の開示】
【課題を解決するための手段】
【０００５】
（発明の要旨）
本発明の原理の１つの実施形態によると、駆動信号およびこの相補的な駆動信号に応答して、第１および第２の電圧レールから出力端子を個々に駆動する第１および第２の出力トランジスタを含む、スイッチモード出力段が開示される。ノードに直列に接続される電流経路を有し、第１および第２の電圧レールを選択的に接続する、第１および第２の基準トランジスタが含まれ、該基準トランジスタは、該第１および第２の出力トランジスタに対してスケールされる。計測および制御ロジックは、ノードに現れる電圧と基準電圧との間の不平衡を感知し、不平衡を修正するために基準トランジスタの選択された１つのゲートに制御信号をフィードバックする回路を含む。さらなる回路は、制御信号に応答して、第１および第２の出力トランジスタの選択された１つのインピーダンスを変化させる。
【０００６】
本発明の概念を実現させる回路および方法は、有利に出力インピーダンスを整合させる手段を提供する。特に、これらの技術は、スイッチモード増幅器等のスイッチモード回路、および、同様の回路において利用され得る。本発明の原理の実装は、コストおよび回路性能の観点の両方から効率的である。
【発明を実施するための最良の形態】
【０００７】
本発明およびその利点のより完全な理解のために、ここで、添付の図面に関連して以下の説明が参照される。
【０００８】
（好ましい実施形態の説明）
本発明の原理およびそれらの利点は、図面の図１〜６に図示される実施形態を参照して、最良に理解され、図面において、同様の番号が同様の部分を示す。
【０００９】
図１は、本発明の原理による、携帯用コンパクトディスクプレイヤー等の典型的なオーディオシステム１００の図である。デジタルメディアドライブ１０２は、１ビットおよびマルチビット符号化オーディオ等のデジタルデータを格納媒体から再生し、これらのデータをクロックおよび制御信号と共にＤＡＣサブシステム１０１に送る。結果として生じるアナログ（オーディオ）データは、増幅器ブロック１０４での、回路ブロック１０３で前置増幅さらなる処理を受ける。増幅器ブロック１０４は、その後、従来のスピーカー１０５のセット、ヘッドセット、または同種のものを駆動する。
【００１０】
図２は、デジタル無線１００および同様の用途における増幅器１０４として利用するのに適した典型的なクラスＤ、ＰＷＭ増幅器２００の概略図である。理解されるべきは、増幅器２００の示される構成は例であり、そして、以下でさらに議論される本発明の原理は、同様に等しく別の増幅器構成に適用され得る。
【００１１】
図示される増幅器２００において、出力段は、高電圧レールＶ＋から出力ＯＵＴＰＵＴ＋を駆動するｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタ２０１と、低電圧レールＶ−からＯＵＴＰＵＴ＋を駆動する相補的なｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタ２０２とから成る。トランジスタ２０１および２０２のゲートは、ゲート／ドライバ２０４ａ、ｂと共に、市販のＰＷＭコントローラ２０３により駆動される。オーディオ用途の場合、ＰＷＭコントローラ２０３は、クロック発生器２０５からクロックと共に、入力ＡＵＤＩＯ ＩＮを受ける。出力は、多くの周知の設計（例えば、Ｌ−Ｃフィルタ）の任意の１つであり得るローパスフィルタ２０６を含む。
【００１２】
増幅器２００等のスイッチモード回路設計において開発し得る問題の１つは、出力抵抗不平衡である。この場合、高圧側スイッチは、ＰＭＯＳトランジスタ２０１によりインプリメントされ、低圧側スイッチは、ＮＭＯＳトランジスタ２０２によりインプリメントされる。従来の回路ドライバ２０４は、トランジスタ２０１、２０２のゲートを駆動する。ＰＭＯＳトランジスタ２０１は、そのゲートが低電圧レールＶ−にプロダウンされる時に変化し、ＮＭＯＳトランジスタ２０２は、ゲートが高電圧レールＶ＋にプルアップされる時にオンになる。
【００１３】
トランジスタ２０１および２０２は、それらの仕様パラメータに基づくサイズにおいて可能な限り近似して整合し、ＰＭＯＳデバイスは、典型的にはＮＭＯＳデバイスの２〜３倍のである。実際のデバイスがそれぞれの仕様に一致する場合、この整合は、不整合効果による歪みを最小化する。しかしながら、実際に、これらのトランジスタは、仕様値から顕著に逸脱した強さを有する。この結果、例えば、閾値電圧等のデバイスパラメータにおける変化となる。さらに、このトランジスタの特性は、温度、電圧および時間によって変化し、不整合問題を複合させる。
【００１４】
トランジスタ２０１と２０２との間の不整合は、典型的には、出力信号を歪ませる抵抗不平衡として明らかになる。これは、出力電圧レベルの関数である不定の出力インピーダンスとして観測され得る。出力インピーダンスは、約ｒ１＊（ｘ＋ｒ２）＊（１−ｘ）であり、ここで、ｘは、スイッチングトンランジスタ２０１のデューティサイクルであり、（１−ｘ）は、トランジスタ２０２のデューティサイクルであり、ｒ１およびｒ２は、２つのスイッチングトランジスタの各抵抗である。（スイッチングトランジスタの応答が即時的ではないので、全ての値が近似的である）
必要になるよりも非常に低いインピーダンスを有するトランジスタを選択することによって、不整合の影響を低減することが可能である。しかし、これらの代替物は、コストおよび回路効率の両方にマイナスの影響を与える。本発明の概念は、コストにおいて効果がありかつ性能において効率性がある態様で、これらの問題を解決する。
【００１５】
図３は、出力スイッチ（トランジスタ）２０１および２０２のそれぞれに対応する基準スイッチ（トランジスタ）３０１の対を含むスイッチモード出力段３００を示す。基準スイッチ３０１および３０２は、例えば１０００の因子により、出力スイッチ２０１および２０２に関して縮小されるが、他の点では、その他の全ての点において等しい。（両基準スイッチ３０１、３０２は、整合出力スイッチ２０１、２０２と同一の比率である。）
バランス計測および制御ロジック３０３は、出力トランジスタ２０１および２０２と同様に、基準トランジスタ３０１および３０２に接続される。ロジック３０３は、基準スイッチ３０１と３０２との間のバランスを計測し、応答して、基準スイッチ３０２および３０２のインピーダンスを整合させるために必要となる制御信号を発生させる。これらと同一の制御信号はまた、出力トンランジスタ２０１および２０２に印加される。出力トランジスタ２０１、２０２は基準トランジスタ３０１、３０２に比例するので、結果として、出力トランジスタ２０１のインピーダンスが、良好な近似値で、出力トランジスタ２０２のインピーダンスと整合する。
【００１６】
バランス計測および制御ロジック３０３をインプリメントする多くの方法が存在し、それらの方法の２つが、図４、５および６を参照して議論される。
【００１７】
図４の回路において、ＰＭＯＳ出力トランジスタ２０１は、高電圧レールＶ＋と低電圧レールＶ−との間で動作するドライバ４０１ａにより駆動される。ＮＭＯＳ出力トランジスタ２０２はまた、ドライバ４０２により駆動されるが、ドライバ４０２は差動増幅器４０３により提供される供給電源と低電圧レールＶ−との間で動作する。
【００１８】
差動増幅器４０２は、基準トランジスタ３０１および３０２の共通のソース／ドレイン接続におけるノードＡ間の電圧差、および、基準電圧Ｖｒｅｆを感知する。図示される回路では、Ｖｒｅｆは、抵抗器４０２ａ（Ｒ１）および４０２ｂ（Ｒ２）を含む分圧器により発生し、供給電源（Ｖ＋−Ｖ−）の１／２に設定される。差動増幅器４０３からの電圧出力は、基準トランジスタ３０２のゲートへフィードバックされ、そのインピーダンスが基準トランジスタ３０１のインピーダンスと整合するまで、基準トランジスタ３０２のゲート電圧を調整する（すなわち、差動増幅器４０３の入力間の電圧差が約０である）。基準トランジスタ３０１、３０２のインピーダンスが整合すると、出力トランジスタ２０２、２０２のインピーダンスもまた整合する。なぜなら、差動増幅器出力もまた、ドライバ４０２を介してＮＭＯＳ出力トランジスタ２０２ゲート電圧を変化させるからである。特に、トランジスタ２０２のゲートに対するピークドライブは、ドライバ４０２への供給電源の関数として変化する。この結果、ドライブ４０２の電源は、出力において電圧のスイング（ｓｗｉｎｇ）を変化させる。
【００１９】
尚、図示された実施形態において、インピーダンス整合は、ＰＭＯＳ出力トランジスタ２０１におけるゲート電圧は一定の下で、ＮＭＯＳ出力トランジスタ２０２におけるゲート電圧を変化させることにより実現される。この選択が好まれるのは、ＰＭＯＳトランジスタがＮＭＯＳとトランジスタよりも物理的にはるかに大きいからである。従って、可変駆動電圧を可能にするためにＮＭＯＳトランジスタを大きくすることは、より経済的である。それにも関わらず、インピーダンス整合もまた、ＰＭＯＳゲート電圧またはＰＭＯＳおよびＮＭＯＳ出力トランジスタの両方のゲート電圧を変化させることにより、実現され得る。
【００２０】
第２の可能な出力インピーダンス整合技術が、図５および６に示される。この例では、ＮＭＯＳ出力トランジスタ２０２およびＮＭＯＳ基準トランジスタ３０２は、より小型のセット、すなわち、縮小されたＮＭＯＳサブトランジスタ６０１ａ、ｅからそれぞれ構築される。ここで、相対的なスケーリングは、１／３２から１／２までの１／３２の刻みであるが、実際のスケーリングおよびトランジスタ（セグメント）６０１の数は、特定のデザインに依存して、実装に応じて変化し得る。
【００２１】
差動増幅器５０１は、不平衡を決定するために、基準電圧Ｖｒｅｆ（抵抗器５０２ａおよび５０２ｂから構成される分圧器により提供される）に対するノードＡの電圧を計測する。信号ＢＡＬＡＮＣＥを適切な数のサブトランジスタ６０１においてスイッチオンする複合基準トランジスタ３０２のフィードバックとして利用して、差動増幅器５０１の入力電圧をバランスさせる。ＢＡＬＡＮＣＥはまた、複合出力トランジスタ２０２における対応する数のサブトランジスタをスイッチオンする。結果として、出力トランジスタ２０１と２０２との間のインピーダンスがバランスされる。
【００２２】
本発明は、特定の実施形態を参照して記載されたが、これらの説明は、制限する意味で解釈されることを意味しない。開示された実施形態の様々な改変および本発明の代替の実施形態は、本発明の説明を参照して、当業者に理解される。当業者に理解されるべきことは、開示される概念および特定の実施形態は、本発明と同一の目的を実行するために、修正または他の構造の設計のための基礎として容易に利用され得ることである。さらに当業者に理解されるべきことは、そのような等価の構築物は、添付の特許請求の範囲に示される本発明の意図および範囲から逸脱することはない。
【００２３】
従って、特許請求の範囲は、本発明の真の範囲内に収まる任意の改変または実施形態を網羅することが予測される。
【図面の簡単な説明】
【００２４】
【図１】図１は、本発明の原理を実現するデジタル無線の１チャネルの図である。
【図２】図２は、図１のシステムにおけるオーディオ電力増幅器として利用するために適したクラスＤパルス幅変調（ＰＷＭ）の増幅器の図である。
【図３】図３は、出力スイッチ（トランジスタ）に対応する基準スイッチ（トランジスタ）の対を含む、スイッチモード出力段を示す。
【図４】ＰＭＯＳ出力トランジスタが高電圧レールＶ＋と低電圧レールＶ−との間で動作するドライバにより駆動される回路を示す。
【図５】図５は、バランス計測および制御ロジックをインプリメントする別の方法を示す。
【図６】図６は、バランス計測および制御ロジックをインプリメントするさらに別の方法を示す。

Claims (24)

1. 第１の電圧レールから出力を駆動するための電流経路を有する第１の出力スイッチと、
   第２の電圧レールから該出力を選択的に駆動するための電流経路を有する第２の出力スイッチと、
   該第１の出力スイッチに対してスケールされ、かつ、該第１の電圧レールに接続される電流経路を有する第１の基準スイッチと、
   ノードの該第１の基準スイッチの電流経路および該第２の電力レールに接続される電流経路を有する、該第２の出力スイッチに対してスケールされた第２の基準スイッチと、
   該第１と第２の基準スイッチとの間のインピーダンス不整合を計測し、かつ、応答して比例するように該第１および第２の出力スイッチのうちの選択された１つのインピーダンスを変化させるためのロジックと
   を備える出力段。
2. 前記ロジックは、
   基準電圧と前記ノードにおける電圧を比較するための入力、ならびに、該基準電圧および該ノードにおける該電圧をバランスさせる該第２の基準スイッチの制御端子に接続される出力を有する差動増幅器と、
   該差動増幅器の該出力から提供される供給電源から動作し、かつ、前記出力スイッチの前記選択された１つの制御端子を駆動する出力を有するドライバと
   を備える、請求項１に記載の出力段。
3. 前記第２の出力スイッチおよび前記第２の基準スイッチの各々は、複数の並列サブスイッチを備え、前記ロジックは、
   基準電圧と前記ノードにおける電圧を比較するための入力、ならびに、該第２の基準スイッチの前記制御端子に接続される出力を有する差動増幅器と、
   該差動増幅器の該入力における該電圧をバランスさせるために、該第２の基準スイッチの前記サブスイッチの１つを選択的に活性化し、かつ、前記第１の出力スイッチの前記サブスイッチの対応する１つを選択的に活性化するロジックと
   を備える、請求項１に記載の出力ドライバ。
4. 前記第１および第２の出力スイッチは、電界効果トランジスタを備える、請求項１に記載の出力段。
5. 前記第１の出力スイッチは、ｐチャネルトランジスタを備え、前記第２の出力スイッチはｎチャネルトランジスタを備える、請求項１に記載の出力段。
6. 前記第１および第２の基準スイッチは、電界効果トランジスタを備える、請求項１に記載の出力段。
7. 駆動信号および相補的な該駆動信号に応答して、第１および第２の電圧レールから出力端子を個々に駆動する、第１および第２の出力トランジスタと、
   ノードに直列に接続される電流経路を有し、かつ、該第１および第２の電圧レールと選択的に接続する、第１および第２の基準トランジスタであって、該基準トランジスタは、該第１および第２の出力トランジスタに対してスケールされる、第１および第２の基準トランジスタと、
   計測および制御ロジックであって、
   該ノードに現れる電圧と基準電圧との間の不平衡を感知し、かつ、該基準トランジスタの選択された１つのゲートへ制御信号を戻して、該不平衡を修正する、回路と、
   該第１および第２の出力トランジスタの選択された１つのインピーダンスを該制御信号に応答して変化させる回路と
   を備える、計測および制御ロジックと
   を備える、スイッチモード出力段。
8. 前記感知する回路は、前記基準電圧のソースおよび前記ノードに接続される相補的な入力を有する差動増幅器を備える、請求項７に記載の出力段。
9. 前記変化させる回路は、前記制御信号により制御され、かつ、前記出力トランジスタの前記選択された１つのゲートを駆動するドライバを備える、請求項７に記載の出力段。
10. 前記出力トランジスタの前記選択された１つは、複数の並列のサブトランジスタを備え、前記変化させる回路は、選択された数の該サブトランジスタを活性化するように動作可能であり、該出力トランジスタの該選択された１つの前記出力インピーダンスを変化させる、請求項７に記載の出力段。
11. 前記第１の出力トランジスタは、前記駆動信号により駆動されるゲートを有するｐチャネルトランジスタを備え、前記第２の出力トランジスタは、該駆動信号の相補的信号により駆動されるゲートを有するｎチャネルを備える、請求項７に記載の出力段。
12. 前記第１の電圧レールは、高電圧レールを備え、前記第２の電圧レールは、低電圧レールを備える、請求項１１に記載の出力段。
13. 前記第１の基準トランジスタは、前記第１の電圧レールに接続される電流経路を有するｐチャネルトランジスタを備え、前記第２の基準トランジスタは、前記第２の電圧レールに接続される電流経路を有するｎチャネルトランジスタを備える、請求項１１に記載の出力段。
14. 前記ｐチャネルトランジスタのゲートは、前記第２の電圧レールに接続される、請求項１３に記載の出力段。
15. 少なくとも１つの駆動信号を発生させる駆動回路と、
    スイッチモード出力段であって、
    該少なくとも１つの駆動信号に応答して、電圧レールのセットから増幅器出力を駆動させる出力トランジスタのセットと、
    該出力トランジスタに関連してスケールされ、かつ、電圧レールの該セットから動作する基準トランジスタのセットと、
    基準トランジスタの該セットの間の不平衡を感知し、制御信号を発生させる感知する回路と、
    該制御信号に応答して、出力信号の該セットのインピーダンスを整合させるためのバランスを取る回路と
    を備える、スイッチモード出力段と、
    を備える、増幅器。
16. 前記少なくとも１つの駆動信号は、パルス幅変調信号を備える、請求項１５に記載の増幅器。
17. 前記駆動回路は、受信したアナログ信号およびクロック信号からパルス幅変調信号を発生させるコントローラを含む、請求項１６に記載の増幅器。
18. 前記増幅器は、オーディオ電力増幅器を備える、請求項１５に記載の増幅器。
19. 前記出力トランジスタのセットは、
    高電圧レールから前記出力を駆動させる第１のタイプの第１の出力電界効果トランジスタと、
    低電圧レールから前記出力を駆動させる第２のタイプの第２の出力電界効果トランジスタと
    を備える、請求項１５に記載の増幅器。
20. 基準トランジスタの前記セットは、
    前記第１のタイプであり、前記第１の出力トランジスタに対してスケールされ、かつ、前記高電圧レールに接続される電流経路を有する、第１の基準電界効果トランジスタと、
    前記第２のタイプであり、ノードにおける前記第１の基準トランジスタの電流経路および前記低電圧レールに接続される電流経路を有する、第２の基準電界効果トランジスタと
    を備える、請求項１８に記載の増幅器。
21. 前記第１のタイプの前記トランジスタは、ＰＭＯＳトランジスタを備え、前記第２のタイプの前記トランジスタは、ＮＭＯＳトランジスタを備える、請求項２０に記載の増幅器。
22. 前記感知する回路は、差動増幅器を備える、請求項１５に記載の増幅器。
23. 前記バランスを取る回路は、前記感知する回路により発生する前記制御信号によって制御される出力電圧を有するドライバを備える、請求項１５に記載の増幅器。
24. 前記バランスを取る回路は、並列に配列され、かつ、前記制御信号に応答して選択的に活性化される、複数のトランジスタを備える、請求項１５に記載の増幅器。

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