JP2004538694A - スイッチモード回路における出力インピーダンス整合のための回路および方法 - Google Patents

スイッチモード回路における出力インピーダンス整合のための回路および方法 Download PDF

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Abstract

出力段300は、第1の電圧レールから出力を駆動する電流経路を有する第1の出力スイッチ201と、第2の電圧レールから出力を選択的に駆動する電流経路を有する第2の出力スイッチ202とを備える。第1の基準スイッチ301は、第1の出力スイッチ201に対してスケールされ、第1の電圧レールに接続される電流経路を有する。第2の出力スイッチ202に対してスケールされる第2の基準スイッチ302は、ノードにおける第1の基準スイッチ301の電流経路に接続される電流経路と、第2の電圧レールとを備える。ロジックは、第1および第2の基準スイッチ301、302の間のインピーダンス不整合を計測し、第1および第2の出力スイッチ201、202の選択された1つのインピーダンスを、比例するように応答して変化させる。
【選択図】図1

Description

【技術分野】
【0001】
(発明の背景)
(発明の分野)
本発明は、一般的にはスイッチモード電子回路に関し、より詳細には、スイッチモード回路における出力インピーダンスのための回路および方法に関する。
【背景技術】
【0002】
(関連技術の説明)
クラスDオーディオ電力増幅器(APA)は、高帯域幅が重要ではないワイヤライン電話技術等のシステムにおいて長年利用されてきた。しかし、近年では、新しい製造技術、特に電力トランジスタを製造する新しい技術が、統合クラスD APAを可能にした。これは、バッテリー電源駆動の携帯用音楽プレイヤーおよびワイヤレス通信デバイスを含む、より低電力、より高い帯域幅システムに対する、潜在的用途を拡張した。
【0003】
クラスD増幅器の1つの主要な利点はその効率にある。一般的に、オーディオ信号は、オーディオ信号の振幅と共に幅が変化する相対的に高い周波数のパルスのストリームに変換される。これらのパルス幅変調(PWM)信号を用いて、約90%の効率をもたらすカットオフと飽和との間で電力出力トランジスタのセットをスイッチする。対照的に、導電が各半周期の間に線形に変化する出力トランジスタを用いた、典型的なクラスABプッシュプル増幅器は、60%前後の効率を有する。クラスD増幅器の増大した効率は、電力消費を低減し、その結果、熱損失を低減し、バッテリー寿命を改良する。
【0004】
バッテリー寿命の改良、熱損失の低減、ならびに携帯用電子機器の設計および構造におけるコンポーネントサイズの最小化により、改良されたスイッチモード技術は、膨大な実際的な利点を有する。これらの技術に対する潜在的な用途は膨大であるが、クラスD APAは、考慮されるべき主要な分野の1つである。
【発明の開示】
【課題を解決するための手段】
【0005】
(発明の要旨)
本発明の原理の1つの実施形態によると、駆動信号およびこの相補的な駆動信号に応答して、第1および第2の電圧レールから出力端子を個々に駆動する第1および第2の出力トランジスタを含む、スイッチモード出力段が開示される。ノードに直列に接続される電流経路を有し、第1および第2の電圧レールを選択的に接続する、第1および第2の基準トランジスタが含まれ、該基準トランジスタは、該第1および第2の出力トランジスタに対してスケールされる。計測および制御ロジックは、ノードに現れる電圧と基準電圧との間の不平衡を感知し、不平衡を修正するために基準トランジスタの選択された1つのゲートに制御信号をフィードバックする回路を含む。さらなる回路は、制御信号に応答して、第1および第2の出力トランジスタの選択された1つのインピーダンスを変化させる。
【0006】
本発明の概念を実現させる回路および方法は、有利に出力インピーダンスを整合させる手段を提供する。特に、これらの技術は、スイッチモード増幅器等のスイッチモード回路、および、同様の回路において利用され得る。本発明の原理の実装は、コストおよび回路性能の観点の両方から効率的である。
【発明を実施するための最良の形態】
【0007】
本発明およびその利点のより完全な理解のために、ここで、添付の図面に関連して以下の説明が参照される。
【0008】
(好ましい実施形態の説明)
本発明の原理およびそれらの利点は、図面の図1〜6に図示される実施形態を参照して、最良に理解され、図面において、同様の番号が同様の部分を示す。
【0009】
図1は、本発明の原理による、携帯用コンパクトディスクプレイヤー等の典型的なオーディオシステム100の図である。デジタルメディアドライブ102は、1ビットおよびマルチビット符号化オーディオ等のデジタルデータを格納媒体から再生し、これらのデータをクロックおよび制御信号と共にDACサブシステム101に送る。結果として生じるアナログ(オーディオ)データは、増幅器ブロック104での、回路ブロック103で前置増幅さらなる処理を受ける。増幅器ブロック104は、その後、従来のスピーカー105のセット、ヘッドセット、または同種のものを駆動する。
【0010】
図2は、デジタル無線100および同様の用途における増幅器104として利用するのに適した典型的なクラスD、PWM増幅器200の概略図である。理解されるべきは、増幅器200の示される構成は例であり、そして、以下でさらに議論される本発明の原理は、同様に等しく別の増幅器構成に適用され得る。
【0011】
図示される増幅器200において、出力段は、高電圧レールV+から出力OUTPUT+を駆動するpチャネルMOS(PMOS)トランジスタ201と、低電圧レールV−からOUTPUT+を駆動する相補的なnチャネルMOS(NMOS)トランジスタ202とから成る。トランジスタ201および202のゲートは、ゲート/ドライバ204a、bと共に、市販のPWMコントローラ203により駆動される。オーディオ用途の場合、PWMコントローラ203は、クロック発生器205からクロックと共に、入力AUDIO INを受ける。出力は、多くの周知の設計(例えば、L−Cフィルタ)の任意の1つであり得るローパスフィルタ206を含む。
【0012】
増幅器200等のスイッチモード回路設計において開発し得る問題の1つは、出力抵抗不平衡である。この場合、高圧側スイッチは、PMOSトランジスタ201によりインプリメントされ、低圧側スイッチは、NMOSトランジスタ202によりインプリメントされる。従来の回路ドライバ204は、トランジスタ201、202のゲートを駆動する。PMOSトランジスタ201は、そのゲートが低電圧レールV−にプロダウンされる時に変化し、NMOSトランジスタ202は、ゲートが高電圧レールV+にプルアップされる時にオンになる。
【0013】
トランジスタ201および202は、それらの仕様パラメータに基づくサイズにおいて可能な限り近似して整合し、PMOSデバイスは、典型的にはNMOSデバイスの2〜3倍のである。実際のデバイスがそれぞれの仕様に一致する場合、この整合は、不整合効果による歪みを最小化する。しかしながら、実際に、これらのトランジスタは、仕様値から顕著に逸脱した強さを有する。この結果、例えば、閾値電圧等のデバイスパラメータにおける変化となる。さらに、このトランジスタの特性は、温度、電圧および時間によって変化し、不整合問題を複合させる。
【0014】
トランジスタ201と202との間の不整合は、典型的には、出力信号を歪ませる抵抗不平衡として明らかになる。これは、出力電圧レベルの関数である不定の出力インピーダンスとして観測され得る。出力インピーダンスは、約r1*(x+r2)*(1−x)であり、ここで、xは、スイッチングトンランジスタ201のデューティサイクルであり、(1−x)は、トランジスタ202のデューティサイクルであり、r1およびr2は、2つのスイッチングトランジスタの各抵抗である。(スイッチングトランジスタの応答が即時的ではないので、全ての値が近似的である)
必要になるよりも非常に低いインピーダンスを有するトランジスタを選択することによって、不整合の影響を低減することが可能である。しかし、これらの代替物は、コストおよび回路効率の両方にマイナスの影響を与える。本発明の概念は、コストにおいて効果がありかつ性能において効率性がある態様で、これらの問題を解決する。
【0015】
図3は、出力スイッチ(トランジスタ)201および202のそれぞれに対応する基準スイッチ(トランジスタ)301の対を含むスイッチモード出力段300を示す。基準スイッチ301および302は、例えば1000の因子により、出力スイッチ201および202に関して縮小されるが、他の点では、その他の全ての点において等しい。(両基準スイッチ301、302は、整合出力スイッチ201、202と同一の比率である。)
バランス計測および制御ロジック303は、出力トランジスタ201および202と同様に、基準トランジスタ301および302に接続される。ロジック303は、基準スイッチ301と302との間のバランスを計測し、応答して、基準スイッチ302および302のインピーダンスを整合させるために必要となる制御信号を発生させる。これらと同一の制御信号はまた、出力トンランジスタ201および202に印加される。出力トランジスタ201、202は基準トランジスタ301、302に比例するので、結果として、出力トランジスタ201のインピーダンスが、良好な近似値で、出力トランジスタ202のインピーダンスと整合する。
【0016】
バランス計測および制御ロジック303をインプリメントする多くの方法が存在し、それらの方法の2つが、図4、5および6を参照して議論される。
【0017】
図4の回路において、PMOS出力トランジスタ201は、高電圧レールV+と低電圧レールV−との間で動作するドライバ401aにより駆動される。NMOS出力トランジスタ202はまた、ドライバ402により駆動されるが、ドライバ402は差動増幅器403により提供される供給電源と低電圧レールV−との間で動作する。
【0018】
差動増幅器402は、基準トランジスタ301および302の共通のソース/ドレイン接続におけるノードA間の電圧差、および、基準電圧Vrefを感知する。図示される回路では、Vrefは、抵抗器402a(R1)および402b(R2)を含む分圧器により発生し、供給電源(V+−V−)の1/2に設定される。差動増幅器403からの電圧出力は、基準トランジスタ302のゲートへフィードバックされ、そのインピーダンスが基準トランジスタ301のインピーダンスと整合するまで、基準トランジスタ302のゲート電圧を調整する(すなわち、差動増幅器403の入力間の電圧差が約0である)。基準トランジスタ301、302のインピーダンスが整合すると、出力トランジスタ202、202のインピーダンスもまた整合する。なぜなら、差動増幅器出力もまた、ドライバ402を介してNMOS出力トランジスタ202ゲート電圧を変化させるからである。特に、トランジスタ202のゲートに対するピークドライブは、ドライバ402への供給電源の関数として変化する。この結果、ドライブ402の電源は、出力において電圧のスイング(swing)を変化させる。
【0019】
尚、図示された実施形態において、インピーダンス整合は、PMOS出力トランジスタ201におけるゲート電圧は一定の下で、NMOS出力トランジスタ202におけるゲート電圧を変化させることにより実現される。この選択が好まれるのは、PMOSトランジスタがNMOSとトランジスタよりも物理的にはるかに大きいからである。従って、可変駆動電圧を可能にするためにNMOSトランジスタを大きくすることは、より経済的である。それにも関わらず、インピーダンス整合もまた、PMOSゲート電圧またはPMOSおよびNMOS出力トランジスタの両方のゲート電圧を変化させることにより、実現され得る。
【0020】
第2の可能な出力インピーダンス整合技術が、図5および6に示される。この例では、NMOS出力トランジスタ202およびNMOS基準トランジスタ302は、より小型のセット、すなわち、縮小されたNMOSサブトランジスタ601a、eからそれぞれ構築される。ここで、相対的なスケーリングは、1/32から1/2までの1/32の刻みであるが、実際のスケーリングおよびトランジスタ(セグメント)601の数は、特定のデザインに依存して、実装に応じて変化し得る。
【0021】
差動増幅器501は、不平衡を決定するために、基準電圧Vref(抵抗器502aおよび502bから構成される分圧器により提供される)に対するノードAの電圧を計測する。信号BALANCEを適切な数のサブトランジスタ601においてスイッチオンする複合基準トランジスタ302のフィードバックとして利用して、差動増幅器501の入力電圧をバランスさせる。BALANCEはまた、複合出力トランジスタ202における対応する数のサブトランジスタをスイッチオンする。結果として、出力トランジスタ201と202との間のインピーダンスがバランスされる。
【0022】
本発明は、特定の実施形態を参照して記載されたが、これらの説明は、制限する意味で解釈されることを意味しない。開示された実施形態の様々な改変および本発明の代替の実施形態は、本発明の説明を参照して、当業者に理解される。当業者に理解されるべきことは、開示される概念および特定の実施形態は、本発明と同一の目的を実行するために、修正または他の構造の設計のための基礎として容易に利用され得ることである。さらに当業者に理解されるべきことは、そのような等価の構築物は、添付の特許請求の範囲に示される本発明の意図および範囲から逸脱することはない。
【0023】
従って、特許請求の範囲は、本発明の真の範囲内に収まる任意の改変または実施形態を網羅することが予測される。
【図面の簡単な説明】
【0024】
【図1】図1は、本発明の原理を実現するデジタル無線の1チャネルの図である。
【図2】図2は、図1のシステムにおけるオーディオ電力増幅器として利用するために適したクラスDパルス幅変調(PWM)の増幅器の図である。
【図3】図3は、出力スイッチ(トランジスタ)に対応する基準スイッチ(トランジスタ)の対を含む、スイッチモード出力段を示す。
【図4】PMOS出力トランジスタが高電圧レールV+と低電圧レールV−との間で動作するドライバにより駆動される回路を示す。
【図5】図5は、バランス計測および制御ロジックをインプリメントする別の方法を示す。
【図6】図6は、バランス計測および制御ロジックをインプリメントするさらに別の方法を示す。

Claims (24)

  1. 第1の電圧レールから出力を駆動するための電流経路を有する第1の出力スイッチと、
    第2の電圧レールから該出力を選択的に駆動するための電流経路を有する第2の出力スイッチと、
    該第1の出力スイッチに対してスケールされ、かつ、該第1の電圧レールに接続される電流経路を有する第1の基準スイッチと、
    ノードの該第1の基準スイッチの電流経路および該第2の電力レールに接続される電流経路を有する、該第2の出力スイッチに対してスケールされた第2の基準スイッチと、
    該第1と第2の基準スイッチとの間のインピーダンス不整合を計測し、かつ、応答して比例するように該第1および第2の出力スイッチのうちの選択された1つのインピーダンスを変化させるためのロジックと
    を備える出力段。
  2. 前記ロジックは、
    基準電圧と前記ノードにおける電圧を比較するための入力、ならびに、該基準電圧および該ノードにおける該電圧をバランスさせる該第2の基準スイッチの制御端子に接続される出力を有する差動増幅器と、
    該差動増幅器の該出力から提供される供給電源から動作し、かつ、前記出力スイッチの前記選択された1つの制御端子を駆動する出力を有するドライバと
    を備える、請求項1に記載の出力段。
  3. 前記第2の出力スイッチおよび前記第2の基準スイッチの各々は、複数の並列サブスイッチを備え、前記ロジックは、
    基準電圧と前記ノードにおける電圧を比較するための入力、ならびに、該第2の基準スイッチの前記制御端子に接続される出力を有する差動増幅器と、
    該差動増幅器の該入力における該電圧をバランスさせるために、該第2の基準スイッチの前記サブスイッチの1つを選択的に活性化し、かつ、前記第1の出力スイッチの前記サブスイッチの対応する1つを選択的に活性化するロジックと
    を備える、請求項1に記載の出力ドライバ。
  4. 前記第1および第2の出力スイッチは、電界効果トランジスタを備える、請求項1に記載の出力段。
  5. 前記第1の出力スイッチは、pチャネルトランジスタを備え、前記第2の出力スイッチはnチャネルトランジスタを備える、請求項1に記載の出力段。
  6. 前記第1および第2の基準スイッチは、電界効果トランジスタを備える、請求項1に記載の出力段。
  7. 駆動信号および相補的な該駆動信号に応答して、第1および第2の電圧レールから出力端子を個々に駆動する、第1および第2の出力トランジスタと、
    ノードに直列に接続される電流経路を有し、かつ、該第1および第2の電圧レールと選択的に接続する、第1および第2の基準トランジスタであって、該基準トランジスタは、該第1および第2の出力トランジスタに対してスケールされる、第1および第2の基準トランジスタと、
    計測および制御ロジックであって、
    該ノードに現れる電圧と基準電圧との間の不平衡を感知し、かつ、該基準トランジスタの選択された1つのゲートへ制御信号を戻して、該不平衡を修正する、回路と、
    該第1および第2の出力トランジスタの選択された1つのインピーダンスを該制御信号に応答して変化させる回路と
    を備える、計測および制御ロジックと
    を備える、スイッチモード出力段。
  8. 前記感知する回路は、前記基準電圧のソースおよび前記ノードに接続される相補的な入力を有する差動増幅器を備える、請求項7に記載の出力段。
  9. 前記変化させる回路は、前記制御信号により制御され、かつ、前記出力トランジスタの前記選択された1つのゲートを駆動するドライバを備える、請求項7に記載の出力段。
  10. 前記出力トランジスタの前記選択された1つは、複数の並列のサブトランジスタを備え、前記変化させる回路は、選択された数の該サブトランジスタを活性化するように動作可能であり、該出力トランジスタの該選択された1つの前記出力インピーダンスを変化させる、請求項7に記載の出力段。
  11. 前記第1の出力トランジスタは、前記駆動信号により駆動されるゲートを有するpチャネルトランジスタを備え、前記第2の出力トランジスタは、該駆動信号の相補的信号により駆動されるゲートを有するnチャネルを備える、請求項7に記載の出力段。
  12. 前記第1の電圧レールは、高電圧レールを備え、前記第2の電圧レールは、低電圧レールを備える、請求項11に記載の出力段。
  13. 前記第1の基準トランジスタは、前記第1の電圧レールに接続される電流経路を有するpチャネルトランジスタを備え、前記第2の基準トランジスタは、前記第2の電圧レールに接続される電流経路を有するnチャネルトランジスタを備える、請求項11に記載の出力段。
  14. 前記pチャネルトランジスタのゲートは、前記第2の電圧レールに接続される、請求項13に記載の出力段。
  15. 少なくとも1つの駆動信号を発生させる駆動回路と、
    スイッチモード出力段であって、
    該少なくとも1つの駆動信号に応答して、電圧レールのセットから増幅器出力を駆動させる出力トランジスタのセットと、
    該出力トランジスタに関連してスケールされ、かつ、電圧レールの該セットから動作する基準トランジスタのセットと、
    基準トランジスタの該セットの間の不平衡を感知し、制御信号を発生させる感知する回路と、
    該制御信号に応答して、出力信号の該セットのインピーダンスを整合させるためのバランスを取る回路と
    を備える、スイッチモード出力段と、
    を備える、増幅器。
  16. 前記少なくとも1つの駆動信号は、パルス幅変調信号を備える、請求項15に記載の増幅器。
  17. 前記駆動回路は、受信したアナログ信号およびクロック信号からパルス幅変調信号を発生させるコントローラを含む、請求項16に記載の増幅器。
  18. 前記増幅器は、オーディオ電力増幅器を備える、請求項15に記載の増幅器。
  19. 前記出力トランジスタのセットは、
    高電圧レールから前記出力を駆動させる第1のタイプの第1の出力電界効果トランジスタと、
    低電圧レールから前記出力を駆動させる第2のタイプの第2の出力電界効果トランジスタと
    を備える、請求項15に記載の増幅器。
  20. 基準トランジスタの前記セットは、
    前記第1のタイプであり、前記第1の出力トランジスタに対してスケールされ、かつ、前記高電圧レールに接続される電流経路を有する、第1の基準電界効果トランジスタと、
    前記第2のタイプであり、ノードにおける前記第1の基準トランジスタの電流経路および前記低電圧レールに接続される電流経路を有する、第2の基準電界効果トランジスタと
    を備える、請求項18に記載の増幅器。
  21. 前記第1のタイプの前記トランジスタは、PMOSトランジスタを備え、前記第2のタイプの前記トランジスタは、NMOSトランジスタを備える、請求項20に記載の増幅器。
  22. 前記感知する回路は、差動増幅器を備える、請求項15に記載の増幅器。
  23. 前記バランスを取る回路は、前記感知する回路により発生する前記制御信号によって制御される出力電圧を有するドライバを備える、請求項15に記載の増幅器。
  24. 前記バランスを取る回路は、並列に配列され、かつ、前記制御信号に応答して選択的に活性化される、複数のトランジスタを備える、請求項15に記載の増幅器。
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