KR20210063280A

KR20210063280A - 에너지 효율적인 스펙트럼 필터링을 갖는 초고속 데이터 레이트의 디지털 밀리미터파 송신기

Info

Publication number: KR20210063280A
Application number: KR1020207037241A
Authority: KR
Inventors: 브라이언 캐스퍼; 제임스 자우시; 친탄 타카르; 스테판 쇼포브
Original assignee: 인텔 코포레이션
Priority date: 2018-09-19
Filing date: 2018-09-19
Publication date: 2021-06-01
Also published as: KR102616755B1; DE112018007990T5; WO2020060543A1; US20210168000A1; JP7366944B2; CN112368986A; US11483186B2; JP2022507999A

Abstract

고해상도 변조 모드 또는 스펙트럼 성형 모드 중 하나에서 밀리미터파 주파수로 단일 캐리어(SC) 또는 직교 주파수 분할 다중화(OFDM) 캐리어에서 초당 멀티기가비트의 데이터 신호들을 송신하는(TX) 디지털 송신기 아키텍처가 개시된다. 이 아키텍처는 멀티플렉서를 사용하여 구성들 사이에서 스위칭하는 선택된 TX 모드에 대응하는 특정 회로 구성에 따라 데이터 비트 스트림의 개별 비트들을 병렬로 처리하기 위한 다수의 디지털 전력 증폭기(DPA) 및 변조 재구성 가능 회로 세그먼트를 포함한다.

Description

에너지 효율적인 스펙트럼 필터링을 갖는 초고속 데이터 레이트의 디지털 밀리미터파 송신기

본 발명은 무선 데이터 통신에 관한 것으로, 특히 고주파/저파장 송신기들에서의 송신 속도를 더 높이기 위한 혁신적인 아키텍처 및 메커니즘에 관한 것이다.

최신 통신 시스템들은 대역폭에 대한 수요가 끊임없이 증가함으로 인해 가능한 최고의 데이터 레이트를 지원하도록 지속적으로 진화하고 있다. 따라서, 최신의 OFDM(Orthogonal Frequency Division Multiplexing: 직교 주파수 분할 다중화) 송신기들은 고 심벌 레이트(high symbol rate) 및 고차 변조 포맷 양자 모두를 지원해야 한다. 최대 심벌 레이트는 전형적으로 송신기 프런트 엔드의 대역폭에 의해 제한되는 반면, 고차 변조 방식은 큰 PAPR(peak to average power ratio: 피크 대 평균 전력비)과 관련되며 송신하는 데 비효율적이다. 또한, 송신기들은 밀집된 무선 생태계에서 공존하기 위해 그 인접 채널과 스퓨리어스 스펙트럼 방출(spurious spectrum emissions)을 최소화해야 한다. 스펙트럼 마스크 요건을 충족하는 것은 전형적으로 큰 오버샘플링 계수를 수반하는데, 이는 베이스밴드의 디지털 전력 소비를 증가시킬뿐만 아니라, RF 신호의 PAPR을 더욱 증가시켜서 프런트 엔드를 더욱 전력 비효율적이 되게 한다. 현재의 해법들은 일반적으로 위의 성능 메트릭들 중 하나 이상을 희생하게 되며, 그 결과 최적이 아니다.

선형 업컨버전(up-conversion) 아키텍처를 사용하는 종래의 접근 방식은 종종 많은 대역폭 제한 블록(예를 들면, 베이스밴드, 업컨버트 믹서, 증폭기(들), 및 전력 증폭기)을 통합할 수 있으며, 적절한 변조 정확도와 스펙트럼 마스크 컴플라이언스를 유지하기 위해서는 선형 모드로(즉, 상당한 백오프(back-off)로) 작동될 필요가 있다. 이러한 시스템들은 이퀄라이제이션(equalization)없이 달성 가능한 최대 심벌 레이트 및 시스템의 전력 효율에 제한을 가한다. 업컨버전 기반의 해법은 본질적으로 모든 송신기 회로 블록이 전력 효율이 낮으며 송신 체인 내의 다수의 협대역 블록이 상당한 주파수 변동을 초래하는 선형 모드로 작동될 것을 요한다. 이러한 유형의 변동은 고급 프리이퀄라이제이션(advanced pre-equalization), 예를 들면 DOCSIS(Data Over Cable Service Interface Specification)의 10 탭 리니어 이퀄라이저를 필요로 할 수 있는데, 이는 전력 소비에 더 기여하며 시스템 복잡도를 증가시킨다.

종래의 접근 방식의 대역폭 및 효율 제한을 회피하기 위해, RF 캐리어를 가능한 한 송신 안테나 가까이에서 직접 변조하여 선행 회로 블록들이 비선형 모드로 작동될 수 있도록 하는 특정 디지털 데카르트 및 극 아키텍처(Cartesian and Polar architectures)가 제안되었다. 하지만, 이들 디지털 해법은 낮은 해상도 및 상당한 캐리어 누설로 인해 일반적으로 16-QAM 초과의 변조 포맷에는 사용될 수 없다. 또한, 이들 디지털 아키텍처에서의 아날로그 필터링의 결여는 스펙트럼 컴플라이언스를 위해 큰 오버샘플링 비(oversampling ratio)를 요하며, 디지털 회로들의 전력 소비를 증가킨다. 그래서, 이하의 본 발명의 실시예들에 개시된 바와 같이, 이들 문제를 회피하기 위한 해법이 매우 바람직하다.

회로들, 논리 연산, 장치들, 및/또는 방법들의 예시적인 실시예들이 첨부된 도면들을 참조하여 비한정적인 예로서만 설명될 것이다.
도 1(a)는 본 발명의 일 실시예에 따른 용량성 중화(capacitive neutralization) 디지털 전력 증폭기(PA) 토폴로지를 갖는 예시적인 테일 디바이스 스위칭의 회로도를 도시한다.
도 1(b) 및 도 1(c)는 각각 디지털 코드에 대한 예시적인 회로의 효율 및 전달 특성을 도시한다.
도 2는 본 발명의 다른 실시예에 따른, n 탭 유한 임펄스 응답 필터링을 위해 비트들이 RF 도메인에서 서브유닛들로 세그먼트화될 수 있는 예시적인 디지털 전력 증폭기(DPA) 실시예의 기본 회로도를 도시한다.
도 3a 및 도 3b는 스펙트럼 성형/컴플라이언스를 위한 하나 이상의 FIR 필터링 세그먼트(도 3a) 및 (b) 고차 콘스텔레이션(higher order constellations) 및/또는 저에러 벡터 크기(error vector magnitude: EVM)를 사용하여 변조하기 위한 고해상도 세그먼트(도 3b)를 갖는, 본 발명의 실시예에 따른 예시적인 재구성 가능한 디지털 전력 증폭기(DPA)의 기본 회로도를 도시한다.
도 4는 본 발명의 특정 실시예들에 따른, 스펙트럼 적합성 요건을 갖는 제1 네트워크 또는 디바이스에 대해 제1 모드, 또는 제1 모드보다 더 높은 변조 해상도를 갖는 제2 모드를 사용하여 송신을 재구성하는 방법(400)을 도시하는 흐름도이다.
도 5a 내지 도 5d는 다양한 실시예들에 따른 스펙트럼 적합성 모드 및 고해상도 모드에서 작동하는 단일 캐리어(single carrier: SC)와 관련된 실시예들의 시뮬레이션된 성능 결과들의 그래픽 도식들이다.
도 6a 내지 도 6f는 (a) 에러 벡터 크기(EVM) 및 (b) 낮은 EVM을 달성하기 위해 한정된 상승 시간 필터링만을 갖는 스펙트럼; (c) EVM 및 (d) 에일리어스(aliases)를 감쇠시키기 위해 상당한 상승 시간 필터링을 갖는 스펙트럼; 및 (e) EVM 및 (f) 낮은 EVM과 에일리어스 감쇠를 동시에 달성하기 위해 주파수 영역 이퀄라이제이션으로 상승 시간 필터링을 위한 스펙트럼의 실시예의 영향 OFDM 시뮬레이션의 예시적인 도식을 도시한다.
도 7a 및 도 7b는 각각 예시적인 실시예들의 듀얼 TX 모드 디지털 전력 증폭기/변조기 및 전류 부족 인버터(current starved inverter)의 대표적인 시뮬레이션 출력을 도시한다.
도 8a 및 도 8b는 다른 실시예들에 따른, 선형화 DPD가 적용되기 전후의 시뮬레이션된 64-QAM 변조 컨스텔레이션을 갖는 예시적인 실시예들을 도시한다.
도 9는 본 발명의 실시예에 따른 광대역 디지털 송신기를 포함하는 사용자 기기(user equipment: UE)와 같은 무선 디바이스의 예시적인 블록도를 도시한다.

본 발명의 실시예들은 바람직하게는, 밀리미터파 주파수로 작동하면서, (a) 변조 해상도가 증가되고, (b) 캐리어 누설을 저감하며 그래서 가능한 변조 심도(modulation depth)를 증가시키고, (c) 저전력 스펙트럼 성형을 제공하며, (d) 정확도를 희생시킴이 없이 스루풋을 증대시키는 디지털 송신기 아키텍처 및 회로에 관한 것이다. 이들 중대한 진전 및 그 이상은 아래의 예시적인 실시예들에 개시된 바와 같이, 최소한의 복잡도로 낮은 오버헤드 혼합 신호 펄스 성형 및 이퀄라이제이션 기법들을 이용하는 소형 디지털 전력 증폭기 설계를 통해 실현될 수 있다. 혁신적인 실시예들은 3GPP LTE 또는 NR(New Radio) 사용자 기기(UE) 핸드셋들과 같은 무선 통신 기기를 참조하여 설명되지만, 본 명세서에 기재된 혁신적인 회로 및 원리는 유사한 아키텍처 및 기법들 및 유사한 이점이 얻어질 수 있는 다양한 유선 또는 무선 송신 기술에 적용 가능할 수 있으며, 그래서 본 발명은 임의의 특정 통신 포맷 또는 프로토콜에 국한되지 않는다.

본 명세서에 개시된 실시예들은 위에서 논의된 종래의 업컨버전 설계 및/또는 이전에 제안된 디지털 송신기 기법들의 결점들에 대한 해법들을 제공하며, 그에 따라 최초로 현저히 저감된 전력 소비를 포함하여 상당한 이점을 갖는 통신 디바이스용의 실행 가능한 디지털 송신기 아키텍처를 가능케 한다. 아래의 표 1에 나타낸 바와 같이, 본 발명의 실시예들의 해법은 종래의 선형 업컨버전(전통적) 및 이전에 제안된 디지털 송신기 해법들보다 우수하다. 차세대 애플리케이션, 예를 들면 5G의 맥락에서, 본 발명의 실시예들은 현재 이용 가능한 디바이스들의 송신기의 전력 소비의 1.5 배 내지 최대 3 배의 범위에서 송신기의 전력 소비를 저감할 수 있다. 4(16) 요소 위상 배열(4(16) element phased array)을 갖는 하나의 예시적인 사용자 기기(UE) 핸드셋에서, 이는 UE에 의해 소비되는 전력이 0.3 내지 1.2 와트(1.2 내지 4.8 W) 더 적어짐을 의미한다. 이는 전력 사용량의 대폭적인 저감이며, 사용 모델에 따라 송신이 전형적으로 핸드셋 작동에서 전력의 대부분을 소비하기 때문에, 이는 배터리 수명을 거의 비례하는 양으로 연장되게 할 수 있다.

이전 해법들 대비 본 발명의 실시예들의 성능 특성들

성능 메트릭	본 발명	종래의 TX 1	디지털 TX
효율	∨	×	∨
고차 변조 포맷	∨	∨	×
고 심벌 레이트	∨	∨	×
베이스밴드 성형/ 필터링 오버헤드	∨	×	∨
저 디지털 전력	∨	N/A	×

고효율 및 변조 심도를 갖는 소형 중화 디지털 전력 증폭기(DPA) 회로

일 실시예에 따른 밀리미터파 송신기들에서 사용하기 위한 디지털 전력 증폭기(digital power amplifier: DPA) 회로(100)가 도 1(a)를 참조하여 도시 및 설명된다. 이 실시예에서, DPA 회로(100)는 캐리어 누설 제거를 위한 분산형 용량성 중화 회로(distributed capacitive neutralization circuit)(120)와 결합된 테일 스위칭 회로(110)를 포함하며, 저 진폭 심벌들의 정확한 송신을 가능케 한다. 이 토폴로지는 변조 심도(최대 진폭 심벌 대 최소 진폭 심벌의 비로 정의됨)와 효율 사이의 트레이드오프를 깨뜨리는데, 이는 최초로 고효율로 고차 변조 포맷(예를 들면, > 16-QAM, OFDM, DFT-S-OFDM 등)을 사용하여 밀리미터파 주파수로 송신을 가능케 한다(아래의 표 2 참조).

도 1b 및 도 1c는 본 발명의 실시예에 따른, 테일 스위칭 및 용량성 중화 회로(110, 120)를 갖는 전력 증폭기 회로(100)를 사용하는 밀리미터파 송신의 전달 특성(180) 및 효율(190)을 각각 도시한다. 특정 실시예들에서, 용량성 중화 회로(120)는 각 유닛 디지털 전력 증폭기 셀(101, 102, 103) 내의 소스 및 드레인 금속 스트라이프들 사이의 국소 중첩 영역들에 의해, 도시된 바와 같이 분산 방식으로 구현된다. 이 실시예에서, 국소 용량성 중화 회로(120)는 다음과 같은 이점들을 제공한다:

(i) 광대역 캐리어 누설 제거;

(ii) 각 유닛 셀의 회로를 변경함이 없이 임의의 대형 전력 증폭기 크기로의 확장 가능성; 및

(iii) 진폭 변조(AM)로부터 위상 변조(PM)로의 왜곡을 최소화하기 위해 유도 성 기생(inductive parasitics)을 최소화하는 초소형 레이아웃.

디지털 PA 토폴로지에서의 드레인 효율 및 변조 심도 비교

디지털 PA 토폴로지	드레인 효율	변조 심도 (변조 포맷)
테일 스위칭 제1 접근 방식 제2 접근 방식	∨ 28.5 % 29.8 %	× -- (16-QAM) 9 dB(16-QAM)
캐스케이드 스위칭	× 17.7 %	∨ 22 dB(64-QAM)
용량성 중화에 의한 테일 스위칭	∨ 34.5 %	∨ 35 dB(256-QAM, OFDM)

스펙트럼 컴플라이언스 마스킹을 위한 재구성 가능한 임베디드 N 탭 FIR

본 발명의 또 다른 실시예들에서, 넓은 범위의 캐리어 주파수에 걸쳐, 즉 광대역에서 작동할 수 있는 고도로 재구성 가능한 디지털 송신기 아키텍처는, 고정 아날로그 필터링은 그러한 범위에 걸쳐 요건을 충족하기에 충분히 유연하지 않기 때문에, 디지털 필터링 회로를 포함한다. 그래서, 특정 실시예들에서는, 디지털 필터링이 넓은 범위의 캐리어 주파수에 걸쳐서, 예를 들면 LTE-A 또는 NR과 같은 특정 표준에 준거한 송신에 걸쳐 스펙트럼 방출 요건 또는 마스크를 충족할 수 있는 유일한 실행 가능한 해법이다.

이하의 바람직한 실시예들에 대한 논의에서는, 디지털 변조 통신 시스템들에 대한 배경 및 기타 관련 용어들에 대한 간략한 설명이 제공된다. 디지털 통신 시스템들에서는, 정보가 일련의 샘플로서 송신되는데, 각 샘플은 균일한 타임 슬롯을 점유한다. 각 샘플은 유한 개수의 "심벌" 중 하나를 인코딩하며, 이는 다시 정보의 하나 이상의 이진수(비트)를 나타낸다. 각 심벌은 캐리어의 진폭 및 위상 변조의 상이한 조합으로 인코딩되며, 그래서 각 심벌은 컨스텔레이션 포인트라 불리는 컨스텔레이션 다이어그램(constellation diagram) 상의 포인트로 표현된다. 컨스텔레이션 다이어그램은 XY 평면 내의 포인트들의 컬렉션으로서 시스템에 의해 송신될 수 있는 모든 가능한 심벌들을 보여준다. 변조가 높을수록, 다이어그램 상에는 더 많은 컨스텔레이션 포인트가 존재하며, 인코딩 및 변조될 수 있는 데이터의 해상도가 더 높아진다. 통신 채널을 통과하고 난 후, 변조를 위해 증폭하기 위해 신호에 추가된 전자 노이즈 또는 왜곡으로 인해, 복조기가 수신하는 진폭 및 위상은 해당 심벌의 정확한 값과 다를 수 있다. 컨스텔레이션 다이어그램 상에 플롯될 때, 해당 샘플을 나타내는 포인트는 도면의 특정 아이 다이어그램(eye diagrams)에 나타내는 바와 같이 해당 심벌의 정확한 위치로부터 오프셋되게 된다.

에러 벡터 크기(error vector magnitude), 즉 EVM(종종 상대 컨스텔레이션 에러(relative constellation error), 즉 RCE라고도 함)은 디지털 무선 송신기 또는 수신기의 성능을 정량화하는 데 사용되는 척도이다. 이상적인 송신기에 의해 송신되거나 수신기에 의해 수신되는 신호는 모든 컨스텔레이션 포인트들이 정확하게 이상적인 위치에 배치되게 하지만, 구현에 있어서의 (캐리어 누설, 낮은 이미지 제거비(image rejection ratio), 위상 노이즈 등과 같은) 다양한 결함은 실제 컨스텔레이션 포인트들이 이상적인 위치들로부터 이탈되게 한다. 비공식적으로, EVM은 포인트들이 이상적인 위치들로부터 얼마나 멀리 떨어져 있는지의 척도이다. 노이즈, 왜곡, 스퓨리어스 신호들, 및 위상 노이즈는 모두 EVM을 열화시키며, 그에 따라 EVM은 디지털 통신에 사용하기 위한 무선 수신기 또는 송신기의 품질의 포괄적인 척도를 제공한다.

심벌 간 간섭(intersymbol interference: ISI)은 선형 효과이기 때문에, 채널의 주파수 응답을 평탄화하기 위한 필터를 적용함으로써 완화될 수 있다. 이 프로세스는 "이퀄라이제이션(등화)"으로 알려져 있으며, 송신기 또는 수신기의 어느 것에도 적용될 수 있다. 송신기에 이퀄라이제이션이 적용될 때 이는 종종 "프리엠퍼시스(pre-emphasis)"로 명명되고, 수신기에서는 디엠퍼시스(de-emphasis)로 명명된다. 적응화 가능하기 위해, 프리엠퍼시스는 채널 특성들을 피드백하기 위해 프로토콜을 사용해야 한다. 이퀄라이제이션에는 이용 가능한 몇 가지 상이한 기법이 있는데, 이들 모두는 전력 소비, 성능, 및 비용면에서 상이한 엔지니어링 트레이드오프를 갖는다. 가장 간단한 접근 방식은 피드 포워드 이퀄라이제이션(Feed Forward Equalization: FFE)이다. 이는 임펄스 및, 쌍대성(duality)에 의해, 주파수 응답을 조정하도록 프로그램된 일련의 탭 가중치(tap weights)를 갖는 유한 임펄스 응답 필터(FIR)를 사용한다. 이것이 가장 간단한 구현이며, 전적으로 아날로그 영역에서 설계될 수 있다. 이러한 접근 방식은 초고속에 적합하며, 일반적으로 비교적 낮은 전력으로 제공된다. 하지만, FFE는 또한 한정된 성능을 제공하는데: 일반적으로 대부분의 10 Gbps 통신 시스템에는 불충분한 것으로 여겨지며, 그에 따라 최신 통신 설계에서는 종종 간과된다.

도 2를 참조하면, 일 실시예에 따른 디지털 전력 증폭기(DPA) 회로(200)는 송신을 위한 비트들(1 내지 (M-1))을 증폭 및 캐리어로 변조되는 DPA 회로 세그먼트들(201, 202, 및 203)의 병렬 경로들로 분할함으로써 위상 변조기(phase-modulator: PM) 및 진폭 변조기(amplitude-modulator: AM) 신호 경로 양자 모두에 아날로그 영역 유한 임펄스 응답(FIR) 필터링을 사용하여 FFE를 수행한다. FIR 필터링의 다양한 실시예들에서, 각 비트는 디지털 PA/변조기에서 FIR 필터의 탭 강도(tap strengths)를 나타내는 서브유닛들(0 내지 (n-1))로 더욱 세그먼트화되는데, 서브유닛들은 그 위상을 쉬프트하기 위해 f_s만큼 지연된다. 서브유닛들은 그리고 나서, 예를 들면 전류 부족 인버터들(225)를 사용하여 시간 영역 송신기 파형을 성형하고 송신을 위한 캐리어 변조 신호의 원치 않는 스펙트럼 방출을 저감시키기 위해, 데이터 시퀀스들의 쉬프트된 위상으로 구동된다. 이 접근 방식은 2 개의 동일한 강도의 FIR 탭에 대해 밀리미터파 주파수에서 테스트되어 잘 수행되었다. 본 발명의 특정 실시예들은 도 2에 도시된 바와 같이, 이를 임의의 크기의 탭 강도로 0 내지 (n-1)의 n 탭으로 확장한다. 종래의 디지털 오버샘플링 기법들(n×의 레이트)에 비해 이 설계를 사용하는 실시예들의 명확한 이점은 베이스밴드 데이터가 UI 레이트(1×의 레이트)로 스위칭되기 때문에 베이스밴드 디지털 전력을 덜 소비한다는 것이다.

도 3a 및 도 3b를 참조하면, 본 발명의 또 다른 실시예들에 따라, 송신기의 재구성 가능한 DPA/변조기는 송신기가 통신하고 있는 통신 네트워크 또는 프로토콜의 유형에 기초하여 송신을 변조하기 위해 선택되는 상이한 목적의 디지털 전력 증폭기 회로들(300 및 310)을 포함한다. DPA 회로들(300 및 310)은 대응하는 송신기에 고도의 유연성을 제공하고 필요한 송신 유형/모드에 기초하여 다른 DPA 회로 설계에 대비하여 하나의 DPA 회로 설계의 특정 강점들을 이용하도록 선택 가능하다. 예시적인 일 실시예에서, 상이한 목적의 DPA 회로들/세그먼트들(300 또는 310)은: 1) 스펙트럼 성형 모드("FIR 모드"로도 지칭됨); 또는 2) 캐리어에서 데이터의 대역폭을 더 크게 변조할 수 있는 고해상도 모드(또는 "고해상 모드(Hi-res mode)")로부터 선택되는 선호되는 송신 모드에 따라 인에이블될 수 있다.

FIR 회로들(도 2의 200 및 도 3a의 300)은 예를 들면, 3GPP LTE-Advanced Rel. 12+ 또는 New Radio(NR), 일명 "5G"와 같은 다양한 통신 표준을 준거하도록 송신시에 우수한 스펙트럼 성형을 제공하지만, 필터링 지연을 겪지 않기 때문에 송신기의 전체적인 해상도 능력을 댓가로 그렇게 할 수 있다. 도 3a의 FIR 세그먼트(300)에 의해 일반적으로 이용 가능한 것보다 더 높은 송신 해상도를 이용하는 것이 바람직할 수 있는 경우에, 예를 들면 보다 높은 해상도를 지원하며 엄격한 스펙트럼 성형 적합성이 없는 사유(proprietary) 네트워크/링크에서, 본 발명의 다양한 실시예들은 고해상도 모드, 즉 "고해상 모드"에서 보다 넓은 대역폭을 달성하기 위해 FIR TX 모드 작동으로부터 스위칭되도록 적응화된 재구성 가능한 디지털 전력 증폭기 회로를 포함할 수 있다. 예시적인 고해상도 모드 회로(310)가 도 3b에 도시되어 있다.

따라서, 도 3a 및 도 3b에 도시된 바와 같이, 본 발명의 특정 실시예들의 송신기는, 제1 통신 네트워크의 스펙트럼 방출 마스크에 준거하여 송신하기 위해 제1 모드, 예를 들면 FIR 모드 회로들(300)을 사용하는 "스펙트럼 성형 모드"로 작동하도록, 또는 엄격한 스펙트럼 방출 요건없이 보다 높은 해상도 통신을 지원하는 잠재적인 사유 해법(potential proprietary solutions)을 사용하여 제2의, 상이한, 통신 네트워크 또는 디바이스로 송신하기 위해 "고해상도" 회로들(310)을 사용하여 제2 모드로 작동하도록 구성된 DPA 회로/세그먼트들을 포함할 수 있다. 특정 실시예들에서, 고해상도 모드 회로들(310)은 FIR 세그먼트들(300)에 비해 저감된 에러 벡터 크기(EVM)/양자화 노이즈를 제공하며, 보다 고차의 컨스텔레이션으로 송신을 변조할 수 있게 한다. 바람직한 실시예들에서, FIR 모드 회로들(300) 및 고해상도 회로들(310)은 동일한 회로 상에 존재할 수 있으나, MUX(315)에 의해 다중화되고 제어 비트 예를 들면, FIR 모드의 경우는 '1' 또는 고해상도 모드의 경우는 '0'에 의해 구성된 상이한 입력들을 갖는다. 이 제어 비트는 디바이스 아키텍처에 따라 제어 채널 시그널링 또는 기타 회로로부터 프로토콜/네트워크를 알고 있는 베이스밴드 프로세서에 의해 제공될 수 있으며, FIR 모드에 대해 '1'로 설정되면, 도 3a에 도시된 구성이 인에이블되며, 비트 서브유닛들(b<0: n-1)이 n×f_s의 위상 지연 클록 신호로 1×f_s의 레이트로 FIR 회로(300)에 공급된다. 고해상도 모드에 대해 제어 비트가 '0'으로 설정하면, 비트 서브유닛들(b=0: n-1)이 1×f_s로 단순 공급된다.

상승 시간 필터링

디지털-아날로그 변환(digital-to-analog conversion: DAC) 작업으로부터 대역외(out-of-band: OOB) 주파수 에일리어스를 필터링하기 위해, 종래 디지털 송신기들은 큰 디지털 오버샘플링 비를 이용한다. 특히, 초당 수기가 심벌(G_sym/s: multiple giga-symbol per second)의 레이트에서 이 정도의 오버샘플링은 모바일 디바이스 또는 배터리 구동식 디바이스의 경우에 전력 소비가 매우 높다. 그래서, 본 발명의 다양한 실시예들에서, 오버샘플링은 4X 이하로 제한되고, OOB 콘텐츠의 감쇠는 디지털 위상 변조 및 진폭 변조 드라이버에 대한 아날로그 펄스 성형에 의해 수행된다. 다양한 실시예들에서, 이 아날로그 펄스 성형은 디지털 PA/변조기 비트들을 구동하는 디지털 회로들의 RC(resistor-capacitor) 시간 상수들을 증가시킴으로써 펄스 에지들을 늦추는 것을 포함한다. 증가된 RC 시간 상수는 시간 영역에서의 컨벌루션 또는 주파수 영역에서의 1 차 필터에 상응한다.

본 발명의 실시예에 따른 디지털 송신기를 사용하여 밀리미터파 주파수로 송신하는 예시적인 방법(400)이 도 4를 참조하여 설명된다. 방법(400)은 먼저 스펙트럼 성형 모드(즉, FIR 모드)와 고해상도 변조 모드 사이에서 송신하기 위한 TX 통신 모드를 결정하는 단계(410)를 포함한다. 스펙트럼 성형 TX 모드로 디지털 송신기를 작동하는 경우(415), 방법(400)은 PM 및 AM 경로 양자 모두에 대해 RF 영역 유한 임펄스 응답(FIR) 필터링을 수행하는 단계(420)를 포함한다. 앞서 언급한 바와 같이, 다양한 실시예들에서, 이는 디지털 PA/변조기 비트들을 FIR 필터의 탭 강도를 나타내는 서브유닛들로 더욱 세그먼트화하고, 시간 영역에서 파형을 성형하기 위해 데이터 시퀀스들의 쉬프트된 위상으로 구동함으로써 수행된다.

실시예들은 위상 변조(PM) 및 진폭 변조(AM) 경로를 개별적으로 처리하며, 그래서 다음으로, 선택적으로, 방법(400)은 추가적인 바람직하지 않은 성분들을 억제하기 위해 송신되는 데이터 스트림을 전치 왜곡하는 단계(425)를 포함한다. 바람직한 실시예들에서, 프리엠퍼시스/전치 왜곡하는 단계(425)는 PM 경로에만 메모리 기반의 DPD(Digital Predistortion: 디지털 전치 왜곡) 알고리즘을 적용함으로써 FIR 모드에서만 수행되지만, 실시예들은 이에 국한되지 않는다. 다른 솔리드 스테이트 증폭기 선형화 방법들이 PM 경로에만 또는 실용적인 경우 AM/PM 경로 양자 모두에 이용될 수 있다. 또한, 선택적인 점선으로 나타낸 바와 같이, DPD는 바람직한 경우에 고해상도 모드에서도 사용될 수 있다. 마지막으로, 데이터 신호는 하나 또는 복수의 RF 캐리어(들)에 증폭 및 변조된다(435).

도 5a 내지 도 5d를 참조하면, 예시적인 대표적인 단일 캐리어(SC) 시뮬레이션(505, 510, 515, 및 520)이 도시되어 있다. 예시적인 일 실시예에서는, 10 dB의 아날로그 에일리어스 억제가 증폭 및 변조 전에 단일 캐리어에 적용되지만, 본 발명의 실시예들은 각각 도 6a 내지 도 6f의 시뮬레이션 도식들에 도시된 바와 같이, 다중 캐리어 OFDM 송신에도 적용될 수 있다.

다양한 실시예들에서는, 프로그램 가능한 전류 부족 인버터 드라이버(예를 들면, 도 2의 225; 도 7b의 750)를 사용하여 상이한 채널 본딩 및 심벌 레이트에 걸쳐 구성 가능한 대역외 필터링이 달성될 수 있다. 4 탭 FIR 필터링을 갖는 송신기를 통해 펄스 에지들의 상승 시간을 늦추는(즉, RC 시간 상수들을 증가시키는 것 = 펄스 상승 시간을 늦추는 것) 영향이 도 5a 및 도 5c의 도식들 505(고속 RC) 및 515(저속 RC)에 의해 시간 영역에서, 및 도 5b 및 도 5d의 주파수 영역 도식 510(고속 RC) 및 520(저속 RC)으로 도시되어 있다. 관찰할 수 있는 바와 같이, 상당한 대역외 주파수(511)가 그러한 에일리어싱 기법을 사용하여 도 5b와 도 5d 사이에서 필터링된다(521).

비트 서브유닛들만의 세그먼트화 및 위상 지연을 통해 아날로그 필터의 컷오프 주파수를 낮춤으로써 원하는 에일리어스 억제가 달성될 수 있으나, 이는 불완전한 펄스 안정화를 초래할 수 있고, 그에 따라 발생하는 송신 에러 벡터 크기(EVM)에는 트레이드오프가 발생할 수 있다.

도 6a 내지 도 6f는 디지털 송신기에서의 노이즈 억제를 위한 다양한 접근 방식들의 OFDM 시뮬레이션을 보여준다. 도 6b, 도 6d, 및 도 6e는 5G 표준을 준거하는 데 필요한 예시적인 스펙트럼 마스크(611) 및 각 접근 방식으로부터 획득된 주파수(612)를 보여준다. 도 6a 및 도 6b는 낮은 EVM을 유지하기 위해 한정된 상승 시간 필터링만을 사용하는 접근 방식을 사용하는 각각의 EVM 및 스펙트럼 도식(605 및 610)을 도시한다. 도 6c 및 도 6d는 보다 높은 감쇠 에일리어싱을 달성하기 위해 상당히 증가된 상승 시간 필터링을 사용하는 - 하지만 EVM도 증가하는 결과가 됨 - 접근 방식을 사용하는 각각의 EVM 및 스펙트럼의 시뮬레이션(615 및 620)을 보여준다. 마지막으로, 도 6e 및 도 6f는 한정된 에일리어스 감쇠로 저감된 EVM을 달성하기 위해, 한정된 상승 시간 필터링 - 하지만 주파수 영역 이퀄라이제이션/디지털 전치 왜곡을 사용함 - 에 대한 각각의 EVM 및 스펙트럼에 대한 시뮬레이션(625 및 630)을 보여준다.

도 6c 및 도 6d의 도식들(615 및 620)에서 관찰할 수 있듯이, 5G 표준 등의 스펙트럼 마스크(611)에 준거하는 데 필요한 것과 같이 보다 적극적인 OFDM(직교 주파수 분할 다중화) 에일리어스 억제를 사용하여, 사이드 로브(side lobes)가 마스크(611)를 초과하지 않도록 하기 위해, 1 차 필터의 컷오프 주파수는 도 6b의 도식(610)의 주파수(612)와 비교하여 더욱 저감되어야 한다. 하지만, 증가된 에일리어싱만으로는 도 6c의 도식(615)에 나타낸 바와 같이 TX EVM(613)을 심각하게 열화시킬 수 있다. 따라서, 본 발명의 특정 실시예들에서는, 이 트레이드오프가 (데이터 스트림 전체에 대해 시간 영역에서) SC 및 (각 IFFT 블록세트에 대해, 주파수 영역에서) OFDM 모드 양자 모두에서 선형화 전치 왜곡을 사용함으로써 경감될 수 있다. 후자가 도 6e 및 도 6f에 예시되어 있는데, 여기서 에일리어스는 주파수 영역 이퀄라이제이션을 사용한 결과로서 EVM(613)에 미치는 영향을 최소화하면서 총합 21 dB 만큼 억제된다. 중요한 것은, 이러한 전치 왜곡으로 인한 결과적인 파워 아웃(P_out) 감쇠가 에일리어스 억제 자체를 증가시켰을 때보다 현저히 낮다는 것인데, 이는 대비하여 약간 더 높은 오버샘플링으로 완화될 수 있다. 따라서, 몇몇 바람직한 실시예에서, 송신 신호의 전치 왜곡과 아날로그 에일리어싱 또는 "상승 시간 필터링"의 조합은 타당한 EVM으로 허용 가능한 스펙트럼 필터링을 제공하는 밀리미터파 송신기의 디지털 전력 증폭기들을 위한 최적의 해법을 제공한다.

도 7a는 바람직한 실시예들에 따른 듀얼 TX 모드 디지털 전력 증폭기/변조기의 대표적인 시뮬레이션 출력(700)을 도시한다. 제1의 고해상도 변조 모드 출력(710)은 상승 시간 에일리어싱 제거가 사용되지 않을 때, 즉 증가된 해상도 송신을 가능케 하기 위해 에일리어싱 제거가 없을 때 발생하며; 제2의 스펙트럼 성형 모드 출력(720)은 엄격한 스펙트럼 적합성을 요하는 송신 애플리케이션에 프로그램 가능한 에일리어스 제거에 의한 디지털 드라이버들의 상승 시간 필터링이 적용될 때 발생한다.

도 7b는 본 명세서에서 설명되는 바와 같이 듀얼 모드 DPA 아키텍처에서 사용될 때 도 7의 출력(720)을 제공할 수 있는 구성 가능한 전류 부족 인버터(765)에 대한 실시예를 도시한다. 본 명세서에서 설명되는 상승 시간 필터링 결과를 제공하는 경우에 대체 회로 구성도 또한 이용될 수 있음을 인식해야 한다.

비선형 위상 경로로 한정된 선형 대역폭에 대한 선형 전치 왜곡

대부분의 극 송신기 아키텍처에서, 위상 변조(PM) 경로는 전형적으로 최종 전력 증폭기 스테이지인 진폭 변조(AM) 경로보다 더 많은 캐스케이드된 증폭기 스테이지들을 통과한다. 그 결과, PM 경로는 대역폭의 열화를 겪을 수 있으며, AM 경로와는 다른 주파수 응답을 가질 수 있다. 높은 심벌/s 레이트에서, 허용 가능한 낮은 EVM을 달성하기 위해서는, 이러한 대역폭 제한을 완화하는 것이 중요할 수 있다.

따라서, 특정 실시예들에 따른 디지털 극 송신기는 M(N)의 함수 - 여기서 M은 심벌의 개수이고 N은 메모리 탭의 개수임 - 로서 스케일링되는 과도하게 큰 룩업 테이블들(look-up-tables: LUT)을 필요로 하는 비선형 메모리 알고리즘들을 사용하는 이전의 설계들보다 개선되며, 그래서 고차 변조 포맷이 사용될 때에는 종래의 LUT 전치 왜곡 방법은 비실용적이다.

도 8a 및 도 8b를 참조하면, 본 발명의 특정 실시예들은 대신에 위상 및 진폭 변조 경로를 분리하여, 선형 이퀄라이제이션을 사용하여 그 대역폭 응답을 개별적으로 처리한다. 42 Gb/s 데이터 레이트의 64-QAM(quadrature amplitude modulation: 직교 진폭 변조)(도 8a)에 이 접근 방식을 사용하면, 위상 경로에만 2 탭 FIR 필터를 사용하여 상당한 EVM 개선이 달성되었다(도 8b). 매우 중요한 것은, PM 경로에서의 선형 I/Q 위상 보정 및 교정이 AM 드라이버 체인의 비선형 진폭 포화 스테이지들에 영향을 미치지 않는다는 것이다. 이러한 위상 진폭의 독립성은 프리엠퍼시스 회로의 비용 및 전력 소비의 복잡도를 극적으로 저감시키는데, 도 8a 및 도 8b는 선형 메모리 기반의 DPD(디지털 전치 왜곡) 전후의 시뮬레이션된 64-QAM 컨스텔레이션을 보여주며, 시뮬레이션된 결과들은 RC 추출 및 EM 시뮬레이션된 패시브를 포함한다.

도 9를 참조하면, 무선 통신 디바이스(900)는 앞선 실시예들에서 설명된 바와 같이 TX 모드들을 사용하여 디지털 데이터 스트림을 나타내는 펄스화 파형으로 RF 캐리어를 변조하는 송신의 디지털 변조를 수행하도록 구성된다. 본 명세서에서 사용되는, "회로"라는 용어는 하나 이상의 소프트웨어 또는 펌웨어 프로그램을 실행하는 ASIC(Application Specific Integrated Circuit: 특정 용도용 집적 회로), 전자 회로, 프로세서(공유, 전용, 또는 그룹), 및/또는 메모리(공유, 전용, 또는 그룹), 복합 논리 회로, 및/또는 설명된 기능을 제공하는 기타 적절한 하드웨어 컴포넌트들을 의미하거나, 그 일부이거나, 이를 포함할 수 있다. 몇몇 실시예에서, 회로는 하나 이상의 소프트웨어 또는 펌웨어 모듈로 구현될 수 있거나, 회로와 관련된 기능들은 하나 이상의 소프트웨어 또는 펌웨어 모듈에 의해 구현될 수 있다. 몇몇 실시예에서, 회로는 하드웨어에서 적어도 부분적으로 작동 가능한 로직(logic)을 포함할 수 있다.

본 명세서에서 설명되는 실시예들은 임의의 적절하게 구성된 하드웨어 및/또는 소프트웨어를 사용하여 시스템으로 구현될 수 있다. 도 9는 일 실시예에 대해 전자 디바이스(900)의 예시적인 컴포넌트들을 도시한다. 실시예들에서, 전자 디바이스(900)는 사용자 기기(UE)일 수 있거나, 이를 구현하거나, 이에 통합되거나, 아니면 달리 그 일부일 수 있다. 몇몇 실시예에서, 전자 디바이스(900)는 애플리케이션 회로(902), 베이스밴드 회로(904), 디지털-무선 주파수(RF) 회로(906), 프론트 엔드 모듈(front-end module: FEM) 회로(909), 및 하나 이상의 안테나(910)를 포함할 수 있다. 전자 디바이스(900)는 컴포넌트로 지칭되는 호스트, 다양한 주변장치들 또는 하위 주변장치들 사이에 정보 및/또는 신호들을 교환하기 위해 PCIe, AXI(Advanced eXtensible Interconnect), 또는 OCP(Open Core Protocol) 등과 같은 인터커넥트(interconnects)(화살표 및 진한 선으로 표시됨)를 포함할 수 있다. 그리고, 인터커넥트를 사용하는 각 컴포넌트는 그러기 위해서 인터페이스(905)를 가져야 한다.

애플리케이션 회로(902)는 하나 이상의 애플리케이션 프로세서 또는 처리 유닛을 포함할 수 있다. 예를 들어, 애플리케이션 회로(902)는 하나 이상의 싱글 코어 또는 멀티 코어 프로세서(902a)와 같은, 하지만 이에 국한되지 않는, 회로를 포함할 수 있다. 프로세서(들)(902a)는 범용 프로세서들 및 전용 프로세서들(예를 들면, 그래픽 프로세서, 애플리케이션 프로세서 등)의 임의의 조합을 포함할 수 있다. 프로세서들(902a)은 ("CRM(902b)", "메모리(902b)", "스토리지(902b)", 또는 "메모리/스토리지(902b)"로도 지칭되는) 컴퓨터 판독 가능 매체(902b)와 결합될 수 있고 및/또는 이를 포함할 수 있으며, 다양한 애플리케이션 및/또는 OS(운영 체제)가 시스템 상에서 실행될 수 있도록 하기 위해 및/또는 본 발명의 실시예들의 특징들이 인에이블될 수 있도록 하기 위해 CRM(902b)에 저장된 명령어들을 실행하도록 구성될 수 있다.

베이스밴드 회로(904)는 본 명세서의 다양한 실시예들에서 설명되는 바와 같이 캐리어 애그러게이션 신호들(carrier aggregation signals)의 시간차를 조정, 구성, 처리, 생성, 송신, 수신, 또는 달리 결정하기 위해 하나 이상의 싱글 코어 또는 멀티 코어 프로세서와 같은, 하지만 이에 국한되지 않는, 회로를 포함할 수 있다. 베이스밴드 회로(904)는 인터커넥트 인터페이스(905)를 통해 디지털-RF 회로(906)의 수신 신호 경로로부터 수신된 베이스밴드 신호들을 처리하고 디지털-RF 회로(906)의 송신 신호 경로를 위한 베이스밴드 신호들을 생성하기 위해 하나 이상의 베이스밴드 프로세서 및/또는 제어 로직을 포함할 수 있다. 베이스밴드 회로(904)는 또한 인터커넥트를 통해, 베이스밴드 신호들의 생성 및 처리를 위한 및 디지털-RF 회로(906)의 작동을 제어하기 위한 애플리케이션 회로(902)와 인터페이스(905)를 포함할 수 있다. 예를 들어, 몇몇 실시예에서, 베이스밴드 회로(904)는 3 세대(3G) 베이스밴드 프로세서(904a), 4 세대(4G) 베이스밴드 프로세서(904b), 5 세대(5G)/NR 베이스밴드 프로세서(904c), 및/또는 다른 기존 세대, 개발 중인 세대, 또는 향후 개발될(예를 들면, 6G 등) 세대를 위한 기타 베이스밴드 프로세서(들)(904d)를 포함할 수 있다. 베이스밴드 처리 회로(904)(예를 들면, 베이스밴드 프로세서들(904a 내지 904d) 중 하나 이상)는 TX 모드 선택을 포함하여 RF 회로(906)를 통해 하나 이상의 무선 네트워크와의 통신을 가능하게 하는 다양한 무선 제어 기능들을 처리할 수 있다. 무선 제어 기능들은 신호 변조/복조, 인코딩/디코딩, 무선 주파수 쉬프팅, 및 앞서 논의된 바와 같은 캐리어 애그러게이션 신호들 사이의 시간차 측정을 포함할 수 있으나 이에 국한되지 않는다. 몇몇 실시예에서, 베이스밴드 회로(904)의 변조/복조 회로는 FFT(Fast-Fourier Transform: 고속 푸리에 변환), 프리코딩(precoding), 및/또는 컨스텔레이션 매핑/디매핑 기능을 포함할 수 있다. 몇몇 실시예에서, 베이스밴드 회로(904)의 인코딩/디코딩 회로는 컨벌루션, 테일 바이팅 컨벌루션(tail-biting convolution), 터보, 비터비(Viterbi), 및/또는 LDPC(Low Density Parity Check: 저밀도 패리티 체크) 인코더/디코더 기능을 포함할 수 있다. 변조/복조 및 인코더/디코더 기능의 실시예들은 이들 예에 국한되지 않으며, 다른 실시예들에서는 다른 적절한 기능을 포함할 수 있다.

몇몇 실시예에서, 베이스밴드 회로(904)는 예를 들면, 물리적(PHY), 미디어 액세스 제어(media access control: MAC), 무선 링크 제어(radio link control: RLC), 패킷 데이터 수렴 프로토콜(packet data convergence protocol: PDCP), 및/또는 무선 자원 제어(radio resource control: RRC) 요소들을 포함하는, 예를 들어 E-UTRAN(Evolved Universal Terrestrial Radio Access Network: 진화한 유니버설 지상 무선 액세스 네트워크) 프로토콜의 요소들과 같은 프로토콜 스택의 요소들을 포함할 수 있다. 베이스밴드 회로(904)의 중앙처리장치(CPU)(904e)는 PHY, MAC, RLC, PDCP, 및/또는 RRC 계층들의 시그널링, 및 가능케는 본 명세서에서 설명되는 TX 모드 선택을 위해 프로토콜 스택의 요소들을 실행하도록 구성될 수 있다. 몇몇 실시예에서, 베이스밴드 회로는 오디오 처리를 위한 하나 이상의 디지털 신호 프로세서(들)(DSP)(904f)를 포함할 수 있다. DSP(들)(904f)는 압축/압축해제 및 에코 제거(echo cancellation)를 위한 요소들을 포함할 수 있으며, 다른 실시예들에서는 다른 적절한 처리 요소들을 포함할 수 있다. 베이스밴드 회로(904)는 ("CRM(904g)", "메모리(904g)" 또는 "스토리지(904g)"로도 지칭되는) 컴퓨터 판독 가능 매체(904g)를 더 포함할 수 있다. CRM(904g)은 베이스밴드 회로(904)의 프로세서들에 의해 수행되는 작동을 위한 데이터 및/또는 명령어들을 로드 및 저장하고 회색 박스로 DPA 변조/모드 제어 회로(904h)로 나타낸 바와 같이 디지털-RF 회로(906)에 TX 모드 선택을 제공하는 데 사용될 수 있다. 다른 실시예들에서는, DPA 변조/모드 제어 회로가 베이스밴드 외부에서 처리되는데, 예를 들면 디지털-RF 변환 회로(906)에 의해 수행된다. 일 실시예에 대한 CRM(904g)은 적절한 휘발성 메모리 및/또는 비휘발성 메모리의 임의의 조합을 포함할 수 있다. CRM(904g)은 소프트웨어 명령어들(예를 들면, 펌웨어)이 내장된 읽기 전용 메모리(read-only memory: ROM), 랜덤 액세스 메모리(예를 들면, DRAM(Dynamic Random Access Memory: 동적 랜덤 액세스 메모리)), 캐시, 버퍼 등)를 포함하나 이에 국한되지 않는 다양한 레벨의 메모리/스토리지의 임의의 조합을 포함할 수 있다. CRM(904g)은 다양한 프로세서들 사이에 공유될 수도 있고, 또는 특정 프로세서들 전용일 수도 있다. 베이스밴드 회로(904)의 컴포넌트들은 몇몇 실시예에서 단일 칩, 단일 칩셋에 적절히 통합되거나, 동일한 회로 기판 상에 배치될 수 있다. 몇몇 실시예에서, 베이스밴드 회로(904) 및 애플리케이션 회로(902)의 구성 컴포넌트들 중 일부 또는 전부는 예를 들면, SOC(system on a chip: 시스템 온 칩) 상에서 함께 구현될 수 있다.

몇몇 실시예에서, 베이스밴드 회로(904)는 하나 이상의 무선 기술과 양립하는 통신을 제공할 수 있다. 예를 들어, 몇몇 실시예에서, 베이스밴드 회로(904)는 E-UTRAN, NR, 및/또는 다른 무선 대도시 영역 네트워크(wireless metropolitan area network: WMAN), 무선 근거리 통신망(WLAN), 무선 개인 네트워크(wireless personal area network: WPAN)와의 통신을 지원할 수 있다. 베이스밴드 회로(904)가 두 가지 이상의 무선 프로토콜의 무선 통신을 지원하도록 구성되는 실시예들은 멀티 모드 베이스밴드 회로로 지칭될 수 있다.

디지털-RF 회로(906)는 비고체 매체를 통해 변조된 전자 방사(electromagnetic radiation)를 사용하여 무선 네트워크들과의 통신을 가능하게 할 수 있다. 다양한 실시예들에서, RF 회로(906)는 무선 네트워크와의 통신을 용이하게 하기 위해 스위치들, 필터들, 증폭기들 등을 포함할 수 있다. RF 회로(906)는 FEM 회로(909)로부터 수신된 RF 신호들을 다운컨버전하고 디지털 베이스밴드 신호들을 베이스밴드 회로(904)에 제공하는 회로를 포함할 수 있는 수신 신호 경로를 포함할 수 있다. RF 회로(906)는 베이스밴드 회로(904)에 의해 제공되는 디지털 베이스밴드 신호들을 업컨버전하고 송신을 위해 RF 출력 신호들을 FEM 회로(909)에 제공하는 회로를 포함할 수 있는 송신 신호 경로를 또한 포함할 수 있다.

몇몇 실시예에서, RF 회로(906)는 수신 신호 경로 및 송신 신호 경로를 포함할 수 있다. RF 회로(906)의 수신 신호 경로는 디지털 컨서션 회로(906a), 증폭기 회로(906b), 및 필터 회로(906c)를 포함할 수 있다. RF 회로(906)의 송신 신호 경로는 펄스 변조된 TX 신호들을 제공하고 RF 캐리어로부터 RX 펄스 변조된 신호들을 추출하기 위해 필터 회로(906c) 및 믹서 회로를 포함할 수 있다. RF 회로(906)는 수신 신호 경로 및 송신 신호 경로 내의 다양한 회로들에 의해 사용되는 주파수를 합성하기 위한 신시사이저 회로(906d)를 또한 포함할 수 있다. 몇몇 실시예에서, 수신 신호 경로의 믹서 회로(906a)는 신시사이저 회로(906d)에 의해 제공되는 합성 주파수에 기초하여 FEM 회로(909)로부터 수신된 RF 신호들로부터의 RX 펄스파 신호들을 다운컨버전하도록 구성될 수 있다. 증폭기 회로(906b)는 다운컨버전된 신호들을 증폭하도록 구성될 수 있고, 필터 회로(906c)는 출력 베이스밴드 신호들을 생성하기 위해 다운컨버전된 신호들로부터 원치 않는 신호들을 제거하도록 구성된 로우패스 필터(LPF) 또는 밴드패스 필터(BPF)일 수 있다. 출력 베이스밴드 신호들은 추가 처리를 위해 베이스밴드 회로(904)에 제공될 수 있다. 몇몇 실시예에서, 출력 베이스밴드 신호들은 디지털 베이스밴드 신호들일 수 있다.

몇몇 실시예에서, 송신 신호 경로의 믹서 회로(906a)는 FEM 회로(908)를 위한 RF 출력 신호들을 생성하기 위해 신시사이저 회로(906d)에 의해 제공되는 합성 주파수에 기초하여 인터커넥트를 통해 입력 베이스밴드 신호들을 업컨버전하도록 구성될 수 있다. 베이스밴드 신호들은 베이스밴드 회로(904)에 의해 제공될 수 있으며, 필터 회로(906c)에 의해 필터링/전치 왜곡/등이 이루어질 수 있다. 디지털 필터 회로(906c)는 RF 수신 및 송신을 위한 다른 필터들을 포함할 수 있으나, 실시예들의 범위는 이와 관련하여 제한되지 않는다.

몇몇 실시예에서, 송신 신호 경로의 디지털 변환 회로(906a)는 수신 신호 경로에 디지털-아날로그 컨버터(DAC) 및 ADC를 포함할 수 있으며, 송신 신호 경로의 디지털 변환 회로(906a)는 각각 직접 다운컨버전 및/또는 직접 업컨버전하도록 배치될 수 있다.

몇몇 실시예에서, 출력 베이스밴드 신호들 및 입력 베이스밴드 신호들은 디지털 비트 스트림이며, 인터커넥트를 통해 인터페이스(905)를 통하여 프로세서들과의 사이에 직접 디지털 데이터를 제공하지만, 실시예들의 범위는 이와 관련하여 제한되지 않는다. 직접적인 디지털 실시예들에서, 디지털-RF 회로(906)는 아날로그-디지털 컨버터(ADC) 및 디지털-아날로그 컨버터(DAC) 회로를 포함할 수 있으며, 베이스밴드 회로(904)는 RF 회로(906)와 통신하기 위해 디지털 베이스밴드 인터페이스와 같은 인터페이스(905)를 포함할 수 있다.

멀티 모드 실시예들에서, 각 스펙트럼에 대한 신호들을 처리하기 위해 별도의 무선 IC 회로가 제공될 수 있으나, 실시예들의 범위는 이와 관련하여 제한되지 않는다.

몇몇 실시예에서, 신시사이저 회로(906d)는 프랙셔널 N 신시사이저(fractional-N synthesizer) 또는 프랙셔널 N/N+1 신시사이저일 수 있으나, 실시예들의 범위는 이와 관련하여 제한되지 않으며, 다른 유형의 주파수 신시사이저도 적합할 수 있다. 예를 들어, 신시사이저 회로(906d)는 델타-시그마 신시사이저, 주파수 체배기, 또는 분주기를 갖는 페이즈 록트 루프(phase-locked loop)를 포함하는 신시사이저일 수 있다. 신시사이저 회로(906d)는 주파수 입력 및 분주기 제어 입력에 기초하여 RF 회로(906)의 믹서 회로(906a)에 의해 사용하기 위한 출력 주파수를 합성하도록 구성될 수 있다. 몇몇 실시예에서, 신시사이저 회로(906d)는 프랙셔널 N/N+1 신시사이저일 수 있다.

몇몇 실시예에서, 주파수 입력은 전압 제어 발진기(Voltage Controled Oscillator: VCO)에 의해 제공될 수 있으나, 이것이 요건은 아니다. 분주기 제어 입력은 원하는 출력 주파수에 따라 베이스밴드 회로(904) 또는 애플리케이션 회로(902)에 의해 제공될 수 있다. 몇몇 실시예에서, 분주기 제어 입력(예를 들어, N)은 애플리케이션 회로(902)에 의해 표시되는 채널에 기초하여 룩업 테이블로부터 결정될 수 있다.

RF 회로(906)의 신시사이저 회로(906d)는 분주기, 지연 록트 루프(delay-locked loop: DLL), 멀티플렉서, 및 위상 누산기를 포함할 수 있다. 몇몇 실시예에서, 분주기는 듀얼 모듈러스 분주기(dual modulus divider: DMD)일 수 있고, 위상 누산기는 디지털 위상 누산기(digital phase accumulator: DPA)일 수 있다. 몇몇 실시예에서, DMD는 분수 분할비(fractional division ratio)를 제공하도록 입력 신호를 (예를 들면, 수행에 기초하여) N 또는 N+1로 분할하도록 구성될 수 있다. 몇몇 예시적인 실시예에서, DLL은 캐스케이드된, 조정 가능한, 지연 요소 세트, 위상 검출기, 차지 펌프(charge pump), 및 D 형 플립플롭을 포함할 수 있다. 이들 실시예에서, 지연 요소들은 VCO 기간을 Nd 개의 동일한 위상 패킷으로 분할하도록 구성될 수 있는데, 여기서 Nd는 지연 라인 내의 지연 요소들의 개수이다. 이와 같이, DLL은 지연 라인을 통한 전체 지연이 하나의 VCO 사이클이 되도록 네커티브 피드백을 제공한다.

몇몇 실시예에서, 신시사이저 회로(906d)는 출력 주파수로서 캐리어 주파수를 생성하도록 구성될 수 있는 한편, 다른 실시예들에서는 출력 주파수는 캐리어 주파수의 배수(예를 들면, 캐리어 주파수의 2 배, 캐리어 주파수의 4 배)가 될 수 있으며, 서로에 대해 복수의 상이한 위상을 갖는 캐리어 주파수로 복수의 신호를 생성하기 위해 직교 생성기 및 분주기 회로와 연계하여 사용될 수 있다. 몇몇 실시예에서, 출력 주파수는 LO 주파수(fLO)일 수 있다. 몇몇 실시예에서, RF 회로(906)는 IQ/극 컨버터를 포함할 수 있다.

FEM 회로(908)는 하나 이상의 안테나(910)로부터 수신되는 RF 신호들에 대해 작동하며, 수신된 신호들을 증폭하고, 수신된 신호들의 증폭된 버전을 추가 처리를 위해 RF 회로(906)에 제공하도록 구성된 회로를 포함할 수 있는 수신 신호 경로를 포함할 수 있다. 디지털 수신기의 경우, RF 회로는 상당히 축소될 수 있고 및/또는 FEM 회로(908)와 통합될 수 있다. FEM 회로(908)는 하나 이상의 안테나(910) 중 하나 이상에 의한 송신을 위해 베이스밴드 회로(904)로부터의 디지털 비트 스트림을 증폭 및 변조하도록 구성된 회로를 포함할 수 있는 송신 신호 경로를 또한 포함할 수 있다. 몇몇 실시예에서, FEM 회로(908)는 송신 모드와 수신 모드 작동 사이에서 스위칭하기 위한 TX/RX 스위치를 포함할 수 있다. FEM 회로(908)는 수신 신호 경로 및 송신 신호 경로를 포함할 수 있다. FEM 회로의 수신 신호 경로는 수신된 RF 신호들을 증폭하고 증폭된 수신된 RF 신호들을 (예를 들면, RF 회로(906)에) 출력으로 제공하기 위한 저노이즈 증폭기(low-noise amplifier: LNA)를 포함할 수 있다. FEM 회로(908)의 송신(TX) 신호 경로는 디지털 베이스밴드 데이터 스트림의 신호들을 증폭하고 (예를 들면, 하나 이상의 안테나(910) 중 하나 이상에 의해) 후속 송신을 위한 RF 신호들을 생성하기 위한 하나 이상의 필터를 포함하는 RF 캐리어로 변조하기 위한 바람직한 실시예들의 디지털 전력 증폭기(DPA) 및 변조 회로들을 포함할 수 있다. 가능케는, 디지털 송신기가 되기 위해, RF 회로(906)는 FEM 회로(908)와 통합되게 된다.

몇몇 실시예에서, 전자 디바이스(900)는 예를 들어, 디스플레이, 카메라, 하나 이상의 센서, 및/또는 상호 연결을 위한 인터페이스(905)(예를 들면, 입출력(I/O) 인터페이스들 또는 버스들)와 같은 추가 요소들을 포함할 수 있다. 전자 디바이스가 네트워킹 기능들을 제공하도록 구현되는 실시예들에서, 전자 디바이스(900)는 네트워크 인터페이스 회로를 포함할 수 있다. 네트워크 인터페이스 회로는 전자 디바이스(900)를 하나 이상의 유선 연결을 통해 코어 네트워크 내의 하나 이상의 서버와 같은 하나 이상의 네트워크 요소에 연결하는 하나 이상의 컴퓨터 하드웨어 컴포넌트일 수 있다. 이를 위해, 네트워크 인터페이스 회로는 X2 애플리케이션 프로토콜(AP), S1 AP, SCTP(Stream Control Transmission Protocol: 스트림 제어 전송 프로토콜), 이더넷, PPP(Point-to-Point), FDDI(Fibre Distributed Data Interface: 파이버 분산형 데이터 인터페이스), 및/또는 기타 적절한 네트워크 통신 프로토콜과 같은 하나 이상의 네트워크 통신 프로토콜을 사용하여 통신하기 위해 하나 이상의 전용 프로세서 및/또는 FPGA(Field Programmable Gate Array: 필드 프로그래머블 게이트 어레이)를 포함할 수 있다.

예시적인 실시예

제1의 예시적인 실시예에서, 디지털 송신기 회로는 밀리미터파 주파수로 초당 멀티기가비트(multi-gigabit)의 데이터 신호를 송신하도록 구성되고, 디지털 송신기는 디지털 전력 증폭기(digital power amplifier: DPA) 및 변조 회로를 포함하며, 디지털 전력 증폭기(DPA) 및 변조 회로는, 병렬로 배열되고 별개의 진폭 변조(amplitude modulation: AM) 및 위상 변조(phase modulation: PM) 경로들에서 송신(TX) 신호를 형성하기 위해 RF 캐리어에서 디지털 데이터 신호를 변조하도록 구성된 복수의 비트 세그먼트화된 변조 드라이버 회로를 포함하며; DPA 및 변조 회로는 스펙트럼 성형 TX 모드 또는 고해상도 변조 TX 모드 중 하나에서 송신 신호를 형성하기 위한 선택 가능한 회로들을 포함한다.

제2의 예시적인 실시예에서, 제1 예시의 디지털 송신기 회로는 또한 스펙트럼 성형 TX 모드를 위한 선택 가능한 회로들이 아날로그 펄스 성형 회로를 사용하여 대역외 주파수를 필터링하도록 구성된다.

제3의 예시적인 실시예에서, 제2 예시의 디지털 송신기 회로는 또한 아날로그 펄스 성형 회로가 유한 임펄스 응답(FIR) 필터의 탭들로 구성된 복수의 프로그램 가능한 전류 부족 인버터를 포함한다.

제4의 예시적인 실시예에서, 제1 예시의 디지털 송신기 회로는 또한 스펙트럼 성형 모드를 위한 선택 가능한 회로들이 각 비트를 서브유닛들로 추가로 세그먼트화하도록 구성되고, 각각은 펄스 에지들을 늦추기 위해 드라이버 시간 상수들을 증가시킴으로써 아날로그 펄스 성형을 제공하기 위한 유한 임펄스 응답(FIR) 필터의 탭 강도를 나타낸다.

제5의 예시적인 실시예에서, 제1 예시의 디지털 송신기 회로는 또한 RF 캐리어가 단일 캐리어 또는 직교 주파수 분할 다중화(OFDM) 캐리어를 포함한다.

제6의 예시적인 실시예에서, 예시적인 실시예 1 내지 4 중 어느 하나의 디지털 송신기 회로는 또한 각 변조 및 드라이버 회로가 전력 증폭기(PA) 셀들 - 각각은 게이트들에서 테일 디바이스(tail device)에 의해 그라운드에 결합되고 PA 셀의 제1 FET의 소스를 제2 FET의 드레인에 분배적으로 결합하고 제2 FET의 소스를 제1 FET의 드레인에 분배적으로 결합하는 용량성 중화 회로에 결합된 2 개의 차동 전계 효과 트랜지스터(FET)를 포함함 - 을 포함한다.

제7의 예시적인 실시예에서, 예시적인 실시예 1 내지 4 중 어느 하나의 디지털 송신기 회로는 또한 변조 드라이버 회로들이 단일 캐리어(SC)를 변조하기 위해 시간 영역에서 TX 데이터 신호를 전치 왜곡하기 위해 또는 직교 주파수 분할 다중화(OFDM) 캐리어를 변조하기 위해 주파수 영역에서 역고속 푸리에 변환(IFFT) 블록 세트들을 전치 왜곡하기 위해 선형 피드 포워드 이퀄라이저들을 포함한다.

제8의 예시적인 실시예에서, 밀리미터파 주파수로 초당 멀티기가비트의 데이터 신호를 송신하는 디지털 송신(TX) 회로를 갖는 송신기용 디바이스가 개시되며, 상기 디바이스는 기계 실행 가능 명령어들을 저장하는 메모리; 및 적어도 하나의 프로세서를 포함하는 처리 회로를 포함하되, 처리 회로는 기계 실행 가능 명령어들을 검색 및 실행하고, 하나 이상의 프로세서로 하여금: 스펙트럼 성형 TX 모드 또는 고해상도 TX 모드 사이에서 송신할 송신 모드를 식별하고; 송신기에 신호를 보내게 하며, 디지털 TX 회로로 하여금: 복수의 별개의 및 병렬의 비트 세그먼트화된 진폭 변조(AM) 및 위상 변조(PM) 재구성 가능 드라이버 회로들을 사용하여 송신 신호를 형성하기 위해 RF 캐리어에서 디지털 데이터 신호를 증폭 및 변조하고; 식별된 송신 모드에 기초하여 송신 신호를 형성하기 위해 재구성 가능 드라이버 회로들의 구성을 선택하게 한다.

제9의 예시적인 실시예에서, 제8 예시의 디바이스는 또한 스펙트럼 성형 모드를 위한 재구성 가능 드라이버 회로들이 아날로그 펄스 성형 회로를 사용하여 대역외 주파수를 필터링하도록 구성된다.

제10의 예시적인 실시예에서, 제9 예시의 디바이스는 또한 아날로그 펄스 형성 회로가 다수의 위상 쉬프팅된 서브비트 분기(branches)을 포함하고, 각 분기는 상이한 위상을 갖는 서브비트를 프로그램 가능한 전류 부족 인버터에 제공하고 유한 임펄스 응답(FIR) 필터의 탭들로 구성된다.

제11의 예시적인 실시예에서, 제8 예시의 디바이스는 또한 스펙트럼 성형 모드를 위한 재구성 가능 드라이버 회로들이 펄스 에지들을 늦추고 대역외(OOB) 주파수를 필터링하기 위해 선택 드라이버 회로들에서 저항-커패시터(RC) 회로 시간 상수들을 증가시킴으로써 아날로그 펄스 성형을 제공한다.

제12의 예시적인 실시예에서, 제8 예시의 디바이스는 또한 RF 캐리어가 단일 캐리어 또는 직교 주파수 분할 다중화(OFDM) 캐리어를 포함한다.

제13의 예시적인 실시예에서, 예시 8 내지 12 중 어느 하나의 디바이스는 또한 각각의 재구성 가능 드라이버 회로가 테일 스위칭 디바이스 및 분산형 용량성 중화 회로에 결합된 차동 PA 디바이스들을 포함하는 전력 증폭기(PA) 셀을 포함하고, 메모리는 하나 이상의 프로세서로 하여금 테일 스위칭 디바이스에 비트들(bits)을 시그널링하게 하는 추가적인 기계 판독 가능 명령어들을 포함한다.

제14의 예시적인 실시예에서, 예시 8 내지 12 중 어느 하나의 디바이스는 또한 재구성 가능 드라이버 회로들이 대역외 주파수를 더욱 저감시키고 에러 벡터 크기(EVM)을 제한하기 위해 단일 캐리어(SC)를 변조하기 위해 시간 영역에서 TX 데이터 신호들을 전치 왜곡하기 위해 또는 직교 주파수 분할 다중화(OFDM) 캐리어를 변조하기 위해 주파수 영역에서 역고속 푸리에 변환(IFFT) 블록들을 전치 왜곡하기 위해 선형 피드 포워드 이퀄라이저들(FFE)을 포함한다.

제15의 예시적인 실시예에 따른 사용자 기기(UE), 디지털 송신기는 밀리미터파 주파수로 RF 캐리어에서 변조된 초당 멀티기가비트의 데이터 신호를 송신하도록 구성되고 고해상도 변조 TX 모드 및 스펙트럼 성형 TX 모드 중 하나에서 TX 신호를 형성하도록 재구성 가능한 송신 회로; 및 디지털 송신기와 통신 가능하게 결합되고 사용할 송신 모드를 선택하기 위해 디지털 송신기에 신호를 보내도록 구성된 송신 모드 제어 회로를 포함하며, 송신 회로는 선택된 TX 모드에 따라 TX 신호를 형성하기 위해 데이터 신호를 병렬로 비트 단위로 처리하기 위해 다수의 디지털 전력 증폭기(DPA) 및 변조 재구성 가능 회로 세그먼트를 포함한다.

제16의 예시적인 실시예에 따르면, 제15 예시의 UE는 또한 재구성 가능 회로 세그먼트들이 스펙트럼 성형 TX 모드에서 데이터 신호를 처리하기 위한 아날로그 펄스 성형 회로를 포함한다.

제17의 예시적인 실시예에 따르면, 제16 예시의 디바이스는 또한 아날로그 펄스 성형 회로가 유한 임펄스 응답(FIR) 필터의 탭 강도로서 기능하는 복수의 프로그램 가능한 전류 부족 인버터를 포함한다.

제18 예시에 따르면, 제15 예시의 UE는 또한 스펙트럼 성형 TX 모드에서 재구성 가능 회로 세그먼트들이 펄스 에지들을 늦춤으로써 대역외 주파수를 억제하도록 구성된다.

제19의 예시적인 실시예에 따르면, 제15 예시의 UE는 또한 RF 캐리어가 단일 캐리어 또는 직교 주파수 분할 다중화(OFDM) 캐리어를 포함한다.

제20의 예시적인 실시예에서, 제15 내지 제19 예시는 또한 각각의 재구성 가능 회로 세그먼트가 테일 스위칭 디바이스 및 분산형 용량성 중화 회로에 결합된 차동 PA 디바이스들을 포함하는 전력 증폭기(PA) 셀을 포함할 수 있다.

제21의 예시적인 실시예에서, 제15 내지 제19 예시는 또한 재구성 가능 회로 세그먼트들이 단일 캐리어(SC)를 변조하기 위해 시간 영역에서 TX 데이터 신호를 전치 왜곡하도록 또는 직교 주파수 분할 다중화(OFDM) 캐리어를 변조하기 위해 주파수 영역에서 역고속 푸리에 변환(IFFT) 블록 세트들을 전치 왜곡하도록 구성될 수 있다.

제22의 예시적인 실시예에서, 제15 내지 제19 예시는 또한 디지털 송신기가 송신 회로에 데이터 비트 스트림을 제공하기 위한 디지털-아날로그(DAC) 회로를 더 포함할 수 있다.

제23의 예시적인 실시예에서, 제15 내지 제19 예시는 또한 재구성 가능 회로 세그먼트들이 스펙트럼 성형 TX 모드에서 사용되는 유한 임펄스 응답(FIR) 회로와 고해상도 변조 모드에서 사용되지 않는 FIR 회로를 바이패스하는 것 사이에서 스위칭을 가능케 하는 복수의 멀티플렉서를 더 포함할 수 있다.

Claims

밀리미터파 주파수로 초당 멀티기가비트(multi-gigabit)의 데이터 신호를 송신하도록 구성된 디지털 송신기 회로로서, 상기 디지털 송신기는,
디지털 전력 증폭기(digital power amplifier: DPA) 및 변조 회로
를 포함하며,
상기 디지털 전력 증폭기(DPA) 및 변조 회로는,
병렬로 배열되고 별개의 진폭 변조(amplitude modulation: AM) 및 위상 변조(phase modulation: PM) 경로들에서 송신(TX) 신호를 형성하기 위해 RF 캐리어에서 디지털 데이터 신호를 변조하도록 구성된 복수의 비트 세그먼트화된 변조 드라이버 회로를 포함하고,
상기 DPA 및 변조 회로는 스펙트럼 성형 TX 모드 또는 고해상도 변조 TX 모드 중 하나에서 상기 송신 신호를 형성하기 위한 선택 가능한 회로들을 포함하는,
디지털 송신기 회로.
제1 항에 있어서,
상기 스펙트럼 성형 TX 모드를 위한 상기 선택 가능한 회로들이 아날로그 펄스 성형 회로를 사용하여 대역외 주파수를 필터링하도록 구성되는,
디지털 송신기 회로.
제2 항에 있어서,
아날로그 펄스 성형 회로는 유한 임펄스 응답(finite impulse response: FIR) 필터의 탭들(taps)로 구성된 복수의 프로그램 가능한 전류 부족 인버터(current starved inverters)를 포함하는,
디지털 송신기 회로.
제1 항에 있어서,
상기 스펙트럼 성형 모드를 위한 상기 선택 가능한 회로들은 펄스 에지들을 늦추기 위해 비트 드라이버 시간 상수들을 증가시킴으로써 아날로그 펄스 성형을 제공하기 위해 각 비트를 서브유닛들로 추가로 세그먼트화하고 그 위상을 지연시키도록 구성되는,
디지털 송신기 회로.
제1 항에 있어서,
상기 RF 캐리어는 단일 캐리어 또는 직교 주파수 분할 다중화(orthogonal frequency division multiplexing: OFDM) 캐리어를 포함하는,
디지털 송신기 회로.
제1 항 내지 제4 항 중 어느 한 항에 있어서,
각 변조 및 드라이버 회로는 전력 증폭기(PA) 셀들 - 각각은 게이트들에서 테일 디바이스(tail device)에 의해 그라운드에 결합되고 상기 PA 셀의 제1 FET의 소스를 제2 FET의 드레인에 분배적으로 결합하고 상기 제2 FET의 소스를 상기 제1 FET의 드레인에 분배적으로 결합하는 용량성 중화 회로에 결합된 2 개의 차동 전계 효과 트랜지스터(FET)를 포함함 - 을 포함하는,
디지털 송신기 회로.
제1 항 내지 제4 항 중 어느 한 항에 있어서,
상기 변조 드라이버 회로들은 단일 캐리어(SC)를 변조하기 위해 시간 영역에서 TX 데이터 신호를 전치 왜곡하기 위해 또는 직교 주파수 분할 다중화(OFDM) 캐리어를 변조하기 위해 주파수 영역에서 역고속 푸리에 변환(IFFT) 블록 세트들을 전치 왜곡하기 위해 선형 피드 포워드 이퀄라이저들을 더 포함하는,
디지털 송신기 회로.
밀리미터파 주파수로 초당 멀티기가비트의 데이터 신호를 송신하는 디지털 송신(TX) 회로를 갖는 송신기용 디바이스로서,
기계 실행 가능 명령어들을 저장하는 메모리; 및
적어도 하나의 프로세서를 포함하는 처리 회로
를 포함하고,
상기 처리 회로는,
상기 기계 실행 가능 명령어들을 검색 및 실행하고, 하나 이상의 프로세서로 하여금:
스펙트럼 성형 TX 모드 또는 고해상도 TX 모드 사이에서 송신할 송신 모드를 식별하고;
상기 송신기에 신호를 보내게 하며, 상기 디지털 TX 회로로 하여금:
복수의 별개의 및 병렬의 비트 세그먼트화된 진폭 변조(AM) 및 위상 변조(PM) 재구성 가능 드라이버 회로들을 사용하여 송신 신호를 형성하기 위해 RF 캐리어에서 디지털 데이터 신호를 증폭 및 변조하고;
상기 식별된 송신 모드에 기초하여 상기 송신 신호를 형성하기 위해 상기 재구성 가능 드라이버 회로들의 구성을 선택하게 하는,
디바이스.
제8 항에 있어서,
상기 스펙트럼 성형 모드를 위한 상기 재구성 가능 드라이버 회로들은 아날로그 펄스 성형 회로를 사용하여 대역외 주파수를 필터링하도록 구성되는,
디바이스.
제9 항에 있어서,
상기 아날로그 펄스 형성 회로는 다수의 위상 쉬프팅된 서브비트 분기(branches)을 포함하고, 각 분기는 상이한 위상을 갖는 서브비트를 프로그램 가능한 전류 부족 인버터(current starved inverter)에 제공하고 유한 임펄스 응답(FIR) 필터의 탭들로 구성되는,
디바이스.
제8 항에 있어서,
상기 스펙트럼 성형 모드를 위한 상기 재구성 가능 드라이버 회로들은 펄스 에지들을 늦추고 대역외(out of band: OOB) 주파수를 필터링하기 위해 선택 드라이버 회로들에서 저항-커패시터(RC) 회로 시간 상수들을 증가시킴으로써 아날로그 펄스 성형을 제공하는,
디바이스.
제8 항에 있어서,
상기 RF 캐리어는 단일 캐리어 또는 직교 주파수 분할 다중화(OFDM) 캐리어를 포함하는,
디바이스.
제8 항 내지 제12 항 중 어느 한 항에 있어서,
각각의 재구성 가능 드라이버 회로는 테일 스위칭 디바이스 및 분산형 용량성 중화 회로에 결합된 차동 PA 디바이스들을 포함하는 전력 증폭기(PA) 셀을 포함하고, 상기 메모리는 상기 하나 이상의 프로세서로 하여금 상기 테일 스위칭 디바이스에 비트들(bits)을 시그널링하게 하는 추가적인 기계 판독 가능 명령어들을 포함하는,
디바이스.
제8 항 내지 제12 항 중 어느 한 항에 있어서,
상기 재구성 가능 드라이버 회로들은 대역외 주파수를 더욱 저감시키고 에러 벡터 크기(error vector magnitude: EVM)을 제한하기 위해 단일 캐리어(SC)를 변조하기 위해 시간 영역에서 TX 데이터 신호들을 전치 왜곡하기 위해 또는 직교 주파수 분할 다중화(OFDM) 캐리어를 변조하기 위해 주파수 영역에서 역고속 푸리에 변환(IFFT) 블록들을 전치 왜곡하기 위해 선형 피드 포워드 이퀄라이저들(linear feed forward equalizers: FFEs)을 포함하는,
디바이스.
사용자 기기(user equipment: UE)로서,
밀리미터파 주파수로 RF 캐리어에서 변조된 초당 멀티기가비트의 데이터 신호를 송신하도록 구성되고 고해상도 변조 TX 모드 및 스펙트럼 성형 TX 모드 중 하나에서 TX 신호를 형성하도록 재구성 가능한 송신 회로를 포함하는 디지털 송신기; 및
상기 디지털 송신기와 통신 가능하게 결합되고 사용할 송신 모드를 선택하기 위해 상기 디지털 송신기에 신호를 보내도록 구성된 송신 모드 제어 회로
를 포함하며,
상기 송신 회로는 상기 선택된 TX 모드에 따라 상기 TX 신호를 형성하기 위해 상기 데이터 신호를 병렬로 비트 단위로 처리하기 위해 다수의 디지털 전력 증폭기(DPA) 및 변조 재구성 가능 회로 세그먼트를 포함하는,
UE.
제15 항에 있어서,
상기 재구성 가능 회로 세그먼트들은 상기 스펙트럼 성형 TX 모드에서 상기 데이터 신호를 처리하기 위한 아날로그 펄스 성형 회로를 포함하는,
UE.
제16 항에 있어서,
상기 아날로그 펄스 성형 회로는 유한 임펄스 응답(FIR) 필터의 탭 강도(tap strengths)로서 기능하는 복수의 프로그램 가능한 전류 부족 인버터를 포함하는,
UE.
제17 항에 있어서,
상기 스펙트럼 성형 TX 모드에서 상기 재구성 가능 회로 세그먼트들은 펄스 에지들을 늦춤으로써 대역외 주파수를 억제하도록 구성되는,
UE.
제15 항에 있어서,
상기 RF 캐리어는 단일 캐리어 또는 직교 주파수 분할 다중화(OFDM) 캐리어를 포함하는,
UE.
제15 항 내지 제19 항 중 어느 한 항에 있어서,
각각의 재구성 가능 회로 세그먼트는 테일 스위칭 디바이스 및 분산형 용량성 중화 회로에 결합된 차동 PA 디바이스들을 포함하는 전력 증폭기(PA) 셀을 포함하는,
UE.
제15 항 내지 제19 항 중 어느 한 항에 있어서,
상기 재구성 가능 회로 세그먼트들은 단일 캐리어(SC)를 변조하기 위해 시간 영역에서 TX 데이터 신호를 전치 왜곡하도록 또는 직교 주파수 분할 다중화(OFDM) 캐리어를 변조하기 위해 주파수 영역에서 역고속 푸리에 변환(IFFT) 블록 세트들을 전치 왜곡하도록 구성되는,
UE.
제15 항 내지 제19 항 중 어느 한 항에 있어서,
상기 디지털 송신기는 상기 송신 회로에 데이터 비트 스트림을 제공하기 위한 디지털-아날로그(DAC) 회로를 더 포함하는,
UE.
제15 항 내지 제19 항 중 어느 한 항에 있어서,
상기 재구성 가능 회로 세그먼트들은 상기 스펙트럼 성형 TX 모드에서 사용되는 유한 임펄스 응답(FIR) 회로와 상기 고해상도 변조 모드에서 사용되지 않는 FIR 회로를 바이패스하는 것 사이에서 스위칭을 가능케 하는 복수의 멀티플렉서를 더 포함하는,
UE.