JP7366944B2 - 高エネルギ効率スペクトル・フィルタリングによる超高速データ・レート・デジタルｍｍ波送信機 - Google Patents

Description

本開示は、無線データ通信に関し、特に、高周波／低波長の送信機における伝送速度を更に増加させるための革新的なアーキテクチャ及びメカニズムに関する。

現代の通信システムは、絶えず増加する帯域幅の需要に起因して、可能な限り高いデータ・レートをサポートするように絶えず進化している。従って、現代の直交周波数分割多重（ＯＦＤＭ）送信機は、高いシンボル・レートと高次変調フォーマットとの両方をサポートする必要がある。最大シンボル・レートは、典型的には、送信機のフロント・エンドの帯域幅によって制限される一方、高次変調方式は、大きなピーク_対平均電力比（ＰＡＰＲ）に関連付けられ、これは送信に対しては非効率である。更に、送信機は、密集したワイヤレス・エコシステム内で共存するために、各自の隣接チャネル及びスプリアス・スペクトル放射を最小化する必要がある。スペクトル・マスク条件を満たすことは、典型的には、大きなオーバーサンプリング因子に関わり、これは、ベースバンドのデジタル電力消費を増加させるだけでなく、ＲＦ信号のＰＡＰＲを更に増加させ、フロント・エンドの電力効率を更に低下させる。現在のソリューションは、一般に、上記のパフォーマンス・メトリックのうちの１つ以上で妥協しており、その結果、最適ではない。

線形アップ・コンバージョン・アーキテクチャを使用する従来のアプローチは、多くの帯域幅制限ブロック（即ち、ベースバンド、アップ・コンバート・ミキサー、増幅器、電力増幅器）を組み込むことが多く、適切な変調精度及びスペクトル・マスク・コンプライアンスを維持するために、リニア・モード（即ち、かなりのバック・オフ）で動作させる必要がある。このようなシステムは、等化なしに到達可能な最大シンボル・レート、及びシステムの電力効率に制限を課す。アップ・コンバージョンに基づくソリューションは、本質的に、全ての送信機回路ブロックが線形モードで動作することを必要とし、その場合、電力効率は悪く、更には送信チェーン内の多数の狭帯域ブロックがかなりの周波数変動を導入してしまう。この種の変動は、優れた事前の等化、例えば、ＤＯＣＳＩＳ（Ｄａｔａ Ｏｖｅｒ Ｃａｂｌｅ Ｓｅｒｖｉｃｅ Ｉｎｔｅｒｆａｃｅ Ｓｐｅｃｉｆｉｃａｔｉｏｎ）における１０タップ線形等化器を必要とする可能性があり、これは、電力消費に更に寄与し、システムの複雑さを増大させてしまう。

伝統的なアプローチの帯域幅及び効率の限界を克服するために、特定のデジタル・カーテシアン及びポーラー・アーキテクチャが提案されており、これはＲＦキャリアをできるだけ送信アンテナに近づけて直接的に変調し、前述の回路ブロックが非線形モードで動作することを可能にする。しかしながら、これらのデジタル的なソリューションは、一般に、それらの貧弱な分解能及び大きなキャリア漏洩に起因して、１６－ＱＡＭより大きな変調フォーマットには使用されない可能性がある。更に、これらのデジタル・アーキテクチャにおけるアナログ・フィルタリングの欠如は、スペクトル・コンプライアンスのために大きなオーバーサンプリング比を必要とし、デジタル回路における電力消費を増加させる。従って、これらの問題を回避するソリューションは、以下の本発明の実施形態で開示されているように、極めて望ましい。

回路、論理演算、装置、及び／又は方法の例示的な実施形態は、添付図面を参照して、非限定的な例として説明される。

本開示の一実施形態による容量性ニュートラル化デジタル電力増幅器（ＰＡ）トポロジーによる例示的なテール・デバイス・スイッチングの回路図を示す。

例示的な回路の効率_対デジタル符号の関係を示す。 例示的な回路の伝達特性_対デジタル符号の関係を示す。

本開示の他の実施形態によるｎ－タップ有限インパルス応答フィルタリングに関する、ＲＦドメインのサブ・ユニットにビットがセグメント化されることが可能な例示的なデジタル電力増幅器（ＤＰＡ）の実施形態の基本回路図を示す。

スペクトル整形／コンプライアンスのための１つ以上のＦＩＲフィルタリング・セグメント（図３ａ）を使用する本開示の実施形態による例示的な再構成可能なデジタル電力増幅器（ＤＰＡ）の基本回路図を示す。 高次のコンステレーション及び／又は小さなエラー・ベクトルの大きさ（ＥＶＭ）を用いて変調するための高解像度セグメント（図３ｂ）を使用する本開示の実施形態による例示的な再構成可能なデジタル電力増幅器（ＤＰＡ）の基本回路図を示す。

スペクトル適合性要件を有する第１モード、又は第１モードよりも高い変調分解能を有する第２モードを使用して、第１ネットワーク又はデバイスへの伝送を再構成する本開示の特定の実施形態による方法４００を示すフロー図である。

種々の実施形態によるスペクトル適合モード及び高分解能モードで動作するシングル・キャリア（ＳＣ）に関連する実施形態のシミュレーション・パフォーマンス結果のグラフ表現である。 種々の実施形態によるスペクトル適合モード及び高分解能モードで動作するシングル・キャリア（ＳＣ）に関連する実施形態のシミュレーション・パフォーマンス結果のグラフ表現である。 種々の実施形態によるスペクトル適合モード及び高分解能モードで動作するシングル・キャリア（ＳＣ）に関連する実施形態のシミュレーション・パフォーマンス結果のグラフ表現である。 種々の実施形態によるスペクトル適合モード及び高分解能モードで動作するシングル・キャリア（ＳＣ）に関連する実施形態のシミュレーション・パフォーマンス結果のグラフ表現である。

ＯＦＤＭシミュレーションに影響を与える実施形態の例示を示す（（ａ）エラー・ベクトルの大きさ（ＥＶＭ）、（ｂ）低ＥＶＭを達成するための限定された立ち上がり時間フィルタリングのみの場合のスペクトル、（ｃ）ＥＶＭ、（ｄ）エイリアスを減衰させる顕著な立ち上がり時間フィルタリングを有するＥＶＭ、（ｅ）ＥＶＭ、及び（ｆ）低ＥＶＭ及びエイリアス減衰を同時に達成するための周波数ドメイン等化を行う立ち上がり時間フィルタリングのスペクトル）。 ＯＦＤＭシミュレーションに影響を与える実施形態の例示を示す。 ＯＦＤＭシミュレーションに影響を与える実施形態の例示を示す。 ＯＦＤＭシミュレーションに影響を与える実施形態の例示を示す。 ＯＦＤＭシミュレーションに影響を与える実施形態の例示を示す。 ＯＦＤＭシミュレーションに影響を与える実施形態の例示を示す。

例示的な実施形態のデュアルＴＸモード・デジタル電力増幅器／変調器及び電流スターブ型インバータ（ｃｕｒｒｅｎｔ ｓｔａｒｖｅｄ ｉｎｖｅｒｔｅｒ）の代表的なシミュレーション出力を示す。 例示的な実施形態のデュアルＴＸモード・デジタル電力増幅器／変調器及び電流スターブ型インバータの代表的なシミュレーション出力を示す。

他の実施形態に従って線形化ＤＰＤが適用される前及び後のシミュレーションされる６４－ＱＡＭ変調コンステレーションを使用する例示的な実施形態を示す。 他の実施形態に従って線形化ＤＰＤが適用される前及び後のシミュレーションされる６４－ＱＡＭ変調コンステレーションを使用する例示的な実施形態を示す。

本開示の実施形態による広帯域デジタル送信機を含むユーザー装置（ＵＥ）のような無線装置の例示的なブロック図を示す。

本発明の実施形態は、好ましくは、ｍｍ波周波数で動作しながら、（ａ）増加した変調分解能を有し、（ｂ）キャリア・リークを低減し、可能な変調深度を増加させ、（ｃ）低電力スペクトル整形をもたらし、（ｄ）精度を犠牲にすることなくスループットを増加させるデジタル送信機のアーキテクチャ及び回路に関する。これらの顕著な進歩は、以下の例示的な実施形態で開示されているように、最小限の複雑での低オーバーヘッド混合信号パルス整形及び等化技術を利用するコンパクトなデジタル電力増幅器設計によって実現されることが可能である。革新的な実施形態は、３ＧＰＰ ＬＴＥ又はニュー・ラジオ（ＮＲ）のユーザー装置（ＵＥ）ハンドセットのような無線通信機器に関連して説明されているが、本願で説明される革新的な回路及び原理は、類似のアーキテクチャ及び技術を有する種々の有線又は無線の伝送技術に適用可能であり、その場合には同様の利点が得られる可能性があり、従って本発明は特定の通信フォーマット又はプロトコルに限定されない。

本願で開示される実施形態は、上述した従来のアップ・コンバージョン設計及び／又は以前に提案されたデジタル送信機技術の欠点に対するソリューションを提供し、電力消費を大幅に削減することを含む多くの利点を有する通信装置の実行可能なデジタル送信機アーキテクチャを初めて可能にする。以下のテーブル１に示されるように、本発明の実施形態のソリューションは、最先端の線形アップ・コンバージョン（従来）及び以前に提案されたデジタル送信機のソリューションよりも優れている。例えば５Ｇのような次世代アプリケーションの状況において、本発明の実施形態は、送信機の電力消費を、現在利用可能なデバイスについてのものより１．５倍から３倍に至る範囲で低減することができる。１つの例では、４（１６）素子フェーズド・アレイを有するユーザー装置（ＵＥ）ハンドセットにおいて、これは、ＵＥにより消費される０．３－１．２ワット（１．２－４．８Ｗ）少ない電力消費に換算される。これは、電力使用量の大幅な削減であり、また、送信は、典型的には、使用モデルに依存して、ハンドセット動作における電力の大部分を消費するので、これは、ほぼ比例する量でバッテリ寿命を延ばすことになる。

テーブル１：従来ソリューション_対本発明の実施形態のパフォーマンス特性

高効率及び高変深度を有する小型ニュートラル・ディジタル電力増幅器（ＤＰＡ）回路

一実施形態によるｍｍ波送信機に使用するデジタル電力増幅器（ＤＰＡ）回路１００は、図１（ａ）に示されており、図１（ａ）を参照して説明される。この実施形態では、ＤＰＡ回路１００は、キャリア・リーク相殺のための分散容量性ニュートラル回路１２０と組み合わされたテール・スイッチング回路１１０を含み、低振幅シンボルの正確な伝送を可能にする。このトポロジーは、変調深度（最大振幅シンボルと最小振幅シンボルとの比として定義される）と効率の間のトレードオフを克服し、高次変調フォーマット（例えば、＞１６－ＱＡＭ、ＯＦＤＭ、ＤＦＴ－Ｓ－ＯＦＤＭなど）を用いてミリメートル（ｍｍ）波周波数において高効率での伝送を初めて可能にする（下記の表２を参照）。

図１ｂ及び１ｃは、本開示の実施形態による、テール・スイッチング回路１１０及び容量性ニュートラル化回路１１０，１２０を有する電力増幅回路１００を用いたｍｍＷａｖｅ伝送についての伝達特性１８０及び効率１９０をそれぞれ示す。特定の実施態様では、容量性ニュートラル化回路１２０は、各ユニット・デジタル電力増幅器セル１０１、１０２、１０３内のソース及びドレイン金属ストライプの間の局所的なオーバーラップ領域によって、図示されるように分散された態様で実現される。この実施形態では、局所容量性ニュートラル化回路１２０は、以下の利点を提供する：
（ｉ）広帯域キャリア漏洩キャンセレーション；
（ｉｉ）各ユニット・セルの回路を変更することなく任意の大電力増幅器サイズに対する拡張可能性；及び
（ｉｉｉ）振幅変調（ＡＭ）ないし位相変調（ＰＭ）の歪を最小化する最小の誘導性寄生を有する超小型レイアウト。

テーブル２：デジタルＰＡトポロジーにおけるドレイン効率及び変調深度の比較

スペクトル・コンプライアンス・マスキング用の再構成可能な埋め込みＮ－タップＦＩＲ

本発明の更に他の実施形態では、広い範囲のキャリア周波数（即ち、ワイドバンド）にわたって動作することが可能な高度に再構成可能なデジタル送信機アーキテクチャは、デジタル・フィルタリング回路を含み、なぜなら固定アナログ・フィルタリングは、そのような範囲にわたって要求を充足するために十分に柔軟ではないからである。従って、特定の実施形態では、デジタル・フィルタリングは、広範囲のキャリア周波数、例えばＬＴＥ－Ａ又はＮＲのような特定の標準に準拠した伝送、にわたってスペクトル放出条件又はマスクを充足することが可能な唯一の実現可能なソリューションである。

以下の好ましい実施形態の議論において、デジタル変調通信システムの背景及びその他の関連する用語の簡単な説明が提供される。デジタル通信システムでは、情報は一連のサンプルとして伝送され、各サンプルは均一な時間スロットを占める。各サンプルは、有限数の「シンボル」のうちの１つを符号化し、これは情報の１つ以上の２進数の桁（ビット）を表す。各シンボルは、キャリアの振幅及び位相変調の様々な組み合わせとして符号化されるので、各シンボルは、コンステレーション点と呼ばれるコンステレーション・ダイアグラム上の点によって表される。コンステレーション・ダイアグラムは、システムによって送信される可能性のある全てのシンボルを、ＸＹ平面内の点の集合として示す。変調度が高くなればなるほど、より多くのコンステレーション点がダイアグラム上に存在し、符号化され変調されることが可能なデータの分解能が高くなる。通信チャネルを通過した後、変調のために信号を増幅するために信号に加えられる電子ノイズ又は歪みに起因して、復調器によって受信される振幅及び位相は、シンボルに対する正しい値とは異なる可能性がある。コンステレーション・ダイアグラム上にプロットされる場合に、そのサンプルを表す点は、図を描くと特定のアイ・パターンで示されるようなそのシンボルの正しい位置からオフセットされる。

誤差ベクトルの大きさ又はＥＶＭ（相対コンステレーション誤差又はＲＣＥとも呼ばれる）は、デジタル無線送信機又は受信機のパフォーマンスを定量化するために使用される尺度である。理想的な送信機によって送信された信号又は受信機によって受信された信号は、全てのコンステレーション点を正確に理想的な位置に有するかもしれないが、実装における種々の不完全性（例えば、キャリア・リーケージ、低いイメージ除去比、位相ノイズなど）は、実際のコンステレーション点を、理想的な位置から逸脱させる。略式に言えば、ＥＶＭは、点が理想的な場所からどれだけ離れているかを示す尺度である。雑音、歪、スプリアス信号、及び位相雑音は全てＥＶＭを劣化させるので、ＥＶＭは、デジタル通信で使用するための無線受信機又は送信機の品質の包括的な尺度を提供する。

シンボル間干渉（ＩＳＩ）は線形効果であるため、チャネルの周波数応答を平坦化するためにフィルタを適用することにより、それは緩和されることが可能である。このプロセスは「等化（イコライゼーション）」と呼ばれ、送信機又は受信機の何れにも適用することが可能である。等化が送信機で適用される場合、それはしばしば「プリ・エンファシス」及び受信機における「デ・エンファシス」と呼ばれる。適応可能であるために、プリ・エンファシスは、チャネル特性をフィードバックするプロトコルを使用しなければならない。等化に利用可能な幾つかの異なる技術が存在し、いずれも電力消費、パフォーマンス、及びコストのエンジニアリング上の様々なトレードオフが伴う。最もシンプルなアプローチは、フィード・フォワード等化（ＦＦＥ）である。これは、インパルス及び二重性（ｂｙ ｄｕａｌｉｔｙ）周波数応答を調整するようにプログラムされた一連のタップ重みを有する有限インパルス応答フィルタ（ＦＩＲ）を使用する。これは最も単純な実装であり、アナログ・ドメインで完全に設計することができる。このようなアプローチは、非常に高速であり、通常、比較的低い電力を提示する。しかしながら、ＦＦＥはまた、限られたパフォーマンスを提示し；一般に１０Ｇｂｐｓ通信システムの大部分にとって不十分であると考えられ、従って、現代の通信設計ではしばしば見過ごされている。

図２を参照すると、ＦＦＥを実行する一実施形態によるデジタル電力増幅器（ＤＰＡ）回路２００は、増幅されキャリア上に変調されるＤＰＡ回路セグメント２０１，２０２，２０３の並列経路への伝送のためにビット（１－（Ｍ－１））を分離することによって、位相変調器（ＰＭ）及び振幅変調器（ＡＭ）の両方の信号経路でアナログ・ドメイン有限インパルス応答（ＦＩＲ）フィルタリングを使用する。ＦＩＲフィッティングのための様々な実施形態では、各ビットは、デジタルＰＡ／変調器において、ＦＩＲフィルタのタップ強度を表すサブ・ユニット（０ないし（ｎ－１））に更にセグメント化され、ここで、サブ・ユニットは、それらの位相をシフトするために、ｆｓだけ遅延させられる。次いで、サブ・ユニットは、データ・シーケンスのシフトされた位相で駆動され、例えば、電流スターブ型インバータ２２５を用いて、時間ドメイン送信機波形を整形し、伝送のためのキャリア変調信号の望ましくないスペクトル放射を低減する。このアプローチは、２つの等しい強度のＦＩＲタップに対してｍｍ波周波数でテストされ、良好に動作している。本発明の特定の実施形態は、図２に示すように、任意のサイズのタップ強度を有する０ないし（ｎ－１）までのｎタップにこれを拡張する。従来のデジタル・オーバーサンプリング技術（ｎ×レート）に対するこの設計を使用する実施形態の明瞭な利点は、ベースバンド・データがＵＩレート（１×レート）でスイッチングされるので、ベースバンド・デジタル電力の消費がより少ないことである。

図３ａ及び３ｂを参照すると、更に他の本発明の実施形態による送信機内の再構成可能なＤＰＡ／変調器は、送信機が通信している通信ネットワーク又はプロトコルのタイプに基づいて送信を変調するために選択される異なる目的のデジタル電力増幅回路３００及び３１０を含む。ＤＰＡ回路３００及び３１０は、必要とされる伝送のタイプ／モードに基づいて、一方のＤＰＡ回路設計と他方のＤＰＡ回路設計の特定の強度を利用して、対応する送信機に高いフレキシビリティを提供するように選択可能である。ある例示的な実施形態では、異なる目的のＤＰＡ回路／セグメント３００又は３１０は、以下から選択される好ましい伝送モードに従ってイネーブルにされることが可能である：１）スペクトル整形モード（「ＦＩＲモード」とも呼ばれる）；又は、２）キャリアにおけるデータの帯域幅を大きく変調することが可能な高分解能モード（又は「Ｈｉ－ｒｅｓモード」）。

図２のＦＩＲ回路２００及び図３ａのＦＩＲ回路３００は、例えば、３ＧＰＰ ＬＴＥ－Ａｄｖａｎｃｅｄリリース１２＋、ニュー・ラジオ（ＮＲ）（「５Ｇ」としても知られる）のような種々の通信規格に準拠するために、送信において優れたスペクトル整形を提供する一方、それは何らのフィルタリング遅延にも遭遇しないので、送信機の全体的な分解能能力を利用することができる。図３ａのＦＩＲセグメント３００で一般的に利用可能なものよりも高い送信分解能を利用することが望ましい場合には、例えば、より高い分解能をサポートし、厳密なスペクトル整形適合性を伴わない専用ネットワーク／リンクにおいて、種々の本発明の実施形態は、ＦＩＲ ＴＸモード動作から切り替わり、高分解能モード又は「ｈｉ－ｒｅｓモード」においてより大きな帯域幅を達成するように構成された再構成可能なデジタル電力増幅回路を含むことが可能である。ｈｉ－ｒｅｓモード回路３１０の一例は図３ｂに示されている。

従って図３ａ及び３ｂに示すように、特定の本発明の実施形態の送信機は、第１モード、例えばＦＩＲモード回路３００を使用して、第１通信ネットワークのスペクトル放出マスクに準拠して送信する「スペクトル整形モード」で動作するか、又は、例えば「ｈｉ－ｒｅｚ」回路３１０を使用して、厳密なスペクトル放出要件によらず、より高い分解能の通信をサポートする潜在的な独自のソリューションを使用して、第２の異なる通信ネットワーク又はデバイスに送信する第２モードで動作するように構成されたＤＰＡ回路／セグメントを含んでもよい。特定の実施形態では、高分解能モード回路３１０は、ＦＩＲセグメント３００に対して低減された誤差ベクトル振幅（ＥＶＭ）／量子化ノイズを提供し、より高次のコンステレーションで送信を変調することを可能にする。好ましい実施形態では、ＦＩＲモード回路３００及びＨｉ－Ｒｅｓ回路３１０は、同じ回路上に存在してもよいが、ＭＵＸ３１５によって多重化され、制御ビット、例えばＦＩＲモードでは‘１’、Ｈｉ－ｒｅｚモードでは‘０’で設定される異なる入力を有する。この制御ビットは、デバイス・アーキテクチャに依存して、制御チャネル・シグナリングからプロトコル／ネットワークを知っているベースバンド・プロセッサ、又は他の回路によって提供されてもよく、ＦＩＲモードに対する‘１’に設定されると、図３ａに示される構成が有効になり、ビット・サブユニット（ｂ＜０：ｎ－１）は、ｎｘｆ_ｓという位相遅延クロック信号により１ｘｆ_ｓというレートでＦＩＲ回路３００に供給される。制御ビットがＨｉ－ｒｅｚモードに対する‘０’に設定される場合、ビット・サブユニット（ｂ＝０：ｎ－１）は１ｘｆ_ｓで単に供給される。

立ち上がり時間フィルタリング

デジタル・アナログ変換（ＤＡＣ）動作から帯域外（ＯＯＢ）周波数エイリアスをフィルタリングするために、従来のデジタル送信機は大きなデジタル・オーバーサンプリング比を利用している。このオーバーサンプリングの度合いは、特に、マルチ・ギガ・シンボル毎秒（Ｇ_ｓｙｍ／ｓ）のレートは、モバイル又はバッテリ駆動デバイスにとって極めて電力を消費している。従って、本発明の様々な実施形態では、オーバーサンプリングは４Ｘ以下に制限され、ＯＯＢ内容の減衰は、デジタル位相変調及び振幅変調ドライバにおけるアナログ・パルス整形によって実行される。様々な実施形態では、このアナログ・パルス整形は、デジタルＰＡ／変調器ビットを駆動するデジタル回路のレジスタ－キャパシタ（ＲＣ）時定数を増加させることにより、パルス・エッジを遅らせることを含む。増加したＲＣ時定数は、時間ドメインにおける畳み込み又は周波数ドメインにおける一次フィルタと等価である。

本発明の実施形態によるデジタル送信機を用いて、ｍｍＷａｖｅ周波数で送信を行う例示的な方法４００が、図４に関連して説明される。方法４００は、最初に、スペクトル整形モード（即ち、ＦＩＲモード）と高分解能変調モードとの間で、伝送するためのＴＸ通信モード４１０を決定することを含む。スペクトル整形ＴＸモードでデジタル送信機を動作させる場合（４１５）、方法４００は、ＰＭ及びＡＭ経路の両方でＲＦドメイン有限インパルス応答（ＦＩＲ）フィルタリングを実行すること（４２０）を含む。前述したように、様々な実施形態において、これは、デジタルＰＡ／変調器ビットを、ＦＩＲフィルタのタップ強度を表すサブ・ユニットに更に分割し、データ・シーケンスのシフトされた位相でそれらを駆動して、時間ドメインで波形を整形することによって行われる。

実施形態は、位相変調（ＰＭ）及び振幅変調（ＡＭ）経路を別々に処理し、その結果、次いでオプションとして、方法４００は、余分な非所望の成分を抑制するために、送信されるべきデータ・ストリーム４２５を事前に歪ませること（プレディストーションを行うこと）を含む。好ましい実施形態では、プリ・エンファシス／プレディストーション４２５は、メモリ・ベースのデジタル・プレディストーション（ＤＰＤ）アルゴリズムのみをＰＭ経路に適用することによって、ＦＩＲモードにおいてのみ実行されるが、実施形態はそれに限定されない。他のソリッド・ステート増幅器線形化方法は、ＰＭ経路のみ、又は実用的であればＡＭ／ＰＭ経路の両方で利用することができる。更に、オプションの点線によって示されるように、ＤＰＤは、所望であれば、ｈｉ－ｒｅｚモードで使用されることが可能である。最後に、データ信号は、１つ以上のＲＦキャリア上で増幅及び変調される（４３５）。

図５ａ－５ｄを参照すると、代表的なシングル・キャリア（ＳＣ）シミュレーション５０５、５１０、５１５及び５２０が示されている。例示的な一実施形態では、１０ｄＢアナログ・エイリアス抑制が、増幅及び変調の前にシングル・キャリアに適用されるが、本発明の実施形態は、図６ａないし６ｆのシミュレーション表示によってそれぞれ示されるように、マルチ・キャリアＯＦＤＭ伝送にも適用されることが可能である。

様々な実施形態では、設定可能な帯域外フィルタリングは、プログラマブル電流スターブ型インバータ・ドライバ（例えば、図２の２２５；図７ｂの７５０）を使用して、異なるチャネル・ボンディング及びシンボル・レートにわたって達成することができる。４タップＦＩＲフィルタリングを行う送信機を通じてパルス・エッジの立ち上がり時間を遅くする（即ち、ＲＣ時定数を増加させる＝パルス立ち上がり時間を遅くする）という影響は、図５ａ及び５ｃにおける表示５０５（高速ＲＣ）及び５１５（低速ＲＣ）によって時間ドメインにおいて示されており、図５ｂ及び５ｄの周波数ドメイン表示５１０（高速ＲＣ）及び５２０（低速ＲＣ）において示されている。観察できるように、かなりの帯域外周波数５１１が、そのようなエイリアシング技術を用いて、図５ｂと図５ｄとの間でフィルタリングされている。

所望のエイリアス抑制は、ビット・サブユニットのセグメンテーションと位相遅延のみによってアナログ・フィルタ・カットオフ周波数を低下させることによって達成されるかもしれないが、これは不完全なパルス定着を生じさせ、従って、結果として生じる伝送エラー・ベクトルの大きさ（ＥＶＭ）においてトレードオフが生じる可能性がある。

図６ａ－６ｆは、デジタル送信機における雑音抑制のための様々なアプローチのＯＦＤＭシミュレーションを示す。図６ｂ、６ｄ、及び６ｅは、５Ｇ標準に準拠するために必要とされる例示的なスペクトル・マスク６１１を、各アプローチから得られる周波数６１２とともに示す。図６ａ及び６ｂは、低ＥＶＭを維持するために、制限された立ち上がり時間フィルタリングのみによるアプローチを使用している、それぞれのＥＶＭ及びスペクトル表現６０５及び６１０を示す。図６ｃ及び図６ｄは、より高い減衰エイリアシングを達成するためにかなり増加した立ち上がり時間フィルタリングによるアプローチを用いているが、ＥＶＭの増加という結果を示しているＥＭＶのシミュレーション表示及びスペクトル６１５，６２０を示す。最後に、図６ｅ及び図６ｆは、限られた立ち上がり時間フィルタリングであるが周波数ドメイン等化／デジタル・プレディストーションを行い、限定されたエイリアス減衰を伴う低減されたＥＶＭを達成するＥＶＭ６２５及びスペクトル６３０のシミュレーション表示を示す。

５Ｇ標準などのスペクトル・マスク６１１に適合するために必要とされるような、より積極的な直交周波数分割多重（ＯＦＤＭ）エイリアス抑圧を用いて、図６ｃ及び６ｄの６１５及び図６２０に見受けられるように、一次フィルタのカットオフ周波数は、サイドローブがマスク６１１を越えないことを保証するために、図６ｂの図６１０の周波数６１２と比較して、更に低減されなければならない。しかしながら、増大したエイリアシングのみでは、図６ｃの表示６１５に示されるように、ＴＸ ＥＶＭ６１３を厳しく劣化させる可能性がある。従って、本発明の特定の実施形態において、このトレードオフは、（データ・ストリーム全体の時間ドメインにおける）ＳＣ及び（周波数ドメインにおいて、各ＩＦＦＴブロック・セットに関する）ＯＦＤＭのモードの両方において、線形プレディストーションを使用することによって、緩和されることが可能である。後者は図６ｅ及び６ｆに示されており、ここで、エイリアスは、周波数ドメイン等化を使用した結果、ＥＶＭ６１３に対する最小限の影響とともに、合計で２１ｄＢだけ抑制される。重要なことに、このようなプレディストーションに起因する結果的なパワー・アウト（Ｐ_ｏｕｔ）減衰は、それ自体による増加したエイリアス抑制よりも著しく低く、これは比較的僅かに高いオーバーサンプリングで緩和することができる。従って、幾つかの好ましい実施形態では、送信信号のプレディストーション及びアナログ・エイリアシング又は「立ち上がり時間フィルタリング」の組み合わせは、妥当なＥＶＭで許容可能なスペクトル・フィルタリングを提供するミリメートル波送信機においてデジタル電力増幅器に最適なソリューションを提供する。

図７ａは、好ましい実施形態による、デュアルＴＸモード・デジタル電力増幅器／変調器の代表的なシミュレーション出力７００を示す。第１Ｈｉ－ｒｅｚ変調モード出力７１０は、立ち上がり時間のエイリアシング排除が使用されない場合、即ち、増加した分解能での送信を可能にするためにエイリアシング排除が使用されない場合に生じ；第２スペクトル整形モード出力７２０は、プログラマブル・エイリアス排除によるデジタル・ドライバの立ち上がり時間フィルタリングが、厳密なスペクトル適合を必要とする送信アプリケーションに適用される場合に生じる。

図７ｂは、本願で説明されるようなデュアル・モードＤＰＡアーキテクチャで使用される場合に、図７の出力７２０を提供することが可能な構成可能な電流スターブ型インバータ７６５の実施形態を示す。本願に記載される立ち上がり時間フィルタリング結果を提供する場合、代替的な回路構成が利用されてもよいことが認識されるべきである。

非線形位相経路に限定された線形帯域幅に対する線形プレディストーション

ほとんどのポーラー（ｐｏｌａｒ）送信機アーキテクチャにおいて、位相変調（ＰＭ）経路は、典型的には、最終電力増幅器ステージである振幅変調（ＡＭ）経路よりも多くカスケードされた増幅ステージを通過する。その結果、ＰＭ経路は、帯域幅の劣化を被り、ＡＭ経路とは異なる周波数応答を有する可能性がある。高いシンボル毎秒のレートでは、許容可能な低いＥＶＭを達成するために、何らかのそのような帯域幅制限を緩和することが重要であるかもしれない。

従って、特定の実施形態によるデジタル・ポーラー送信機は、Ｍがシンボルの数であり、Ｎがメモリ・タップの数である場合において、Ｍ（Ｎ）の関数としてスケーリングする不当に大きなルックアップ・テーブル（ＬＵＴ）を必要とする非線形メモリ・アルゴリズムを使用する従来の設計を克服して改良され、従って、従来のＬＵＴプレディストーション方法は、高次変調フォーマットが使用される場合には実用的ではない。

図８ａ及び図８ｂを参照すると、本発明の特定の実施形態は、むしろ位相及び振幅変調経路を分離し、それらの帯域幅応答を線形等化を用いて別々に処理する。４２Ｇｂ／ｓのデータ・レート（図８ａ）に対する６４直交振幅変調（ＱＡＭ）に関してこのアプローチを使用すると、位相経路上の２タップＦＩＲフィルタのみを用いて、顕著なＥＶＭ改善が達成された（図８ｂ）。非常に重要なことに、ＰＭ経路における線形Ｉ／Ｑ位相補正及び較正は、ＡＭドライバ・チェーンにおける非線形振幅飽和ステージに影響されない。このような位相－振幅の独立性は、プレ・エンファシス回路コストの複雑さ及び電力消費を劇的に低減し、ここで、図８ａ及び８ｂは、線形メモリ・ベースのデジタル・プレディストーション（ＤＰＤ）の前及び後におけるシミュレートされた６４－ＱＡＭコンステレーションを示し、ここで、シミュレーション結果は、ＲＣ抽出及びＥＭシミュレートされたパッシブを含む。

図９を参照すると、無線通信装置９００は、先の実施形態で説明したように、ＴＸモードを使用して、デジタル・データ・ストリームを表すパルス波形によりＲＦキャリアを変調する伝送のデジタル変調を実行するように構成される。本願で使用されるように、「回路」という用語は、１つ以上のソフトウェア又はファームウェア・プログラムを実行する、特定用途向け集積回路（ＡＳＩＣ）、電子回路、（共用の、専用の、又はグループの）プロセッサ、及び／又は（共用の、専用の、又はグループの）メモリ、組み合わせ論理回路、及び／又は、上述の機能を提供する他の適切なハードウェア構成要素を指してもよいし、それらの一部でもよいし、或いはそれらを含んでもよい。幾つかの実施形態において、回路は、１つ以上のソフトウェア・モジュール又はファームウェア・モジュールによって実装されてもよいし、又は回路に関連する機能がそれらによって実装されてもよい。幾つかの実施形態では、回路は、少なくとも部分的にハードウェアで動作することが可能な論理を含んでもよい。

本願で説明される実施形態は、適切に構成された何らかのハードウェア及び／又はソフトウェアを使用してシステムに実装されることが可能である。図９は、一実施形態に関し、電子デバイス９００の例示的な構成要素を示す。実施形態では、電子デバイス９００は、ユーザー装置（ＵＥ）であってもよいし、ＵＥを実現してもよいし、ＵＥに組み込まれてもよいし、或いはＵＥの一部であってもよい。幾つかの実施形態において、電子デバイス９００は、アプリケーション回路９０２、ベースバンド回路９０４、デジタル・ツー・無線周波数回路９０６、フロント・エンド・モジュール（ＦＥＭ）回路９０９、及び１つ以上のアンテナ９１０を含んでもよい。電子デバイス９００は、ＰＣＩｅ、ＡＸＩ（Ａｄｖａｎｃｅｄ ｅＸｔｅｎｓｉｂｌｅ Ｉｎｔｅｒｃｏｎｎｅｃｔ）又はオープン・コア・プロトコル（ＯＣＰ）等のような相互接続を含み（相互接続は、矢印又は黒線で示されている）、ホスト、種々の周辺機器、又はコンポーネントと呼ばれるサブ・ペリフェラル間で情報及び／又は信号を交換することができる。また、相互接続を使用する各コンポーネントは、しかるべく動作するためのインターフェース９０５を有することを要する。

アプリケーション回路９０２は、１つ以上のアプリケーション・プロセッサ又は処理ユニットを含んでもよい。例えば、アプリケーション回路９０２は、１つ以上のシングル・コア又はマルチ・コア・プロセッサ９０２ａなどの回路を含んでもよいが、これらに限定されない。プロセッサ９０２ａは、汎用プロセッサ及び専用プロセッサ（例えば、グラフィックス・プロセッサ、アプリケーション・プロセッサなど）の任意の組み合わせを含んでもよい。プロセッサ９０２ａは、コンピュータ読み取り可能な媒体９０２ｂ（「ＣＲＭ９０２ｂ」、「メモリ９０２ｂ」、「記憶装置９０２ｂ」、又は「メモリ／記憶装置９０２ｂ」とも呼ばれる）に結合されてもよいし、及び／又はそれを含んでもよく、また、ＣＲＭ９０２ｂに記憶された命令を実行して、様々なアプリケーション及び／又はオペレーティング・システムが、システムで動作することを可能にし、及び／又は本発明の実施形態の特徴が、イネーブルにされることを可能にするように構成されてもよい。

ベースバンド回路９０４は、本願の様々な実施形態に記載されるように、キャリア・アグリゲーション信号の時間差を、アレンジ、設定、処理、生成、送信、受信、又はそれ以外に決定するために、１つ以上のシングル・コア又はマルチ・コア・プロセッサなどの回路を含んでもよいが、これらに限定されない。ベースバンド回路９０４は、相互接続インターフェース９０５を介してデジタル・ツーＲＦ回路９０６の受信信号経路から受信したベースバンド信号を処理し、デジタル・ツーＲＦ回路９０６の送信信号経路へのベースバンド信号を生成するために、１つ以上のベースバンド・プロセッサ及び／又は制御ロジックを含んでもよい。ベースバンド回路９０４はまた、ベースバンド信号の生成及び処理のため、及びデジタル・ツーＲＦ回路９０６の動作を制御するために、相互接続９０５により、アプリケーション回路９０２に対するインターフェースとなることができる。例えば、幾つかの実施形態では、ベースバンド回路９０４は、第３世代（３Ｇ）ベースバンド・プロセッサ９０４ａ、第４世代（４Ｇ）ベースバンド・プロセッサ９０４ｂ、第５世代（５Ｇ）／ＮＲベースバンド・プロセッサ９０４ｃ、及び／又は他の既存の世代、開発中の世代、又は将来開発される世代（例えば、６Ｇなど）に対する他のベースバンド・プロセッサ９０４ｄを含んでもよい。ベースバンド処理回路９０４（例えば、１つ以上のベースバンド・プロセッサ９０４ａ－９０４ｄ）は、ＴＸモード選択を含むＲＦ回路９０６を介して１つ以上の無線ネットワークとの通信を可能にする様々な無線制御機能を処理することができる。無線制御機能は、信号の変調／復調、符号化／復号化、無線周波数シフト、並びに前述のようなキャリア・アグリゲーション信号間の時間差の測定を含んでもよいが、これらに限定されない。幾つかの実施形態において、ベースバンド回路９０４の変調／復調回路は、高速フーリエ変換（ＦＦＴ）、プリコーディング、及び／又はコンステレーション・マッピング／デマッピング機能を含んでもよい。幾つかの実施形態において、ベースバンド回路９０４の符号化／復号化の回路は、畳み込み、テール・ビット畳み込み、ターボ、ビタビ、及び／又は低密度パリティ検査エンコーダ／デコーダ機能を含んでもよい。変調／復調及びエンコーダ／デコーダ機能の実施形態は、これらの例に限定されず、他の実施例における他の適切な機能を含んでもよい。

幾つかの実施形態では、ベースバンド回路９０４は、例えば、物理的（ＰＨＹ）、媒体アクセス制御（ＭＡＣ）、無線リンク制御（ＲＬＣ）、パケット・データ・コンバージェンス・プロトコル（ＰＤＣＰ）、及び／又は無線リソース制御（ＲＲＣ）要素を含むＥ－ＵＴＲＡＮ（ｅｖｏｌｖｅｄ ｕｎｉｖｅｒｓａｌ ｔｅｒｒｅｓｔｒｉａｌ ｒａｄｉｏ ａｃｃｅｓｓ ｎｅｔｗｏｒｋ）プロトコルの要素などのプロトコル・スタックの要素を含んでもよい。ベースバンド回路９０４の中央処理ユニット９０４ｅは、ＰＨＹ、ＭＡＣ、ＲＬＣ、ＰＤＣＰ、及び／又はＲＲＣ層、並びに、本願に記載されているような可能なＴＸモード選択のシグナリングのために、プロトコル・スタックの要素を実行するように構成されることが可能である。幾つかの実施形態において、ベースバンド回路は、オーディオ処理のための１つ以上のデジタル信号プロセッサ（ＤＳＰ）９０４ｆを含んでもよい。ＤＳＰ９０４ｆは、圧縮／解凍及びエコー・キャンセルのための要素を含んでもよく、他の実施形態では、他の適切な処理要素を含んでもよい。ベースバンド回路９０４は、コンピュータ読み取り可能な媒体９０４ｇ（「ＣＲＭ９０４ｇ」、「メモリ９０４ｇ」、又は「記憶装置９０４ｇ」とも呼ばれる）を更に含むことができる。ＣＲＭ９０４ｇは、ベースバンド回路９０４のプロセッサによって実行される動作のためのデータ及び／又は命令をロード及び記憶し、ＤＰＡ変調／モード制御回路９０４ｈとして灰色のボックスによって示されるように、ＴＸモード選択をデジタル・ツーＲＦ回路９０６へ提供するために使用されることが可能である。他の実施形態では、ＤＰＡ変調／モード制御回路は、ベースバンドの外側で処理され、例えばデジタル・ツーＲＦ変換回路９０６によって実行される。一実施形態のＣＲＭ９０４ｇは、適切な揮発性メモリ及び／又は不揮発性メモリの任意の組み合わせを含んでもよい。ＣＲＭ９０４ｇは、埋め込まれたソフトウェア命令（例えば、ファームウェア）を有するリード・オンリ・メモリ（ＲＯＭ）、ランダム・アクセス・メモリ（例えば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ））、キャッシュ、バッファ等）を含む種々のレベルのメモリ／記憶装置の任意の組み合わせを含んでもよいが、これらに限定されない。ＣＲＭ９０４ｇは、種々のプロセッサ間で共有されてもよく、特定のプロセッサ専用であってもよい。ベースバンド回路９０４の構成要素は、幾つかの実施形態では、単一のチップ、単一のチップセットの中で組み合わせられてもよいし、又は同一の回路基板上に配置されてもよい。幾つかの実施形態では、ベースバンド回路９０４及びアプリケーション回路９０２の構成要素の一部又は全部は、例えば、システム・オン・チップ（ＳＯＣ）のように一緒に実装されてもよい。

幾つかの実施形態では、ベースバンド回路９０４は、１つ以上の無線技術と互換性のある通信を提供することができる。例えば、幾つかの実施形態では、ベースバンド回路９０４は、Ｅ－ＵＴＲＡＮ、ＮＲ、及び／又は他の無線メトロポリタン・エリア・ネットワーク（ＷＭＡＮ）、無線ローカル・エリア・ネットワーク（ＷＬＡＮ）、無線パーソナル・エリア・ネットワーク（ＷＰＡＮ）との通信をサポートしてもよい。ベースバンド回路９０４が、１つより多い無線プロトコルの無線通信をサポートするように構成される実施形態は、マルチ・モード・ベースバンド回路と呼ばれてもよい。

デジタル・ツーＲＦ回路９０６は、非固体媒体により、変調された電磁放射を使用して無線ネットワークとの通信を可能にすることができる。様々な実施形態では、ＲＦ回路９０６は、無線ネットワークとの通信を促進にするために、スイッチ、フィルタ、増幅器などを含んでもよい。ＲＦ回路９０６は、ＦＥＭ回路９０９から受信したＲＦ信号をダウン・コンバートし、デジタル・ベースバンド信号をベースバンド回路９０４に提供する回路を含むことが可能な受信信号経路を含んでもよい。ＲＦ回路９０６はまた、ベースバンド回路９０４によって提供されるデジタル・ベースバンド信号をアップ・コンバートし、ＲＦ出力信号を送信のためにＦＥＭ回路９０９に提供する回路を含むことが可能な送信信号経路を含んでもよい。

幾つかの実施形態では、ＲＦ回路９０６は、受信信号経路及び送信信号経路を含んでもよい。ＲＦ回路９０６の受信信号経路は、デジタル変換回路９０６ａ、増幅回路９０６ｂ、及びフィルタ回路９０６ｃを含んでもよい。ＲＦ回路９０６の送信信号経路は、パルス変調ＴＸ信号を提供し、ＲＦキャリアからＲＸパルス変調信号を抽出するために、フィルタ回路９０６ｃ及びミキサ回路を含んでもよい。ＲＦ回路９０６はまた、受信信号経路及び送信信号経路内の種々の回路によって使用される周波数を合成するためのシンセサイザ回路９０６ｄを含んでもよい。幾つかの実施形態では、受信信号経路のミキサ回路９０６ａは、シンセサイザ回路９０６ｄによって提供される合成された周波数に基づいて、ＦＥＭ回路９０９から受信したＲＦ信号からのＲＸパルス波信号をダウン・コンバートするように構成されることが可能である。増幅回路９０６ｂは、ダウン・コンバートされた信号を増幅するように構成されてもよく、フィルタ回路９０６ｃは、出力ベースバンド信号を生成するために、ダウン・コンバートされた信号から非所望の信号を除去するように構成されたローパス・フィルタ（ＬＰＦ）又はバンド・パス・フィルタ（ＢＰＦ）であってもよい。出力ベースバンド信号は、更なる処理のためにベースバンド回路９０４に提供されてもよい。幾つかの実施形態において、出力ベースバンド信号は、デジタル・ベースバンド信号であってもよい。

一部の実施形態では、送信信号経路のミキサ回路９０６ａは、相互接続を介して、シンセサイザ回路９０６ｄによって提供される合成周波数に基づいて、入力ベースバンド信号をアップ・コンバートし、ＦＥＭ回路９０８のＲＦ出力信号を生成するように構成されてもよい。ベースバンド信号は、ベースバンド回路９０４によって提供されてもよく、フィルタ回路９０６ｃによってフィルタリング／プレディストーション／等を施されてもよい。デジタル・フィルタ回路９０６ｃは、ＲＦの受信及び送信のために他のフィルタを含んでもよいが、実施形態の範囲は、この点に関して限定されない。

一部の実施形態では、送信信号経路のデジタル変換回路９０６ａは、受信信号経路においてデジタル・ツー・アナログ変換器ＤＡＣ及びＡＤＣを含んでもよく、送信信号経路のデジタル変換回路９０６ａは、ダイレクト・ダウン・コンバージョン及び／又はダイレクト・アップ・コンバージョンのためにそれぞれ構成されてもよい。

一部の実施形態では、出力ベースバンド信号及び入力ベースバンド信号は、デジタル・ビット・ストリームであり、インターフェース９０５を介してプロセッサへ及びそこから直接的にデジタル・データを提供するが、実施形態の範囲はこの点に関して限定されない。直接的なデジタル実施形態では、デジタル・ツーＲＦ回路９０６は、アナログ・ツー・デジタル変換器（ＡＤＣ）及びデジタル・ツー・アナログ変換器（ＤＡＣ）回路を含んでもよく、ベースバンド回路９０４は、ＲＦ回路９０６と通信するために、デジタル・ベースバンド・インターフェースなどのインターフェース９０５を含んでもよい。

マルチ・モード実施形態では、各スペクトルの信号を処理するために、別個の無線ＩＣ回路が設けられてもよいが、実施形態の範囲はこの点に関して限定されない。

幾つかの実施形態では、シンセサイザ回路９０６ｄは、フラクショナルＮシンセサイザ又はフラクショナルＮ／Ｎ＋１シンセサイザであってもよいが、他のタイプの周波数シンセサイザが相応しい可能性もあるので、実施形態の範囲はこの点に関して限定されない。例えば、シンセサイザ回路９０６ｄは、デルタ・シグマ・シンセサイザ、周波数乗算器、又は、周波数分周器を有する位相同期ループを含むシンセサイザであってもよい。シンセサイザ回路９０６ｄは、周波数入力及び除算器制御入力に基づいて、ＲＦ回路９０６のミキサ回路９０６ａによって使用される出力周波数を合成するように構成されてもよい。幾つかの実施形態において、シンセサイザ回路９０６ｄは、フラクショナルＮ／Ｎ＋１シンセサイザであってもよい。

一部の実施形態では、必須ではないが、周波数入力は電圧制御発振器（ＶＣＯ）によって提供されてもよい。ディバイダ制御入力は、所望の出力周波数に応じて、ベースバンド回路９０４又はアプリケーション回路９０２の何れかによって提供されてもよい。幾つかの実施形態において、ディバイダ制御入力（例えば、Ｎ）は、アプリケーション回路９０２によって指定されるチャネルに基づいて、ルックアップ・テーブルから決定されてもよい。

ＲＦ回路９０６のシンセサイザ回路９０６ｄは、ディバイダ、遅延ロック・ループ（ＤＬＬ）、マルチプレクサ、及び位相アキュムレータを含んでもよい。幾つかの実施形態では、ディバイダはデュアル・モジュラス・ディバイダ（ＤＭＤ）であってもよく、位相アキュムレータはデジタル位相アキュムレータ（ＤＰＡ）であってよい。幾つかの実施形態において、ＤＭＤは、ある分周比を提供するために、（例えば、キャリー・アウトに基づいて）入力信号をＮ又はＮ＋１の何れかで除算するように構成されてもよい。幾つかの例示的な実施形態において、ＤＬＬは、一組のカスケード接続された、調整可能な、遅延素子、位相検出器、チャージ・ポンプ、及びＤ型フリップ・フロップを含んでもよい。これらの実施形態では、遅延素子は、ＶＣＯ周期を、Ｎｄ個の等しい位相パケットに分断するように構成されてもよく、ここで、Ｎｄは遅延ラインにおける遅延素子の数である。このように、遅延ラインを通る合計遅延が１つのＶＣＯ周期であることを保証することに役立つように、ＤＬＬは負のフィードバックを提供する。

幾つかの実施形態では、シンセサイザ回路９０６ｄは、出力周波数としてキャリア周波数を生成するように構成されてもよい一方、他の実施形態では、出力周波数は、キャリア周波数の倍数（例えば、キャリア周波数の２倍、キャリア周波数の４倍）であってもよく、直交ジェネレータ及びディバイダ回路と共に使用されて、互いに異なる複数の位相を有するキャリア周波数で複数の信号を生成してもよい。幾つかの実施形態において、出力周波数はＬＯ周波数（ｆＬＯ）であってもよい。幾つかの実施形態において、ＲＦ回路９０６は、ＩＱ／ポーラー・コンバータを含んでもよい。

ＦＥＭ回路９０８は、１つ以上のアンテナ９１０から受信したＲＦ信号に対して動作し、受信した信号を増幅し、受信した信号の増幅されたバージョンを、更に処理するためにＲＦ回路９０６へ提供するように構成された回路を含むことが可能な受信信号経路を含んでもよい。デジタル受信機の場合、ＲＦ回路は、実質的に軽減されてもよいし、及び／又はＦＥＭ回路９０８と組み合わせられてもよい。また、ＦＥＭ回路９０８は、１つ以上のアンテナ９１０のうちの１つ以上による伝送のために、ベースバンド回路９０４からのデジタル・ビット・ストリームを増幅及び変調するように構成された回路を含むことが可能な送信信号経路を含んでもよい。幾つかの実施形態では、ＦＥＭ回路９０８は、送信モード動作と受信モード動作との間で切り替えを行うためにＴＸ／ＲＸスイッチを含むことができる。ＦＥＭ回路９０８は、受信信号経路と送信信号経路とを含むことができる。ＦＥＭ回路の受信信号経路は、受信したＲＦ信号を増幅し、増幅された受信ＲＦ信号を出力として（例えば、ＲＦ回路９０６へ）供給するための低雑音増幅器を含んでもよい。ＦＥＭ回路９０８の送信（ＴＸ）信号経路は、好適な実施形態のデジタル電力増幅器（ＤＰＡ）及び変調回路を含み、デジタル・ベースバンド・データ・ストリームを増幅し、その信号をＲＦキャリアにおいて変調し、１つ以上のフィルタを含み、（例えば、１つ以上のアンテナ９１０のうちの１つ以上による）以後の送信のためにＲＦ信号を生成する。おそらくは、デジタル送信機であるために、ＲＦ回路９０６は、ＦＥＭ回路９０８と組み合わされてもよい。

一部の実施形態では、電子デバイス９００は、例えばディスプレイ、カメラ、１つ以上のセンサ、及び／又は相互接続のためのインターフェース９０５（例えば、入出力（Ｉ／Ｏ）インターフェース又はバス）などの追加の要素を含んでもよい。電子デバイスがネットワーク機能を提供するように実装される実施形態では、電子デバイス９００はネットワーク・インターフェース回路を含む可能性がある。ネットワーク・インターフェース回路は、１つ以上の有線接続を介してコア・ネットワーク内の１つ以上のサーバーのような、電子デバイス９００を１つ以上のネットワーク要素に接続する１つ以上のコンピュータ・ハードウェア・コンポーネントであってもよい。この目的のために、ネットワーク・インターフェース回路は、Ｘ２アプリケーション・プロトコル、Ｓ１ ＡＰ、ストリーム・コントロール伝送プロトコル（ＳＣＴＰ）、イーサーネット、ポイント・ツー・ポイント（ＰＰＰ）、ファイバ分散データ・インターフェース（ＦＤＤＩ）、及び／又は適切な他の任意のネットワーク通信プロトコルなどの１つ以上のネットワーク通信プロトコルを使用して通信するために、１つ以上の専用プロセッサ及び／又はフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）を含んでもよい。

例示的な実施形態

第１の例示的な実施形態では、デジタル送信機回路は、ミリメートル波周波数でマルチ・ギガビット毎秒のデータ信号を送信するように構成され、デジタル電力増幅器（ＤＰＡ）及び変調回路を含み、前記ＤＰＡ及び変調回路は：並列的に配置される複数のビット・セグメント変調ドライバ回路であって、別個の振幅変調（ＡＭ）及び位相変調（ＰＭ）経路において送信（ＴＸ）信号を形成するために、ＲＦキャリアにおいてデジタル・データ信号を変調するように構成された複数のビット・セグメント変調ドライバ回路を含み；ＤＰＡ及び変調回路は、スペクトル整形ＴＸモード又は高分解能変調ＴＸモードのうちの１つで送信信号を形成する選択可能な回路を含む。

第２の例示的な実施形態では、第１の例のデジタル送信機回路は更に進歩する：スペクトル整形ＴＸモードに関する選択可能な回路は、アナログ・パルス整形回路を利用して帯域外周波数をフィルタリングするように構成されている。

第３の例示的な実施形態では、第２の例のデジタル送信機回路は更に進歩する：アナログ・パルス整形回路は、有限インパルス応答（ＦＩＲ）フィルタのタップとして形成される複数のプログラマブル電流スターブ型インバータを含む。

第４の例示的な実施形態では、第１の例のデジタル送信機回路は更に進歩する：スペクトル整形ＴＸモードに関する選択可能な回路は、パルス・エッジを遅くするためにドライバ時定数を増やすことによりアナログ・パルス整形をもたらすように、各々が有限インパルス応答（ＦＩＲ）フィルタのタップ強度を表現するサブ・ユニットに、各々のビットを追加的にセグメント化するように構成されている。

第５の例示的な実施形態では、第１の例のデジタル送信機回路は更に進歩する：ＲＦキャリアは、シングル・キャリア又は直交周波数分割多重（ＯＦＤＭ）キャリアを含む。

第６の例示的な実施形態では、例示的な第１－４の実施形態のうちの任意の１つのデジタル送信機回路は更に進歩する：各々の変調及びドライバ回路は電力増幅器（ＰＡ）セルを含み、各々のＰＡセルは、テール・デバイスによりグランドに各自のゲートで結合される２つの差動電界効果トランジスタ（ＦＥＴ）と、ＰＡセルの第１ＦＥＴのソースを第２ＦＥＴのドレインに及び第２ＦＥＴのソースを第１ＦＥＴのドレインに個々に結合する容量性ニュートラル化回路とを含む。

第７の例示的な実施形態では、例示的な第１－４の実施形態のうちの任意の１つのデジタル送信機回路は以下により更に進歩する：変調ドライバ回路は、シングル・キャリア（ＳＣ）を変調する時間ドメインにおけるＴＸデータ信号を予め歪ませるか、又は直交周波数分割多重（ＯＦＤＭ）キャリアを変調する周波数ドメインにおける逆高速フーリエ変換（ＩＦＦＴ）ブロック・セットを予め歪ませる線形フィード・フォワード等化器を更に含む。

第８の例示的な実施形態では、ミリメートル波周波数でマルチ・ギガビット毎秒のデータ信号を送信するデジタル送信（ＴＸ）回路を有する送信機のためのデバイスが開示され、デバイスは、マシン実行可能命令を記憶するメモリと、マシン実行可能命令を取り出して実行する少なくとも１つのプロセッサを含む処理回路とを含み、１つ以上のプロセッサに：スペクトル整形ＴＸモード又は高分解能変調ＴＸモードの間で送信する送信モードを識別するステップ；及び、送信機にシグナリングし：複数の別個の並列的なビット・セグメント振幅変調（ＡＭ）及び位相変調（ＰＭ）の再構成可能ドライバ回路を利用して、送信信号を形成するためにＲＦキャリアにおいてデジタル・データ信号を増幅及び変調すること；及び、識別された送信モードに基づいて送信信号を形成するように、再構成可能ドライバ回路の設定を選択すること；をデジタルＴＸ回路に行わせるステップを行わせる。

第９の例示的な実施形態では、第８の例のデバイスは更に進歩する：スペクトル整形ＴＸモードに関する再構成可能ドライバ回路は、アナログ・パルス整形回路を利用して帯域外周波数をフィルタリングするように構成されている。

第１０の例示的な実施形態では、第９の例のデバイスは以下により更に進歩する：アナログ・パルス整形回路は、複数の位相シフト・サブビット・ブランチを含み、各ブランチは、異なる位相を有するサブビットを、プログラマブル電流スターブ型インバータに提供し、有限インパルス応答（ＦＩＲ）フィルタのタップとして形成される。

第１１の例示的な実施形態では、第８の例のデバイスは以下により更に進歩する：スペクトル整形ＴＸモードに関する再構成可能ドライバ回路は、パルス・エッジを遅くし且つ帯域外（ＯＯＢ）周波数をフィルタリングするために選択ドライバ回路の抵抗－容量（ＲＣ）回路時定数を増やすことにより、アナログ・パルス整形をもたらす。

第１２の例示的な実施形態では、第８の例のデバイスは以下により更に進歩する：ＲＦキャリアは、シングル・キャリア又は直交周波数分割多重（ＯＦＤＭ）キャリアを含む。

第１３の例示的な実施形態では、例示的な第８－１２の実施形態のうちの任意の１つのデバイスは以下により更に進歩する：各々の再構成可能ドライバ回路は、テール・スイッチング・デバイスに結合される差動ＰＡデバイスと、分散容量性ニュートラル化回路とを含む電力増幅器（ＰＡ）セルを含み、メモリは、テール・スイッチング・デバイスにビットをシグナリングすることを１つ以上のプロセッサに行わせるマシン読み取り可能な命令を更に含む。

第１４の例示的な実施形態では、例示的な第８－１２の実施形態のうちの任意の１つのデバイスは以下により更に進歩する：再構成可能ドライバ回路は、シングル・キャリア（ＳＣ）を変調する時間ドメインにおけるＴＸデータ信号を予め歪ませるか、又は直交周波数分割多重（ＯＦＤＭ）キャリアを変調する周波数ドメインにおける逆高速フーリエ変換（ＩＦＦＴ）ブロックを予め歪ませ、帯域外周波数を更に低減し、誤差ベクトルの大きさ（ＥＶＭ）を制限する線形フィード・フォワード等化器（ＦＦＥ）を含む。

第１５の例示的な実施形態によるユーザー装置（ＵＥ）は、ミリメートル波周波数でＲＦキャリアにおいて変調されるマルチ・ギガビット毎秒のデータ信号を送信するように構成され、高分解能変調ＴＸモード及びスペクトル整形ＴＸモードのうちの１つでＴＸ信号を形成するように再構成することが可能な送信回路を含むデジタル送信機；及び、デジタル送信機に通信可能に結合され、使用する送信モードを選択するためにデジタル送信機にシグナリングするように構成された送信モード制御回路；を含み、送信回路は、並列的にビット毎にデータ信号を処理し、選択されたＴＸモードに従ってＴＸ信号を形成するために、複数のデジタル電力増幅器（ＤＰＡ）及び変調再構成可能な回路セグメントを含む。

第１６の例示的な実施形態によれば、第１５の例示的なＵＥは以下により更に進歩する：再構成可能な回路セグメントは、スペクトル整形ＴＸモードでデータ信号を処理するアナログ・パルス整形回路を含む。

第１７の例示的な実施形態によれば、第１６の例示的なＵＥは以下により更に進歩する：アナログ・パルス整形回路は、有限インパルス応答（ＦＩＲ）フィルタのタップ強度として機能する複数のプログラマブル電流スターブ型インバータを含む。

第１８の例示的な実施形態によれば、第１５の例示的なＵＥは以下により更に進歩する：スペクトル整形ＴＸモードにおける再構成可能な回路セグメントは、パルス・エッジを遅くすることにより帯域外周波数を抑制するように構成されている。

第１９の例示的な実施形態によれば、第１５の例示的なＵＥは以下により更に進歩する：ＲＦキャリアは、シングル・キャリア又は直交周波数分割多重（ＯＦＤＭ）キャリアを含む。

第２０の例示的な実施形態によれば、第１５ないし１９の例は以下により更に進歩することが可能である：各々の再構成可能な回路セグメントは、テール・スイッチング・デバイスに結合される差動ＰＡデバイスと、分散容量性ニュートラル化回路とを含む電力増幅器（ＰＡ）セルを含む。

第２１の例示的な実施形態によれば、第１５ないし１９の例は以下により更に進歩することが可能である：再構成可能な回路セグメントは、シングル・キャリア（ＳＣ）を変調する時間ドメインにおけるＴＸデータ信号を予め歪ませるか、又は直交周波数分割多重（ＯＦＤＭ）キャリアを変調する周波数ドメインにおける逆高速フーリエ変換（ＩＦＦＴ）ブロック・セットを予め歪ませるように構成されている。

第２２の例示的な実施形態によれば、第１５ないし１９の例は以下により更に進歩することが可能である：デジタル送信機は、送信回路にデータ・ビット・ストリームを提供するデジタル・アナログ（ＤＡＣ）回路を更に含む。

第２３の例示的な実施形態によれば、第１５ないし１９の例は以下により更に進歩することが可能である：再構成可能な回路セグメントは、スペクトル整形ＴＸモードで使用される有限インパルス応答（ＦＩＲ）回路と高解像度変調モードで使用されない迂回するＦＩＲ回路との間でスイッチングすることを可能にする複数のマルチプレクサを更に含む。

Claims (23)

1. ミリメートル波周波数でマルチ・ギガビット毎秒のデータ信号を送信するように構成されたデジタル送信機回路であって、デジタル電力増幅器（ＤＰＡ）及び変調回路を含み、前記ＤＰＡ及び変調回路は：
   並列的に配置される複数のビット・セグメント変調ドライバ回路であって、別個の振幅変調（ＡＭ）及び位相変調（ＰＭ）経路において送信（ＴＸ）信号を形成するために、ＲＦキャリアにおいてデジタル・データ信号を変調するように構成された複数のビット・セグメント変調ドライバ回路を含み；
   前記ＤＰＡ及び変調回路は、スペクトル整形ＴＸモード又は高分解能変調ＴＸモードのうちの１つで前記送信信号を形成する選択可能な回路を含み、
   前記スペクトル整形ＴＸモードが選択される場合、前記ビット・セグメント変調ドライバ回路の各々に入力されたビットは、位相がシフトされたｎ個のサブ・ユニットにセグメント化され、帯域外周波数のフィルタリングが、前記ｎ個のサブ・ユニットに対応するシフトされた位相で駆動される電流スターブ型インバータを使用することにより行われ、
   前記高分解能変調ＴＸモードが選択される場合、前記ビット・セグメント変調ドライバ回路の各々に入力されたビットは、前記スペクトル整形ＴＸモードの場合よりも大きな帯域幅で変調される、デジタル送信機回路。
2. 前記スペクトル整形ＴＸモードに関する前記選択可能な回路は、アナログ・パルス整形回路を利用して帯域外周波数をフィルタリングするように構成されている、請求項１に記載のデジタル送信機回路。
3. 前記電流スターブ型インバータは、前記アナログ・パルス整形回路に含まれ、有限インパルス応答（ＦＩＲ）フィルタのタップとして形成される複数のプログラマブル電流スターブ型インバータである、請求項２に記載のデジタル送信機回路。
4. 前記スペクトル整形ＴＸモードに関する前記選択可能な回路は、パルス・エッジを遅くするためにビット・ドライバ時定数を増やすことによりアナログ・パルス整形をもたらすように、追加的に各々のビットをサブ・ユニットにセグメント化してそれらの位相を遅延させるように構成されている、請求項１に記載のデジタル送信機回路。
5. 前記ＲＦキャリアは、シングル・キャリア又は直交周波数分割多重（ＯＦＤＭ）キャリアを含む、請求項１に記載のデジタル送信機回路。
6. 各々の前記ビット・セグメント変調ドライバ回路は電力増幅器（ＰＡ）セルを含み、各々のＰＡセルは、テール・デバイスによりグランドに各自のソースで結合される２つの差動電界効果トランジスタ（ＦＥＴ）と、前記ＰＡセルの第１ＦＥＴのゲートを第２ＦＥＴのドレインに及び前記第２ＦＥＴのゲートを前記第１ＦＥＴのドレインに個々に結合する容量性ニュートラル化回路とを含む、請求項１～４のうちの何れか１項に記載のデジタル送信機回路。
7. 前記ビット・セグメント変調ドライバ回路は、シングル・キャリア（ＳＣ）を変調する時間ドメインにおけるＴＸデータ信号を予め歪ませるか、又は直交周波数分割多重（ＯＦＤＭ）キャリアを変調する周波数ドメインにおける逆高速フーリエ変換（ＩＦＦＴ）ブロック・セットを予め歪ませる線形フィード・フォワード等化器を更に含む、請求項１～４のうちの何れか１項に記載のデジタル送信機回路。
8. ミリメートル波周波数でマルチ・ギガビット毎秒のデータ信号を送信するデジタル送信（ＴＸ）回路を有する送信機のためのデバイスであって、前記デバイスは、マシン実行可能命令を記憶するメモリと、前記マシン実行可能命令を取り出して実行する少なくとも１つのプロセッサを含む処理回路とを含み、前記マシン実行可能命令は前記少なくとも１つのプロセッサに：
   スペクトル整形ＴＸモード又は高分解能ＴＸモードの間で送信する送信モードを識別するステップ；及び
   前記送信機にシグナリングし：
   複数の別個の並列的なビット・セグメント振幅変調（ＡＭ）及び位相変調（ＰＭ）の再構成可能ドライバ回路を利用して、送信信号を形成するためにＲＦキャリアにおいてデジタル・データ信号を増幅及び変調すること；及び
   識別された送信モードに基づいて前記送信信号を形成するように、前記再構成可能ドライバ回路の設定を選択すること；
   を前記デジタルＴＸ回路に行わせるステップ；
   を行わせ、前記識別された送信モードが前記スペクトル整形ＴＸモードである場合、前記再構成可能ドライバ回路の各々に入力されたビットは、位相がシフトされたｎ個のサブ・ユニットにセグメント化され、帯域外周波数のフィルタリングが、前記ｎ個のサブ・ユニットに対応するシフトされた位相で駆動される電流スターブ型インバータを使用することにより行われ、
   前記識別された送信モードが前記高分解能ＴＸモードである場合、前記再構成可能ドライバ回路の各々に入力されたビットは、前記スペクトル整形ＴＸモードの場合よりも大きな帯域幅で変調される、デバイス。
9. 前記スペクトル整形ＴＸモードに関する前記再構成可能ドライバ回路は、アナログ・パルス整形回路を利用して帯域外周波数をフィルタリングするように構成されている、請求項８に記載のデバイス。
10. 前記アナログ・パルス整形回路は、複数の位相シフト・サブビット・ブランチを含み、各ブランチは、異なる位相を有するサブビットを、前記電流スターブ型インバータであるプログラマブル電流スターブ型インバータに提供し、有限インパルス応答（ＦＩＲ）フィルタのタップとして形成される、請求項９に記載のデバイス。
11. 前記スペクトル整形ＴＸモードに関する前記再構成可能ドライバ回路は、パルス・エッジを遅くし、帯域外（ＯＯＢ）周波数をフィルタリングするために選択ドライバ回路の抵抗－容量（ＲＣ）回路時定数を増やすことにより、アナログ・パルス整形をもたらす、請求項８に記載のデバイス。
12. 前記ＲＦキャリアは、シングル・キャリア又は直交周波数分割多重（ＯＦＤＭ）キャリアを含む、請求項８に記載のデバイス。
13. 各々の再構成可能ドライバ回路は、テール・スイッチング・デバイスに結合される差動ＰＡデバイスと、分散容量性ニュートラル化回路とを含む電力増幅器（ＰＡ）セルを含み、前記メモリは、前記テール・スイッチング・デバイスにビットをシグナリングすることを前記少なくとも１つのプロセッサに行わせるマシン読み取り可能な命令を更に含む、請求項８～１２のうちの何れか１項に記載のデバイス。
14. 前記再構成可能ドライバ回路は、シングル・キャリア（ＳＣ）を変調する時間ドメインにおけるＴＸデータ信号を予め歪ませるか、又は直交周波数分割多重（ＯＦＤＭ）キャリアを変調する周波数ドメインにおける逆高速フーリエ変換（ＩＦＦＴ）ブロックを予め歪ませ、帯域外周波数の低減を更に促し、誤差ベクトルの大きさ（ＥＶＭ）を制限する線形フィード・フォワード等化器（ＦＦＥ）を含む、請求項８～１２のうちの何れか１項に記載のデバイス。
15. ユーザー装置（ＵＥ）であって：
    ミリメートル波周波数でＲＦキャリアにおいて変調されたマルチ・ギガビット毎秒のデータ信号を送信するように構成され、高分解能変調ＴＸモード及びスペクトル整形ＴＸモードのうちの１つでＴＸ信号を形成するように再構成することが可能な送信回路を含むデジタル送信機；及び
    前記デジタル送信機に通信可能に結合され、使用する送信モードを選択するために前記デジタル送信機にシグナリングするように構成された送信モード制御回路；
    を含み、前記送信回路は、並列的にビット毎にデータ信号を処理する再構成可能な複数の回路セグメントを含み、各々の回路セグメントは、選択されたＴＸモードに従って前記ＴＸ信号を形成するために、複数のデジタル電力増幅器（ＤＰＡ）及び変調回路を含み、
    前記送信モードが前記スペクトル整形ＴＸモードである場合、前記各々の回路セグメントに入力されたビットは、位相がシフトされたｎ個のサブ・ユニットにセグメント化され、帯域外周波数のフィルタリングが、前記ｎ個のサブ・ユニットに対応するシフトされた位相で駆動される電流スターブ型インバータを使用することにより行われ、
    前記送信モードが前記高分解能変調ＴＸモードである場合、前記各々の回路セグメントに入力されたビットは、前記スペクトル整形ＴＸモードの場合よりも大きな帯域幅で変調される、ＵＥ。
16. 前記各々の回路セグメントは、前記スペクトル整形ＴＸモードで前記データ信号を処理するアナログ・パルス整形回路を含む、請求項１５に記載のＵＥ。
17. 前記電流スターブ型インバータは、前記アナログ・パルス整形回路に含まれ、有限インパルス応答（ＦＩＲ）フィルタのタップ強度として機能する複数のプログラマブル電流スターブ型インバータである、請求項１６に記載のＵＥ。
18. 前記スペクトル整形ＴＸモードにおける前記各々の回路セグメントは、パルス・エッジを遅くすることにより帯域外周波数を抑制するように構成されている、請求項１７に記載のＵＥ。
19. 前記ＲＦキャリアは、シングル・キャリア又は直交周波数分割多重（ＯＦＤＭ）キャリアを含む、請求項１５に記載のＵＥ。
20. 前記各々の回路セグメントは、テール・スイッチング・デバイスに結合される差動ＰＡデバイスと、分散容量性ニュートラル化回路とを含む電力増幅器（ＰＡ）セルを含む、請求項１５～１９のうちの何れか１項に記載のＵＥ。
21. 前記各々の回路セグメントは、シングル・キャリア（ＳＣ）を変調する時間ドメインにおけるＴＸデータ信号を予め歪ませるか、又は直交周波数分割多重（ＯＦＤＭ）キャリアを変調する周波数ドメインにおける逆高速フーリエ変換（ＩＦＦＴ）ブロック・セットを予め歪ませるように構成されている、請求項１５～１９のうちの何れか１項に記載のＵＥ。
22. 前記デジタル送信機は、前記送信回路にデータ・ビット・ストリームを提供するデジタル・アナログ（ＤＡＣ）回路を更に含む、請求項１５～１９のうちの何れか１項に記載のＵＥ。
23. 前記各々の回路セグメントは、前記スペクトル整形ＴＸモードで有限インパルス応答（ＦＩＲ）回路を使用することと、前記高分解能変調ＴＸモードで使用されない前記ＦＩＲ回路を迂回することとの間でのスイッチングを可能にする複数のマルチプレクサを更に含む、請求項１５～１９のうちの何れか１項に記載のＵＥ。

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