KR20120014028A - 발진기에서의 플리커 잡음 상쇄 - Google Patents

발진기에서의 플리커 잡음 상쇄 Download PDF

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Abstract

발진기가 개시된다. 발진기는 제1 커패시터를 포함한다. 상기 발진기는 또한 제2 커패시터를 포함한다. 상기 발진기는 제1 전류 소스를 더 포함한다. 상기 발진기는 또한 제2 전류 소스도 포함한다. 상기 발진기는 제1 입력 및 제2 입력을 갖는 비교기를 더 포함한다. 상기 발진기는 또한 기준 노드도 포함한다. 상기 발진기는 제1 시간 기간 중에 제1 전류 소스를 제1 커패시터에 선택적으로 연결하고, 제2 전류 소스를 기준 노드에 선택적으로 연결하도록 구성된 콘트롤러를 더 포함한다.

Description

발진기에서의 플리커 잡음 상쇄{FLICKER NOISE CANCELLATION IN OSCILLATORS}
본 출원은 미국 가출원 번호 61/176,358, 출원일 2009년 5월 7일, "발진기에서의 플리커 잡음 상쇄", 발명자 Sylvain M. Colin, Jun Young Park 및 Marzio Pedrali-Noy에 대한 것이며, 그에 대한 우선권을 향유한다.
본 명세서는 일반적으로는 무선 통신 시스템에 관한 것이다. 보다 구체적으로, 본 명세서는 발진기에서의 플리커 잡음 상쇄를 위한 시스템 및 방법에 관한 것이다.
무선 통신 장치는 소비자 요구를 만족시키고 휴대성과 편리성을 개선하기 위해 보다 작고 보다 강력해졌다. 소비자들은 휴대폰, PDA, 랩톱 컴퓨터 등과 같은 무선 통신 장치들에 의존하게 되었다. 소비자들은 신뢰성 높은 서비스, 확대된 커버리지 영역 및 증가된 기능을 기대하게 되었다.
무선 통신 장치에서 전력을 절약하는 공통적인 방법은 무선 통신 장치가 사용중이 아닐 때 저전력 소비 상태(예컨대, "슬립 모드")에 있도록 하는 것이다. 무선 통신 장치가 슬립 모드에 있을 때, 무선 통신 장치가 언제 "깨어날지"를 추적하고 스케줄링하기 위해 슬립 클록이 사용될 수 있다.
클록은 통상적으로는 저주파수 수정 발진기(예컨대, 손목 시계에서 흔히 볼 수 있는 32 kHz 발진기)와 같은 공진기 기반 발진기를 포함한다. 그러나, 수정 발진기의 크기와 가격은 대량 생산 마이크로시스템에 적절하지 않다. 공진기 기반 발진기 대신에 슬립 모드에서는 완화(relaxation) 발진기가 사용될 수 있다. 그러나 완화 발진기와 같은 비공진기 기반 발진기는 동일한 전력 소비 레벨에서 공진기 기반 발진기에 의해 나타나는 지터보다 더 높은 지터를 나타낸다. 지터는 클록 신호 주기의 시간 변이 대 시간이다. 지터는 다양한 잡음 소스에 의해 야기될 수 있다.
회로의 지터는 회로의 열 잡음에 기인한 지터와 회로의 플리커 잡음에 기인한 지터에 의해 야기될 수 있다. 완화 발진기에서 열잡음에 기인한 지터를 감소시키기 위해 다양한 해결책들이 제안되었고, 열잡음에 기인한 지터는 완화 발진기의 기준 전압에 역비례하는 것으로 밝혀졌다. 그러나 그러한 제안된 회로는 플리커 잡음에 기인한 지터를 해결하지 않는다.
플리커 잡음에 기인한 지터는 공통적으로 회로의 트랜지스터의 크기를 증가시키면 감소된다. 그러나, 회로의 트랜지스터의 크기를 증가시키면 대량 생산 마이크로시스템에서 구현되지 못할 수 있다. 또한, 더 큰 트랜지스터에 기인한 추가적인 커패시턴스는 회로의 속도를 저하시키고 회로의 전하 주입을 증가시킬 수 있다. 완화 발진기의 플리커 잡음에 기인한 지터를 감소시킴으로써 유리한 점들이 구현될 수 있다.
발진기에서 플리커 잡음 상쇄를 위한 방법이 설명된다. 제1 전류 소스는 상기 발진기의 발진 기간 중 제1 기간 중에 상기 발진기의 제1 커패시터에 선택적으로 연결된다. 상기 제1 전류 소스는 상기 발진 기간의 제2 기간 중에 상기 발진기의 기준 노드에 선택적으로 연결된다.
상기 제1 전류 소스에 의해 생성된 전류는 상기 발진기의 플리커 잡음에 의해 영향을 받을 수 있다. 상기 발진기는 수정을 포함하지 않을 수 있다. 상기 발진기는 완화 발진기일 수 있다. 상기 제1 전류 소스는 스위치를 통해 상기 제1 커패시터 및 상기 기준 노드에 선택적으로 연결될 수 있다. 상기 기준 노드는 저항에 연결될 수 있다. 상기 제1 기간 및 상기 제2 기간의 합은 상기 발진 기간과 실질적으로 동일할 수 있다.
제2 전류 소스는 상기 발진 기간의 제3 기간 중에 상기 발진기의 제2 커패시터에 선택적으로 연결될 수 있다. 상기 제2 전류 소스는 상기 발진 기간의 제4 기간 중에 상기 기준 노드에 선택적으로 연결될 수 있다. 상기 제3 기간과 상기 제4 기간의 합은 상기 발진 기간과 실질적으로 동일할 수 있다.
제1 커패시터는 상기 발진기의 비교기의 제1 입력에 선택적으로 연결될 수 있다. 상기 제2 커패시터는 상기 비교기의 제2 입력에 선택적으로 연결될 수 있다. 상기 기준 노드는 상기 제1 입력 또는 제2 입력에 선택적으로 연결될 수 있다. 상기 제1 커패시터 및 상기 제2 커패시터 중 적어도 하나는 상기 비교기에 연결될 수 있다.
발진기가 설명된다. 상기 발진기는 제1 커패시터, 기준 노드 및 제1 기간 중에 제1 전류 소스를 상기 제1 커패시터에 선택적으로 연결하고, 제2 기간 중에 상기 제1 전류 소스를 상기 기준 노드에 선택적으로 연결하도록 구성된 콘트롤러를 포함한다.
상기 발진기는 수정을 포함하지 않을 수 있다. 상기 콘트롤러는 스위치를 포함할 수 있다. 상기 기준 노드는 저항에 연결될 수 있다. 상기 제1 기간 및 제2 기간의 합은 상기 발진기의 발진 기간과 실질적으로 동일할 수 있다. 상기 제1 전류 소스에 의해 생성된 전류는 상기 발진기에서의 플리커 잡음에 의해 영향을 받을 수 있다.
상기 발진기는 제2 커패시터 및 제2 콘트롤러를 포함할 수 있다. 상기 제2 콘트롤러는 제3 기간 중에 제2 전류 소스를 상기 제2 커패시터에 선택적으로 연결하고, 제4 기간 중에 상기 제2 전류 소스를 상기 기준 노드에 선택적으로 연결하도록 구성될 수 있다. 상기 제3 기간과 상기 제4 기간의 합은 상기 발진기의 발진 기간과 실질적으로 동일할 수 있다.
상기 발진기는 또한 제1 입력과 제2 입력을 포함하는 비교기를 포함할 수 있다. 상기 비교기는 상기 제1 커패시터를 상기 제1 입력에, 상기 기준 노드를 상기 제2 입력에 선택적으로 연결하기 위한 로직을 포함할 수 있다. 상기 비교기는 또한 상기 기준 노드를 상기 제1 입력에, 상기 제2 커패시터를 상기 제1 입력에 선택적으로 연결하기 위한 로직을 포함할 수 있다. 상기 비교기는 상기 제1 커패시터를 상기 제1 입력에, 상기 제2 커패시터를 상기 제2 입력에 선택적으로 연결하기 위한 로직을 더 포함할 수 있다.
발진기도 설명된다. 상기 발진기는 제1 커패시터, 제2 커패시터, 제1 전류 소스, 제2 전류 소스 및 제1 입력 및 제2 입력을 갖는 비교기를 포함한다. 상기 발진기는 또한 기준 노드, 및 제1 기간 중에 상기 제1 전류 소스를 상기 제1 커패시터에, 상기 제2 전류 소스를 상기 기준 노드에 선택적으로 연결하도록 구성된 콘트롤러를 포함한다.
상기 콘트롤러는 제2 기간 중에 상기 제1 전류 소스를 상기 기준 노드에, 상기 제2 전류 소스를 상기 제2 커패시터에 선택적으로 연결하도록 구성될 수 있다. 상기 제1 기간 및 제2 기간의 합은 상기 발진기의 발진 기간과 실질적으로 동일할 수 있다. 상기 콘트롤러는 제3 기간 중에 상기 제1 전류 소스를 상기 제1 커패시터에, 상기 제2 전류 소스를 상기 제2 커패시터에 선택적으로 연결하도록 구성될 수 있다. 상기 발진기는 기준 저항을 포함할 수 있다. 상기 기준 노드는 상기 기준 저항에 연결될 수 있다.
상기 콘트롤러는 제1 스위치, 제2 스위치, 제3 스위치, 제4 스위치, 제5 스위치 및 제6 스위치를 포함할 수 있다. 상기 콘트롤러는 상기 발진기의 플리커 잡음을 감소시키기 위해 상기 스위치들의 5개의 구성을 사용하여 다수의 상태들을 통해 상기 발진기를 순환시킬 수 있다. 상기 제1 스위치 및 상기 제2 스위치는 위상 생성기에 의해 생성된 제1 위상에 응답할 수 있다. 상기 제3 스위치는 상기 위상 생성기에 의해 생성된 제2 위상에 응답할 수 있다. 상기 제4 스위치는 상기 위상 생성기에 의해 생성된 제3 위상에 응답할 수 있다. 상기 제5 스위치는 및 상기 제6 스위치는 상기 위상 생성기에 의해 생성된 제4 위상에 응답할 수 있다.
상기 위상 생성기는 상기 비교기의 출력에 의해 제어될 수 있다. 상기 비교기의 출력의 상승 에지는 상기 제1 위상의 상승 에지를 트리거할 수 있고, 상기 제1 위상의 상승 에지 다음에는 상기 제2 위상의 상승 에지가 오고, 그 다음에는 상기 제3 위상의 상승 에지가 오고, 그 다음에는 상기 제4 위상의 상승 에지가 올 수 있다. 상기 비교기의 출력의 하강 에지는 상기 제4 위상의 하강 에지를 트리거하고, 상기 제4 위상의 하강 에지 다음에는 상기 제3 위상의 하강 에지가 오고, 그 다음에는 상기 제2 위상의 하강 에지가 오고, 그 다음에는 상기 제1 위상의 하강 에지가 온다.
상기 제1 스위치는 상기 제1 전류 소스를 상기 비교기의 제1 입력에 선택적으로 연결할 수 있다. 상기 제2 스위치는 상기 제1 커패시터를 제1 위치의 접지 및 제2 위치의 제1 전류 소스에 선택적으로 연결할 수 있다. 상기 제3 스위치는 상기 비교기의 제1 입력을 제1 위치의 기준 노드 및 제2 위치의 제1 커패시터에 선택적으로 연결할 수 있다. 상기 제4 스위치는 상기 비교기의 제2 입력을 제1 위치의 제2 전류 소스 및 제2 위치의 기준 노드에 선택적으로 연결할 수 있다. 상기 제5 스위치는 상기 제2 커패시터를 제1 위치의 제2 전류 소스 및 제2 위치의 접지에 선택적으로 연결할 수 있다. 상기 제6 스위치는 상기 기준 노드를 상기 제2 전류 소스에 선택적으로 연결할 수 있다.
상기 스위치들의 제1 구성은 닫힌 상태의 제1 스위치, 제1 위치의 제2 스위치, 제1 위치의 제3 스위치, 제1 위치의 제4 스위치, 제1 위치의 제5 스위치 및 열린 상태의 제6 스위치를 포함할 수 있다. 상기 스위치들의 제2 구성은 열린 상태의 제1 스위치, 제2 위치의 제2 스위치, 제1 위치의 제3 스위치, 제1 위치의 제4 스위치, 제1 위치의 제5 스위치 및 열린 상태의 제6 스위치를 포함할 수 있다. 상기 스위치들의 제3 구성은 열린 상태의 제1 스위치, 제2 위치의 제2 스위치, 제2 위치의 제3 스위치, 제1 위치의 제4 스위치, 제1 위치의 제5 스위치 및 열린 상태의 제6 스위치를 포함할 수 있다.
상기 스위치들의 제4 구성은 열린 상태의 제1 스위치, 제2 위치의 제2 스위치, 제2 위치의 제3 스위치, 제2 위치의 제4 스위치, 제1 위치의 제5 스위치 및 열린 상태의 제6 스위치를 포함할 수 있다. 상기 스위치들의 제5 구성은 열린 상태의 제1 스위치, 제2 위치의 제2 스위치, 제2 위치의 제3 스위치, 제2 위치의 제4 스위치, 제2 위치의 제5 스위치 및 닫힌 상태의 제6 스위치를 포함할 수 있다. 상기 발진기는 완화 발진기일 수 있다. 상기 발진기는 무선 통신 장치에서 사용될 수 있다.
발진기에서의 플리커 잡음 상쇄를 위한 방법이 설명된다. 비교기는 제1 구성, 제2 구성, 제3 구성, 제4 구성 또는 제5 구성 중 하나로 선택적으로 구성된다. 상기 비교기는 제1 입력 및 제2 입력을 가질 수 있다. 상기 발진기의 컴포넌트들은 콘트롤러를 사용하여 다수의 상태들을 통해 순환된다. 상기 발진기의 컴포넌트들은 제1 전류 소스, 제2 전류 소스, 제1 커패시터, 제2 커패시터 및 기준 노드를 포함한다. 상기 발진기의 컴포넌트들을 상기 다수의 상태를 통해 순환시키는 동작은 상기 발진기가 감소된 플리커 잡음으로 발진하도록 한다.
상기 콘트롤러는 제1 기간 중에 상기 제1 전류 소스를 상기 제1 커패시터에 선택적으로 연결하고, 제2 기간 중에 상기 제1 전류 소스를 상기 기준 노드에 선택적으로 연결하도록 구성될 수 있다. 상기 제1 기간 및 제2 기간의 합은 상기 발진기의 발진 기간과 실질적으로 동일할 수 있다. 상기 콘트롤러는 제3 기간 중에 상기 제2 전류 소스를 상기 제2 커패시터에 선택적으로 연결하고, 제4 기간 중에 상기 제2 전류 소스를 상기 기준 노드에 선택적으로 연결하도록 구성될 수 있다. 상기 제3 기간 및 상기 제4 기간의 합은 상기 발진기의 발진 기간과 실질적으로 동일할 수 있다.
상기 발진기는 또한 기준 저항을 포함할 수 있다. 상기 기준 노드는 상기 기준 저항에 연결될 수 있다. 상기 콘트롤러는 제1 스위치, 제2 스위치, 제3 스위치, 제4 스위치, 제5 스위치 및 제6 스위치를 포함할 수 있다. 상기 콘트롤러는 상기 발진기의 플리커 잡음을 감소시키기 위해 상기 스위치들의 5개의 구성을 사용하여 상기 발진기를 다수의 상태들을 통해 순환시킬 수 있다.
상기 발진기의 컴포넌트들을 다수의 상태들을 통해 순환시키는 단계는 상기 제1 전류 소스를 상기 기준 노드에, 상기 제2 전류 소스를 상기 제1 커패시터에 연결하는 단계, 및 상기 제1 커패시터에 걸린 전압을 상기 기준 노드에 걸린 전압과 상기 오프셋 전압의 합과 비교하는 단계를 포함할 수 있다. 상기 제1 커패시터에 걸린 전압이 상기 기준 노드에서의 전압과 상기 오프셋 전압의 합보다 크지 않은 경우에는 로우 클록 신호가 출력될 수 있다. 상기 제1 커패시터에 걸린 전압이 상기 기준 노드에서의 전압과 상기 오프셋 전압의 합보다 큰 경우에는 하이 클록 신호가 출력될 수 있다.
상기 발진기의 컴포넌트들을 다수의 상태들을 통해 순환시키는 단계는 또한 상기 제1 스위치를 여는 단계, 상기 제2 스위치를 제1 위치에서 제2 위치로 이동시키는 단계, 상기 제1 전류 소스를 상기 제2 커패시터에 연결하는 단계, 상기 제3 스위치를 제1 위치에서 제2 위치로 이동시키는 단계, 상기 제4 스위치를 제1 위치에서 제2 위치로 이동시키는 단계, 상기 제5 스위치를 제1 위치에서 제2 위치로 이동시키는 단계, 상기 제6 스위치를 닫는 단계 및 상기 기준 노드에서의 전압을 상기 제1 커패시터에 걸린 전압과 상기 오프셋 전압의 합과 비교하는 단계를 포함할 수 있다. 상기 기준 노드에서의 전압이 상기 제1 커패시터에 걸린 전압과 상기 오프셋 전압의 합보다 크지 않은 경우에는 하이 클록 신호가 출력될 수 있다. 상기 기준 노드에서의 전압이 상기 제1 커패시터에 걸린 전압과 상기 오프셋 전압의 합보다 큰 경우에는 로우 클록 신호가 출력될 수 있다.
상기 발진기의 컴포넌트들을 다수의 상태들을 통해 순환시키는 단계는 상기 제6 스위치를 여는 단계, 상기 제5 스위치를 제2 위치에서 제1 위치로 이동시키는 단계, 상기 제4 스위치를 제2 위치에서 제1 위치로 이동시키는 단계, 상기 제3 스위치를 제2 위치에서 제1 위치로 이동시키는 단계, 상기 제2 스위치를 제2 위치에서 제1 위치로 이동시키는 단계 및 상기 제1 스위치를 닫는 단계를 더 포함할 수 있다.
플리커 잡음 상쇄를 위한 장치가 설명된다. 상기 장치는 비교기를 제1 구성, 제2 구성, 제3 구성, 제4 구성 및 제5 구성 중 하나로 선택적으로 구성하는 수단을 포함한다. 상기 비교기는 제1 입력 및 제2 입력을 갖는다. 상기 장치는 또한 콘트롤러를 사용하여 상기 발진기의 컴포넌트들을 다수의 상태들을 통해 순환시키는 수단도 포함한다. 상기 발진기의 컴포넌트들은 제1 전류 소스, 제2 전류 소스, 제1 커패시터, 제2 커패시터 및 기준 노드를 포함한다. 상기 발진기의 컴포넌트들을 다수의 상태를 통해 순환시키는 동작은 상기 발진기가 감소된 플리커 잡음으로 발진하도록 한다.
도 1은 본 발명의 시스템 및 방법에서 사용되는 전자 장치를 나타내는 블록도이다.
도 2는 플리커 잡음 상쇄 기능을 갖는 완화 발진기를 포함하는 전자 장치를 동작시키는 방법의 흐름도이다.
도 3은 제1 커패시터(C1) 및 제2 커패시터(C2)를 갖는 완화 발진기에서의 플리커 잡음 영향을 나타내는 전압 및 타이밍도이다.
도 4는 플리커 잡음 상쇄 기능을 갖는 완화 발진기를 나타내는 회로도이다.
도 5는 제1 상태에 있는 플리커 잡음 상쇄 기능을 갖는 완화 발진기를 나타내는 회로도이다.
도 6은 제2 상태에 있는 플리커 잡음 상쇄 기능을 갖는 완화 발진기를 나타내는 회로도이다.
도 7은 제3 상태에 있는 플리커 잡음 상쇄 기능을 갖는 완화 발진기를 나타내는 회로도이다.
도 8은 제4 상태에 있는 플리커 잡음 상쇄 기능을 갖는 완화 발진기를 나타내는 회로도이다.
도 9는 제5 상태에 있는 플리커 잡음 상쇄 기능을 갖는 완화 발진기를 나타내는 회로도이다.
도 10은 제6 상태에 있는 플리커 잡음 상쇄 기능을 갖는 완화 발진기를 나타내는 회로도이다.
도 11은 제7 상태에 있는 플리커 잡음 상쇄 기능을 갖는 완화 발진기를 나타내는 회로도이다.
도 12는 제8 상태에 있는 플리커 잡음 상쇄 기능을 갖는 완화 발진기를 나타내는 회로도이다.
도 13은 제9 상태에 있는 플리커 잡음 상쇄 기능을 갖는 완화 발진기를 나타내는 회로도이다.
도 14는 제10 상태에 있는 플리커 잡음 상쇄 기능을 갖는 완화 발진기를 나타내는 회로도이다.
도 15는 완화 발진기에서의 플리커 잡음 상쇄를 위한 방법의 흐름도이다.
도 16은 완화 발진기에서의 플리커 잡음 상쇄를 위한 다른 방법의 흐름도이다.
도 17은 본 발명의 시스템 및 방법에서 사용할 위상 생성기를 나타내는 회로도이다.
도 18은 완화 발진기에서의 플리커 잡음 상쇄를 나타내는 전압 및 타이밍도이다.
도 19는 완화 발진기에서의 플리커 잡음 상쇄를 위한 또 다른 방법에 대한 흐름도이다.
도 20은 본 발명의 시스템 및 방법에서 사용되는 완화 발진기의 전자 장치 제조 프로세스를 위한 방법의 흐름도이다.
도 21은 전자 장치 내 포함될 수 있는 특정한 컴포넌트들을 나타낸다.
도 1은 본 발명의 시스템 및 방법에 사용되는 전자 장치(101)를 나타내는 블록도이다. 전자 장치(101)는 무선 통신 장치일 수 있다. 무선 통신 장치는 이동국, 가입자 스테이션, 액세스 단말, 원격 기지국, 사용자 단말, 단말, 가입자 유닛, 사용자 장비(UE) 등으로 참조될 수 있다.
무선 통신 장치는 업링크 및 다운링크 상에서의 전송을 통해 하나 이상의 기지국들과 통신할 수 있다. 업링크(또는 역방향 링크)는 무선 통신 장치에서 기지국으로의 통신 링크를 가리키고, 다운링크(또는 순방향 링크)는 기지국에서 무선 통신 장치로의 통신 링크를 가리킨다. 무선 통신 시스템은 동시에 다수의 무선 통신 장치를 위한 통신을 지원할 수 있다.
무선 통신 시스템은 가용한 시스템 소스(예컨대, 대역폭 및 전송 전력)를 공유함으로써 다수의 사용자들과의 통신을 지원할 수 있는 다중 접속 시스템일 수 있다. 그러한 다중 접속 시스템의 예는 CDMA 시스템, TDMA 시스템, FDMA 시스템, OFDMA 시스템 및 SDMA 시스템을 포함한다.
일 구성에서, 전자 장치(101)는 블루투스를 사용할 수 있다. 예를 들어, 전자 장치(101)는 블루투스 헤드셋일 수 있다. 블루투스는 고정 및 이동 장치들로부터 단거리에서 데이터를 교환하기 위한 무선 프로토콜이다.
전자 장치(101)는 메모리(109), 수정 발진기(106) 및 완화 발진기(110)에 연결된 프로세서, 예컨대 디지털 신호 프로세서(DSP)(108)를 포함할 수 있다. 완화 발진기(110)는 수정이 없는 발진기일 수 있다. 완화 발진기(110)는 수정(또는 임의의 다른 공진기)을 갖지 않기 때문에, 완화 발진기(110)의 주파수는 프로세스 파라미터 및 환경 변수(예컨대, 온도 및 공급 전압)에 따라 변화할 수 있다. 또한, 완화 발진기의 발진 주파수는 공진기를 사용하는 발진기와 동일한 전류 소비에 대해 크기 측면에서 더 큰 지터를 나타낼 수 있다. 완화 발진기(110)는 플리커 잡음 상쇄를 포함할 수 있다. 완화 발진기(110)는 이하에서 도 4와 관련하여 추가적으로 상세히 논의된다. 완화 발진기(110)는 하나 이상의 스위치(111), 하나 이상의 전류 소스(112), 하나 이상의 커패시터(114), 하나 이상의 기준 저항(113) 및 비교기(154)를 포함할 수 있다. 일 구성에서, 완화 발진기(110)는 6개의 스위치(111), 2개의 전류 소스(112), 2개의 커패시터(114), 하나의 기준 저항(113) 및 비교기(154)를 포함할 수 있다.
수정 발진기(106)는 제1 클록 신호를 생성할 수 있고, 완화 발진기(110)는 제2 클록 신호(115)를 생성할 수 있다. 수정 발진기(106) 및 완화 발진기(110)는 각각 교정 회로(107)에 연결될 수 있다. 교정 회로(107)는 수정 발진기(106)에 의해 생성된 제1 클록 신호로 완화 발진기(110)를 교정할 수 있다.
전자 장치(101)는 또한 위상 생성기(116)를 포함할 수 있다. 위상 생성기(116)는 완화 발진기(110)로부터 제2 클록 신호(115)를 수신할 수 있다. 그리고 나서, 위상 생성기(116)는 하나 이상의 위상(117)을 생성할 수 있다. 위상(117)은 완화 발진기(110)의 스위치(111)에 인가될 수 있다. 위상(117)에 따라, 스위치(111)는 제1 위치 또는 제2 위치에 있을 수 있다.
전자 장치(101)는 디지털 신호 프로세서(108) 및 디스플레이(102)에 연결된 디스플레이 콘트롤러(105)를 포함할 수 있다. 코더/디코더(CODEC)(119)도 디지털 신호 프로세서(108)에 연결될 수 있다. 스피커(120) 및 마이크로폰(118)이 코덱(119)에 연결될 수 있다.
전자 장치(101)는 또한 무선 콘트롤러(122)도 포함할 수 있다. 무선 콘트롤러(122)(예컨대, 블루투스 콘트롤러)는 디지털 신호 프로세서(108) 및 무선 안테나(123)에 연결될 수 있다. 일 구성에서, DSP(108), 디스플레이 콘트롤러(105), 메모리(109), 코덱(119), 무선 콘트롤러(122), 발진기(106,110) 및 교정 회로(107)는 시스템 패키지(system in package) 또는 시스템 온 칩(104) (system on chip)에 포함될 수 있다. 입력 장치(103) 및 파워 서플라이(121)는 온칩 시스템(104)에 연결될 수 있다. 디스플레이(102), 입력 장치(103), 스피커(120), 마이크로폰(118), 무선 안테나(123) 및 파워 서플라이(121)는 온칩 시스템(104)의 외부에 존재할 수 있다. 그러나, 이들 각각은 인터페이스 또는 콘트롤러와 같은 온칩 시스템(104)의 컴포넌트에 연결될 수 있다.
도 2는 플리커 잡음 상쇄 기능을 갖는 완화 발진기(110)를 포함하는 전자 장치(101)를 동작시키는 방법(200)의 흐름도이다. 방법(200)은 전자 장치(101)에 의해 수행될 수 있다. 전자 장치(101)는 수정 발진기(106) 및 완화 발진기(110)를 포함할 수 있다. 완화 발진기(110)는 수정이 없는 발진기일 수 있다. 완화 발진기(110)는 플리커 잡음 상쇄를 포함할 수 있다. 전자 장치(101)는 수정 발진기(106)에 의해 생성된 제1 클록 신호를 사용하는 제1 모드에서 동작할 수 있다(202). 일 구성에서, 제1 모드는 파워온 또는 풀(full) 파워 모드일 수 있다.
그리고 나서, 전자 장치(101)는 수정 발진기(106)를 사용하여 완화 발진기(110)를 교정한다(204). 완화 발진기(110)는 수정 발진기(106)를 사용하여 교정 회로(107)에 의해 교정될 수 있다. 완화 발진기(110)는 제1 기간 동안 제1 전류 소스(I1)를 제1 커패시터(C1)에 선택적으로 연결시키고, 제2 기간 동안 제1 전류 소스(I1)를 기준 노드에 선택적으로 연결시키도록 구성될 수 있다. 전자 장치(101)는 제1 모드에서 제2 모드로 스위칭할 수 있다(206). 일 구성에서, 제2 모드는 저전력 소비 모드일 수 있다. 예를 들어, 제2 모드는 "슬립" 모드일 수 있다. 그리고 나서, 전자 장치(101)는 플리커 잡음 상쇄 기능을 갖는 완화 발진기(110)에 의해 생성된 제2 클록 신호(115)를 사용하여 제2 모드에서 동작할 수 있다(208). 제2 모드에 있는 동안, 전자 장치(101)의 하나 이상의 컴포넌트들은 제2 클록 신호(115)를 사용할 수 있다.
전자 장치(101)는 제2 모드에서 제1 모드로 스위칭될 수 있다(210). 그리고 나서, 예를 들어, 전자 장치(101)는 "슬립" 모드에서 "어웨이크" 모드로 스위칭될 수 있다(210). 그리고 나서, 전자 장치(101)는 수정 발진기(106)에 의해 생성된 제1 클록 신호를 사용하여 제1 모드에서 동작할 수 있다(202). 도 2의 방법은 전자 장치(101)가 정상 동작 중에는 수정 발진기(106)를 사용하고, 저전력 소비 모드에서는 수정없는 완화 발진기(110)를 사용하여 동작하도록 할 수 있다. 전자 장치(101)에서 수정 없는 완화 발진기(110)의 사용을 인에이블함으로써 전자 장치(101)의 크기 및 전자 장치(101)의 제조 비용을 감소시킬 수 있다.
도 3은 제1 커패시터(C1) 및 제2 커패시터(C2)를 갖는 완화 발진기(110)에서의 플리커 잡음 효과를 설명하는 전압 및 타이밍도(300)이다. 점선 Vref(324) 및 VC1(326) 및 VC2(328)은 플리커 잡음에 의해 영향을 받지 않는 완화 발진기(110)에 대한 타이밍 및 전압을 나타낸다. 이상적인 조건 하에서, 완화 발진기(110)의 제1 커패시터(C1)를 충전하는 시간(TC1)(329)(전압 곡선(VC1)(326)에 의해 도시됨) 및 제2 커패시터(C2)를 충전하는 시간(TC2)(330)(전압 곡선(VC2)(328))에 의해 도시됨)은 일정할 수 있다. 즉, TC1(329) 및 TC2(330)는 발진 기간 중에 변화하지 않고, 전압 곡선 VC1(326) 및 VC2(328)는 발진 기간 동안 일정한 경사도를 갖는다.
완화 발진기(110)는 플리커 잡음에 의해 영향을 받을 수 있다. 완화 발진기(110)에서의 플리커 잡음은 완화 발진기(110)의 커패시터들에 인가되는 전류에 변화를 야기할 수 있다. 완화 발진기(110)가 플리커 잡음에 의해 영향을 받을 때, 완화 발진기(110)의 커패시터는 이상적인 조건에서보다 더 빨리 또는 더 느리게 충전될 수 있다. 예를 들어, 플리커 잡음이 제1 커패시터(C1)를 충전하는 전류의 증가를 야기하면, 제1 커패시터(C1)는 TC1(329) 보다 더 짧은 시간(Tcurrentincrease)(331) 동안에 최대 전압(전압 곡선 Vcurrentincrease(325)로 도시됨) 까지 충전될 수 있다. 유사하게, 플리커 잡음이 제1 커패시터 C1를 충전하는 전류에서 감소를 야기할 때, 제1 커패시터 C1은 TC1(329) 보다 더 긴 시간 Tcurrentdecrease(332)에 최대 전압(전압 곡선 Vcurrentdecrease(327)로 도시됨)까지 충전될 수 있다.
완화 발진기(110)에서의 플리커 잡음은 다수의 발진 기간 동안의 변화에 대해 수개의 발진 주기 동안에 실질적으로 일정한 느리게 변화하는 오프셋으로 근사화될 수 있다. 완화 발진기(110)의 값 C인 2개의 커패시터에 전류를 공급하는 제1 전류 소스(I1) 및 제2 전류 소스(I2)에 의해 생성되는 전류 잡음의 합은 Inc로 참조될 수 있다. 완화 발진기(110)의 기준 노드에 주입된 전류 잡음은 Inref로 참조될 수 있다. 완화 발진기(110)의 주파수에 대한 현재 잡음의 영향은 식(1)을 사용하여 모델링될 수 있다.
Figure pct00001
(1)
식(1)에서 f0(no noise)는 잡음이 없을 때 완화 발진기(110)의 주파수이고, ICref는 기준 노드에서의 전류이고, Vref는 기준 노드에서의 전압이고, Rref는 기준 노드에서의 저항이다. 잡음이 존재할 때, 완화 발진기(110)의 주파수는 식(2)를 사용하여 모델링될 수 있다.
Figure pct00002
(2)
완화 발진기(110)에서의 플리커 잡음은 일반적으로 2개의 소스, 즉 완화 발진기(110)의 전류 소스(112)에 기인한 플리커 잡음 및 완화 발진기(110)의 비교기(154)에 기인한 플리커 잡음에 기인할 수 있다.
완화 발진기(110)의 주기 타이밍 상의 전류 소스(112)에 기인한 플리커 잡음의 영향을 상쇄하기 위해, 완화 발진기(110)의 제1 전류 소스(I1) 및 제2 전류 소스(I2)는 각각 기준 저항 Rref(113)의 피딩(feeding)을 교대로 바꿀 수 있다. 기준 저항 Rref(113)을 피딩하지 않을 때는, 제1 전류 소스(I1) 는 제1 커패시터(C1)를 피딩하고, 제2 전류 소스(I2)는 제2 커패시터(C2)를 피딩할 수 있다.
제1 절반 기간 동안, 제2 전류 소스(I2)가 Ref를 피딩하는 동안, 제1 전류 소스(I1)는 C1을 피딩할 수 있다. 제2 절반 기간 동안, 제2 전류 소스(I2) 가 C2를 피딩하는 동안, 제 1 전류 소스(I1) 는 Rref 를 피딩할 수 있다.전류 잡음은 한 주기 동안 일정한 것으로 근사화될 수 있기 때문에, 제1 절반 주기 동안 제1 커패시터의 충전 시간 동안 제1 전류 소스(I1)의 플리커 잡음에 의해 유도된 에러는 Vref상에 생성된 에러에 의해 제2 절반 기간 동안 보상될 수 있다. 정량적으로, 제1 절반 기간(T1)은 식(3)을 사용하여 표현될 수 있다.
Figure pct00003
(3)
정량적으로, 제2 절반 기간(T2)은 식(4)를 사용하여 표현될 수 있다.
Figure pct00004
(4)
제1 절반 기간(T1) 및 제2 절반 기간(T2)은 합산되어
Figure pct00005
및
Figure pct00006
로 제1차 테일러 급수 전개에 의해 근사화되어 식(5)가 될 수 있다.
Figure pct00007
(5)
따라서, 완화 발진기(110)의 모든 전류 소스(즉, I1, I2 및 Iref)의 플리커 잡음 기여는 1차까지 상쇄될 수 있다. 이 방법은 전류 소스 플리커 잡음 상쇄(IFC)로 지칭될 수 있다.
완화 발진기(110)의 비교기(154)에 기인한 플리커 잡음은 수개의 기간 동안 변화가 거의 없이 비교기(154)의 입력에서 서서히 변화되는 오프셋 전압에 의해 근사화될 수 있다. 비교기(154)로부터의 잡음의 영향을 상쇄하기 위해, 비교기 오프셋 전압은 발진 기간의 제1 절반 기간(T1) 동안 커패시터 전압(C1 또는 C2)에 그리고 발진 주기의 제2 전압 기간(T2) 동안 기준 전압(Rref로부터)에 인가될 수 있다. 따라서, 비교기(154)의 플리커 잡음 기여 또한 제1차까지 상쇄될 수 있다. 이 방법은 비교기 플리커 잡음 상쇄(CFC)로 불릴 수 있다.
완화 발진기(110)의 IFC 및 CFC를 구현하기 위해, 하나의 비교기(154) 및 2개의 전류 소스(112)는 도 4에 도시된 구성에 사용될 수 있다. 그러나, IFC 및 CFC는 다른 회로, 예컨대 하나의 커패시터 및 2개의 기준 전압을 사용하여 구현될 수 있다. 또한, 플리커 잡음 상쇄를 갖는 완화 발진기(110)에 대한 10개의 서로 다른 상태가 도 5-14에 도시되어 있고, 교대로 발진기의 전류 소스(112) 출력을 먼저 스위칭하고 그리고 나서 비교기(154) 입력을 스위칭하는 것으로 도시되어 있으나, 비교기(154) 입력이 먼저 스위칭되고, 그리고 나서 완화 발진기(110)의 전류 소스(112) 출력이 스위칭될 수 있다.
도 4는 플리커 잡음 상쇄 기능을 갖는 완화 발진기(410)를 나타내는 회로도이다. 도 4의 완화 발진기(410)는 도 1의 완화 발진기(110)의 일 구성일 수 있다. 완화 발진기(410) 회로는 제1 전류 소스 I1(434), 제2 전류 소스 I2(435), 제1 커패시터 C1(448), 제2 커패시터 C2(449), 기준 저항 Ref(441), 기준 노드(450a), 비교기(454)를 포함할 수 있다. C1(448)에 걸린 전압은 VC1(458)에 의해 표기될 수 있다. C2(449)에 걸린 전압은 VC2(456)에 의해 표기될 수 있다.
비교기(454)는 제1 입력(453)(전압 Vm에 의해 표기) 및 제2 입력(452)(전압 Vp에 의해 표기)을 수신할 수 있다. 비교기(454)는 또한 출력 신호 Vcomp(455)도 생성할 수 있다. 출력 신호 Vcomp(455)는 논리 하이 값 또는 논리 로우 값일 수 있다. 출력 신호 Vcomp(455)는 완화 발진기(410)에 의해 출력된 클록 신호(115)일 수 있다. 커패시터 C1(448) 및 C2(449), 및 기준 저항 Rref(441)은 각각 음의 전압 서플라이 Vss(442)에 연결될 수 있다. 음의 전압 서플라이 Vss(442)는 접지일 수 있다. 제1 전류 소스 I1(434) 및 제2 전류 소스 I2(435)는 각각 양의 전압 서플라이 Vdd(433)로부터 멀어지는 일 방향으로 이동할 수 있다.
도 3을 참조하여 전술한 바와 같이, 완화 발진기(410)는 플리커 잡음에 의해 영향을 받을 수 있다. 따라서, 완화 발진기(410)의 플리커 잡음에 기인한 변화는 비교기(454)의 제1 입력(453)에 인가된 전압 오프셋 Voff(451)에 의해 표시될 수 있다. 플리커 잡음 상쇄(IFC 및 CFC)를 구현하기 위해, 완화 발진기(410) 회로는 본 명세서에 설명된 10개의 상태 간에 순환될 수 있다. 상태 변화는 완화 발진기(410) 내의 스위치들에 의해 수행될 수 있고, 상기 스위치들은 위상 생성기(116)에 의해 생성된 위상(117)에 응답하여 상태를 변경한다. 위상 생성기(116)는 도 17를 참조하여 이하에서 추가적으로 설명된다.
기준 노드(450a)는 기준 저항 Rref(441)에 연결될 수 있다. 도 4에 기준 노드(450a)가 기준 저항 Rref(441)에 연결된 것으로 도시되어 있으나, 대신 기준 노드(450a)는 저항 이외의 회로 엘리먼트에 연결될 수도 있다. 예를 들어, 기준 노드(450a)는 전류 소스 또는 커패시터에 연결될 수 있다. 기준 노드는 전압 Vref(450b)를 가질 수 있다.
완화 발진기(410)는 6개의 스위치를 가질 수 있다. 스위치들은 콘트롤러로 참조될 수 있다. 따라서, 콘트롤러는 완화 발진기(110)를 제어할 수 있다. 제1 스위치(436)는 제1 전류 소스 I1(434)를 비교기(454)의 제1 입력(453)에 선택적으로 연결할 수 있다. 제1 스위치(436)는 제1 위상(phi1)에 응답할 수 있다. 제1 위상(phi1)이 상승 에지를 가질 때, 상기 스위치(436)는 닫힌 위치에서 열린 위치로 이동할 수 있고, 제1 위상(phi1)이 하강 에지를 가질 때, 제1 스위치(436)는 열린 위치에서 닫힌 위치로 이동할 수 있다. 제2 스위치(437)는 제1 커패시터 C1(448)를 제1 전류 소스 I1(434) 또는 접지(442)에 선택적으로 연결할 수 있다. 제2 스위치(437)는 제1 위상(phi1)에 응답할 수 있다. 따라서, 제1 위상(phi1)이 상승 에지를 가질 때, 제2 스위치(437)는 제1 커패시터 C1(448)를 제1 전류 소스 I1(434) 연결시킨 상태에서 제1 커패시터 C1(448)를 접지(442)와 연결시키는 상태로 이동할 수 있다. 즉, 제1 위상이 상승 에지를 가질 때, 제2 스위치(437)는 제1 위치(438a)에서 제2 위치(438b)로 이동할 수 있다. 제1 위상이 하강 에지를 가질 때, 제2 스위치(437)는 제1 커패시터 C1(448)를 접지(442)와 연결시킨 상태에서 제1 커패시터 C1(448)를 제1 전류 소스 I1(434)와 연결시킨 상태로 이동할 수 있다.
제3 스위치(439)는 비교기(454)의 제1 입력(453)을 기준 노드(450a) 또는 제1 커패시터 C1(448)와 선택적으로 연결할 수 있다. 제3 스위치(439)는 제2 위상 phi2에 응답할 수 있다. 제2 위상(phi2)이 상승 에지를 가질 때, 제3 스위치(439)는 비교기(454)의 제1 입력(453)을 기준 노드(450a)와 연결시킨 상태에서, 비교기(454)의 제1 입력(453)을 제1 커패시터 C1(448)와 연결시킨 상태로 이동할 수 있다. 즉, 제2 위상이 상승 에지를 가질 때, 제3 스위치(439)는 제1 위치(440a)에서 제2 위치(440b)로 이동할 수 있다. 제2 위상이 하강 에지를 가질 때, 제3 스위치(439)는 비교기(454)의 제1 입력 Vm(453)을 제1 커패시터 C1(448)에 연결시킨 상태에서 비교기(454)의 제1 입력(453)을 기준 노드(450a)와 연결시킨 상태로 이동할 수 있다.
제4 스위치(443)는 비교기(454)의 제2 입력(452)을 제2 전류 소스 I2(435) 또는 기준 노드(450a)와 선택적으로 연결할 수 있다. 제4 스위치(443)는 제3 위상(phi3)에 응답할 수 있다. 제3 위상(phi3)이 상승 에지를 가질 때, 제4 스위치(443)는 비교기(454)의 제2 입력이 제2 전류 소스 I2(435)와 연결된 상태에서 비교기(454)의 제2 입력(452)이 기준 노드(450a)와 연결된 상태로 이동할 수 있다. 즉, 제3 위상이 상승 에지를 가질 때, 제4 스위치(443)는 제1 위치(444a)에서 제2 위치(444b)로 이동할 수 있다. 제3 위상이 하강 에지를 가질 때, 제4 스위치(443)는 비교기(454)의 제2 입력(452)을 기준 노드(450a)와 연결시킨 상태에서 비교기(454)의 제2 입력(452)을 제2 전류 소스 I2(435)와 연결시킨 상태로 이동할 수 있다.
제5 스위치(445)는 제2 커패시터 C2(449)를 제2 전류 소스 I2(435) 또는 접지(442)와 선택적으로 연결시킬 수 있다. 제5 스위치(445)는 제4 위상(phi4)에 응답할 수 있다. 제4 위상(phi4)이 상승 에지를 가질 때, 제5 스위치(445)는 제2 커패시터 C2(449)를 제2 전류 소스 I2(435)에 연결시킨 상태에서 제2 커패시터 C2(449)를 접지(442)와 연결시킨 상태로 이동할 수 있다. 즉, 제4 위상이 상승 에지를 갖는 경우에, 제5 스위치(445)는 제1 위치(446a)에서 제2 위치(446b)로 이동할 수 있다. 제4 위상이 하강 에지를 가질 때, 제5 스위치(445)는 제2 커패시터 C2(449)를 접지(442)와 연결시킨 상태에서 제2 커패시터 C2(449)를 제2 전류 소스 I2(435)와 연결시킨 상태로 이동할 수 있다.
제6 스위치(447)는 기준 노드(450a)를 제2 전류 소스 I2(435)와 선택적으로 연결할 수 있다. 제6 스위치(447)는 제4 위상(phi4)에 응답할 수 있다. 제4 위상(phi4)이 상승 에지를 가질 때, 제6 스위치(447)는 열린 위치에서 기준 노드(450a)를 제2 전류 소스 I2(435)와 연결시키는 닫힌 위치로 이동할 수 있다. 제4 위상이 하강 에지를 가질 때, 제6 스위치(447)는 닫힌 위치에서 열린 위치로 이동할 수 있다.
완화 발진기는 한 발진 기간 동안 도 5-14에 도시된 10개의 상태들을 통해 순환할 수 있다. 비교기(454)의 결과적인 출력 Vcomp(455)는 클록 신호(115)로서 사용될 수 있다.
도 5는 제1 상태에 있는 플리커 잡음 상쇄 기능을 갖는 완화 발진기(510)를 나타내는 회로도이다. 도 5의 플리커 잡음 상쇄 기능을 갖는 완화 발진기(510)는 도 4의 완화 발진기(410)의 일 구성일 수 있다. 간명함을 위해, 스위치는 도 5-14에 도시되어 있지 않다. 그러나, 도 5는 제1 스위치(436)는 닫히고, 제2 스위치(437)는 제1 위치(438a)에 있고, 제3 스위치(439)는 제1 위치(440a)에 있고, 제4 스위치(443)는 제1 위치(444a)에 있고, 제5 스위치(445)는 제1위치(446a)에 있고, 제6 스위치(447)는 열려 있는 상태의 도 4의 완화 발진기(410)를 나타낸다. 플리커 잡음 상쇄 기능을 갖는 완화 발진기(510)가 제1 상태에 있을 때 6개의 스위치들의 위치는 스위치의 제1 구성으로 참조될 수 있다.
따라서, 제1 커패시터 C1(548)는 접지(542)에 연결될 수 있다. 제1 커패시터 C1(548)에 걸린 전압은 전압 곡선 VC1(558)을 가질 수 있다. 제1 전류 소스 I1(534)는 비교기(554)의 제1 입력(553)에 연결되고 비교기(554)의 제1 입력(553)은 기준 노드(550a)에 연결될 수 있다. 따라서, 제1 전류 소스 I1(534)는 기준 저항(541)에 걸린 전압 Vref(550b)를 생성할 수 있다. 더욱, 비교기(554)의 제2 입력(552)은 제2 전류 소스 I2(535)에 연결될 수 있고, 제2 커패시터 C2(549)는 제2 전류 소스 I2(535)에 연결될 수 있다. 따라서, 제2 전류 소스 I2(535)는 전압 곡선 VC2(556)로 제2 커패시터 C2(549)를 충전할 수 있다.
비교기(554)의 제1 입력(553)에서의 전압 Vm은 오프셋 전압 Voff(551)과 전압 Vref(550b)의 합과 같을 수 있다. 비교기(554)의 제2 입력(552)에서의 전압 Vp는 전압 VC2(556)와 동일할 수 있다. 비교기(554)는 Vm 및 Vp를 비교할 수 있다. 그리고 나서, 비교기(554)는 Vcomp(Vp-Vm)(560) 를 출력할 수 있다. Vp≥Vm일 때, 비교기(554)는 Vcomp(560)에 대해 하이 논리값을 출력할 수 있다. Vp＜Vm일 때, 비교기(554)는 Vcomp(560)에 대해 로우 논리값을 출력할 수 있다. 제1 상태에서, Vp>Vm 이고, 비교기(554)는 Vcomp(560)에 대해 하이 논리값(557)을 출력하고 있다.
도 6은 제2 상태에 있는 플리커 잡음 상쇄 기능을 갖는 완화 발진기(610)를 나타내는 회로도이다. 도 6의 플리커 잡음 상쇄 기능을 갖는 완화 발진기(610)는 도 4의 완화 발진기(410)의 일 구성일 수 있다. 완화 발진기(610)의 제2 상태는 제1 위상(phi1)의 상승 에지에 의해 트리거될 수 있다. 즉, 완화 발진기(610)는 제1 위상(phi1)이 상승 에지를 가질 때 제1 상태에서 제2 상태로 스위칭될 수 있다.
완화 발진기(610)가 제2 상태에 있을 때, 스위치들은 제2 구성으로 정렬될 수 있고, 이 때 제1 스위치(436)는 열려 있고, 제2 스위치(437)는 제2 위치(438b)에 있고, 제3 스위치(439)는 제1 위치(440a)에 있고, 제4 스위치(443)는 제1 위치(444a)에 있고, 제5 스위치(445)는 제1 위치(446a)에 있고, 제6 스위치(447)는 열려 있다. 제1 전류 소스 I1(634)는 접지(Vss)(642)에 대해 제1 커패시터 C1(648)에 걸린 전압 곡선 VC1(658)으로 제1 커패시터 C1(648)를 충전할 수 있다. 기준 노드(650a)가 더이상 제1 전류 소스 I1(634)에 연결되어 있지 않으므로, 기준 저항(641)에 걸린 기준 노드 전압 Vref(650b)는 서서히 방전될 수 있다. 제2 전류 소스 I2(635)는 제2 커패시터 C2(649)를 계속 충전할 수 있다. 비교기(654)의 제2 입력(652)에서의 전압 Vp은 제2 커패시터 C2(649)에 걸린 전압 VC2(656)과 동일할 수 있다. 비교기(654)의 제1 입력(653)에서의 전압 Vm은 기준 노드 Vref(650b)에서의 전압과 전압 오프셋 Voff(651)의 합과 동일할 수 있다. Vp>Vm 이기 때문에, 비교기(654)는 완화 발진기(610)가 제2 상태에 있을 때 논리 하이값을 계속 출력할 수 있다(660).
도 7은 제3 상태에 있는 플리커 잡음 상쇄 기능을 갖는 완화 발진기(710)를 나타내는 회로도이다. 도 7의 플리커 잡음 상쇄 기능을 갖는 완화 발진기(710)는 도 4의 완화 발진기(410)의 일 구성일 수 있다. 완화 발진기(710)의 제3 상태는 제2 위상(phi2)의 상승 에지에 의해 트리거될 수 있다. 즉, 완화 발진기(710)는 제2 위상(phi2)이 상승 에지를 가질 때 제2 상태에서 제3 상태로 스위칭될 수 있다.
완화 발진기(710)가 제3 상태에 있을 때, 스위치들은 제3 구성에 따라 정렬될 수 있고, 이 때 제1 스위치(436)는 열려 있고, 제2 스위치(437)는 제2 위치(438b)에 있고, 제3 스위치(439)는 제2 위치(440b)에 있고, 제4 스위치(443)는 제1 위치(444a)에 있고, 제5 스위치(445)는 제1 위치(446a)에 있고, 제6 스위치(447)는 열려 있다. 제1 전류 소스 I1(734)는 전압 곡선 VC1(758)로 제1 커패시터 C1(748)을 충전할 수 있다. 제2 전류 소스 I2(735)는 전압 곡선 VC2(756)으로 제2 커패시터 C2(749)를 충전할 수 있다. 기준 노드(750a) 및 접지(Vss)(742) 간의 기준 저항(741)에 걸린 기준 노드 전압 Vref(750b)는 계속 서서히 방전될 수 있다. 비교기(754)의 제1 입력(753)에서의 전압 Vm은 제1 커패시터 C1(748)에 걸린 전압 VC1(758)과 오프셋 전압 Voff(751)의 합과 동일할 수 있다. 비교기(754)의 제2 입력(752)에서의 전압 Vp은 제2 커패시터 C2(749)에 걸린 전압 VC2(756)와 동일할 수 있다. Vp>Vm 이기 때문에, 비교기(754)는 완화 발진기(710)가 제3 상태에 있을 때 계속 논리 하이 값을 출력할 수 있다(760).
도 8은 제4 상태에 있을 때 플리커 잡음 상쇄 기능을 갖는 완화 발진기(810)를 나타내는 회로도이다. 도 8의 플리커 잡음 상쇄 기능을 갖는 완화 발진기(810)는 도 4의 완화 발진기(410)의 일 구성일 수 있다. 완화 발진기(810)의 제4 상태는 제3 위상(phi3)의 상승 에지에 의해 트리거될 수 있다. 즉, 완화 발진기(810)는 제3 위상(phi3)이 상승 에지를 가질 때 제3 상태에서 제4 상태로 스위칭될 수 있다.
완화 발진기(810)가 제4 상태에 있을 때, 스위치들은 제4 구성에 따라 정렬될 수 있고, 이 때 제1 스위치(436)는 열려 있고, 제2 스위치(437)는 제2 위치(438b)에 있고, 제3 스위치(439)는 제2 위치(440b)에 있고, 제4 스위치(443)는 제2 위치(444b)에 있고, 제5 스위치(445)는 제1 위치(446a)에 있고, 제6 스위치(447)는 열려 있다. 제1 전류 소스 I1(834)는 전압 곡선 VC1(858)으로 제1 커패시터 C1(848)을 충전할 수 있다. 제2 전류 소스 I2(835)는 전압 곡선 VC2(856)로 제2 커패시터 C2(849)를 충전할 수 있다. 비교기(854)의 제1 입력(853)에서의 전압 Vm은 제1 커패시터 C1(848)에 걸린 전압 VC1(858)과 오프셋 전압 Voff(851)의 합과 동일할 수 있다. 기준 노드(850a)는 비교기(854)의 제2 입력(852)에 연결될 수 있다. 따라서, 비교기(854)의 제2 입력(852)에서의 전압 Vp는 접지(Vss)(842)에 대해, 기준 저항(841)에 걸린 전압 Vref(850b)과 동일할 수 있다. 기준 노드 전압 Vref(850b)는 계속 서서히 방전될 수 있다. Vp>Vm 이기 때문에, 비교기(854)는 완화 발진기(810)가 제4 상태에 있을 때 계속 논리 하이 값을 출력할 수 있다(860).
도 9는 제5 상태에 있는 플리커 잡음 상쇄 기능을 갖는 완화 발진기(910)를 나타내는 회로도이다. 도 9의 플리커 잡음 상쇄 기능을 갖는 완화 발진기(910)는 도 4의 완화 발진기(410)의 일 구성일 수 있다. 완화 발진기(910)의 제5 상태는 제4 위상(phi4)의 상승 에지에 의해 트리거될 수 있다. 즉, 완화 발진기(910)는 제4 위상(phi4)이 상승 에지를 가질 때 제4 상태에서 제5 상태로 스위칭될 수 있다.
완화 발진기(910)가 제4 상태에 있을 때, 스위치들은 제5 구성에 따라 정렬될 수 있고, 이 때 제1 스위치(436)는 열려 있고, 제2 스위치(437)는 제2 위치(438b)에 있고, 제3 스위치(439)는 제2 위치(440b)에 있고, 제4 스위치(443)는 제2 위치(444b)에 있고, 제5 스위치(445)는 제2 위치(446b)에 있고, 제6 스위치(447)는 닫혀 있다. 제1 전류 소스 I1(934)는 전압 곡선 VC1(958)로 제1 커패시터 C1(948)를 충전할 수 있다. 비교기(954)의 제1 입력(953)에서의 전압 Vm은 제1 커패시터 C1(948)에 걸린 전압 VC1(958)과 오프셋 전압 Voff(951)의 합과 동일할 수 있다. 제2 커패시터 C2(949)는 접지(942)에 연결되고 방전을 시작할 수 있다. 제2 커패시터 C2(949)에 걸린 전압은 전압 곡선 VC2(956)에 의해 표기될 수 있다. 제2 전류 소스 I2(935)는 기준 노드(950a) 및 비교기(954)의 제2 입력(952)에 연결된다. 제2 전류 소스 I2(935)는 기준 저항(941)에 걸린 전압 Vref(950b)의 유도를 시작할 수 있다. 비교기(954)의 제2 입력(952)에서의 전압 Vp는 기준 노드(950a)에서의 기준 저항(941)에 걸린 전압 Vref(950b)와 동일할 수 있다. Vp>Vm 이기 때문에, 비교기(954)는 완화 발진기(910)가 제5 상태에 있을 때 계속 논리 하이값을 출력할 수 있다(960).
도 10은 제6 상태에 있는 플리커 잡음 상쇄 기능을 갖는 완화 발진기(1010)를 나타내는 회로도이다. 도 10의 플리커 잡음 상쇄 기능을 갖는 완화 발진기(1010)는 도 4의 완화 발진기(410)의 일 구성일 수 있다. 완화 발진기(1010)의 제6 상태는 비교기(1054)에 의해 트리거될 수 있다. 비교기(1054)의 제1 입력(1053)에서의 전압 Vm이 비교기(1054)의 제2 입력(1052)에서의 전압 Vp 보다 더 크게되면(완화 발진기(910)가 제5 상태에 있을 때 발생하는), 비교기(1054)의 출력(1060)은 논리 하이값을 출력하는 상태에서 논리 로우 상태값을 출력하는 상태로 스위칭될 수 있다(1057). 따라서, 제6 상태는 비교기(1054)의 출력(1060)의 하강 에지에 의해 트리거될 수 있다. 즉, 완화 비교기(1010)는 비교기(1054)의 출력(1060)이 하강 에지를 가질 때 제5 상태에서 제6 상태로 스위칭될 수 있다. 제6 상태는 제5 상태에서 사용된 것과 동일한 스위치의 구성을 사용할 수 있다. 따라서, 완화 발진기(1010)가 제6 상태에 있을 때, 스위치들은 제5 구성에 따라 정렬될 수 있다.
제1 전류 소스 I1(1034)는 전압 곡선 VC1(1058)로 제1 커패시터 C1(1048)를 충전할 수 있다. 비교기(1054)의 제1 입력(1053)에서의 전압 Vm은 제1 커패시터 C1(1048)에 걸린 전압 VC1(1058)과 오프셋 전압 Voff(1051)의 합과 동일할 수 있다. 제2 커패시터 C2(1049)는 접지(1042)에 연결되고 방전될 수 있다. 제2 커패시터 C2(1049)에 걸린 전압은 전압 곡선 VC2(1056)에 의해 표기될 수 있다. 제2 전류 소스 I2(1035)는 기준 노드(1050a) 및 비교기(1054)의 제2 입력(1052)에 연결된다. 제2 전류 소스 I2(1035)는 기준 저항(1041)에 걸린 전압 Vref(1050b)을 유도할 수 있다.
도 11은 제7 상태에 있는 플리커 잡음 상쇄 기능을 갖는 완화 발진기(1110)를 나타내는 회로도이다. 도 11의 플리커 잡음 상쇄 기능을 갖는 완화 발진기(1110)는 도 4의 완화 발진기(410)의 일 구성일 수 있다. 완화 발진기(1110)의 제7 상태는 제4 위상(phi4)의 하강 에지에 의해 트리거될 수 있다. 즉, 완화 발진기(1110)는 제4 위상(phi4)이 하강 에지를 가질 때 제6 상태에서 제7 상태로 스위칭될 수 있다.
완화 발진기(1110)가 제7 상태에 있을 때, 스위치들은 제4 상태에 따라 정렬될 수 있다. 제1 전류 소스 I1(1134)는 전압 곡선 VC1(1158)로 제1 커패시터 C1(1148)를 충전할 수 있다. 제2 전류 소스 I2(1135)는 전압 곡선 VC2(1156)로 제2 커패시터 C2(1149)를 충전할 수 있다. 비교기(1154)의 제1 입력(1153)에서의 전압 Vm은 제1 커패시터 C1(1148)에 걸린 전압 VC1(1158)과 오프셋 전압 Voff(1151)의 합과 동일할 수 있다. 기준 노드(1150a)는 비교기(1154)의 제2 입력(1152)에 연결될 수 있다. 따라서, 비교기(1154)의 제2 입력(1152)에서의 전압 Vp은 기준 저항(1141)에 걸린 전압 Vref(1150b)와 동일할 수 있다. 기준 노드 전압 Vref(1150b)는 서서히 접지(Vss)(1142)까지 방전될 수 있다. Vp<Vm이기 때문에, 비교기(1154)는 완화 발진기(1110)가 제7 상태에 있을 때 계속 논리 로우 값을 출력할 수 있다(1160).
도 12는 제8 상태에 있는 플리커 잡음 상쇄 기능을 갖는 완화 발진기(1210)를 나타내는 회로도이다. 도 12의 플리커 잡음 상쇄 기능을 갖는 완화 발진기(1210)는 도 4의 완화 발진기(410)의 일 구성일 수 있다. 완화 발진기(1210)의 제8 상태는 제3 위상(phi3)의 하강 에지에 의해 트리거될 수 있다. 즉, 완화 발진기(1210)는 제3 위상(phi3)이 하강 에지를 가질 때 제7 상태에서 제8 상태로 스위칭될 수 있다.
완화 발진기(1210)가 제8 상태에 있을 때, 스위치들은 제3 구성에 따라 정렬될 수 있다. 제1 전류 소스 I1(1234)는 전압 곡선 VC1(1258)으로 제1 커패시터 C1(1248)를 충전할 수 있다. 제2 전류 소스 I2(1235)는 전압 곡선 VC2(1256)으로 제2 커패시터 C2(1249)를 충전할 수 있다. 기준 노드(1250a)에서의 기준 저항(1241)에 걸린 전압 Vref(1250b)는 계속 서서히 접지(Vss)(1242)까지 방전될 수 있다. 비교기(1254)의 제1 입력(1253)에서의 전압 Vm은 제1 커패시터 C1(1248)에 걸린 전압 VC1(1258)과 오프셋 전압 Voff(1251)의 합과 동일할 수 있다. 비교기(1254)의 제2 입력(1252)에서의 전압 Vp은 제2 커패시터 C2(1249)에 걸린 전압 VC2(1256)과 동일할 수 있다. Vp<Vm이기 때문에, 비교기(1254)는 완화 발진기(1210)가 제8 상태에 있을 때 논리 로우 값을 계속 출력할 수 있다(1260).
도 13은 제9 상태에 있는 플리커 잡음 상쇄 기능을 갖는 완화 발진기(1310)를 나타내는 회로도이다. 도 13의 플리커 잡음 상쇄 기능을 갖는 완화 발진기(1310)는 도 4의 완화 발진기(410)의 일 구성일 수 있다. 완화 발진기(1310)의 제9 상태는 제2 위상(phi2)의 하강 에지에 의해 트리거될 수 있다. 즉, 완화 발진기(1310)는 제2 위상(phi2)이 하강 에지를 가질 때 제8 상태에서 제9 상태로 스위칭될 수 있다.
완화 발진기(1310)가 제9 상태에 있을 때, 스위치들은 제2 구성에 따라 정렬될 수 있다. 제1 전류 소스 I1(1334)는 전압 곡선 VC1(1358)로 제1 커패시터 C1(1348)를 충전할 수 있다. 기준 노드(1350a)에서 기준 저항(1341)에 걸린 전압 Vref(1350b)은 접지(Vss)(1342)까지 서서히 방전될 수 있다. 제2 전류 소스 I2(1335)는 제2 커패시터 C2(1349)를 계속 충전할 수 있다. 비교기(1354)의 제2 입력(1352)에서의 전압 Vp는 제2 커패시터 C2(1349)에 걸린 전압 VC2(1356)와 동일할 수 있다. 비교기(1354)의 제1 입력(1353)에서의 전압 Vm은 기준 노드에서의 전압 Vref(1350b)와 전압 오프셋 Voff(1351)의 합과 동일할 수 있다. Vp<Vm이기 때문에, 비교기(1354)는 완화 발진기(1310)가 제9 상태에 있을 때 논리 로우 값을 계속 출력할 수 있다(1360).
도 14는 제10상태에 있는 플리커 잡음 상쇄 기능을 갖는 완화 발진기(1410)를 나타내는 회로도이다. 도 14의 플리커 잡음 상쇄 기능을 갖는 완화 발진기(1410)는 도 4의 완화 발진기(410)의 일 구성일 수 있다. 완화 발진기(1410)의 제10 상태는 제1 위상(phi1)의 하강 에지에 의해 트리거될 수 있다. 즉, 완화 발진기(1410)는 제1 위상(phi1)이 하강 에지를 가질 때 제9 상태에서 제10 상태로 스위칭될 수 있다.
완화 발진기(1410)가 제10 상태에 있을 때, 스위치들은 제1 구성에 따라 정렬될 수 있다. 제1 커패시터 C1(1448)는 VC2(1458)의 제1 커패시터 C1(1448)에 걸린 전압을 갖는 접지(1442)에 연결될 수 있고, 제1 전류 소스 I1(1434)는 비교기(1454)의 제1 입력(1453)에 연결될 수 있고, 비교기(1454)의 제1 입력(1453)은 기준 노드(1450a)에 연결될 수 있다. 따라서, 제1 전류 소스 I1(1434)는 기준 저항(1441)에 걸린 전압 Vref(1450b)을 생성할 수 있다. 비교기(1454)의 제2 입력(1452)은 제2 전류 소스 I2(1435)에 연결될 수 있고, 제2 커패시터 C2(1449)는 제2 전류 소스 I2(1435)에 연결될 수 있다. 따라서, 제2 전류 소스 I2(1435)는 전압 곡선 VC2(1456)로 제2 커패시터 C2(1449)를 충전할 수 있다.
비교기(1454)의 제1 입력(1453)에서의 전압 Vm은 오프셋 전압 Voff(1451)과 전압 Vref(1450b)의 합과 동일할 수 있다. 비교기(1454)의 제2 입력(1452)에서의 전압 Vp는 전압 VC2(1456)와 동일할 수 있다. 제10상태에서, Vp<Vm이고 비교기(1454)는 Vcomp에 대해 로우 논리 값을 출력하고 있다(1460).
완화 발진기(1410)는 일단 비교기(1454)의 출력(1460) Vcomp이 로우 논리 값을 출력하는 상태에서 하이 논리 값을 출력하는 상태로 스위칭되면 제10 상태에서 제1 상태로 스위칭될 수 있다. 따라서, 일단 비교기(1454)의 제2 입력(1452)에서의 전압 Vp이 비교기(1454)의 제1 입력(1453)에서의 전압 Vm 보다 커지면, 완화 발진기(1410)는 제10 상태에서 제1 상태로 스위칭될 수 있다.
도 15는 완화 발진기(410)에서 플리커 잡음 상쇄를 위한 방법(1500)의 흐름도이다. 방법(1500)은 완화 발진기(410)에 의해 수행될 수 있다. 완화 발진기(410)는 발진 기간의 제1 기간 중에 제1 전류 소스 I1(434)를 제1 커패시터 C1(448)에 선택적으로 연결할 수 있다(1502). 그리고 나서, 완화 발진기(410)는 플리커 잡음을 상쇄하기 위한 발진 기간의 제2 기간 중에, 제1 전류 소스 I1(434)를 완화 발진기(410)의 기준 노드(450a)에 선택적으로 연결할 수 있다(1504). 그리고 나서, 완화 발진기(410)는 발진을 달성하기 위해 제2 전류 소스 I2(435), 제2 커패시터 C2(449) 및 비교기(454)를 사용할 수 있다(1506).
도 16은 완화 발진기(410)에서의 플리커 잡음 상쇄를 위한 또 다른 방법(1600)의 흐름도이다. 방법(1600)은 완화 발진기(410)에 의해 수행될 수 있다. 완화 발진기(410)는 제1 기간 중에 제1 전류 소스 I1(434)를 제1 커패시터 C1(448)에, 제2 전류 소스 I2(435)를 기준 노드(450a)에 선택적으로 연결할 수 있다(1602). 완화 발진기(410)는 제2 기간 중에 제1 전류 소스 I1(434)를 기준 노드(450a)에, 제2 전류 소스 I2(435)를 제2 커패시터 C2(449)에 선택적으로 연결할 수 있다(1604). 제1 기간 및 제2 기간의 합은 완화 발진기(410)의 발진 기간과 실질적으로 동일하다.
완화 발진기(410)는 또한 제3 기간 중에 제1 전류 소스 I2(435)를 제1 커패시터 C1(4448)에 선택적으로 연결할 수 있다(1606). 그리고 나서, 완화 발진기(410)는 제1 구성, 제2 구성 또는 제3 구성 중 하나를 갖는 제1 입력(453) 및 제2 입력(452)을 포함하는 비교기(454)를 선택적으로 구성할 수 있다(1608). 상기 구성들은 스위치들 위치를 가리킬 수 있다. 제1 구성에서, 제1 스위치(436)는 열려 있고, 제2 스위치(437)는 제2 위치(438b)에 있고, 제3 스위치(439)는 제2 위치(440b)에 있고, 제4 스위치(443)는 제2 위치(444b)에 있고, 제5 스위치(445)는 제2 위치(446b)에 있고, 제6 스위치(447)는 닫혀 있다.
제2 구성에서, 제1 스위치(436)는 닫혀 있고, 제2 스위치(437)는 제1 위치(438a)에 있고, 제3 스위치(439)는 제1 위치(440a)에 있고, 제4 스위치(443)는 제1 위치(444a)에 있고, 제5 스위치(445)는 제1 위치(446a)에 있고, 제6 스위치(447)는 열려 있다. 제3 구성에서, 제1 스위치(436)는 열려 있고, 제2 스위치(437)는 제2 위치(438b)에 있고, 제3 스위치(439)는 제1 위치(440a)에 있고, 제4 스위치(443)는 제1 위치(444a)에 있고, 제5 스위치(445)는 제1 위치(446a)에 있고, 제6 스위치(447)는 열려 있다.
도 17은 본 발명의 시스템 및 방법에서 사용되는 위상 생성기(1716)를 나타내는 회로도이다. 도 17의 위상 생성기(1716)는 도 1의 위상 생성기(116)의 일 구성일 수 있다. 위상 생성기(1716)는 4개의 위상, 제1 위상 phi1(1765), 제2 위상 phi2(1766), 제3 위상 phi3(1767) 및 제4 위상 phi4(1768)을 생성하는데 사용될 수 있다. 생성된 위상들은 도 5-14 도시된 상태들 간의 완화 발진기(410)를 전이시키는데 사용될 수 있다.
위상 생성기(1710)는 3개의 오버랩핑되지 않는 클록 신호 생성기(1759a-c)를 포함할 수 있다. 비오버랩핑 클록 신호 생성기(1759) 각각은 하나의 입력 신호를 수신하고 2개의 비오버랩핑 위상 신호를 생성하도록 구성될 수 있다.
제1 비오버랩핑 클록 신호 생성기(1759a)는 입력으로 클록 신호(1760)를 수신할 수 있다. 클록 신호(1760)는 완화 발진기(410)로부터 수신될 수 있다. 따라서, 일 구성에서, 클록 신호(1760)는 완화 발진기(410) 내의 비교기(454)의 출력(460)으로부터 수신될 수 있다. 그리고 나서, 제1 비오버랩핑 클록 신호 생성기(1759a)는 2개의 비오버랩핑 중간 위상 phiA(1761) 및 phiB(1762)을 생성할 수 있다. 중간 위상 phiA(1761)는 제2 비오버랩핑 클록 신호 생성기(1759b)에 대한 입력으로 사용될 수 있다. 그리고 나서, 제2 비오버랩핑 클록 신호 생성기(1759b)는 제1 위상 phi1(1765) 및 제2 위상 phi2(1766)을 생성할 수 있다. 중간 위상 phiB(1762)은 제3 비오버랩핑 클록 신호 생성기(1759c)에 대한 입력으로 사용될 수 있다. 제3 비오버랩핑 클록 신호 생성기(1759c)는 제3 위상 phi3(1767) 및 제4 위상 phi4(1768)을 생성할 수 있다.
각 비오버랩핑 클록 신호 생성기(1759)는 한 쌍의 크로스 연결된 딜레이 엘리먼트들을 포함할 수 있다. 제1 크로스 연결된 딜레이 엘리먼트(1763a,1764a,1764c)는 입력 신호에 응답하고, 제2 크로스 연결된 딜레이 엘리먼트(1763b,1764b,17647d)는 입력 신호의 부(inverse) 신호에 응답할 수 있다. 예를 들어, 제1 비오버랩핑 클록 신호 생성기(1759a)에서, 입력 클록 신호(1760)가 로우 값에서 하이 값으로의 변이되면, 신호 phiA(1761)는 딜레이 Delay_1(1763a) 후에 로우 신호에서 하이 신호로 변이될 수 있다. phiA(1761)의 변이는 추가적인 딜레이 Delay_1(1763b) 후에 phiB(1762)의 로우 신호에서 하이 신호로의 변이를 야기할 수 있다. 입력 클록 신호(1760)가 하이 값에서 로우 값으로 변이되면, phiB(1762)는 딜레이 Delay_1(1763b) 후에 하이 값에서 로우 값으로 변이될 수 있다. phiB(1762)의 변이는 추가적인 딜레이 Delay_1(1763a) 후에 phiA(1761)의 하이 값에서 로우 값으로의 변이를 야기할 수 있다. 일 구성에서, 제2 위상 phi2(1766) 및 제3 위상 phi3(1767)을 충분한 마진 만큼 분리하기 위해, 제1 오버랩핑 클록 신호 생성기(1759a)(Delay_1)의 딜레이(1763)는 제2 비오랩핑 클록 신호 생성기(1759b) 및 제2 비오버랩핑 클록 신호 생성기(1759c)에서의 딜레이(1764)의 대략 두배일 수 있다.
도 18은 완화 발진기(410)에서의 플리커 잡음 상쇄를 나타내는 전압 및 타이밍도(1800)이다. phi1(1865)의 상승 에지(1870a)는 Vcomp(1860)(클록 신호)의 상승 에지(1869a)의 다음에 온다. phi2(1866)의 상승 에지(1871a)는 phi1(1865)의 상승 에지(1870a) 다음에 온다. phi3(1867)의 상승 에지(1872a)는 phi2(1866)의 상승 에지(1871a) 다음에 온다. phi4(1868)의 상승 에지(1873a)는 phi3(1867)의 상승 에지(1872a) 다음에 온다. Vcomp(1860)의 하강 에지(1869b)는 phi4(1868)의 상승 에지(1873a) 다음에 온다. phi4(1868)의 하강 에지(1873b)는 Vcomp(1860)의 하강 에지(1869b) 다음에 온다. phi3(1867)의 하강 에지(1872b)는 phi4(1868)의 하강 에지(1873b) 다음에 온다. phi2(1866)의 하강 에지(1871b)는 phi3(1867)의 하강 에지(1872b) 다음에 온다. phi2(1865)의 하강 에지(1870b)는 phi2(1866)의 하강 에지(1871b) 다음에 온다.
완화 발진기(410)의 기준 전압 Vref(1850b)은 일정하게 남아 있지 않는다. 대신, 전류 소스에 기인한 플리커 잡음 및 비교기(410)에 기인한 플리커 잡음을 보상하기 위해, 기준 전압 Vref(1850b)은 위상 phi1(1865), phi2(1866), phi3(1867) 및 phi4(1868)를 기반으로 변화한다.
제1 커패시터 C1(448)에 걸린 전압 VC1(1858)(경사=m1) 및 제2 커패시터 C2(449)에 걸린 전압 VC2(1856)(경사=m2)이 도시되어 있다. 제1 커패시터 C2(449)가 플리커 잡음에 기인하여 기대되는 것보다 더 빨리 충전되면, VC2(1856) 곡선의 경사(m2)는 기대되는 것보다 더 가파르고 완화 발진기(410)의 제1 절반 기간은 기대보다 더 짧을 것이다. 이 지터를 보상하기 위해, 기준 저항(441)은 더 높은 값으로 조정되어 제1 커패시터 C1(448)는 방전되기 전에 더 긴 기간 동안 충전된다. 따라서, VC1(1858)의 경사(m1)는 더 얇고 완화 발진기(410)의 제2 절반 기간은 잡음 없는 조건에서보다 더 길 수 있다. 선택적으로, 커패시터 C2(449)가 플리커 잡음에 기인하여 기대되는 것보다 더 느리게 충전될 때, 기준 저항(441)은 더 낮은 값으로 저장되고 제1 커패시터 C1(448)는 방전 전에 더 짧은 기간 동안 충전된다. 따라서, VC1(1858) 곡선의 경사(m1)는 더 가파르고 완화 발진기(410)의 제2 절반 기간은 잡음 없는 조건에서보다 더 짧을 수 있다. 따라서, 완화 발진기(410)는 지터를 감소시킬 수 있다.
도 19는 완화 발진기(410)의 플리커 잡음 상쇄를 위한 또 다른 방법(1900)의 흐름도이다. 방법(1900)은 완화 발진기(410)에 의해 수행될 수 있다. 완화 발진기(410)는 제1 전류 소스 I2(435)를 제1 커패시터 C2(450a)에 연결할 수 있다(1902). 기준 노드(450a)는 기준 저항(441)에 연결될 수 있다. 제1 전류 소스 I2(435)는 기준 노드(450a)에서 전압 Vref(450b)를 유도할 수 있다. 완화 발진기(410)는 또한 제2 전류 소스 I21(434)를 제1 커패시터 C2(449)에 연결할 수 있다(1904). 제2 전류 소스 I1(434)는 제1 커패시터 C2(449)에 걸린 전압 VC2(456)를 유도할 수 있다. 그리고 나서, 완화 발진기(410)는 제1 커패시터 C2(449)에 걸린 전압 VC2(456)와 저항(441)에 걸린 전압 Vref(450b)과 오프셋 전압 Voff(451)의 합을 비교할 수 있다.
완화 발진기(410)는 제1 커패시터 C2(449)에 걸린 전압 VC2(456)이 저항(441)에 걸린 전압 Vref(450b)과 오프셋 전압 Voff(451)의 합보다 큰지를 결정할 수 있다(1908). 제1 커패시터 C2(449)에 걸린 전압 VC2(456)이 저항(441)에 걸린 전압 Vref(450b)와 오프셋 전압 Voff(451)의 합보다 크지 않으면, 완화 발진기(410)는 로우 클록 신호를 출력할 수 있다(1910). 그리고 나서, 완화 발진기(410)는 제1 커패시터 C2(449)에 걸린 전압 VC2(456)과 저항(441)에 걸린 전압 Vref(450b)와 오프셋 전압 Voff(451)의 합의 비교(1906)로 되돌아 갈 수 있다.
제1 커패시터 C2(449)에 걸린 전압 VC2(456)이 저항(441)에 걸린 전압 Vref(450b)와 오프셋 전압 Voff(451)의 합보다 크면, 완화 발진기(410)는 하이 클록 신호를 출력할 수 있다(1912). 그리고 나서, 완화 발진기(410)는 제1 스위치(436)를 개방할 수 있다(1914). 다음으로, 완화 발진기(410)는 제2 스위치(437)를 제1 위치(438a)에서 제2 위치(438b)로 이동시킬 수 있다(1916). 그리고 나서, 완화 발진기(410)는 제1 전류 소스 I2(435)를 제2 커패시터 C1(448)에 연결할 수 있다(1918). 다음으로, 완화 발진기(410)는 제3 스위치(439)를 제1 위치(440a)에서 제2 위치(440b)로 이동시킬 수 있다(1920). 그리고 나서, 완화 발진기(410)는 제4 스위치(443)를 제1 위치(444a)에서 제2 위치(444b)로 이동시킬 수 있다(1922). 완화 발진기(410)는 또한 제5 스위치(445)를 제1 위치(446a)에서 제2 위치(446b)로 이동시킬 수 있다(1924). 완화 발진기(410)가 일단 제5 스위치(445)를 제1 위치(446a)에서 제2 위치(446b)로 이동시켰으면, 완화 발진기(410)는 제6 스위치(447)를 닫을 수 있다(1926). 완화 발진기(410)는 각 스위치를 이동시킬 때 딜레이될 수 있다.
그리고 나서, 완화 발진기(410)는 기준 저항(441)에 걸린 전압 Vref(450b)와 제2 커패시터 C1(448)에 걸린 전압 VC1(458)과 오프셋 전압 Voff(451)의 합을 비교할 수 있다(1928). 완화 발진기(410)는 제2 커패시터 C1(448)에 걸린 전압VC1(458)과 오프셋 전압 Voff(451)의 합이 기준 저항(441)에 걸린 전압 Vref(450b) 보다 큰지를 결정할 수 있다(1930). 완화 발진기(410)는 제2 커패시터 C1(448)에 걸린 전압 VC1(458)와 오프셋 전압 Voff(451)의 합이 기준 저항(441)에 걸린 전압 Vref(450b)보다 크지 않으면, 완화 발진기(410)는 하이 클록 신호를 출력할 수 있다(1932). 그리고 나서, 완화 발진기(410)는 기준 저항(441)에 걸린 전압 Vref(450b)를 제2 커패시터 C1(448)에 걸린 전압 VC1(458)와 오프셋 전압 Voff(451)의 합과 계속 비교할 수 있다(1928). 제2 커패시터 C1(448)에 걸린 전압 VC1(458)와 오프셋 전압 Voff(451)의 합이 기준 저항(441)에 걸린 전압 Vref(450b) 보다 큰 경우에, 완화 발진기(410)는 로우 클록 신호를 출력할 수 있다(1934).
완화 발진기(410)가 일단 로우 클록 신호를 출력했으면(1934), 완화 발진기(410)는 제6 스위치(447)를 개방할 수 있다(1936). 다음으로, 완화 발진기(410)는 제5 스위치(445)를 제2 위치(446b)에서 제1 위치(446a)로 이동시킬 수 있다(1938). 그리고 나서, 완화 발진기(410)는 제2 전류 소스 I1(434)를 제1 커패시터 C2(449)에 연결시킬 수 있다(1940). 다음으로, 완화 발진기(410)는 제4 스위치(443)를 제2 위치(444b)에서 제1 위치(444a)로 이동시킬 수 있다(1942). 그리고 나서, 완화 발진기(410)는 제3 스위치(439)를 제2 위치(440b)에서 제1 위치(440a)로 이동시킬 수 있다(1944). 완화 발진기(410)는 또한 제2 스위치(437)를 제2 위치(438b)에서 제1 위치(438a)로 이동시킬 수 있다(1946). 일단 완화 발진기(410)가 제2 스위치(437)를 제2 위치(438b)에서 제1 위치(438a)로 이동시켰으면(1946), 완화 발진기(410)는 제1 스위치(436)를 닫을 수 있다(1948). 그리고 나서, 완화 발진기(410)는 제1 커패시터 C2(449)에 걸린 전압 VC2(456)을 기준 저항(441)에 걸린 전압 Vref(450b)와 오프셋 전압 Voff(451)의 합과 비교할 수 있다(1906).
도 20은 본 발명의 시스템 및 방법에 사용될 완화 발진기(410)의 전자 장치 제조 프로세서에 대한 방법(2000)의 흐름도이다. 전술한 장치, 기능 및 회로들은 컴퓨터로 판독가능한 매체 상에 저장된 컴퓨터 파일(예컨대, RTL, GDSII, GERVER)로 설계 및 구성될 수 있다. 그러한 파일의 일부 또는 전부는 그러한 파일을 기반으로 장치들을 제조하는 제조 관리자에게 제공될 수 있다. 결과적인 제품들은 반도체 다이로 절단되고, 도 1과 비교하여 전술한 것과 같은 전자 장치(101)에서 사용될 반도체 칩으로 패키징되는 반도체 웨이퍼들을 포함한다.
물리적인 장치 정보(2074)는 제조 과정에서 수신될 수 있다. 물리적인 장치 정보(2074)는 연구 컴퓨터(2076)를 통해 수신될 수 있다. 물리적인 장치 정보(2074)는 플리커 잡음 상쇄 기능을 갖는 완화 발진기(110)의 적어도 하나의 물리적인 성질을 나타내는 설계 정보를 포함할 수 있다. 예를 들어, 물리적인 장치 정보(2074)는 물리적인 파라미터, 재료 특성 및 사용자 인터페이스(2075)를 통해 연구 컴퓨터(2076)에 입력된 구조 정보를 포함할 수 있다. 연구 컴퓨터(2076)는 메모리(2079)와 같은 컴퓨터로 판독가능한 매체에 연결된 프로세서(2078), 예컨대 하나 이상의 프로세싱 코어를 포함할 수 있다. 메모리(2079)는 프로세서(2078)가 물리적인 장치 정보(2074)를 파일 포맷과 일치하도록 변환하고, 라이브러리 파일(2080)을 생성하도록 실행가능한 컴퓨터로 판독가능한 명령어들을 저장할 수 있다.
라이브러리 파일(2080)은 변환된 설계 정보를 포함하는 적어도 하나의 파일을 포함할 수 있다. 예를 들어, 라이브러리 파일(2080)은 전자 설계 자동화(EDA) 툴(2081)과 함께 사용을 위해 제공된 플리커 잡음 상쇄 기능을 갖는 완화 발진기(110)를 포함할 수 있다.
라이브러리 파일(2080)은 메모리(2084)에 연결된 프로세서(2083), 예컨대 하나 이상의 프로세싱 코어를 포함하는 설계 컴퓨터(2082)에서 EDA 툴(2081)과 함께 사용될 수 있다. EDA 툴(2081)은 메모리(2084)에 프로세서에서 실행가능한 명령어로 저장되어 설계 컴퓨터(8082)의 사용자가 라이브러리 파일(2080)을 사용하여 플리커 잡음 상쇄 기능을 갖는 완화 발진기(110)를 포함하는 회로를 설계할 수 있도록 할 수 있다. 예를 들어, 설계 컴퓨터(2082)의 사용자는 설계 컴퓨터(2082)에 연결된 사용자 인터페이스(2086)를 통해 회로 설계 정보(2085)를 입력할 수 있다. 회로 설계 정보(2085)는 플리커 잡음 상쇄 기능을 갖는 완화 발진기(110)와 같은 반도체 장치의 적어도 하나의 물리적 특성을 나타내는 설계 정보를 포함할 수 있다. 회로 설계 특성은 특정 회로의 식별 정보 및 회로 설계, 위치 정보, 피쳐 사이즈 정보, 상호연결 정보, 또는 반도체 장치의 물리적 특징을 나타내는 다른 정보에서 다른 엘리먼트들에 대한 관계를 포함할 수 있다.
설계 컴퓨터(2082)는 회로 설계 정보(2085)를 포함하는 설계 정보를 파일 포맷과 일치하게 변환하도록 구성될 수 있다. 예를 들어, 파일 정보는 평면 지리 형태, 텍스트 라벨 및 GDSII(Graphic Data System) 파일 포맷과 같은 계층 포맷의 회로 레이아웃에 대한 다른 정보를 나타내는 데이터베이스 이진 파일 포맷을 포함할 수 있다. 설계 컴퓨터(2082)는 다른 회로 또는 정보 외에 플리커 잡음 상쇄 기능을 갖는 완화 발진기(110)를 설명하는 정보를 포함하는 GDSII 파일과 같은 변환된 설계 정보를 포함하는 데이터 파일(2087)을 생성하도록 구성될 수 있다.
GDSII 파일(2087)은 GDSII 파일(2087)의 변환된 정보에 따라 플리커 잡음 상쇄 기능을 갖는 완화 발진기(110)를 제조하기 위한 제조 프로세스에서 수신될 수 있다. 예를 들어, 장치 제조 프로세스는 마스크 제조자(2088)에게 GDSII 파일(2087)을 제공하여 하나 이상의 마스크(2089), 예컨대 리소그래피 프로세싱을 위해 사용될 마스크(2089)를 생성하는 단계를 포함할 수 있다. 마스크(2089)는 제조 공정(2090) 중에 테스트되어 다이들(2092)로 분리될 수 있는 하나 이상의 웨이퍼들(2091)을 생성하는데 사용될 수 있다. 다이(2092)는 플리커 잡음 상쇄 기능을 갖는 완화 발진기(110)를 포함할 수 있다.
다이(2092)는 패키징 프로세스(2093)에 제공될 수 있고, 상기 패키징 프로세스(2093)에서 다이(2092)는 패키지(2094)에 통합된다. 예를 들어, 패키지(2094)는 단일 다이(2092) 또는 SiP(system in a package)와 같은 다수의 다이들(2092)을 포함한다. 패키지(2094)는 하나 이상의 표준, 예컨대 JEDEC(Joint Electron Device Engineering Council) 표준을 따르도록 구성될 수 있다.
패키지(2094)에 대한 정보는 예컨대 컴퓨터(2097)에 저장된 컴포넌트 라이브러리를 통해 다양한 제품 설계자에게 배포될 수 있다. 컴퓨터(2097)는 메모리(2099)에 연결된 프로세서(2098), 예컨대 하나 이상의 프로세싱 코어를 포함할 수 있다. PCB 툴(2003)은 사용자 인터페이스(2096)를 통해 컴퓨터(2097)의 사용자로부터 수신된 PCB 설계 정보(2095)를 처리하기 위해 메모리에 프로세서가 실행가능한 명령어들로 저장될 수 있다. PCB 설계 정보(2095)는 회로 보드 상에 패키징된 반도체 장치의 물리적인 위치 정보를 포함하고, 상기 패키징된 반도체 장치는 플리커 잡음 상쇄 기능을 갖는 완화 발진기를 포함하는 패키지에 해당한다.
컴퓨터(2097)는 PCB 설계 정보(2095)를 변환하여, 데이터 파일(2001), 예컨대 회로 보드 상의 패키징된 반도체 장치의 물리적인 위치 정보 및 트레이스 및 비아와 같은 전기 연결의 레이아웃을 포함하는 데이터를 갖는 GERBER 파일을 생성하도록 구성될 수 있고, 여기서 패키징된 반도체 장치는 플리커 잡음 상쇄 기능을 갖는 완화 발진기(110)에 사용될 장치 컴포넌트를 포함하는 패키지에 해당한다. 일 구성에서, 변환된 PCB 설계 정보에 의해 생성된 데이터 파일(2001)은 GERBER 포맷 이외의 포맷을 가질 수 있다.
GERVER 파일(2001)은 보드 어셈블리 프로세스(2002)에서 수신되어, GERBER 파일(2001) 내에 저장된 설계 정보에 따라 제조된 PCB(2003)를 생성하는데 사용될 수 있다. 예를 들어, GERBER 파일(2001)은 PCB 제조 프로세스의 다양한 스텝들을 수행하기 위한 하나 이상의 머신들에 업로드될 수 있다. PCB(2003)에는 표시된 인쇄 회로 어셈블리(PCA)(2004)를 형성하기 위한 패키지를 포함하는 전자 컴포넌트들이 위치할 수 있다.
PCA(2004)는 제품 제조 프로세스(2005)에서 수신되어 하나 이상의 전자 장치들, 예컨대 제1 전자 장치(2006) 및 제2 전자 장치(2007)로 통합된다. 제1 전자 장치(2006), 제2 전자 장치(2007) 또는 이들 모두는 셋톱 박스, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 장치, 통신 장치, PDA, 고정 위치 데이터 유닛 또는 컴퓨터일 수 있다. 하나 이상의 전자 장치는 원격 유닛, 예컨대 모바일 폰, 핸드헬드 개인 통신 시스템(PCS) 유닛, PDA와 같은 휴대용 데이터 유닛, GPS 인에이블된 장치, 내비게이션 장치, 계량기 판독 장치와 같은 고정 위치 데이터 유닛, 블루투스 헤드셋, 데이터 또는 컴퓨터 명령을 저장 또는 검색하는 임의의 다른 장치 또는 그 조합 등일 수 있다.
도 21은 전자 장치(2101) 내에 포함될 수 있는 컴포넌트들을 나타낸다. 전자 장치(2101)는 무선 통신 장치일 수 있다. 전자 장치(2101)는 프로세서(2103)를 포함한다. 프로세서(2103)는 범용 단일 또는 멀티칩 마이크로프로세서(예컨대, ARM), 특수 목적 마이크로프로세서(예컨대, DSP), 마이크로콘트롤러, FPGA 등일 수 있다. 프로세서(2103)는 CPU로 참조될 수 있다. 도 21의 전자 장치(2101)에 단일 프로세서(2103)만이 도시되어 있으나, 선택적인 구성에서, 프로세서(예컨대, ARM, DSP)의 조합이 사용될 수도 있을 것이다.
전자 장치(2101)는 또한 메모리(2105)를 포함한다. 메모리(2105)는 전자 정보를 저장할 수 있는 임의의 전자 컴포넌트일 수 있다. 메모리(2105)는 RAM, ROM, 자기 디스크 저장 매체, 광학 저장 매체, RAM의 플래쉬 메모리 장치, 프로세서에 포함된 온보드 메모리, EPROM 메모리, EEPROM 메모리, 레지스터 등과 그들의 조합 등으로 구현될 수 있다.
데이터(2107) 및 명령어(2109)는 메모리(2105)에 저장될 수 있다. 명령어(2109)는 프로세서(2103)에 의해 본 명세서에 기재된 방법들을 구현하도록 실행될 수 있다. 명령어(2109)의 실행은 메모리(2105)에 저장된 데이터(2107)의 사용을 포함할 수 있다. 프로세서(2103)가 명령어(2109)를 실행할 때, 다양한 명령어의 부분들(2109a)이 프로세서(2103)에 로드될 수 있고, 다양한 데이터의 조작들(2107a)이 프로세서(2103)에 로드될 수 있다.
전자 장치(2101)는 또한 전자 장치(2101)로 또는 그로부터 신호의 송신 및 수신을 가능케하기 위해 송신기(2111) 및 수신기(2113)를 포함할 수 있다. 송신기(2111) 및 수신기(2113)는 집합적으로 트랜시버(2115)로 참조될 수 있다. 안테나(2117)는 전기적으로 트랜시버(2115)에 연결될 수 있다. 전자 장치(2101)는 또한 다수의 송신기들, 다수의 수신기들, 다수의 트랜시버 및 다수의 안테나들(미도시)을 포함할 수 있다.
전자 장치(2101)의 다양한 컴포넌트들은 하나 이상의 버스에 의해 서로 연결될 수 있고, 상기 하나 이상의 버스는 전력 버스, 제어 신호 버스, 상태 신호 버스, 데이터 버스 등을 포함할 수 있다. 간명함을 위해, 다양한 버스들은 도 21에서 버스 시스템(2119)으로 도시되어 있다.
"결정"이라는 용어는 광범위한 동작을 포함하고, 따라서 "결정"은 계산, 컴퓨팅, 프로세싱, 유도, 조사(investigating), 참조(looking up)(예컨대, 테이블, 데이터베이스 또는 다른 데이터 구조의 참조), 확인(ascertaining) 등을 포함할 수 있다. 또한, "결정"은 수신(예컨대, 정보의 수신), 액세스(예컨대, 메모리의 데이터에 액세스) 등을 포함할 수 있다. 또한, "결정"은 해결, 선택, 설정 등을 포함할 수 있다.
"기반으로"라는 어구는 달리 표시되지 않으면 "~~만을 기반으로"를 의미하지 않는다. 즉, "기반으로"라는 어구는 "~~만을 기반으로"와 "적어도 ~~를 기반으로" 모두를 나타낸다.
"프로세서"라는 용어는 넓게 범용 프로세서, CPU, 마이크로프로세서, DSP, 콘트롤러, 마이크로콘트롤러, 스테이트 머신 등을 포함하는 것으로 해석되어야 한다. 어떤 경우에는, "프로세서"는 ASIC, PLD, FPGA 등을 가리킬 수 있다. "프로세서"라는 용어는 프로세싱 장치의 조합, 예컨대 DSP 및 마이크로프로세서의 조합, 복수의 마이크로프로세서, DSP 코어와 결합된 하나 이상의 마이크로프로세서 또는 임의의 그러한 구성을 가리킬 수 있다.
"메모리"라는 용어는 넓게 전자 정보를 저장할 수 있는 임의의 전자 컴포넌트를 포함하는 것으로 해석되어야 한다. 메모리라는 용어는 다양한 타입의 프로세서가 판독가능한 매체, 예컨대 RAM, ROM, NVRAM(non-volatile RAM), PROM, EPROM, EEPROM, 플래쉬 메모리, 자기 또는 광학 데이터 저장 장치, 레지스터 등을 가리킬 수 있다. 메모리는 프로세서가 메모리로부터 정보를 판독하거나 및/또는 정보를 기록할 수 있는 경우에 프로세서와 전자 통신한다고 말한다. 프로세서에 일체화된 메모리는 상기 프로세서와 전자 통신한다.
"명령어" 및 "코드"라는 용어는 넓게 임의의 타입의 컴퓨터로 판독가능한 구문을 포함하도록 해석되어야 한다. 예를 들어, "명령어" 및 "코드"라는 용어는 하나 이상의 프로그램, 루틴, 서브 루틴, 기능, 프로시져 등을 가리킬 수 있다. "명령어" 및 "코드"는 단일의 컴퓨터로 판독가능한 구문 또는 다수의 컴퓨터로 판독가능한 구문을 포함할 수 있다.
본 명세서에 기재된 기능들은 하드웨어, 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 소프트웨어로 구현되는 경우에, 상기 기능들은 컴퓨터로 판독가능한 매체 상에 하나 이상의 명령어로 저장될 수 있다. "컴퓨터로 판독가능한 매체" 또는 "컴퓨터 프로그램 제품"이라는 용어는 컴퓨터로 액세스 가능한 임의의 가용한 매체를 가리킨다. 일 예로써, 비제한적 의미로, 컴퓨터로 판독가능한 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장 장치, 자기 디스크 저장 장치 또는 다른 자기 저장 장치 또는 명령어 또는 데이터 구조 형태로 원하는 프로그램 코드를 전달 또는 저장하는데 사용될 수 있고, 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 본 명세서에서, 디스크(disk) 및 디스크(disc)는 CD, 레이저 디스크, 광학 디스크, DVD, 플로피 디스크, 블루레이 디스크를 포함하고, 여기서 디스크(disk)는 통상적으로 데이터를 자기적으로 재생하고, 디스크(disc)는 데이터를 레이저로 광학적으로 재생한다.
소프트웨어 또는 명령어들은 또한 전송 매체를 통해 전송될 수도 있다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 트위스티드 페어, 디지털 가입자 라인(DSL), 또는 적외선, 무선 또는 마이크로파와 같은 무선 기술들을 사용하여 웹사이트, 서버 또는 다른 원격 소스로부터 전송되는 경우에, 상기 동축 케이블, 광섬유, 트위스티드 페어, DSL 또는 적외선, 무선 또는 마이크로파와 같은 무선 기술들은 전송 매체의 정의에 포함된다.
본 명세서의 방법들은 전술한 방법을 수행하기 위한 하나 이상의 단계들 및 동작들을 포함한다. 상기 방법 단계들 및/또는 동작들은 청구범위의 범위를 벗어나지 않고 서로 상호교환될 수 있다. 즉, 설명되고 있는 방법의 적절한 동작을 위해 특정 단계 또는 동작의 순서가 요구되지 않는 경우에는, 특정 단계 및/또는 동작의 순서 및/또는 사용은 청구 범위의 범위를 벗어나지 않고 변형될 수 있다.
또한, 도 2,15,16,19에 의해 도시된 것과 같은 본 명세서에 기재된 방법 및 기술들을 수행하기 위한 모듈 및/또는 다른 적절한 수단들은 장치에 의해 다운로드 및/또는 획득될 수 있다. 예를 들어, 장치는 본 명세서에 기재된 방법들을 수행하기 위한 수단의 전달을 용이하게 하기 위해 서버에 연결될 수 있다. 선택적으로, 본 명세서에 기재된 다양한 방법들은 저장 수단(예컨대, RAM, ROM, CD 또는 플로피 디스크와 같은 물리적 저장 매체 등)을 통해 제공되어, 장치는 상기 저장 수단을 상기 장치에 연결 또는 제공하여 다양한 방법들을 획득할 수 있다. 또한, 본 명세서에 기재된 방법 및 기술들을 장치에 제공하기 위해 임의의 다른 적절한 기술들이 사용될 수 있다.
청구범위는 설명된 정확한 구성 및 컴포넌트들에 한정된 것이 아님이 이해되어야 한다. 청구범위의 범위를 벗어나지 않고, 본 명세서에 기재된 시스템, 방법 및 장치들의 구성, 동작 및 구체적인 내용들에 다양한 변형 및 변화가 가해질 수 있다.

Claims (55)

  1. 발진기의 플리커 잡음 상쇄를 위한 방법에 있어서,
    상기 발진기의 발진 기간의 제1 기간 중에 제1 전류 소스를 상기 발진기의 제1 커패시터에 선택적으로 연결하는 단계; 및
    상기 발진 기간의 제2 기간 중에 상기 제1 전류 소스를 상기 발진기의 기준 노드에 선택적으로 연결하는 단계를 포함하는 플리커 잡음 상쇄 방법.
  2. 제1항에 있어서,
    상기 제1 전류 소스에 의해 생성되는 전류는 상기 발진기의 플리커 잡음에 의해 영향을 받는 플리커 잡음 상쇄 방법.
  3. 제1항에 있어서,
    상기 발진기는 수정을 포함하지 않는 플리커 잡음 상쇄 방법.
  4. 제1항에 있어서,
    상기 발진기는 완화 발진기인 플리커 잡음 상쇄 방법.
  5. 제1항에 있어서,
    상기 제1 전류 소스는 스위치를 통해 상기 제1 커패시터 및 상기 기준 노드에 선택적으로 연결되는 플리커 잡음 상쇄 방법.
  6. 제1항에 있어서, 상기 기준 노드는 저항에 연결되는 플리커 잡음 상쇄 방법.
  7. 제1항에 있어서,
    상기 제1 기간 및 제2 기간의 합은 상기 발진 기간과 실질적으로 동일한 플리커 잡음 상쇄 방법.
  8. 제1항에 있어서,
    상기 발진 기간의 제3 기간 중에 제2 전류 소스를 상기 발진기의 제2 커패시터에 선택적으로 연결하는 단계; 및
    상기 발진 기간의 제4 기간 중에 상기 제2 전류 소스를 상기 기준 노드에 선택적으로 연결하는 단계를 더 포함하는 플리커 잡음 상쇄 방법.
  9. 제8항에 있어서,
    상기 제3 기간 및 제4 기간의 합은 상기 발진 기간과 실질적으로 동일한 플리커 잡음 상쇄 방법.
  10. 제8항에 있어서,
    상기 제1 커패시터를 상기 발진기의 비교기의 제1 입력에 선택적으로 연결하는 단계;
    상기 제2 커패시터를 상기 비교기의 제2 입력에 선택적으로 연결하는 단계; 및
    상기 기준 노드를 상기 제1 입력 또는 제2 입력에 선택적으로 연결하는 단계를 더 포함하고,
    상기 제1 커패시터 및 상기 제2 커패시터 중 적어도 하나는 상기 비교기에 연결되는 플리커 잡음 상쇄 방법.
  11. 제1 커패시터;
    기준 노드; 및
    제1 기간 중에 제1 전류 소스를 상기 제1 커패시터에 선택적으로 연결하고, 제2 기간 중에 상기 제1 전류 소스를 상기 기준 노드에 선택적으로 연결하도록 구성된 콘트롤러를 포함하는 발진기.
  12. 제11항에 있어서,
    상기 발진기는 수정을 포함하지 않는 발진기.
  13. 제11항에 있어서,
    상기 콘트롤러는 스위치를 포함하는 발진기.
  14. 제11항에 있어서,
    상기 기준 노드는 저항에 연결된 발진기.
  15. 제11항에 있어서,
    상기 제1 기간 및 제2 기간의 합은 상기 발진기의 발진 기간과 실질적으로 동일한 발진기.
  16. 제11항에 있어서,
    상기 제1 전류 소스에 의해 생성된 전류는 상기 발진기의 플리커 잡음에 의해 영향을 받는 발진기.
  17. 제11항에 있어서,
    제2 커패시터 및 제2 콘트롤러를 더 포함하고, 상기 제2 콘트롤러는 제3 기간 중에 제2 전류 소스를 상기 제2 커패시터에 선택적으로 연결하고, 제4 기간 중에 상기 제2 전류 소스를 상기 기준 노드에 선택적으로 연결하도록 구성된 발진기.
  18. 제17항에 있어서,
    상기 제3 기간 및 상기 제4 기간의 합은 상기 발진기의 발진 기간과 실질적으로 동일한 발진기.
  19. 제17항에 있어서,
    제1 입력과 제2 입력 및:
    상기 제1 커패시터를 상기 제1 입력에, 상기 기준 노드를 상기 제2 입력에 선택적으로 연결하고;
    상기 기준 노드를 상기 제1 입력에, 상기 제2 커패시터를 상기 제2 입력에 선택적으로 연결하고; 및
    상기 제1 커패시터를 상기 제1 입력에, 상기 제2 커패시터를 상기 제2 입력에 선택적으로 연결하도록 구성된 로직을 포함하는 비교기를 더 포함하는 발진기.
  20. 제1 커패시터;
    제2 커패시터;
    제1 전류 소스;
    제2 전류 소스;
    제1 입력 및 제2 입력을 갖는 비교기;
    기준 노드; 및
    제1 기간 중에 상기 제1 전류 소스를 상기 제1 커패시터에 선택적으로 연결하고, 상기 제2 전류 소스를 상기 기준 노드에 선택적으로 연결하도록 구성된 콘트롤러를 포함하는 발진기.
  21. 제20항에 있어서,
    상기 콘트롤러는 제2 기간 중에 상기 제1 전류 소스를 상기 기준 노드에, 상기 제2 전류 소스를 상기 제2 커패시터에 선택적으로 연결하도록 구성되고, 상기 제1 기간 및 제2 기간의 합은 상기 발진기의 발진 기간과 실질적으로 동일한 발진기.
  22. 제20항에 있어서,
    상기 콘트롤러는 제3 기간 중에 상기 제1 전류 소스를 상기 제1 커패시터에, 상기 제2 전류 소스를 상기 제2 커패시터에 선택적으로 연결하도록 구성된 발진기.
  23. 제20항에 있어서,
    기준 저항을 더 포함하고, 상기 기준 노드는 상기 기준 저항에 연결되는 발진기.
  24. 제20항에 있어서,
    상기 콘트롤러는 제1 스위치, 제2 스위치, 제3 스위치, 제4 스위치, 제5 스위치 및 제6 스위치를 포함하고, 상기 콘트롤러는 상기 스위치들의 5가지 구성을 사용하여 상기 발진기의 플리커 잡음을 감소시키기 위해 복수의 상태를 통해 상기 발진기를 순환시키는 발진기.
  25. 제24항에 있어서,
    상기 제1 스위치 및 상기 제2 스위치는 위상 생성기에 의해 생성된 제1 위상에 응답하고, 상기 제3 스위치는 상기 위상 생성기에 의해 생성된 제2 위상에 응답하고, 상기 제4 스위치는 상기 위상 생성기에 의해 생성된 제3 위상에 응답하고, 상기 제5 스위치 및 상기 제6 스위치는 상기 위상 생성기에 의해 생성된 제4 위상에 응답하는 발진기.
  26. 제25항에 있어서,
    상기 위상 생성기는 상기 비교기의 출력에 의해 제어되는 발진기.
  27. 제26항에 있어서,
    상기 비교기의 출력의 상승 에지는 상기 제1 위상의 상승 에지를 트리거하고, 상기 제1 위상의 상승 에지 다음에는 상기 제2 위상의 상승 에지가 오고, 그 다음에는 상기 제3 위상의 상승 에지가 오고, 그 다음에는 상기 제4 위상의 상승 에지가 오는 발진기.
  28. 제26항에 있어서,
    상기 비교기의 출력의 하강 에지는 상기 제4 위상의 하강 에지를 트리거하고, 상기 제4 위상의 하강 에지 다음에는 상기 제3 위상의 하강 에지가 오고, 그 다음에는 상기 제2 위상의 하강 에지가 오고, 그 다음에는 상기 제1 위상의 하강 에지가 오는 발진기.
  29. 제24항에 있어서,
    상기 제1 스위치는 상기 제1 전류 소스와 상기 비교기의 제1 입력을 선택적으로 연결하고, 상기 제2 스위치는 상기 제1 커패시터를 제1 위치의 접지 및 제2 위치의 제1 전류 소스에 선택적으로 연결하고, 상기 제3 스위치는 상기 비교기의 제1 입력을 제1 위치의 기준 노드 및 제2 위치의 제1 커패시터에 선택적으로 연결하고, 상기 제4 스위치는 상기 비교기의 제2 입력을 제1 위치의 제2 전류 소스 및 제2 위치의 기준 노드에 선택적으로 연결하고, 상기 제5 스위치는 상기 제2 커패시터를 제1 위치의 제2 전류 소스 및 제2 위치의 접지에 선택적으로 연결하고, 상기 제6 스위치는 상기 기준 노드를 상기 제2 전류 소스에 선택적으로 연결하는 발진기.
  30. 제29항에 있어서,
    상기 스위치들의 제1 구성은 닫힌 상태의 상기 제1 스위치, 제1 위치의 상기 제2 스위치, 제1 위치의 상기 제3 스위치, 제1 위치의 상기 제4 스위치, 제1 위치의 상기 제5 스위치, 열린 상태의 제6 스위치를 포함하는 발진기.
  31. 제29항에 있어서,
    상기 스위치들의 제2 구성은 열린 상태의 상기 제1 스위치, 제2 위치의 상기 제2 스위치, 제1 위치의 상기 제3 스위치, 제1 위치의 상기 제4 스위치, 제1 위치의 상기 제5 스위치 및 열린 상태의 상기 제6 스위치를 포함하는 발진기.
  32. 제29항에 있어서,
    상기 스위치들의 제3 구성은 열린 상태의 제1 스위치, 제2 위치의 상기 제2 스위치, 제2 위치의 상기 제3 스위치, 제1 위치의 상기 제4 스위치, 제1 위치의 상기 제5 스위치 및 열린 상태의 상기 제6 스위치를 포함하는 발진기.
  33. 제29항에 있어서,
    상기 스위치들의 제4 구성은 열린 상태의 제1 스위치, 제2 위치의 상기 제2 스위치, 제2 위치의 상기 제3 스위치, 제2 위치의 상기 제4 스위치, 제1 위치의 상기 제5 스위치 및 열린 상태의 상기 제6 스위치를 포함하는 발진기.
  34. 제29항에 있어서,
    상기 스위치들의 제5 구성은 열린 상태의 상기 제1 스위치, 제2 위치의 상기 제2 스위치, 제2 위치의 상기 제3 스위치, 제2 위치의 상기 제4 스위치, 제2 위치의 상기 제5 스위치, 닫힌 상태의 상기 제6 스위치를 포함하는 발진기.
  35. 제20항에 있어서,
    상기 발진기는 완화 발진기인 발진기.
  36. 제20항에 있어서,
    상기 발진기는 무선 통신 장치에서 사용되는 발진기.
  37. 발진기의 플리커 잡음 상쇄를 위한 방법에 있어서,
    제1 입력 및 제2 입력을 갖는 비교기를 제1 구성, 제2 구성, 제3 구성, 제4 구성 또는 제5 구성 중 하나로 선택적으로 구성하는 단계; 및
    콘트롤러를 사용하여 상기 발진기의 컴포넌트들을 다수의 상태들을 통해 순환시키는 단계를 포함하고,
    상기 발진기의 컴포넌트들은 제1 전류 소스, 제2 전류 소스, 제1 커패시터, 제2 커패시터 및 기준 노드를 포함하고, 상기 발진기의 컴포넌트들을 다수의 상태들을 통해 순환시키는 단계는 상기 발진기가 감소된 플리커 잡음으로 발진하도록 하는 플리커 잡음 상쇄 방법.
  38. 제37항에 있어서,
    상기 콘트롤러는 제1 기간 중에 상기 제1 전류 소스를 상기 제1 커패시터에 선택적으로 연결하고, 제2 기간 중에 상기 제1 전류 소스를 상기 기준 노드에 선택적으로 연결하도록 구성되고, 상기 제1 기간 및 상기 제2 기간의 합은 상기 발진기의 발진 기간과 실질적으로 동일한 플리커 잡음 상쇄 방법.
  39. 제37항에 있어서,
    상기 콘트롤러는 제3 기간 중에 상기 제2 전류 소스를 상기 제2 커패시터에 선택적으로 연결하고, 제4 기간 중에 상기 제2 전류 소스를 상기 기준 노드에 선택적으로 연결하도록 구성되고, 상기 제3 기간 및 상기 제4 기간의 합은 상기 발진기의 발진 기간과 실질적으로 동일한 플리커 잡음 상쇄 방법.
  40. 제37항에 있어서,
    상기 발진기는 기준 저항을 더 포함하고, 상기 기준 노드는 상기 기준 저항에 연결되는 플리커 잡음 상쇄 방법.
  41. 제37항에 있어서,
    상기 콘트롤러는 제1 스위치, 제2 스위치, 제3 스위치, 제4 스위치, 제5 스위치 및 제6 스위치를 포함하고, 상기 콘트롤러는 상기 발진기의 플리커 잡음을 감소시키기 위해 5개의 구성을 사용하여 다수의 상태들을 통해 상기 발진기를 순환시키는 플리커 잡음 상쇄 방법.
  42. 제41항에 있어서,
    상기 제1 스위치 및 상기 제2 스위치는 위상 생성기에 의해 생성된 제1 위상에 응답하고, 상기 제3 스위치는 상기 위상 생성기에 의해 생성된 제2 위상에 응답하고, 상기 제4 스위치는 상기 위상 생성기에 의해 생성된 제3 위상에 응답하고, 상기 제5 스위치 및 상기 제6 스위치는 상기 위상 생성기에 의해 생성된 제4 위상에 응답하는 플리커 잡음 상쇄 방법.
  43. 제42항에 있어서,
    상기 위상 생성기는 상기 비교기의 출력에 의해 제어되는 플리커 잡음 상쇄 방법.
  44. 제43항에 있어서,
    상기 비교기의 출력의 상승 에지는 상기 제1 위상의 상승 에지를 트리거하고, 상기 제1 위상의 상승 에지 다음에는 상기 제2 위상의 상승 에지가 오고, 그 다음에는 상기 제3 위상의 상승 에지가 오고, 그 다음에는 상기 제4 위상의 상승 에지가 오는 플리커 잡음 상쇄 방법.
  45. 제43항에 있어서,
    상기 비교기의 출력의 하강 에지는 상기 제4 위상의 하강 에지를 트리거하고, 상기 제4 위상의 하강 에지 다음에는 상기 제3 위상의 하강 에지가 오고, 그 다음에는 상기 제2 위상의 하강 에지가 오고, 그 다음에는 상기 제1 위상의 하강 에지가 오는 플리커 잡음 상쇄 방법.
  46. 제41항에 있어서,
    상기 제1 스위치는 상기 제1 전류 소스와 상기 비교기의 제1 입력을 선택적으로 연결하고, 상기 제2 스위치는 상기 제1 커패시터를 제1 위치의 접지 및 제2 위치의 제1 전류 소스에 선택적으로 연결하고, 상기 제3 스위치는 상기 비교기의 제1 입력을 제1 위치의 기준 노드 및 제2 위치의 제1 커패시터에 선택적으로 연결하고, 상기 제4 스위치는 상기 비교기의 제2 입력을 제1 위치의 제2 전류 소스 및 제2 위치의 기준 노드에 선택적으로 연결하고, 상기 제5 스위치는 상기 제2 커패시터를 제1 위치의 제2 전류 소스 및 제2 위치의 접지에 선택적으로 연결하고, 상기 제6 스위치는 상기 기준 노드를 상기 제2 전류 소스에 선택적으로 연결하는 플리커 잡음 상쇄 방법.
  47. 제46항에 있어서,
    상기 스위치들의 제1 구성은 닫힌 상태의 제1 스위치, 제1 위치의 제2 스위치, 제1 위치의 제3 스위치, 제1 위치의 제4 스위치, 제1 위치의 제5 스위치 및 열린 상태의 제6 스위치를 포함하는 플리커 잡음 상쇄 방법.
  48. 제46항에 있어서,
    상기 스위치들의 제2 구성은 열린 상태의 제1 스위치, 제2 위치의 제2 스위치, 제1 위치의 제3 스위치, 제1 위치의 제4 스위치, 제1 위치의 제5 스위치 및 열린 상태의 제6 스위치를 포함하는 플리커 잡음 상쇄 방법.
  49. 제46항에 있어서,
    상기 스위치들의 제3 구성은 열린 상태의 제1 스위치, 제2 위치의 제2 스위치, 제2 위치의 제3 스위치, 제1 위치의 제4 스위치, 제1 위치의 제5 스위치 및 열린 상태의 제6 스위치를 포함하는 플리커 잡음 상쇄 방법.
  50. 제46항에 있어서,
    상기 스위치들의 제4 구성은 열린 상태의 제1 스위치, 제2 위치의 제2 스위치, 제2 위치의 제3 스위치, 제2 위치의 제4 스위치, 제1 위치의 제5 스위치 및 열린 상태의 제6 스위치를 포함하는 플리커 잡음 상쇄 방법.
  51. 제46항에 있어서,
    상기 스위치들의 제5 구성은 열린 상태의 제1 스위치, 제2 위치의 제2 스위치, 제2 위치의 제3 스위치, 제2 위치의 제4 스위치, 제2 위치의 제5 스위치 및 닫힌 상태의 제6 스위치를 포함하는 플리커 잡음 상쇄 방법.
  52. 제37항에 있어서,
    상기 발진기는 완화 발진기인 플리커 잡음 상쇄 방법.
  53. 제37항에 있어서,
    상기 발진기는 무선 통신 장치에서 사용되는 플리커 잡음 상쇄 방법.
  54. 제41항에 있어서,
    상기 발진기의 컴포넌트들을 다수의 상태들을 통해 순환시키는 단계는,
    상기 제1 전류 소스를 상기 기준 노드에 연결시키는 단계;
    상기 제2 전류 소스를 상기 제1 커패시터에 연결시키는 단계;
    상기 제1 커패시터에 걸린 전압을 상기 기준 노드에서의 전압 및 상기 오프셋 전압의 합과 비교하는 단계;
    상기 제1 커패시터에 걸린 전압이 상기 기준 노드에서의 전압 및 상기 오프셋 전압의 합보다 크기 않은 경우에는 로우 클록 신호를 출력하는 단계;
    상기 제1 커패시터에 걸린 전압이 상기 기준 노드에서의 전압 및 상기 오프셋 전압의 합보다 큰 경우에는 하이 클록 신호를 출력하는 단계;
    상기 제1 스위치를 여는 단계;
    상기 제2 스위치를 제1 위치에서 제2 위치로 이동시키는 단계;
    상기 제1 전류 소스를 상기 제2 커패시터에 연결시키는 단계;
    상기 제3 스위치를 제1 위치에서 제2 위치로 이동시키는 단계;
    상기 제4 스위치를 제1 위치에서 제2 위치로 이동시키는 단계;
    상기 제5 스위치를 제1 위치에서 제2 위치로 이동시키는 단계;
    상기 제6 스위치를 닫는 단계;
    상기 기준 노드에서의 전압을 상기 제1 커패시터에 걸린 전압 및 상기 오프셋 전압의 합과 비교하는 단계;
    상기 기준 노드에서의 전압이 상기 제1 커패시터에 걸린 전압 및 상기 오프셋 전압의 합보다 크지 않은 경우에는 하이 클록 신호를 출력하는 단계;
    상기 기준 노드에서의 전압이 상기 제1 커패시터에 걸린 전압 및 상기 오프셋 전압의 합보다 큰 경우에는 로우 클록 신호를 출력하는 단계;
    상기 제6 스위치를 여는 단계;
    상기 제5 스위치를 제2 위치에서 제1 위치로 이동시키는 단계;
    상기 제4 스위치를 제2 위치에서 제1 위치로 이동시키는 단계;
    상기 제3 스위치를 제2 위치에서 제1 위치로 이동시키는 단계;
    상기 제2 스위치를 제2 위치에서 제1 위치로 이동시키는 단계; 및
    상기 제1 스위치를 닫는 단계를 포함하는 플리커 잡음 상쇄 방법.
  55. 발진기에서의 플리커 잡음 상쇄를 위한 장치에 있어서,
    제1 입력 및 제2 입력을 갖는 비교기를 제1 구성, 제2 구성, 제3 구성, 제4 구성 및 제5 구성 중 하나로 선택적으로 구성하는 수단; 및
    콘트롤러를 사용하여 상기 발진기의 컴포넌트들을 다수의 상태들을 통해 순환시키는 수단을 포함하고,
    상기 발진기의 컴포넌트들은 제1 전류 소스, 제2 전류 소스, 제1 커패시터, 제2 커패시터 및 기준 노드를 포함하고, 상기 발진기의 컴포넌트들을 다수의 상태들을 통해 순환시키는 동작은 상기 발진기를 감소된 플리커 잡음으로 발진하도록 하는 플리커 잡음 상쇄 장치.
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