KR20120013340A - 디스플레이 - Google Patents

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KR20120013340A
KR20120013340A KR1020117025152A KR20117025152A KR20120013340A KR 20120013340 A KR20120013340 A KR 20120013340A KR 1020117025152 A KR1020117025152 A KR 1020117025152A KR 20117025152 A KR20117025152 A KR 20117025152A KR 20120013340 A KR20120013340 A KR 20120013340A
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electrode
layer
potential
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KR1020117025152A
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English (en)
Inventor
페이블 코닐로비치
제프리 토드 마벡
종석 여
Original Assignee
휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피.
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Publication date
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Abstract

표시 소자(14, 14A, 14B, 14C, 14D, 14E, 14F, 14', 14", 14'", 14"")는, (i)기판(12, 13), (ii)기판(12, 13)에 인접하여 기판의 적어도 일부분 위에 배치되는 전극(24, 24'), (iii)기판의 원위에 위치하며 전극(24, 24')의 반대 편에 위치하는 다른 전극(26), (iv)기판(12, 13) 및/또는 전극(24, 24') 또는 원위 전극(26) 상에 형성되는 유전층(16), (v)전극(24, 24')과 원위 전극(26) 사이에 배치되며, 다수의 착색제 입자(22)를 포함하는, 전기적으로 활성화가능한 매체, (vi)표시 소자(14, 14A, 14B, 14C, 14D, 14E, 14F, 14', 14", 14'", 14"")의 면적보다 작은 면적을 갖는 하나 이상의 리저버(18), (vii)적어도 일부분이 전극(24, 24')과 원위 전극(26) 사이에 배치된 게이트 전극(28, 28')을 포함한다. 표시 소자(14, 14A, 14B, 14C, 14D, 14E, 14F, 14', 14", 14'", 14"")는 전극(24, 24'), 원위 전극(26) 및/또는 게이트 전극(28, 28')에 전위가 인가될 때에 착색제 입자(22)의 면내 이동에 의해 가시 이미지를 형성한다.

Description

디스플레이{A DISPLAY}
본 발명은 일반적으로 디스플레이에 관한 것이다.
관련출원
본 출원은 2009년 3월 26일에 출원된 동시 계속 중의 미국출원 제12/411,828호의 일부 계속 출원으로서, 그 전체 내용을 본원에 참조에 의해 포함한다.
전자 페이퍼[이페이퍼(e-paper)라고도 함]는 프린트된 종이에 유사한 외양을 갖는 가시 이미지(visible image)를 생성하도록 구성된 표시 기술의 하나이다. 전기영동 디스플레이(electrophoretic display)는 이러한 이페이퍼의 하나의 예이다. 전기영동 디스플레이는 전기영동을 이용하여 하전된 입자를 외부 전계의 영향하에서 전기영동 매체로 이동시킨다. 하전된 입자는 인가된 전계의 변화에 따라 재배열되어 가시 이미지를 생성할 수 있다.
본 발명의 실시예의 특징과 장점에 대해서는 이하의 상세한 설명과 도면을 참조하면 명백하게 될 것이다. 유사한 참조 부호는 동일 또는 유사한 구성요소에 대응하지만, 완전히 일치하는 것은 아닐 수 있다. 간단히 나타내기 위해, 앞서 설명한 기능을 갖는 참조 부호 또는 요소는 다른 도면과 관련해서 설명될 수도 있다.
도 1a는 수동 어드레싱 구동 방식의 표시 소자의 매트릭스를 포함하는 디스플레이의 실시예를 개략적으로 나타낸다.
도 1b는 능동 어드레싱 구동 방식의 표시 소자의 매트릭스를 포함하는 디스플레이의 실시예를 개략적으로 나타낸다.
도 2의 (a)-(d)는 표시 소자의 실시예를 나타내는 도 1a 및 도 1b의 라인 2-2를 따라 절취한 개략적인 단면도를 나타낸다.
도 3의 (a) 및 (b)는 표시 소자의 다른 실시예를 나타내는 도 1a 및 도 1b의 라인 2-2를 따라 절취한 개략적인 단면도를 나타낸다.
도 4의 (a) 및 (b)는 선 구조를 포함하는 표시 소자의 실시예의 상면도 및 단면도를 나타낸다.
도 5의 (a) 및 (b)는 점 구조를 포함하는 표시 소자의 실시예의 상면도 및 단면도를 나타낸다.
도 6의 (a)-(f)는 도 2의 (a)에 나타낸 표시 소자의 실시예의 어드레싱 시퀀스의 여러 단계를 개략적으로 나타낸다.
도 7의 (a)-(f)는 도 2의 (c)에 나타낸 표시 소자의 실시예를 제조하는 방법의 예를 개략적으로 나타낸다.
도 8의 (a)-(e)는 본 명세서에 개시된 표시 소자의 다른 실시예를 제조하는 방법의 다른 예를 개략적으로 나타낸다.
도 9의 (a)-(e)는 본 명세서에 개시된 표시 소자의 또 다른 실시예를 제조하는 방법의 또 다른 예를 개략적으로 나타낸다.
도 10의 (a)-(f)는 본 명세서에 개시된 표시 소자의 다른 실시예를 제조하는 방법의 다른 예를 개략적으로 나타낸다.
도 11의 (a)-(f)는 본 명세서에 개시된 표시 소자의 다른 실시예를 제조하는 방법의 다른 예를 개략적으로 나타낸다.
본 발명의 디스플레이에 대한 실시예는 일반적으로 하나 이상의 표시 소자(display element)를 포함한다. 표시 소자는 (i)둘 이상의 대면하는 전극(opposed electrode), 및 (ii)이러한 대면하는 전극 사이에 배치되는 게이트 전극(gate electrode) 및 하나 이상의 리저버(reservoir)를 포함하여 구성된다. 마주보는 전극, 게이트 전극, 및 리저버는 전기에 의해 활성화되는 매체(electrically activatable medium)에 존재하는 착색제 입자(colorant particle)의 면내 이동(in-plane motion)을 가능하도록 배치된다. 이러한 면내 이동은 하나 이상의 전극에 의해 착색제 입자에 인가된 충분한 전위에 반응하여 이루어지는 것이 일반적이다. 표시 소자는 마주보는 전극 및 게이트 전극의 3단의 구조적 배치를 포함한다. 이러한 배치는 (i)계조(gray scale) 내의 이미지를 제어하는데 사용되는 서로 다른 색조(tone) 레벨을 가진 광학적 상태(optical state)의 범위를 갖는 가시 이미지의 생성이 가능하도록, (ii)이러한 광학적 상태 간의 비교적 신속한 전환이 가능하도록, 및 (iii)표시 소자 내의 동일 평면상의 전기적 라인의 교차를 실질적으로 제거할 수 있도록 하여, 디스플레이의 제조를 간단하게 하는 것이 바람직하다.
디스플레이(10, 10')의 예를 도 1a 및 도 1b에 개략적으로 나타낸다. 디스플레이(10, 10')는 기판(12)의 표면(15)상에 형성한 하나 이상의 표시 소자(14)를 포함하는 것이 일반적이다. 도 1a 및 도 1b에 나타낸 바와 같이, 디스플레이(10, 10')는 기판(12)상에 2차원 어레이로 배치된 여러 개의 표시 소자(14)를 포함한다. 이러한 표시 소자(14)는 직선으로 배치되어 실질적으로 사각형의 격자를 형성한다. 표시 소자(14)를 다른 배치로 구성하는 것도 가능하며, 그 형태는 사각형의 격자 형태, 실질적인 삼각형의 격자 형태 또는 이등변 삼각형에 한정되지 않는다.
도 1a 및 도 1b에 나타낸 바와 같이, 표시 소자(14)는 기판(12)상에 단일의 단으로 형성된다. 다른 실시예에서는, 표시 소자(14)가 기판(12) 상에 둘 이상의 단으로 적층되는 구성도 가능하다. 이러한 적층 구성을 본 명세서에서는 "다중단 적층"(multi-level stacking)이라 한다. 예를 들어, 2개 층으로 된 표시 소자(14)를 포함하는 다중단 적층은 기판(12)의 한 면에 형성된 일련의 제1 소자(14)와 기판(12)의 반대쪽에 형성된 일련의 다른 소자(14)를 포함할 수 있다. 이러한 다중단 적층 구성에 의하면, 디스플레이(10)에 의해 컬러 이미지가 생성될 수 있다.
도 1a 및 도 1b에 나타낸 바와 같이, 디스플레이(10, 10')는 기판(12)상에 행과 열로 배치된 몇 개의 개별 표시 소자(14)를 포함할 수 있다. 다른 실시예에서, 표시 소자(14)는 개별 세그먼트로서 제공될 수 있다. 어느 경우에서나, 각각의 소자(14) 또는 소자(14)의 세그먼트는 둘 이상의 전극에 의해 구동되는 것이 일반적이다. 둘 이상의 전극은, 선택 라인(SL)을 따라 위치한 전극과 데이터 라인(DL)을 따라 위치한 전극을 포함한다. 선택 라인(SL)을 따라 위치한 전극과 데이터 라인(DL)을 따라 위치한 전극은 기술적으로 표시 소자(14)의 각각에서 교차하지만, 표시 소자(14)의 구조(도 2 및 도 3과 관련해서 이하에 더 상세하게 설명함)는 전극을 서로 전기적으로 절연시킨다. 더 구체적으로 말하면, 각각의 표시 소자(14)는 전극이 수직 방향으로 3개 단으로 적층된 구조를 포함하며, 각각의 전극은 이웃하는 전극으로부터 충분히 절연되어 있다.
디스플레이(10, 10')는 수동 매트릭스 어드레싱(도 1a) 및 능동 매트릭스 어드레싱(도 1b) 등의 다양한 어드레싱 방식을 통해 구동되도록 구성될 수 있다. 도 1a에 나타낸 디스플레이(10)는 수동 어드레싱을 사용하여 가시 이미지를 형성하는 디스플레이의 예이다. 수동 어드레싱 중에는, 디스플레이 소자(14)[도면에서는 원위 전극(distal electrode)과 게이트 전극(gate electrode)의 하나의 교차점에 하나의 소자(14)만 도시되어 있지만, 원위 전극과 게이트 전극의 각각의 교차점에 표시 소자/화소(14)가 형성된 것으로 이해하여야 한다] 중의 선택된 행에, 선택 라인(SL)과 데이터 라인(DL) 사이의 전위차에 의해 정해진 광학 상태가 기입된다. 선택되지 않은 행에 있는 각각의 표시 소자(14)는, 이러한 표시 소자(14)를 포함하는 행이 선택될 때까지, 능동 구동 회로(예를 들어, 트랜지스터)가 없어도 그 상태를 유지하는 것이 일반적이다. 도면에는 각각의 전압을 Vselect와 Vunselect로 나타내고 있다. 수동 매트릭스 어드레싱은 액정 디스플레이나 전자 페이퍼 등에 사용되지만, 이에 한정되는 것은 아니다.
도 1b에 나타낸 디스플레이(10')는 능동 어드레싱을 사용하여 가시 이미지를 형성하는 디스플레이의 일례이다. 디스플레이(10')는 각각의 표시 소자(14)를, 예를 들어 트랜지스터("t") 또는 다른 스위칭 소자에 연결함으로써 능동 상태로 되고, 하나의 표시 소자(14)의 상태를 능동 상태로 유지하면서, 하나 이상의 다른 소자(14)를 어드레싱한다. 각각의 전압을 Vselect, Vunselect, V1, V2, 및 V3으로 나타내고 있다. 능동 매트릭스 어드레싱에 의하면, 수동 어드레싱 구동 방식의 디스플레이에 비해, 상대적으로 신속한 표시 리프레시 시간(display refresh time)을 얻을 수 있는데, 이는 리프레시 시간이, 적어도 부분적으로, 광학 효과(optical effect)의 속도보다는 트랜지스터("t")의 속도에 의존하기 때문이다. 능동 어드레싱 구동 방식은 비디오 디스플레이 등에 사용되지만, 이에 한정되는 것은 아니다.
디스플레이의 다른 예(도 1에는 도시되어 있지 않음)로는 직접 어드레싱 구동 방식이 있다. 직접 어드레싱 구동 방식에서는, 각각의 표시 소자가 자신의 데이터 라인에 의해 개별적으로 구동된다.
표시 소자(14)의 실시예를 도 2 및 도 3에 개략적으로 도시하고 있다. 표시 소자(14)는 도 2에서 참조부호 14A, 14B, 14C 및 14D로 구분하고 있으며, 도 3에서는 14E와 14F로 구분하고 있다. 도 2와 도 3에 나타낸 실시예에서, 표시 소자(14)는 기판(12), 절연층(16), 및 3개의 전극으로 이루어진 3단의 적층 구조체를 포함할 수 있다. 이러한 3개의 전극은, 전극(24), 원위 전극(distal electrode), 및 게이트 전극(gate electrode)이다. 도 2에 나타낸 실시예는 하나 이상의 게이트 전극(28, 28')을 포함하는 다른 구성을 갖는데, 이러한 게이트 전극(28, 28') 중의 적어도 일부가 절연층(16) 내에 배치되어 있는 구성이다. 도 3에 나타낸 실시예는 도 2에 나타낸 것과 상이하다는 것을 이해할 수 있을 것이다. 예를 들어, 게이트 전극(28)은 도 2에서는 절연층(16) 내에 배치된 것으로 도시하고 있지만, 도 3에서는 절연층(16) 상에 배치된 것으로 나타내고 있다. 다른 실시예에서, 게이트 전극(28)은 리저버(reservoir)(18) 영역을 제외하고는 연속적으로 될 수 있다. 또한, 도 2에 나타낸 실시예의 전극(24)을 도 3에 나타낸 실시예의 전극(24')과 다르게 구성되어 있다.
일실시예에서, 표시 소자(14)는 적어도 기판(12)을 포함하는 것이 일반적이다. 다른 예에서, 표시 소자(14)는 2개의 대면하는 기판(12, 13)(도 2 및 도 3의 실시예 참조)을 포함한다. 기판(12, 13)은 절연성 재료, 전도성 재료, 또는 반전도성 재료 중에서 선택할 수 있다. 일례로, 기판(12, 13)은 유리, 다양한 고분자, 및/또는 이들의 조합을 포함하는 절연성 재료 중에서 선택된다. 고분자를 사용하는 경우, 적절한 고분자의 예로는, 폴리카보네이트(PC), 폴리아릴레이트(PAR), 폴리이미드(PI), 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에스테르설폰(PES), 폴리올레핀, 및/또는 이들의 조합을 들 수 있다.
기판(12) 및/또는 기판(13)은 투명 재료 또는 불투명 재료 중에서 선택해도 된다. 이러한 기판의 재료 선택은 적어도 부분적으로 가시 이미지를 어떻게 생성할 것인지에 따라 달라질 수 있다. 예를 들어, 디스플레이(10)가 반사 특성을 사용하여 가시 이미지를 형성하는 경우, 디스플레이(10)가 기판(12, 13) 중의 어느 하나 이상의 기판을 통해 광을 통과시키지 않아도 되면, 기판(12, 13)을 불투명 재료로 해도 된다. 일례로, 디스플레이(10)가 다른 디스플레이 또는 다른 이미지의 상단 또는 그 위에 사용될 수 있는데, 이러한 경우에는 기판(12, 13)에 투명 재료를 사용한다.
일실시예에서, 기판(12)은 전도성 또는 반전도성 재료로 형성될 수 있다. 이러한 실시예에서, 표시 소자(14)는 기판(12)이 전극(24') 등의 전극으로서 작용하도록 구성될 수 있다(이에 대해서는 나중에 상세히 설명함). 이러한 구성에서, 표시 소자(14)는 별도로 전극(24')을 포함하지 않는다. 기판(12)의 적절한 전도성 재료의 예로는, 스테인리스 강이나 금속 포일 등을 들 수 있다. 기판(12)의 적절한 반전도성 재료의 예로는 실리콘 웨이퍼를 들 수 있다.
도 2를 참조하면, 표시 소자(14)는 기판(12) 상에 설치된 절연층(16)을 포함한다. 일례로, 유전층(16)은 열적 및 자외선 경화가능한 엠보싱 수지, 포토레지스트 및/또는 이들의 조합을 포함하는 광투과성 재료 중에서 선택할 수 있다.
일실시예에서, 유전층(16)은 내부에 형성되는 하나 이상의 리저버(18)를 포함한다. 일례로, 유전층(16)은 표시 소자(14)당 하나의 리저버(18)를 포함한다. 이러한 구성은, 예를 들어 단일의 컬러를 생성하는 표시 소자에 이용될 수 있다. 다른 예에서, 표시 소자(14)당 하나 이상의 리저버(18)를 유전층(16) 내에 형성해도 된다. 이러한 구성을 도 4 및 도 5에 개략적으로 나타낸다. 이미지의 광학 콘트라스트(optical contrast)를 최적화하고, 디스플레이(10)의 스위칭 속도를 높이며, 및/또는 각각의 표시 소자(14) 내의 한가지 타입 이상의 착색제 입자를 사용할 수 있도록 하기 위해, 리저버를 추가하는 것이 바람직할 수 있다. 예를 들어, 추가의 리저버(18)는 주기적 격자 구성(도 4 참조) 또는 비주기적 확률(stochastic) 구성(도 5 참조)으로 형성될 수 있다. 주기적 격자 구성은 비교적 균일한 리저버 간격을 갖기 때문에 스위칭의 균일성을 최적화할 수 있다. 한편, 비주기적 확률 구성은 랜덤한 리저버 간격을 갖기 때문에, 중첩하는 주기적 격자에 적어도 부분적으로 기인하여 생길 수 있는 간섭 패턴(interference pattern)을 피할 수 있다.
또한, 리저버(18)는 라인 구조체(도 4에도 도시되어 있음), 도트 구조체(도 5에도 도시되어 있음), 2차원 면적, 3차원 형상, 프랙탈 형상 또는 이들의 조합을 포함할 수 있다. 도 4는 디스플레이(10)에 대한 라인 구조체의 일실시예를 나타내는 상면도[도 4의 (a)]와 단면도[도 4의 (b)]이다. 도 4의 실시예는 라인의 주기적 분배를 채택하고 있다. 라인은 라인 리저버(18)를 유전층(16)에 패턴화함으로써 형성되는데, 이 유전층(16)은 기판(12)상에 형성되는 전극(24)의 위에 형성된다. 다른 실시예에서, 라인 리저버(18)는 엠보싱, 포토리소그래피, 또는 유전층(16)을 통해 리저버(18)를 형성하기 위한 다른 수단을 사용하여 유전층(16)에 패턴화될 수 있다. 원위 전극(distal electrode)(26)은 뷰잉 영역(VA: viewing area) 위에 형성된다.
도 5의 표시 소자(14)는 도트(dot)의 비주기적 분산(aperiodic distribution)을 나타낸다. 각각의 도트는 표시 소자(14)의 뷰잉 영역(VA)을 전극(24')에 연결하기 위해 유전층(16)에 패턴화되는 리저버(18)이다. 도시한 실시예에서, 전극(24)은 기판(12)상에 형성되는 블랭킷 전극(blanket electrode)이다. 원위 전극(26)은 뷰잉 영역(VA) 위에 형성된다.
리저버(18)를 원이나 선으로 도시하고 있지만, 본 실시예는 표시 소자(14)의 애퍼처(aperture), 광학 콘트라스트 및 다른 동작 요건을 만족하는 한, 이러한 리저버(18)의 형상이나 크기에 한정되지 않는다는 것을 이해하여야 한다. 리저버는 원형, 삼각형, 사각형, 직사각형, 다이아몬드형, 별모양, 원뿔형, 역피라미드형, 또는 임의의 다른 형상으로 형성할 수 있다. 마찬가지로, 리저버(18)를 모두 동일한 크기로 할 필요는 없다. 앞서 언급한 바와 같이, 리저버(18)는 주기적 또는 비주기적 확률 방식으로 크기가 변화하는 크기를 가질 수 있다. 리저버(18)는 단일의 세그먼트 또는 화소 내에서 랜덤한 크기를 가질 수도 있다. 유전층(16)은 다차원의 형상 또는 프랙탈 형상으로 패턴화될 수 있다. 이러한 패턴화에는, 원하는 도트가 비작동 상태로 되는 것을 방지하도록 유전층(16)을 패턴화하는 것을 포함한다.
표시 소자(14)의 영역에 비해 작은 도트 구조체는 0차원의 형상인 것으로 고려할 수 있다. 1차원을 갖는 라인 구조체는 1차원 형상으로 고려될 수 있는 것보다 실질적으로 더 크다. 표시 소자(14)의 영역에 비해 큰 단면적을 갖는 리저버(18)는 2차원 형상인 것으로 고려될 수 있다. 수직이 아닌 측벽과 뷰잉 영역(VA)으로 돌출하는 요소를 갖는 리저버(18)는 3차원 형상인 것으로 고려될 수 있다.
리저버(18)의 형상 및 배치 구성은 리저버(18)에 의해 점유되지 않은 유효 구경(clear aperture) 등에 영향을 미친다. 유효 구경이 높으면, 클리어 상태에서 디스플레이의 휘도가 높아진다.
일례로, 리저버(18)는 유전층(16)의 두께(T)를 통해 연장된 미리 정해진 깊이(depth)를 가지며, 디스플레이(10)에 대한 어드레싱 시퀀스 중의 하나 이상의 단계 중에 하전된 착색제 입자(22)(도 6 참조)를 수집하기 위한, 표시 소자(14) 내의 일정한 용량의 빈 공간을 제공한다. 어드레싱 시퀀스의 예에 대해서는 도 6과 관련해서 나중에 상세하게 설명할 것이다.
표시 소자(14)의 클리어 또는 투명 상태[즉, 착색제 입자가 리저버(18) 내에 밀집된 상태]와 표시 소자(14)의 어두운, 채색된, 또는 불투명한 상태[즉, 착색제 입자가 뷰잉 영역(VA) 전체에 분산되어 있는 상태] 간의 광학 콘트라스트를 최대로 하기 위해, 리저버(18)의 총 면적이 표시 소자(4)의 총 면적보다 실질적으로 작게 되어 있다. 밀집된 착색제 입자는 광을 흡수하기 때문에, 리저버(18)의 면적이 클리어 상태에서의 디스플레이(10, 10')의 휘도 특성에 영향을 미친다. 일실시예에서, 리저버(18)의 총 면적은 표시 소자(14)의 총 면적의 대략 50%보다 작다. 다른 실시예에서, 리저버(18)의 총 면적은 표시 소자(14)의 총 면적의 대략 30%에 미치지 못한다. 또 다른 실시예에서, 리저버(18)의 총 면적은 표시 소자(14)의 총 면적의 대략 20%보다 작다. 또 다른 실시예에서, 리저버(18)의 총 면적은 표시 소자(14)의 총 면적의 대략 10%보다 작다. 또 다른 실시예에서, 리저버(18)의 총 면적은 표시 소자(14)의 총 면적의 대략 1% 내지 대략 10%의 범위가 될 수 있다.
표시 소자(14)는 기판(12)의 적어도 일부분에 인접하며 그 위에 배치된 전극(24)을 더 포함한다. 도 2에 나타낸 실시예에서, 전극(24)은 리저버(18) 내에 동작가능하게 배치된다. 전극(24)에 대한 적절한 재료의 예로는, 금속(예를 들어, 금, 알루미늄, 니켈, 구리 등), 전도성 고분자[예를 들어, PEDOT(poly(3,4-에틸렌디옥옥시티오펜)) 등], 전도성 조성물(예를 들어, 카본 나노튜브 층), 및/또는 이들의 조합을 들 수 있다.
도 3을 참조하면, 표시 소자(14E, 14F)는 기판(12)의 표면(15)상에 설치된 연속하는 전극(24')을 포함한다. 이러한 실시예에서, 유전층(16)은 전극(24') 상에 설치되고, 리저버(18)는 유전층(16) 내에 형성된다. 일례로, 연속하는 전극(24')은 개별의 표시 소자(14)를 통해 연속한다. 다른 예에서, 연속하는 전극(24')은 다수의 표시 소자(14) 또는 전체 디스플레이(10, 10')에서 연속한다.
도 2a, 도 2b, 및 도 3에 나타낸 표시 소자(14)의 실시예를 다시 참조하면, 표시 소자(14)는 기판(12)으로부터 먼 쪽(원위)에 있으며 전극(24, 24')에 대해 대면하는 전극(26)을 더 포함한다. 전극(26)을 본 명세서에서 "원위 전극"(distal electrode)이라고 한다. 전극(24, 24')과 원위 전극(26) 사이에 형성되는 공간을 뷰잉 영역(viewing area)(VA)이라고 한다. 이하 상세하게 설명하는 바와 같이, 착색제 입자(22)는, 예를 들어 도 6에 나타낸 어드레싱 시퀀스 중의 하나 이상의 단계 중에, 뷰잉 영역(VA)으로 끌어 당겨진다. 일례로, 원위 전극(26)은, 예를 들어 적절한 전위가 인가된 경우, 어드레싱 시퀀스의 기입(write) 단계 중에는, 데이터 라인(DL)(도 1a 및 도 1b 참조)으로서 작용한다. 다른 예에서, 원위 전극(26)은 디스플레이(10. 10')의 뷰잉 측(VS: viewing side)에 인접해서 위치될 수 있다. 디스플레이(10, 10')는 뒤집힌 구성을 가질 수 있으며, 원위 전극(26)은 디스플레이(10, 10')의 뷰잉 측(VS)에 대면하도록 배치된다. 일례로, 전극(26)은 인듐 주석 산화물, 폴리(3,4-에틸렌이옥시티오펜), 전도성 조성물(예를 들어, 카본 나노튜브로 된 층), 및 이들의 조합 등을 포함하는 광학적으로 투명한 전도성 재료로 형성된다.
표시 소자(14)는 뷰잉 영역(VA)[전극(24, 24')과 원위 전극(26)의 사이]에 배치되며 리저버(18)와 유체 전달이 가능하도록 된, 전기에 의해 활성화되는 매체를 더 포함한다. 본 명세서에서 사용하는 용어인 "전기에 의해 활성화되는 매체"(electrically activatable medium)는 뷰잉 영역(VA) 전체와 리저버(18)를 채우는 캐리어 유체(carrier fluid)를 의미한다. 전기에 의해 활성화되는 매체는 내부에 다수의 착색제 입자(22)가 분산되어 있다. 착색제 입자(22)는, 충분한 전위 또는 전계에 응답하여, 뷰잉 영역(VA), 리저버(18) 또는 이들 모두에 있는 여러 지점으로 이동하거나 및/또는 순환하여, 어드레싱 시퀀스 중의 하나 이상의 단계 중에 원하는 가시 이미지를 생성할 수 있다. 전기에 의해 활성화되는 매체의 예로는, 전기영동 매체, 전자 잉크, 액정 등의 비등방성 매체 등을 들 수 있다. 전기에 의해 활성화되는 매체는 투명하거나, 채색되거나, 염색될 수 있다.
전기에 의해 활성화되는 매체 내에 분산된 착색제 입자(22)는, 일례로 한가지 타입(예를 들어, 동일한 컬러 또는 동일한 전하)의 입자를 포함하거나, 둘 이상의 타입(예를 들어, 두 가지 이상의 컬러 또는 전하)의 입자를 포함할 수 있다. 앞서 언급한 바와 같이, 착색제 입자(22)는, 예를 들어 두 가지의 서로 다른 타입의 착색제 입자의 혼합물을 포함할 수 있다. 이 예에서, 제1 타입의 착색제 입자(22)는 제1 컬러를 표시하고, 제2 타입의 착색제 입자(22)는 제2 컬러를 표시한다. 두 가지의 서로 다른 타입의 착색제 입자(22)의 혼합물이 투명한 매체, 착색된 매체, 또는 염색된 매체 내에 포함될 수도 있다.
표시 소자(14)의 실시예는 전극(24, 24')과 원위 전극(26) 사이에 적어도 일부분이 동작가능하게 배치된 게이트 전극(28)을 더 포함한다. 일례로, 게이트 전극(28)은 도 1에 나타낸 디스플레이(10)의 선택 라인(SL)을 따라 배치된 전극으로서 작용한다. 게이트 전극(28)은 일반적으로 리저버(18)에 들어가고 리저버로부터 빠져나오는 착색제 입자(22)의 이동을 제어하는 데에 사용된다. 게이트 전극(28)은 리저버(18)로부터 방출되어 뷰잉 영역(VA)으로 이동하는 착색제 입자(22)의 양을 제어하는 데에 사용된다. 리저버(18)로부터 방출되고 뷰잉 영역(VA)으로 이동하는 착색제 입자(22)의 양을 조절함으로써, 게이트 전극(28)은 계조 내의 다양한 색조를 포함하며, 디스플레이(10)의 뷰어에 의해 인지되는 컬러를 제어한다.
게이트 전극(28)의 여러 구성을 도 2 및 도 3에 나타낸 표시 소자(14)의 여러 실시예에서 나타내고 있다. 일반적으로, 게이트 전극(28)은 적어도 일부분이 전극(24, 24')과 원위 전극(26) 사이에 동작가능하게 배치되어 있다. 일실시예에서, 표시 소자[도 2의 (a)의 참조부호 14A로 나타낸 것]는 리저버(18)에 인접하고 그 양 측면 상에 위치한 유전층(16)의 일부분 상에 형성된 2개의 게이트 전극(28)을 포함한다. 다른 실시예에서, 표시 소자[도 2의 (b)의 참조부호 14B로 나타낸 것]는 리저버(18)에 이웃하는 유전층(16)의 일부분 상에 형성된 하나의 게이트 전극(28)을 포함한다. 또 다른 실시예에서, 표시 소자[도 2의 (c)의 참조부호 14C로 나타낸 것]는 리저버(18)에 인접하고 그 양 측면 상에 위치한 2개의 게이트 전극(28')을 포함한다. 게이트 전극(28')은 (i)리저버(18)에 인접한 유전층(16)의 일부분 상에 형성된 제1 부분과, (ii)제1 부분에 연결되고, 유전층(16)의 두께(T)를 통해 연장하는 제2 부분을 포함한다. 또 다른 실시예에서, 표시 소자[도 2의 (d)의 참조부호 14D로 나타낸 것]는 하나의 게이트 전극(28')을 포함한다. 게이트 전극(28')은 (i)리저버(18)에 인접한 유전층(16)의 일부분 상에 형성된 제1 부분과, (ii)제1 부분에 연결되고, 유전층(16)의 두께(T)를 통해 연장하는 제2 부분을 포함한다.
도 3에 나타낸 바와 같이, 다른 실시예에서, 표시 소자(14E, 14F)는 리저버(18)에 인접하고 그 양 측면 상에 위치한 유전층(16)의 일부분 상에 배치되는 2개의 게이트 전극(28)을 포함한다. 그러나, 도 2에 나타낸 게이트 전극(28, 28')의 어떤 구성이라도 도 3에 나타낸 실시예에도 적용할 수 있으며, 그 반대의 경우도 가능한 것을 이해할 수 있을 것이다.
도 3의 (b)를 참조하면, 다른 실시예에서, 표시 소자(14F)는 적어도 게이트 전극(28) 상에 배치된 패시베이션 층(passivation layer)(21)을 포함할 수 있다. 일례로, 패시베이션 층(21)은 유전성 재료로 형성된다. 이러한 재료의 예로는, 광 활성화 수지(예를 들어, SU8), 포토레지스트, 유전성 산화물(예를 들어, SiO2, HfO2), 비전도성 고분자 및/또는 이들의 조합을 들 수 있다.
도 2 및 도 3에 나타낸 표시 소자(14)의 실시예는, 서로에 대하여 z방향으로 배치된, 적어도 3개의 전극, 즉 (i)전극(24, 24'), (ii)원위 전극(26), 및 (iii)게이트 전극(28, 28')을 포함한다. 예를 들어, 표시 소자(14)에 대한 실시예의 게이트 전극(28, 28')은 z방향에서 전극(24, 24')으로부터 이격되어 위치하고 있으며, 전극(24, 24')은 z방향에서 원위 전극(26)으로부터 이격되어 위치하고 있다. 디스플레이(10)의 배향에 따라, 일례로, 전극(24, 24', 26, 28, 28')은 서로에 대하여 수직방향으로 배치될 수 있지만, 이에 한정되는 것은 아니다.
전극(24, 24'), 원위 전극(26) 및/또는 게이트 전극(28, 28')은 연속하는(continuous) 전극, 세그먼트로 구분된(segmented) 전극 또는 화소로 구분된(pixelated) 전극으로 제공될 수 있다. 적어도 부분적으로 디스플레이(10, 10')를 어떻게 어드레스 지정할 것인지에 따라, 연속하는 전극, 세그먼트로 구분된 전극 및 화소로 구분된 전극의 임의의 조합이 표시 소자(14)의 구성에 사용될 수 있다. 예를 들어, 전극들 중 2개가 연속하는 것으로 하고, 나머지 전극을 세그먼트로 구분해도 된다. 이러한 구성은 전자 스킨, 인터랙티브 표면 등의 사용에 유용하다. 예를 들어, 전극의 세그먼트가 나머지 부분으로부터 개별적으로 어드레싱되도록 패턴화된 전자 스킨 또는 인터랙티브 표면을 위해 세그먼트화(segmentation)가 사용된다. 전극 중의 하나를 세그먼트로 구분하고, 나머지를 전자 스킨 응용을 위한 블랭킷 전극으로 사용하여, 정적 패턴화 또는 세그먼트로 구분된 이미지 내의 계조 레벨을 제어할 수 있다. 다른 예에서, 디스플레이(10, 10')는 z방향에서 디스플레이(10, 10') 구조의 2개의 층상의 전극의 행과 열을 규정함으로써 화소로 구분되도록 구성할 수 있다. 나머지 전극은 연속하는(또는 블랭킷) 전극으로서 제공될 수 있다. 또한, 블랭킷 또는 연속하는 전극을 가진 행과 열 전극은 화소로 구분된 표시용으로 사용될 수 있다. 또 다른 실시예에서, 하나 이상의 전극을 능동 백플레인(active backplane)을 가진 화소 판(pixel plate)으로서 제공할 수 있고, 나머지 전극을 (i)연속하는 전극, (ii)세그먼트로 구분한 전극, 또는 (iii)능동 백플레인을 가진 화소로 구분된 전극으로 할 수 있다.
표시 소자(14)의 실시예는 가시 이미지를 생성하기 위해 디스플레이(10)를 구동시킬 때에, 전극(24, 24'), 원위 전극(26) 또는 게이트 전극(28, 28') 중의 하나 이상의 전극에 적절한 전위를 인가하도록 구성된 전기 콘택(electrical contact)을 더 포함한다. 일례로, 전기 콘택은 디스플레이(10)의 측면을 따라 위치될 수 있으며, 이 위치에서, 각 표시 소자(14)의 측면으로부터 전극(24, 24'), 원위 전극(26) 또는 게이트 전극(28, 28')에 전위 또는 전계가 인가된다. 다른 예에서, 전극(24, 24', 26, 28, 28') 중의 하나 이상의 전극의 전기 접속이 백플레인을 사용하여 이루어질 수 있다. 백플레인은, 예를 들어 디스플레이(10)를 구동시키도록 구성된 전극과 이 전극을 구동시키도록 구성된 적절한 하드웨어를 포함할 수 있다. 예를 들어, 선택 라인(SL)과 전극(24, 24')을 따라 위치한 게이트 전극(28, 28')을 백플레인의 일부로 해도 된다. 일례로, 백플레인은 전원선 등과 같은 추가의 요소를 포함할 수 있다.
디스플레이(10)가 가시 이미지를 생성하는 경우에, 가시 이미지[원하는 컬러(앞서 설명한 표시 소자(14)의 적층을 통해 달성될 수 있음)를 포함]의 설계는 하나 이상의 표시 소자(14)를 선택해서 구동시킴으로써 생성될 수 있다. 어느 표시 소자(14)를 구동시킬 것인가에 대한 선택은, 적어도 부분적으로 채택된 어드레싱 방식에 따른다. 이하에 더 상세하게 설명하는 바와 같이, 착색제 입자(22)는 채색된 이미지를 형성하기 위해 특정의 세기에서 특정의 컬러를 생성하도록 구동될 수 있다(적절한 전위 또는 전계가 존재하는 것을 전제로 함). 표시 소자(14)가 계조 내의 다양한 색조를 생성하도록 구성된 경우에, 착색제 입자(22)는 계조 내에 이미지를 형성하기 위해 특정의 세기를 만들도록 구동될 수 있다(적절한 전위 또는 전계가 존재하는 것을 전제로 함). 각각의 표시 소자(14)는 자신의 특정한 컬러 및 세기를 생성한다는 것을 이해하여야 한다. 일례로, 표시 소자(14) 중의 몇 개는 도 6과 관련해서 이하에 설명하는 어드레싱 시퀀스의 기입 단계 중에 동일한 컬러 또는 동일하거나 상이한 세기를 생성하도록 선택된다. 다른 경우로서, 동일하거나 상이한 세기에서 상이한 컬러를 생성하기 위해 표시 소자(14) 중의 몇 개가 선택된다.
표시 소자(14)는 수동 매트릭스 어드레싱 방식을 사용하여 구동될 수 있다는 것을 이해하여야 한다. 특정의 선택 라인(SL)의 전위를 적절한 전위로 변경하는 경우, 선택 라인(SL)에 연결된(즉, 해당 행에서의) 모든 표시 소자(14)가 "선택된"(selected) 것으로 볼 수 있으며, 어드레싱 시퀀스의 기입 단계 중에 구동될 수 있다. 본 명세서에서 사용되는 바와 같이, 선택된 표시 소자(14)는 생성할 이미지에 따라 표시 소자(14)의 광학적 상태를 변경함으로써 구동, 어드레싱 또는 기입될 수 있다. 표시 소자(14)의 구동은 어드레싱 방식의 기입 단계 중에 달성된다. 그 예를, 도 6과 관련해서 이하에 설명할 것이다. 구동되지 않는 표시 소자(14)는 "선택되지 않은"(unselected) 소자인 것으로 본다. 선택되지 않은 소자는 선택된 소자가 구동되는 경우에도 광학적 상태를 변경하지 않는다. 선택된 표시 소자(14)와 선택되지 않은 표시 소자(14)에 대한 광학적 상태의 변경 또는 불변에 대하여 이하에 구체적으로 설명한다.
디스플레이를 구동시키기 위한 어드레싱 시퀀스의 예를 도 6에 개략적으로 나타낸다. 어드레싱 시퀀스는 일반적으로 리셋(reset) 단계[도 6의 (a)], 기입(write) 단계[도 6의 (b)~(e)], 및 홀드(hold) 단계[도 6의 (f)]를 포함한다. 이하의 어드레싱 시퀀스에 대한 설명은, 예를 들어 도 1a에 나타낸 디스플레이(10)를 사용하는 수동 매트릭스 어드레싱 방식이다. 또한, 도 6에 나타낸 어드레싱 시퀀스의 예는, 양전위로 하전된 착색제 입자(22)를 포함하여, 도 2의 (a)에 나타낸 표시 소자(14A)의 구조의 실시예를 사용한다. 어드레싱 시퀀스는 음의 전위로 하전된 착색제 입자(22)에 대해서도 적용된다는 것을 알 수 있을 것이다. 본 명세서에서 설명하는 어떤 표시 소자 구조[예를 들어, 표시 소자(14A, 14B, 14C, 14D, 14E, 14F)]라도 도 6에 나타낸 시퀀스와 유사한 방식으로 어드레싱될 수 있다는 것을 이해하여야 한다.
도 6에 나타낸 어드레싱 방식을 설명하기 위해, 전극(24)은 기준점으로서 접지된다(즉, 0의 전위로 설정된다). 전극(24)이 접지되면, 게이트 전극(28)은 선택 라인(SL)으로 작용하고, 원위 전극(26)은 데이터 라인(DL)으로 작용할 것이다.
그러나, 게이트 전극(28) 또는 원위 전극(26)은 다른 방법에 의해서도 기준점으로 선택될 수 있다는 것을 이해하여야 한다. 따라서, 선택된 전극(24, 26, 28)은 본 명세서의 어드레싱 방식의 다양한 단계를 설명하기 위해 기준점으로서 사용될 수 있다. 다른 실시예에서, 디스플레이(10)는 전역적인 기준점이 없이도 구동될 수 있다. 이러한 경우, 전극(24, 26, 28)의 전위는 3개의 전극 중 2개의 전극의 전위 대신에 3번째 전위로 변경될 것이다.
도 6의 (a)를 참조하면, 리셋(reset) 단계 동안, 표시 소자(14)의 전기에 의해 활성화되는 매체에 적절한 전위를 인가하여, 착색제 입자(22)를 리저버(18) 내에 배치된 전극(24) 쪽으로 이동시킨다. 더 구체적으로 말하면, 전극(26)은 하전된 착색제 입자(22)를 리저버(18)로 이동시키기에 충분한[접지된 전극(24)과 비교해서] 전위로 설정된다. 또한, 게이트 전극(28)은 착색제 입자(22)가 뷰잉 영역(VA)을 통해 리저버(18) 안으로 이동될 수 있는 충분한 전위로 설정된다. 일례로, 게이트 전극(28)의 전위는 원위 전극(26)의 전위와 전극(24)의 전위 사이의 소정의 값으로 설정된다.
도 6의 (b)~(e)는 어드레싱 방식의 기입 단계 중에 표시 소자(14A)의 다양한 상태를 나타낸다. 기입 단계는, 선택된 표시 소자(14A)에 대한 기입 단계[도 6의 (b) 참조], 선택되지 않은 표시 소자(14A)에 대한 기입 단계[도 6의 (c) 참조], 선택된 표시 소자(14A)에 대한 비기입(non-write) 단계[도 6의 (d) 참조], 및 선택되지 않은 표시 소자(14A)에 대한 비기입 단계[도 6의 (e) 참조]를 포함한다.
본 명세서에서 사용되는 "비기입"(non-write)이라는 용어는 표시 소자(14A)의 광학적 상태에 변화가 없는 것을 의미한다. 일례로, 표시 소자(14A)가 기입 상태로 이미 선택되었고 이후 비기입 상태로 되면, 기입 동작 중에 확립된 표시 소자(14A)의 광학적 상태는 비기입 상태 동안에는 변경되지 않는 상태를 유지할 것이다. 다시 말해서, "비기입"이라는 말은 표시 소자가 가시 이미지를 생성하지 않는다(즉, 클리어 상태에 있다)는 것을 의미하는 것이 아니라, 화소를 변경하기에 충분한 전압이 인가되지 않은 상태라고 봐야 할 것이다.
도 6의 (b)를 참조하면, 선택된 표시 소자(14A)에 대한 기입 상태 중에, 원위 전극(26)은 리저버(18)의 내부로부터 뷰잉 영역(VA)으로 착색제 입자(22)를 빼내거나 추출해내기에 충분한[전극(24)과 비교해서] 전위로 설정된다. 이러한 원위 전극(26)의 전위는 표시 소자(14A)에 의해 표시될 광학 이미지의 원하는 계조 레벨에 대응한다. 양의 전위로 하전된 착색제 입자(22)의 경우에, 게이트 전극(28)[즉, 선택 라인(SL)]의 전위는 이전의 "선택되지 않은"(unselected) 값보다 작아져서, 착색제 입자(22)가 리저버(18)로부터 제거되어 뷰잉 영역(VA)으로 이동하도록 된다.
리저버(18)로부터 빼낸 착색제 입자(22)의 양은, 적어도 부분적으로 원위 전극(26)[즉, 데이터 라인(DL)]에 의해 매체에 인가된 전위에 따라 달라진다. 예를 들어, 양의 전위로 하전된 입자(22)의 경우, 원위 전극(26)의 전위가 낮은 값을 갖기 때문에, 더 많은 양의 착색제 입자(22)가 리저버(18)로부터 빼내질 수 있다. 일례로, 원위 전극(26)을 가장 낮은 값의 전위로 설정하여, 실질적으로 모든 착색제 입자(22)를 리저버(18)로부터 빼낼 수 있다. 이러한 원위 전극(26)의 전위를 데이터 라인(DL)의 "기입 전위"(write potential)라고도 한다.
선택된 표시 소자(14A)에 대한 기입 단계 중에, 표시 소자(14A)의 광학적 상태는 매체에 인가되는 전위에 따라 변화한다. 많은 경우, 광학적 상태의 변화는 표시 소자(14A)를 클리어 상태에서 채색된 또는 어두운 상태로 전환하는 것 및 반대로 채색된 상태에서 클리어 상태로의 전환을 포함한다.
표시 소자(14A)의 어두운 상태(dark state)는 착색제 입자(22)가 뷰잉 영역(VA) 전체에서 측면 방향으로 분산됨으로써 이루어질 수 있다. 착색제 입자(22)의 분산은 도 6의 (b)에 나타낸 바와 같이 입자의 면내 이동에 의해 이루어질 수 있다. 일례로, 착색제 입자(22)의 분산하는 면내 이동은 자연적인 확산에 의해 이루어질 수 있다. 예를 들어, 리저버(18) 바로 위에 위치한 뷰잉 영역(VA) 내의 착색제 입자(22)는 뷰잉 영역(VA)의 다른 영역보다 농도가 더 높을 수 있다. 이처럼 농도가 더 높으면, 착색제 입자(22)가 더 낮은 농도의 착색제 입자(22)가 있는 뷰잉 영역(VA) 내의 부분으로 측면 방향으로 이동할 수 있다. 이러한 이동은 적어도 부분적으로 각각의 착색제 입자(22)에 의해, 즉 입자끼리 서로에 대해 밀어내도록 하는 정전 반발력에 기인할 수 있다. 다른 실시예에서, 착색제 입자(22)의 뷰잉 영역(VA) 내에서의 분산하는 면내 이동은 전극(24)과 원위 전극(26)에 의해 매체에 인가되는 전위에 의해 이루어질 수 있다. 또 다른 실시예에서, 착색제 입자(22)의 뷰잉 영역(VA) 내에서의 분산하는 면내 이동은 어드레싱 시퀀스의 홀드(hold) 단계 동안[도 6의 (f)와 관련해서 나중에 설명함], 게이트 전극(28)에 의해 매체에 인가되는 전위에 의해 달성될 수 있다. 일부의 경우에, 착색제 입자(22)의 뷰잉 영역(VA) 전체를 분산하는 이동의 속도는 홀드 단계 동안 게이트 전극의 전위, 기입 단계 동안의 착색제 입자(22)의 자연 확산, 및 이들의 조합에 의해 제어될 수 있다.
원위 전극(26)은 다른 방식[전극(24)과 비교해서]으로, 착색제 입자(22)의 일부를 리저버(18)로부터 뷰잉 영역(VA)으로 이동시킬 수 있는 전위로 설정될 수 있으며, 표시 소자(14A)의 부분적 기입이라고 할 수 있다는 것을 이해하여야 한다. 이러한 전위는 "기입"(write) 전위와 "비기입"(non-write) 전위 사이라고 할 수 있다. 리저버(18)로부터 착색제 입자(22)의 일부의 추출[실질적으로 착색제 입자(22) 모두를 추출하는 것과는 다름]에 의해, 디스플레이(10)에 의해 나타나는 컬러 심도 및/또는 색조가 결정된다. 리저버(18)로부터 추출되는 착색제 입자(22)의 양은, 적어도 부분적으로 원위 전극(26) 또는 게이트 전극(28) 중 하나 이상의 전극으로부터 매체에 인가되는 전위에 의해 달라질 수 있다. 매체에 인가되는 전위의 크기 및/또는 기간을 제어함으로써, 착색제 입자(22)의 상이한 계조 레벨이 표시되고 제어될 수 있다. 뷰잉 영역(VA)으로 이동되지 않은 착색제 입자(22)는 게이트 전극(28)의 선택되지 않은 높은 전위에 의해 전극(24)에 근접한 리저버(18) 내부에 유지된다. 일례로, 계조 제어는 게이트 전극(28)과 전극(24) 사이에 상대적으로 작은 전위 차를 생성함으로써 달성될 수 있다. 반복해서 설명하면, 원위 전극(26)의 전위가 0으로 설정된 경우, 착색제 입자(22)에 반발력이 생겨서, 이들이 리저버(18) 내부에 유지된다. 그러나, 원위 전극(26)의 충분히 낮은 전위는 착색제 입자에 상대적으로 강한 인력을 만들어서, 게이트 전극(28)에 의해 생긴 반발력을 극복한다. 원위 전극(26)의 전위를 조절함으로써, 전체 인력의 크기를 제어할 수 있다. 일례로, 유지하고자 하는 반발력의 세기는 리저버(18)의 측면 방향의 치수를 가로질러 변화한다. 그 결과, 원위 전극(26)으로부터의 인력은 리저버(18)의 중심에서의 유지력을 극복할 것이고, 이러한 힘은 리저버(18)의 외주 부근에서 여전히 더 작다. 리저버(18)의 중심에서의 착색제 입자는 뷰잉 영역(VA) 안으로 추출되고, 리저버(18)의 외주에 근접한 착색제 입자는 리저버(18) 내에 유지될 것이다. 원위 전극(26)에 의해 가해지는 인력이 클수록, 리저버(18)로부터 추출되는 착색제 입자(22)가 더 많아진다. 따라서, 표시 소자(14)의 계조 레벨은 원위 전극(26)의 전위를 조절함으로써 제어될 수 있다.
원위 전극(26)에 의해 매체에 인가되는 전위가 전극(24)에 비해 높은 경우, 양전위로 하전된 착색제 입자(22)는 리저버(18)로부터 전혀 이동하지 않는다. 이러한 경우에, 표시 소자(14A)는 광학적으로 클리어한 또는 투명한 상태를 유지한다. 이것은 도 6의 (d)에 나타내며, 어드레싱 방식은 선택된 표시 소자(14A)에 대한 비기입 상태를 포함한다.
디스플레이(10)가 수동 어드레싱 방식에 의해 구동되는 경우에, 하나의 행을 제외한 모든 행이 선택되지 않는 것으로 되며, 하나의 행만이 임의의 소정의 시점에서 선택된다. 다른 실시예에서는, 다수의 행이 동시에 선택될 수 있다. 선택되지 않은 전압에 대한 조건에 의해 선택되지 않은 표시 소자(14) 모두가 변경되지 않은 상태를 유지하고, 선택되지 않은 소자(14)가 기입될 예정인지 이미 기입되었는지 여부에 관계없이, 선택된 소자(14)는 기입된다.
도 6의 (c) 및 (e)는 선택되지 않은 표시 소자(14A)에 대한 기입 상태 및 비기입 상태를 각각 나타낸다. 도 6의 (c)를 참조하면, 원위 전극(26)에 의해 매체에 전위가 인가되며[데이터 라인(DL)], 인가된 전위에 의해, 표시 소자(14A)가 선택된 경우[도 6의 (b)에 도시하고 있으며, 앞서 설명하였음], 리저버(18)로부터 뷰잉 영역(VA)으로 착색제 입자(22)가 추출되거나 이동된다. 그러나, 선택되지 않은 표시 소자(14A)의 경우, 게이트 전극(28)의 전위는, 원위 전극(26)에 의해 인가된 전위에 의해 착색제 입자(22)가 뷰잉 영역(VA)으로 추출되는 것을 방지하기에 충분히 높도록 설정된다. 다시 말해서, 원위 전극(26)에 인가되는 전위는 착색제 입자(22)를 뷰잉 영역(VA)으로 이동시키기에 충분하지 않다. 따라서, 선택되지 않은 표시 소자(14A)의 광학적 상태는 기입 상태 동안에는 변경되지 않은 상태를 유지한다.
선택되지 않은 표시 소자(14A)에 대한 비기입 단계 중에[도 6의 (e) 참조], 원위 전극(26)은 착색제 입자(22)를 뷰잉 영역(VA)으로 이동시키기에 충분하지 않은 전위로 설정된다. 도 6의 (c)에 나타낸 상태와 유사하게, 선택되지 않은 표시 소자(14A)의 광학적 상태는 비기입 상태 동안에는 변경되지 않은 상태를 유지한다.
도 6의 (f)를 참조하면, 홀드 단계 동안, 디스플레이(10)를 구동시키는 방법은 게이트 전극(28)의 전위를, 리저버(18)와 뷰잉 영역(VA) 사이에서 착색제 입자(22)의 전사를 실질적으로 차단하기에 충분한 값으로 설정하는 과정을 포함한다. 이러한 차단은 원위 전극(26)의 전위에 관계없이 이루어질 수 있다. 양의 전위로 하전된 착색제 입자가 사용되는 경우, 게이트 전극(28)의 전위는 (i)전극(24)의 전위에 대하여, 착색제 입자(22)가 리저버(18)로부터 뷰잉 영역(VA)으로 이동 또는 전달되는 것을 방지하기에 충분히 높은 전위, 및 (ii)원위 전극(26)의 전위에 대하여, 뷰잉 영역(VA)에 있는 착색제 입자(22)가 리저버(18)로 이동하거나 전달되는 것을 방지하기에 충분히 높은 전위로 설정된다.
상기 설명한 바와 같이, 착색제 입자(22)가 뷰잉 영역(VA)으로 분산되는 것을 다시 보면, 홀드 단계 중에, 게이트 전극(28)은 원위 전극(26)보다 높은 전위로 설정되기 때문에, 이 전위에 의해 리저버(18)와 뷰잉 영역(VA) 사이에서 착색제 입자(22)가 교환되는 것이 방지된다. 그 결과, 반발력이 생겨서, 착색제 입자(22)를 게이트 전극(28)으로부터 멀어지도록 해서 뷰잉 영역(VA) 쪽으로 이동시킴으로써, 착색제 입자(22)가 분산되도록 한다.
도 6과 관련해서 앞서 설명한 어드레싱 시퀀스는 양전위로 하전된 착색제 입자(22) 및 음전위로 하전된 착색제 입자(22)의 혼합물을 갖는 표시 소자(14)를 구동시키는 데에 사용될 수 있다. 일례로, 양전위 및 음전위로 하전된 착색제 입자는 상이한 컬러(예를 들어, 양전위로 하전된 입자는 검은색이고, 음전위로 하전된 입자는 마젠타색)를 갖는다. 표시 소자(14)는, 예를 들어 검은색 입자가 하나의 리저버에 수집되고 마젠타색 입자가 다른 리저버에 수집되도록(어드레싱 시퀀스 중의 리셋 단계 동안에서와 같이) 구성될 수 있다. 각각의 리저버에 입자를 수집하는 것은, 상이한 전극[예를 들어, 전극(24, 24')]을 사용하고 각각의 입자에 대해 전극에 상이한 전위를 인가함으로써 달성될 수 있다. 이 예에서, 기입 단계 동안, 검은색 입자는 상기 설명한 시퀀스를 통해 뷰잉 영역 안으로 끌려 들어갈 수 있으며, 마젠타색의 입자는 자신들의 리저버 내에 각각의 게이트 전극을 사용하여 유지된다. 이후, 마젠타색 입자는 상기 설명한 시퀀스를 사용하여 뷰잉 영역(VA) 안으로 끌려 들어갈 수 있다. 검은색 입자는 자신들 각각의 게이트 전극을 사용하여 자신들의 리저버 내에 유지된다.
도 6과 관련해서 앞서 설명한 어드레싱 시퀀스는 능동 구동 방식의 디스플레이[예를 들어, 디스플레이(10')]를 몇 가지 변형 예를 들어 설명하는 데에 사용될 수 있다. 예를 들어, 데이터를 선택된 행에 기입하기 위한 시간은, 착색제 입자(22)를 이동 및/또는 순환시키기 위한 시간이 아닌, 디스플레이(10') 내의 능동 소자[예를 들어, 트랜지스터(t)]를 하전시키기 위한 시간과 거의 동일하다. 또한, 기입 단계는 데이터를 모든 능동 소자에 기입하고, 모든 표시 소자(14)에 대한 광학적 상태를 실질적으로 병렬로 변경하는 과정을 포함할 수 있다. 리셋 단계와 홀드 단계는 수동 구동 방식의 디스플레이에 대하여 앞서 설명한 것과 실질적으로 동일하게 유지될 것이다.
본 발명의 실시예는 디스플레이(10, 10')를 구동시키는 데에 적합한 회로를 포함한다. 이 회로는 소프트웨어, 하드웨어, 펌웨어 및/또는 이들의 조합을 포함하지만(그 예에 대해서는, 도 1a 및 도 1b를 참조), 이에 한정되는 것은 아니다.
디스플레이(10)를 제조하는 방법의 여러 실시예를 도 7, 도 8, 도 9, 도 10 및 도 11에 개략적으로 나타낸다. 도 7에 나타낸 방법의 실시예는 도 2의 (c)에 나타낸 실시예에 따라, 표시 소자(14C)를 포함하는 디스플레이(10)를 형성하기 위한 것이며, 도 8 내지 도 11에 나타낸 실시예는, 도 2의 (a)에 나타낸 실시예에 따라, 표시 소자(14A)를 포함하는 디스플레이(10)를 형성하기 위한 것이다. 이러한 제조 방법의 실시예는 표시 소자(14A, 14B, 14C, 14D, 14E, 14F)의 실시예를 제조하기 위해 적절하게 필요에 따라 변경할 수 있다는 것을 이해하여야 한다.
도 7을 참조하면, 표시 소자(14)를 제조하는 방법의 실시예는 전도층(C1) 상에 유전층(16)을 형성하는 단계를 포함하며, 전도층은 하부의 기판(12)상에 형성된다[도 7의 (a) 참조]. 임의의 적절한 형성 방법을 사용하여, 전도층(C1)을 기판(12)상에 형성할 수 있으며, 유전층(16)을 전도층(C1) 상에 형성될 수 있다. 형성 방법의 예로는, 스퍼터링, 증발, 스핀 코팅, 닥터 블레이딩(doctor blading), 그라이버 코팅, 슬롯-다이 코팅, 딥 코팅 및/또는 이들의 조합을 들 수 있다.
형성된 유전층(16) 상에, 도 7의 (b)에 나타낸 바와 같이, 패턴을 엠보싱(emboss)할 수 있으며, 이 부위에서 유전층(16)의 적어도 일부분이 제거되고, 부분(PDL , 1)을 남긴다. 이 패턴은 일반적으로 표시 소자(14) 구조 중에서 나중에는 형성할 부분을 규정한다. 이러한 부분의 예로는, 리저버(18)[도 7의 (e)에 나타낸 단계에서 형성됨], 게이트 전극(28)을 형성하기 위한 영역[도 7의 (d)에 나타낸 단계에서 형성됨] 등을 포함한다.
유전층(16)과 전도층(C1)의 일부를 제거한 후, 도 7의 (c)에 나타낸 패턴을 남긴다. 이 패턴에는 제거된 부분(PC1)이 포함된다. 여러 층들을 제거하는 것은, 예를 들어 에칭 공정에 의해 효과적으로 이루어질 수 있다. 에칭은, 예를 들어 건식 에칭이나 등방성 습식 에칭 등과 같은 임의의 적절한 에칭 방법에 의해 이루어질 수 있다. 어떤 경우에는, 전도층(C1)이 에칭을 행하는 동안 유전층(16)의 해당 부분을 제거하기 위한 에칭 중단부(etch stop)로서 사용될 수도 있다.
도 7의 (d)를 참조하면, 디스플레이(10)를 제조하는 방법은 전도층(C1)의 노출된 부분의 위쪽으로 전도층(C1)을 형성하는 단계를 포함한다. 전도층(C1)의 형성은 전자 도금 공정을 사용하여 전도층을 성장시킴으로써 달성될 수 있다.
이후, 유전층(16)의 하나 이상의 다른 부분(PDL ,2)을 제거하여, 전도체 재료로 된 제1 층(C1)의 일부분(PCM ,1)을 노출시킨다[도 7의 (e) 참조]. 유전층(16)의 하나 이상의 다른 부분의 제거는 에칭 공정에 의해 달성될 수 있다. 하나 이상의 다른 부분(PDL ,2)을 제거하여 리저버(18)를 형성한다[도 7의 (e) 참조]. 도 2에 나타낸 표시 소자(14)의 실시예의 형성에 대하여, 전도체 재료로 된 제1 층(C1)상에 전도체 재료로 된 제2 층(C2)을 형성한다[도 7의 (f) 참조]. 이러한 형성은, 예를 들어 전자 도금에 의해 달성될 수 있다. 전도체 재료로 된 제2 층(C2)은 (i)리저버(18) 내에 배치된 전극(24) 또는 (ii)게이트 전극(28)의 적어도 다른 부분 중의 하나 이상을 형성한다. 실시예는 연속하는 전극[예를 들어, 도 3에 나타낸 전극(24')]을 포함하는 도 2에 나타낸 표시 소자(14)와 유사하며, 전도성 재료로 된 제2 층(C2)은, 리저버(18) 내에 배치된 전극이 아니라, 게이트 전극(28)의 적어도 다른 부분을 형성하는 데에 사용될 수 있다.
도 7과 관련해서 앞서 설명한 디스플레이(10)를 제조하는 방법의 실시예는 도 2 및 도 3과 관련해서 앞서 설명한 표시 소자(14)에 대한 실시예와, 도면에는 명시적으로 도시하고 있지 않은 다른 유사한 구성을 형성하는 데에 사용될 수 있다. 표시 소자(14)의 구조의 다양한 변경을 가능하게 하도록 방법을 조정할 수 있다. 예를 들어, 표시 소자가 하나의 게이트 전극[예를 들어, 도 2의 (b)에 나타낸 표시 소자(14B)의 실시예]을 포함한다면, 유전층(16) 상에 엠보싱된 패턴은 유전층(16) 상의 원하는 부분이 하나의 게이트 전극(2개의 게이트 전극이 아님)을 형성하도록 도 7의 (c)에 나타낸 제거 단계 중에 제거되도록 조정될 수 있다.
디스플레이(10)를 제조하는 다른 실시예를 도 8, 도 9, 도 10 및 도 11에 개략적으로 나타낸다. 이들 실시예에 의하면, 디스플레이(10)를 제조하는 방법은, 하나 이상의 패터닝 단계를 제거하여, 재료 제거 단계의 수를 감소시킴으로써 크게 단순화된다. 예를 들어, 이것은 기판(12) 재료를 사용하여 달성될 수 있으며, 이 기판(12) 재료 위에는 하나 이상의 재료 층이 미리 침적(pre-deposited)되어 있다. 이러한 공정은 도 8 및 도 9에 개략적으로 도시되어 있으며, 미리 침적한 재료 층을 이후 본 명세서에서 "L"이라고 한다.
도 8에 도시한 디스플레이(10)를 제조하는 실시예를 참조하면, 본 방법은 기판(12) 상에 재료 스택(material stack)(S)을 형성하는 단계[도 8의 (a) 참조]를 포함한다. 기판(12)은 미리 침적된 도전체 재료 층(LCON)을 포함한다. 재료 스택(S)은 전도체 재료(C1)로 된 다른 층상에 형성된 엠보싱 수지(R)를 포함한다. 전도체 재료(C1)로 된 다른 층은 유전성 재료로 된 층(16)상에 형성된다. 일례로, 전도체 층(C1)의 두께는 대략 20nm 내지 대략 5㎛이며, 전도체 재료 층(LCON)의 두께는 대략 20nm 내지 대략 5㎛이고, 유전층(16)의 두께는 대략 1㎛ 내지 대략 100㎛이며, 수지 층(R)의 두께는 대략 1㎛ 내지 대략 100㎛이다.
도 8의 (b)에 나타낸 바와 같이, 재료 스택(S)의 수지(R)의 유전층(16) 상에 패턴이 엠보싱된다. 이 패턴은 나중에 형성할 표시 소자(14) 구조의 일부[예를 들어, 리저버(18), 게이트 전극(28)]를 개략적으로 규정한다. 수지(R)는, 예를 들어 수지 층(R)의 시한 에칭(timed etching)에 의해 세정된다. 세정 이후에, 재료 스택(S)의 적어도 일부분[수지 층(R), 전도체 층(C1) 및 유전층(16)을 포함]을 제거(하나 이상의 중간 단계를 이용하여)함으로써, 스택(S) 내에 갭(G)을 형성한다. 갭(G)은 전도체 층(LCON)의 일부분(PL1)을 노출시킨다. 스택의 제거는 에칭 공정(예를 들어, ITO 에칭, 스페이서 에칭 및/또는 이들의 조합) 및/또는 임의의 다른 적절한 제거 수단 및/또는 공정에 의해 달성될 수 있다.
도 8의 (c)에 나타낸 바와 같이, 다른 전도체 층(C2)이 갭(G) 내에 형성되며, 전도체 층(C2)은 전극(24)을 형성한다. 이러한 형성은, 예를 들어 전도체 층(C2)을 더 얇은 전도체 층(LCON)으로 전기도금함으로써 달성될 수 있다. 일례로, 전기 도금은 형성된 전도체 층(C2)이 목표로 하는 두께로 형성되도록 행해질 수 있다. 일례로, 전도체 층(C2)의 목표로 하는 두께는 대략 20nm 내지 대략 20 미크론의 범위를 갖는다. 적절한 전도체 층(C2)의 예로는, 니켈, 구리, 금, 팔라듐 등과 이들의 조합을 들 수 있다.
갭(G) 내에 전도체 층(C2)을 형성한 후에, 본 방법은 새롭게 형성한 전도체 층(C2)을 둘러싸는 재료 스택(S)의 일부분을 제거하는 단계를 더 포함한다[도 8의 (d) 참조]. 재료 스택(S)의 일부분을 제거함으로써, 리저버(18)를 형성하고, 하부의 얇은 전도체(LCON)의 일부분(PL2)을 노출시킨다. 전도체 층(LCON)의 노출된 부분은 에칭에 의해 제거될 수 있으며, 이에 의해 전도체 층(C2)을 전도체 층(LCON)의 나머지 부분으로부터 전기적으로 절연시킨다. 이후, 수지 층(R)과 전도체 층(C2)의 일부분을 제거함으로써, 전도체 층(C1)의 남은 부분으로부터 게이트 전극(28)을 형성한다. 수지 층(R)과 전도체 층(C2)의 일부분의 제거는 등방성 에칭 공정에 의해 달성될 수 있다. 그 결과로서 만들어진 표시 소자(14')의 구조체를 도 8의 (e)에 나타낸다.
디스플레이(10)를 제조하는 방법의 또 다른 실시예를 도 9에 나타낸다. 본 실시예에서, 기판(12)은 무전해 촉매 재료로 된 층(LCAT)으로 실질적으로 균일하게 미리 코팅된다[도 9의 (a) 참조]. 일례로, 촉매 층(LCAT)은 불연속의 층이며, 내부에 형성된 다수의 작은 섬(island)을 포함한다. 이 작은 섬의 크기는 나중에 형성될 전극(24)의 목표 폭보다 실질적으로 더 작다. 섬은 층(LCAT)을 기판(12)상에 침적(deposition)할 때에 형성되거나, 층(LCAT)을 기판(12)상에 침적한 이후의 처리 공정을 통해 형성될 수 있다. 층(LCAT)에 대한 적절한 촉매 재료로는 금, 팔라듐, 및 이들의 화합물을 예로 들 수 있다. 또한, 촉매 층(LCAT)은 얇은 층이며, 층(LCAT)은 실질적으로 투명한 것으로 볼 수 있다. 일실시예에서, 층(LCAT)의 두께는 대략 0.1mm 내지 대략 50nm 사이의 범위가 될 수 있다.
도 9의 (a)에 나타낸 바와 같이, 재료 스택(S)은 촉매 층(LCAT)으로 코팅된 기판(12)상에 형성된다. 재료 스택(S)은 전도체 재료(C1)로 된 층상에 형성된 엠보싱 수지(R)를 포함하며, 전도체 재료로 된 층(C1)은 유전성 재료로 된 층(16)상에 형성된다.
도 9의 (b)에 나타낸 바와 같이, 재료 스택(S)의 수지(R)의 유전층(16) 상에 패턴이 엠보싱되고, 이 패턴은 나중에 형성될 표시 소자(14) 구조체의 일부[예를 들어, 리저버(18), 게이트 전극(28) 등]를 개략적으로 형성한다. 세정 이후에, 재료 스택(S)의 적어도 일부분[수지 층(R), 다른 전도체 층(C1), 유전층(16)을 포함]을 제거해서, 도 9의 (c)에 나타낸 바와 같이, 스택(S) 내에 갭(G)을 형성한다. 갭(G)은 나중에는 리저버(18)를 형성한다. 이러한 제거는 에칭 공정(예를 들어, ITO 에칭, 스페이서 에칭 및/또는 이들의 조합) 및/또는 임의의 다른 적절한 제거 수단 및/또는 공정에 의해 달성될 수 있다.
도 9의 (d)에 나타낸 바와 같이, 다른 전도체 층(C2)이 갭(G) 내에 형성되고, 이 전도체 층(C2)은 전극(24)을 형성한다. 전도체 층의 형성은, 예를 들어 전도체 층(C2)을 촉매 층(LCAT)에 전기도금함으로써 이루어질 수 있다. 일례로, 전기도금은 형성된 전도체 층(C2)이, 도 8의 층(C2)의 목표로 하는 두께와 유사한, 목표로 하는 두께로 형성되도록 행해질 수 있다.
갭(G) 내에 전도체 층(C2)을 형성한 후에, 수지 층(R)과 전도체 층(C1)의 일부를 제거하여, 도 9의 (e)에 나타낸 바와 같이, 전도체 층(C1)의 남은 부분으로부터 게이트 전극(28)을 형성한다. 수지 층(R)과 전도체 층(C1)의 일부의 제거는 등방성 에칭 공정에 의해 행해질 수 있다. 그 결과로서의 표시 소자(14")의 구조체를 도 9의 (e)에 나타낸다.
필요에 따라, 도 9의 (a)에 있는 수지(R)와 전도체 층(C1) 사이에 패시베이션 층(21)을 포함할 수 있다는 것을 이해할 수 있을 것이다. 패시베이션 층(21)은 도 9의 (d)와 도 9의 (e) 사이에서 제거(예를 들어, 에칭에 의해)될 때까지 유지될 것이다.
디스플레이(10)를 제조하는 방법의 또 다른 실시예를 도 10에 나타낸다. 본 실시예에서, 재료 스택(S)을 코팅되지 않은 기판(12) 상에 형성한다[도 10의 (a) 참조]. 재료 스택(S)은 엠보싱 수지 층(R), 전도체 층(C1), 및 유전층(16)을 포함한다.
도 10의 (b)에 나타낸 바와 같이, 재료 스택(S)의 수지(R)의 유전층(16) 상에 패턴이 엠보싱되고, 이 패턴은 나중에 형성될 표시 소자(14) 구조체의 일부[예를 들어, 리저버(18), 게이트 전극(28) 등]를 개략적으로 형성한다. 세정 이후에, 재료 스택(S)의 적어도 일부분[수지 층(R), 다른 전도체 층(C1), 유전층(16)을 포함]과 기판(12)의 일부분을 제거해서, 기판(12)의 내부와 스택(S) 내에 갭(G)을 형성한다. 갭(G)은 나중에는 리저버(18)를 형성한다. 이러한 제거는 에칭 공정(예를 들어, ITO 에칭, 스페이서 에칭 및/또는 이들의 조합) 및/또는 임의의 다른 적절한 제거 수단 및/또는 공정에 의해 달성될 수 있다.
도 10의 (c)에 나타낸 바와 같이, 재료 스택(S)의 위와 갭(G) 내에 다른 층(L)을 형성한다. 일례로, 이 층(L)은 다른 전도체 층이다. 다른 예에서, 이 층(L)은 촉매 재료 층이다. 층(L)의 형성은, 스퍼터링 등과 같은 방향성 침착 방법에 의해 행해질 수 있다. 다른 예에서, 수지 층(R)과 노출된 기판(12) 상에 형성되는 층(L)의 일부분(PL3)은, 갭(G) 내부의 재료 스택(S)의 측면 상에 형성되는 층(L)의 일부분(PL4)보다 더 두껍다. 수지 층(R)상에 형성된 층(L)의 일부분(PL4)과 갭 내에 형성된 층(L)의 일부분(PL4) 간의 전기적 연결을 차단하기 위해, 재료 스택(S)의 측면 상에 형성된 층(L)의 일부분(PL3)을, 예를 들어 에칭이나 그외 다른 적절한 제거 공정에 의해 제거한다[도 10의 (d) 참조].
층(L)이 전도체 재료 층인 경우, 갭(G) 내부에 형성된 층(L)의 일부분(PL4)은, 동일한 전도체 재료(예를 들어, 니켈, 구리, 금, 팔라듐 등과 이들의 조합 등을 포함)로, 대략 20m 내지 대략 20 미크론 사이의 범위를 갖는 목표 두께까지 전기도금함으로써, 전극(24)을 형성한다[도 10의 (e) 참조]. 층(L)이 촉매 재료 층인 경우에는, 본 방법은 층(L) 상에 전도체 재료로 된 층을 형성하는 단계를 포함한다(도면에는 도시되어 있지 않음). 촉매 재료 층을 목표로 하는 두께까지 전도체 재료로 도금하여 전극(24)을 형성한다.
전극(24)을 형성한 후에, 본 방법은 수지 층(R)상에 형성된 층(L)의 일부분(PL3)과, 재료 스택(S)의 일부분을 제거하는 단계를 더 포함한다[도 10의 (f) 참조]. 이후, 수지 층(R)과 전도체 층(C1)의 일부분을 제거하여, 전도체 층(C1)의 남은 부분으로부터 게이트 전극(28)을 형성한다. 수지 층(R)과 전도체 층(C1)의 일부분을 제거하는 것은, 등방성 에칭 공정에 의해 행해질 수 있다. 그 결과로서의 표시 소자(14'")의 구조체를 도 10의 (f)에 나타낸다.
디스플레이(10)를 제조하는 실시예[본 실시예는 연속하는 전극(24)과 게이트 전극(28) 상의 패시베이션 층을 포함]를 도 11에 나타낸다. 본 방법은 기판(12)상에 재료 스택(S)을 형성하는 단계를 포함한다[도 11의 (a) 참조]. 기판(12)은 전도체 재료(LCON)의 미리 침적된 층을 포함한다. 재료 스택(S)은 패시베이션 층(21)상에 형성된 엠보싱 수지(R)를 포함한다. 패시베이션 층은 전도성 재료로 된 다른 층(C1)상에 형성되며, 전도성 재료로 된 층(C1)은 유전 재료로 된 층(16)상에 형성된다. 일례로, 전도체 층(C1)의 두께는 대략 20nm 내지 대략 5㎛의 범위를 가지며, 전도체 재료 층(LCON)의 두께는 대략 20nm 내지 대략 5㎛의 범위를 가지며, 유전층(16)의 두께는 대략 1㎛ 내지 대략 100㎛의 범위를 가지며, 패시베이션 층(21)의 두께는 대략 10nm 내지 대략 10㎛의 범위를 가지며, 수지 층(R)의 두께는 대략 1㎛ 내지 대략 100㎛의 범위를 갖는다.
도 11의 (b)에 나타낸 바와 같이, 재료 스택(S)의 수지 층(R)에 패턴이 엠보싱되고, 이 패턴은 나중에 형성할 표시 소자(14)의 구조체[예를 들어, 리저버(18), 게이트 전극(28) 등]의 일부를 대략적으로 형성한다. 수지 층(R)은, 시한 에칭 등에 의해 세정된다. 세정 이후에, 재료 스택(S)의 적어도 일부분[수지 층(R), 패시베이션 층(21), 전도체 층(C1), 및 유전층(16)을 포함]을 제거(하나 이상의 중간 단계에 의해)하여, 도 11의 (c)에 나타낸 바와 같이, 스택(S) 내에 갭을 형성한다. 갭(G)은 전도체 층(LCON)을 노출시키고, 연속하는 전극(24)이 된다. 재료 스택의 적어도 일부분의 제거는, 에칭 공정(예를 들어, ITO 에칭, 스페이서 에칭 및/또는 이들의 조합) 및/또는 임의의 다른 적절한 제거 수단 및/또는 공정에 의해 행해질 수 있다.
도 11의 (d)에 나타낸 바와 같이, 본 방법은 수지 층(R)의 일부분을 제거하는 단계를 더 포함한다. 수지 층(R)의 일부분의 제거는 하부의 패시베이션 층(21)의 일부분을 노출시킨다. 도 11의 (e)에 나타낸 바와 같이, 필요하다면, 수지 층(R)의 일부부과 패시베이션 층(21)의 일부분을 제거하여, 하부의 전도체 층(C1)을 노출시켜도 된다. 결국, 도 11의 (f)에 나타낸 바와 같이, 수지 층(R)의 남은 부분과 전도체 층(C1)의 일부를 제거하여, 전도체 층(C1)의 남은 부분으로부터 게이트 전극(28)을 형성할 수 있다. 게이트 전극(28) 위에는 패시베이션 층(21)이 형성된다. 수지 층(R)과 전도체 층(C1)의 일부의 제거는, 예를 들어 등방성 에칭 공정에 의해 행해질 수 있다. 그 결과로서의 표시 소자(14"")의 구조체를 도 11의 (f)에 나타낸다.
본 발명의 여러 실시예에 대하여 구체적으로 설명하였지만, 본 기술분야의 당업자라면, 개시된 실시예를 변경하여 실시하는 것이 가능할 것이다. 따라서, 이상의 설명은 예시에 불과하며 본 발명을 제한하기 위한 것이 아니다.

Claims (16)

  1. 하나 이상의 표시 소자(14, 14A, 14B, 14C, 14D, 14E, 14F, 14', 14", 14'", 14"")를 포함하는 디스플레이(10, 10')로서,
    상기 표시 소자는,
    기판(12, 13);
    상기 기판(12, 13)에 인접하여 상기 기판의 적어도 일부분 위에 배치되는 전극(24, 24')과, 상기 기판(12, 13)의 원위에 위치하고 상기 전극(24, 24')에 대면하는 다른 전극(26);
    (i)상기 하나 이상의 전극(24, 24')이나 원위 전극(distal electrode)(26), 또는 (ii)상기 기판(12, 13) 중의 하나의 위에 형성된 유전층(dielectric layer)(16);
    상기 전극(24, 24')과 상기 원위 전극(26) 사이에 배치되며, 다수의 착색제 입자(22)를 포함하는, 전기적으로 활성화가능한 매체(electrically activatable medium);
    상기 유전층(16) 내에 형성된 하나 이상의 리저버(reservoir)(18); 및
    적어도 일부분이 상기 전극(24, 24')과 상기 원위 전극(26) 사이에 동작가능하게 배치된 게이트 전극(gate electrode)(28, 28')
    을 포함하며,
    상기 하나 이상의 표시 소자(14, 14A, 14B, 14C, 14D, 14E, 14F, 14', 14", 14'", 14"")는, 상기 전극(24, 24'), 상기 원위 전극(26) 또는 상기 게이트 전극(28, 28') 중의 하나 이상의 전극에 충분한 전위가 인가되면, 상기 다수의 착색제 입자(22)의 면내 이동(in-plane motion)에 의해 가시 이미지(visible image)를 형성하도록 구성되고,
    상기 하나 이상의 리저버(18)의 면적은 상기 하나 이상의 표시 소자(14, 14A, 14B, 14C, 14D, 14E, 14F, 14', 14", 14'", 14"")의 면적보다 실질적으로 작게 된 것을 특징으로 하는 디스플레이.
  2. 제1항에 있어서,
    상기 전극(24, 24'), 상기 원위 전극(26) 또는 상기 게이트 전극(28, 28') 중의 하나 이상의 전극은 연속하는(continuous) 전극, 세그먼트로 분리된(segmented) 전극, 화소로 분리된(pixelated) 전극, 또는 이들이 조합된 것인, 디스플레이.
  3. 제1항 또는 제2항에 있어서,
    상기 유전층(16)은 상기 기판(12, 13)상에 형성되고, 상기 전극(24, 24')은 상기 하나 이상의 리저버(18) 내에 동작가능하게 배치된, 디스플레이.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 전극(24, 24')은 상기 기판(12, 13)상에 형성되고, 상기 유전층(16)은 상기 전극(24, 24') 상에 형성된, 디스플레이.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 다수의 착색제 입자(22)는 (i)동일한 타입의 입자 또는 (ii)상이한 타입의 입자를 포함하며,
    상기 디스플레이(10, 10')는 상기 게이트 전극(28, 28')의 맞은 편에 있는 다른 게이트 전극(28, 28')을 더 포함하고, 상기 다른 게이트 전극(28, 28')은 적어도 일부분이 상기 전극(24, 24')과 상기 원위 전극(26) 사이에 동작가능하게 배치된, 디스플레이.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 유전층(16) 내에 적어도 제2 리저버(18)가 형성되고,
    상기 다수의 착색제 입자(22)는 둘 이상의 서로 다른 컬러를 갖는 입자를 포함하고, 상기 둘 이상의 서로 다른 컬러 중의 하나는 상기 하나 이상의 리저버(18) 내에 수집되고, 상기 둘 이상의 서로 다른 컬러 중의 다른 하나는 상기 제2 리저버(18) 내에 수집되는, 디스플레이.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 하나 이상의 리저버(18)는 미리 정해진 깊이(depth)를 가지며,
    상기 하나 이상의 리저버(18)는 주기적 격자 구성(periodic lattice arrangement) 또는 비주기적 확률 구성(aperiodic stochastic arrangement)을 형성하는 다수의 리저버이며, 상기 다수의 리저버(18)는 도트(점) 구조, 라인(선) 구조, 2차원 면적, 3차원 형상 또는 프랙탈(fractal) 형상 중의 하나 이상을 포함하는, 디스플레이.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 게이트 전극(28, 28') 상에 형성된 패시베이션 층(passivation layer)(21)을 더 포함하는 디스플레이.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 디스플레이(10, 10')는 직접 어드레싱(direct addressing), 수동 매트릭스 어드레싱, 또는 능동 매트릭스 어드레싱에 의해 구동되도록 구성된, 디스플레이.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 하나 이상의 표시 소자(14, 14A, 14B, 14C, 14D, 14E, 14F, 14', 14", 14'", 14"")는 상기 전극(24, 24'), 상기 원위 전극(26) 또는 상기 게이트 전극(28, 28') 또는 이들의 조합에 인가된 전위(electric potential)를 제어함으로써 계조(gray scale)를 나타내도록 구성된, 디스플레이.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 하나 이상의 리저버(18)의 면적은 상기 하나 이상의 표시 소자(14, 14A, 14B, 14C, 14D, 14E, 14F, 14', 14", 14'", 14"")의 면적의 대략 절반보다 작거나 이와 같게 된, 디스플레이.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 하나 이상의 표시 소자(14, 14A, 14B, 14C, 14D, 14E, 14F, 14', 14", 14'", 14"")는, 상기 전극(24, 24')과 상기 게이트 전극(28, 28') 간에 인가된 전위를 제어함으로써 상기 디스플레이(10, 10')를 구동시킬 때에, 선택되도록 또는 선택되지 않도록 구성된, 디스플레이.
  13. 제1항 내지 제12항 중 어느 한 항에 의한 디스플레이(10, 10')를 구동시키기 위한 회로에 있어서,
    상기 회로는,
    리셋(reset) 단계 중에, 제1 전위를 전기에 의해 활성화가능한 매체에 인가하고, 다수의 착색체 입자(22)를 전극(24, 24') 쪽으로 이동시키는 공정;
    기입(write) 단계 중에, 상기 전기에 의해 활성화가능한 매체에 제2 전위를 인가하여, (i)상기 다수의 착색제 입자(22) 중의 적어도 일부를 상기 전극(24, 24')으로부터 끌어당기고, 상기 다수의 착색제 입자(22) 중의 다른 부분이 상기 전극(24, 24')에 근접해서 위치되도록 하며, (ii)상기 다수의 착색제 입자(22)의 일부를 뷰잉 영역(VA: viewing area)에 도입하도록 하는 공정; 및
    홀드(hold) 단계 중에, 상기 전기에 의해 활성화가능한 매체에 제3 전위를 인가하여, (i)상기 다수의 착색제 입자(22) 중의 다른 부분이 상기 전극(24, 24')에 근접한 위치에 유지되도록 하고, (ii)상기 뷰잉 영역(VA)에 도입된 상기 다수의 착색제 입자(22)의 일부를, 상기 뷰잉 영역(VA)의 적어도 일부를 가로질러 분산되도록 하는 공정을 수행하도록 구성된 것을 특징으로 하는 회로.
  14. 제13항에 있어서,
    상기 기입 단계 중에, 상기 게이트 전극(28, 28') 및 상기 하나 이상의 전극(24, 24') 또는 상기 원위 전극(26) 사이에 인가된 제1 전위, 제2 전위 또는 제3 전위 중의 하나 이상의 전위를 조절함으로써, 상기 다수의 착색제 입자(22)의 일부에 의해 볼 수 있도록 된 컬러의 계조를 제어하도록 구성된 회로.
  15. 디스플레이(10, 10')를 제조하는 방법에 있어서,
    기판(12, 13)상에, 적어도 유전층(16), 제1 전도체 층(C1) 및 수지(resin) 층(R)을 포함하는 재료 스택(material stack)(S)을 형성하는 단계;
    상기 수지 층(R)상에 패턴을 엠보싱하는 단계;
    상기 재료 스택(S)의 적어도 일부를 제거하여, 상기 재료 스택(S) 내에 갭(G)을 형성하는 단계;
    상기 갭(G) 내에, 상기 기판(12, 13)에 근접한 전극(24, 24')을 형성하는 제2 전도체 층(C2)을 형성하는 단계; 및
    상기 제1 전도층(C1)의 일부와 상기 수지 층(R)을 제거하여, 상기 제1 전도체 층(C1)의 남은 부분으로부터 게이트 전극(28, 28')을 형성하는 단계
    를 포함하는 것을 특징으로 하는 디스플레이 제조 방법.
  16. 디스플레이(10, 10')를 제조하는 방법에 있어서,
    기판(12, 13)상에 배치된 연속하는 전극 층(LCON)상에, 적어도 유전층(16), 전도체 층(C1) 및 수지 층(R)을 포함하는 재료 스택(S)을 형성하는 단계;
    상기 수지 층(R)상에 패턴을 엠보싱하는 단계;
    상기 재료 스택(S)의 적어도 일부를 제거하여, 상기 재료 스택(S) 내에 갭(G)을 형성하여, 상기 연속하는 전극 층(LCON)의 적어도 일부를 노출시키는 단계; 및
    상기 수지 층(R)을 제거하여, 상기 전도체 층(C1)의 남은 부분으로부터 게이트 전극(28, 28')을 형성하는 단계
    를 포함하는 것을 특징으로 하는 디스플레이 제조 방법.
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