KR20120012512A

KR20120012512A - 테스트 소켓과 이를 포함하는 테스트 장치

Info

Publication number: KR20120012512A
Application number: KR1020100074490A
Authority: KR
Inventors: 박환욱; 김우섭; 조성범
Original assignee: 삼성전자주식회사
Priority date: 2010-08-02
Filing date: 2010-08-02
Publication date: 2012-02-10
Also published as: US20120025861A1

Abstract

테스트 장치가 개시된다. 상기 테스트 장치는 전원 전압을 전송하기 위한 제1비아, 접지 전압을 전송하기 위한 제2비아, 복수의 테스트 신호들을 전송하기 위한 복수의 비아들을 포함하는 테스트 보드와, 상기 테스트 보드의 상부 표면에 형성되며 상기 제1비아와 상기 제2비아 사이에 접속된 커패시터와, DUT(device under test)와 상기 테스트 보드를 전기적으로 접속시키기 위한 테스트 소켓을 포함한다. 상기 테스트 소켓은 상기 테스트 보드에 접하는 하부 표면에 형성된 평평한 면을 포함하는 제1영역과, 오목한 면을 포함하는 제2영역을 포함하는 프레임과, 상기 제1영역에 형성되며 각각이 상기 복수의 비아들 각각에 접속되는 복수의 접촉기들과 상기 제2영역에 형성되며 각각이 상기 커패시터의 양 단자들 각각에 접속되는 두 개의 접촉기들을 포함한다.

Description

테스트 소켓과 이를 포함하는 테스트 장치{Test socket and test device having the same}

본 발명의 개념에 따른 실시 예는 테스트 장치에 관한 것으로, 특히 커패시터를 테스트 보드의 상부 표면에 구현함에 따라 중간 주파수 영역과 고주파수 영역에서 파워 임피던스(power impedance)를 감소시키고 전원 무결성(power integrity)을 개선할 수 있는 테스트 장치에 관한 것이다.

반도체 칩 또는 IC 칩은 패키징 공정을 거처 반도체 패키지로서 조립된다. 조립된 반도체 패키지가 제품으로서 출하되기 전에, 제조업자는 테스트 소켓을 이용하여 상기 패키지의 동작 불량 여부를 검사한다. 상기 테스트 소켓은 상기 반도체 패키지를 테스트 보드에 전기적으로 접속시키기 위한 장치이다.

본 발명이 이루고자 하는 기술적인 과제는 중간 주파수 영역과 고주파수 영역에서 파워 임피던스를 줄여 대역폭을 증가시킬 수 있는 테스트 장치를 제공하는 것이다.

본 발명의 일 실시 예에 따른 DUT(device under test)와 테스트 보드를 전기적으로 접속하는 테스트 소켓은 상기 테스트 보드에 접하는 하부 표면에 형성된 평평한 면을 포함하는 제1영역과 오목한 면을 포함하는 제2영역을 포함하는 프레임과, 상기 제1영역에 형성되며 상기 테스트 보드로부터 출력된 복수의 테스트 신호들을 상기 DUT로 공급하기 위한 복수의 제1접촉기들과, 상기 제2영역에 형성되며 상기 테스트 보드로부터 출력된 복수의 전원들을 상기 DUT로 공급하기 위한 복수의 제2접촉기들을 포함한다.

상기 복수의 제1접촉기들 각각의 길이는 상기 복수의 제2접촉기들 각각의 길이보다 길다.

실시 예에 따라 상기 복수의 제1접촉기들 각각과 상기 복수의 제2접촉기들 각각은 포고 핀일 수 있다.

다른 실시 예에 따라 상기 복수의 제1접촉기들 각각과 상기 복수의 제2접촉기들 각각은 도전성 고무(conductive rubber)일 수 있다.

본 발명의 일 실시 예에 따른 테스트 장치는 전원 전압을 전송하기 위한 제1비아, 접지 전압을 전송하기 위한 제2비아, 복수의 테스트 신호들을 전송하기 위한 복수의 비아들을 포함하는 테스트 보드와, 상기 테스트 보드의 상부 표면에 형성되며 상기 제1비아와 상기 제2비아 사이에 접속된 커패시터와, DUT(device under test)와 상기 테스트 보드를 전기적으로 접속시키기 위한 테스트 소켓을 포함한다.

상기 테스트 소켓은 상기 테스트 보드에 접하는 하부 표면에 형성된 평평한 면을 포함하는 제1영역과, 오목한 면을 포함하는 제2영역을 포함하는 프레임과, 상기 제1영역에 형성되며 각각이 상기 복수의 비아들 각각에 접속되는 복수의 접촉기들과, 상기 제2영역에 형성되며 각각이 상기 커패시터의 양 단자들 각각에 접속되는 두 개의 접촉기들을 포함한다.

본 발명의 다른 실시 예에 따른 DUT(device under test)와 테스트 보드를 전기적으로 접속하기 위한 테스트 소켓은 상기 테스트 보드에 전기적으로 접촉되는 복수의 제1접촉기들을 포함하는 하부 영역과, 상기 DUT에 전기적으로 접촉되는 복수의 제2접촉기들을 포함하는 상부 영역과, 상기 상부 영역과 상기 하부 영역의 사이에 삽입될 수 있으며, 복수의 비아들과 커패시터를 내장하는 PCB(printed circuit board를 포함하며, 상기 복수의 제1접촉기들 중에서 두 개는 상기 커패시터의 양 단자에 각각 접속되고 나머지 접촉기들은 상기 비아들에 각각 접속되고, 상기 복수의 제2접촉기들 중에서 두 개는 상기 커패시터의 상기 양 단자에 각각 접속되고 나머지 접촉기들은 상기 비아들에 각각 접속된다.

본 발명의 다른 실시 예에 따른 테스트 장치는 테스트 보드와, DUT(device under test)와, 상기 테스트 보드와 상기 DUT를 전기적으로 접속하는 테스트 소켓을 포함한다.

상기 테스트 소켓은 상기 테스트 보드에 전기적으로 접촉되는 복수의 제1접촉기들을 포함하는 하부 영역과, 상기 DUT에 전기적으로 접촉되는 복수의 제2접촉기들을 포함하는 상부 영역과, 상기 상부 영역과 상기 하부 영역의 사이에 삽입될 수 있으며 복수의 비아들과 커패시터를 내장하는 PCB(printed circuit board)를 포함하며, 상기 복수의 제1접촉기들 중에서 두 개는 상기 커패시터의 양 단자에 각각 접속되고 나머지 접촉기들은 상기 비아들에 각각 접속되고 상기 복수의 제2접촉기들 중에서 두 개는 상기 커패시터의 상기 양 단자에 각각 접속되고 나머지 접촉기들은 상기 비아들에 각각 접속된다.

상기 복수의 제1접촉기들 각각과 상기 복수의 제2접촉기들 각각은 도전성 고무로 구현될 수 있다.

본 발명의 실시 예에 따른 테스트 장치는 중간 주파수 영역과 고주파수 영역에서 파워 임피던스(power impedance)를 감소시키고 전원 무결성(power integrity)을 향상시킬 수 있는 효과가 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 테스트 소켓을 포함하는 테스트 장치의 단면도를 나타낸다.
도 2는 본 발명의 다른 실시 예에 따른 테스트 소켓을 포함하는 테스트 장치의 단면도를 나타낸다.
도 3은 본 발명의 또 다른 실시 예에 따른 테스트 소켓을 포함하는 테스트 장치의 단면도를 나타낸다.
도 4는 주파수의 변화에 따른 임피던스를 나타낸다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니된다.

본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.

도 1은 본 발명의 실시 예에 따른 테스트 소켓을 포함하는 테스트 장치의 단면도를 나타낸다.

도 1을 참조하면, 테스트 장치(1)는 테스트 보드(10)와 테스트 소켓(20)을 포함한다.

테스트 보드(10)는 테스트 소켓(20)을 통하여 테스트 대상물인 DUT(device under test; 30)로 복수의 테스트 신호들과 복수의 전원 전압들, 예컨대 전원 전압과 접지 전압을 공급하여 DUT(30), 예컨대 반도체 패키지의 동작 여부를 테스트하는 기능을 수행한다.

PCB(printed circuit board)로 구현될 수 있는 테스트 보드(10)는 각각이 상기 복수의 테스트 신호들 각각을 전송하기 위한 복수의 제1비아들(11-1과 11-2)과, 전원 전압을 전송하기 위한 제1비아(13-1)와 접지 전압을 전송하기 위한 제2비아 (13-2)를 포함한다. 상기 복수의 테스트 신호들, 상기 전원 전압, 및 상기 접지 전압은 테스트 보드(10)에 접속된 테스터(미도시)로부터 출력된 신호들일 수 있다.

제1비아(13-1)는 전원 전압 도체(또는 전원 전압 패턴; 15-1)에 전기적으로 접속되고, 제2비아(13-2)는 접지 전압 도체(또는 접지 전압 패턴; 15-2)에 전기적으로 접속된다. 여기서 비아(via)는 관통 홀(through hall) 도체의 일 예이다.

테스트 보드(10)의 상부 표면에 구현되는 커패시터(17)의 제1단자(19-1)와 제2단자(19-2) 각각은 제1비아(13-1)의 상부와 제2비아(13-2)의 상부에 각각 전기적으로 접속된다. 예컨대, 커패시터(17)의 양 단자(19-1과 19-2)는 솔더링 (soldering)에 의하여 제1비아(13-1)의 상부와 제2비아(13-2)의 상부에 접속될 수 있다.

테스트 보드(10)와 DUT(30)를 전기적으로 접속할 수 있는 접촉기 지지 프레임(또는 접촉기(contactor); 22)을 포함하는 테스트 소켓(20)은 테스트 보드(10)에 접하는 하부 표면에 형성된 평평한 면(FS)을 포함하는 제1영역(A1)과 오목한 면 (UES)을 포함하는 제2영역(A2)을 포함한다. 여기서 오목한 면(UES), 예컨대 오목한 부분 또는 홈은 테스트 보드(10)와 테스트 소켓(20)이 서로 전기적으로 또는 기계적으로 접속될 때 커패시터(17)와 양 단자들(19-1과 19-2)이 들어갈 수 있을 정도의 공간을 의미한다.

복수의 제1접촉기들(contacts; 21-1과 21-2)은 제1두께(d1)를 갖는 접촉기 지지 프레임(22)의 제1영역(A1)에 형성될 수 있다. 복수의 제1접촉기들(21-1과 21-2) 각각이 복수의 제1비아들(11-1과 11-2) 각각과 DUT(30)의 복수의 제1접속 단자들(31-1-과 31-2) 각각을 전기적으로 접촉 또는 접속할 때, 복수의 제1접촉기들 (21-1과 21-2) 각각은 테스트 보드(10)로부터 출력된 복수의 테스트 신호들 각각을 DUT(30)로 공급할 수 있다.

복수의 제2접촉기들(23-1과 23-2) 각각은 제2두께(d2<d1)를 갖는 접촉기 지지 프레임(22)의 제2영역(A2)에 형성될 수 있다. 복수의 제2접촉기들(23-1과 23-2) 각각이 커패시터(17)의 제1단자(19-1)와 제2단자(19-2) 각각과 DUT(30)의 복수의 제2접속 단자들(31-3-과 31-3) 각각을 전기적으로 접촉 또는 접속할 때, 복수의 제2접촉기들(23-1과 23-2) 각각은 테스트 보드(10)로부터 출력된 전원 전압과 접지 전압 각각을 DUT(30)로 공급할 수 있다.

복수의 제1접촉기들(21-1과 21-2) 각각과 복수의 제2접촉기들(23-1과 23-2) 각각은 포고 핀(Pogo pin)으로 구현될 수 있다. 복수의 제1접촉기들(21-1과 21-2) 각각이 제1두께(d1)를 갖는 제1영역(A1)에 구현되고 복수의 제2접촉기들(23-1과 23-2) 각각이 제2두께를 갖는 제2영역(A2)에 구현됨에 따라, 복수의 제1접촉기들 (21-1과 21-2) 각각의 길이는 복수의 제2접촉기들(23-1과 23-2) 각각이 길이 보다 길게 형성될 수 있다.

복수의 제1접속 단자들(31-1-과 31-2) 각각과 복수의 제2접속 단자들(31-3-과 31-4) 각각의 구조와 재질은 DUT(30)의 패키징 방법에 따라 달라질 수 있다. 여기서 접속 단자는 핀 또는 패드를 의미할 수 있다.

예컨대, DUT(30)가 BGA(ball grid array)-타입으로 구현될 때, 복수의 제1접속 단자들(31-1-과 31-2) 각각과 복수의 제2접속 단자들(31-3-과 31-4) 각각은 솔더 볼(solder ball)로 구현될 수 있다.

DUT(30)가 하우징(housing)을 포함하는 테스트 소켓(20)의 접촉기 지지 프레임(22)에 장착 또는 삽입될 때, 즉, DUT(30)가 테스트 소켓(20)의 접촉기 지지 프레임(22)을 통하여 테스트 보드(10)와 전기적으로 접속될 때, 접속 단자(31-3)를 통하여 출력된 전력 잡음(power noise)은 커패시터(17)를 통하여 접속 단자(31-4)로 피드백될 수 있다. 따라서 커패시터(17)가 테스트 보드(10)의 상부 표면에 배치됨에 따라 상기 전력 잡음의 리턴 패스는 짧아지므로, 도 4에 도시된 바와 같이 중간 주파수 영역과 고주파수 영역에서 전원 무결성(power integrity)이 개선될 수 있는 효과가 있다. 도 1에는 DUT(30)에 대한 테스트를 수행하기 위하여 DUT(30)가 테스트 소켓(20)에 장작 또는 삽입된 형태가 도시되어 있다.

도 2는 본 발명의 다른 실시 예에 따른 테스트 소켓을 포함하는 테스트 장치의 단면도를 나타낸다.

도 2를 참조하면, 테스트 장치(2)는 테스트 보드(10)와 테스트 소켓(110)을 포함한다. 도 1에 도시된 테스트 보드(10)의 구조와 도 2에 도시된 테스트 보드 (10)의 구조는 실질적으로 동일하다.

테스트 소켓(110)은 테스트 보드(10)에 접하는 하부 표면에 형성된 평평한 면(FS)을 포함하는 제1영역(A1)과 오목한 면(UES)을 포함하는 제2영역(A2)을 포함한다. 상술한 바와 같이, 오목한 면(UES)은 테스트 보드(10)와 테스트 소켓(110)이 서로 접속될 때 커패시터(17)와 양 단자들(19-1과 19-2)이 들어갈 수 있을 정도의 공간을 의미한다.

복수의 제1접촉기들(120-1과 120-2)은 제3두께(d3)를 갖는 접촉기 지지 프레임(또는 접촉기; 120)의 제1영역(A1)에 형성될 수 있다. 복수의 제1접촉기들(120-1과 120-2) 각각이 복수의 제1비아들(11-1과 11-2) 각각과 DUT(130)의 복수의 제1접속 단자들(130-1-과 130-2) 각각을 전기적으로 접촉 또는 접속할 때, 복수의 제1접촉기들(120-1과 120-2) 각각은 테스트 보드(10)로부터 출력된 복수의 테스트 신호들 각각을 DUT(130)로 공급할 수 있다.

복수의 제2접촉기들(121-1과 121-2) 각각은 제4두께(d4<d3)를 갖는 접촉기 지지 프레임(120)의 제2영역(A2)에 형성될 수 있다. 복수의 제2접촉기들(121-1과 121-2) 각각이 커패시터(17)의 제1단자(19-1)와 제2단자(19-2) 각각과 DUT(130)의 복수의 제2접속 단자들(131-1과 131-2) 각각을 전기적으로 접촉 또는 접속할 때, 복수의 제2접촉기들(121-1과 121-2) 각각은 테스트 보드(10)로부터 출력된 전원 전압과 접지 전압 각각을 DUT(130)로 공급할 수 있다.

복수의 제1접촉기들(120-1과 120-2) 각각과 복수의 제2접촉기들(121-1과 121-2) 각각은 수축 또는 팽창가능한 도전성 물질, 예컨대 도전성 고무(conductive rubber)로 구현될 수 있다.

복수의 제1접촉기들(120-1과 120-2) 각각이 제3두께(d3)를 갖는 제1영역(A1)에 형성되고 복수의 제2접촉기들(121-1과 121-2) 각각이 제4두께(d4)를 갖는 제2영역(A2)에 형성됨에 따라, 복수의 제1접촉기들(120-1과 120-2) 각각의 길이는 복수의 제2접촉기들 (121-1과 121-2) 각각이 길이 보다 길게 형성될 수 있다.

복수의 제1접속 단자들(130-1-과 130-2) 각각과 복수의 제2접속 단자들(131-1-과 131-2) 각각의 구조와 재질은 DUT(130)의 패키징 방법에 따라 달라질 수 있다.

DUT(130)가 하우징(housing)을 포함하는 테스트 소켓(110)의 접촉기 지지 프레임(122)에 장착 또는 삽입될 때, 즉 DUT(130)가 테스트 소켓(110)의 접촉기 지지 프레임(22)을 통하여 테스트 보드(10)와 전기적으로 접속될 때, 접속 단자(131-1)를 통하여 출력된 전력 잡음은 커패시터(17)를 통하여 접속 단자(131-2)로 피드백될 수 있다. 따라서 커패시터(17)가 테스트 보드(10)의 상부 표면에 배치됨에 따라 상기 전력 잡음의 리턴 패스가 짧아지므로 도 4에 도시된 바와 같이 중간 주파수 영역과 고주파수 영역에서 전원 무결성(power integrity)이 개선될 수 있는 효과가 있다.

도 2에는 DUT(130)에 대한 테스트를 수행하기 위하여 DUT(130)가 테스트 소켓(110)에 장작 또는 삽입된 형태가 도시되어 있다.

도 3은 본 발명의 또 다른 실시 예에 따른 테스트 소켓을 포함하는 테스트 장치의 단면도를 나타낸다.

도 3을 참조하면, 테스트 장치(3)는 테스트 보드(10)와 테스트 소켓(210)을 포함한다. 도 3의 테스트 보드(10)의 상부 표면에 커패시터가 배치되지 않는 것을 제외하면, 도 1에 도시된 테스트 보드(10)의 구조와 도 3의 테스트 보드(10)의 구조는 실질적으로 동일하다.

DUT(230)와 테스트 보드(10)를 전기적으로 접속하기 위한 테스트 소켓(220), 예컨대 접촉기 지지 프레임(또는 접촉기; 220)은 복수의 제1접촉기들(221-1, 221-2, 223-1, 및 223-2)을 포함하는 하부 영역, 복수의 제2접촉기들(229-1, 229-2, 229-3, 229-4)을 포함하는 상부 영역, 및 상기 하부 영역과 상기 상부 영역 사이에 삽입될 수 있는 PCB(225)를 포함한다. 따라서 PCB(225)는 테스트 소켓(220)으로부터 분리될 수 있다.

상기 하부 영역에 형성된 복수의 제1접촉기들(221-1, 221-2, 223-1, 및 223-2) 각각은 테스트 보드(10)에 형성된 복수의 비아들(11-1, 11-2, 13-1, 및 13-2) 각각과 전기적으로 접촉된다.

상기 상부 영역에 형성된 복수의 제2접촉기들(229-1, 229-2, 229-3, 229-4) 각각은 DUT(230)에 형성된 복수의 접속 단자들(231-1, 231-2, 231-3, 및 231-4) 각각과 전기적으로 접속된다.

상기 하부 영역과 상기 상부 영역 사이에 삽입될 수 있는 PCB(225)는 복수의 비아들(225-1과 225-2), 및 커패시터(227-3)를 포함한다.

비아(225-1)는 대응되는 접촉기들(221-1과 229-1) 사이에 접속되고, 비아 (225-2)는 대응되는 접촉기들(221-2과 229-2) 사이에 접속되고, 커패시터(227-3)의 제1단자(227-1)는 대응되는 접촉기들(223-1과 229-3) 사이에 접속되고, 커패시터 (227-3)의 제2단자(227-3)는 대응되는 접촉기들(223-2과 229-4) 사이에 접속된다.

복수의 제1접촉기들(221-1, 221-2, 223-1, 및 223-2) 각각과 복수의 제2접촉기들(229-1, 229-2, 229-3, 229-4) 각각은 수축 또는 팽창 가능한 도전성 물질, 예컨대 도전성 고무(conductive rubber)로 구현될 수 있다.

DUT(230)가 테스트 소켓(220)에 장착 또는 삽입되면, 즉 테스트 소켓(220)의 접촉기 지지 프레임(220)에 의하여 테스트 보드(10)와 DUT(230)가 전기적으로 접속되면, 접속 단자(231-3)를 통하여 출력된 전력 잡음(power noise)은 커패시터 (227-3)를 통하여 접속 단자(231-4)로 피드백될 수 있다. 따라서 커패시터(227-3)를 테스트 보드(210)의 PCB(225) 내부에 구현함에 따라 상기 전력 잡음의 리턴 패스는 짧아지므로, 중간 주파수 또는 고주파수에서 전원 무결성(power integrity)이 개선될 수 있는 효과가 있다.

도 4는 주파수의 변화에 따른 임피던스를 나타낸다.

도 4를 참조하면, 가로축은 주파수를 나타내고 세로축은 임피던스의 절대값을 나타낸다. F11은 주파수의 변화에 따른 이상적인 커패시터의 임피던스를 나타내고, F12는 주파수의 변화에 따른 실제 커패시터의 임피던스를 나타낸다. 상기 실제 커패시터는 직렬로 모델링된 저항 성분, 인덕터 성분, 및 커패시터 성분을 포함하므로 직렬 공진 주파수를 갖는다.

F13은 바이패스 용도로 사용되는 커패시터(17 또는 227-3)가 테스트 보드 (10)의 상부 표면 또는 테스트 소켓(220)에 삽입될 수 있는 PCB(225)의 내부에 구현되고 테스트 보드(10)와 테스트 소켓(20, 110 또는 210)과 DUT(30, 130, 또는 230)가 전기적으로 접속될 때의 DUT(30, 130, 또는 230)의 전원 전압용 접속 단자 (31-3, 131-1, 또는 231-1)에서 측정될 수 있는 임피던스(이를, 파워 임피던스'라 한다)를 나타낸다.

상기 파워 임피던스는 전원 전압용 접속 단자(31-3, 131-1, 또는 231-1)에서 접촉기 지지 프레임(22, 120 또는 220) 쪽으로 바라본 파워 임피던스를 의미할 수도 있다.

F14는 바이패스 용도로 사용되는 커패시터가 테스트 보드(10)의 하부 표면에서 비아들(13-1과 13-2) 사이에 접속되고 테스트 소켓(20, 110, 또는 210)에 의하여 테스트 보드(10)와 DUT(30, 130, 또는 230)가 전기적으로 접속될 때의 DUT(30, 130, 또는 230)의 전원 전압용 접속 단자(31-3, 131-1, 또는 231-1)에서 측정될 수 있는 파워 임피던스를 나타낸다.

도 1과 도 2에 도시된 바와 같이, 커패시터(17)가 테스트 보드(10)의 상부 표면에 형성됨에 따라 전력 잡음의 리턴 패스는 짧아지고 파워 임피던스로부터 제1비아(13-1)에 의해 발생하는 인덕턴스와 전원 전압 도체(15-1)에 의하여 발생하는 인덕턴스의 영향은 배제될 수 있다. 따라서, 도 4에 도시된 바와 같이 중간 주파수 영역과 고주파수 영역에서 F13으로 표시된 파워 임피던스는 F14로 표시된 파워 임피던스보다 작아진다.

또한, 도 3에 도시된 바와 같이 커패시터(227-3)가 접촉기 지지 프레임(220)에 삽입될 수 있는 PCB(225) 내부에 구현됨에 따라 전력 잡음의 리턴 패스는 짧아지고 파워 임피던스로부터 제1비아(13-1)에 의해 발생하는 인덕턴스와 전원 전압 도체(15-1)에 의하여 발생하는 인덕턴스의 영향은 배제될 수 있다. 따라서, 도 4에 도시된 바와 같이 중간 주파수 영역과 고주파수 영역에서 F13으로 표시된 파워 임피던스는 F14로 표시된 파워 임피던스보다 작아진다.

본 발명의 실시 예에 따른 테스트 장치(1, 2, 또는 3)는 커패시터(17 또는 227-3)를 전원 전압용 접속 단자(예컨대, 31-3, 131-1, 또는 231-3) 가까이에 배치함에 따라, 전원 전압용 접속 단자(예컨대, 31-3, 131-1, 또는 231-3)에서의 파워 임피던스로부터 제1비아(13-1)에 의해 발생하는 인덕턴스와 전원 전압 도체(15-1)에 의하여 발생하는 인덕턴스의 영향은 배제될 수 있다.

따라서, 중간 주파수 영역과 고주파수 영역에서 파워 임피던스는 감소하므로, 대역폭(bandwidth)은 증가한다. 또한, 테스트 소켓(20, 110, 또는 210)을 포함하는 테스트 장치(1, 2, 및 3)의 전원 무결성(power integrity)은 개선될 수 있는 효과가 있다. 예컨대, 커패시터(17 또는 227-3)의 크기는 DUT(30, 130, 또는 230)에 구현된 접속 단자(31-3, 131-1, 또는 231-3)의 피치(pitch)와 동일하거나 비슷할 수 있다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

10; 테스트 보드
20, 110, 및 210; 테스트 소켓
22, 120, 및 220; 접촉기 지지 프레임
30, 130, 및 230; DUT
17 및 227-3; 커패시터

Claims

DUT(device under test)와 테스트 보드를 전기적으로 접속하는 테스트 소켓에 있어서,
상기 테스트 보드에 접하는 하부 표면에 형성된 평평한 면을 포함하는 제1영역과 오목한 면을 포함하는 제2영역을 포함하는 프레임;
상기 제1영역에 형성되며 상기 테스트 보드로부터 출력된 복수의 테스트 신호들을 상기 DUT로 공급하기 위한 복수의 제1접촉기들; 및
상기 제2영역에 형성되며 상기 테스트 보드로부터 출력된 복수의 전원들을 상기 DUT로 공급하기 위한 복수의 제2접촉기들을 포함하는 테스트 소켓.
제1항에 있어서, 상기 복수의 제1접촉기들 각각과 상기 복수의 제2접촉기들 각각은 포고 핀(Pogo pin)인 테스트 소켓.
제1항에 있어서, 상기 복수의 제1접촉기들 각각과 상기 복수의 제2접촉기들 각각은 도전성 고무(conductive rubber)인 테스트 소켓.
전원 전압을 전송하기 위한 제1비아, 접지 전압을 전송하기 위한 제2비아, 복수의 테스트 신호들을 전송하기 위한 복수의 비아들을 포함하는 테스트 보드;
상기 테스트 보드의 상부 표면에 형성되며, 상기 제1비아와 상기 제2비아 사이에 접속된 커패시터; 및
DUT(device under test)와 상기 테스트 보드를 전기적으로 접속시키기 위한 테스트 소켓을 포함하며,
상기 테스트 소켓은,
상기 테스트 보드에 접하는 하부 표면에 형성된 평평한 면을 포함하는 제1영역과, 오목한 면을 포함하는 제2영역을 포함하는 프레임;
상기 제1영역에 형성되며 각각이 상기 복수의 비아들 각각에 접속되는 복수의 접촉기들; 및
상기 제2영역에 형성되며 각각이 상기 커패시터의 양 단자들 각각에 접속되는 두 개의 접촉기들을 포함하는 테스트 장치.
제4항에 있어서, 상기 복수의 접촉기들 각각과 상기 두 개의 접촉기들 각각은 포고 핀(Pogo pin)인 테스트 장치.
제4항에 있어서, 상기 복수의 접촉기들 각각과 상기 두 개의 접촉기들 각각은 도전성 고무(conductive rubber)인 테스트 장치.
DUT(device under test)와 테스트 보드를 전기적으로 접속하기 위한 테스트 소켓에 있어서,
상기 테스트 보드에 전기적으로 접촉되는 복수의 제1접촉기들을 포함하는 하부 영역;
상기 DUT에 전기적으로 접촉되는 복수의 제2접촉기들을 포함하는 상부 영역; 및
상기 상부 영역과 상기 하부 영역의 사이에 삽입될 수 있으며, 복수의 비아들과 커패시터를 내장하는 PCB(printed circuit board)를 포함하며,
상기 복수의 제1접촉기들 중에서 두 개는 상기 커패시터의 양 단자에 각각 접속되고 나머지 접촉기들은 상기 비아들에 각각 접속되고,
상기 복수의 제2접촉기들 중에서 두 개는 상기 커패시터의 상기 양 단자에 각각 접속되고 나머지 접촉기들은 상기 비아들에 각각 접속되는 테스트 소켓.
제7항에 있어서, 상기 복수의 제1접촉기들 각각과 상기 복수의 제2접촉기들 각각은 도전성 고무인 테스트 소켓.
테스트 보드;
DUT(device under test); 및
상기 테스트 보드와 상기 DUT를 전기적으로 접속하는 테스트 소켓을 포함하며,
상기 테스트 소켓은,
상기 테스트 보드에 전기적으로 접촉되는 복수의 제1접촉기들을 포함하는 하부 영역;
상기 DUT에 전기적으로 접촉되는 복수의 제2접촉기들을 포함하는 상부 영역; 및
상기 상부 영역과 상기 하부 영역의 사이에 삽입될 수 있으며, 복수의 비아들과 커패시터를 내장하는 PCB(printed circuit board)를 포함하며,
상기 복수의 제1접촉기들 중에서 두 개는 상기 커패시터의 양 단자에 각각 접속되고 나머지 접촉기들은 상기 비아들에 각각 접속되고,
상기 복수의 제2접촉기들 중에서 두 개는 상기 커패시터의 상기 양 단자에 각각 접속되고 나머지 접촉기들은 상기 비아들에 각각 접속되는 테스트 장치.
제9항에 있어서, 상기 복수의 제1접촉기들 각각과 상기 복수의 제2접촉기들 각각은 도전성 고무인 테스트 장치.