KR20120005402A - 반도체 장치의 제조 방법 및 기판 처리 장치 - Google Patents

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다까아끼 노다
기요히꼬 마에다
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가부시키가이샤 히다치 고쿠사이 덴키
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Abstract

Si 웨이퍼 등의 기판에 Si, SiGe 등의 반도체막을 선택 성장에 의해 성막할 때의, 막 형상을 평탄화시킨다. 절연체 영역 사이에 반도체 영역이 노출된 제1 기판의 대향면에 절연체면이 노출된 제2 기판을 배치한 상태에서 처리실 내로 반송하는 제1 공정과, 상기 처리실 내를 가열함과 함께 상기 처리실 내에 적어도 실리콘 함유 가스와 그 실리콘 함유 가스와는 상이한 염소 함유 가스를 공급하여, 적어도 상기 제1 기판의 반도체 영역에 선택적으로 평탄한 표면을 갖는 실리콘 함유막을 형성하는 제2 공정을 갖는다.

Description

반도체 장치의 제조 방법 및 기판 처리 장치{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE AND SUBSTRATE PROCESSING APPARATUS}
본 발명은, 반도체 장치의 제조 방법 및 기판 처리 장치에 관한 것이다.
실리콘(Si) 웨이퍼 등의 기판으로서, 절연체 영역 사이에 반도체 영역이 노출된 기판의 반도체 영역에, 실리콘(Si), 실리콘 게르마늄(SiGe) 등의 에피택셜막을 선택 성장에 의해 성막하는 것이 행해지고 있다. 기판 처리 장치, 예를 들면, 핫월형 CVD 장치를 이용하여 에피택셜막의 선택 성장을 행하는 경우, 우선 실리콘(Si) 웨이퍼 등의 기판을 반응로에 반입한 후, 목표로 되는 성막 온도까지 가열ㆍ강온을 행한다. 반응로가 목표 온도에 도달한 후, 반응로 내 및 웨이퍼면 내의 온도를 안정시키기 위해서, 안정 시간을 충분히 취한다. 그 후, 원료 가스를 공급하여, 실리콘(Si)이나 실리콘 게르마늄(SiGe) 등의 에피택셜막의 성막을 선택 성장에 의해 행한다.
종래, 선택 성장을 확실하게 행하게 하기 위해서, 성막하고자 하는 기판의 바로 위에 배치되는 기판의 이면(대향면)을 실리콘(Si)계로 하고 있다. 예를 들면, 특허 문헌 1의 것에서는, 기판의 이면을 폴리실리콘(Poly Si) 등의 실리콘(Si)계로 하는 경우, 실리콘(Si), 실리콘 게르마늄(SiGe)의 선택 성장 전에, 이면의 자연 산화막을 제거하는 기판의 제작 공정에서, 기판을 웨트 세정 또는 드라이 클리닝함으로써, 기판 이면의 실리콘(Si)을 노출시킨다. 그러한 후에, 에피택셜막의 성막을 선택 성장시키고 있다.
또한, 기판의 이면(대향면)의 실리콘(Si)을 노출시키고자 하지 않는 경우에는, 특허 문헌 2에 있는 바와 같이, 본래의 피치의 배(倍)의 피치로 더미 기판을 보트에 삽입하고, 이 보트를 반응로에 반입하여 더미 기판에 미리 폴리실리콘(Poly Si)막을 형성한다. 폴리실리콘(Poly Si)막을 형성한 더미 기판 사이에 프로덕트 기판을 삽입하고, 다시 보트를 반응로에 반입함으로써 에피택셜막의 선택 성장을 행하고 있다.
[특허 문헌 1] 일본 특허 공개 평5-206040호 공보 [특허 문헌 2] 일본 특허 제4394120호 공보
그러나, 전술한 바와 같은 기판의 대향면이 실리콘(Si)이거나, 폴리실리콘(Poly Si)이거나 하는 종래 기술에서는, 절연체 영역 사이에 반도체 영역이 노출된 기판의 반도체 영역에, 선택적으로 실리콘(Si) 함유막을 형성하는 경우, 실리콘(Si) 함유막이 보다 안정된 형상으로 되고자 하기 때문에, 실리콘(Si)의 마이그레이션이 일어나기 쉬어, 실리콘(Si) 함유막의 막 형상이 평탄하게 되지 않고, 둥글게 된다고 하는 문제가 있었다. 이 문제는, 특히, 100Å 정도의 박막에서의 실리콘(Si)이나 실리콘 게르마늄(SiGe)의 선택 성장의 경우, 보다 현저하였다.
본 발명의 목적은, 전술한 종래 기술의 문제점을 해소하여, 기판의 반도체 영역에 선택적으로 평탄한 표면을 갖는 실리콘 함유막을 형성하는 것이 가능한 반도체 장치의 제조 방법 및 기판 처리 장치를 제공하는 것이다.
본 발명의 일 양태에 따르면, 절연체 영역 사이에 반도체 영역이 노출된 제1 기판의 대향면에 절연체면이 노출된 제2 기판을 배치한 상태에서 처리실 내로 반송하는 제1 공정과,
상기 처리실 내를 가열함과 함께 상기 처리실 내에 적어도 실리콘 함유 가스와 그 실리콘 함유 가스와는 상이한 염소 함유 가스를 공급하여, 적어도 상기 제1 기판의 반도체 영역에 선택적으로 평탄한 표면을 갖는 실리콘 함유막을 형성하는 제2 공정
을 갖는 반도체 장치의 제조 방법이 제공된다.
본 발명의 다른 양태에 따르면, 표면에 절연체 영역과 그 절연체 영역 사이에 반도체 영역이 형성된 기판의 적어도 상기 반도체 영역 상 및 이면 상에 형성된 산화막 중의 상기 이면 상에 형성된 산화막을 남기면서 상기 반도체 영역 상의 산화막을 제거하는 공정과,
상기 이면 상에 형성된 산화막을 남기고, 또한, 상기 반도체 영역 상의 산화막이 제거된 상기 기판을 복수매 소정의 간격을 두고 적재시킨 상태에서 처리실 내로 반송하는 공정과,
상기 처리실 내를 가열함과 함께 상기 처리실 내에 적어도 실리콘 함유 가스와 그 실리콘 함유 가스와는 상이한 염소 함유 가스를 공급하여, 상기 복수매의 기판의 반도체 영역에 선택적으로 실리콘 함유막을 형성하는 공정
을 갖는 반도체 장치의 제조 방법이 제공된다.
본 발명의 또 다른 양태에 따르면, 절연체 영역 사이에 반도체 영역이 노출된 제1 기판의 대향면에 절연체면이 노출된 제2 기판을 내부에 배치하여 처리하는 처리실과,
상기 처리실에 실리콘 함유 가스를 공급하는 제1 가스 공급계와,
상기 처리실에 상기 실리콘 함유 가스와는 상이한 염소 함유 가스를 공급하는 제2 가스 공급계와,
상기 기판을 가열하는 히터와,
절연체 영역 사이에 반도체 영역이 노출된 제1 기판의 대향면에 절연체 영역이 노출된 제2 기판을 배치한 상태에서, 적어도 상기 제1 기판 및 상기 제2 기판 사이에 실리콘 함유 가스와 그 실리콘 함유 가스와는 상이한 염소 함유 가스를 공급하여, 적어도 상기 제1 기판의 반도체 영역에 선택적으로 평탄한 표면을 갖는 실리콘 함유막을 형성하도록 상기 히터 및 상기 제1 가스 공급계, 상기 제2 가스 공급계를 제어하는 컨트롤러
를 갖는 기판 처리 장치가 제공된다.
본 발명에 따르면, 기판의 반도체 영역에 선택적으로 평탄한 표면을 갖는 실리콘 함유막을 확실하게 형성할 수 있다.
도 1은 본 발명의 제1 실시 형태에 따른 종형 감압 CVD 장치의 전체의 개략도.
도 2는 본 발명의 제1 실시 형태에 따른 반응로의 개략도.
도 3은 본 발명의 제2 실시 형태에 따른 프로덕트 웨이퍼의 바로 위에 절연체면이 노출되어 있는 더미 웨이퍼를 배치하는 이동 탑재 상황을 설명하는 보트의 개략 종단면도.
도 4는 본 발명의 제1 실시 형태에 따른 대향면의 차이에 의한 가스 반응의 개략도.
도 5는 본 발명의 제1 실시 형태에 따른 대향면의 차이에 의한 에피택셜막의 개략도.
도 6은 본 발명의 제2 실시 형태에 따른 웨이퍼 표면의 산화막을 제거하고, 웨이퍼 이면의 산화막을 제거하는 산화막 제거 공정도.
도 7은 본 발명의 제2 실시 형태에 따른 산화막 제거 공정을 실시하기 위한 기판 세정 장치를 도시하는 단면도.
도 8은 본 발명의 제3 실시 형태에 따른 매엽형 감압 CVD 장치의 전체의 개략도.
도 9는 일반적인 엘리베이티드 소스/드레인이 형성된 MOSFET의 구조를 설명하기 위한 개략 종단면도.
[발명의 개요]
이미 설명한 대로, 대향면에 실리콘(Si)계 막이 노출되어 배치되어 있는 기판의 반도체 영역에, 선택적으로 실리콘 함유막을 단순히 성장하는 종래의 방법에서는, 실리콘(Si) 마이그레이션이 일어나기 쉬워, 실리콘 함유막의 막 형상이 평탄하게 되지 않는다.
본 발명의 일 실시 양태에 따르면, 제2 기판에서의 제1 기판의 대향면을 절절연체면으로 하고, 처리실 내에 실리콘(Si) 함유 가스와 염소(Cl) 함유 가스를 공급하도록 하고 있다. 제2 기판의 대향면을 절연체면으로 하면, 염소(Cl) 함유 가스의 염소 성분에 의해 실리콘(Si) 마이그레이션이 억제된다. 이와 같이 실리콘(Si) 마이그레이션이 억제되면, 처리실 내에서 제1 기판의 반도체 영역에 선택적으로 평탄한 표면을 갖는 Si 함유막을 확실하게 형성하는 것이 가능하게 된다.
[반도체 장치의 제조 방법]
이하에, 본 발명의 반도체 장치의 제조 방법의 실시 양태에 대하여 설명한다.
[일 실시 양태]
본 발명의 일 실시 양태의 반도체 장치의 제조 방법은, 절연체 영역 사이에 반도체 영역이 노출된 제1 기판의 대향면에 절연체면이 노출된 제2 기판을 배치하고, 적어도 상기 제1 기판 및 상기 제2 기판 사이에 실리콘 함유 가스와 그 실리콘 함유 가스와는 상이한 염소 함유 가스를 공급하여, 적어도 상기 제1 기판의 반도체 영역에 선택적으로 평탄한 표면을 갖는 실리콘 함유막을 형성하는 것이다.
제1 기판은, 절연체 영역이 노출되어 있다. 그 절연체 영역 사이에 반도체 영역이 노출되어 있다. 제2 기판은, 제1 기판에 대향하여 배치되고, 제2 기판은, 제1 기판의 대향면에 절연체면이 노출되어 있다. 제1 기판 및 제2 기판은 예를 들면 실리콘(Si) 웨이퍼이다. 제1 기판의 절연체 영역 및 제2 기판의 절연체면은, 예를 들면, 산화실리콘(Si)재 혹은 질화실리콘(SiN)재로 형성되어 있다. 반도체 영역은, 예를 들면 실리콘(Si)재로 형성되어 있다.
실리콘 함유막은, 예를 들면 실리콘(Si), 실리콘 게르마늄(SiGe) 등의 에피택셜막이다. 실리콘 함유막은, 적어도 상기 제1 기판에 형성되면 되지만, 제1 기판뿐만 아니라 제2 기판에 형성되어도 된다. 이 경우, 제2 기판에 형성되는 실리콘 함유막은, 제1 기판과 마찬가지로, 제2 기판의 반도체 영역에 선택적으로 형성된다. 제1 기판과 제2 기판은, 별도의 기판이어도 되지만, 동일 기판이어도 된다.
실리콘(Si) 함유 가스는, 예를 들면, 형성하고자 하는 실리콘 함유막이 실리콘(Si)막인 경우에는, 실란(SiH4) 가스 혹은 디실란(Si2H6) 가스 또는 디클로로실란 가스(SiH2Cl2)이다. 염소(Cl) 함유 가스는, 예를 들면, 실리콘(Si) 함유 가스와는 상이한 염소(Cl2) 가스 혹은 염화수소(HCl) 가스이다. 제1 기판 및 제2 기판 사이에 공급되는 가스에는, 이 외에, 희석 가스(예를 들면 H2) 등이 있다. 실리콘(Si) 함유 가스는, 예를 들면, 형성하고자 하는 실리콘 함유막이 실리콘 게르마늄(SiGe)막인 경우에는, 게르만(GeH4)이 더 가해진다.
이에 의하면, 제1 기판 및 제2 기판 사이에 실리콘(Si) 함유 가스와 염소(Cl) 함유 가스가 공급되면, 제1 기판에 대향하여, 제1 기판의 대향면을 절연막으로 한 제2 기판이 배치되어 있으므로, 표면 피복률이 높은 염소(Cl) 성분이, 제1 기판의 반도체 영역의 성장 표면에서 염소(Cl) 종단된다. 이 때문에 실리콘(Si) 마이그레이션이 억제되어, 적어도 제1 기판의 반도체 영역에 선택적으로 평탄한 표면을 갖는 실리콘(Si) 함유막을 확실하게 형성할 수 있다.
[다른 실시 양태]
본 발명의 다른 실시 양태의 반도체 장치의 제조 방법은, 제1 공정과, 제2 공정을 갖고, 제1 기판에 실리콘(Si) 함유막을 형성한다.
제1 공정은, 절연체 영역 사이에 반도체 영역이 노출된 제1 기판의 대향면에 절연체면이 노출된 제2 기판을 배치한 상태에서 처리실 내로 반송하도록 구성되어 있다.
제2 공정은, 상기 처리실 내를 가열함과 함께 상기 처리실 내에 적어도 실리콘 함유 가스와 그 실리콘 함유 가스와는 상이한 염소 함유 가스를 공급하여, 적어도 상기 제1 기판의 반도체 영역에 선택적으로 평탄한 표면을 갖는 실리콘 함유막을 형성하도록 구성되어 있다.
실리콘 함유막은, 예를 들면 실리콘(Si), 실리콘 게르마늄(SiGe) 등의 에피택셜막이다. 실리콘 함유막을 형성하는 기판은, 적어도 상기 제1 기판이면 되고, 또한 실리콘 함유막을 형성하는 기판면은 제1 기판의 반도체 영역이면 된다. 따라서, 제2 기판은 제1 기판의 대향면에 절연체면이 노출된 더미 기판으로 하고, 제1 기판을 절연체 영역 사이에 반도체 영역이 노출된 프로덕트 기판으로 할 수 있다. 실리콘 함유막을, 제1 기판뿐만 아니라 제2 기판의 반도체 영역에도 형성하면 보다 바람직하다. 이 경우, 제1 기판 및 제2 기판을 동일한 프로덕트 기판으로 할 수 있다.
프로덕트 기판은 실제로 IC 등의 반도체 소자가 제작되는 기판이다. 더미 기판은, 프로덕트 기판을 사이에 끼워 넣도록 프로덕트 기판의 상하에 배치되며 성막 불량을 방지하기 위한 기판이다.
전술한 일 실시 양태의 반도체 장치의 제조 방법에 따르면, 가열된 처리실 내에 실리콘(Si) 함유 가스와 염소(Cl) 함유 가스가 공급되면, 제1 기판의 대향면을 절연막으로 한 제2 기판이 배치되어 있으므로, 표면 피복률이 높은 염소(Cl) 성분이, 적어도 제1 기판의 반도체 영역의 성장 표면에서 염소(Cl) 종단된다. 이 때문에 실리콘(Si) 마이그레이션이 억제되어, 적어도 제1 기판의 반도체 영역에 선택적으로 평탄한 표면을 갖는 Si 함유막을 확실하게 형성할 수 있다.
또한, 상기 제2 공정에서는, 상기 실리콘 함유 가스와 상기 염소 함유 가스가 상기 처리실 내의 기층 중에서 분해하여 형성된 물질을, 적어도 상기 제2 기판의 이면에 흡착시킴과 함께, 상기 제1 기판의 반도체 영역에 흡착시키는 것이 바람직하다.
여기서, 처리실 내의 기층 중에서 분해되는 가스는, 예를 들면, 실란(SiH4), 디실란(Si2H6) 또는 디클로로실란 가스(SiH2Cl2), 또한 게르만(GeH4)이다. 처리실 내의 기층 중에서 분해하여 형성된 물질은, 예를 들면 실리콘(Si) 또는 실리콘 게르마늄(SiGe)이다.
이에 의하면, 분해하여 형성된 물질을, 제2 기판의 이면에 흡착시키고, 제1 기판의 반도체 영역에 흡착시키므로, 제1 기판의 반도체 영역에 선택적으로 평탄한 표면을 갖는 실리콘 함유막을 확실하게 형성할 수 있다.
[다른 실시 양태]
전술한 실시 양태에서는, 적어도 제1 기판에 실리콘(Si) 함유막을 형성하도록 하였지만, 또한 제2 기판에 실리콘(Si) 함유막을 형성하도록 해도 된다.
제2 기판에서의 제1 기판의 대향면과는 반대의 반대면을, 절연체 영역 사이에 반도체 영역이 노출되어 있도록 한다. 이와 같이 하면, 제2 기판의 반도체 영역에도 선택적으로 평탄한 표면을 갖는 Si 함유막을 확실하게 형성할 수 있다.
[또 다른 실시 양태]
또한, 전술한 실시 양태에서는, 제1 기판 또는 제2 기판에 실리콘(Si) 함유막을 형성하도록 하였지만, 제1 기판, 제2 기판을 동일한 기판으로 하고, 이 기판을 복수매, 처리실 내에 반송하여, 복수매의 기판에 실리콘(Si) 함유막을 형성하도록 해도 된다.
그를 위해서는, 본 실시 양태는, 표면에 절연체 영역과 그 절연체 영역 사이에 반도체 영역이 형성된 기판의 적어도 상기 반도체 영역 상 및 이면 상에 형성된 산화막 중의 상기 이면 상에 형성된 산화막을 남기면서 상기 반도체 영역 상의 산화막을 제거하는 공정과, 상기 이면 상에 형성된 산화막을 남기고, 또한, 상기 반도체 영역 상의 산화막이 제거된 상기 기판을 복수매 소정의 간격을 두고 적층시킨 상태에서 처리실 내로 반송하는 공정을 갖도록 하면 된다.
이에 의하면, 이면 상에 형성된 산화막을 남긴 기판을 복수매 적층할 수 있으므로, 처리실 내에서 한번에 복수매 내지 다수매의 기판의 반도체 영역에 실리콘 함유막을 확실하게 형성할 수 있다.
[또 다른 실시 양태]
또한, 복수매의 기판을 적재시킨 상태에서 처리실 내로 반송하기 위해서는, 기판 유지체를 이용할 수 있다.
그를 위해서, 본 실시 양태는, 전술한 반송 공정은, 표면에 절연체 영역 사이에 반도체 영역이 노출되고, 이면에 절연체면이 노출된 기판을 연직 방향으로 복수를 소정의 간격을 두고 적재하여 유지한 기판 유지체를 처리실 내로 반송하는 공정으로 하는 것이 바람직하다.
이에 의하면, 처리실 내에서, 기판 유지체에 의해 유지된 복수의 기판의 반도체 영역에 실리콘 함유막을 형성하므로, 기판 유지체에서 반송 가능한 처리 매수로의 처리가 가능하게 되어, 스루풋을 대폭적으로 향상시킬 수 있다.
또한, 상기 절연체 영역과 상기 반도체 영역은, 상이한 높이로 형성되어 있어도 되지만, 대략 동일한 높이로 형성되어 있으면, 반도체 영역에 선택적으로 형성되는 실리콘(Si) 함유막은, 보다 평탄한 면을 가질 수 있다.
[기판 처리 장치]
전술한 반도체 장치의 제조 공정의 일 공정을 실시하기 위한 기판 처리 장치의 실시 양태는, 다음과 같이 구성된다.
(일 실시 양태)
본 발명의 일 실시 양태의 기판 처리 장치는, 처리실과, 제1 가스 공급계와, 제2 가스 공급계와, 히터와, 컨트롤러를 갖는다.
처리실은, 반응 용기 내에 형성되고, 처리실의 내부에 제1 기판 및 제2 기판을 배치하여, 이들을 처리하도록 구성되어 있다. 제1 가스 공급계는, 상기 처리실에 실리콘(Si) 함유 가스를 공급한다. 제2 가스 공급계는, 상기 처리실에 상기 실리콘 함유 가스와는 상이한 염소 함유 가스를 공급한다. 히터는, 상기 기판을 처리 온도까지 가열한다. 히터는, 예를 들면 저항 가열 히터로 구성되어 있다.
컨트롤러는, 절연체 영역 사이에 반도체 영역이 노출된 제1 기판의 대향면에 절연체면이 노출된 제2 기판을 배치한 상태에서, 적어도 상기 제1 기판 및 상기 제2 기판 사이에 실리콘 함유 가스와 그 실리콘 함유 가스와는 상이한 염소 함유 가스를 공급하여, 적어도 상기 제1 기판의 반도체 영역에 선택적으로 평탄한 표면을 갖는 실리콘 함유막을 형성하도록 상기 히터 및 상기 제1 가스 공급계, 상기 제2 가스 공급계를 제어하도록 구성되어 있다.
이와 같은 구성에 의하면, 컨트롤러에 의한 히터 제어에 의해, 처리실 내에 배치된 제1 기판 및 제2 기판이 가열된다. 또한, 제1 가스 공급계, 상기 제2 가스 공급계 제어에 의해, 가열된 제1 기판 및 제2 기판 사이에, 실리콘(Si) 함유 가스와 염소(Cl) 함유 가스가 공급되면, 표면 피복률이 높은 염소 성분이 적어도 제1 기판의 반도체 영역의 성장 표면에서 Cl 종단되므로, Si 마이그레이션이 억제되어, 처리실 내에서 적어도 제1 기판의 반도체 영역에 선택적으로 평탄한 표면을 갖는 Si 함유막을 확실하게 형성할 수 있다.
[구체예]
전술한 본 발명의 일 실시 양태를 도면을 이용하여 더욱 구체적으로 설명한다.
도 1은 본 실시 형태의 반도체 장치의 제조 공정의 일 공정을 실시하기 위한 기판 처리 장치의 구체예로서, 핫월식 종형 감압 CVD 장치를 설명하기 위한 개략 종단면도이다. 도 2는 본 실시 형태의 핫월식 종형 감압 CVD 장치의 반응로를 설명하기 위한 개략 종단면도이다.
(핫월식 종형 감압 CVD 장치)
도 1에 도시한 바와 같이, 본 실시 형태의 핫월식 종형 감압 CVD 장치(180)는, 반응로(100)와, 컨트롤러로서의 제어 장치(141)와, 가스 공급 장치(142)와, 진공 배기 장치(143)를 구비하고 있다. 반응로(100)는, 반응 용기(104)와, 그 외부에 설치된 히터(101)와, 히터(101)와 반응 용기(104)를 덮어서 설치된 단열 재(102)를 구비하고 있다.
반응 용기(104)의 측벽에는, 배기관(116)이 부착되어 있고, 배기관(116)은 진공 배기 장치(143)에 접속되어 있다. 반응 용기(104)를 관통하여 노즐(108)이 설치되어 있다. 반응 용기(104)의 외부에, 이 노즐(108)에 접속되는 공급관(115)이 설치되어 있다. 공급관(115)은, 가스 공급 장치(142)에 접속되어 있다. Si 또는 SiGe의 선택 성장의 원료 가스가, 공급관(115)으로부터 노즐(108)에 공급되고, 노즐(108)로부터 반응 용기(104) 내에 도입된다. 반응 용기(104) 내에 도입된 가스는, 진공 배기 장치(143)에 의해 배기관(116)으로부터 배기된다.
반응 용기(104)에 대하여 기판 유지체로서의 보트(105)가 반입출되도록 되어 있다. 보트(105)의 상승에 의해 반응 용기(104) 내에 보트(105)가 반입되면, 반응 용기(104)의 로구가 닫혀진다. 보트(105)가 하강하여 반응 용기(104)로부터 반출되면, 게이트 밸브(117)에 의해 로구가 닫혀진다. 반응로(100)의 하부에 반출된 보트(105)와, 복수의 웨이퍼(130)를 수납하는 웨이퍼 카세트(152)와의 사이에 웨이퍼(130)를 이동 탑재하는 이동 탑재기(151)가 설치되어 있다.
(반응로)
도 2에 전술한 반응로(100)의 상세도를 도시한다. 반응로(100)는, 베이스(112)와, 그 위에 설치된 매니폴드(111)와, 반응관(103)과, 반응관(103)의 외부에 설치된 히터(101)를 구비하고 있다. 처리실(109)은 반응관(103)의 내부에 형성된다. 히터(101)에 의해 반응관(103) 내부 전체를 가열한다. 반응관(103)은 매니폴드(111)의 상부 플랜지(118) 상에 설치되어 있다. 반응관(103)과 매니폴드(111)로부터 전술한 반응 용기(104)가 구성된다.
반응관(103)을 가열하는 히터(101)는, 예를 들면, 상부 히터(101a), 중앙 상부 히터(101b), 중앙 히터(101c), 중앙 하부 히터(101d), 및 하부 히터(101e)의 5개의 영역으로 분할되어 있고, 로 내의 온도는 제어 장치(141)에 의해 제어된다. 또한, 히터(101)는 분할되어 있지 않아도 된다.
시일 캡(113) 상에는 보트(105)가 탑재되어 있다. 보트(105)를 탑재한 시일 캡(113)이 베이스(112)의 개구(120)로부터 반입되고, 시일 캡(113)이 상승하여 시일 캡(113)에 의해 개구(120)가 닫혀지도록 되어 있다. 개구(120)가 닫혀지면, 보트(105)가 반응관(103) 내에 위치한다. 보트(105)는 회전 기구(114)에 의해 회전된다. 보트(105)에는 복수의 웨이퍼(130)가 수직 방향으로 적재되어 탑재되어 있다. 반응관(103) 내가 웨이퍼(130)를 처리하는 처리실(109)로 된다. 보트 하부의 매니폴드(111)에 상당하는 높이의 부분에는, 단열판(107)이 탑재되어 있다. 또한, 시일 캡(113)을 하강하여, 보트(105)를 반응 용기(104)로부터 반출한 후에는, 게이트 밸브(117)(도 1 참조)에 의해, 베이스(112)의 개구(120)가 닫혀지도록 되어 있다.
반응 용기(104) 내에 2개의 노즐(108a, 108b)이 보트(105)를 따라서 설치되어 있다. 제1 노즐(108a), 제2 노즐(108b)은 매니폴드(111)의 하부로부터 반응관(103) 내에 삽입된다. 제1 노즐(108a)은 실리콘 함유 가스를 공급하는 제1 가스 공급계를 구성한다. 제2 노즐(108b)은 상기 실리콘 함유 가스와는 상이한 염소 함유 가스를 공급하는 제2 가스 공급계를 구성한다. 또한, 캐리어 가스를 공급하는 노즐은 도시 생략되어 있다. 매니폴드(111)의 측벽에는, 배기관(116)이 부착되어 있다.
실리콘(Si), 실리콘 게르마늄(SiGe)의 선택 성장에서는, 원료 가스로서, 제1 노즐(108a)로부터 실리콘(Si) 함유 가스가 도입된다. 이 실리콘(Si) 함유 가스로서는, 실리콘(Si)의 선택 성장의 경우에는, 예를 들면 실란(SiH4), 디실란(Si2H6), 디클로로실란(SiH2Cl2) 등이 이용된다. 실리콘 게르마늄(SiGe)의 선택 성장의 경우에는, 게르만(GeH4) 등의 게르마늄(Ge) 함유 가스가 가해진다.
또한, 상기 실리콘(Si) 함유 가스와 게르마늄(Ge) 함유 가스 이외에 선택성을 갖게 하기 위해서, 제2 노즐(108b)로부터 염소(Cl) 함유 가스도 도입된다. 이 염소(Cl2) 함유 가스로서는, 염소(Cl2)나 염화수소(HCl) 등이 이용된다.
제1 노즐(108a), 제2 노즐(108b)로부터 반응관(103)의 꼭대기부에 도입된 원료 가스는, 반응관(103) 내를 하강하여, 적층된 복수의 기판으로서의 웨이퍼(130)를 통과하여, 반응관(103)의 하부의 배기관(116)으로부터 배기된다.
전술한 히터(101)를 제어하는 온도 제어부, 가스 공급 장치(142)를 제어하는 가스 유량 제어부, 진공 배기 장치(143)를 제어하는 압력 제어부, 회전 기구(114), 게이트 밸브(117), 이동 탑재기(151) 등을 제어하는 구동 제어부는, 핫월식 종형 감압 CVD 장치(180) 전체를 제어하는 주제어부에 전기적으로 접속되어 있다. 이들, 온도 제어부, 가스 유량 제어부, 압력 제어부, 구동 제어부는, 컨트롤러(141)로서 구성되어 있다.
전술한 바와 같은 핫월식 종형 감압 CVD 장치에 의하면, 웨이퍼 카세트(152)에 의해 투입된 웨이퍼(Si 기판)(130)는 이동 탑재기(151)에 의해 웨이퍼 카세트(152)로부터 보트(105)에 이동 탑재된다. 모든 웨이퍼(130)의 이동 탑재가 완료되면 보트(105)는 반응 용기(104) 내로 반입되고, 반응 용기(104) 내는 진공 배기 장치(143)에 의해 감압된다. 그리고 히터(101)에 의해 웨이퍼(130)를 원하는 온도, 예를 들면 400℃ 이하로 가열하고, 온도가 안정된 시점에서, 가스 공급 장치(142)에 의해 공급관(115), 노즐(108)을 통하여 원료 가스를 공급하여, 웨이퍼(Si 기판)(130) 상에 CVD 반응에 의해, 평탄한 표면을 갖는 반도체막으로서의 실리콘(Si)막 또는 실리콘 게르마늄(SiGe)막을 확실하게 선택 성장시킨다.
다음으로, 제1 기판의 반도체 영역에 선택적으로 평탄한 표면을 갖는 실리콘(Si) 함유막이 형성되는 메카니즘을, 제1 실시 형태로서 도면을 이용하여 설명한다.
[제1 실시 형태]
여기서는, 제1 기판으로서 프로덕트 Si 웨이퍼를, 제2 기판으로서 제1 기판과는 상이한 더미 Si 웨이퍼를 이용하는 경우를 예시한다.
도 3은 본 발명의 일 실시 형태에 따른 보트와, 보트의 복수의 웨이퍼를 이동 탑재하는 이동 탑재기의 개략 설명도이다. 보트(105)는, 반응로로부터 반출되어 반응로 하부에 대기되어 있다. 보트(105)에 인접하여 이동 탑재기(151)가 설치된다. 이동 탑재기(151)는, 복수매 예를 들면 5매의 웨이퍼(131)를 5개의 트위저(133)에 각각 실어 한번에 보트(105)에 이동 탑재할 수 있도록 되어 있다.
웨이퍼(130)는, 프로덕트 Si 웨이퍼(131)와 더미 Si 웨이퍼(132)로 구성된다. 프로덕트 Si 웨이퍼(131)는 실제로 IC 등의 반도체 소자가 제작되는 웨이퍼이다. 더미 Si 웨이퍼(132)는, 프로덕트 Si 웨이퍼(131)와는 다른 웨이퍼로서, 프로덕트 Si 웨이퍼(131)를 사이에 끼워 넣도록 프로덕트 Si 웨이퍼(131)의 상하에 배치되고, 프로덕트 웨이퍼 영역의 열이 빠져나가지 않도록 하고, 또한 상하로부터 비래하는 미립자나 오염 물질이 프로덕트 웨이퍼에 부착되지 않도록 하고, 또한 가스의 흐름이 흐트러지거나 온도의 균일성에 불균일이 생기거나 하는 것에 기인하는 성막 불량을 방지하기 위한 웨이퍼이다.
도 3에서, 보트(105)에는 더미 Si 웨이퍼(132)가 한 장 걸러 연직 방향으로 적층 배치되어 있다. 이동 탑재기(151)에 의해 이동 탑재되는 프로덕트 Si 웨이퍼(131)는, 더미 Si 웨이퍼(132)의 사이에 삽입 배치된다. 그 결과, 프로덕트 Si 웨이퍼(131)의 바로 위에 절연체면이 노출되어 있는 더미 Si 웨이퍼(132)가 배치되게 된다. 상기 샌드위치 Si 더미는, 프로덕트 Si 웨이퍼를 샌드위치하므로, 샌드위치 더미 웨이퍼라고 하는 경우도 있다.
여기서, 프로덕트 Si 웨이퍼(131)는, 표면(주면)에 선택 성장시키는 반도체 실리콘(Si)면을 갖는 실리콘(Si) 웨이퍼이다. 반도체 실리콘(Si)면은, 산화실리콘(SiO2) 또는 질화실리콘(SiN)으로 이루어지는 절연체 영역 사이에 형성되어 있다. 더미 Si 웨이퍼(132)는, 이 프로덕트 Si 웨이퍼(131)의 선택 성장시키는 주면과 대향시켜 평행하게 배치된다. 더미 Si 웨이퍼(132)로서, 적어도 이면에 질화막(SiN막 또는 Si3N4막)이 노출된 더미 실리콘(Si) 웨이퍼가 준비되어 있다.
반도체 장치의 제조 공정의 일 공정에서 실리콘(Si) 함유막을 형성하기 위해서는, 우선, 적어도 하나의 프로덕트 Si 웨이퍼를, 이 프로덕트 Si 웨이퍼와는 다른 더미 Si 웨이퍼로서, 적어도 이면에 SiN막(Si3N4막)이 노출된 더미 Si 웨이퍼의 상기 이면을, 상기 프로덕트 Si 웨이퍼의 선택 성장시키는 면과 대향시켜 배치한 상태에서 처리실에 수용한다.
다음으로, 처리실의 외부에 배치된 히터에 의해 처리실 내의 프로덕트 Si 웨이퍼 및 더미 Si 웨이퍼를 가열한다. 동시에 처리실에 처리 가스 공급계로부터 처리 가스를 공급하면서 배기한다.
이때, 상기 처리 가스가 상기 처리실 내의 기층 중에서 분해하여 형성된 물질을, 상기 더미 웨이퍼의 이면의 SiN막(Si3N4막)에 흡착시킴과 함께, 프로덕트 Si 웨이퍼의 Si 표면에 흡착시켜, Si 표면에 Si를 함유하는 막을 선택 성장시킨다.
선택 성장시키는 실리콘(Si) 함유막을 예시하면, 예를 들면, Si, SiGe의 선택 성장에서는, MOSFET의 엘리베이티드 소스/드레인이 있다.
도 9에, 전술한 엘리베이티드 소스/드레인이 형성된 MOSFET(10)의 개략 종단면도를 도시한다. 소자 분리 영역(312)에 둘러싸여진 소자 형성 실리콘 영역(311) 상에 게이트 절연막(317)을 개재하여 게이트 전극(320)이 형성되어 있다. 게이트 전극(320)의 측면에는 사이드 월(318)이 형성되고, 게이트 전극(320)의 상면에는 게이트 보호막(319)이 형성되어 있다. 게이트 전극(320)에 대하여 자기 정합적으로 소스(313) 및 드레인(314)이 소자 형성 실리콘 영역(311)에 형성되어 있다. 소스(313) 및 드레인(314) 상에만 엘리베이티드 소스(315) 및 엘리베이티드 드레인(316)이 각각 선택적으로 형성되어 있다. 엘리베이티드 소스(315) 및 엘리베이티드 드레인(316)은, Si가 노출되어 있는 소스(313), 드레인(314) 상에만 Si 또는 SiGe를 에피택셜 성장시키고, 그 밖의 SiO2나 SiN 등이 노출되어 있는 소자 분리 영역(312) 등의 영역에는 아무것도 성장시키지 않는 기술로 일반적으로는 선택 성장이라고도 불리고 있는 기술에 의해 형성되어 있다.
실리콘(Si) 표면에, 상기 엘리베이티드 소스/드레인과 같은, 실리콘 Si를 함유하는 실리콘(Si) 함유막을 선택 성장시키는 경우, 비교적 두꺼운 막 두께이면, 대향면이 실리콘계의 막인지, 절연계의 막인지에 의해 선택 성장성이 크게 상이하다.
도 4에, 대향면이 폴리실리콘(Poly Si) 등의 실리콘(Si)계인 경우(도 4의 (a))와, SiN이나 SiO 등의 절연막계인 경우(도 4의 (b))에서의 가스의 반응의 개략도를 도시한다. Si, SiGe의 선택 성장에서, MOSFET의 엘리베이티드 소스/드레인이나 엘리베이티드 소스/드레인 등의 실리콘(Si) 함유막에서, 예를 들면 500Å 이상의 두꺼운 막 두께가 필요한 경우에서는, 도 4의 (a)에 도시한 바와 같이, 더미 Si 웨이퍼(132a)의 프로덕트 Si 웨이퍼(131)의 대향면을 폴리실리콘(Poly Si) 등의 Si계로 함으로써, 활성종(예를 들면 SiH4)을 프로덕트 Si 웨이퍼(131)의 대향면에서 흡착시켜, 선택성을 유지할 수 있다. 한편, 웨이퍼 대향면이 질화실리콘(SiN)이나 산화실리콘(SiO2) 등의 절연막인 경우(도 4의 (b)), 프로덕트 Si 웨이퍼(131) 상의 질화실리콘(SiN) 상이나 산화실리콘(SiO2) 상에서의 반응 확률이 높아지기 때문에, 잠복기간이 짧아져, 선택 성장할 수 없거나, 혹은 선택 성장할 수 있는 막 두께가 매우 얇아지게 된다.
이에 대하여, 박막에서의 실리콘(Si), 실리콘 게르마늄(SiGe)의 선택 성장을 행할 때는, 반대로, 프로덕트 Si 웨이퍼의 대향면은 산화실리콘(SiO2)이나 질화실리콘(SiN)의 절연계의 막이 노출되어 있던 쪽이 좋다. 예를 들면, MOSFET의 채널 등의 절연체 영역 사이에 반도체 영역이 노출된 웨이퍼의 반도체 영역에, 절연체 영역보다도 높게 실리콘(Si) 함유막을 막 성장시키는 경우에서, 예를 들면, 100Å 정도의 박막에서의 실리콘(Si), 실리콘 게르마늄(SiGe)의 선택 성장을 행할 때라도, 실리콘(Si) 마이그레이션이 억제되기 때문에, 대향면을 질화실리콘(SiN)이나 산화실리콘(SiO2)으로 하고, 또한, 실리콘 함유 가스와 염소 함유 가스를 공급함으로써, 평탄한 에피택셜막이 확실하게 얻어진다.
이것을 도 5를 이용하여 더 설명한다. 이 예에서 이용한 원료 가스는, 실란(SiH4)에 게르만(GeH4)과 염화수소(HCl) 가스를 가하고 있다. 소정의 온도, 압력, 유량으로 하는 에피택셜 성장 조건 하에서, 프로덕트 Si 웨이퍼의 반도체 영역 상(실리콘(Si) 표면)에서 열분해하여, 실리콘(Si) 표면에만 실리콘 게르마늄(SiGe)의 단결정막이 선택적으로 에피택셜 성장한다.
도 5의 (a)에 도시한 바와 같이, 더미 Si 웨이퍼(132a)의 프로덕트 Si 웨이퍼(131)의 대향면이 Poly Si 등의 Si계인 경우, 산화실리콘(SiO2) 또는 질화실리콘(SiN)으로 이루어지는 절연체 영역(163) 사이에 실리콘(Si)으로 이루어지는 반도체 영역(161)이 노출되어 있는 프로덕트 Si 웨이퍼(131)의 반도체 영역(161)에는, 평탄한 SiGe 에피택셜막(165)이 얻어지지 않고, 막의 표면이 둥글게 된다. 이것은, 원료 가스, 예를 들면 실란(SiH4) 가스의 Cl 성분이, 프로덕트 Si 웨이퍼(131)의 성장 표면으로 되는 반도체 영역(161)뿐만 아니라, 바로 위의 더미 Si 웨이퍼(132a)의 이면에 의해서도 소비되어, Si의 마이그레이션이 촉진되어, 프로덕트 Si 웨이퍼(131) 상의Cl 성분의 표면 피복률이 내려가기 때문이다.
이에 대하여, 도 5의 (b)에 도시한 바와 같이, 더미 Si 웨이퍼의 프로덕트 Si 웨이퍼(131)의 대향면이 SiN이나 SiO2 등의 절연막인 경우, 산화실리콘(SiO2) 또는 질화실리콘(SiN)으로 이루어지는 절연체 영역(163) 사이에 실리콘(Si)으로 이루어지는 반도체 영역(161)이 노출되어 있는 프로덕트 Si 웨이퍼(131)의 반도체 영역(161)에는, 평탄한 SiGe 에피택셜막(166)이 얻어진다. 이것은, 실란(SiH4)의 Cl 성분이 충분히 프로덕트 Si 웨이퍼(131) 상에 공급되기 때문에, Si, SiGe의 선택 성장 중에, 표면 피복률이 높은 Cl 성분이, 프로덕트 Si 웨이퍼(131)의 성장 표면에서 Cl 종단됨으로써 Si의 마이그레이션이 억제되기 때문이다. Cl 종단된 Cl 성분은 실란(SiH4), 게르만(GeH4) 등의 활성종에 의해 치환되어, 막 중에 Cl 성분이 남는 일은 없다. 즉, 대향면을 절연막으로 함으로써, 막 형상을 플랫하게 개선할 수 있다.
또한, 도 5의 예에서는, 원료에 게르마늄(Ge)을 이용하고 있지만, Ge를 이용하지 않는 경우에는, 도 5의 (a), (b)의 평면 결정 구조도에서, Ge 대신에 Si가 들어간다. 이때 형성되는 막은 Si 에피택셜막이다.
(프로세스 조건)
전술한 실시 형태에서, Si, SiGe의 선택 성장의 프로세스 조건은, 예를 들면 실리콘(Si) 함유 가스는 50sccm 이상 1000sccm 이하, 게르마늄(Ge) 함유 가스는 0sccm 이상 500sccm 이하, 염소(Cl)계 가스 10sccm 이상 200sccm 이하, 수소(H2) 가스는 0slm 이상 20slm 이하, 온도 450℃ 이상 700℃ 이하, 압력 10Pa 이상 100Pa 이하의 범위에서 적용 가능하다.
[제1 실시 형태의 효과]
본 실시 형태에 따르면, 제1 웨이퍼와 제2 웨이퍼를 이용하여, 제1 웨이퍼의 바로 위의 제2 웨이퍼의 이면을 절연막(SiN 또는 SiO2)으로 한 상태에서, 적어도 실란(SiH4) 가스+염화수소(HCl) 가스를 웨이퍼 사이에 공급하여, 염화수소(HCl) 가스에 함유되는 염소(Cl) 성분에 의해 실리콘(Si) 마이그레이션을 억제하면서, 웨이퍼 표면 상의 Si면에 실리콘(Si)막을 선택 성장시키도록 하였으므로, 그 실리콘(Si)막을 평탄한 면에 확실하게 형성할 수 있다.
그런데, 전술한 제1 실시 형태에서는, 제1 기판의 대향면에 절연체 정면이 노출된 제2 기판을 이용하고 있다. 프로덕트 웨이퍼의 이면이 SiN이나 SiO2인 경우에는 문제가 없다. 그러나, 프로덕트 웨이퍼의 이면에 Si계 막이 노출되어 있는 경우, 바로 위 프로덕트 웨이퍼의 대향면을 SiN이나 SiO2의 절연막으로 할 필요가 있다.
[제2 실시 형태]
따라서, 전술한 바와 같이 프로덕트 Si 웨이퍼의 대향면을 절연막으로 하는 방법(방법 1∼방법 3)에 대하여, 이하 제2 실시 형태로서 설명한다.
(방법 1)
이 방법은, 제1 기판과 제2 기판을 이종 기판으로서 취급하여(도 3 참조), 미리, 제2 기판에만 절연막 처리를 실시함으로써, 제2 기판의 대향면을 절연체면으로 하는 것이다.
절연체면으로서의 SiN막이나 SiO2막을 표면에 형성한 더미 Si 웨이퍼(샌드위치 더미 웨이퍼)(132)를 프로덕트 Si 웨이퍼(131)의 바로 위에 배치시키는 경우에는, 더미 Si 웨이퍼(132)만을 배(倍) 피치로 탑재한 보트(105)를 반응로(100) 내에 넣는다. 프로덕트 Si 웨이퍼(131)를 넣지 않은 상태에서, 원료 가스를 흘려, 더미 Si 웨이퍼(132)의 상기 대향면을 포함하는 표리면에 SiN막이나 SiO2막 등의 절연막을 형성한다. 그 후, 보트(105)를 반응로(100)로부터 취출한다. 그 후, 프로덕트 Si 웨이퍼(131)를 보트(105)의 더미 Si 웨이퍼(132) 사이에 탑재하고, 다시, 보트(105)를 반응로(100) 내에 넣어 선택 성장시킨다. 이에 의하면, 절연막을 형성하기 위해서, 실리콘 함유막을 형성하는 반응로와 동일한 반응로를 이용하므로, 더미 Si 웨이퍼에서의 프로덕트 Si 웨이퍼의 대향면을 보다 확실하게 절연막으로 할 수 있다.
(방법 2)
이 방법은, 제1 기판과 제2 기판을 이종 기판으로서 취급하는 점은 제1 방법과 동일하지만, 미리, 제2 기판을 포함하는 반응관마다, 절연막 처리를 실시함으로써, 제2 기판의 대향면을 절연체면으로 하는 점에서, 제1 방법과는 상이하다.
즉, 미리 더미 Si 웨이퍼가 배 피치로 탑재된 보트를 반응관 내에 반입하고, 반응관마다 보트 및 더미 Si 웨이퍼를 SiN막이나 SiO2막 등의 절연막으로 코팅한다. 그 후, 보트를 반응로로부터 취출한다. 그 후, 프로덕트 Si 웨이퍼를 보트의 더미 Si 웨이퍼 사이에 탑재하고, 다시, 보트를 반응로에 넣어 선택 성장시킨다.
이에 의하면, 더미 Si 웨이퍼에만 절연막을 코팅하는 것이 아니라, 반응관마다 보트 및 더미 Si 웨이퍼를 절연막으로 코팅하므로, 전술한 방법 1과 같은, 더미 Si 웨이퍼에만 절연막을 코팅하는 경우와 비교하여, 코팅 처리가 용이해진다. 또한, 프로덕트 Si 웨이퍼의 바로 위에 배치시킨 더미 Si 웨이퍼뿐만 아니라, 프로덕트 Si 웨이퍼의 주위의 부재에도 절연체면이 노출되어 있으므로, 보다 확실하게 실리콘(Si) 마이그레이션이 억제되어, 처리실 내에서 제1 기판의 반도체 영역에 선택적으로 한층 더 평탄한 표면을 갖는 Si 함유막을 확실하게 형성할 수 있다.
(방법 3)
이 방법은, 제1 기판 및 제2 기판을 동종의 프로덕트 Si 웨이퍼로서 공통화하는 것으로, 동일한 기판의 표면을 반도체 영역으로 하고, 이면을 절연막으로 하는 것이다.
그 때문에, 표면에 절연체 영역과 그 절연체 영역 사이에 반도체 영역이 형성된 프로덕트 Si 웨이퍼의 적어도 상기 반도체 영역 상 및 이면 상에 형성된 산화막 중의 상기 이면 상에 형성된 산화막을 남기면서 상기 반도체 영역 상의 산화막을 제거하는 공정과, 상기 이면 상에 형성된 산화막을 남기고, 또한, 상기 반도체 영역 상의 산화막이 제거된 상기 프로덕트 Si 웨이퍼를 복수매 소정의 간격을 두고 적층시킨 상태에서 처리실 내로 반송하는 공정을 구비하고 있다.
이에 의하면, 프로덕트 Si 웨이퍼의 이면 상에 형성된 산화막을 남김으로써, 기판의 대향면을 절연막으로 할 수 있다. 또한, 이면 상에 형성된 산화막을 남긴 프로덕트 Si 웨이퍼를 복수매 적재시키므로, 처리실 내에서 한번에 다수매의 기판의 반도체 영역에 실리콘 함유막을 형성할 수 있다.
전술한 산화막 제거 공정에서는, 상기 기판의 상기 표면에 불산 함유물을 공급하면서 상기 이면에 수분을 공급하여, 상기 기판의 적어도 상기 반도체 영역 상 및 이면 상에 형성된 산화막 중의 상기 이면 상에 형성된 산화막을 남기면서 상기 반도체 영역 상의 산화막을 제거하는 것이 바람직하다. 이에 의해, 표면에 불산 함유물을 공급하면서 이면에 수분을 공급하여, 이면에의 불산 함유물의 돌아 들어감을 방지하도록 함으로써, 이면 상에 형성된 산화막을 유효하게 남길 수 있다.
이 제3 방법에 따른 반도체 장치의 제조 공정의 일 공정을 보다 자세하게 설명하면, 다음과 같다.
표면 및 이면에 산화막이 형성된 프로덕트 Si 웨이퍼의 표면 및 이면을 DHF(희불산) 세정하여, 상기 산화막을 제거하는 제1 공정과, 상기 이면에 프로덕트 Si 웨이퍼의 Si면이 노출된 프로덕트 Si 웨이퍼를 소정의 간격을 두고 복수 적재시키고, 하나의 프로덕트 Si 웨이퍼의 표면이 인접하는 프로덕트 Si 웨이퍼의 이면과 대향하도록 배치시킨 상태에서 처리실에 수용하는 제2 공정과, 상기 처리실의 외부에 배치된 가열 부재로 상기 처리실 내의 상기 복수의 프로덕트 Si 웨이퍼를 가열함과 함께, 상기 처리실에 처리 가스 공급계로부터 처리 가스를 공급하고, 배기하는 제3 공정을 갖고, 상기 제2 공정에서는, 상기 처리 가스가 상기 처리실 내의 기층 중에서 분해하여 형성된 물질을, 상기 프로덕트 Si 웨이퍼의 이면에 흡착시킴과 함께, 상기 프로덕트 Si 웨이퍼의 Si 표면에 흡착시켜, 그 Si 표면에 Si를 함유하는 막을 선택 성장시킨다.
상기 막 형성 공정에서는, 한번에 복수매의 기판에 형성하는 경우라도, 상기 복수매의 기판의 반도체 영역에 선택적으로 평탄한 표면을 갖는 실리콘 함유막을 형성할 수 있다.
반도체 장치의 제조 공정의 일 공정에서의 상기 산화막 제거는, 보다 구체적으로는, 다음과 같이 실시할 수 있다.
프로덕트 웨이퍼의 이면에 화학적 산화막(Chemical Oxide막)을 성장시킴으로써 선택 성장을 행할 수 있다. 도 6에 프로덕트 웨이퍼의 이면에 화학적 산화막을 성장시킨 후에 산화막을 제거하는 산화막 제거 공정의 개략도를 도시한다. 핫월식 종형 감압 CVD 장치의 로 내에 프로덕트 웨이퍼를 투입하기 전의 웨트 세정을 실시하지만, 그때, 매엽 세정 장치에 의해 웨이퍼 세정을 실시한다. 전처리 세정, 및 전처리 세정 후에 DHF 세정을 행한다. 통상적으로, 웨이퍼를 회전시키면서 세정하는 스핀 세정 방식이 채용된다.
SC-1(암모니아 과산화수소수 세정:암모니아(NH3)+과산화수소(H2O2)+물(H2O), SC-2(염산 과산화수소수 세정:염화수소(HCl)+과산화수소(H2O2)+물(H2O))를 이 순서로 전처리 세정을 실시한다.
전처리 세정 후, DHF(희불산, HF+H2O)의 스텝에서, 웨이퍼의 표면만을 DHF에 의해 화학적 산화막을 제거함으로써, 웨이퍼의 이면은 화학적 산화막이 남는다. 또한 이때, 웨이퍼에의 DHF의 돌아 들어감을 방지하기 위해서, 웨이퍼 이면에는 순수를 계속해서 공급함으로써 대향면의 화학적 산화막이 남게 된다.
또한, 웨이퍼 이면에 순수를 공급하는 것 대신에, 웨이퍼 이면을 DHF로부터 완전하게 이격시키도록 차폐판 등을 이용하여, DHF가 웨이퍼 이면에 도달하지 않도록 해도 된다.
또한, 전술한 바와 같은 웨이퍼를 회전시키는 스핀식 세정 방법이 아니라, 웨이퍼를 수평 반송하는 반송식 세정 방법을 채용하고, 웨이퍼를 반송하면서 웨이퍼의 표면에 DHF를 내뿜고, 웨이퍼 이면에는 순수를 내뿜도록 하여, DHF가 웨이퍼 이면에 도달하지 않도록 해도 된다. 또한, 이와 같은 반송식 세정 방법에 대해서는 일본 특허 공개 제2004-8847호 공보를 참조하기 바란다.
이와 같이, 프로덕트 Si 웨이퍼의 이면을 화학적 산화막으로 함으로써, 프로덕트 Si 웨이퍼의 대향면을 제어할 수 있어, 선택 성장할 수 있다. 이 경우, 전술한 샌드위치 더미를 사용하는 방법 2와 비교하여, 샌드위치 더미를 사용하지 않는 만큼, 한번에 처리 가능한 처리 매수가 증가한다. 예를 들면, 보트 상에 반송 가능한 처리 매수로 처리가 가능하게 되기 때문에, 스루풋을 대폭적으로 향상시킬 수 있다. 덧붙여서 샌드위치 더미 방식의 경우, 100매 반송 가능한 보트를 이용하였을 때, 50매의 프로덕트 웨이퍼 처리로 끝나게 되지만, 본 방식의 경우, 100매의 프로덕트 웨이퍼의 처리가 가능하게 된다.
또한, DHF 세정 전의 세정에는, SC-1, SC-2 세정 이외에도 오존(O3) 세정이나 황산과수(황산(H2SO4)+과산화수소(H2O2)+물(H2O)) 세정이어도 가능하다.
또한, 이들 DHF 세정 전의 세정 공정은, 웨이퍼 상의 자연 산화막이나, 자연 산화막 중에 있거나, 혹은 자연 산화막 상에 있는 불순물을 제거하기 위해서도, 또한, 자연 산화막이라고 하는 막 두께 등 제어 불능의 막 대신에 화학적 산화막(적극적으로 산화물을 기판에 공급하여, 반응시켜 형성하는 막)을 형성하기 위해서도, 이들 DHF 세정 전의 세정 공정은 설치한 쪽이 바람직하다. 그러나, 불순물의 제거가 불필요하거나, 자연 산화막이어도 되거나 하는 경우에는, 이들 DHF 세정 전의 세정 공정은 설치하지 않아도 된다.
(기판 세정 장치)
다음으로, 전술한 산화막 제거 공정을 실시하기 위한 기판 세정 장치의 일례에 대하여 설명한다. 또한, 이 기판 세정 장치는 매엽식이고, 이에 의해 산화막 제거한 기판의 복수매를, 핫월식 종형 감압 CVD 장치로 반송하여, 성막의 처리를 행한다.
도 7에서, 기판 세정 장치(10)의 일 실시 형태가 도시되어 있다. 기판 세정 장치(10)는, 기판 세정 장치 본체(12)를 갖고, 이 기판 세정 장치 본체(12)에 둘러싸여져 세정실(14)이 구성되어 있다. 이 세정실(14)에는, 반도체 웨이퍼 등의 기판(16)을 수평으로 지지하는 지지구(18)가 배치되어 있다. 이 지지구(18)는, 모터 등으로 이루어지는 회전 기구(20)에 회전축(21)을 통하여 접속되고, 이 회전 기구(20)에 의해, 수평으로 지지된 상태의 기판(16)을 회전시키도록 되어 있다.
지지구(18)의 주위는 커버(22)에 의해 둘러싸여져 있다. 이 커버(22)는, 후술하는 바와 같이, 지지구(18)에 의해 기판(16)이 회전할 때에 기판(16)으로부터 날리는 약액을 막아내도록 되어 있다.
전술한 세정실(14)에는, 제1 노즐(28)과 제2 노즐(30)이 삽입되어 있다. 제1 노즐(28)과 제2 노즐(30)은, 각각의 선단이 지지구(18)에 지지된 기판(16) 표면의 중심 부근 바로 앞까지 연장되도록 수평하게 배치되어 있다.
제1 노즐(28)은, 예를 들면 희불산(DHF)으로 이루어지는 세정액을 공급하는 제1 세정액 공급부(32)에, 세정액의 공급을 제어하는 제어 밸브(32a)를 통하여 접속되어 있고, 이 제1 노즐(28)로부터는 DHF 세정액이 기판(16)의 중심에 공급된다.
제2 노즐(30)은, 예를 들면 RCA 세정을 행하는 세정액을 공급하는 제2 세정액 공급부(34)에, 세정액의 공급을 제어하는 제어 밸브(34a)를 통하여 접속되어 있고, 이 제2 노즐(30)로부터는 RCA 세정액이 기판(16)의 중심에 공급된다. RCA 세정이란, SC-1(NH4OH, H2O2, H2O 혼합액)이나 SC-2(HCl, H2O2, H2O 혼합액)나 희불산(DHF)이나 SPM(H2SO4, H2O2) 세정 시퀀스를 조합하여, 이물이나 유기물이나 금속 오염을 제거하는 세정법이다.
제1 급수부(40)와 제2 급수부(41)는, 각각의 일단이 전술한 제1 노즐(28)과 제2 노즐(30)에 접속되고, 각각의 타단이 순수를 공급하는 제1 순수 공급부(42)와 제2 순수 공급부(36)에 각각 접속되어 있고, 제1 노즐(28), 제2 노즐(30)을 통하여 커버(22)의 내면에 물을 공급할 수 있도록 되어 있다. 또한, 제1 급수부(40)와 제2 급수부(41)에는, 순수의 공급을 제어하는 제어 밸브(42a, 36a)가 각각 설치되어 있다.
또한, 전술한 세정실(14)에는, 제3 노즐(54)이 1개 또는 2개 이상 삽입되어 있다. 제3 노즐(54)은, 선단이 지지구(18)의 저면에 형성한 개구(18a)의 부근 바로 앞까지 연장되도록, 기판 세정 장치 본체(12)의 하부 및 커버(22)의 하면을 비스듬하게 관통하여 커버(22) 내에 삽입되어 있다. 제3 노즐(54)은, 순수로 이루어지는 물을 공급하는 제3 순수 공급부(55)에, 순수의 공급을 제어하는 제어 밸브(55a)를 통하여 접속되어 있고, 이 제3 노즐(54)로부터는, 지지구(18)의 저면에 형성한 개구(18a)를 통하여 기판(16)의 이면에 순수가 공급된다.
커버(22)의 하면에는, 커버(22)에 공급된 물을 배출하기 위한 배수관(44)이 접속되어 있고, 이 배수관(44)은, 기판 세정 장치 본체(12)의 외부로 연장되며, 이 배수관(44)을 통하여 커버(22) 내의 물이 배출된다.
또한, 기판 세정 장치 본체(12)의 상부에는, 건조용 가스 공급관(46)이 접속되어 있다. 이 건조용 가스 공급관(46)의 타단에는, 건조용 가스 공급부(48)가 접속되어 있다. 또한, 건조용 가스 공급관(46)에는, 건조용 가스의 공급을 제어하는 제어 밸브(48a)가 설치되어 있다. 건조용 가스로서는, 예를 들면 질소(N2)가 이용된다. 또한, 기판 세정 장치 본체(12)의 하부에는 건조용 가스를 배출하기 위한 배기관(50)이 접속되어 있다.
컨트롤러(52)는 컴퓨터로 구성되고, 회전 기구(20)에 의한 지지구(18)의 회전, 제어 밸브(32a)에 의해 제어되는 제1 노즐(28)에 의한 DHF 세정액의 공급, 제어 밸브(34a)에 의해 제어되는 제2 노즐(30)에 의한 RCA 세정액의 공급, 제어 밸브(42a, 36a)에 의해 각각 제어되는 제1 급수부(40), 제2 급수부(41)로부터의 순수의 공급, 제어 밸브(55a)에 의해 제어되는 제3 노즐(54)로부터의 순수의 공급, 및 제어 밸브(48a)에 의해 제어되는 건조용 가스 공급관(46)으로부터의 질소(N2)의 공급 등을 제어한다.
(매엽 세정 방법)
다음으로, 상기 구성에 따른 기판 세정 장치(10)를 이용하여 반도체 장치의 제조 공정의 일 공정으로서, 기판을 세정하여 산화막을 제거하는 매엽 세정 방법에 대하여 도 6을 가하여 설명한다.
우선, 1매의 기판(16)을 세정실(14) 내에 반입하여, 지지구(18)에 세트한다. 회전 기구(20)에 의해 회전축(21)을 통하여 지지구(18)를 회전시킴으로써 기판(16)의 회전을 개시한다. 기판(16)의 회전을 유지하면서, 제2 노즐(30)로부터 RCA 세정액을 기판(16)의 중심을 향하여 공급하여, 기판(16)의 표리를 세정하여, 세정 전에 실리콘 표리면의 형성되어 있는 자연 산화막(160)(도 6의 (a))을 제거한다. 이때, 기판 이면으로도 RCA 세정액이 돌아 들어가기 때문에, 실리콘 이면의 자연 산화막(160)도 제거된다. RCA 세정에 의한 세정법에서는, 과산화수소(H2O2)에 의해 산화실리콘(SiO2)막이 형성되기 때문에 처리 종료 후에는 10Å 정도의 화학적 산화막(168)이 형성된다(도 6의 (b)).
기판(16)의 회전을 유지하면서, 제어 밸브(34a)를 닫아 제2 노즐(30)로부터의 RCA 세정액의 공급을 정지하고, 제어 밸브(36a)를 열어, 제2 노즐(30)로부터 린스물(水)로서의 순수를 기판(16)의 중심을 향하여 공급하여, 기판 표면에 잔류하는 RCA 세정액을 씻어낸다. 커버(22)의 내면에 공급된 물은, 배수관(44)을 통하여 잔류 액과 함께 외부에 배출된다.
다음으로, 기판(16)의 회전을 유지하면서, 제1 노즐(28)로부터 DHF 세정액을 기판(16)의 표면 중심을 향하여 공급하면서, 제3 노즐(54)로부터 순수를 기판(16)의 이면에 공급하여, 기판(16)의 적어도 반도체 영역 상 및 이면 상에 형성된 화학적 산화막(168) 중의 이면 상에 형성된 화학적 산화막(168)을 남기면서 반도체 영역 상의 화학적 산화막(168)을 제거한다(도 6의 (c)).
기판(16)의 회전을 유지하면서, 제어 밸브(32a)를 닫아 제1 노즐(28)로부터의 DHF 세정액의 공급을 정지하고, 제어 밸브(42a)를 열어, 제1 노즐(28)을 통하여 린스물로서의 순수를 기판(16)의 중심을 향하여 공급하여, 기판 표면에 잔류하는 DHF 세정액을 씻어낸다. 커버(22)의 내면에 공급된 물은, 배수관(44)을 통하여 잔류액과 함께 외부에 배출된다.
세정실(14)에, 건조용 가스 공급부(48)로부터 건조용 가스 공급관(46)을 통하여 건조용 가스로서의 N2를 공급하여 세정실(14)을 N2 분위기로 하고, 이 N2 분위기 속에서 기판(16)을 건조시킨다. 그리고, 회전 기구(20)에 의한 지지구(18)의 회전을 정지함으로써 기판(16)의 회전을 정지한다. 또한, 세정실(14) 내의 N2를 배기한다.
마지막으로, 기판(16)을 세정실(14) 내로부터 반출한다. 그 후, 이미 설명한 핫월식 종형 감압 CVD 장치 등으로 반송하여, 에피택셜막의 선택 성장 등의 처리를 행한다.
(기타)
이외에도, 본 발명은, 그 요지를 일탈하지 않는 범위에서 다양하게 변형 실시 가능한 것은 물론이다. 예를 들면, 전술한 실시 형태에서는, 기판 처리 장치로서, 핫월식 종형 감압 CVD 장치, 즉 동시에 복수매의 처리가 가능한 종형(배치식)에 대하여 설명하였지만, 본 발명은 매엽형에도 적용 가능하다.
도 8은 그와 같은 매엽형(2매엽형) 기판 처리 장치의 반응로의 개략 설명도이다.
도 8에 도시한 바와 같이, 석영제, 탄화규소제, 또는 알루미나제의 반응 용기로서의 반응관(203)은, 수평 방향으로 처리실로서의 편평한 공간을 갖고 있고, 그 내부에 기판으로서의 반도체 웨이퍼(200)를 수용한다. 반응관(203) 내부에는 반도체 웨이퍼(200)를 지지하는 기판 유지체로서의 웨이퍼 지지대(217)가 설치되고, 반응관(203)에는 매니폴드로서의 가스 도입 플랜지(209)가 기밀하게 설치되고, 가스 도입 플랜지(209)에는 또한 칸막이 밸브로서의 게이트 밸브(244)를 통하여 반송실(도시 생략)이 연접(連接)되어 있다. 가스 도입 플랜지(209)에는 공급관으로서의 가스 도입 라인(232)이 접속되어 있다. 또한, 백 플랜지(210)에는 배기관으로서의 배기 라인(231)이 접속되어 있다. 이 배기 라인(231)에는 반응관(203) 내의 압력을 소정의 압력으로 제어하는 압력 제어 수단(242)이 설치되어 있다. 또한, 배기 라인(231)에는 압력 터보 분자 펌프(233)가 접속되고, 터보 분자 펌프에 의해 반응관(203) 내를 고진공으로 유지한다. 가스 도입 라인(232)에는, 반응관(203) 내에 도입하는 가스의 유량을 제어하는 유량 제어 수단(241)이 설치되어 있다.
반응로는 핫월 타입이며, 그 때문에 반응관(203)의 상하에는 각각 가열부로서의 상 히터(207a), 하 히터(207b)가 설치되어, 반응관(203) 내부를 균일하게 혹은 소정의 온도 구배를 발생시켜 가열하도록 되어 있다. 또한, 상 히터(207a), 하 히터(207b)에는, 각각의 히터 온도를 제어하는 온도 제어부(247)가 접속되어 있다. 또한 상 히터(207a), 하 히터(207b) 및 반응관(203)을 덮도록 단열 부재로서의 단열재(208)가 설치되어 있다. 반응관(203) 내의 온도, 반응관(203) 내에 공급하는 가스의 유량, 및 반응관(203) 내의 압력은, 각각 온도 제어부(247), 유량 제어부(241), 및 압력 제어부(242)에 의해, 소정의 온도, 유량, 압력으로 되도록 제어된다. 또한, 온도 제어부(247), 유량 제어부(241), 및 압력 제어부(242)는, 컨트롤러(249)에 의해 제어된다.
반도체 디바이스의 제조 공정의 일 공정으로서, 전술한 매엽 핫월 타입의 반응로를 이용하여 실리콘(Si) 함유막을 형성하는 방법에 대해서는, 기본적으로는 핫월식 종형 감압 CVD 장치의 반응로를 이용하여 형성하는 방법과 마찬가지이기 때문에, 설명을 생략한다.
[부기]
이하에, 본 실시 형태에 따른 바람직한 양태를 부기한다.
본 발명의 제1 양태에 따르면, 절연체 영역 사이에 반도체 영역이 노출된 제1 기판의 대향면에 절연체면이 노출된 제2 기판을 배치한 상태에서 처리실 내로 반송하는 제1 공정과,
상기 처리실 내를 가열함과 함께 상기 처리실 내로 적어도 실리콘 함유 가스와 그 실리콘 함유 가스와는 상이한 염소 함유 가스를 공급하여, 적어도 상기 제1 기판의 반도체 영역에 선택적으로 평탄한 표면을 갖는 실리콘 함유막을 형성하는 제2 공정
을 갖는 반도체 장치의 제조 방법이 제공된다.
상기 제2 기판의 상기 제1 기판의 대향면과는 반대면에는, 절연체 영역 사이에 반도체 영역이 노출되어 있고, 상기 제2 공정에서는, 상기 제2 기판의 반도체 영역에 선택적으로 평탄한 표면을 갖는 실리콘 함유막을 형성하는 것이 바람직하다.
상기 실리콘 함유 가스는, 실란 가스 혹은 디실란 가스 또는 디클로로실란 가스이고, 상기 염소 함유 가스는, 염소 가스 혹은 염화수소 가스인 것이 바람직하다.
상기 제1 기판의 절연체 영역 및 상기 제2 기판의 절연체면은, 산화실리콘재 혹은 질화실리콘재로 형성되고, 상기 반도체 영역은, 실리콘재로 형성되어 있는 것이 바람직하다.
상기 절연체 영역과 상기 반도체 영역은, 대략 동일한 높이로 형성되어 있는 것이 바람직하다.
상기 제2 공정에서는, 상기 실리콘 함유 가스와 상기 염소 함유 가스가 상기 처리실 내의 기층 중에서 분해하여 형성된 물질을, 적어도 상기 제2 기판의 이면에 흡착시킴과 함께, 상기 제1 기판의 반도체 영역에 흡착시키는 것이 바람직하다.
본 발명의 제2 양태에 따르면, 표면에 절연체 영역과 그 절연체 영역 사이에 반도체 영역이 형성된 기판의 적어도 상기 반도체 영역 상 및 이면 상에 형성된 산화막 중의 상기 이면 상에 형성된 산화막을 남기면서 상기 반도체 영역 상의 산화막을 제거하는 공정과,
상기 이면 상에 형성된 산화막을 남기고, 또한, 상기 반도체 영역 상의 산화막이 제거된 상기 기판을 복수매 소정의 간격을 두고 적층시킨 상태에서 처리실 내로 반송하는 공정과,
상기 처리실 내를 가열함과 함께 상기 처리실 내에 적어도 실리콘 함유 가스와 그 실리콘 함유 가스와는 상이한 염소 함유 가스를 공급하여, 상기 복수매의 기판의 반도체 영역에 선택적으로 실리콘 함유막을 형성하는 공정
을 갖는 반도체 장치의 제조 방법이 제공된다.
상기 막 형성 공정에서는, 상기 복수매의 기판의 반도체 영역에 선택적으로 평탄한 표면을 갖는 실리콘 함유막을 형성하는 것이 바람직하다.
상기 실리콘 함유 가스는, 실란 가스 혹은 디실란 가스 또는 디클로로실란 가스이고, 상기 염소 함유 가스는, 염소 가스 혹은 염화수소 가스인 것이 바람직하다.
상기 절연체 영역은, 산화실리콘재 혹은 질화실리콘재로 형성되고, 상기 반도체 영역은, 실리콘재로 형성되어 있는 것이 바람직하다.
상기 절연체 영역과 상기 반도체 영역은, 대략 동일한 높이로 형성되어 있는 것이 바람직하다.
상기 산화막 제거 공정에서는, 상기 기판의 상기 표면에 불산 함유물을 공급하면서 상기 이면에 수분을 공급하여, 상기 기판의 적어도 상기 반도체 영역 상 및 이면 상에 형성된 산화막 중의 상기 이면 상에 형성된 산화막을 남기면서 상기 반도체 영역 상의 산화막을 제거하는 것이 바람직하다.
본 발명의 제3 양태에 따르면, 절연체 영역 사이에 반도체 영역이 노출된 제1 기판의 대향면에 절연체면이 노출된 제2 기판을 내부에 배치하여 처리하는 처리실과,
상기 처리실에 실리콘 함유 가스를 공급하는 제1 가스 공급계와,
상기 처리실에 상기 실리콘 함유 가스와는 상이한 염소 함유 가스를 공급하는 제2 가스 공급계와,
상기 기판을 가열하는 히터와,
절연체 영역 사이에 반도체 영역이 노출된 제1 기판의 대향면에 절연체면이 노출된 제2 기판을 배치한 상태에서, 적어도 상기 제1 기판 및 상기 제2 기판 사이에 실리콘 함유 가스와 그 실리콘 함유 가스와는 상이한 염소 함유 가스를 공급하여, 적어도 상기 제1 기판의 반도체 영역에 선택적으로 평탄한 표면을 갖는 실리콘 함유막을 형성하도록 상기 히터 및 상기 제1 가스 공급계, 상기 제2 가스 공급계를 제어하는 컨트롤러
를 갖는 기판 처리 장치가 제공된다.
또한, 본 실시 형태에 따른 바람직한 반도체 장치의 제조 방법의 하나는, 표면에 절연체 영역 사이에 반도체 영역이 노출되고, 이면에 절연체면이 노출된 기판을 연직 방향으로 복수를 소정의 간격을 두고 적층하여 유지한 기판 유지체를 처리실 내로 반송하는 공정과, 상기 처리실 내를 가열함과 함께 상기 처리실 내에 적어도 실리콘 함유 가스와 그 실리콘 함유 가스와는 상이한 염소 함유 가스를 공급하여, 상기 복수의 기판의 반도체 영역에 실리콘 함유막을 형성하는 공정을 갖는다.
또한, 본 실시 형태에 따른 바람직한 반도체 장치의 제조 방법의 다른 하나(another)는, 절연체 영역 사이에 반도체 영역이 노출된 제1 기판의 대향면에 절연체면이 노출된 제2 기판을 배치하고, 적어도 상기 제1 기판 및 상기 제2 기판 사이에 실리콘 함유 가스와 그 실리콘 함유 가스와는 상이한 염소 함유 가스를 공급하여, 적어도 상기 제1 기판의 반도체 영역에 선택적으로 평탄한 표면을 갖는 실리콘 함유막을 형성한다.
163 : 절연체 영역
161 : 반도체 영역
168 : 반도체 영역 상 및 이면 상에 형성된 산화막
131 : 제1 기판
132a, 132b : 제2 기판
109 : 처리실
151 : 이동 탑재기
101 : 히터
108a : 제1 노즐(제1 가스 공급계)
108b : 제2 노즐(제2 가스 공급계)
166 : 실리콘 함유막
141 : 컨트롤러

Claims (13)

  1. 절연체 영역 사이에 반도체 영역이 노출된 제1 기판의 대향면에 절연체면이 노출된 제2 기판을 배치한 상태에서 처리실 내로 반송하는 제1 공정과,
    상기 처리실 내를 가열함과 함께 상기 처리실 내로 적어도 실리콘 함유 가스와 그 실리콘 함유 가스와는 상이한 염소 함유 가스를 공급하여, 적어도 상기 제1 기판의 반도체 영역에 선택적으로 평탄한 표면을 갖는 실리콘 함유막을 형성하는 제2 공정
    을 갖는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제2 기판의 상기 제1 기판의 대향면과는 반대면에는, 절연체 영역 사이에 반도체 영역이 노출되어 있고,
    상기 제2 공정에서는, 상기 제2 기판의 반도체 영역에 선택적으로 평탄한 표면을 갖는 실리콘 함유막을 더 형성하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 실리콘 함유 가스는, 실란 가스 혹은 디실란 가스 또는 디클로로실란 가스이고, 상기 염소 함유 가스는, 염소 가스 혹은 염화수소 가스인 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 기판의 절연체 영역 및 상기 제2 기판의 절연체면은, 산화실리콘재 혹은 질화실리콘재로 형성되고, 상기 반도체 영역은, 실리콘재로 형성되어 있는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 절연체 영역과 상기 반도체 영역은, 대략 동일한 높이로 형성되어 있는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 제2 공정에서는, 상기 실리콘 함유 가스와 상기 염소 함유 가스가 상기 처리실 내의 기층 중에서 분해하여 형성된 물질을, 적어도 상기 제2 기판의 이면에 흡착시킴과 함께, 상기 제1 기판의 반도체 영역에 흡착시키는 반도체 장치의 제조 방법.
  7. 표면에 절연체 영역과 그 절연체 영역 사이에 반도체 영역이 형성된 기판의 적어도 상기 반도체 영역 상 및 이면 상에 형성된 산화막 중의 상기 이면 상에 형성된 산화막을 남기면서 상기 반도체 영역 상의 산화막을 제거하는 공정과,
    상기 이면 상에 형성된 산화막을 남기고, 또한, 상기 반도체 영역 상의 산화막이 제거된 상기 기판을 복수매 소정의 간격을 두고 적층시킨 상태에서 처리실 내로 반송하는 공정과,
    상기 처리실 내를 가열함과 함께 상기 처리실 내에 적어도 실리콘 함유 가스와 그 실리콘 함유 가스와는 상이한 염소 함유 가스를 공급하여, 상기 복수매의 기판의 반도체 영역에 선택적으로 실리콘 함유막을 형성하는 공정
    을 갖는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 막 형성 공정에서는, 상기 복수매의 기판의 반도체 영역에 선택적으로 평탄한 표면을 갖는 실리콘 함유막을 형성하는 반도체 장치의 제조 방법.
  9. 제7항에 있어서,
    상기 실리콘 함유 가스는, 실란 가스 혹은 디실란 가스 또는 디클로로실란 가스이고, 상기 염소 함유 가스는, 염소 가스 혹은 염화수소 가스인 반도체 장치의 제조 방법.
  10. 제7항에 있어서,
    상기 절연체 영역은, 산화실리콘재 혹은 질화실리콘재로 형성되고, 상기 반도체 영역은, 실리콘재로 형성되어 있는 반도체 장치의 제조 방법.
  11. 제7항에 있어서,
    상기 절연체 영역과 상기 반도체 영역은, 대략 동일한 높이로 형성되어 있는 반도체 장치의 제조 방법.
  12. 제7항에 있어서,
    상기 산화막 제거 공정에서는,
    상기 기판의 상기 표면에 불산 함유물을 공급하면서 상기 이면에 수분을 공급하여, 상기 기판의 적어도 상기 반도체 영역 상 및 이면 상에 형성된 산화막 중의 상기 이면 상에 형성된 산화막을 남기면서 상기 반도체 영역 상의 산화막을 제거하는 반도체 장치의 제조 방법.
  13. 절연체 영역 사이에 반도체 영역이 노출된 제1 기판의 대향면에 절연체면이 노출된 제2 기판을 내부에 배치하여 처리하는 처리실과,
    상기 처리실에 실리콘 함유 가스를 공급하는 제1 가스 공급계와,
    상기 처리실에 실리콘 함유 가스와는 상이한 염소 함유 가스를 공급하는 제2 가스 공급계와,
    상기 기판을 가열하는 히터와,
    절연체 영역 사이에 반도체 영역이 노출된 제1 기판의 대향면에 절연체면이 노출된 제2 기판을 배치한 상태에서, 적어도 상기 제1 기판 및 상기 제2 기판 사이에 실리콘 함유 가스와 그 실리콘 함유 가스와는 상이한 염소 함유 가스를 공급하여, 적어도 상기 제1 기판의 반도체 영역에 선택적으로 평탄한 표면을 갖는 실리콘 함유막을 형성하도록 상기 히터 및 상기 제1 가스 공급계, 상기 제2 가스 공급계를 제어하는 컨트롤러
    를 갖는 기판 처리 장치.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9136149B2 (en) * 2012-11-16 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Loading port, system for etching and cleaning wafers and method of use
DE102013113687A1 (de) * 2013-12-09 2015-06-11 Otto-Von-Guericke-Universität Magdeburg Beschichtungssystem
US9384964B1 (en) 2014-08-01 2016-07-05 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device
JP6867188B2 (ja) * 2017-02-27 2021-04-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2022146582A (ja) * 2021-03-22 2022-10-05 東京エレクトロン株式会社 基板処理装置及び基板処理方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05206040A (ja) 1992-01-29 1993-08-13 Nec Corp シリコン選択成長方法
JP3070674B2 (ja) * 1997-11-06 2000-07-31 日本電気株式会社 半導体装置の製造方法
US7468311B2 (en) * 2003-09-30 2008-12-23 Tokyo Electron Limited Deposition of silicon-containing films from hexachlorodisilane
TWI264758B (en) 2004-03-11 2006-10-21 Hitachi Int Electric Inc A substrate processing apparatus and a semiconductor device manufacturing method use the same
JP4369359B2 (ja) * 2004-12-28 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置
JP2008034462A (ja) 2006-07-26 2008-02-14 Hitachi Kokusai Electric Inc 基板処理装置
JP2010073860A (ja) 2008-09-18 2010-04-02 Hitachi Kokusai Electric Inc 基板処理装置

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