KR20120003910A - 엠프티 웰 및 충진된 웰을 이용한 반도체 구조의 구성 및 제조 - Google Patents

엠프티 웰 및 충진된 웰을 이용한 반도체 구조의 구성 및 제조 Download PDF

Info

Publication number
KR20120003910A
KR20120003910A KR1020117025420A KR20117025420A KR20120003910A KR 20120003910 A KR20120003910 A KR 20120003910A KR 1020117025420 A KR1020117025420 A KR 1020117025420A KR 20117025420 A KR20117025420 A KR 20117025420A KR 20120003910 A KR20120003910 A KR 20120003910A
Authority
KR
South Korea
Prior art keywords
fet
concentration
dopant
conductivity type
zone
Prior art date
Application number
KR1020117025420A
Other languages
English (en)
Inventor
콘스탄틴 브루케아
산딥 알 바흘
윌리엄 디 프렌치
정-쥔 양 (사망)
도날드 엠 아처
디 코트니 파커
프래서드 차파라라
Original Assignee
내셔널 세미콘덕터 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 내셔널 세미콘덕터 코포레이션 filed Critical 내셔널 세미콘덕터 코포레이션
Publication of KR20120003910A publication Critical patent/KR20120003910A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H01L21/2652—Through-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

반도체 제조 플랫폼의 중심의 역할을 하는 반도체 구조는, 원하는 전자 특성들을 달성하기 위한 전자 소자들, 구체적으로 절연 게이트 전계-효과 트랜지스터 ("IGFET") 들에 의해 다양하게 사용되는 엠프티-웰 영역들 및 충진된-웰 영역들의 조합을 갖는다. 엠프티 웰의 상단 (top) 근처에는 상대적으로 적은 양의 반도체 웰 도펀트가 존재한다. 충진된 웰의 상단 근처에는 상당한 양의 반도체 웰 도펀트가 존재한다. 일부 IGFET들 (100, 102, 112, 114, 124, 및 126) 은 원하는 트랜지스터 특성들을 달성함에 있어서 엠프티 웰들 (180, 182, 192, 194, 204, 및 206) 을 사용한다. 다른 IGFET들 (108, 110, 116, 118, 120, 및 122) 은 원하는 트랜지스터 특성들을 달성함에 있어서 충진된 웰들 (188, 190, 196, 198, 200, 및 202) 을 사용한다. 엠프티 웰 및 충진된 웰의 조합은, 반도체 제조 플랫폼이 넓고 다양한 고-성능 IGFET들을 제공할 수 있게 하고, 이것으로부터 회로 설계자들은 혼합-신호 응용들을 포함하는 다양한 아날로그 및 디지털 응용들에 관한 특정한 IGFET들을 선택할 수 있게 된다.

Description

엠프티 웰 및 충진된 웰을 이용한 반도체 구조의 구성 및 제조{CONFIGURATION AND FABRICATION OF SEMICONDUCTOR STRUCTURE USING EMPTY AND FILLED WELLS}
관련된 특허출원에 대한 상호 참조
본 출원은 본 출원과 동일자로 모두 제출된 다음의 국제특허출원들과 관련되어 있다: Bahl 등에 의한 국제특허출원 제PCT/US2010/000885호 (attorney docket no. NS-7040 WO), Parker 등에 의한 국제특허출원 제PCT/US2010/000897호 (attorney docket no. NS-7192 WO), Bahl 등에 의한 국제특허출원 제PCT/US2010/000888호 (attorney docket no. NS-7210 WO), Yang 등에 의한 국제특허출원 제PCT/US2010/000884호 (attorney docket no. NS-7307 WO), Yang 등에 의한 국제특허출원 제PCT/US2010/000883호 (attorney docket no. NS-7313 WO), Bulucea 등에 의한 국제특허출원 제PCT/US2010/000901호 (attorney docket no. NS-7433 WO), Bulucea 등에 의한 국제특허출원 제PCT/US2010/000887호 (attorney docket no. NS-7434 WO), French 등에 의한 국제특허출원 제PCT/US2010/000896호 (attorney docket no. NS-7435 WO), Bulucea 등에 의한 국제특허출원 제PCT/US2010/000898호 (attorney docket no. NS-7436 WO), 및 Chaparala 등에 의한 국제특허출원 제PCT/US2010/000899호 (attorney docket no. NS-7437 WO). 이들 다른 출원의 내용은, 본 명세서에서 반복되지 않은 범위까지, 본 명세서에 참조로서 통합된다.
이용 분야
본 발명은 반도체 기술에 관한 것으로, 특히, 절연-게이트형 전계-효과 트랜지스터 ("FET") 에 관한 것이다. 이하 설명되는 모든 절연-게이트 FET ("IGFET") 들은 다른 방식으로 표기한 경우를 제외하고는 표면-채널 강화형 IGFET들이다.
IGFET는, 게이트 유전체 층이 소스 존과 드레인 존 사이에서 연장하는 채널 존으로부터 게이트 전극을 전기적으로 절연하는 반도체 디바이스이다. 강화형 IGFET에서 채널 존은, 소스 및 드레인과 각각 pn 접합을 형성하는, 종종 기판 또는 기판 영역으로 지칭되는 보디 영역의 일부분이다. 강화형 IGFET에서, 채널 존은 소스와 드레인 사이의 모든 반도체 재료로 구성된다. IGFET 동작 동안, 전하 캐리어는 상부 반도체 표면을 따라 채널 존에서 유도된 채널을 통하여 소스로부터 드레인으로 이동한다. 문턱 전압은, IGFET가 임계 (최소) 전도전류의 주어진 정의에 관한 통전을 시작하는 게이트-대-소스 전압 값이다. 채널 길이는 상부 반도체 표면을 따르는 소스와 드레인 사이의 거리이다.
IGFET들은 집적 회로 ("IC") 에 사용되어 다양한 디지털 및 아날로그 기능들을 수행한다. IC 동작 성능이 수년 동안 진보함에 따라, IGFET는 점진적으로 더 작아져서, 최소 채널 길이로의 점진적인 감소를 이끌고 있다. IGFET에 대한 전통적인 모델에 의해 규정된 방법으로 동작하는 IGFET는 종종 "롱-채널(long-channel)" 디바이스로서 특징화된다. IGFET의 거동이 전통적인 IGFET 모델로부터 상당히 벗어나는 범위까지 채널 길이가 감소될 때, IGFET는 "숏-채널(short-channel)" 디바이스로서 기술된다. 숏-채널 및 롱-채널 IGFET 모두가 IC에 사용되지만, 초고밀도 집적회로 용도에서의 디지털 기능용으로 이용되는 대다수의 IC는 이용가능한 리소그래픽 기술로 신뢰성있게 생산할 수 있는 가장 작은 채널 길이를 갖도록 레이아웃 된다.
공핍 영역은 소스 영역과 보디 영역 사이의 접합을 따라서 연장된다. 또 다른 공핍 영역은 드레인 영역과 보디 영역 사이의 접합을 따라서 연장된다. 각각의 공핍 영역에는 높은 전계가 존재한다. 특정 조건하에서, 특히 채널 길이가 작은 경우, 드레인 공핍 영역은 소스 공핍 영역으로 측방 연장될 수 있고 상부 반도체 표면을 따라 또는 그 아래에서 소스 공핍 영역과 합쳐질 수 있다. 상부 반도체 표면을 따라 소스 및 드레인 공핍 영역들이 합쳐지는 것은 표면 펀치쓰루 (surface punchthrough) 로 지칭된다. 상부 반도체 표면의 아래에서 그 2 개의 공핍 영역들이 합쳐지는 것은 벌크 펀치쓰루 (bulk punchthrough) 로 지칭된다. 표면 펀치쓰루 또는 벌크 펀치쓰루가 발생하면, IGFET의 동작은 그것의 게이트 전극으로 제어될 수 없다. 양쪽 유형 모두의 펀치쓰루는 회피되어야만 한다.
IGFET 크기가 감소함에 따라, 숏-채널 체계에서 동작하는 기술들을 포함하는 다양한 기술들이 사용되어 IGFET의 성능을 개선시키고 있다. 하나의 성능 개선 기술은 드레인에서의 전계를 감소시키기 위해 IGFET에 2-부분 드레인을 제공함으로써 게이트 유전체 층으로의 핫 캐리어 인젝션 (hot carrier injection) 을 회피하는 것을 포함한다. 또한, IGFET에는 유사하게 구성된 2-부분 소스도 일반적으로 제공된다. 또 다른 종래의 성능 개선 기술은 채널 길이가 감소함에 따른 표면 펀치쓰루를 억제하고 또한 일반적으로 바람직하지 않은 더 짧은 채널 길이에 대한 문턱 전압의 롤오프 (roll-off) 를 바꾸기 위해서, 소스를 따르는 포켓 부분에서의 채널 존의 도펀트 농도를 증가시키는 것이다. IGFET에 2-부분 드레인과 유사한 2-부분 소스가 제공되는 방법과 유사하게, 일반적으로 도펀트 농도는 드레인을 따르는 포켓 부분에서도 역시 증가된다. 그러면, 그 결과 생성된 IGFET는 통상적으로 대칭 디바이스이다.
도 1은 미국 특허 제6,548,842 Bl호 (Bulucea 등) 에 기재된 것과 같은 종래의 롱-채널 대칭 n-채널 IGFET (20) 를 도시한다. IGFET (20) 는 p-형 단결정 실리콘 ("모노실리콘") 반도체 보디로부터 생성된다. IGFET (20) 의 상부 표면에는, n-형 소스/드레인 ("S/D") 존들 (26 및 28) 을 가진 활성 반도체 아일랜드 (active semiconductor island; 24) 를 측면으로 둘러싸는 리세스된 전기적 절연 필드-절연 영역 (22) 이 제공된다. 각각의 S/D 존 (26 또는 28) 은 매우 고농도로 도핑된 메인 부분 (26M 또는 28M) 및 더 저농도로 도핑되지만 여전히 고농도로 도핑된 측면 확장부 (26E 또는 28E) 로 구성된다.
S/D 존들 (26 및 28) 은 저농도로 도핑된 하부 부분 (34), 고농도로 도핑된 중간 웰 부분 (36), 및 상부 부분 (38) 으로 구성된 p-형 보디 재료 (32) 의 채널 존 (30) 에 의해 서로 분리되어 있다. 대부분의 상부 보디-재료 부분 (38) 이 중간농도로 도핑되어 있지만, 부분 (38) 은 S/D 존들 (26 및 28) 을 따라 각각 확장되는 이온-주입되고 고농도로 도핑된 할로 포켓 부분 (40 및 42) 을 포함한다. IGFET (20) 은, 게이트 유전체 층 (44), 그 위에 놓인 매우 고농도로 도핑된 n-형 다결정 실리콘 ("폴리실리콘") 게이트 전극 (46), 전기적 절연 게이트 측벽 스페이서 (48 및 50), 및 금속 규소 화합물 층 (52, 54, 56) 을 더 포함한다.
S/D 존들 (26 및 28) 은 대체로 서로의 미러 이미지 (mirror image) 이다. 또한, 할로 포켓들 (40 및 42) 도 대체로 서로의 미러 이미지이므로, 채널 존 (30) 은 채널 도펀트 농도에 대해 대칭적 길이방향으로 그레이딩 (grading) 된다. 대칭으로 인해, 어느 S/D 존 (26 또는 28) 이 IGFET 동작 동안 소스로서 작용하는 한편, 다른 S/D 존 (28 또는 26) 은 드레인으로서 작용한다. 이것은 소정의 시간 주기 동안에는 S/D 존들 (26 및 28) 이 각각 소스 및 드레인으로서 기능하고, 다른 시간 주기 동안에는 각각 드레인 및 소스로서 기능하는 일부 디지털 환경을 위해 특히 적합할 수 있다.
도 2는 네트 도펀트 농도 NN가 IGFET (20) 에 대한 길이방향 거리 x의 함수로서 상부 반도체 표면을 따라 어떻게 달라지는지를 도시한다. IGFET (20) 가 대칭 디바이스이므로, 도 2는 채널 중심으로부터 시작하여 상부 반도체 표면을 따라 1/2 프로파일만을 나타내 보인다. 도 2에서 커브 세그먼트들 (26M*, 26E*, 28M*, 28E*, 30*, 40*, 및 42*) 은 영역 (26M, 26E, 28M, 28E, 30, 40, 및 42) 의 네트 도펀트 농도를 각각 나타낸다. 점선 커브 세그먼트 40" 또는 42"는 할로 포켓 40 또는 42를 형성하는 p-형 반도체 도펀트의 전체 농도를 표시하고, 이는 포켓 40 또는 42를 형성하는 중에 S/D 존 (26 또는 28) 에 관한 위치로 도입된 p-형 도펀트를 포함한다.
S/D 존 (26 또는 28) 을 따르는, 구체적으로 측면 S/D 확장부 (26E 또는 28E) 를 따르는 각각의 할로 포켓 (40 또는 42) 에 의해 제공되는 증가된 p-형 도펀트 채널 도펀트 농도는 표면 펀치쓰루가 회피되도록 작용한다. 또한, 상부 보디-재료 부분 (38) 에는 S/D 존들 (26 및 28) 의 깊이 근처에서 최대 농도에 도달하는 이온-주입된 p-형 안티-펀치쓰루 ("APT") 반도체 도펀트가 제공된다. 이것은 벌크 펀치쓰루가 회피되도록 작용한다.
미국 특허 제6,548,842호에서 제시된 정보에 기초하여, 도 3a는 전체 p-형 및 전체 n-형 도펀트들의 농도 NT가 메인 S/D 부분 (26M 또는 28M) 을 거쳐 연장되는 가상 수직선을 따르는 깊이 y의 함수로서 어떻게 달라지는지를 대략적으로 도시한다. 도 3a에서의 커브 세그먼트 (26M" 또는 28M") 는 메인 S/D 부분 (26M 또는 28M) 을 규정하는 n-형 도펀트의 전체 농도를 나타낸다. 커브 세그먼트 (34", 36", 38", 및 40" 또는 42") 는 각각의 영역 (34, 36, 38, 및 40 또는 42) 를 규정하는 p-형 도펀트의 전체 농도를 함께 나타낸다.
웰 부분 (36) 은 p-형 APT 도펀트의 최대 농도의 깊이 보다 아래의 깊이에서 최대 농도에 도달하는 p-형 메인 웰 반도체 도펀트로 IGFET (20) 에 이온 주입하는 것에 의해 규정된다. p-형 메인 웰 도펀트의 최대 농도는 p-형 APT 도펀트의 최대 농도 보다 약간 높지만, 전체 p-형 도펀트의 수직 프로파일은 최대 웰-도펀트 농도의 위치로부터 메인 S/D 부분 (26M 또는 28M) 까지 상대적으로 평편하다. 미국 특허 제6,548,842호는, APT 도펀트 및 웰 도펀트의 최대 농도들의 깊이들 사이의 깊이에서 최대 농도에 도달하는 추가적인 p-형 반도체 도펀트를 주입하는 것에 의해, 메인 S/D 부분 (26M 또는 28M) 을 거치는 상술한 수직선을 따르는 p-형 도펀트 프로파일이 더 평편해 질 수 있다는 것을 개시하고 있다. 이러한 상황이 도 3b에 도시되어 있으며, 여기서 커브 세그먼트 58"는 다른 p-형 도펀트에 의해 야기된 변형을 나타낸다.
p- 하부 부분 (34) 위의 보디 재료의 부분 (32), 즉 p+ 할로 포켓 부분들 (40 및 42) 을 포함하는 p-형 상부 부분 (38) 과 p+ 웰 부분 (36) 에 의해 형성된 영역은, p-형 반도체 도펀트를 저농도로 도핑된 반도체 보디의 반도체 재료로 도입하는 것에 의해 그 보디 재료 부분이 생성되기 때문에, 웰로서 지칭된다. 그렇게 도입된 전체 웰 도펀트는 여기서 p-형 메인 웰 도펀트, p-형 APT 도펀트, p-형 할로 포켓 도펀트, 및, 도 3b의 IGFET 변형에서는, 추가적인 p-형 도펀트로 구성된다.
다양한 타입의 웰들이 IC들, 특히 IGFET 보디 재료에 대한 저농도로 도핑된 스타팅 (starting) 반도체 재료가 p-형 또는 n-형 전도성을 가지는지 여부에 따라 n-채널 IGFET 용 또는 p-채널 IGFET 용으로 사용되어야 하는 상보형 IGFET들을 포함하는 IC들에서 사용되어 왔다. 상보형 IGFET들을 포함하는 IC들은 n-채널 및 p-채널 특성들의 매칭을 용이하게 하기 위해서, 일반적으로 p-형 웰 및 n-형 웰 양쪽 모두를 사용한다.
일반적으로 "CMOS" 제조로 지칭되는 초기의 상보형-IGFET ("CIGFET") 제조 공정들은, 통상적으로 열적 성장 실리콘 산화물로 주로 이루어진 리세스된 필드-절연 영역의 형성 이전에, 먼저 메인 반도체 웰 도펀트를 저농도로 도핑된 반도체 재료 내에 얕게 도입하는 것에 의해, 본 명세서에서는 "확산(diffused)" 웰로 지칭되는, 웰들을 흔히 생성한다. 필드 산화물 (field-oxide) 성장이 언제나 다중시간 (multi-hour period) 동안 고온에서 수행되었기 때문에, 웰 도펀트는 반도체 재료 내로 깊이 확산되었다. 결과적으로, 상부 반도체 표면, 또는 상부 반도체 표면에 아주 가까이에서는 확산 웰 도펀트의 최대 농도가 발생되었다. 또한, 확산 웰 도펀트의 수직 프로파일은 상부 반도체 표면 근처에서 상대적으로 평편하였다.
더욱 최근의 CIGFET 제조 공정들에서는, 상대적으로 높은 이온 에너지가 활용됨으로써, 필드 산화물의 형성 다음에 웰들을 생성하였다. 웰 도펀트는 필드 산화물을 형성하기 위해 사용되는 긴 고온 작업 (long high-temperature operation) 을 필요로 하지 않기 때문에, 웰 도펀트의 최대 농도는 반도체 재료 내의 상당한 깊이에서 존재한다. 이러한 웰은, 웰 도펀트의 농도가 최대 웰-도펀트 농도인 표면하부 위치 (subsurface location) 로부터 상부 반도체 표면으로 이동할 때에 감소하기 때문에, "리트로그레이드(retrograde)" 웰로 지칭된다. 통상적으로, 리트로그레이드 웰은 확산 웰 보다 더 얕다. 리트로그레이드 웰의 장점 및 단점은 (a) Brown 등에 의한 "Trends in Advanced Process Technology―Submicrometer CMOS Device Design and Process Requirements", Procs. IEEE, 1986년 12월, 1678 - 1702 페이지, 및 (b) Thompson 등에 의한 "MOS Scaling: Transistor Challenges for the 21st Century", Intel Technology J., Q398, 1998년, 1 - 19 페이지에서 논의되어 있다.
도 4는 Rung 등에 의해 ("Rung") "A Retrograde p-Well for Higher Density CMOS", IEEE Trans Elec. Devs., 1981년 10월, 1115 - 1119 페이지에서 일반적으로 설명된 바와 같은 리트로그레이드 웰을 사용한 대칭 n-채널 IGFET (60) 을 도시한다. 도 1의 영역들에 대응하는 도 4의 영역들은, 단순화를 위해, 동일한 참조 부호들로 동일시된다. 이것을 고려하면, IGFET (60) 는 저농도로 도핑된 n-형 기판 (62) 으로부터 생성된다. 리세스된 필드-절연 영역 (22) 은 실리콘의 로컬 산화 공정 (local-oxidation-of-silicon process) 에 의하여 상부 반도체 표면을 따라 형성된다. p-형 리트로그레이드 웰 (64) 은 기판 (62) 의 일부분에 p-형 반도체 도펀트를 선택적으로 주입함으로써 후속적으로 형성된다. 그 후 나머지 IGFET 영역들이 형성됨으로써 도 4에 나타낸 바와 같은 IGFET (60) 을 제조한다.
리트로그레이드 웰 (64) 의 p-형 도펀트 농도는 피크 (peak) 웰 도펀트 농도 근처에서, 부호 "p"로 표시된, 중간 레벨로 존재한다. 웰 도펀트 농도는 상부 반도체 표면에서 부호 "p-"로 표시된, 낮은 레벨로 떨어진다. 도 4의 점선은 웰 도펀트 농도가 웰 (64) 의 p 부분으로부터 상부 반도체 표면으로 이동할 때 p 레벨에서 p- 레벨로 전환하는 곳을 일반적으로 표시한다.
도 5는 IGFET (60) 의 길이방향 중심을 거치는 가상 수직선을 따른 도펀트 프로파일의 일반 특성을 네트 도펀트 농도 NN의 관점에서 표시한 것이다. 커브 세그먼트 62* 및 64* 는 각각 n-형 기판 (62) 과 p-형 리트로그레이드 웰 (64) 의 네트 도펀트 농도를 나타낸다. 화살표 (66) 는 웰 (64) 에서의 최대 표면 p-형 도펀트 농도의 위치를 표시한다. 비교를 위해, 커브 세그먼트 68* 는 통상적인 더 깊은 p-형 확산 웰의 네트 수직 도펀트 프로파일을 나타낸다.
도 6에는 Rung에 의해 시뮬레이팅된, 리트로그레이드 웰 (64) 의 길이방향 중심을 거치는 가상 수직선을 따른 도펀트 프로파일의 특정한 예가 네트 도펀트 농도 NN의 관점에서 도시되어 있다. 커브 세그먼트 26' 또는 28' 는, IGFET (60) 에 대해 Rung이 시뮬레이팅한, S/D 존 26 또는 28을 거치는 가상 수직선을 따른 개별 n-형 도펀트 농도를 표시한다. 도 6이 표시하는 바와 같이, 웰 (64) 에서의 최대 p-형 도펀트 농도인 위치 66으로부터 상부 반도체 표면으로 이동할 때 p-형 웰 도펀트의 농도는 웰 (64) 에서의 최대 p-형 도펀트 농도의 1/10 미만으로 감소한다. 또한, 도 6은 IGFET (60) 에서 위치 66의 깊이가 S/D 존 26 또는 28 보다 대략 2 배만큼 깊다는 것을 표시한다.
최대 웰 도펀트 농도가 (i) 상부 반도체 표면에서의 웰 도펀트 농도 보다 적어도 10 배 더 크고 (ii) S/D 존의 최대 깊이와 비교하여 상대적으로 깊게 발생하는 (예를 들어 더 깊게 발생하는), 웰 (64) 과 같은 리트로그레이드 IGFET 웰은 IGFET의 채널이 형성된 그 웰의 상단 근처에 웰 도펀트가 상대적으로 적은 양 존재하기 때문에, "엠프티 (empty)" 웰로 간주될 수 있다. 이와는 대조적으로, 확산 웰, 즉 반도체 웰 도펀트가 저농도로 도핑된 반도체 재료 내로 얕게 도입된 후 그 반도체 재료 내로 깊이 확산된 웰은 "충진된 (filled)" 웰이다. 만일 메인 웰 도펀트가 유일한 웰 도펀트라면 다르게 발생하였을 리트로그레이드 웰을 APT 도펀트가 "충진"하기 때문에, 도 1의 대칭 IGFET (20) 에 관한 웰은 마찬가지로 충진된 웰로 간주될 수 있다.
일반적으로, 디바이스 동작 동안 전류가 IGFET를 통해 오직 한 방향만으로 흐르는 상황에서는 대칭 IGFET 구조가 필요치 않다. 미국 특허 제6,548,842호에서 더 논의된 바와 같이, 대칭 IGFET (20) 의 드레인측 할로 포켓 부분 (42) 이 제거됨으로써 도 7a에서 나타낸 바와 같은 롱 (long) n-채널 IGFET (70) 을 제조할 수도 있다. 채널 존 (30) 이 비대칭적 길이방향으로 도펀트 그레이딩 (grading) 되어 있기 때문에, IGFET (70) 는 비대칭 디바이스이다. 일반적으로 IGFET (70) 에서의 S/D 존들 (26 및 28) 은 소스 및 드레인으로서 각각 기능한다. 도 7b는 롱-채널 IGFET (70) 에 대응하는 비대칭 숏 (short) n-채널 IGFET (72) 를 도시한다. IGFET (72) 에서는, 소스측 할로 포켓 (40) 이 드레인 (28) 에 근접해 있다. 각각의 IGFET들 (70 및 72) 에 관한 도 8a 및 도 8b에는, 상부 반도체 표면을 따르는 길이방향 거리 x의 함수로서 네트 도펀트 농도 NN 이 도시되어 있다.
비대칭 IGFET들 (70 및 72) 은 대칭 IGFET (60) 와 동일한 APT 및 웰 주입을 수용한다. 소스 (26) 및 드레인 (28) 을 거쳐서 연장되는 수직선들을 따라서, IGFET들 (70 및 72) 은 도 3a에 나타낸 바와 같은 도펀트 분포들을 가지며, 도 3a에서 점선 커브 세그먼트 (74") 는 할로 포켓 (42) 의 부존재에 기인한 드레인 (28) 을 거치는 수직 도펀트 분포를 나타내고 있다. IGFET 구조에 추가적인 웰 주입이 제공되어서 수직 도펀트 프로파일을 더 평편화할 경우, 도 3b는 드레인 (28) 을 거친 도펀트 분포를 나타내는 커브 세그먼트 (74") 가 한번 더 부과된 결과 수직 도펀트 분포를 제시한다.
미국 특허 제6,078,082호 및 제6,127,700호 (양자 모두 Bulucea) 는 비대칭 채널 존을 갖지만 미국 특허 제6,548,842호의 신규한 IGFET에서 사용된 것과는 상이한 수직 도펀트 특성을 갖는 IGFET를 설명한다. 또한, 비대칭 채널 존을 갖는 IGFET 는, (a) Buti 등에 의한 "Asymmetrical Halo Source GOLD drain (HS-GOLD) Deep Sub-half Micron n-MOSFET Design for Reliability and Performance" IEDM Tech. Dig., 1989년 12월 3-6일, 26.2.1 - 26.2.4 페이지, (b) Chai 등에 의한 "A Cost-Effective 0.25㎛ Leff BiCMOS Technology Featuring Graded-Channel CMOS (GCMOS) and a Quasi-Self-Aligned (QSA) NPN for RF Wireless Applications", Procs. 2000 Bipolar/BiCMOS Circs. and Tech. Meeting, 2000년 9월 24-26일, 110 - 113 페이지, (c) Ma 등에 의한, "Graded-Channel MOSFET (GCMOSFET) for High Performance, Low Voltage DSP Applications", IEEE Trans. VLSI Systs. Dig., 1997년 12월, 352 - 358 페이지, (d) Su 등에 의한, "A High-Performance Scalable Submicron MOSFET for Mixed Analog/Digital Applications", IEDM Tech. Dig., 1991년 12월, 367-370 페이지, (e) Tsui 등에 의한, "A Volatile Half-Micron Complementary BiCMOS Technology for Microprocessor-Based Smart Power Applications", IEEE Trans. Elec. Devs., 1995년 3월, 564 - 570 페이지와 같은 다른 종래의 기술문헌에서 검토된다.
Choi 등 ("Choi") 에 의한 "Design and analysis of a new self-aligned asymmetric structure for deep sub-micrometer MOSFET", Solid-State Electronics, Vol. 45, 2001년, 1673 - 1678 페이지는 소스 확장부가 드레인 확장부보다 더욱 고농도로 도핑되는 이외에 IGFET (70 또는 72) 와 유사하게 구성된 비대칭 n-채널 IGFET을 설명한다. 또한, Choi의 IGFET는 중간 웰 부분 (36) 에 대응하는 웰 영역이 없다. 도 9는 대응 영역들을 식별하기 위해 IGFET (70 또는 72) 에 대해 사용된 것과 동일한 참조 부호를 사용하여 Choi의 IGFET (80) 을 도시한다. 도 9에서는 소스 확장부 (26E) 와 드레인 확장부 (28E) 가 모두 "n+"로 라벨링되어 있지만, IGFET (80) 의 소스 확장부 (26E) 에서의 도핑은 드레인 확장부 (28E) 에서의 도핑에 비해 10 배 보다 약간 더 클 수 있다. Choi는 더욱 고농도의 소스-확장 도핑은, 그것이 없다면 소스 (26) 를 따르는 할로 포켓 (40) 의 존재로부터 발생하였을, 증가된 소스-관련 기생 커패시턴스를 감소시킨다는 것을 제안하였다.
도 10a 내지 도 10d (총괄적으로 "도 10") 은 IGFET (80) 을 제조하기 위한 Choi의 공정 단계들을 나타낸다. 도 10a를 참조하면, 게이트 유전체 층 (44) 및 폴리실리콘 게이트 전극 (46) 에 대한 각각의 전구체 층 (44P 및 46P) 은, 보디-재료 부분 (34) 에 대한 전구체를 구성하는 저농도로 도핑된 p-형 모노실리콘 웨이퍼를 따라 연속적으로 형성된다. 패드 산화물의 층이 전구체 게이트-전극 층 (46P) 상에 도포되고 패터닝됨으로써, 패드 산화물 층 (82) 을 생성한다. 실리콘 질화물의 층이 상기 구조물의 상단에 도포되고 부분적으로 제거됨으로써, 패드 산화물 (82) 과 측면 인접하고 노출된 게이트-전극 층 (46P) 의 부분이 남은 질화물 영역 (84) 을 생성한다.
게이트-전극 층 (46P) 의 노출된 부분을 제거한 후에, 단일 이온화된 (singly ionized) 비소가 유전체 층 (44P) 의 노출된 부분을 통하여 10 킬로일렉트론 볼트 ("keV") 의 에너지 및 1×1015ions/cm2의 고 용량 (high dosage) 으로 웨이퍼 (34P) 내로 이온 주입됨으로써 소스 확장부 (26E) 에 대한 고농도로 도핑된 n-형 전구체 (26EP) 를 규정한다. 도 10b를 참조한다. 또한 단일 이온화된 붕소 디플루오라이드 (boron difluoride) 도 유전체 층 (44P) 의 노출된 부분을 통하여 웨이퍼 (34P) 내로 이온 주입됨으로써 소스측 할로 포켓 (40) 에 대한 고농도로 도핑된 p-형 전구체 (4OP) 를 규정한다. 할로 이온주입은 65 keV의 에너지 및 2×1013 ions/cm2의 고 용량으로 행해진다.
질화물 영역 (84) 은 패드 산화물 (82) 에 측면 인접하고 유전체 층 (44P) 의 앞서 노출된 부분을 덮는 실리콘 질화물 영역 (86) 으로 전환된다. 도 10c를 참조한다. 패드 산화물 (82) 을 제거한 후에, 게이트-전극 층 (46P) 의 노출된 부분이 제거됨으로써 도 10d에 나타낸 바와 같은 게이트 전극의 형상으로 층 (46P) 의 잔여물을 남긴다. 이에 따라, 유전체 층 (44P) 의 다른 부분이 노출된다. 단일 이온화된 비소는 유전체 층 (44P) 의 새롭게 노출된 부분을 통하여 웨이퍼 (34P) 내로 이온 주입됨으로써 드레인 확장부 (28E) 에 대한 고농도로 도핑된 n-형 전구체 (28EP) 를 규정한다. 드레인-확장 주입은 소스 확장 주입과 동일한 에너지인 10 keV 로 행해지지만, 상당히 더 낮은 용량인 5×1013ions/cm2으로 행해진다. 결과적으로, 드레인-확장 주입 및 소스-확장 주입은 웨이퍼 (34P) 로의 본질적으로 동일한 깊이에서 최대 농도에 도달한다. 이 후의 단계들 (미도시) 에서, 질화물 (86) 이 제거되고, 게이트 측벽 스페이서들 (48 및 50) 이 형성되고, 비소가 이온 주입되어 n++ 메인 S/D 부분들 (26M 및 28M) 을 규정하고, 또한 급속 열처리 (rapid thermal anneal) 가 수행됨으로써 도 9에 나타낸 바와 같은 IGFET (80) 을 제조한다.
소스측 할로 포켓 (40) 으로 인해 발생하는 증가된 소스-관련 기생 커패시턴스를 완화하기 위해서, Choi가 소스-확장 주입과 드레인-확장 주입을 분리시킨 후 드레인 확장부 (28E) 보다 상당히 더 높은 도핑으로 소스 확장부 (26E) 를 형성한 것은 확실히 유리하다. 그러나, 도 10의 공정에서 Choi가 제시한 게이트 전극 (46) 의 형성과 소스/드레인 확장부 (26E 및 28E) 의 형성을 결합한다는 것은 고역스러운 것이고 또한 Choi의 공정을 다른 타입의 IGFET들을 제공하는 더 큰 반도체 공정에 통합하는 것이 곤란할 수도 있다. 이러한 비대칭 IGFET을 제조하기 위한 더 단순한 기술을 가지는 것이 바람직할 것이다. 특히, 상이하게 도핑된 소스/드레인 확장부의 형성으로부터 게이트-전극 형성을 분리시키는 것이 바람직할 것이다.
용어 "혼합 신호" 는 디지털 및 아날로그 회로 블록 모두를 포함하는 IC 를 지칭한다. 통상적으로, 디지털 회로는 주어진 전류 누설 사양에서 최대의 잠재적 디지털 속도를 획득하기 위해 가장 능동적으로 스케일링된 n-채널 및 p-채널 IGFET 를 사용한다. 아날로그 회로는 디지털 IGFET 과는 상이한 성능 요건들이 부과된 IGFET들 및/또는 바이폴라 트랜지스터들을 사용한다. 일반적으로, 아날로그 IGFET들 에 대한 요건들은 높은 선형 전압 이득, 높은 주파수에서의 양호한 소신호 및 대신호 주파수 응답, 양호한 파라미터 매칭, 낮은 입력 노이즈, 능동 및 수동 컴포넌트들에 대한 잘 제어된 전기적 파라미터, 감소된 기생장비들 (특히, 감소된 기생 커패시턴스) 을 포함한다. 아날로그 및 디지털 블록들에 대해 동일한 트랜지스터들을 사용하는 것이 경제적으로 이점이 있을 수도 있지만, 이렇게 하면 통상적으로 약해진 아날로그 성능을 야기한다. 아날로그 IGFET 성능에 부과된 다수의 요건들은 디지털 스케일링의 결과와 충돌한다.
보다 구체적으로, 아날로그 IGFET들의 전기적 파라미터들은 디지털 블록들에서의 IGFET들 보다 더욱 정밀한 사양을 준수해야 한다. 증폭기로서 사용되는 아날로그 IGFET에서는, 그 고유 이득 (intrinsic gain) 을 최대화하기 위해 IGFET의 출력 저항이 최대화될 필요가 있다. 그 출력 저항은, 또한 아날로그 IGFET의 고주파수 성능을 설정하는데 있어서 중요하다. 반대로, 디지털 회로에서의 출력 저항은 상당히 덜 중요하다. 디지털 회로가 예를 들어 논리 "0" 및 논리 "1" 의 논리 상태를 구별할 수 있는 한, 더욱 높은 전류 구동 그리고 그 결과 더 높은 디지털 스위칭 속도 대신에 디지털 회로에서 출력 저항의 감소된 값이 허용될 수 있다.
아날로그 트랜지스터를 통과하는 전기 신호의 형상은 회로 성능에 대해 중요하고, 보통은 합리적으로 가능하는 한 고조파 왜곡 (harmonic distortion) 및 노이즈가 없도록 유지되어야만 한다. 고조파 왜곡은 트랜지스터 이득 및 트랜지스터 커패시턴스의 비선형성에 의해 주로 야기된다. 따라서, 아날로그 트랜지스터에 대한 선형성 요구 정도는 매우 높다. pn 접합에서의 기생 커패시턴스는 아날로그 블록들에서 경감되어야 하는 고유의 전압 비선형성을 갖는다. 반대로, 디지털 회로에서의 신호 선형성은 통상적으로 이차적인 중요성을 갖는다.
아날로그 증폭기에 사용되는 IGFET의 소신호 아날로그 속도 성능은 소신호 주파수 한계에서 결정되고, 소스 및 드레인에 대한 pn 접합을 따라서 소신호 이득 및 기생 커패시턴스를 수반한다. 유사하게, 아날로그 증폭기 IGFET 의 대신호 아날로그 속도 성능은 대신호 주파수 한계에서 결정되고, IGFET 특성의 비선형성을 수반한다.
논리 게이트의 디지털 속도는 트랜지스터/부하 조합의 대신호 스위칭 시간에 관련하여 규정되고, 이에 따라, 구동 전류 및 출력 커패시턴스를 수반한다. 따라서, 아날로그 속도 성능은 디지털 속도 성능과는 다르게 결정된다. 아날로그 속도 및 디지털 속도에 대한 최적화는 상이할 수 있으며, 이는 상이한 트랜지스터 파라미터 요건을 야기하게 된다.
디지털 회로 블록은 제조될 수 있는 가장 작은 IGFET들을 주로 사용한다. 그 결과 치수 확장 (dimensional spread) 이 본질적으로 크기 때문에, 디지털 회로에서의 파라미터 매칭은 종종 상대적으로 불량하다. 반대로, 아날로그 회로에서는 필수적인 성능을 달성하기 위해 양호한 파라미터 매칭이 일반적으로 필요하다. 이것은 통상적으로 가능한 한 낮은 소스-드레인 전파 지연을 갖도록 IGFET들을 가능한 한 짧게 하는 것을 전제로 하여, 아날로그 디지털들이 디지털 IGFET들 보다 큰 치수로 제조될 것을 요구한다.
전술한 사항들의 관점에서, IGFET들에 양호한 아날로그 특성을 제공하는 반도체 제조 플랫폼을 가지는 것이 바람직하다. 아날로그 IGFET들은, 높은 고유 이득, 높은 출력 저항, 감소된 기생 커패시턴스 (특히, 소스-보디 접합 및 드레인-보디 접합을 따라서 감소된 기생 커패시턴스) 를 갖는 높은 소신호 스위칭 속도를 가져야만 한다. 또한, 제조 플랫폼은 고-성능 디지털 IGFET들을 제공할 수 있는 것이 바람직하다.
본 발명은 혼합-신호 응용 (application) 을 포함하는, 아날로그 응용 및 디지털 응용을 위한 고-성능 특성을 IGFET들에 제공하는 반도체 제조 플랫폼을 제공한다. 본 반도체 제조 플랫폼의 핵심은 엠프티-웰 영역과 충진된-웰 영역의 조합을 가지는 반도체 구조이다. 엠프티-웰 영역은 기본적으로 그 웰의 상단 근처에 상대적으로 적은 양의 반도체 웰 도펀트가 존재하는 반도체 웰이다. 본질적으로 엠프티-웰 영역과 반대인, 충진된-웰 영역은 기본적으로 그 웰의 상단 근처에 상당한 양의 반도체 웰 도펀트가 존재하는 반도체 웰이다.
일부 바람직한 IGFET 성능 특성, 예를 들어 낮은 크기의 문턱 전압은 엠프티-웰 영역을 이용할 경우 대칭 IGFET들로 더욱 용이하게 달성된다. 비대칭 IGFET들의 성능 특성은 엠프티-웰 영역을 이용하는 것에 의해 용이하게 향상된다. 반면에, 다른 바람직한 IGFET 성능 특성, 예를 들어 공칭 크기의 문턱 전압 및 로우-오프-상태 전류 누설은 충진된-웰 영역을 이용할 경우 대칭 IGFET들로 더욱 용이하게 달성된다.
비대칭 IGFET들은 전류 흐름이 단방향인 아날로그 응용 및 디지털 환경에 적합하다. 일반적으로, 대칭 IGFET들은 디지털 응용 및 특정한 아날로그 상황에 대해 적합하다. 엠프티 웰과 충진된 웰의 조합은, 본 반도체 제조 플랫폼이, 혼합-신호 응용을 포함하는 다양한 아날로그 및 디지털 응용을 위한 IGFET들을 회로 설계자가 선택할 수 있는 갖가지 상이한 고-성능 IGFET들을 제공하는 것을 가능하게 한다.
보다 구체적으로, 본 발명에 따라 구성된 반도체 구조는 상부 표면을 가진 반도체 보디의 제 1 및 제 2 웰 영역의 보디 재료를 포함한다. 보디 재료는 제 1 전도성 타입을 갖도록 제 1 전도성 타입의 반도체 도펀트 (본 명세서에서는 웰 도펀트로 지칭됨) 로 도핑되어 있다. 제 1 웰 영역은 그 웰의 상단 근처에 상대적으로 적은 양의 웰 도펀트를 가지는 엠프티 웰이 되도록 도핑되어 있다. 제 2 웰 영역은 그 웰의 상단 근처에 상당한 양의 웰 도펀트를 가지는 충진된 웰이 되도록 도핑되어 있다. 본 명세서에서 엠프티 웰 및 충진된 웰로 각각 지칭되는, 제 1 및 제 2 웰 영역의 도핑 특성은 아래에서 더 설명된다.
제 1 전도성 타입과 반대인 제 2 전도성 타입의 제 1 및 제 2 존들은 상부 반도체 표면을 따라서 반도체 보디에 위치해 있다. 통상적으로 각각의 존은 IGFET의 소스/드레인 존이다. 엠프티 웰 영역은, 이하에서 편의를 위해 엠프티-웰-인접 존으로 지칭되는, 제 1 존과 만나서 그 제 1 존과 함께 pn 접합을 형성한다. 유사하게, 충진된 웰 영역은, 이하에서 편의를 위해 충진된-웰-인접 존으로 지칭되는, 제 2 존과 만나서 그 제 2 존과 함께 pn 접합을 형성한다. 엠프티 웰 및 충진된 웰은 각각 엠프티-웰-인접 존 및 충진된-웰-인접 존 아래에서 확장된다.
엠프티-웰-인접 존 및 충진된-웰-인접 존에는 웰 도펀트가 존재한다. 웰 도펀트의 농도는, 엠프티-웰 영역 및 충진된-웰 영역에 각각 위치해 있고 엠프티-웰-인접 존 및 충진된-웰-인접 존의 아래에서 측방으로 각각 연장하는, 각각의 제 1 표면하부 최대 농도 위치 및 제 2 표면하부 최대 농도 위치에서, 제 1 표면하부 최대 농도 및 제 2 표면하부 최대 농도에 국부적으로 도달한다. 이하에서 엠프티-웰 최대 농도 위치로 지칭되는, 제 1 표면하부 최대 농도 위치는 엠프티-웰-인접 존에 관한 pn 접합의 최대 깊이 보다 상부 반도체 표면의 아래에서 10 배 이하 더 깊게 존재한다. 유사하게, 이하에서 충진된-웰 최대 농도 위치로 지칭되는, 제 2 표면하부 최대 농도 위치는 충진된-웰-인접 존에 관한 pn 접합의 최대 깊이 보다 상부 반도체 표면의 아래에서 10 배 이하 더 깊게 존재한다.
웰 도펀트의 농도는 (i) 엠프티-웰 표면하부 최대 농도 위치로부터 엠프티-웰-인접 존을 거쳐 선택된 제 1 수직 위치를 따라 상부 반도체 표면으로 상향 이동할 때에 엠프티-웰 표면하부 최대 농도의 1/10 이하로, 바람직하게는 1/20 이하로 감소하고, 또한 (ii) 엠프티-웰 표면하부 최대 농도 위치로부터 제 1 수직 위치를 따라 엠프티-웰-인접 존에 관한 pn 접합으로 이동할 때에 엠프티-웰 표면하부 최대 농도의 1/10 보다 큰 농도로, 실질적으로 단조롭게 (monotonically), 보통 실질적으로 굴곡없이 (inflectionlessly) 감소한다. 이들 2 개의 도펀트-분포 요건은, 엠프티-웰 최대 농도 위치가 엠프티-웰-인접 존에 대한 pn 접합의 최대 깊이 보다 상부 반도체 표면의 아래에서 10 배 이하 더 깊게 존재해야 한다는 요건과 조합하여, 제 1 웰 영역을 엠프티 웰로서 확립한다.
웰 도펀트 농도는 충진된-웰 표면하부 최대 농도 위치로부터 충진된-웰-인접 존을 거쳐 선택된 제 2 수직 위치를 따라 상부 반도체 표면으로 상향 이동할 때에 적어도 하나의 추가적인 표면하부 최대 농도에 도달한다. 이러한 추가적인 표면하부 최대 도펀트 농도 요건과, 충진된-웰 최대 농도 위치가 충진된-웰-인접 존에 관한 pn 접합의 최대 깊이 보다 상부 반도체 표면의 아래에서 10 배 이하 더 깊게 존재해야 한다는 요건의 조합은 제 2 웰 영역을 충진된 웰로서 확립한다. 바람직하게는, 웰 도펀트 농도는 충진된-웰 표면하부 최대 농도 위치로부터 충진된-웰-인접 존을 거치는 제 2 수직 위치를 따라 상부 반도체 표면으로 상향 이동할 때에 충진된-웰 표면하부 최대 농도의 10 배 미만만큼 증가하거나 또는 충진된-웰 표면하부 최대 농도의 1/10 보다 큰 농도로 감소한다.
본 발명에 따른 반도체 구조의 제조는 (i) 반도체 보디의 한 쌍의 부분에 웰 도펀트를 도입함으로써 엠프티-웰 영역 및 충진된-웰 영역을 각각 규정하는 단계 및 (ii) 반도체 보디의 한 쌍의 부분에 제 2 전도성 타입, 즉 웰 영역의 전도성 타입과 반대인 전도성 타입인 제 2 전도성 타입의 반도체 도펀트를 도입함으로써 엠프티-웰-인접 존 및 충진된-웰-인접 존을 각각 규정하는 단계를 수반한다. 웰 도펀트의 도입은 각각의 엠프티-웰 영역 및 충진된-웰 영역에 제 1 전도성 타입의 제 1 반도체 도펀트 및 제 2 반도체 도펀트를 개별적으로 도입하는 것을 포함한다.
일반적으로 제 1 전도성 타입의 제 1 도펀트는 제 1 전도성 타입의 제 1 웰 반도체 도펀트를 포함한다. 그러면, 제 1 전도성 타입의 제 2 도펀트는 제 1 전도성 타입의 제 2 웰 반도체 도펀트 및 제 1 전도성 타입의 적어도 하나의 추가적인 웰 반도체 도펀트를 포함한다. 바람직하게는, 제 1 웰 도펀트가 제 1 마스크의 적어도 하나의 개구 (opening) 를 통하여 엠프티-웰 영역으로 도입됨으로써, 제 1 웰 도펀트는 엠프티-웰 표면하부 최대 농도를 주로 규정한다. 그 후, 제 2 웰 도펀트 및 각각의 추가적인 웰 도펀트가 제 2 마스크의 적어도 하나의 개구를 통하여 충진된-웰 영역으로 도입됨으로써, 제 2 웰 도펀트는 충진된-웰 표면하부 최대 농도를 주로 규정하고 각각의 추가적인 웰 도펀트는 충진된 웰에 대한 추가적인 표면하부 최대 농도를 주로 규정한다.
통상적으로, 각각의 엠프티-웰-인접 존 및 충진된-웰-인접 존은 상술한 바와 같이 IGFET의 소스/드레인 (다시 "S/D") 존이다. 그러면 엠프티-웰-인접 존은, 본 명세서에서 엠프티-웰 IGFET로 지칭되는 제 1 IGFET의 S/D 존이다. 유사하게, 충진된-웰-인접 존은, 본 명세서에서 충진된-웰 IGFET로 지칭되는 제 2 IGFET의 S/D 존이다. 각각의 IGFET는 또 다른 S/D 존을 갖는다.
한쌍의 S/D 존들 이외에, 각각의 IGFET는 보디 재료의 채널 존의 영역, 채널 존 위에 놓인 게이트 유전체 층, 및 상기 채널 존 위의 게이트 유전체 층 위에 놓인 게이트 전극을 갖는다. 엠프티-웰 및 충진된-웰 IGFET들의 각각의 엠프티 웰 및 충진된 웰은 동일한 전도성 타입을 갖기 때문에, 그 엠프티-웰 및 충진된-웰 IGFET들은 동일한 극성, 즉 n 채널 또는 p 채널 중 어느 하나를 갖는다. 본 반도체 구조는 복수의 이러한 엠프티-웰 IGFET들 또는/및 복수의 이러한 충진된-웰 IGFET들을 포함할 수도 있다.
엠프티 웰 및 충진된 웰의 사용은 IGFET들이 특정한 회로 응용을 충족하기 위한 다양한 특징들을 달성가능하게 한다. 예를 들어, IGFET들은 2 이상의 상이한 전압 범위에 걸쳐 동작하는 것이 필요할 수 있다. 그 경우에 있어서, IGFET들은 본 발명에 따라 다음의 게이트 유전체 층 요건 중의 적어도 2 개를 일반적으로 만족한다:
a. 하나의 이러한 엠프티-웰 IGFET의 게이트 유전체 층은 하나의 이러한 충진된-웰 IGFET의 게이트 유전체 층 보다 재료적으로 더 큰 두께를 갖는다;
b. 하나의 이러한 엠프티-웰 IGFET 및 하나의 이러한 충진된-웰 IGFET의 게이트 유전체 층들은 대략 동일한 두께를 갖는다;
c. 하나의 이러한 충진된-웰 IGFET의 게이트 유전체 층은 하나의 이러한 엠프티-웰 IGFET의 게이트 유전체 층 보다 재료적으로 더 큰 두께를 갖는다;
d. 하나의 이러한 엠프티-웰 IGFET의 게이트 유전체 층은 또 다른 이러한 엠프티-웰 IGFET의 게이트 유전체 층과 재료적으로 상이한 두께를 갖는다; 및
e. 하나의 이러한 충진된-웰 IGFET의 게이트 유전체 층은 또 다른 이러한 충진된-웰 IGFET의 게이트 유전체 층과 재료적으로 상이한 두께를 갖는다.
일반적으로, 또 다른 IGFET 보다 더 큰 게이트 유전체 층 두께의 IGFET는 다른 IGFET 보다 더 큰 전압 범위에 걸쳐 동작한다.
통상적으로, IGFET들은 다양한 크기의 문턱 전압을 갖는다. 구체적으로, 어느 엠프티-웰 IGFET이 어느 충진된-웰 IGFET 보다 재료적으로 더 작은 크기의 문턱 전압을 가지는 다수의 경우들이 일반적으로 존재한다. 이들 상이한 문턱 전압의 경우들에 있어서 IGFET들의 게이트 유전체 층들은 본 발명에 따라 다음의 게이트 유전체 층 요건 중의 적어도 2 개를 선택적으로 만족한다:
a. 하나의 이러한 엠프티-웰 IGFET 및 하나의 이러한 충진된-웰 IGFET의 게이트 유전체 층들은 대략 동일한 두께를 갖는다;
b. 하나의 이러한 엠프티-웰 IGFET의 게이트 유전체 층은 하나의 이러한 충진된-웰 IGFET의 게이트 유전체 층 보다 재료적으로 더 큰 두께를 갖는다; 또한
c. 하나의 이러한 충진된-웰 IGFET의 게이트 유전체 층은 하나의 이러한 엠프티-웰 IGFET의 게이트 유전체 층 보다 재료적으로 더 큰 두께를 갖는다.
또한, 문턱 전압들의 상이함의 적용을 받기 때문에, 다른 IGFET 보다 더 큰 게이트 유전체 층의 IGFET는 일반적으로 다른 IGFET 보다 더 큰 전압 범위에 걸쳐 동작한다.
통상적으로, IGFET의 각각의 S/D 존은 메인 S/D 부분 및 그 메인 S/D 부분과 측면으로 연속되어 그 IGFET의 게이트 전극 아래에서 측방으로 확장되는 더 저농도로 도핑된 측면 S/D 확장부를 포함하는 다수의 경우들이 존재한다. 채널 존은 상부 반도체 표면을 따르는 S/D 확장부들에 의해 종결된다. 일반적으로 S/D 확장부들은 본 발명에 따라 다음의 S/D-확장 요건들 중의 적어도 2 개를 선택적으로 만족한다:
a. 하나의 이러한 엠프티-웰 IGFET의 S/D 확장부들 중의 하나는 그 엠프티-웰 IGFET의 S/D 확장부들 중의 나머지 것 보다 상부 반도체 표면의 아래에서 더 깊게 확장된다;
b. 하나의 이러한 엠프티-웰 IGFET의 각 S/D 확장부는 하나의 이러한 충진된-웰 IGFET의 각 S/D 확장부 보다 상부 반도체 표면의 아래에서 더 깊게 확장된다; 또한
c. 하나의 이러한 충진된-웰 IGFET의 각 S/D 확장부는 다른 이러한 충진된-웰 IGFET의 각 S/D 확장부 보다 상부 반도체 표면의 아래에서 재료적으로 더 깊게 확장된다.
특히 IGFET의 드레인으로서 작용하는 S/D 존에 관한, 측면 S/D 확장부들의 사용은 IGFET의 게이트 유전체 층으로의 핫 캐리어 인젝션을 일반적으로 감소시킨다. 이것은 동작 시간에 따른 원하지 않는 문턱-전압 드리프트 (threshold-voltage drift) 를 감소시킨다.
일반적으로 S/D 확장부의 깊이를 증가시키는 것으로 인해 게이트 유전체 층의 핫 캐리어 인젝션이 더욱 감소 된다. 이에 따라 문턱-전압 드리프트는 더욱 감소된다. 다른 현상이 IGFET 성능에 해롭게 영향을 미칠 수 있다는 점을 고려하여, 본 반도체 제조 플랫폼은 회로 설계자가 게이트 유전체 층으로의 핫 캐리어 인젝션이 주요 목적인 더 깊은 S/D 확장부들을 가진 IGFET를 선택 가능하게 하고, 또한 게이트 유전체 층으로의 핫 캐리어 인젝션을 더 감소시키는 것보다 다른 현상이 더 큰 목적인 더 얕은 S/D 확장부들을 가진 IGFET를 선택 가능하게 한다.
유사하게, 통상적으로 IGFET의 보디-재료 영역의 포켓 부분이 그것의 S/D 존들 중의 하나를 따라서 그것의 채널 존 내로 확장되고 그 보디-재료 영역의 측면 인접한 재료보다 더 고농도로 도핑된 다수의 경우들이 존재한다. 일반적으로 이들 경우들에서 IGFET의 포켓 부분은 본 발명에 따라 다음의 포켓 부분 요건들 중의 적어도 2 개를 선택적으로 만족한다:
a. 하나의 이러한 엠프티-웰 IGFET의 포켓 부분은 그것의 채널 존으로 하여금 그것의 S/D 존들에 대하여 비대칭이 되게 한다;
b. 하나의 이러한 엠프티-웰 IGFET의 보디-재료 영역의 또 다른 포켓 부분은 그것의 다른 S/D 존을 따라 그것의 채널 존 내로 확장되고, 그 보디-재료 영역의 측면 인접한 재료보다 더 고농도로 도핑된다; 및
c. 하나의 이러한 충진된-웰 IGFET의 보디-재료 영역의 또 다른 포켓 부분은 그것의 다른 S/D 존을 따라서 그것의 채널 존 내로 확장되고, 그 보디-재료 영역의 측면 인접한 재료보다 더 고농도로 도핑된다.
특히 IGFET의 소스로서 작용하는 S/D 존에 관한, 포켓 부분들의 존재는 게이트 전극을 통해 IGFET를 제어하기 위해서 벌크 펀치쓰루 및 그 결과로 일어나는 불능을 회피하는데 도움이 된다.
그러나, 일반적으로 전류 흐름이 단방향이고 IGFET의 트랜스컨덕턴스를 바람직하지 않게 감소시킬 수 있는, IGFET의 드레인에서는 포켓 부분이 도움이 되지 않는다. 본 발명의 반도체 제조 플랫폼은 회로 설계자가, 고 (high) 트랜스컨덕턴스가 필요치 않은 상황에서는 벌크 펀치쓰루의 가능성을 감소시키는 포켓 부분들을 구비한 IGFET (통상적으로 대칭 IGFET) 를 선택할 수 있게 하고, 또한 전류 흐름이 단방향이고 고 트랜스컨덕턴스가 필요한 상황 (통상적으로 아날로그 상황) 에서는 단일의 포켓 부분들만을 가진 비대칭 IGFET를 선택할 수 있게 한다.
본 발명에 따라 구성된 전술한 반도체 구조가 엠프티-웰 타입 및 충진된-웰 타입 양자 모두의 유사-극성 (like-polarity) IGFET들을 포함하는 방법과 유사하게, 본 발명에 따라 구성된 반도체 구조는 엠프티-웰 타입 및 충진된-웰 타입 양자 모두의 상보형 (complementary) IGFET들을 포함한다. 상보형-IGFET (다시 "CIGFET") 구조에서는, 반도체 보디의 상부 표면을 따라서 한 쌍의 반대-극성인 제 1 및 제 2 IGFET이 제공된다. 각각의 IGFET는 반도체 보디의 보디 재료의 채널 존, 상부 반도체 표면을 따라서 반도체 보디에 위치해 있는 제 1 및 제 2 S/D 존들, 채널 존 위에 놓인 게이트 유전체 층, 및 채널 존 위의 게이트 유전체 층 위에 놓인 게이트 전극을 포함한다. 각 IGFET의 S/D 존들은 그것의 채널 존에 의해 측방으로 분리되어 있다. 각 IGFET의 보디 재료는 그것의 S/D 존들 모두의 아래에서 측방으로 연장한다.
제 1 IGFET의 보디 재료는 제 1 전도성 타입의 반도체 도펀트로 도핑된 제 1 보디 재료로 구성됨으로써 제 1 전도성 타입을 갖는다. 그러므로, 제 1 IGFET의 S/D 존들은 제 2 전도성 타입을 갖는다. 상보적 방식에서는, 제 2 IGFET의 보디 재료가 제 2 전도성의 반도체 도펀트로 도핑된 제 2 보디 재료로 구성됨으로써 제 2 전도성 타입을 갖는다. 그 결과, 제 2 IGFET의 S/D 존들은 제 1 전도성 타입을 갖는다.
제 1 전도성 타입의 도펀트가 또한 제 1 IGFET의 S/D 존들에 존재한다. 제 1 전도성 타입의 도펀트의 농도는 (a) 제 1 IGFET의 채널 및 S/D 존들의 각각의 대체로 모두의 아래에서 측방으로 연장되는 제 1 표면하부 보디-재료 위치에서 표면하부 최대 농도에 국부적으로 도달하고 (b) 제 1 표면하부 보디-재료 위치로부터 제 1 IGFET의 S/D 존들 중의 특정한 S/D 존을 거쳐 선택된 제 1 수직 위치를 따라 상부 반도체 표면으로 상향 이동할 때에 표면하부 최대 농도의 1/10 이하로 감소하고, 또한 (c) 제 1 표면하부 보디-재료 위치로부터 그 선택된 제 1 수직 위치를 따라 제 1 IGFET의 특정한 S/D 존에 관한 pn 접합으로 이동할 때에 실질적으로 단조롭고 (monotonically) 실질적으로 굴곡없이 (inflectionlessly) 감소한다. 제 1 표면하부 보디-재료 위치는, 제 1 IGFET의 특정한 S/D 존에 관한 pn 접합의 최대 깊이 보다 상부 반도체 표면의 아래에서 10 배 이하 더 깊이 존재한다. 이들 도핑 요건 때문에, 제 1 IGFET는 엠프티-웰 IGFET이다.
유사하게, 제 2 전도성 타입의 도펀트가 또한 제 2 IGFET의 S/D 존들에 존재한다. 제 2 전도성 타입의 도펀트의 농도는 (a) 제 2 IGFET의 채널 및 S/D 존들의 각각의 대체로 모두의 아래에서 측방으로 연장되는 제 2 표면하부 보디-재료 위치에서 표면하부 최대 농도에 국부적으로 도달하고 또한 (b) 제 2 표면하부 보디-재료 위치로부터 제 2 IGFET의 각 S/D 존을 거치는 임의의 수직 위치를 따라 상부 반도체 표면으로 상향 이동할 때에 그 표면하부 최대 농도의 10 배 미만만큼 증가하거나 또는 그 표면하부 최대 농도의 1/10 보다 큰 농도로 감소한다. 제 2 표면하부 보디-재료 위치는, 제 2 IGFET의 각 S/D 존에 관한 pn 접합의 최대 깊이 보다 그 보디의 상부 표면 아래에서 10 배 이하 더 깊게 존재한다. 제 2 전도성 타입의 도펀트의 농도가, 제 2 표면하부 보디-재료 위치로부터 제 2 IGFET의 각 S/D 존을 거치는 임의의 수직 위치를 따라 상부 반도체 표면으로 상향 이동할 때에 그 표면하부 최대 농도의 10 배 미만만큼 증가하거나 또는 그 표면하부 최대 농도의 1/10 보다 큰 농도로 감소하기 때문에, 제 2 IGFET는 충진된-웰 IGFET이다.
본 발명의 반도체 제조 플랫폼은 유사-극성 엠프티-웰 및 충진된-웰 IGFET들에 대해 행해진 방법과 유사하게, 회로 설계자가 상보적인 엠프티-웰 및 충진된-웰 IGFET들에 대한 다양한 다른 특성을 선택가능하게 한다. 예를 들면, CIGFET 구조에서 엠프티-웰 IGFET의 게이트 유전체 층은 충진된-웰 IGFET의 게이트 유전체 층과 대략 동일한 두께, 또는 재료적으로 상이한 두께가 되도록 선택될 수 있다. 각각의 IGFET의 각 S/D 존은 메인 S/D 부분 및 그 메인 S/D 부분과 측면으로 연속되고 그 IGFET의 게이트 전극 아래에서 측방으로 확장하는 더 저농도로 도핑된 측면 S/D 확장부를 가질 수 있다.
제 1 보디 재료의 측면 인접한 재료 보다 더 고농도로 도핑된, 제 1 보디 재료의 포켓 부분은 엠프티-웰 IGFET의 하나의 S/D 존을 따라서 그것의 채널 존 내로 확장될 수 있다. 통상적으로, 제 1 보디 재료의 포켓 부분은 엠프티-웰 IGFET의 채널 존으로 하여금 그것의 S/D 존들에 대해 비대칭이 되게 한다. 엠프티-웰 IGFET가 또한 측면 S/D 확장부들을 갖는다면, 그것의 다른 S/D 존의 S/D 확장부는 제 1 보디 재료의 포켓 부분을 가진 S/D 존의 S/D 확장부 보다 상부 반도체 표면의 아래에서 더 깊게 확장될 수도 있다.
제 2 보디 재료의 측면 인접한 재료 보다 더 고농도로 도핑된, 제 2 보디 재료의 포켓 부분은 충진된-웰 IGFET의 하나의 S/D 존을 따라서 그것의 채널 존 내로 확장된다. 유사하게, 제 2 보디 재료의 측면 인접한 재료 보다 더욱 고농도로 도핑된, 제 2 보디 재료의 또 다른 포켓 부분은 충진된-웰 IGFET의 다른 S/D 존을 따라서 그것의 채널 존 내로 확장된다.
요컨대, 본 반도체 제조 플랫폼은 엠프티-웰 영역 및 충진된-웰 영역을 활용함으로써 회로 설계자에게, 특정 회로 응용에 대해 선택할 각종 IGFET를 제공한다. 낮은 크기의 문턱 전압을 갖는 고-성능 비대칭 IGFET 및 고-성능 대칭 IGFET가 엠프티-웰 영역에 의해 달성된다. 공칭 크기의 문턱 전압 또는 로우-오프-상태 전류 누설을 갖는 고-성능 대칭 IGFET가 충진된-웰 영역에 의해 달성된다. 이에 따라, 본 발명은 종래 기술에 대한 상당한 진보를 제공한다.
도 1은 충진된 웰을 사용하는 종래 기술인 대칭 롱 (long) n-채널 IGFET의 전방 단면도이다.
도 2는, 도 1의 IGFET에 관한 채널 중심으로부터 길이방향 거리의 함수로서의 상부 반도체 표면을 따르는 네트 도펀트 농도의 그래프이다.
도 3a 및 도 3b는, 도 1, 7a, 및 도 7b의 IGFET에 관한 2 개의 각각 상이한 웰-도핑 조건에서 소스/드레인 존들을 거치는 가상 수직선을 따르는 깊이의 함수로서의 전체 도펀트 농도의 그래프이다.
도 4는 리트로그레이드 엠프티 웰을 사용하는 종래 기술인 대칭 롱 n-채널 IGFET의 전방 단면도이다.
도 5 및 도 6은 각각 도 4의 IGFET의 길이방향 중심을 거치는 가상 수직선을 따르는 깊이 함수로서의 전체 도펀트 농도의 질적 그래프 및 양적 그래프이다.
도 7a 및 도 7b는 종래 기술인 비대칭 롱 및 숏 n-채널 IGFET의 각각의 전방 단면도이다.
도 8a 및 도 8b는, 도 7a 및 도 7b의 각 IGFET에 관한 채널 중심으로부터 길이방향 거리의 함수로서의 상부 반도체 표면을 따르는 네트 도펀트 농도의 그래프들이다.
도 9는 종래 기술인 비대칭 롱 n-채널 IGFET의 전방 단면도이다.
도 10a 내지 도 10d는, 도 9의 IGFET를 제조함에 있어서의 단계들을 나타낸 전방 단면도들이다.
도 11a 내지 도 11i는 본 발명에 따라 구성된 CIGFET 반도체 구조의 9 개 부분들의 각 전방 단면도이다.
도 12는, 도 11a의 비대칭 n-채널 IGFET의 중심부의 확대된 전방 단면도이다.
도 13a 내지 도 13c는, 도 12의 비대칭 n-채널 IGFET에 관한 상부 반도체 표면을 따르는 길이방향 거리의 함수로서의 각각의 개별 도펀트 농도, 전체 도펀트 농도, 및 네트 도펀트 농도의 그래프이다.
도 14a 내지 도 14c는, 도 12의 비대칭 n-채널 IGFET의 메인 소스 부분을 거치는 가상 수직선을 따르는 깊이의 함수로서의 각각의 개별 도펀트 농도, 전체 도펀트 농도, 및 네트 도펀트 농도의 그래프이다.
도 15a 내지 도 15c는, 도 12의 비대칭 n-채널 IGFET의 소스 확장부를 거치는 가상 수직선을 따르는 깊이의 함수로서의 각각의 개별 도펀트 농도, 전체 도펀트 농도, 및 네트 도펀트 농도의 그래프이다.
도 16a 내지 도 16c는, 도 12의 비대칭 n-채널 IGFET의 채널 존을 거치는 가상 수직선을 따르는 깊이의 함수로서의 각각의 개별 도펀트 농도, 전체 도펀트 농도, 및 네트 도펀트 농도의 그래프이다.
도 17a 내지 도 17c는, 도 12의 비대칭 n-채널 IGFET의 드레인 확장부를 거치는 가상 수직선을 따르는 깊이의 함수로서의 각각의 개별 도펀트 농도, 전체 도펀트 농도, 및 네트 도펀트 농도의 그래프이다.
도 18a 내지 도 18c는, 도 12의 비대칭 n-채널 IGFET의 메인 드레인 부분을 거치는 가상 수직선을 따르는 깊이의 함수로서의 각각의 개별 도펀트 농도, 전체 도펀트 농도, 및 네트 도펀트 농도의 그래프이다.
도 19a 및 도 19b는, 도 11a의 비대칭 n-채널 IGFET 및 p-채널 IGFET의 핵심부의 변형 부분의 각 확대된 전방 단면도이다.
도 20a 내지 도 20c는, 도 19a의 비대칭 n-채널 IGFET의 할로 포켓 부분을 거치는 가상 수직선을 따르는 깊이의 함수로서의 각각의 개별 도펀트 농도, 전체 도펀트 농도, 및 네트 도펀트 농도의 그래프이다.
도 21a 내지 도 21c는, 도 19a의 비대칭 n-채널 IGFET의 소스 확장부를 거치는 가상 수직선을 따르는 깊이의 함수로서의 각각의 개별 도펀트 농도, 전체 도펀트 농도, 및 네트 도펀트 농도의 그래프이다.
도 22a 및 도 22b는, 도 11b의 드레인 확장형 n-채널 IGFET 및 p-채널 IGFET의 핵심부의 각 확대된 전방 단면도이다.
도 23a 내지 도 23c는, 도 22a의 드레인 확장형 n-채널 IGFET의 메인 웰 영역들을 각각 거치는 한 쌍의 가상 수직선들을 따르는 깊이의 함수로서의 각각의 개별 도펀트 농도, 전체 도펀트 농도, 및 네트 도펀트 농도의 그래프이다.
도 24a 내지 도 24c는, 도 22b의 드레인 확장형 n-채널 IGFET의 메인 웰 영역들을 각각 거치는 한 쌍의 가상 수직선들을 따르는 깊이의 함수로서의 각각의 개별 도펀트 농도, 전체 도펀트 농도, 및 네트 도펀트 농도의 그래프이다.
도 25a 및 도 25b는, 도 22a 및 도 22b의 드레인 확장형 n-채널 IGFET 및 p-채널 IGFET의 각각의 제조된 구현들에 대한 게이트-소스 전압의 복수의 값들에서 드레인-소스 전압의 함수로서의 선형 드레인 전류의 그래프들이다.
도 26a 및 도 26b는, 도 22a 및 도 22b의 드레인 확장형 n-채널 IGFET 및 p-채널 IGFET의 각각의 제조된 구현들에 대한 웰-웰 간격의 함수로서의 브레이크다운 전압의 그래프들이다.
도 27은 선택된 웰-웰 간격에서 도 22a의 드레인 확장형 n-채널 IGFET의 구현형태에 관한 드레인-소스 전압의 함수 및 및 제로 (zero) 웰-웰 간격까지의 도 22a의 IGFET의 확장에 관한 드레인-소스 전압의 함수로서의 선형 드레인 전류의 그래프이다.
도 28a 및 도 28b는, 도 22a의 드레인 확장형 n-채널 IGFET 및 레퍼런스 드레인 확장형 n-채널 IGFET의 각 컴퓨터 시뮬레이션의 단면도들이다.
도 29는, 도 11c의 대칭 저-누설 n-채널 IGFET의 핵심부의 확대된 전방 단면도이다.
도 30a 내지 도 30c는, 도 29의 대칭 저-누설 n-채널 IGFET에 관한 상부 반도체 표면을 따르는 길이방향 거리의 함수로서의 각각의 개별 도펀트 농도, 전체 도펀트 농도, 및 네트 도펀트 농도의 그래프이다.
도 31a 내지 도 31c는, 도 29의 대칭 저-누설 n-채널 IGFET의 어느 하나의 소스/드레인 존의 메인 부분을 거치는 가상 수직선을 따르는 깊이의 함수로서의 각각의 개별 도펀트 농도, 전체 도펀트 농도, 및 네트 도펀트 농도의 그래프이다.
도 32a 내지 도 32c는, 도 29의 대칭 저 누설 n-채널 IGFET의 채널 존을 통과한 가상 수직선을 따르는 깊이의 함수로서의 각각의 개별 도펀트 농도, 전체 도펀트 농도, 및 네트 도펀트 농도의 그래프이다.
도 33a 내지 33c, 33da 내지 33ya, 33db 내지 33yb, 33dc 내지 33yc, 33dd 내지 33yd, 및 33de 내지 33ye는, 본 발명에 따라 도 11a 내지 도 11i의 CIGFET 반도체 구조의 도 11a 내지 도 11e에 도시한 5 개 부분들을 제조할 때의 단계들을 나타낸 전방 단면도들이다. 도 11a 내지 도 11e의 모두에 도시된 구조적 부분들에는 도 33a 내지 도 33c의 단계들이 적용된다. 도 33da 내지 도 33ya는 도 11a의 구조적 부분에 이어지는 추가적인 단계들을 나타낸다. 도 33db 내지 도 33yb는 도 11b의 구조적 부분에 이어지는 추가적인 단계들을 나타낸다. 도 33dc 내지 도 33yc는 도 11c의 구조적 부분에 이어지는 추가적인 단계들을 나타낸다. 도 33dd 내지 도 33yd는 도 11d의 구조적 부분에 이어지는 추가적인 단계들을 나타낸다. 도 33de 내지 도 33ye는 도 11e의 구조적 부분에 이어지는 추가적인 단계를 나타낸다.
도 34a 내지 34c는, 도 11a 내지 도 11c에 각각 나타낸 CIGFET 반도체 구조의 부분들의, 본 발명에 따라 구성된 변형들인 3 개 부분의 전방 단면도들이다.
도 35a 내지 도 35c는, 도 34a의 비대칭 n-채널 IGFET의 메인 및 하부 소스 부분들을 통과한 가상 수직선을 따르는 깊이의 함수로서의 각각의 개별 도펀트 농도, 전체 도펀트 농도, 및 네트 도펀트 농도의 그래프이다.
도 36a 내지 도 36c는, 도 34a의 비대칭 n-채널 IGFET의 메인 및 하부 드레인 부분들을 거치는 가상 수직선을 따르는 깊이의 함수로서의 각각의 개별 도펀트 농도, 전체 도펀트 농도, 및 네트 도펀트 농도의 그래프이다.
도 37a 내지 도 37c는, 도 34c의 대칭 저-누설 n-채널 IGFET의 어느 하나의 소스/드레인 존의 메인 및 하부 부분들을 거치는 가상 수직선을 따르는 깊이의 함수로서의 각각의 개별 도펀트 농도, 전체 도펀트 농도, 및 네트 도펀트 농도의 그래프이다.
도 38은 본 발명에 따라 구성된 또 다른 CIGFET 반도체 구조의 n-채널 부분의 전방 단면도이다.
도 39a 내지 도 39c는, 도 38의 비대칭 n-채널 IGFET의 메인 소스 부분을 거치는 가상 수직선을 따르는 깊이의 함수로서의 각각의 개별 도펀트 농도, 전체 도펀트 농도, 및 네트 도펀트 농도의 그래프이다.
도 40a 내지 도 40c는, 도 38의 비대칭 n-채널 IGFET의 소스 확장부를 거치는 가상 수직선을 따르는 깊이의 함수로서의 각각의 개별 도펀트 농도, 전체 도펀트 농도, 및 네트 도펀트 농도의 그래프이다.
도 41a 내지 도 41f는, 도 33la, 33lc, 및 33ld의 스테이지로부터 본질적으로 시작하여 본 발명에 따라 도 38의 CIGFET 구조를 제조할 때의 단계들을 나타낸 전방 단면도들이다.
도 42a 내지 도 42c는, 도 12의 비대칭 n-채널 IGFET의 변형의 메인 소스 부분을 거치는 가상 수직선을 따르는 깊이의 함수로서의 각각의 개별 도펀트 농도, 전체 도펀트 농도, 및 네트 도펀트 농도의 그래프이다.
도 43a 내지 도 43c는, 앞선 도 12의 비대칭 n-채널 IGFET의 변형의 채널 존을 거치는 가상 수직선을 따르는 깊이의 함수로서의 각각의 개별 도펀트 농도, 전체 도펀트 농도, 및 네트 도펀트 농도의 그래프이다.
도 44a 내지 도 44c는, 앞선 도 12의 비대칭 n-채널 IGFET의 변형의 메인 드레인 부분을 거치는 가상 수직선을 따르는 깊이의 함수로서의 각각의 개별 도펀트 농도, 전체 도펀트 농도, 및 네트 도펀트 농도의 그래프이다.
도 45는, 본 발명에 따라, 게이트 유전체 층의 상부 표면으로부터의 정규화된 깊이의 함수로서의 도 11c, 11d, 또는 11f의 것과 같은, p-채널 IGFET의 게이트 유전체 층에서의 질소 농도 그래프이다.
도 46a 내지 도 46g는 도 33id 및 도 33ie의 스테이지 직후에 존재하는 구조에서 시작하여 본 발명에 따라 도 11d 및 도 11e의 대칭 p-채널 IGFET에 관한 질화 게이트 유전체 층을 형성할 때의 단계들을 나타내는 전방 단면도들이다.
동일하거나 또는 매우 유사한 아이템 또는 아이템들을 나타내기 위해 바람직한 실시형태의 상세한 설명 및 도면에 유사한 참조 기호가 사용된다. 도펀트-분포 그래프들을 포함하는 도면에서 단일 프라임 ('), 더블 프라임 ("), 별표 (*), 및 파운드 (#) 사인을 갖는 참조 부호의 수치 부분은 각각 다른 도면에서 유사하게 넘버링된 영역 또는 위치를 표시한다. 이와 관련하여, 상이한 도펀트-분포 그래프에서의 동일한 참조 부호에 의해 식별된 커브 (커브) 는 동일한 의미를 갖는다.
도펀트-분포 그래프들에서, "개별" 도펀트 농도들은 각각 별도로 도입된 n-형 도펀트 및 각각 별도로 도입된 p-형 도펀트의 개별적인 농도들을 의미하는 반면, "전체" 도펀트 농도들은 전체 (또는 절대) n-형 도펀트 농도 및 전체 (또는 절대) p-형 도펀트 농도를 의미한다. 도펀트-분포 그래프들에서의 "네트" 도펀트 농도는 전체 n-형 도펀트 농도와 전체 p-형 도펀트 농도 사이의 차이이다. 전체 n-형 도펀트 농도가 전체 p-형 도펀트 농도를 초과하는 경우 네트 도펀트 농도는 네트 "n-형"으로서 표시되고, 전체 p-형 도펀트 농도가 전체 n-형 도펀트 농도를 초과하는 경우에는 네트 "p-형"으로서 표시된다.
유전체 층의 두께, 특히 게이트 유전체 층의 두께는 다수의 다른 IGFET 엘리먼트들 및 영역들의 치수 보다 훨씬 더 작다. 유전체 층을 명확하게 표시하기 위해, IGFET의 단면도들에는 그 두께가 일반적으로 과장되어 있다.
단일 세트의 도펀트-도입 상태에서 (즉, 본질적으로 단일의 도핑 작업에서) 반도체 영역에 도입된 반도체 도펀트에 의해 그 반도체 영역의 전도성 타입이 결정되는 경우 및 도펀트의 농도가 하나의 일반적인 도핑 레벨, 예를 들면, "p" 또는 "n"으로 표시된 중간농도 (moderate) 에서부터 다른 일반적인 도펀트 레벨, 예를 들면, "p-" 또는 "n-"으로 표시된 저농도 (light) 까지 다양한 경우에 있어서, 그 두 도핑 레벨들에서의 그 영역의 부분들은 일반적으로 점선으로 표시된다. IGFET의 단면도에서 일점 쇄선은 수직 도펀트-분포 그래프에서의 도펀트 분포에 관한 위치를 나타낸다. IGFET의 단면도에서 최대 도펀트 농도는 축약어 "MAX"를 포함하는 이점 쇄선으로 표시된다.
도 11c 내지 도 11i에 나타낸 대칭 IGFET의 게이트 전극은, 편의를 위해, 모두가 같은 길이를 가지는 것으로 도시되어 있지만, 하기 주어진 채널-길이 값에 의해 표시된 바와 같이, 도 11d, 11e, 및 11g 내지 11i의 IGFET는 통상적으로 도 11c 및 11f의 IGFET 보다 상당히 더 큰 채널 길이를 갖는다.
제조 공정의 단계를 나타내는 도면에서 참조 부호의 말단에 있는 문자 "P" 는 그 제조 공정의, 그 말단을 포함하는, 후속 스테이지를 나타내는 도면에서 도시되고 그 "P" 이전의 참조 부호의 부분에 의해 후속-스테이지 도면이라는 점이 식별되는 영역에 대한 전구체를 표시한다.
목차 리스트
A. 참조 노테이션 (Reference Notation) 및 다른 예비적 정보
B. 혼합-신호 응용들에 적합한 상보형-IGFET 구조
C. 웰 아키텍쳐 및 도핑 특성들
D. 비대칭 고-전압 IGFET들
Dl. 비대칭 고-전압 N-채널 IGFET의 구조
D2. 비대칭 고-전압 N-채널 IGFET의 소스/드레인 확장부
D3. 비대칭 고-전압 N-채널 IGFET의 소스/드레인 확장부에서의 상이한 도펀트들
D4. 비대칭 고-전압 N-채널 IGFET에서의 도펀트 분포
D5. 비대칭 고-전압 P-채널 IGFET의 구조
D6. 비대칭 고-전압 P-채널 IGFET의 소스/드레인 확장부
D7. 비대칭 고-전압 P-채널 IGFET의 소스/드레인 확장부의 상이한 도펀트들
D8. 비대칭 고-전압 P-채널 IGFET에서의 도펀트 분포
D9. 비대칭 고-전압 IGFET의 공통 특성
DlO. 비대칭 고-전압 IGFET의 성능 장점
D11. 특별히 테일러링된 할로 포켓 부분들 (Specially Tailored Halo Pocket Portions) 을 가진 비대칭 고-전압 IGFET
E. 드레인 확장형 IGFET들
E1. 드레인 확장형 N-채널 IGFET의 구조
E2. 드레인 확장형 N-채널 IGFET에서의 도펀트 분포
E3. 드레인 확장형 N-채널 IGFET의 동작 피직스 (Operational Physics)
E4. 드레인 확장형 P-채널 IGFET의 구조
E5. 드레인 확장형 P-채널 IGFET에서의 도펀트 분포
E6. 드레인 확장형 P-채널 IGFET의 동작 피직스
E7. 드레인 확장형 IGFET의 공통 특성
E8. 드레인 확장형 IGFET의 성능 장점
E9. 특별히 테일러링된 (tailored) 할로 포켓 부분을 가진 드레인 확장형 IGFET
F. 대칭 저-전압 저-누설 IGFET들
F1. 대칭 저-전압 저-누설 N-채널 IGFET의 구조
F2. 대칭 저-전압 저-누설 N-채널 IGFET에서의 도펀트 분포
F3. 대칭 저-전압 저-누설 P-채널 IGFET
G. 대칭 저-전압 저-문턱-전압 IGFET들
H. 공칭 문턱-전압 크기의 대칭 고-전압 IGFET들
I. 공칭 문턱-전압 크기의 대칭 저-전압 IGFET들
J. 대칭 고-전압 저-문턱-전압 IGFET들
K. 대칭 네이티브 (Native) 저-전압 N-채널 IGFET들
L. 대칭 네이티브 고-전압 N-채널 IGFET들
M. 본 모든 IGFET에 대해 일반적으로 적용가능한 정보들
N. 혼합-신호 응용들에 적합한 상보형-IGFET 구조의 제조
N1. 일반적인 제조 정보
N2. 웰 형성
N3. 게이트 형성
N4. 소스/드레인 확장부들 및 할로 포켓 부분들의 형성
N5. 게이트 측벽 스페이서들 및 소스/드레인 존들의 메인 부분들의 형성
N6. 최종 처리
N7. p-형 깊은 소스/드레인-확장 도펀트의 큰 경사 주입 (Significantly Tilted Implantation)
N8. 비대칭 IGFET들의 소스/드레인 확장부들 내의 상이한 도펀트들의 주입
N9. 특별히 테일러링된 할로 포켓 부분들을 가진 비대칭 IGFET들의 형성
O. 수직 그레이딩된 (graded) 소스-보디 접합 및 드레인-보디 접합
P. 복합 주입된 소스 확장부들을 갖는 비대칭 IGFET들
P1. 복합 주입된 소스 확장부를 갖는 비대칭 N-채널 IGFET의 구조
P2. 복합 주입된 소스 확장부를 갖는 비대칭 N-채널 IGFET의 제조
Q. 소스-보디 접합 및 드레인 보디 접합 아래의 하이포어브럽트 (hypoabrupt) 수직 도펀트 프로파일들
R. 질화 게이트 유전체 층들
R1. 질화 게이트 유전체 층에서의 수직 질소 농도 프로파일
R2. 질화 게이트 유전체 층들의 제조
S. 변형들
A. 참조 노테이션 (Reference Notation) 및 다른 예비적 정보
이하에서 그리고 도면에서 사용된 참조 부호는 다음의 의미들을 가지며, 여기서 형용사 "선형(lineal)" 은 단위 IGFET 폭 (width) 당을 의미한다:
ID ≡ 드레인 전류
IDW ≡ 선형 드레인 전류
KS ≡ 반도체 재료의 비유전율 (relative permittivity)
k ≡ 볼쯔만 상수 (Boltzmann's constant)
L ≡ 상부 반도체 표면을 따르는 채널 길이
LDR ≡ 게이트 길이의 도시된 값에 의해 주어진 채널 길이의 도시된 값
LK ≡ 드레인 확장형 IGFET에 대한 간격 길이 상수
LWW ≡ 드레인 확장형 IGFET에 대한 웰-웰 이격 거리
LWW0 ≡ 드레인 확장형 IGFET에 대한 오프셋 간격 거리
Nc ≡ 채널 존에서의 평균 네트 도펀트 농도
NI ≡ 개별 도펀트 농도
NN ≡ 네트 도펀트 농도
NN2 ≡ 질소 농도
NN2low ≡ 게이트 유전체 층에서 질소 농도의 로우(low) 값
NN2max ≡ 게이트 유전체 층에서 질소 농도의 최대(maximum) 값
NN2top ≡ 상부 게이트 유전체 표면을 따르는 질소 농도
NT ≡ 전체, 또는 절대, 도펀트 농도
N' ≡ 이온-주입 재료에 의해 수용된 이온의 용량
N'max ≡ 대략 1-쿼드란트 (one-quadrant) 주입에서 이온-주입 재료에 의해 수용된 이온의 최대 용량
N'1 ≡ 대략 1-쿼드란트 주입에서 이온-주입 재료에 의해 수용된 이온의 최소 용량
ni ≡ 고유 캐리어 농도
q ≡ 전자 전하
RDE ≡ 드레인 확장부를 규정하기 위해 이온 주입된 반도체 도펀트의 범위
RSE ≡ 소스 확장부를 규정하기 위해 이온 주입된 반도체 도펀트의 범위
RSHj ≡ 소스측 할로 포켓 부분에서 j 번째 소스 할로 로컬 농도 최대를 규정하기 위해 이온 주입된 j 번째 반도체 도펀트의 범위
T ≡ 절대 온도
tdmax ≡ 표면 공핍 영역의 최대 두께
tGd ≡ 게이트 유전체 두께
tGdH ≡ 하이 (high) 값의 게이트 유전체 두께
tGdL ≡ 로우 (low) 값의 게이트 유전체 두께
tSd ≡ 표면 유전체 층의 평균 두께
VBD ≡ 드레인-소스 브레이크다운 전압
VBDmax ≡ 드레인-소스 브레이크다운 전압의 최대값
VBDmin ≡ 드레인-소스 브레이크다운 전압의 실제 최소값
VBD0 ≡ 드레인-소스 브레이크다운 전압의 이론 최소값
VDS ≡ 드레인-소스 전압
VGS ≡ 게이트-소스 전압
VT ≡ 문턱 전압
x ≡ 길이방향 거리
XDEOL ≡ 게이트 전극이 드레인 확장부와 겹치는 양
XSEOL ≡ 게이트 전극이 소스 확장부와 겹치는 양
y ≡ 깊이 또는 수직 거리
yD ≡ 드레인의 최대 깊이
yDE = 드레인 확장부의 최대 깊이
yDEPK ≡ 측면 드레인 확장부와 동일한 전도성 타입의 반도체 도펀트의 최대 (피크) 농도의, 측면 드레인 확장부에서, 위치에서의 평균 깊이
yDL ≡ 하부 드레인 부분의 최대 깊이
yDM ≡ 메인 드레인 부분의 최대 깊이
yDNWPK ≡ 깊은 n 웰 반도체 도펀트의 최대 (피크) 농도 위치에서의 평균 깊이
yFI ≡ 리세스된 필드-절연 영역의 두께 (또는 깊이)
yII = 최대 충돌 이온화 (impact ionization) 의 위치의 깊이
yNW ≡ n-형 엠프티 메인 웰의 바닥에서 깊이
yNWPK ≡ n-형 엠프티 메인 웰 반도체 도펀트의 최대 (피크) 농도의 위치에서 평균 깊이
yPW ≡ p-형 엠프티 메인 웰의 바닥에서 깊이
yPWPK ≡ p-형 엠프티 메인 웰 반도체 도펀트의 최대 (피크) 농도의 위치에서 평균 깊이
yS ≡ 소스의 최대 깊이
ySD ≡ 소스/드레인 존의 최대 깊이
ySE ≡ 소스 확장부의 최대 깊이
ySEPK ≡ 측면 소스 확장부와 동일한 전도성 타입의 반도체 도펀트의 최대 (피크) 농도의, 측면 소스 확장부에서, 위치에서의 평균 깊이
ySEPKD ≡ 깊은 소스/드레인-확장 반도체 도펀트의 최대 (피크) 농도의, 측면 소스 확장부에서, 위치에서의 평균 깊이
ySEPKS ≡ 얕은 소스/드레인-확장 반도체 도펀트의 최대 (피크) 농도의, 측면 소스 확장부, 위치에서 평균 깊이
ySH ≡ 소스측 할로 포켓 부분의 최대 깊이
ySHj ≡ 소스측 할로 포켓 부분에서 j 번째 소스 할로 로컬 농도 최대의 깊이
ySL ≡ 하부 소스 부분의 최대 깊이
ySM ≡ 메인 소스 부분의 최대 깊이
y' ≡ 상부 게이트 유전체 표면 아래의 깊이
y'N2low ≡ 게이트 유전체 층에서 질소 농도의 로우 값에서의 상부 게이트 유전체 표면 아래 평균 깊이 값
y'N2max ≡ 게이트 유전체 층에서 질소 농도의 최대 값에서의 상부 게이트 유전체 표면 아래 평균 깊이 값
y" ≡ 하부 게이트 유전체 표면 위의 높이
α ≡ 반도체 도펀트를 이온 주입하기 위한 수직으로부터의 일반적인 경사각
αDE ≡ 드레인 확장부를 이온 주입하기 위한 수직으로부터의 경사각
αSE ≡ 소스 확장부를 이온 주입하기 위한 수직으로부터의 경사각
αSH ≡ 소스측 할로 포켓 부분을 이온 주입하기 위한 수직으로부터의 경사각
αSHj ≡ 경사각 αSH의 j 번째 값 또는 j 번째 번호가 부여된 소스측 할로 포켓 도펀트를 이온 주입하기 위한 수직으로부터의 경사각
β ≡ 반도체 보디의 하나의 주된 측면 방향에 대한 방위각
β0 ≡ 3 개의 90°증분으로 증가되는 방위 각의 기본 값
ΔRSHj ≡ 소스측 할로 포켓 부분에서 j 번째 소스 할로 로컬 농도 최대를 규정하기 위해 이온 주입된 j 번째 반도체 도펀트의 범위에서의 스트래글 (straggle)
ΔyDE ≡ 드레인 확장부를 규정하는 반도체 도펀트의 이온 주입에 앞서서, 전구체 드레인 확장부의 상단을 따라 제거된 모노실리콘의 평균 두께
ΔySE ≡ 소스 확장부를 규정하는 반도체 도펀트의 이온 주입에 앞서서, 전구체 소스 확장부의 상단을 따라 제거된 모노실리콘의 평균 두께
ΔySH ≡ 소스측 할로 포켓 부분을 규정하는 반도체 도펀트의 이온 주입에 앞서서, 전구체 소스측 할로 포켓 부분의 상단을 따라 제거된 모노실리콘의 평균 두께
ε0 ≡ 자유 공간 (진공) 의 유전율
φF ≡ 페르미 전위 (Fermi potential)
φT ≡ 인버전 전위 (inversion potential)
이하 사용되는 바와 같은, 용어 " 표면-인접" 은 상부 반도체 표면, 즉, 단결정 또는 주로 단결정 반도체 재료로 이루어진 반도체 보디의 상부 표면에 인접하는 (또는 그 표면으로 연장하는) 것을 의미한다. 도핑된 단결정 반도체 재료까지의 깊이에 대한 모든 레퍼런스들은, 다른 방식으로 표기한 것을 제외하고는 상부 반도체 표면 아래로의 깊이들을 의미한다. 유사하게, 다른 아이템 보다 단결정 반도체 재료로 더 깊이 확장된 어떤 아이템에 대한 모든 레퍼런스들은, 다른 방식으로 표기한 것을 제외하고는 상부 반도체 표면에 관해 더 깊다는 것을 의미한다. IGFET의 도핑된 단결정 반도체 영역에 있어서의 각 깊이 또는 평균 깊이의 위치는, 다른 방식으로 표기한 것을 제외하고는 그 IGFET의 게이트 유전체 층의 바닥을 통해 일반적으로 연장되는 면 (plane) 으로부터 측정된다.
동일한 전도성 타입의 2 개의 인접한 (또는 연속하는) 반도체 영역들 사이의 경계는 다소 모호하다. 일반적으로, 본 도면에서는 파선 (dashed line) 을 사용하여 이러한 경계들을 표시한다. 정량화의 목적으로, 백그라운드 도펀트 농도에서의 반도체 기판 영역 및 그 기판 영역과 동일한 전도성 타입이 되는 도핑 작업에 의해 형성된 인접 반도체 영역 사이의 경계는, 전체 도펀트 농도가 그 백그라운드 도펀트 농도의 2 배인 위치에 있는 것으로 고려된다. 유사하게, 동일한 전도성 타입이 되는 도핑 작업들에 의해 형성된 2 개의 인접한 반도체 영역들 사이의 경계는, 그 2 영역들을 형성하기 위해 이용된 도펀트들의 전체 농도들이 동일한 위치에 있는 것으로 고려된다.
다른 방식으로 표기한 것을 제외하고는, 반도체 도펀트 또는 불순물은 (수용원자로 형성된) p-형 반도체 도펀트 또는 (공여원자로 형성된) n-형 반도체 도펀트를 의미한다. 반도체 도펀트의 "원자 종(atomic species)"은 그 도펀트를 형성하는 원소를 의미한다. 일부의 경우에서, 반도체 도펀트는 2 이상의 상이한 원자 종으로 이루어질 수도 있다.
반도체 도펀트의 이온 주입과 관련하여, "도펀트-함유 입자종" 은, 주입될 도펀트를 함유하고 이온 주입 설비에 의해 그 주입 위치로 향하게 되는 입자 (원자 또는 분자) 를 의미한다. 예를 들면, 원소 붕소 (elemental boron) 또는 붕소 디플루오라이드 (boron difluoride) 는 p-형 도펀트 붕소를 이온 주입하기 위한 도펀트-함유 입자종으로서 기능할 수 있다. "입자 이온화 전하 상태"는 이온 주입 동안 도펀트-함유 입자종의 충전 상태, 즉, 단일 이온화 (singly ionized), 이중 이온화 (doubly ionized) 되는 등의 충전 상태를 의미한다.
IGFET의 채널 길이 L은 상부 반도체 표면을 따르는 IGGET의 소스/드레인 존들 사이의 최소 거리이다. 본 명세서에서 도시된 IGFET의 채널 길이 LDR은 IGFET의 게이트 길이의 도시된 값이다. IGFET의 소스/드레인 존들은 예외없이 IGFET의 게이트 전극 아래에서 확장되므로, IGFET의 채널 길이 L은 IGFET의 도시된 채널 LDR보다 더 작다.
IGFET는 2 개의 직교하는 측면 (수평) 방향들, 즉 상부 (또는 하부) 반도체 표면에 일반적으로 평행하게 연장되는 면 (plane) 에서 서로 수직하게 연장되는 2 개의 방향들로 특징지어진다. 이들 두 측면 방향들은 본 명세서에서 길이방향 (longitudinal direction) 및 횡방향 (transverse direction) 으로 지칭된다. 길이방향은 IGFET의 길이의 방향, 즉, IGFET의 소스/드레인 (다시 "S/D") 존들 중의 어느 하나의 존으로부터 그 S/D 존들 중의 나머지 존으로의 방향이다. 횡방향은 IGFET의 폭 방향이다.
IGFET들을 포함하는 반도체 보디는 2 개의 직교하는 주요 측면 (수평) 방향들, 즉 상부 (또는 하부) 반도체 표면에 일반적으로 평행하게 연장되는 면 (plane) 에서 서로 수직하게 연장되는 2 개의 방향들을 가진다. 본 CIGFET 구조들의 임의 실시형태에 있어서 IGFET들은, 각 IGFET의 길이방향이 반도체 보디의 주요 측면 방향들 중의 한 방향으로 연장되도록 그 반도체 보디 상에 레이 아웃된다. 예컨대, 일부 IGFET들의 길이방향은 반도체 보디의 주요 측면 방향들 중의 한 방향으로 연장되는 반면, 나머지 IGFET들은 그 반도체 보디의 주요 측면 방향들 중의 나머지 방향으로 연장될 수 있다.
IGFET가 소스/드레인 존들 모두를 따라서 중간의 채널 존을 향하게 대체로 미러-이미지 (mirror-image) 방식으로 구성되는 경우, IGFET는 대칭적인 것으로 이하 기술된다. 예컨대, 소스/드레인 존들이, 아마도 그들의 길이는 제외하고, 대체로 서로에 대한 미러 이미지인 경우라면, 각각의 소스/드레인 존을 따르는 분리된 할로 포켓 부분을 가진 IGFET는 통상적으로 대칭적인 것으로 기술된다. 그러나, 할로 포켓들 중의 한 위치로의 이온 주입 도중에 부분적인 섀도잉 (shadowing) 등의 요인으로 인해, 상부 반도체 표면을 따르는 할로 포켓들에서의 도펀트 프로파일들은 대체로 미러 이미지들이 아닐 수도 있다. 이러한 경우에는, IGFET가 대칭 디바이스로 기술되더라도 그 IGFET의 실제 구조에서는 통상적으로 일부 비대칭이 존재한다.
IGFET (대칭적이든 비대칭적이든) 는 "바이어스 온(biased-on)" 상태 및 "바이어스 오프(biased-off)" 상태로 지칭되는 2 개의 바이어스된 상태들 (또는 조건들) 을 가지며, 여기서 소스로서 작용하는 S/D 존과 드레인으로서 작용하는 S/D 존 사이에는 구동 전위 (전압) 이 존재한다. 2 개의 바이어스된 상태들을 설명함에 있어서의 단순화를 위해서, 소스-작용 S/D 존 및 드레인-작용 S/D 존은 본 명세서에서 각각 소스 및 드레인으로 지칭된다. 바이어스 온 상태에서, IGFET는 구동 전위의 영향하에 전하 캐리어가 채널을 통하여 소스로부터 드레인으로 자유롭게 흐르는 값에 있는 그 IGFET의 게이트 전극과 소스 사이의 전압 VGS으로 도전성이다. 전하 캐리어는 IGFET가 n-채널 타입을 갖는 경우 전자 (electron) 이고, IGFET가 p-채널 타입을 갖는 경우 정공 (hole) 이다.
구동 전위의 크기 (절대값) 이 IGFET 브레이크다운을 야기하기할 정도로 충분히 크지 않는 한, 소스와 드레인 사이의 구동 전위에 불구하고, IGFET는 전하 캐리어가 채널을 통하여 소스로부터 드레인으로 현저히 흐르지 않는 값에 있는 게이트-소스 전압 VGS에 의해 바이어스 오프 상태에서 비-전도성이다. 다시 전하 캐리어는 n-채널 IGFET에 관해서 전자이고, p-채널 IGFET에 관해서 정공이다. 바이어스 오프 상태에서, 게이트-소스 전압 VGS이 IGFET를 바이어스 온 상태에 놓는 값에 있는 경우라면, 소스와 드레인은 이에 따라 바이어스되므로 전하 캐리어들은 채널을 통해 소스로부터 드레인으로 자유롭게 흐를 것이다.
더욱 구체적으로, n-채널 IGFET는 (a) 드레인이 소스에 대한 적절한 포지티브 전위에 있고 (b) 게이트-소스 전압 VGS이 문턱 전압 VT 이상인 경우, 바이어스 온 상태에 있다. 그러면, 전자는 채널을 통하여 소스로부터 드레인으로 흐른다. 전자는 네거티브 전하 캐리어이기 때문에, 드레인으로부터 소스로는 포지티브 전류 흐름이 존재한다. 드레인이 소스에 대한 포지티브 구동 전위에 있지만 게이트-소스 전압 VGS이 문턱 전압 VT 미만이어서 채널을 통하여 소스로부터 드레인으로의 현저한 전자 흐름이 존재하지 않는 경우에는, 포지티브 구동 전위가 드레인-소스 브레이크다운을 야기하기할 정도로 충분히 크지 않는 한, n-채널 IGFET는 바이어스 오프 상태에 있다. 일반적으로 문턱 전압 VT은 강화형 n-채널에 관해서 포지티브이고, 공핍형 n-채널 IGFET에 관해서 네거티브이다.
상보형 방식에서, p-채널 IGFET는 (a) 드레인이 소스에 대한 적절한 네거티브 전위에 있고 (b) 게이트-소스 전압 VGS이 문턱 전압 VT 이하인 경우, 바이어스 온 상태에 있다. 정공들은 채널을 통하여 소스로부터 드레인으로 흐른다. 정공은 포지티브 전하 캐리어이기 때문에, 소스로부터 드레인으로는 포지티브 전류 흐름이 존재한다. 드레인이 소스에 대한 네거티브 전위에 있지만 게이트-소스 전압 VGS이 문턱 전압 VT보다 커서 채널을 통하여 소스로부터 드레인으로의 현저한 정공의 흐름이 존재하지 않는 경우에는, 네거티브 구동 전위가 드레인-소스 브레이크다운을 야기하기할 정도로 충분히 크지 않는 한, p-채널 IGFET는 바이어스 오프 상태에 있다. 일반적으로 문턱 전압 VT 은 강화형 p-채널 IGFET에 관해서 네거티브이고, 공핍형 p-채널 IGFET에 관해서 포지티브이다.
일반적으로, 반도체 재료에서의 전하 캐리어는 전자와 정공 모두를 의미한다. 국소 전계 (local electric field) 의 방향으로 이동하는 전하 캐리어에 대한 레퍼런스들은, 일반적으로 정공들이 국소 전계 벡터의 방향으로 이동한다는 것과 전자들이 국소 전계 벡터에 대한 반대 방향으로 이동한다는 것을 의미한다.
본 명세서에서 단수 또는 복수 형태로 사용된, 표현 "최대 농도" 및 "농도 최대"는 일반적으로 교체 가능하다, 즉, 다른 방식으로 표기한 것을 제외하고는 동일한 의미를 갖는다.
IGFET의 보디 재료의 전도성 타입을 결정하는 반도체 도펀트는 편의상 보디-재료 도펀트로서 표시된다. IGFET가 웰 영역을 사용하는 경우, 보디-재료 도펀트는 반도체 웰 도펀트 또는 도펀트들을 포함한다. 보디-재료 도펀트의 농도가 S/D 존보다 상부 반도체 표면의 아래에서 10배 이하 더 깊게 언더라잉 (underlying) 보디-재료 위치를 따라 표면하부 최대에 도달하고, 보디-재료 도펀트의 최대 농도의 표면하부 위치로부터 그 S/D 존을 거쳐서 연장되는 가상 수직선을 따라 그 보디-재료 도펀트의 최대 농도의 표면하부 위치로부터 그 S/D 존으로, 즉 그 S/D 존에 관한 pn 접합으로 상향 이동할 때에 그 보디-재료 도펀트의 최대 농도의 1/10 이하로 감소하는 경우, IGFET의 S/D 존 아래의 수직 도펀트 프로파일은 "하이포어브럽트(hypoabrupt)"로 지칭된다. 미국 특허번호 제7,419,863 Bl호 및 미국 특허공개번호 제2008/0311717 Al호와 제2008/0308878 Al호 중의 임의 문헌을 참조한다. 하부에 있는 하이포어브럽트 수직 도펀트 프로파일을 가지는 S/D 존에 관한 pn 접합은, 단순화를 위해, 경우에 따라 하이포어브럽트 접합으로 지칭된다.
상보형 방식에서, 보디-재료 도펀트의 농도가 S/D 존보다 상부 반도체 표면의 아래에서 10배 이하 더 깊게 언더라잉 (underlying) 보디-재료 위치를 따라 표면하부 최대에 도달하지만, 보디-재료 도펀트의 최대 농도의 표면하부 위치로부터 그 S/D 존을 거쳐 연장되는 가상 수직선을 따라 그 보디-재료 도펀트의 최대 농도의 표면하부 위치로부터 그 S/D 존에 관한 pn 접합으로 상향 이동할 때에 그 보디-재료 도펀트의 최대 농도의 1/10 보다 큰 농도로 감소하는 경우, IGFET의 S/D 존 아래의 수직 도펀트 프로파일은 "논-하이포어브럽트 (non-hypoabrupt)"로 지칭된다. 하부에 있는 논-하이포어브럽트 수직 도펀트 프로파일을 가지는 S/D 존에 관한 pn 접합은, 단순화를 위해, 경우에 따라 논-하이포어브럽트 접합으로 지칭된다.
B. 혼합-신호 응용들에 적합한 상보형-IGFET 구조
도 11a 내지 도 11i (총괄적으로 "도 11") 는, 혼합-신호 응용에 특히 적합하도록 본 발명에 따라 구성된 상보형-IGFET (다시 "CIGFET") 반도체 구조의 9 개 부분들을 도시한다. 도 11에 도시된 IGFET들은 3 개의 상이한 전압 체계에서 동작하도록 설계되어 있다. IGFET들 중의 일부는 수 볼트의 전압 범위에 걸쳐, 예를 들면 3.0 V의 공칭 동작 범위에 걸쳐서 동작한다. 본 명세서에서 이들 IGFET들은 종종 "고-전압" IGFET들로 지칭된다. 다른 IGFET들은 더 낮은 전압 범위에 걸쳐, 예를 들면 1.2 V의 공칭 동작 범위에 걸쳐 동작하고, 유사하게 본 명세서에서는 종종 "저-전압" IGFET들로 지칭된다. 나머지 IGFET들은 고-전압 및 저-전압 IGFET들 보다 더 큰 전압 범위에 걸쳐서 동작하고, 일반적으로 본 명세서에서는 "확장된-전압" IGFET들로 지칭된다. 확장된-전압 IGFET들에 관한 동작 범위는 보통 10 V 이상, 예를 들면 공칭적으로 12 V 이상이다.
도 11의 IGFET들은 2 개의 상이한 공칭 두께들인, 하이 값 (high value) tGdH 및 로우 값 (low value) tGdL의 게이트 유전체 층들을 사용한다. 각각의 고-전압 및 확장된-전압 IGFET들에 관한 게이트 유전체 두께는 하이 값 tGdH이다. 3.0-V 동작에 있어서, 게이트 유전체 재료가 실리콘 산화물이거나 대체로 실리콘 산화물인 경우, 하이 (high) 게이트 유전체 두께 tGdH는 4 - 8 nm, 바람직하게는 5 - 7 nm, 통상적으로는 6 - 6.5 nm이다. 각각의 저-전압 IGFET들에 관한 게이트 유전체 두께는 로우 값 tGdL이다. 1.2-V 동작에 있어서, 마찬가지로, 게이트 유전체 재료가 실리콘 산화물이거나 대체로 실리콘 산화물인 경우, 로우 (low) 게이트 유전체 두께 tGdL는 1 - 3 nm, 바람직하게는 1.5 - 2.5 nm, 통상적으로는 2 nm이다. 도 11의 IGFET들의 파라미터에 관해 아래에서 주어진 모든 통상적인 수치들은, 게이트 유전체 층들이 전술한 통상적인 두께 값들을 가지는 본 CIGFET 반도체 구조의 구현에 대해 일반적으로 적용된다.
도 11a 및 도 11b에는 비대칭 IGFET들이 나타나 있고, 도 11c 내지 도 11i에는 대칭 IGFET들이 나타나 있다. 보다 구체적으로, 도 11a는 비대칭 고-전압 n-채널 IGFET (100) 및 이와 유사하게 구성된 비대칭 고-전압 p-채널 IGFET (102) 를 나타낸다. 비대칭 IGFET들 (100 및 102) 은 단방향-전류 응용을 위해 설계되어 있다. 비대칭 드레인 확장형 n-채널 IGFET (104) 및 이와 유사하게 구성된 비대칭 드레인 확장형 p-채널 IGFET (106) 은 도 11b에 도시되어 있다. 드레인 확장형 IGFET들 (104 및 106) 은 수 볼트가 넘는 전압을 이용하는 전력 장치, 고-전압 스위치, EEPROM (electrically erasable programmable read-only memory) 프로그래밍 회로, 및 ESD (electrostatic discharge) 보호 장치 등의 응용들에 대해 특히 적합한 확장된-전압 디바이스들을 구성한다. 비대칭으로 인해, 각 IGFET (100, 102, 104, 106) 는 채널-존 전류 흐름이 항상 같은 방향에 있는 상황에서 보통 사용된다.
대칭 IGFET로 넘어가면, 도 11c는 대칭 저-전압 저-누설 n-채널 IGFET (108) 및 이와 유사하게 구성된 대칭 저-전압 저-누설 p-채널 IGFET (110) 를 나타낸다. 본 명세서에서 용어 "저-누설"은 IGFET (108 및 110) 가 매우 낮은 전류 누설을 가지도록 설계되어 있다는 것을 의미한다. 낮은 문턱-전압 크기의 대칭 저-전압 n-채널 IGFET (112) 이 도 11d에 도시되어 있다. 본 명세서에서는 VT가 문턱 전압에 관한 부호로서 작용하므로, IGFET (112 및 114) 는 종종 저-VT 디바이스로 지칭된다.
도 11e는 공칭 VT 크기의 대칭 고-전압 n-채널 IGFET (116) 및 이와 유사하게 구성된 공칭 VT 크기의 대칭 고-전압 p-채널 IGFET (118) 을 나타낸다. 공칭 VT 크기의 대칭 저-전압 n-채널 IGFET (120) 및 이와 유사하게 구성된 공칭 VT 크기의 대칭 저-전압 p-채널 IGFET (122) 는 도 11f에 도시되어 있다. 도 11g는 대칭 고-전압 저-VT n-채널 IGFET (124) 및 이와 유사하게 구성된 대칭 고-전압 저-VT p-채널 IGFET (126) 을 나타낸다.
아래에서 더 설명되는 바와 같이, 비대칭 IGFET들 (100 및 102) 및 대칭 IGFET들 (108, 110, 112, 114, 116, 118, 120, 122, 124, 및 126) 은 모두 p-형 웰 및 n-형 웰을 다양하게 사용한다. 드레인 확장형 IGFET들 (104 및 106) 의 일부 영역들은 p-형 웰 및 n-형 웰을 형성하기 위해 사용된 도펀트 도입에 의해 규정된다. 결과적으로, 드레인 확장형 IGFET들 (104 및 106) 은 p-형 웰 및 n-형 웰을 유효하게 사용한다.
도 11h는 한 쌍의 대칭 네이티브 (native) 저-전압 n-채널 IGFET (128 및 130) 를 나타낸다. 한 쌍의 각각 대응하는 대칭 네이티브 고-전압 n-채널 IGFET들 (132 및 134) 이 도 11i에 도시되어 있다. 본 명세서에서 용어 "네이티브(native)"는 n-채널 IGFET들 (128, 130, 132, 및 134) 이 어떤 웰도 이용하지 않는다는 것을 의미한다. 특히, 네이티브 n-채널 IGFET들 (128, 130, 132, 및 134) 은 도 11의 CIGFET 구조의 스타팅 영역 (starting region) 을 형성하는 저농도로 도핑된 p-형 모노실리콘으로부터 직접적으로 생성된다. IGFET들 (128 및 132) 은 공칭-VT 디바이스이다. IGFET들 (130 및 134) 은 저-VT 디바이스이다.
각 대칭 IGFET들 (112, 114, 124, 및 130) 의 문턱 전압 VT는 포지티브이거나 네거티브일 수 있다. 따라서, IGFET들 (112, 114, 124, 및 130) 은 강화형 (보통 온(on)) 또는 공핍형 (보통 오프(off)) 디바이스들일 수 있다. 통상적으로 IGFET (112) 는 강화형 디바이스이다. 통상적으로 IGFET들 (114, 124, 및 130) 는 공핍형 디바이스들이다. 또한, 대칭 IGFET들 (126 및 134) 은 공핍형 디바이스이다.
참조 부호들의 긴 사슬의 번호를 감소시키기 위해서, 본 명세서에서는 도 11에 예시된 IGFET들 (100, 102, 104, 106, 108, 110, 112, 114, 116, 118, 120, 122, 124, 126, 128, 130, 132, 및 134) 의 그룹이 종종 참조 부호들의 리스팅 없이 "예시된" IGFET들로 총칭된다. 또한, 이와 유사하게, 본 명세서에서는 예시된 IGFET들의 하위 그룹이 그 하위그룹을 특징짓는 용어에 의해 종종 더 식별된다. 예를 들면, 대칭 IGFET들 (108, 110, 112, 114, 116, 118, 120, 122, 124, 126, 128, 130, 132, 및 134) 은 종종 예시된 대칭 IGFET들로서 단순화하여 지칭된다. 이와 유사하게, 예시된 IGFET들의 컴포넌트들은 종종 그 컴포넌트들의 참조 부호의 리스팅 없이 예시된 IGFET들의 컴포넌트들로 지칭된다. 예시된 IGFET들의 하위 그룹의 컴포넌트들에 대해 동일한 절차가 사용된다.
전술한 식별 방식을 고려하면, 예시된 대칭 IGFET들은 모두 디지털 회로 응용에 대해 적합하다. 예시된 대칭 IGFET들 중의 임의 것이 아날로그 회로 응용에서 적절히 사용될 수도 있다. 예시된 대칭 IGFET들에 의해 제공되는 상이한 특징들로 인해 회로 설계자는 특정 회로들의 요구에 가장 잘 부응하는 IGFET를 선택할 수 있다.
비대칭 IGFET들 (100 및 102) 및 예시된 대칭 IGFET들은, 편의를 위해, 롱-채널 디바이스로서 모두 나타내져 있다. 그러나, 이들 IGFET 중의 임의의 것은 숏-채널 버젼, 특히 저-누설 IGFET들 (108, 110, 120, 및 122) 로 구현될 수 있다. 그럴 경우에는, 대칭 IGFET (108, 110, 120, 또는 122) 의 숏-채널 버젼의 (아래에서 더 논의된) 할로 포켓 부분은 상기 인용된 미국 특허 제6,548,842호에서 기술된 대로 함께 병합될 수 있다.
어떠한 특정한 채널-길이 값도 IGFET 동작의 숏-채널 체계와 롱-채널 체계를 일반적으로 분리시키거나 또는 숏-채널 IGFET와 롱-채널 IGFET를 일반적으로 구별하지 않는다. 숏-채널 IGFET, 또는 숏-채널 체계에서 동작하는 IGFET는 단순히 그 특성이 숏-채널 효과에 의해 상당히 영향을 받는 IGFET이다. 롱-채널 IGFET, 또는 롱-채널 체계에서 동작하는 IGFET는 숏-채널 IGFET과 반대이다. 미국 특허 제6,548,842호의 배경기술에 있어서는 대략 0.4 μm의 채널 길이 값이 숏-채널 체계와 롱-채널 체계 사이의 경계를 구성하지만, 그 롱-채널/숏-채널 경계는 게이트 유전체 두께, 최소 인쇄가능한 피처 크기, 채널 존 도펀트 농도, 및 소스/드레인-보디 접합 깊이 등의 다양한 요인에 따라 채널 길이가 더 높거나 더 낮은 값에서 발생할 수 있다.
도 11에는 비대칭 IGFET들 (100 및 102) 이, 저농도로 도핑된 p-형 모노실리콘의 스타팅 영역에 형성된 (아래에서 더 논의된) 공통 깊은 n-웰을 사용하는 것으로서 나타나 있다. 다르게는, 각 IGFET (100 또는 102) 는 깊은 n 웰이 없는 버젼으로 제공될 수도 있다. 바람직한 구현에 있어서, n-채널 IGFET (100) 는 깊은 n 웰을 이용하는 반면, p-채널 IGFET (102) 에는 깊은 n 웰이 없다. 예시된 대칭 IGFET의 어느 것도 깊은 n-웰을 사용하는 것으로 나타나 있지 않지만, 대안으로 각각의 예시된 논-네이티브 (non-native) 대칭 IGFET가 깊은 n 웰을 사용하는 버젼에서 제공될 수도 있다. 깊은 n 웰이 예시된 논-네이티브 n-채널 IGFET 중의 하나에 사용될 경우, 그 깊은 n 웰은 n-채널 IGFET의 p-형 보디 영역을 하부에 있는 p- 모노실리콘으로부터 전기적으로 절연시킨다. 이것은 n-채널 IGFET가 서로 다른 n-채널 IGFET로부터 전기적으로 절연되는 것을 가능하게 한다. 통상적으로, 도 11의 예시에서의 IGFET (102) 와 같은 (인접한 p-채널 IGFET 아래의 IGFET (100) 와 같은), 논-네이티브 n-채널 IGFET에 대해 사용된 깊은 n 웰을 확장하는 것은 IGFET 실장 밀도가 증가되는 것을 가능케 한다.
다르게는, 예시된 논-네이티브 IGFET가 저농도로 도핑된 n-형 모노실리콘의 스타팅 영역으로부터 생성될 수도 있다. 그럴 경우에는, 깊은 n 웰이 그 깊은 n 웰에 대한 상보적인 기능을 수행하는 대응 깊은 p 웰로 대체될 수 있다. 예시된 네이티브 n-채널 IGFET은 p형 스타팅 모노실리콘 영역을 필요로 하며, 이에 따라 n- 스타팅 모노실리콘 영역을 사용하는, 결과 CIGFET 구조에는 존재하지 않을 것이다. 그러나, 각각의 예시된 네이티브 n-채널 IGFET은 n- 스타팅 모노실리콘에 형성된 대응 네이티브 p-채널 IGFET로 대체될 수 있다.
도 11의 CIGFET 구조는 게이트 유전체 두께를 적절하게 감소시키고 및/또는 도핑 상태를 조정함으로써 주로 달성된, 비대칭 고-전압 IGFET들 (100 및 102) 의 저-전압 버젼을 포함할 수도 있다. p 스타팅 모노실리콘 영역을 n- 스타팅 모노실리콘 영역으로 변경시키는 것 등의 p 웰 및 n 웰을 사용 또는 미사용하는 것에 관한 이전의 모든 기술 내용들이 이들 IGFET (100, 102, 104, 및 106) 의 변형에 적용된다.
예시된 IGFET들 및 그 예시된 IGFET들의 상술한 변형들 이외의 회로 엘리먼트들이 도 11의 CIGFET 구조의 다른 부분 (미도시) 에 제공될 수도 있다. 예를 들어, 본 CIGFET 구조에는 다양한 타입의 저항기, 커패시터, 및/또는 인덕터에 따라 바이폴라 트랜지스터 및 다이오드가 제공될 수 있다. 바이폴라 트랜지스터는, 위에서 인용된, 국제특허출원 제PCT/US2010/000884호 (대리인 도킷 (attorney docket) 번호 제NS-7307 WO호) 에 기재된 바와 같이 구성될 수 있다.
저항기는 모노실리콘 엘리먼트이거나 폴리실리콘 엘리먼트일 수 있다. 추가적인 회로 엘리먼트의 특성에 따라서, CIGFET 구조는 그 추가적인 엘리먼트에 대해 적합한 전기 절연을 또한 포함한다. 통상적으로, 예시된 IGFET들 및 그들의 상술한 변형들 중의 선택된 것들은 도 11의 CIGFET 구조의 임의 특정 구현형태로 존재한다. 요컨대, 도 11의 CIGFET 구조의 아키텍쳐는 IGFET와 혼합-신호 IC 응용에 적합한 다른 회로 엘리먼트를 제공한다.
C. 웰 아키텍쳐 및 도핑 특성들
예시된 IGFET들의 모노실리콘 원소는 저농도로 도핑된 p-형 기판 영역 (136) 을 가진 도핑된 모노실리콘 반도체 보디 부분을 구성한다. 통상적으로 실리콘 산화물로 주로 이루어진, 전기 절연 재료인 패터닝된 필드 영역 (138) 은 반도체 보디의 상부 표면으로 리세스된다. 도 11에는 필드-절연 영역 (138) 이 얕은 트렌치 격리 타입을 갖는 것으로 나타나 있지만, 다른 방식으로 구성될 수도 있다.
필드-절연 영역 (138) 의 상부 반도체 표면으로의 리세션 (recession) 은, 측방으로 분리된 활성 반도체 아일랜드의 그룹을 규정한다. 도 11에는 20 개의 이러한 활성 아일랜드들 (140, 142, 144A, 144B, 146A, 146B, 148, 150, 152, 154, 156, 158, 160, 162, 164, 166, 168, 170, 172, 및 174) 이 나타나 있다. 드레인 비-확장형 IGFET들 (100, 102, 108, 110, 112, 114, 116, 118, 120, 122, 124, 126, 128, 130, 132, 및 134) 은 아일랜드들 (140, 142, 148, 150, 152, 154, 156, 158, 160, 162, 164, 166, 168, 170, 172, 및 174) 을 각각 사용한다. n-채널 드레인 확장형 IGFET (104) 는 아일랜드들 (144A 및 144B) 을 사용한다. 유사하게, p-채널 드레인 확장형 IGFET (106) 는 아일랜드들 (146A 및 146B) 을 사용한다. 일부 실시형태에서, 도 11에 나타낸 2 이상의 IGFET들 및 상술한 IGFET 변형들은 활성 아일랜드 중의 하나를 이용한다. 이것은, 예를 들면, 2 이상의 IGFET가 소스 또는 드레인 등의 원소를 공유할 경우 발생한다.
반도체 보디는 메인 웰 영역들 (180, 182, 184A, 184B, 186A, 186B, 188, 190, 192, 194, 196, 198, 200, 202, 204, 및 206), 깊은 중간농도로 도핑된 n-형 웰 영역들 (210 및 212), 및 분리된 중간농도로 도핑된 p-형 웰 영역 (216) 을 포함한다. 예시된 메인 웰 영역들에 대한 전기적 컨택트, 깊은 n 웰 영역들 (210 및 212), 및 기판 영역 (136) 은, 필드 절연체 (138) 에 의해 상부 반도체 표면을 따라 규정된, 측방으로 분리된 추가적인 활성 아일랜드 (미도시) 를 통하여 이루어진다.
깊은 n 웰 영역들 (210 및 212) 은 p- 기판 영역 (136) 과 함께 분리(isolating) pn 접합들 (220 및 222) 을 각각 형성한다. 그렇게 해서, 깊은 n 웰들 (210 및 212) 은 도 11에 나타낸 다른 웰 영역들 보다 반도체 보디 내로 더 깊이 확장된다. 이러한 이유로, 메인 웰 영역들 (180, 182, 184A, 184B, 186A, 186B, 188, 190, 192, 194, 196, 198, 200, 202, 204, 및 206) 및 분리 웰 영역 (216) 은 얕은 웰로 간주될 수 있다.
메인 웰 영역들 (180, 184A, 188, 192, 196, 200, 및 204) 은 각각의 n-채널 논-네이티브 IGFET들 (100, 104, 108, 112, 116, 120, 및 124) 에 대한 p-형 웰이다. 메인 웰 영역 (186B) 은 p-채널 논-네이티브 IGFET (106) 에 대한 p-형 웰이다. 메인 웰 영역들 (182, 186A, 190, 194, 198, 202, 및 206) 은 각각의 논-네이티브 p-채널 IGFET들 (102, 106, 110, 114, 118, 122, 및 126) 에 대한 n-형 웰이다. 메인 웰 영역 (184B) 는 논-네이티브 n-채널 IGFET (104) 에 대한 n-형 웰이다.
편의상, 도 11은 예시된 메인 웰 영역들 모두가 반도체 보디로 동일한 깊이까지 확장되는 것으로 나타낸다. 그러나, 예시된 p-형 메인 웰들의 깊이는, 예시된 n-형 메인 웰들의 깊이보다 약간 더 작거나, 약간 더 클 수 있다. 또한, 소정의 예시된 p-형 메인 웰들은 각각의 예시된 p-형 메인 웰이 p- 기판 영역 (136) 으로 합쳐지는지 또는 깊은 n 웰과 만나는지에 따라 다른 웰들 보다 반도체 보디 내로 더 깊이 확장한다. 이와 유사하게, 소정의 예시된 n-형 메인 웰들은 각각의 예시된 n-형 메인 웰이 p- 기판 영역 (136) 과 만나는지 또는 깊은 n 웰로 합쳐지는지에 따라 다른 웰들 보다 반도체 보디 내로 더 깊게 확장한다.
동일한 전도성 타입의 하부 도핑된 모노실리콘 영역으로 합쳐지는 도핑된 모노실리콘 영역의 깊이와 관련하여, 상부 모노실리콘 영역의 깊이는 상부 영역을 규정하는 반도체 도펀트의 농도가 하부 영역을 규정하는 반도체 도펀트의 농도와 동일한 위치에 존재하는 것으로 간주된다. 이에 따라, 깊은 n 웰 (210 또는 212) 과 같은 더 깊은 n-형 웰 영역으로 합쳐지는 n-형 메인 웰 (182 또는 186A) 과 같은 n-형 메인 웰 영역의 깊이는, 2 개의 n-형 웰들을 규정하는 n-형 반도체 도펀트들의 농도가 동일한 위치에 존재한다. p- 기판 영역 (136) 이 실질적으로 균일한 백그라운드 도펀트 농도의 p-형 모노실리콘으로 생성된 경우, 기판 영역 (136) 으로 합쳐지는 p-형 메인 웰 (184A) 과 같은 p-형 웰 영역의 깊이는, p-형 웰 도펀트 농도가 p-형 백그라운드 도펀트 농도의 2 배인 위치에 존재한다.
p-형 메인 웰 영역 (180) 은 비대칭 고-전압 n-채널 IGFET (100) 에 대한 보디 재료 또는 보디-재료 영역을 구성하고, 깊은 n 웰 영역 (210) 과 함께 분리 pn 접합 (224) 을 형성한다. 도 11a를 참조한다. n-형 메인 웰 영역 (182) 은 깊은 n 웰 (210) 로 합쳐진다. n-형 메인 웰 (182) 과 깊은 n 웰 (210) 의 조합은 비대칭 고-전압 p-채널 IGFET (102) 에 대한 보디 재료, 또는 보디-재료 영역을 형성한다.
깊은 n 웰 (210) 이 n-채널 IGFET (100) 의 p-형 메인 웰 영역 (180) 아래에 형성되지만 p-채널 IGFET (102) 아래로 확장하지 않는 실시형태 (미도시) 에서는, 다시 p-형 메인 웰 (180) 이 n-채널 IGFET (100) 에 관한 보디 재료 (영역) 을 형성한다. 그러나, n-형 메인 웰 (182) 이 그 때 단독으로 p-채널 IGFET (102) 에 관한 보디 재료 (영역) 을 구성하고, 기판 영역 (136) 과 pn 접합을 형성한다. 깊은 n 웰 (210) 이 완전히 없는 실시형태 (역시 미도시) 에서는, p-형 메인 웰 (180) 과 p- 기판 영역 (136) 의 조합이 n-채널 IGFET (100) 에 관한 보디 재료를 형성하는 한편, 다시 n-형 메인 웰 (182) 이 p-채널 IGFET (102) 에 관한 보디 재료를 구성하고 기판 영역 (136) 과 pn 접합을 형성한다.
도 11b에 나타낸 바와 같이, p-형 메인 웰 영역 (184A) 은 p- 기판 영역 (136) 으로 합쳐진다. p-형 메인 웰 (184A) 과 p- 기판 영역 (136) 의 조합은 드레인 확장형 n-채널 IGFET (104) 에 관한 보디 재료, 또는 보디-재료 영역을 형성한다. IGFET (104) 의 n-형 메인 웰 영역 (184B) 은, 아래에서 더 논의되는 바와 같이, 기판 영역 (136) 과 드레인-보디 pn 접합 (226) 을 형성한다.
n-형 메인 웰 영역 (186A) 은 깊은 n 웰 영역 (212) 으로 합쳐진다. n-형 메인 웰 (186A) 과 깊은 n 웰 (212) 의 조합은 드레인 확장형 p-채널 IGFET (106) 에 관한 보디 재료, 또는 보디-재료 영역을 형성한다. IGFET (106) 의 p-형 메인 웰 영역 (186B) 은, 아래에서 더 논의되는 바와 같이, 깊은 n 웰 (212) 과 드레인-보디 pn 접합 (228) 의 부분을 형성한다.
p 웰 영역 (216) 은 필드-절연 영역 (138) 의 아래에 위치해 있고 또한 IGFET (104) 의 n-형 메인 웰 영역 (184B) 과 IGFET (106) 의 깊은 n 웰 영역 (212) 의 사이에 위치해 있다. 도 11b의 예시에서 IGFET들 (104 및 106) 이 매우 높은 전압에서 동작하고 서로 인접해 있기 때문에, p 웰 (216) 은 IGFET들 (104 및 106) 을 서로로부터 전기적으로 절연시킨다. 드레인 확장형 IGFET들 (104 및 106) 이 서로 인접하지 않는 실시형태에서는 p 웰 (216) 이 삭제될 수 있다.
p-형 메인 웰 영역 (188) 과 p- 기판 영역 (136) 의 조합은 대칭 저-전압 저-누설 n-채널 IGFET (108) 에 관한 보디 재료, 또는 보디-재료 영역을 형성한다. 도 11c를 참조한다. n-형 메인 웰 영역 (190) 은 대칭 저-전압 저-누설 p-채널 IGFET (110) 에 관한 보디 재료, 또는 보디-재료 영역을 구성하고 기판 영역 (136) 과 함께 분리 pn 접합 (230) 을 형성한다.
이와 유사하게, p-형 메인 웰 영역 (192) 과 p- 기판 영역 (136) 을 조합하는 것에 의해, 대칭 저-전압 저-VT n-채널 IGFET (112) 에 관한 보디 재료 (영역) 이 형성된다. 도 11d를 참조한다. n-형 메인 웰 영역 (194) 은 대칭 저-전압 저-VT p-채널 IGFET (114) 에 관한 보디 재료 (영역) 을 구성하고 기판 영역 (136) 과 분리 pn 접합 (232) 을 형성한다.
p-형 메인 웰 영역 (196) 과 p- 기판 영역 (136) 의 조합은 대칭 고-전압 공칭-VT n-채널 IGFET (116) 에 관한 보디 재료 (영역) 을 형성한다. 도 11e를 참조한다. n-형 메인 웰 영역 (198) 은 대칭 고-전압 공칭-VT p-채널 IGFET (118) 에 관한 보디 재료 (영역) 을 구성하고 기판 영역 (136) 과 분리(isolating) pn 접합 (234) 을 형성한다.
p-형 메인 웰 영역 (200) 과 p- 기판 영역 (136) 을 조합하는 것에 의해, 대칭 저-전압 공칭-VT n-채널 IGFET (120) 에 관한 보디 재료 (영역) 이 형성된다. 도 11f를 참조한다. n-형 메인 웰 영역 (202) 은 대칭 저-전압 공칭-VT p-채널 IGFET (122) 에 관한 보디 재료 (영역) 을 구성하고 기판 영역 (136) 과 함께 분리 pn 접합 (236) 을 형성한다.
p-형 메인 웰 영역 (204) 과 p- 기판 영역 (136) 의 조합은 대칭 고-전압 저-VT n-채널 IGFET (124) 에 관한 보디 재료 (영역) 을 형성한다. 도 11g를 참조한다. n-형 메인 웰 영역 (206) 은 대칭 고-전압 저-VT p-채널 IGFET (126) 에 관한 보디 재료 (영역) 을 구성하고 기판 영역 (136) 과 분리 pn 접합 (238) 을 형성한다.
p- 기판 영역 (136) 은 단독으로 각각의 네이티브 n-채널 IGFET들 (128, 130, 132, 및 134) 에 대한 보디 재료 (영역) 을 구성한다. 도 11h 및 도 11i를 참조한다.
메인 웰 영역들 (180, 182, 184A, 184B, 186A, 186B, 192, 194, 204, 및 206) 은 모두 엠프티 리트로그레이드 웰들이다. 보다 구체적으로, n-채널 IGFET (100, 112, 또는 124) 의 p-형 메인 웰 (180, 192, 또는 204) 은 그 IGFET의 S/D 존들에 또한 존재하는 p-형 반도체 도펀트로 도핑된다. p-형 도펀트의 농도는 (a) IGFET (100, 112, 또는 124) 의 채널 및 S/D 존들의 각각의 대체로 모두의 아래에서 측방으로 연장되는 표면하부 최대 농도 위치에서 국부적으로 표면하부 농도 최대에 도달하고, 또한 (b) 그 IGFET의 S/D 존들 중의 특정한 하나를 거쳐서 선택된 수직 위치를 따라 표면하부 최대 농도 위치로부터 상부 반도체 표면으로 상향 이동할 때 표면하부 농도 최대의 1/10 이하로, 바람직하게는 1/20 이하로, 더욱 바람직하게는 1/40 이하로 감소한다. IGFET (100, 112, 또는 124) 의 p-형 메인 웰 (180, 192, 또는 204) 에서 p-형 도펀트의 최대 농도의 표면하부 위치는, 그 IGFET의 특정한 S/D 존의 최대 깊이 보다 10 배 이하, 바람직하게는 5 배 이하, 더욱 바람직하게는 4 배 이하 더 깊게 존재한다.
아래에서 더 논의되는 바와 같이, p-형 할로 포켓 부분은 비대칭 IGFET (100) 의 소스를 따라 존재한다. 통상적으로 IGFET (100) 에 관한 특정한 S/D 존은 드레인이지만, 소스를 따르는 p-형 할로 포켓 부분이 없는 IGFET (100) 의 변형에서는 소스 또는 드레인일 수 있다. 특정한 S/D 존은 대칭 IGFET (112 또는 124) 에 관한 S/D 존들 중의 어느 하나일 수 있다.
또한, p-형 도펀트의 농도는 n-채널 IGFET (100, 112, 또는 124) 의 p-형 엠프티 메인 웰 (180, 192, 또는 204) 에서의 표면하부 최대 농도 위치로부터 IGFET (100, 112, 또는 124) 에 관한 그 선택된 수직 위치를 따라 그것의 특정한 S/D 존으로 이동할 때에, 통상 표면하부 농도 최대의 1/10 보다 큰 농도로 실질적으로 단조롭게 (monotonically) 감소한다. IGFET (100, 112, 또는 124) 의 p-형 메인 웰 (180, 192, 또는 204) 에서 p-형 도펀트의 최대 농도의 표면하부 위치가 그 IGFET의 특정한 S/D 존의 최대 깊이 보다 10 배 이하 더 깊게 존재하므로, IGFET (100, 112, 또는 124) 의 특정한 S/D 존 아래의 도펀트 프로파일은 통상적으로 논-하이포어브럽트이다. IGFET (100, 112, 또는 124) 에 관한 표면하부 최대 농도 위치로부터 IGFET (100, 112, 또는 124) 에 관한 선택된 수직 위치를 따라 그것의 특정한 S/D 존으로 이동할 때에, 통상적으로 p-형 도펀트의 농도의 감소는 실질적으로 굴곡이 없다, 즉, 어떠한 굴곡 (inflection) 도 받지 않는다.
전술한 n-채널 IGFET (100, 112, 또는 124) 의 p-형 엠프티 메인 웰 영역 (180, 192, 또는 204) 에서의 p-형 도펀트의 로컬 농도 최대는, 본 명세서에서 p-형 엠프티 메인 웰 도펀트로 지칭되는 p-형 반도체 도펀트의 반도체 보디 내로의 도입으로부터 발생한다. p-형 할로 포켓 부분을 가지는 비대칭 IGFET (100) 에 있어서, 할로 포켓이 본 명세서에서 p-형 소스 할로 (또는 채널-그레이딩 (grading)) 도펀트로 지칭되는 반도체 보디 내로 도입된 추가적인 p-형 반도체 도펀트에 의해 생성됨으로써, p-형 엠프티 메인 웰 도펀트에 의해 생성된 농도 최대 보다 상당히 더 작은 깊이에서 추가적인 로컬(local) 농도 최대에 도달한다. p-형 엠프티 메인 웰 (180) 에서의 이들 2 개의 p-형 농도 최대들을 명확히 구별하기 위해, 본 명세서에서는 웰 (180) 에서 p-형 엠프티 메인 웰 도펀트에 의해 생성된 p-형 농도 최대가 "깊은" p-형 엠프티-웰 농도 최대로 일반적으로 지칭된다. 본 명세서에서는 웰 (180) 에서 p-형 소스 할로 도펀트로 인해 발생된 p-형 농도 최대가, 대응하는 방식에서, "얕은" p-형 엠프티-웰 농도 최대로 일반적으로 지칭된다. 또한, 본 명세서에서 p-형 소스 할로 도펀트는 p-형 소스측 할로 포켓 도펀트 또는 단순히 p-형 소스측 포켓 도펀트로 지칭될 수도 있다.
IGFET (100) 의 숏-채널 버젼에서는 비대칭 n-채널 IGFET (100) 의 p-형 할로 포켓이 드레인에 도달할 수도 있다. 그러나, IGFET (100) 가 예시된 롱-채널 디바이스로 구현되는지 또는 숏-채널 디바이스로 구현되는지 여부에 관계없이, 일반적으로 많은 양의 p-형 소스 할로 도펀트가 드레인의 측방에 걸쳐 충분히 존재하지는 않는다. IGFET (100) 의 드레인을 거쳐서 연장되고 많지 않은 양의 p-형 소스 할로 도펀트를 가진 가상 수직선은 항상 존재한다. 따라서, IGFET (100) 의 소스를 따르는 p-형 할로 포켓 부분의 존재는 그 IGFET가 p-형 도펀트의 농도 기준을 충족시키는 것을 방해하지 않는다, 즉, p-형 엠프티 메인 웰 영역 (180) 에서의 전체 p-형 도펀트는 깊은 p-형 엠프티-웰 농도 최대로부터 그 IGFET의 S/D 존들 중의 특정한 S/D 존을 거쳐 선택된 수직 위치를 따라 상부 반도체 표면으로 상향 이동할 때에 그 깊은 p-형 엠프티-웰 농도 최대의 1/10 이하로 감소하고, 보통 p-형 엠프티 메인 웰 (180) 에서의 그 선택된 수직 위치를 따르는 전체 p-형 도펀트의 농도 감소는 깊은 p-형 엠프티-웰 농도 최대의 표면하부 위치로부터 그 선택된 수직 위치를 따라 그 IGFET의 특정한 S/D 존으로 이동할 때에 실질적으로 단조롭고 실질적으로 굴곡이 없다.
전술한 p-형 웰 농도 기준을 충족하는 것에 부가하여, n-채널 IGFET (100, 112, 또는 124) 의 p-형 엠프티 메인 웰 영역 (180, 192, 또는 204) 에서의 전체 p-형 도펀트의 농도는, 그 IGFET의 특정한 S/D 존에 관한 pn 접합으로부터 선택된 수직 위치를 따라 상부 반도체 표면으로 이동할 때에 바람직하게는 실질적으로 단조롭게 감소한다. 경우에 따라, p-형 반도체 도펀트의 일부 파일-업 (pile-up) 이 IGFET (100, 112, 또는 124) 의 특정한 S/D 존의 상부 표면을 따라서 발생할 수도 있다. 그러한 경우, p-형 엠프티 메인 웰 (180, 192, 또는 204) 에서의 전체 p-형 도펀트의 농도는 특정한 S/D 존에 관한 pn 접합으로부터 선택된 수직 위치를 따라 그 특정한 S/D 존에 관한 pn 접합의 최대 깊이의 20% 보다 상부 반도체 표면으로부터 더 멀지않은 지점까지 실질적으로 단조롭게 감소한다.
p-형 엠프티 메인 웰 영역들 (180, 192, 및 204) 의 도펀트 농도 특성과 유사하게, p-채널 IGFET (102, 114, 또는 126) 의 n-형 엠프티 메인 웰 영역 (182, 194, 또는 206) 은 그 IGFET의 S/D 존들에도 또한 존재하는 n-형 반도체 도펀트로 도핑된다. n-형 도펀트의 농도는 (a) IGFET (102, 114, 또는 126) 의 채널 및 S/D 존들의 각각의 대체로 모두의 아래에서 측방으로 연장되는 표면하부 최대 농도 위치에서 표면하부 농도 최대에 국부적으로 도달하고, 또한 (b) 표면하부 최대 농도 위치로부터 그 IGFET의 S/D 존들 중의 특정한 S/D 존을 거쳐서 선택된 수직 위치를 따라 상부 반도체 표면으로 상향 이동할 때에 그 표면하부 농도 최대의 1/10 이하로, 바람직하게는 1/20 이하로, 더욱 바람직하게는 1/40 이하로 감소한다. IGFET (102, 114, 또는 126) 의 n-형 메인 웰 (182, 194, 또는 206) 에서 n-형 도펀트의 최대 농도의 표면하부 위치는, 그 IGFET의 특정한 S/D 존의 최대 깊이 보다 10 배 이하, 바람직하게는 5 배 이하, 더욱 바람직하게는 4 배 이하 더 깊게 존재한다.
아래에서 더 논의되는 바와 같이, n-형 할로 포켓 부분은 비대칭 IGFET (102) 의 소스를 따라 존재한다. 통상적으로 IGFET (102) 에 관한 특정한 S/D 존은 드레인이지만, 소스를 따르는 n-형 할로 포켓 부분이 없는 IGFET (102) 의 변형에서는 소스 또는 드레인일 수 있다. 특정한 S/D 존은 대칭 IGFET (114 또는 126) 에 관한 S/D 존들 중의 어느 하나일 수 있다.
또한, n-형 도펀트의 농도는, p-채널 IGFET (102, 114, 또는 126) 의 n-형 엠프티 메인 웰 (182, 194, 또는 206) 에서의 표면하부 최대 농도 위치로부터 IGFET (102, 114, 또는 126) 에 관한 선택된 수직 위치를 따라 특정한 S/D 존으로 이동할 때에 통상 표면하부 농도 최대의 1/10 보다 큰 농도로 실질적으로 단조롭게 감소한다. 따라서, IGFET (102, 114, 또는 126) 의 그 특정한 S/D 존 아래의 도펀트 프로파일은 통상적으로 논-하이포어브럽트이다. 통상적으로, IGFET (102, 114, 또는 126) 에 관한 표면하부 최대 농도 위치로부터 IGFET (102, 114, 또는 126) 에 관한 선택된 수직 위치를 따라 그 특정한 S/D 존으로 이동할 때에 n-형 도펀트의 농도의 감소는 실질적으로 굴곡이 없다.
전술한 n-채널 IGFET (102, 114, 또는 126) 의 n-형 엠프티 메인 웰 영역 (182, 194, 또는 206) 에서의 n-형 도펀트의 로컬 (local) 농도 최대는, 본 명세서에서 n-형 엠프티 메인 웰 도펀트로 지칭되는 n-형 반도체 도펀트의 반도체 보디 내로 도입으로부터 발생한다. n-형 할로 포켓 부분을 가지는 비대칭 IGFET (102) 에 있어서, n-형 할로 포켓이 본 명세서에서 n-형 소스 할로 (또는 채널-그레이딩) 도펀트로 지칭되는 반도체 보디 내로 도입된 추가적인 n-형 반도체 도펀트에 의해 생성됨으로써, n-형 엠프티 메인 웰 도펀트에 의해 생성된 농도 최대 보다 상당히 더 작은 깊이에서 추가적인 로컬 농도 최대에 도달한다. n-형 엠프티 메인 웰 (182) 에서 이들 2 개의 n-형 농도 최대들을 명확히 구별하기 위해, 본 명세서에서는 웰 (182) 에서 n-형 엠프티 메인 웰 도펀트에 의해 생성된 n-형 농도 최대를 "깊은" n-형 엠프티-웰 농도 최대로 일반적으로 지칭한다. 본 명세서에서는 웰 (182) 에서 n-형 소스 할로 도펀트로 인해 발생된 n-형 농도 최대를, 그에 상응하게, "얕은" n-형 엠프티-웰 농도 최대로 일반적으로 지칭한다. 또한, 본 명세서에서 n-형 소스 할로 도펀트는 n-형 소스측 할로 포켓 도펀트로 또는 단순히 n-형 소스측 포켓 도펀트로 지칭될 수도 있다.
IGFET (102) 의 숏-채널 버젼에서는 비대칭 p-채널 IGFET (102) 의 n-형 할로 포켓이 드레인에 도달할 수도 있다. 그러나, IGFET (102) 가 롱-채널 형태 또는 숏-채널 형태로 구현되는지 여부에 관계없이, 일반적으로 많은 양의 n-형 소스 할로 도펀트가 드레인의 측방에 걸쳐 충분히 존재하지는 않는다. IGFET (102) 의 드레인을 거쳐 연장되고 많지 않은 양의 p-형 소스 할로 도펀트를 가진 가상 수직선은 항상 존재한다. 따라서, IGFET (102) 의 소스를 따르는 n-형 할로 포켓 부분의 존재는 그 IGFET가 n-형 도펀트의 농도 기준을 충족시키는 것을 방해하지 않는다, 즉, n-형 엠프티 메인 웰 영역 (182) 에서의 전체 n-형 도펀트는 깊은 n-형 농도 최대로부터 그 IGFET의 S/D 존들 중의 특정한 S/D 존을 거쳐 선택된 수직 위치를 따라 상부 반도체 표면으로 상향 이동할 때에 그 깊은 n-형 엠프티 웰 농도 최대의 1/10 이하로 감소하고, n-형 엠프티 메인 웰 (182) 에서 그 선택된 수직 위치를 따르는 전체 n-형 도펀트의 농도 감소는 깊은 n-형 농도 최대의 표면하부 위치로부터 그 선택된 수직 위치를 따라 그 IGFET의 특정한 S/D 존으로 이동할 때에 보통 실질적으로 단조롭고 실질적으로 굴곡이 없다.
전술한 n-형 웰 농도 기준을 충족하는 것 이외에, n-채널 IGFET (102, 114, 또는 126) 의 n-형 엠프티 메인 웰 영역 (182, 194, 또는 206) 에서의 전체 n-형 도펀트의 농도는, 그 IGFET의 특정한 S/D 존에 관한 pn 접합으로부터 그 선택된 수직 위치를 따라 상부 반도체 표면으로 이동할 때에 바람직하게는 실질적으로 단조롭게 감소한다. 경우에 따라, n-형 반도체 도펀트의 일부 파일-업 (pile-up) 이 IGFET (102, 114, 또는 126) 의 특정한 S/D 존의 상부 표면을 따라서 발생할 수도 있다. 그러한 경우, n-형 엠프티 메인 웰 (182, 194, 또는 206) 에서의 전체 n-형 도펀트의 농도는, 특정한 S/D 존에 관한 pn 접합으로부터 그 선택된 수직 위치를 따라 그 특정한 S/D 존에 관한 pn 접합의 최대 깊이의 20% 보다 상부 반도체 표면으로부터 더 멀지않은 지점까지 실질적으로 단조롭게 감소한다.
메인 웰 영역들 (180, 182, 192, 194, 204, 및 206) 은 엠프티 웰들이기 때문에, IGFET들 (100, 102, 112, 114, 124, 및 126) 의 채널 존들에는, 충진된 메인 웰 영역들을 사용하는 다르게 비교가능한 IGFET의 채널 존에서 보다 전체 반도체 도펀트가 더 적게 존재한다. 결과적으로, 도펀트 원자들과의 충돌로 인한 전자 캐리어들 (n-채널 IGFET에 관한 전자들 및 p-채널 IGFET에 관한 정공들) 의 산란 (scattering) 은, 충진된 메인 웰들을 가지는 다르게 비교가능한 IGFET의 결정 격자들에서 보다는 IGFET들 (100, 102, 112, 114, 124, 및 126) 의 채널 존들의 결정 격자들에서 더 적게 발생한다. 이에 따라, IGFET들 (100, 102, 112, 114, 124, 및 126) 의 채널 존들에서 전하 캐리어들의 이동도가 증가된다. 이것은 비대칭 IGFET들 (100 및 102) 이 증가된 스위칭 속도를 가질 수 있도록 한다.
드레인 확장형 IGFET들 (104 및 106) 의 엠프티 메인 웰 영역들 (184A, 184B, 186A, 및 186B) 에 관해서는, n-채널 IGFET (104) 의 p-형 엠프티 메인 웰 (184A) 또는 p-채널 IGFET (106) 의 p-형 엠프티 메인 웰 (186B) 에서의 p-형 반도체 도펀트의 농도가 (a) 웰 (184A 또는 186B) 의 표면하부 최대 농도 위치에서 표면하부 농도 최대에 국부적으로 도달하고, 또한 (b) 표면하부 최대 농도 위치로부터 그 웰 (184A 또는 186B) 을 거쳐 선택된 수직 위치를 따라 상부 반도체 표면으로 상향 이동할 때에 그 표면하부 농도 최대의 1/10 이하로, 바람직하게는 1/20 이하로, 더욱 바람직하게는 1/40 이하로 감소한다. 아래에서 더 논의되는 바와 같이, n-채널 IGFET (104) 에 관한 웰 (184A) 을 거쳐 선택된 수직 위치는 그 할로 포켓측에 위치해 있다. p-채널 IGFET (106) 에 관한 웰 (186B) 을 통해 선택된 수직 위치는 활성 아일랜드 (146A) 를 거쳐 연장된다. 일반적으로 p-형 메인 웰 (184A 또는 186B) 에서 선택된 수직 위치를 따르는 p-형 도펀트의 농도 감소는 실질적으로 단조롭다. IGFET (104, 106) 의 p-형 메인 웰 (184A 또는 186B) 에서 p-형 도펀트의 최대 농도의 표면하부 위치는, 그 IGFET의 소스의 최대 깊이 보다 10 배 이하, 바람직하게는 5 배 이하, 더욱 바람직하게는 4 배 이하 더 깊게 존재한다.
전술한 p-형 엠프티 메인 웰 영역 (184A 및 186B) 에서의 p-형 도펀트의 로컬 농도 최대는, p-형 엠프티 메인 웰 도펀트의 반도체 보디 내로의 도입으로부터 발생한다. 일반적으로 각각의 p-형 엠프티 메인 웰 (184A 또는 186B) 에서의 p-형 도펀트의 농도는 그 웰 (184A 또는 186B) 에서 p-형 엠프티 메인 웰 도펀트에 의해 생성된 농도 최대 보다 상당히 더 작은 깊이에서 추가적인 로컬 농도 최대에 도달한다. 각각의 메인 웰 (184A 또는 186B) 에서 이들 2 개의 p-형 농도 최대들을 명확히 구별하기 위해, 본 명세서에서는 웰 (184A 또는 186B) 에서 p-형 엠프티 메인 웰 도펀트에 의해 생성된 p-형 농도 최대를 그 웰 (184A 또는 186B) 에서의 "깊은" p-형 엠프티-웰 농도 최대로 일반적으로 지칭한다. 본 명세서에서는 각각의 메인 웰 (184A 또는 186B) 에서의 추가적인 p-형 도펀트에 의해 생성된 p-형 농도 최대를, 상응하는 방식으로, 그 웰 (184A 또는 186B) 에서의 "얕은" p-형 엠프티-웰 농도 최대로 일반적으로 지칭한다.
각각의 p-형 엠프티 메인 웰 영역 (184A 또는 186B) 에서 얕은 p-형 엠프티-웰 농도 최대는 그 p-형 엠프티 메인 웰 영역 (184A 또는 186B) 으로 도입된 추가적인 p-형 엠프티-웰 반도체 도펀트로부터 발생하고, 그 웰 (184A 또는 186B) 의 측방에 걸쳐서 부분적으로만 연장한다. p-형 웰 (184A 또는 186B) 을 거쳐 연장되고 많지 않은 양의 추가적인 p-형 엠프티-웰 도펀트를 가진 가상 수직선은 항상 존재한다. 따라서, 웰 (184A 또는 186B) 에서 추가적인 p-형 엠프티-웰 도펀트의 존재는 그 웰이 p-형 도펀트의 농도의 p-형 엠프티-웰 기준을 만족시키는 것을 방해하지 않는다, 즉, 웰 (184A 또는 186B) 에서의 전체 p-형 도펀트는 깊은 p-형 엠프티-웰 농도 최대로부터 그 웰 (184A 또는 186B) 을 거쳐 선택된 수직 위치를 따라 상부 반도체 표면으로 상향 이동할 때에 그 깊은 p-형 엠프티-웰 농도 최대의 1/10 이하로 감소하고, 보통 웰 (184A 또는 186B) 에서의 그 선택된 수직 위치를 따르는 전체 p-형 도펀트의 농도 감소는 실질적으로 단조롭다.
이와 유사하게, 상보형 방식에서, n-채널 IGFET (104) 의 n-형 엠프티 메인 웰 영역 (184B) 또는 p-채널 IGFET (106) 의 p-형 엠프티 메인 웰 영역 (186A) 에서의 n-형 반도체 도펀트의 농도는 (a) 엠프티 메인 웰 (184B 또는 186A) 의 표면하부 최대 농도 위치에서 표면하부 농도 최대에 국부적으로 도달하고, 또한 (b) 표면하부 최대 농도 위치로부터 그 웰 (184B 또는 186A) 을 거쳐 선택된 수직 위치를 따라 상부 반도체 표면으로 상향 이동할 때에 그 표면하부 농도 최대의 1/10 이하로, 바람직하게는 1/20 이하로, 더욱 바람직하게는 1/40 이하로 감소한다. 아래에서 더 논의되는 바와 같이, n-채널 IGFET (104) 에 관한 웰 (184B) 을 거쳐 선택된 수직 위치는 활성 아일랜드 (144A) 를 거쳐 연장된다. p-채널 IGFET (106) 에 관한 웰 (186A) 을 거쳐 선택된 수직 위치는 그 할로 포켓측에 위치해 있다. 일반적으로 p-형 메인 웰 (184B 또는 186A) 에서 선택된 수직 위치를 따르는 n-형 도펀트의 농도 감소는 실질적으로 단조롭다. IGFET (104 또는 106) 의 n-형 메인 웰 (184B 또는 186A) 에서의 n-형 도펀트의 최대 농도의 표면하부 위치는, 그 IGFET의 소스의 최대 깊이 보다 10 배 이하, 바람직하게는 5 배 이하, 더욱 바람직하게는 4 배 이하 더 깊게 존재한다. p-형 웰 (184A 또는 186B) 에서의 p-형 도펀트 및 n-형 웰 (184B 또는 186A) 에서의 n-형 도펀트가 그 수직 위치들에 따라 이들 로컬 농도 최대에 도달하도록 하는 상기 수직 위치들의 예시가, 도 22a, 22b, 23a - 23c, 및 24a - 24c와 관련하여 아래에서 제공된다.
전술한 n-형 엠프티 메인 웰 영역들 (184B 및 186A) 에서의 n-형 도펀트의 로컬 농도 최대들은, n-형 엠프티 메인 웰 도펀트의 반도체 보디 내로의 도입으로부터 발생한다. 일반적으로 각각의 n-형 엠프티 메인 웰 (184B 또는 186A) 에서의 n-형 도펀트의 농도는 그 웰 (184B 또는 186A) 에서 n-형 엠프티 메인 웰 도펀트에 의해 생성된 농도 최대 보다 상당히 더 작은 깊이에서 추가적인 로컬 농도 최대에 도달한다. 각각의 메인 웰 (184B 또는 186A) 에서 이들 2 개의 n-형 농도 최대들을 명확히 구별하기 위해, 본 명세서에서는 각각의 웰 (184B 또는 186A) 에서 n-형 엠프티 메인 웰 도펀트에 의해 생성된 n-형 농도 최대를 그 웰 (184B 또는 186A) 에서의 "깊은" n-형 엠프티-웰 농도 최대로 일반적으로 지칭한다. 본 명세서에서는 각각의 메인 웰 (184B 또는 186A) 에서 추가적인 n-형 도펀트에 의해 생성된 n-형 농도 최대를, 이와 상응하게, 그 웰 (184B 또는 186A) 에서의 "얕은" n-형 엠프티-웰 농도 최대로 일반적으로 지칭한다.
각각의 n-형 엠프티 메인 웰 영역 (184B 또는 186A) 에서 얕은 n-형 엠프티-웰 농도 최대는 그 n-형 엠프티 메인 웰 (184B 또는 186A) 내로 도입된 추가적인 n-형 엠프티-웰 반도체 도펀트로부터 발생하고, 그 웰 (184B 또는 186A) 의 측방에 걸쳐서 부분적으로만 연장한다. n-형 웰 (184B 또는 186A) 을 거쳐 연장되고 많지 않은 양의 추가적인 n-형 엠프티-웰 도펀트를 가진 가상 수직선은 항상 존재한다. 따라서, 웰 (184B 또는 186A) 에서의 추가적인 p-형 엠프티-웰 도펀트의 존재는 그 웰이 n-형 도펀트의 농도의 n-형 엠프티-웰 기준을 만족시키는 것을 방해하지 않는다, 즉, 웰 (184B 또는 186A) 에서의 전체 n-형 도펀트는 깊은 n-형 엠프티-웰 농도 최대로부터 그 웰 (184B 또는 186A) 을 거쳐 선택된 수직 위치를 따라 상부 반도체 표면으로 상향 이동할 때에 그 깊은 n-형 엠프티-웰 농도 최대의 1/10 이하로 감소하고, 보통 웰 (184B 또는 186A) 에서 그 선택된 수직 위치를 따르는 전체 n-형 도펀트의 농도 감소는 실질적으로 단조롭다.
도 11b의 "MAX"로 표시한 이점 쇄선은 (a) p-형 엠프티 메인 웰 영역 (184A 및 186B) 에서의 p-형 깊은 로컬 농도 최대의 표면하부 위치 및 (b) n-형 엠프티 메인 웰 영역 (184B 및 186A) 에서의 n-형 깊은 로컬 농도 최대의 표면하부 위치를 나타낸다. 이들 선으로 나타낸 바와 같이, 드레인 확장형 n-채널 IGFET (104) 의 n-형 엠프티 메인 웰 (184B) 에서의 깊은 n-형 농도 최대는 그 IGFET의 p-형 엠프티 메인 웰 (184A) 에서의 깊은 p-형 농도 최대와 거의 동일한 깊이에 존재한다. 마찬가지로, 드레인 확장형 p-채널 IGFET (106) 의 p-형 엠프티 메인 웰 (186B) 에서의 깊은 p-형 농도 최대는 IGFET (106) 의 n-형 엠프티 메인 웰 (186A) 에서의 깊은 n-형 농도 최대와 거의 동일한 깊이에 존재한다.
엠프티 메인 웰 영역들 (184B 및 186B) 은, 아래에서 더 논의되는 바와 같이, 드레인 확장형 IGFET들 (104 및 106) 의 드레인으로서 부분적으로 또는 전체적으로 각각 기능한다. 메인 웰들 (184B 및 186B) 을 엠프티 리트로그레이드 웰들로 구성함으로써, 각 IGFET (104 및 106) 의 전계의 최대 값은, 종래의 드레인 확장형 IGFET에서 흔히 발생하는 것과 같이 상부 반도체 표면을 따르는 것이 아닌, 모노실리콘의 벌크에서 발생한다. 특히, 각각의 IGFET (104 또는 106) 에서 전계의 최대 값은 전술한 웰 (184B 또는 186B) 에서의 메인 웰 도펀트의 로컬 농도 최대의 표면하부 위치에서의 (또는 그 근처에서의) 드레인과 보디 재료 사이에서 pn 접합을 따라서 발생한다. 그 결과, 충돌 이온화 (impact ionization) 가 모노실리콘의 벌크에서 더욱 발생하며, 구체적으로는 종래의 드레인 확장형 IGFET에서 흔히 발생하는 것과 같이 상부 반도체 표면을 따르는 모노실리콘에서가 아닌, IGFET (104 또는 106) 의 드레인의 벌크에서 더욱 발생한다.
일반적으로 충돌 이온화를 모노실리콘의 벌크로 이동시키는 것에 의해, 모노실리콘에서 상부 반도체 표면을 따라 실질적 충돌 이온화가 발생하는 종래의 드레인 확장형 IGFET의 게이트 유전체 층으로 주입되는 것 보다, 더 적은 수의 캐리어들이 충분한 에너지를 갖고서 상부 반도체 표면에 도달함으로써 드레인 확장형 IGFET (104 및 106) 의 게이트 유전체 층으로 주입된다. IGFET (104 및 106) 는 게이트 유전체 층으로의 전하 주입으로 인하여 문턱 접압이 변경되는 것을 실질적으로 방지한다. 따라서, IGFET (104 및 106) 는 상당히 개선된 신뢰도를 갖는다.
또한, 바람직하게는 n-채널 IGFET (104) 의 엠프티 메인 웰 영역 (184A 및 184B) 이 서로로부터 떨어져 있다. 2 개의 농도 최대들이 거의 동일한 깊이에 존재하기 때문에, 엠프티 메인 웰들 (184A 및 184B) 사이의 최소 간격 Lww은 대략적으로 메인 웰 (184A) 에서의 깊은 p-형 농도 최대의 위치로부터 웰 (184B) 에서의 깊은 n-형 농도 최대의 위치로의 가상 수평선을 따라 존재한다. 마찬가지로, 바람직하게는 p-채널 IGFET (106) 의 엠프티 메인 웰 영역 (186A 및 186B) 이 서로로부터 떨어져 있다. 유사하게, 이들 2 개의 농도 최대들이 거의 동일한 깊이에 존재하기 때문에, 엠프티 메인 웰들 (186A 및 186B) 사이의 최소 간격 Lww은 대략적으로 메인 웰 (186A) 에서의 깊은 n-형 농도 최대의 위치로부터 웰 (186B) 에서의 깊은 p-형 농도 최대의 위치로의 가상 수평선을 따라 존재한다. IGFET들 (104 및 106) 에 관한 최소 웰-웰 간격 Lww의 위치는 아래에서 논의된 도 22a 및 도 22b에 도시되어 있다.
드레인 확장형 IGFET (104 또는 106) 의 드레인-소스 브레이크다운 전압 VBD은 최소 웰-웰 간격 Lww에 의해 결정된다. 특히, 웰-웰 간격 Lww이, 브레이크다운 전압 VBD이 포화값 (saturation value) 에 도달하는 지점까지, 증가함에 따라 IGFET (104 또는 106) 의 브레이크다운 전압 VBD은 증가한다. 도 27과 관련하여 아래에서 나타낸 상업적 관심의 VBD/LWW 영역에서는, 간격 Lww을 가진 브레이크다운 전압 VBD이 6 V/μm 근처에서 존재한다. 그러므로, n-채널 IGFET (104) 에서의 엠프티 리트로그레이드 웰 (184A 및 184B) 또는 p-채널 IGFET (106) 에서의 엠프티 리트로그레이드 웰 (186A 및 186B) 의 사용은, 상업적 관심의 VBD/LWW 영역에서의 브레이크다운 전압 VBD을 제어하기 위한 편리한 수단을 제공한다.
메인 웰 영역 (188, 190, 196, 198, 200, 및 202) 은 모두 충진된 웰들이다. 더욱 구체적으로, 대칭 n-채널 IGFET (108, 116, 또는 120) 의 p-형 메인 웰 (188, 196, 또는 200) 은 (a) IGFET의 채널 및 S/D 존들의 각각의 대체로 모두의 아래에서 측방으로 연장하는 표면하부 위치에서 국부적으로 표면하부 농도 최대에 도달하고, 또한 (b) 그 IGFET의 S/D 존들의 각각을 통한 임의 수직 위치를 따라서 그 표면하부 위치로부터 상부 반도체 표면으로 상향 이동할 때에 그 표면하부 농도 최대의 10 배 미만만큼 증가하거나 또는 그 표면하부 농도 최대의 1/10 보다 큰 농도로 감소하는 p-형 반도체 도펀트를 포함한다. IGFET (108, 116, 또는 120) 의 p-형 메인 웰 (188, 196, 또는 200) 에서 최대 농도의 표면하부 위치는 그 IGFET의 S/D 존들의 각각의 최대 깊이 보다 10 배 이하, 바람직하게는 5 배 이하, 더욱 바람직하게는 4 배 이하 더 깊게 존재한다.
전술한 p-형 충진된 메인 웰 영역 (188, 196, 및 200) 에서 p-형 도펀트의 로컬 농도 최대들은, 본 명세서에서 p-형 충진된 메인 웰 도펀트로 지칭되는 p-형 반도체 도펀트의 반도체 보디로의 도입으로부터 발생한다. 각각의 p-형 충진된 메인 웰 (188, 196, 또는 200) 에서의 p-형 도펀트의 농도는, 그 웰 (188, 196, 또는 200) 에서 적어도 하나의 추가적인 로컬 농도 최대에 도달한다. p-형 웰 (188, 196, 또는 200) 에서의 각각의 추가적인 p-형 농도 최대는, 그 웰 (188, 196, 또는 200) 에서 p-형 충진된 메인 웰 도펀트로 인해 발생한 농도 최대 보다 상당히 더 작은 깊이에서 존재한다. 각각의 충진된 메인 웰 (188, 196, 또는 200) 에서의 복수의 p-형 농도 최대들을 명확히 구별하기 위해, 본 명세서에서는 웰 (188, 196, 또는 200) 에서 p-형 충진된 메인 웰 도펀트에 의해 생성된 p-형 농도 최대를 그 웰 (188, 196, 또는 200) 에서의 "깊은" p-형 충진된-웰 농도 최대로 일반적으로 지칭한다. 본 명세서에서는 각각의 충진된 메인 웰 (188, 196, 또는 200) 에서의 각 추가적인 p-형 농도 최대를, 상응하는 방식으로, 그 웰 (188, 196, 또는 200) 에서의 "얕은" p-형 충진된-웰 농도 최대로 일반적으로 지칭한다.
일반적으로, 각각의 p-형 충진된 메인 웰 영역 (188, 196, 또는 200) 은 실질적으로 그 충진된 메인 웰 (188, 196, 200) 의 전체 측방에 걸쳐 연장하는 적어도 하나의 얕은 p-형 충진된-웰 농도 최대를 가진다. 따라서, 그 웰 (188, 196, 또는 200) 에서 각 p-형 메인 웰 (188, 196, 또는 200) 을 통한 임의 가상 수직선 및 깊은 p-형 충진된-웰 농도 최대를 통한 임의 가상 수직선을 따르는 p-형 도펀트 프로파일은 적어도 2 개의 로컬 농도 최대를 갖는다. 각각의 p-형 메인 웰 (188, 196, 또는 200) 에서의 각 얕은 p-형 충진된-웰 농도 최대는 추가적인 p-형 충진된-웰 반도체 도펀트가 그 웰 (188, 196, 또는 200) 로 도입됨으로써 생성된다. 추가적인 p-형 충진된-웰 도펀트는 각 p-형 메인 웰 (188, 196, 또는 200) 을 실질적으로 그것의 전체 측방 범위에 걸쳐 "충진"하므로, 각각의 메인 웰 (188, 196, 200) 은 충진된 웰이다.
대칭 n-채널 IGFET (108, 116, 및 120) 의 p-형 충진된 메인 웰 영역 (188, 196, 및 200) 은, 본 명세서에서 p-형 안티-펀치쓰루 ("APT") 도펀트로 지칭되는, p-형 반도체 도펀트를 추가적인 p-형 충진된-웰 도펀트로서 수용한다. 일반적으로, p-형 APT 도펀트의 최대 농도는 상부 반도체 표면의 0.1 μm 초과 아래이지만 상부 반도체 표면의 0.4 μm 이하 아래에서 존재한다. 또한, p-형 APT 도펀트의 최대 농도는, IGFET 동작 동안 상부 반도체 표면을 따라서 IGFET (108, 116 및 120) 의 채널 존으로 확장하는 채널 표면 공핍 영역의 아래에 존재한다. 이러한 방식으로 p-형 APT 도펀트를 포지셔닝함으로써, p-형 APT 도펀트는, 특히 그 채널 길이가 상대적으로 짧은 경우에, 소스-드레인 벌크 펀치쓰루가 IGFET (108, 116, 및 120) 에서 발생하는 것을 억제한다.
또한, 본 명세서에서 p-형 문턱값-조정 도펀트로 지칭되는 p-형 반도체 도펀트는, 대칭 n-채널 IGFET (108 및 116) 의 p-형 메인 충진된 웰 영역 (188 및 196) 에도 추가적인 p-형 충진된-웰 도펀트로서 제공된다. p-형 문턱값-조정 도펀트의 최대 농도는 p-형 APT 도펀트의 최대 농도 보다 더 작은 깊이에 존재한다.
저-전압 n-채널 IGFET (120) 의 문턱 전압 VT 이 공칭 포지티브 값에 있는 경우, p-형 문턱값-조정 도펀트는 저-전압 IGFET (108) 의 포지티브 문턱 전압이 IGFET (120) 의 공칭 VT 값을 초과하도록 야기시킨다. 저-전압 IGFET (108) 의 증가된 문턱 전압은 바이어스 오프 상태에서 그 IGFET가 감소된 전류 누설을 가지는 것을 가능하게 한다. 따라서, IGFET (108) 는, 낮은 오프-상태 전류 누설을 필요로 하지만 증가된 문턱 전압을 수용할 수 있는 저-전압 응용들에 대해 특히 적합하다. 이러한 이유로, 도 11c에서는 IGFET (108) 가 고-VT 디바이스로서 식별된다.
공칭 문턱 전압의 저-전압 IGFET (120) 와 저-전압 저-누설 IGFET (108) 모두는 소스-드레인 벌크 펀치쓰루를 방지하기 위한 p-형 APT 도펀트를 수용하기 때문에, 공칭 문턱 전압의 저-전압 IGFET (120) 는 저-전압 저-누설 IGFET (108) 에 대한 짝 (companion) 이다. 그러나, IGFET (120) 는 p-형 문턱값-조정 도펀트를 수용하지 않는다. 따라서, IGFET (120) 는 적정하게 낮은 문턱 전압은 필요로 하지만 극도로 낮은 오프-상태 전류 누설은 필요로 하지 않는 저-전압 응용들에 대해 특히 적합하다.
또한, 대칭 저-전압 IGFET들 (108 및 120) 은 p-형 APT 도펀트와 p-형 문턱값-조정 도펀트 모두가 없는 대칭 저-전압 저-VT n-채널 IGFET (112) 에 대한 짝이다. IGFET (112) 의 낮은 문턱 전압으로, IGFET (112) 는 IGFET들이 회로 작동 중일 때 항상 존재하는 저-전압 상황에서의 사용을 위해 특히 적합하다. 펀치쓰루와 과도한 전류 누설을 회피하기 위해, IGFET (112) 는 IGFET (120 또는 108) 보다 적절하게 더 큰 채널 길이를 갖는다.
p-형 문턱값-조정 도펀트는 대칭 고-전압 IGFET (116) 의 문턱 전압 VT 을 고-전압 응용들에 대해 적합한 공칭값에 설정한다. IGFET (116) 는 p-형 APT 도펀트와 p-형 문턱값-조정 도펀트 모두가 없는 대칭 고-전압 저-VT n-채널 IGFET (124) 에 대한 컴패니언이다. 저-전압 상황에서 IGFET (112) 을 사용한 것과 마찬가지로, IGFET (124) 의 낮은 문턱 전압으로 인해 IGFET (124) 는 IGFET들이 회로 작동 중일 때에 항상 존재하는 고-전압 상황에서의 사용을 위해 특히 적합하다. IGFET (124) 는 펀치쓰루 및 과도한 전류 누설을 회피하기 위해, IGFET (116) 보다 적절하게 더 큰 채널 길이를 갖는다.
IGFET들 (108, 116, 및 120) 의 p-형 충진된 메인 웰 영역 (188, 196, 및 200) 에 관해 전술한 바와 유사하게, 대칭 p-채널 IGFET (110, 118, 또는 122) 의 n-형 충진된 메인 웰 영역 (190, 198, 또는 202) 은 (a) IGFET의 채널 및 S/D 존들의 각각의 대체로 모두의 아래에서 측방으로 연장하는 표면하부 위치에서 국부적으로 표면하부 농도 최대에 도달하고, 또한 (b) 그 IGFET의 S/D 존들의 각각을 통한 임의 수직 위치를 따라서 표면하부 위치로부터 상부 반도체 표면으로 상향 이동할 때에 표면하부 최대 농도의 10 배 미만만큼 증가하거나 또는 그 표면하부 최대 농도 최대의 1/10 보다 큰 농도로 감소하는 n-형 반도체 도펀트를 포함한다. IGFET (110, 118, 또는 122) 의 n-형 충진된 메인 웰 (190, 198, 또는 202) 에서 n-형 도펀트의 최대 농도의 표면하부 위치는 그 IGFET의 S/D 존들의 각각의 최대 깊이 보다 10 배 이하, 바람직하게는 5 배 이하, 더욱 바람직하게는 4 배 이하 더 깊게 존재한다.
전술한 n-형 충진된 메인 웰 영역 (190, 198, 및 202) 에서 n-형 도펀트의 로컬 농도 최대들은, n-형 충진된 메인 웰 도펀트로 지칭되는 n-형 반도체 도펀트의 반도체 보디로의 도입으로부터 발생한다. 각각의 n-형 충진된 메인 웰 (190, 198, 또는 202) 에서의 n-형 도펀트의 농도는, 그 웰 (190, 198, 또는 202) 에서 적어도 하나의 추가적인 로컬 농도 최대에 도달한다. n-형 웰 (190, 198, 또는 202) 에서의 각각의 추가적인 n-형 농도 최대는, 그 웰 (190, 198, 또는 202) 에서 n-형 충진된 메인 웰 도펀트로 인해 발생한 농도 최대 보다 상당히 더 작은 깊이에서 존재한다. 각각의 충진된 메인 웰 (190, 198, 또는 202) 에서의 복수의 n-형 농도 최대들을 명확히 구별하기 위해, 본 명세서에서는 웰 (190, 198, 또는 202) 에서 n-형 충진된 메인 웰 도펀트에 의해 생성된 n-형 농도 최대를 그 웰 (190, 198, 또는 202) 에서의 "깊은" n-형 충진된-웰 농도 최대로 일반적으로 지칭한다. 본 명세서에서는 각각의 충진된 메인 웰 (190, 198, 또는 202) 에서의 각 추가적인 n-형 농도 최대를, 이와 상응하게, 그 웰 (190, 198, 또는 202) 에서의 "얕은" n-형 충진된-웰 농도 최대로 일반적으로 지칭한다.
일반적으로 각각의 n-형 충진된 메인 웰 영역 (190, 198, 또는 202) 은 실질적으로 그 충진된 메인 웰 (190, 198, 또는 202) 의 전체 측방에 걸쳐서 연장하는 적어도 하나의 얕은 n-형 충진된 웰 농도 최대를 갖는다. 따라서, 각 웰 (190, 198, 또는 202) 에서 그 n-형 메인 웰 (190, 198, 또는 202) 을 통한 임의 가상 수직선 및 깊은 n-형 충진된-웰 농도 최대를 통한 임의 가상 수직선을 따르는 n-형 도펀트 프로파일은 적어도 2 개의 로컬 농도 최대를 갖는다. 각각의 n-형 메인 웰 (190, 198, 또는 202) 에서의 각 얕은 n-형 충진된-웰 농도 최대는 추가적인 n-형 충진된-웰 반도체 도펀트가 그 웰 (190, 198, 또는 202) 로 도입됨으로써 생성된다. 추가적인 n-형 충진된-웰 도펀트는 각 n-형 메인 웰 (190, 198, 또는 202) 을 실질적으로 그것의 전체 측방 범위에 걸쳐 "충진(fill)" 하므로, 각각의 메인 웰 (190, 198, 또는 202) 은 충진된 웰이다.
대칭 p-채널 IGFET들 (110, 118, 및 122) 의 n-형 충진된 메인 웰 영역 (190, 198, 및 202) 은, 본 명세서에서 n-형 APT 도펀트로 지칭되는, n-형 반도체 도펀트를 추가적인 n-형 충진된-웰 도펀트로서 수용한다. 일반적으로, n-형 APT 도펀트의 최대 농도는 상부 반도체 표면의 0.1 μm 이상 아래이지만 상부 반도체 표면의 0.4 μm 이하 아래에서 존재한다. 또한, n-형 APT 도펀트의 최대 농도는, IGFET 동작 동안 상부 반도체 표면을 따라서 IGFET들 (110, 118, 및 122) 의 채널 존으로 확장하는 채널 표면 공핍 영역의 아래에 존재한다. 이러한 방식으로 n-형 APT 도펀트를 포지셔닝하는 것으로 인해, 특히 채널 길이가 상대적으로 짧은 경우에, 소스-드레인 벌크 펀치쓰루가 IGFET들 (110, 118, 및 122) 에서 발생하는 것을 억제한다.
본 명세서에서 n-형 문턱값-조정 도펀트로 지칭되는, n-형 반도체 도펀트도 또한 n-채널 IGFET들 (110 및 118) 의 n-형 충진된 메인 웰 영역 (190 및 198) 에 추가적인 n-형 충진된-웰 도펀트로서 제공된다. n-형 문턱값 조정 도펀트의 최대 농도는 n-형 APT 도펀트의 최대 농도 보다 더 작은 깊이에서 존재한다.
저-전압 p-채널 IGFET (122) 의 문턱 전압 VT 이 공칭 네거티브 값에 있는 경우, n-형 문턱값-조정 도펀트로 인해 저-전압 저-누설 IGFET (110) 의 네거티브 문턱 전압의 크기가 IGFET (122) 의 공칭 VT 값의 크기를 초과하게 된다. IGFET (110) 의 증가된 VT 크기는 바이어스 오프 상태에서 그 IGFET가 감소된 전류 누설을 가지는 것을 가능하게 한다. 따라서, IGFET (110) 는, 낮은 오프 상태 전류 누설을 필요로 하지만 증가된 크기의 문턱 전압을 수용할 수 있는 저-전압 응용들에 대해 특히 적합하다. 이러한 관점에서, 도 11c에서는 IGFET (110) 가 고-VT 디바이스로서 식별된다.
공칭 문턱 전압의 저-전압 IGFET (122) 와 저-전압 IGFET (110) 모두는 소스-드레인 벌크 펀치쓰루를 방지하기 위한 n-형 APT 도펀트를 수용하기 때문에, 공칭 문턱 전압의 저-전압 IGFET (122) 는 저-전압 IGFET (110) 에 대한 컴패니언 (companion) 이다. 그러나, IGFET (122) 는 n-형 문턱값-조정 도펀트를 수용하지 않는다. 결과적으로, IGFET (122) 는 적정하게 낮은 VT 크기는 필요로 하지만 극도로 낮은 오프-상태 전류 누설은 필요로 하지 않는 저-전압 응용들에 대해 특히 적합하다.
또한, 대칭 저-전압 IGFET들 (110 및 122) 은 n-형 APT 도펀트와 n-형 문턱값-조정 도펀트 모두가 없는 대칭 저-전압 저-VT p-채널 IGFET (114) 에 대한 컴패니언이다. 낮은 크기의 문턱 전압으로 인해, IGFET (114) 는 IGFET들이 회로 작동 중일 때에 항상 존재하는 저-전압 상황에서의 사용을 위해 특히 적합하다. 펀치쓰루 및 과도한 전류 누설을 회피하기 위해, IGFET (114) 는 IGFET (122 또는 110) 보다 적절하게 더 큰 채널 길이를 갖는다.
n-형 문턱값-조정 도펀트는 대칭 고-전압 IGFET (118) 의 문턱 전압 VT 을 고-전압 응용들을 위해 적합한 공칭값에 설정한다. IGFET (118) 는 n-형 APT 도펀트와 n-형 문턱값-조정 도펀트 모두가 없는 대칭 고-전압 저-VT p-채널 IGFET (126) 에 대한 컴패니언이다. 저-전압 상황에 대한 IGFET (114) 에 관해 전술한 바와 마찬가지로, IGFET (126) 의 문턱 전압의 낮은 크기로 인해 IGFET (126) 는 IGFET들이 회로 작동 중일 때에 항상 존재하는 고-전압 상황에서의 사용을 위해 특히 적합하다. IGFET (126) 는 펀치쓰루 및 과도한 전류 누설을 회피하기 위해, IGFET (118) 보다 적절하게 더 큰 채널 길이를 갖는다.
대칭 네이티브 저-전압 n-채널 IGFET (128 및 130) 은 저-전압 응용들에 대해 적합하다. 상보형 방식에서, 대칭 네이티브 고-전압 n-채널 IGFET들 (132 및 134) 은 고-전압 응용들에 대해 적합하다. 통상적으로, 네이티브 IGFET들 (128, 130, 132, 및 134) 은 우수한 매칭 특성 및 노이즈 특성을 갖는다.
다음의 테이블은 18 개의 예시된 IGFET들에 관한 통상적인 응용 영역, 1차 전압/전류 특성, 식별 번호, 극성, 대칭 타입, 및 메인 웰 타입을 요약한 것이고, 여기서 "Comp"는 상보형을 의미하고, "Asy"는 비대칭형을 의미하고, 또한 "Sym"는 대칭형을 의미한다:
Figure pct00001
2 타입의 비대칭 상보형 IGFET 쌍들을 제공하는 것에 부가하여, 본 CIGFET 구조는 웰 타입 및 저-전압/고-전압 동작 범위의 4 가지 모든 조합의 대칭 상보형 IGFET 쌍들을 제공한다. 대칭 상보형 IGFET들 (108 및 110) 과 대칭 상보형 IGFET들 (120 및 122) 은 저-전압 충진된-웰 디바이스들이다. 대칭 상보형 IGFET들 (112 및 114) 은 저-전압 엠프티-웰 디바이스들이다. 대칭 상보형 IGFET들 (116 및 118) 은 고-전압 충진된-웰 디바이스들이다. 대칭 IGFET들 (124 및 126) 은 고-전압 엠프티-웰 디바이스들이다. 이에 따라, 본 발명의 CIGFET 구조는 혼합-신호 IC의 설계자에게, 전술한 깊은 n 웰이 없는 비대칭 IGFET (100 및 102) 의 변형 및 전술한 깊은 n 웰을 가진 논-네이티브 대칭 IGFET의 변형을 포함하는, 폭넓은 그룹의 IGFET들을 제공하며, 이것으로 인해 설계자는 그 혼합-신호 IC에서의 각 회로 요구를 만족시키는 IGFET를 선택할 수 있다.
이하의 제조 공정 섹션에서는 본 발명인 CIGFET 구조를 제조하는 공정에 관한 전체 설명이 제공된다. 그렇더라도, 본 CIGFET 구조에서 사용된 웰 영역들의 기본적인 설명을 완성함에 있어서, 일반적으로 p-형 엠프티 메인 웰 영역 (180, 184A, 및 186B) 의 p-형 깊은 로컬 농도 최대와 p-형 엠프티 메인 웰 영역 (192 및 204) 의 p-형 농도 최대는 p-형 엠프티 메인 웰 도펀트 (통상적으로 붕소) 를 반도체 보디에 선택적 이온 주입하는 것에 의해 실질적으로 동시에 규정된다. 따라서, p-형 엠프티 메인 웰 (180, 184A, 및 186B) 의 p-형 깊은 로컬 농도 최대 및 p-형 엠프티 메인 웰 (192 및 204) 의 p-형 농도 최대는 거의 동일한 평균 깊이 yPWPK에서 존재한다.
일반적으로 p-형 엠프티 메인 웰 영역 (180, 184A, 186B, 192, 또는 204) 의 평균 깊이 yPWPK 에서 p-형 엠프티 메인 웰 최대 도펀트 농도는 4×1017 - 1×1018 atoms/cm3, 통상적으로 7×1017 atoms/cm3이다. 평균 p-형 엠프티 메인 웰 최대 농도 깊이는 보통 0.4 - 0.7 μm, 통상적으로 0.5 - 0.55 μm이다.
엠프티-웰 n-채널 IGFET들 (100, 112, 및 124) 의 어느 것도 깊은 p 웰 영역을 사용하지 않는다. 따라서, n-채널 IGFET (100, 112, 또는 124) 에 관한 p-형 엠프티 메인 웰 표면하부 최대 농도는, IGFET (100, 112, 또는 124) 에 관한 평균 p-형 엠프티 메인 웰 최대 농도 깊이 yPWPK 에서의 p-형 엠프티 메인 웰 표면하부 최대 농도 위치로부터 IGFET (100, 112, 또는 124) 에 관한 깊이 yPWPK 의 적어도 5 배, 보통 적어도 10 배, 바람직하게는 적어도 20 배의 깊이 y까지 수직 하향 이동할 때에, 전체 p-형 도펀트 농도의 실질적으로 유일한 로컬 표면하부 농도 최대이다.
다르게는, 각각의 엠프티-웰 n-채널 IGFET (100, 112, 또는 124) 는, 본 명세서에서 깊은 p 웰 도펀트로 지칭되는 p-형 반도체 도펀트에 의해 규정된 깊은 p 웰 영역을 사용하는 변형에 제공될 수 있고, 여기서 깊은 p 웰 도펀트의 농도는 IGFET의 채널 존의 대체로 모두의 아래에서 및 또한 보통은 그 IGFET의 S/D 존들 각각의 대체로 모두의 아래에서 측방으로 연장하지만 그 IGFET의 p-형 엠프티 웰 영역 (180, 192, 또는 204) 의 본질적인 엠프티-웰 성질에는 재료적으로 영향을 미치지 않는, 추가적인 표면하부 최대 농도 위치에서 p-형 추가적인 표면하부 최대 농도에 국부적으로 도달한다. 깊은 p 웰 도펀트의 로컬 추가적인 표면하부 최대 농도 위치는, 엠프티 메인 웰 (180, 192, 또는 204) 에서의 p-형 평균 엠프티 메인 웰 최대 농도 깊이 yPWPK 보다 더 큰 깊이 y의 평균 값에서 엠프티 메인 웰 (180, 192, 또는 204) 에 존재한다.
일반적으로 깊은 p 웰 도펀트의 최대 p-형 도펀트 농도의 평균 깊이는 평균 p-형 엠프티 메인 웰 최대 농도 깊이 yPWPK 의 10 배 이하, 바람직하게는 5 배 이하이다. 깊은 p 웰 도펀트로 인해, 엠프티 메인 웰 (180, 192, 또는 204) 에서 yPWPK 미만인 깊이 y의 전체 p-형 농도가 25% 이하, 보통 10% 이하, 바람직하게는 2%이하, 더욱 바람직하게는 1% 이하, 통상적으로는 0.5% 이하 상승된다.
일반적으로 n-형 엠프티 메인 웰 영역 (182, 184B, 및 186A) 의 n-형 깊은 로컬 농도 최대 및 n-형 엠프티 메인 웰 영역 (194 및 206) 의 n-형 농도 최대는 n-형 엠프티 메인 웰 도펀트 (통상적으로 인 (phosphorus)) 를 반도체 보디로 선택적 이온 주입하는 것에 의해 실질적으로 동시에 규정된다. 따라서, n-형 엠프티 메인 웰 영역 (182, 184B, 및 186A) 의 n-형 깊은 로컬 농도 최대 및 n-형 엠프티 메인 웰 영역 (194 및 206) 의 n-형 농도 최대는 거의 동일한 평균 깊이 yNWPK 에서 존재한다.
n-형 엠프티 메인 웰 영역 (182, 184B, 186A, 194 또는 206) 의 평균 깊이 yNWPK 에서의 n-형 엠프티 메인 웰 최대 도펀트 농도는, 보통 3×1017 - 1×1018 atoms/cm3, 통상적으로 6×1017 atoms/cm3이다. 평균 n-형 엠프티 메인 웰 최대 농도 깊이 yNWPK 는 보통 0.4 - 0.8 μm, 통상적으로 0.55 - 0.6 μm이다. 따라서, 통상적으로 n-형 엠프티 메인 웰 (182, 184B, 186A, 194 또는 206) 에서의 평균 n-형 엠프티 메인 웰 최대 농도 깊이 yNWPK 는 p-형 엠프티 메인 웰 영역 (180, 184A, 186B, 192, 또는 204) 에서의 평균 p-형 엠프티 메인 웰 최대 농도 깊이 yPWPK 보다 약간 더 크다.
도 11의 예시에서는, 대칭 엠프티-웰 p-채널 IGFET들 (114 및 126) 중의 어느 쪽도 깊은 n 웰 영역을 사용하지 않는다. 비대칭 엠프티-웰 IGFET들 (100 및 102) 의 변형에서 깊은 n 웰 영역 (210) 은, 전술한 바와 같이, 삭제될 수도 있다. 본 예시의 p-채널 IGFET들 (114 및 126) 및 비대칭 IGFET들 (100 및 102) 의 변형에 있어서, p-채널 IGFET (102, 114, 또는 126) 에 관한 n-형 엠프티 메인 웰 표면하부 최대 농도는, IGFET (102, 114, 또는 126) 에 관한 평균 n-형 엠프티 메인 웰 최대 농도 깊이 yNWPK 에서의 n-형 엠프티 메인 웰 표면하부 최대 농도 위치로부터 IGFET (102, 114, 또는 126) 에 관한 깊이 yPWPK 의 적어도 5 배, 보통 적어도 10 배, 바람직하게는 적어도 20 배의 깊이 y까지 수직 하향 이동할 때에, 전체 p-형 도펀트 농도의 실질적으로 유일한 로컬 표면하부 농도 최대이다.
일반적으로 깊은 n 웰 영역 (210 및 212) 은, 본 명세서에서 깊은 n 웰 도펀트로 지칭되는, n-형 반도체 도펀트를 반도체 보디로 선택적 이온 주입하는 것에 의해 실질적으로 동시에 규정된다. 따라서, 깊은 n 웰 (210 및 212) 은 동일한 평균 깊이 yDNWPK 에서 n-형 로컬 농도 최대에 도달한다. 깊은 n 웰 도펀트는 통상적으로 인이다.
깊은 n 웰 영역 (210 및 212) 에서의 깊은 n 웰 도펀트의 최대 농도는, n-형 엠프티 메인 웰 영역 (182, 184B, 186A, 194, 및 206) 에서의 n-형 엠프티 메인 웰 도펀트의 최대 농도 보다 반도체 보디 내로 상당히 더 깊게 존재한다. 일반적으로 깊은 n 웰 (210 및 212) 에서의 깊은 n 웰 도펀트의 최대 농도의 평균 깊이 yDNWPK 는, n-형 엠프티 메인 웰 (182, 184B, 및 186A) 의 n-형 깊은 로컬 농도 최대 및 n-형 엠프티 메인 웰 (194 및 206) 의 n-형 농도 최대의 평균 깊이 yNWPK 의 10 배 이하, 바람직하게는 5 배 이하이다. 보다 구체적으로, 평균 깊은 n 웰 최대 농도 깊이 yDNWPK 는 평균 n-형 엠프티 메인 웰 최대 농도 깊이 yNWPK 의 보통 1.5 - 5.0 배, 바람직하게는 2.0 - 4.0 배, 통상적으로는 2.5 - 3.0 배이다.
또한, 깊은 n 웰 영역 (210 및 212) 에서의 깊은 n 웰 도펀트의 평균 깊이 yDNWPK 및 최대 농도는, 깊은 n 웰 도펀트의 존재가 일반적으로 평균 n-형 엠프티 메인 웰 최대 농도 깊이 yNWPK 보다 작은 깊이 y 에서의 비대칭 p-채널 IGFET (102) 의 엠프티 메인 웰 영역 (182) 의 전체 (절대) n-형 농도 및 yNWPK 보다 작은 깊이 y 에서의 드레인 확장형 p-채널 IGFET (106) 의 엠프티 메인 웰 영역 (186A) 의 전체 (절대) n-형 농도에 대하여 오직 미미한 영향만을 미치도록 하는 값을 갖는다. 특히, 깊은 n 웰 도펀트로 인해서, 엠프티 메인 웰 (182 또는 186A) 의 yNWPK 보다 작은 깊이 y 에서의 전체 n-형 농도가 25% 이하, 보통 10% 이하 상승된다.
더욱 구체적으로, 일반적으로 깊은 n 웰 도펀트의 존재는, 평균 n-형 엠프티 메인 웰 최대 농도 깊이 yNWPK 보다 작은 깊이 y 에서의 비대칭 p-채널 IGFET (102) 의 엠프티 메인 웰 영역 (182) 의 전체 (절대) n-형 농도 및 yNWPK 보다 작은 깊이 y 에서의 드레인 확장형 p-채널 IGFET (106) 의 엠프티 메인 웰 영역 (186A) 의 전체 (절대) n-형 농도에 대해 별 영향을 미치지 않는다. 바람직하게, 엠프티 메인 웰 (182 또는 186A) 의 yNWPK 보다 작은 깊이 y 에서의 전체 n-형 농도는, 깊은 n 웰 도펀트로 인하여 2% 이하, 바람직하게는 1% 이하, 통상적으로는 0.5% 이하 상승된다. 엠프티 메인 웰 영역 (194 또는 206) 아래의 깊은 n 웰 영역이 제공된 대칭 p-채널 IGFET (114 또는 126) 의 변형에 대해서 동일한 것이 적용된다.
깊은 웰 영역 (210 또는 212) 의 평균 깊이 yDNWPK 에서의 깊은 n 웰 최대 도펀트 농도는 보통 1×1017 - 4×1017 atoms/cm3, 통상적으로 2×1017 atoms/cm3이다. 평균 깊은 n 웰 최대 농도 깊이 yDNWPK 는 보통 1.0 - 2.0 μm, 통상적으로는 1.5 μm이다.
일반적으로 p-형 충진된 메인 웰 영역 (188, 196, 및 200) 의 p-형 깊은 로컬 농도 최대는, p-형 충진된 메인 웰 도펀트 (통상적으로 붕소) 를 반도체 보디에 선택적 이온 주입하는 것에 의해 실질적으로 동시에 규정된다. 구조의 간략화를 위해, 일반적으로 p-형 충진된 메인 웰 도펀트의 농도 최대는, p-형 엠프티 메인 웰 도펀트의 농도 최대와 거의 동일한 평균 깊이 yPWPK 에서 존재하도록 배열되어 있다. p-형 엠프티 및 충진된 메인 웰 주입들이 동일한 이온화 전하 상태 (ionization charge state) 에서 동일한 도펀트-함유 입자종을 사용하여 동일한 p-형 도펀트로 행해지는 경우, 그 때 p-형 충진된 메인 웰 주입은 p-형 엠프티-웰 주입과 거의 같은 주입 에너지로 행해진다. 또한, 일반적으로 두 p-형 메인 웰 주입은 거의 동일한 주입 용량으로 행해진다.
이와 유사하게, 일반적으로 n-형 충진된 메인 웰 영역 (190, 198, 및 202) 의 n-형 깊은 로컬 농도 최대는 n-형 충진된 메인 웰 도펀트 (통상적으로 인) 를 반도체 보디에 선택적 이온 주입하는 것에 의해 실질적으로 동시에 규정된다. 구조의 간략화를 위해, 일반적으로 n-형 충진된 메인 웰 도펀트의 농도 최대는 n-형 엠프티 메인 웰 도펀트의 농도 최대와 거의 동일한 평균 깊이 yPWPK 에서 존재하도록 배열되어 있다. n-형 엠프티 및 충진된 메인 웰 주입들이 동일한 이온화 전하 상태에서 동일한 도펀트-함유 입자종을 사용하여 동일한 n-형 도펀트로 행해지는 통상적인 경우에, n-형 충진된 메인 웰 주입은 이에 따라 n-형 엠프티-웰 주입과 거의 같은 주입 에너지로 수행된다. 또한, 일반적으로 두 n-형 메인 웰 주입들은 거의 동일한 이온 주입 용량으로 행해진다.
필드-절연 영역 (138) 의 형성 후에는, 임의의 다른 p-형 또는 n-형 주입과 함께, 5 개의 웰 주입이 수행되며, 일반적으로 임의 순서로 행해질 수 있다.
일반적으로 비대칭 IGFET들 (100 및 102) 및 예시된 대칭 IGFET들의 각각의 소스/드레인 존에는 수직 경사형 접합 (vertically graded junction) 이 제공된다. 즉, 일반적으로 비대칭 IGFET들 (100 및 102) 및 예시된 대칭 IGFET들의 각각의 소스/드레인 존은 매우 고농도로 도핑된 메인 부분 및 더 저농도로 도핑되었지만 여전히 고농도로 도핑되고, 그 메인 부분 아래에 놓여 있으면서 그것과 수직으로 연속된 하부 부분을 포함한다. 동일한 것이 드레인 확장형 IGFET들 (104 및 106) 의 소스들 및 드레인 컨택트 존들에 대해 적용된다. 수직 경사형 접합 피처들 (features) 을 제공하는 고농도로 도핑된 하부 부분은, 설명의 단순화를 위해, 비대칭 고-전압 IGFET들, 드레인 확장형 IGFET들, 대칭 IGFET들, 모든 IGFET들에 일반적으로 적용가능한 정보, 및 본 CIGFET 구조의 제조에 관한 아래의 섹션에서는 설명되지 않는다. 이 5 개의 섹션들을 수반하는 도면들에서도 이들 고농도로 도핑된 하부 부분은 도시되어 있지 않다. 대신에, 수직 경사형 접합은 도 34a 내지 도 34c에서 나타낸 IGFET들의 수직 경사형-접합 변형과 관련하여 아래에서 별도로 다루어진다.
D. 비대칭 고-전압 IGFET들
D1. 비대칭 고-전압 n-채널 IGFET의 구조
이하 비대칭 고-전압 엠프티-웰 상보형 IGFET들 (100 및 102) 의 내부 구조가 설명된다. n-채널 IGFET (100) 을 먼저 설명하면, 도 12에는 도 11a에 도시된 IGFET (100) 의 중심부의 확대도가 나타나 있다. IGFET (100) 는 상부 반도체 표면을 따라서 활성 반도체 아일랜드 (140) 에 위치해 있는 한 쌍의 n-형 소스/드레인 (다시 "S/D") 존 (240 및 242) 을 가진다. S/D 존 (240 및 242) 은, 반드시는 아니지만, 일반적으로 소스 및 드레인으로서 각각 기능하기 때문에, 이하에서는 종종 소스 (240) 및 드레인 (242) 으로 각각 지칭된다. 소스 (240) 및 드레인 (242) 은 IGFET (100) 에 대한 보디 재료를 구성하는 p-형 엠프티 메인 웰 영역 (180) 의 채널 존 (244) 에 의해 분리되어 있다. p-형 엠프티-웰 보디 재료 (180) 는 (a) n-형 소스 (240) 와 함께 소스-보디 pn 접합 (246) 을 형성하고, 또한 (b) n-형 드레인 (242) 과 함께 드레인-보디 pn 접합 (248) 을 형성한다.
p-형 엠프티-웰 보디 재료 (180) 의 중간농도로 도핑된 할로 포켓 부분 (250) 은 소스 (240) 를 따라서 상부 반도체 표면으로 상향 확장되고, 소스 (240) 와 드레인 (242) 사이의 위치에서 종결된다. 도 11a 및 도 12는 소스 (240) 가 p 소스측 할로 포켓 (250) 보다 더 깊게 확장된 상황을 도시하고 있다. 다르게는, 할로 포켓 (250) 이 소스 (240) 보다 더 깊게 확장될 수 있다. 그러면 할로 포켓 (250) 은 소스 (240) 아래에서 측방으로 확장된다. 할로 포켓 (250) 은 p-형 소스 할로 도펀트로 규정된다.
소스측 할로 포켓 부분 (250) 의 바깥쪽의 p-형 엠프티-웰 보디 재료 (180) 의 부분은 p-형 엠프티-웰 메인 보디-재료 부분 (254) 을 구성한다. 할로 포켓 부분 (250) 바깥쪽의 가상 수직선을 따라 보디 재료 (180) 의 깊은 p-형 엠프티-웰 농도 최대의 위치로부터 상부 반도체 표면을 향해 이동할 때에, 엠프티-웰 메인 보디-재료 부분 (254) 의 p-형 도펀트의 농도가 부호 "p"로 표시된 중간농도의 (moderate) 도핑으로부터 부호 "p-"로 표시된 저농도의 (light) 도핑으로 점차 떨어진다. 도 11a 및 도 12의 점선 (256) 은 그 아래에서는 메인 보디-재료 부분 (254) 의 p-형 도펀트 농도가 중간농도의 p 도핑에 있고, 그 위에서는 부분 (254) 의 p-형 도펀트 농도가 저농도의 p- 도핑에 있는 위치를 대략적으로 나타낸다. 도 12에는 선 (256) 아래의 보디-재료 부분의 중간농도로 도핑된 하부 지역이 p 하부 보디-재료 지역 254L 로 표시되어 있다. 도 12에는 p 할로 포켓 (250) 바깥쪽의 선 (256) 위의 보디-재료 부분 (254) 의 저농도로 도핑된 상부 지역이 p- 상부 보디-재료 지역 254U 로 표시되어 있다.
채널 존 (244)(도 11a 및 도 12에는 구체적으로 획정되지 않음) 은 소스 (240) 와 드레인 (242) 사이의 모든 p-형 모노실리콘으로 구성된다. 구체적으로, 채널 존 (244) 은 메인 보디-재료 부분 (254) 의 p- 상부 지역 (254U) 의 표면-인접 세그먼트 및 (a) 도 11a 및 도 12의 예에서 도시된 바와 같이 소스 (240) 가 할로 포켓 (250) 보다 더 깊게 연장된다면 p 할로 포켓 부분 (250) 의 모두 또는 (b) 할로 포켓 (250) 이 소스 (240) 보다 더 깊게 연장된다면 할로 포켓 (250) 의 표면-인접 세그먼트에 의해 형성된다. 어느 경우든, 할로 포켓 (250) 은 채널 존 (244) 의 보디-재료 부분 (254) 의 p- 상부 지역 (254U) 의 직접 인접한 재료보다 더욱 고농도로 도핑된 p-형이다. 이에 따라, 소스 (240) 를 따르는 할로 포켓 (250) 의 존재로 인하여 채널 존 (244) 은 비대칭적으로 길이방향으로 도펀트 그레이딩된다.
tGdH 높은 두께 값의 게이트 유전체 층 (260) 은 상부 반도체 표면 상에 위치해 있고 채널 존 위에서 연장된다. 게이트 전극 (262) 은 채널 존 (244) 위의 게이트 유전체 층 (260) 상에 위치해 있다. 게이트 전극 (262) 은 소스 (240) 와 드레인 (242) 위에서 부분적으로 연장된다.
n-형 소스 (240) 는 매우 고농도로 도핑된 메인 부분 (240M) 및 더 저농도로 도핑된 측면 확장부 (240E) 로 구성된다. n++ 메인 소스 부분 (240M) 보다 더 저농도로 도핑되어 있긴 하지만, 측면 소스 확장부 (240E) 는 현재의 것과 같은 서브-마이크로미터(sub-μm) 상보형 IGFET 응용들에서는 여전히 고농도로 도핑되어 있다. 이와 유사하게, n-형 드레인 (242) 은 매우 고농도로 도핑된 메인 부분 (242M) 및 더 저농도로 도핑되었지만 여전히 고농도로 도핑된 측면 확장부 (242E) 로 구성된다. 일반적으로, n++ 메인 소스 부분 (240M) 및 n++ 메인 드레인 부분 (242M) 은 n-형 메인 S/D 도펀트로 지칭되는 n-형 반도체 도펀트 (통상적으로 비소) 의 이온 주입에 의해 규정된다. 소스 (240) 및 드레인 (242) 에 대한 외부의 전기적 컨택트들은 각각 메인 소스 부분 (240M) 및 메인 드레인 부분 (242M) 을 통해 형성된다.
측면 소스 확장부 (240E) 및 측면 드레인 확장부 (242E) 는 상부 반도체 표면을 따르는 채널 존 (244) 을 종결시킨다. 게이트 전극 (262) 은 각 측면 확장부 (240E 또는 242E) 의 일부분 위에서 연장된다. 일반적으로 전극 (262) 은 n++ 메인 소스 부분 (240M) 또는 n++ 메인 드레인 부분 (242M) 의 어느 부분 위에서도 연장되지 않는다. 유전체 측벽 스페이서들 (264 및 266) 은 각각 게이트 전극 (262) 의 대향하는 횡방향 측벽들을 따라 위치해 있다. 금속 실리사이드 층들 (268, 270, 및 272) 은 각각 게이트 전극 (262), 메인 소스 부분 (240M), 및 메인 드레인 부분 (242M) 을 따라 위치해 있다.
D2. 비대칭 고-전압 n-채널 IGFET의 소스/드레인 확장부들
비대칭 고-전압 IGFET (100) 의 드레인 확장부 (242E) 는 소스 확장부 (240E) 보다 더 저농도로 도핑되어 있다. 그러나, 각 측면 확장부 (240E 또는 242E) 의 n-형 도핑은 부호 "n+"로 표시된 고농도의 n-형 도핑의 범위에 속하게 된다. 따라서, 도 11a 및 도 12에는 측면 확장부들 (240E 및 242E) 이 모두 "n+"로 라벨링되어 있다. 아래에서 더 설명되는 바와 같이, 일반적으로 측면 소스 확장부 (240E) 에서의 고농도의 n-형 도핑은, 측면 드레인 확장부 (242E) 에서의 고농도의 n-형 도핑을 제공하기 위해 사용된 n-형 도펀트 보다 높은 원자량의 n-형 도펀트에 의해 제공된다.
일반적으로 n+ 소스 확장부 (240E) 는, 비교적 얕은 n-형 소스 확장부를 규정할 때에만 사용되기 때문에 n-형 얕은 소스-확장 도펀트로 지칭되는 n-형 반도체 도펀트의 이온 주입에 의해 규정된다. 일반적으로 n+ 드레인 확장부 (242) 는, n-형 드레인-확장 도펀트로 지칭되고 또한 비교적 깊은 n-형 소스 확장부 및 비교적 깊은 n-형 드레인 확장부 모두를 규정할 때 사용되기 때문에 n-형 깊은 S/D-확장 도펀트로도 지칭되는 n-형 반도체 도펀트의 이온 주입에 의해 규정된다.
n+ 측면 확장부 (240E 및 242E) 는 다중 목적으로 제공된다. 통상적으로 메인 소스 부분 (240M) 및 메인 드레인 부분 (242M) 은 이온 주입에 의해 규정되므로, 확장부 (240E 및 242E) 는, 게이트 유전체 (260) 로부터 떨어져 있는 메인 소스 부분 (240M) 및 메인 드레인 부분 (242M) 의 매우 높은 주입 용량을 유지시킴으로써 IGFET 제조 도중에 게이트 유전체 층 (260) 이 손상되는 것을 방지하는 버퍼로서 기능한다. IGFET 동작 동안, 측면 확장부 (240E 및 242E) 로 인하여 채널 존 (244) 의 전계는, 만일 n++ 메인 소스 부분 (240M) 및 n++ 메인 드레인 부분 (242M) 이 게이트 전극 (262) 아래에 확장되었다면 발생하였을 것보다 더 낮아지게 된다. 드레인 확장부 (242E) 의 존재는 게이트 유전체 (260) 로의 핫 캐리어 인젝션 (hot carrier injection) 을 억제하고, 이에 따라 게이트 유전체 (260) 가 대전되는 것을 방지한다. 그 결과, IGFET (100) 의 문턱 전압 VT 은 대단히 안정적이다, 즉 동작 시간 (operational time) 에 따라 드리프트 (drift) 되지 않는다.
IGFET (100) 는 채널 존 (244) 의 상부 표면을 따라 공핍 영역에 형성된 1차 전자들의 채널을 통해 n+ 소스 확장부 (240E) 로부터 n+ 드레인 확장부 (242E) 로 전류를 흐르게 한다. 게이트 유전체 층 (260) 으로의 핫 캐리어 인젝션과 관련하여, 드레인 (242) 의 전계로 인하여 1차 전자들이 드레인 (242) 에 접근함에 따라 가속화되고 에너지를 얻게 된다. 드레인 (242) 에서는 충돌 이온화 (impact ionization) 가 일어남으로써, 일반적으로 로컬 (local) 전계의 방향으로 이동하는 2차 (secondary) 전하 캐리어들 (전자들과 정공들 모두) 을 생성한다. 2차 전하 캐리어들 (특히 2차 전자들) 의 일부는 게이트 유전체 층 (260) 을 향해 이동한다. 드레인 확장부 (242E) 는 메인 드레인 부분 (242M) 보다 더 저농도로 도핑되어 있기 때문에, 1차 전자들은 드레인 (242) 에 진입함에 따라 감소된 전계를 받는다. 따라서, 더 적은 핫 (에너지틱 (energetic)) 2차 전하 캐리어들이 게이트 유전체 층 (260) 으로 주입된다. 게이트 유전체 (260) 에 대한 핫 캐리어 손상은 감소된다. 또한, 게이트 유전체 (260) 는, 그렇지 않았다면 원하지 않게 IGFET (100) 의 문턱 전압 VT 에 드리프트를 야기했을, 감소된 차징 (charging) 을 받는다.
보다 구체적으로, 그것의 n-형 S/D 존들 각각이 매우 고농도로 도핑된 메인 부분과 더 저농도로 도핑되었지만 여전히 고농도로 도핑된 측면 확장부로 구성된, 레퍼런스 n-채널 IGFET를 고려한다. 레퍼런스 IGFET의 소스 및 드레인 확장부가 IGFET (100) 의 소스 확장부 (240E) 에서와 실질적으로 동일한 고농도 n-형 도핑에 있는 상황과 비교하면, 드레인 확장부 (242E) 에서의 더 낮은 n-형 도핑으로 인하여, 드레인 확장부 (242E) 를 따르는 드레인-보디 접합 (248) 의 부분에 걸친 도펀트 농도의 변화는, 레퍼런스 IGFET에서의 드레인 확장부를 따르는 드레인-보디 pn 접합의 부분에 걸친 도펀트 농도의 변화 보다 더욱 서서히 일어나게 된다. 이에 따라, 드레인 확장부 (242E) 를 따르는 드레인-보디 접합 (248) 의 부분을 따른 공핍 영역의 폭이 증가된다. 이로 인해 드레인 확장부 (242E) 에서의 전계는 더 감소되게 된다. 그 결과, 드레인 확장부 (242E) 에서는 레퍼런스 IGFET의 드레인 확장부에서보다 더 적은 충돌 이온화가 발생한다. 드레인 확장부 (242E) 에서의 감소된 충돌 이온화로 인하여, IGFET (100) 는 더 적은 손상을 주는 게이트 유전체 층 (260) 으로의 핫 캐리어 인젝션을 초래한다.
n+ 소스 확장부 (240E) 보다 더 저농도로 도핑되는 것에 부가하여, n+ 드레인 확장부 (242E) 는 n+ 소스 확장부 (240E) 보다 상당히 더 깊게 확장된다. 각각의 메인 S/D 부분 보다 더 저농도로 도핑되고 상부 반도체 표면을 따르는 IGFET의 채널 존을 종결시키는 측면 S/D 확장부들을 가진 IGFET에 있어서, ySE 및 yDE 가 각각 그 S/D 확장부들의 최대 깊이들을 나타내는 것으로 놓는다. 그러면 IGFET (100) 의 드레인 확장부 (242E) 의 깊이 yDE 는 소스 확장부 (240E) 의 깊이 ySE 를 상당히 초과한다. 일반적으로 IGFET (100) 의 드레인-확장 깊이 yDE 는 그것의 소스-확장 깊이 ySE 보다 적어도 20% 더 크고, 바람직하게는 적어도 30% 더 크고, 더욱 바람직하게는 적어도 50% 더 크고, 더욱더 바람직하게는 적어도 100% 더 크다. 몇 가지의 팩터 (factor) 들이 소스 확장부 (240E) 보다 상당히 깊게 확장되는 드레인 확장부 (242E) 를 초래한다.
소스 확장부 (240E) 및 드레인 확장부 (242E) 각각은 상부 반도체 표면 아래에서 최대 (또는 피크) n-형 도펀트 농도에 도달한다. 측면 S/D 확장부들을 가진 IGFET로서, 그 측면 S/D 확장부들이 IGFET의 S/D 존들 중의 각각의 메인 S/D 부분들 보다 더 저농도로 도핑되고, 상부 반도체 표면을 따르는 IGFET의 채널 존을 종결시키며, 그 최대 (또는 피크) 농도가 일반적으로 그 상부 반도체 표면의 아래에서 측방으로 확장되는 각 위치를 따라 존재하는 반도체 도펀트에 의해 규정되는, 상기 IGFET에 있어서, ySEPK 및 yDEPK 가 각각 S/D 확장부들에 관한 확장부-규정 도펀트들의 최대 농도 위치들에서의 평균 깊이를 나타내는 것으로 놓는다. IGFET (100) 의 소스 확장부 (240E) 및 드레인 확장부 (242E) 에 관한 최대 도펀트 농도 깊이 ySEPK 및 yDEPK 가 도 12에 표시되어 있다. 소스 확장부 (240E) 에 관한 깊이 ySEPK 는 보통 0.004 - 0.020 μm, 통상적으로 0.015 μm 이다. 드레인 확장부 (242E) 에 관한 깊이 yDEPK 는 보통 0.010 - 0.030 μm, 통상적으로 0.020 μm이다.
소스 확장부 (240E) 보다 상당히 더 깊게 확장되는 드레인 확장부 (242E) 에 기여하는 하나의 팩터 (factor) 는, 앞서 IGFET (100) 에 관한 ySEPK 및 yDEPK 값으로 나타낸 바와 같이, 소스 확장부 (240E) 및 드레인 확장부 (242E) 에 대한 이온 주입이 수행됨으로써 드레인 확장부 (242E) 에서의 n-형 도펀트 농도의 깊이 yDEPK 가 소스 확장부 (240E) 에서의 최대 n-형 도펀트 농도의 깊이 ySEPK 를 상당히 초과한다는 것이다. IGFET (100) 에 관한 최대 드레인-확장 도펀트 농도 깊이 yDEPK 는 그것의 최대 소스-확장 도펀트 농도 깊이 ySEPK 보다 보통은 적어도 10% 더 크고, 바람직하게는 적어도 20% 더 크고, 더욱 바람직하게는 적어도 30% 더 크다.
드레인 확장부 (242E) 가 소스 확장부 (240E) 보다 더 저농도로 도핑되어 있으므로, 드레인 확장부 (242E) 의 깊이 yDEPK 에서의 최대 전체 n-형 도펀트 농도는 소스 확장부 (240E) 의 깊이 ySEPK 에서의 최대 전체 n-형 도펀트 농도 보다 상당히 더 낮다. 드레인 확장부 (242E) 의 깊이 yDEPK 에서 최대 전체 n-형 도펀트 농도는 소스 확장부 (240E) 의 깊이 ySEPK 에서의 최대 전체 n-형 도펀트 농도의, 보통은 1/2 이하, 바람직하게는 1/4 이하, 더욱 바람직하게는 1/10 이하, 더욱더 바람직하게는 1/20 이하이다. 그 결과, 드레인 확장부 (242E) 의 깊이 yDEPK 에서 최대 네트 (net) n-형 도펀트 농도는 소스 확장부 (240E) 의 깊이 ySEPK 에서의 최대 네트 n-형 도펀트 농도 보다 상당히 더 작고, 보통은 그것의 1/2 이하, 바람직하게는 그것의 1/4 이하, 더욱 바람직하게는 그것의 1/10 이하, 더욱더 바람직하게는 그것의 1/20 이하이다. 달리 말하면, 소스 확장부 (240E) 의 깊이 ySEPK 에서 최대 전체 또는 n-형 도펀트 농도는 드레인 확장부 (242E) 의 깊이 yDEPK 에서의 최대 전체 또는 네트 n-형 도펀트 농도 보다 상당히 더 크고, 보통은 그것의 적어도 2배, 바람직하게는 그것의 적어도 4배, 더욱 바람직하게는 그것의 적어도 10배, 더욱더 바람직하게는 그것의 적어도 20배 이다.
소스 확장부 (240E) 보다 상당히 더 깊게 확장되는 드레인 확장부 (242E) 에 기여하는 2 개의 다른 팩터들은 p+ 소스측 할로 포켓 부분 (250) 을 포함한다. 할로 포켓 (250) 의 p-형 도펀트는 소스 확장부 (240E) 의 n-형 얕은 소스-확장 도펀트의 확산을 방해하고, 이에 따라 소스-확장 깊이 ySE 를 감소시킨다. 또한, 할로 포켓 (250) 의 p-형 도펀트로 인하여 소스 확장부 (240E) 의 바닥 (bottom) 이 더 높은 위치에 존재하게 되어서 소스-확장 깊이 ySE 를 더 감소시키게 된다.
소스 확장부 (240E) 보다 상당히 더 깊게 확장되고 또한 소스 확장부 (240E) 보다 더 저농도로 도핑된 드레인 확장부 (242E) 의 조합은, 드레인 확장부 (242E) 의 n-형 깊은 S/D-확장 도펀트로 하여금 소스 확장부 (240E) 의 n-형 얕은 소스 확장부 도펀트 보다 상당히 더 수직으로 확산되게 (spread out) 하는 것을 야기한다. 따라서, 드레인 확장부 (242E) 의 전체 n-형 도펀트의 분포는 소스 확장부 (240E) 의 전체 n-형 도펀트의 분포 보다 상당히 더 수직으로 확산되어 있다.
일반적으로 IGFET (100) 또는 레퍼런스 IGFET와 같은 IGFET를 통해 소스로부터 드레인으로 흐르는 전류는, 드레인에 진입하자마자 하향으로 확산된다. 레퍼런스 IGFET의 소스 및 드레인 확장부들에서의 n-형 도펀트 농도가 소스 확장부 (240E) 와 실질적으로 동일하게 도핑되고 또한 동일한 깊이로 확장되는 상황과 비교하여, 드레인 확장부 (242E) 의 증가된 깊이는 드레인 확장부 (242E) 를 통한 전류 흐름이 레퍼런스 IGFET의 드레인 확장부에서 보다 더욱 수직으로 확산되는 것을 야기한다. 따라서, 드레인 확장부 (242E) 에서의 전류 밀도는 레퍼런스 IGFET의 드레인 확장부에서의 전류 밀도 보다 더 작다.
드레인 확장부 (242E) 에서의 전체 n-형 도펀트의 증가된 확산 (spreading) 으로 인하여, 드레인 확장부 (242E) 에서의 전계는 레퍼런스 IGFET의 드레인 확장부에서의 전계 보다 더 작아지게 된다. 드레인 확장부 (242E) 에서는 레퍼런스 IGFET의 드레인 확장부에서 보다 더 적은 충돌 이온화가 발생한다. 또한, 충돌 이온화는 레퍼런스 IGFET의 드레인 확장부 보다 상부 반도체 표면으로부터 더욱 먼 드레인 확장부 (242E) 에서 발생한다. 레퍼런스 IGFET의 게이트 유전체 층 보다 더 적은 캐리어들이 게이트 유전체 (260) 에 도달한다. 그 결과, IGFET (100) 의 게이트 유전체 층 (260) 으로의 핫 캐리어 인젝션의 양은 더욱 감소한다.
드레인 확장부 (242E) 는 소스 확장부 (240E) 보다 게이트 전극 (262) 아래에서 측방으로 상당히 더 확장된다. 각각의 메인 S/D 부분들 보다 더 저농도로 도핑되고 상부 반도체 표면을 따르는 IGFET의 채널 존을 종결시키는 측면 S/D 확장부들을 가진 IGFET에 있어서, XSEOL 및 XDEOL 는 IGFET의 게이트 전극이 소스 및 드레인 확장부들과 각각 오버랩되는 양을 나타내는 것으로 놓는다. IGFET (100) 의 게이트 전극 (262) 이 드레인 확장부 (242E) 에 오버랩되는 양 XDEOL은 게이트 전극 (262) 이 소스 확장부 (240E) 에 오버랩되는 양 XSEOL을 상당히 초과한다. 게이트-전극 오버랩 XSEOL 및 XDEOL 이 IGFET (100) 에 관한 도 12에 표시되어 있다. IGFET (100) 의 게이트-투-드레인-확장 (gate-to-drain-extension) 오버랩 XDEOL은 게이트-투-소스-확장 (gate-to-source-extension) 오버랩 XSEOL 보다 보통 적어도 20% 더 크고, 바람직하게는 적어도 30% 더 크고, 더욱 바람직하게는 적어도 50% 더 크다.
게이트 전극 (262) 의 드레인-측 에지 (edge) 근처의 게이트 유전체 재료의 품질은, 불행하게도, 나머지 게이트 유전체 재료의 품질만큼 양호하지 못하다. 소스 확장부 (240E) 가 게이트 전극 (262) 아래에서 측방으로 확장되는 것과 동일한 양으로 레퍼런스 IGFET의 S/D 확장부들이 게이트 전극 아래에서 측방으로 확장되는 상황과 비교하면, 드레인 확장부 (242E) 가 게이트 전극 (262) 아래에서 측방으로 확장되는 더 큰 양은, 드레인 확장부 (242E) 를 통한 전류 흐름이 레퍼런스 IGFET의 드레인 확장부에서 보다 더욱더 수직으로 확산될 수 있게 한다. 드레인 확장부 (242E) 에서의 전류 밀도는 더 감소한다. 이것은 레퍼런스 IGFET의 드레인 확장부에서 보다 더욱더 작은 충돌 이온화를 드레인 확장부 (242E) 에서 발생시킨다. 게이트 유전체 층 (260) 으로의 핫 캐리어 인젝션의 양은 더욱더 감소한다. 드레인 확장부 (242E) 의 감소된 도핑, 더 큰 깊이, 및 더 큰 게이트-전극 오버랩으로 인하여, IGFET (100) 는 매우 적은 손상을 주는 게이트 유전체 (260) 로의 핫 캐리어 인젝션을 받게되고, 이에 따라 IGFET (100) 의 문턱 전압이 동작 시간 (operational time) 에 대해 매우 안정적일 수 있게 한다.
상부 반도체 표면을 따르는 IGFET 채널 존을 종결시키는 더 저농도로 도핑된 측면 소스 및 드레인 확장부들과 각각 연속하는 메인 소스 및 드레인 부분들을 가진 IGFET에 있어서, ySM 및 yDM 이 각각 메인 소스 및 드레인 부분들의 최대 깊이들을 나타내는 것으로 놓는다. 통상적으로 IGFET (100) 의 메인 드레인 부분 (242M) 의 깊이 yDM 은 메인 소스 부분 (240M) 의 깊이 ySM 와 거의 동일하다. IGFET (100) 에 관한 각각의 깊이 ySM 및 yDM 은 보통 0.08 - 0.20 μm, 통상적으로 0.14 μm이다. 할로 포켓 부분 (250) 을 규정하는 p-형 도펀트의 존재로 인하여, IGFET (100) 의 메인 소스 부분 깊이 ySM 는 그것의 메인 드레인 부분 깊이 yDM 보다 약간 더 작을 수도 있다.
도 11a 및 도 12의 예에서는, IGFET (100) 의 메인 소스 부분 (240M) 이 소스 확장부 (240E) 보다 더 깊게 확장된다. 따라서, IGFET (100) 의 메인 소스 부분 깊이 ySM 는 그것의 소스-확장 깊이 ySE 를 초과한다. 이와 대조적으로, 본 예에서는 드레인 확장부 (242E) 가 메인 드레인 부분 (242M) 보다 더 깊게 확장된다. 따라서, IGFET (100) 의 드레인-확장 깊이 yDE 는 그것의 메인 드레인 부분 깊이 yDM 를 초과한다. 또한, 드레인 확장부 (242E) 는 메인 드레인 부분 (242M) 의 아래에서 측방으로 확장된다.
yS 및 yD 는 각각 IGFET의 소스 및 드레인의 최대 깊이를 나타내는 것으로 놓는다. 깊이 yS 및 yD 는 IGFET의 소스-보디 및 드레인-보디 pn 접합, 즉, IGFET (100) 에 관한 소스-보디 접합 (246) 및 드레인-보디 접합 (248) 의 각각의 최대 깊이이다. 도 11a 및 도 12의 예에서 IGFET (100) 의 메인 소스 부분 깊이 ySM 는 소스-확장 깊이 ySE 를 초과하고, IGFET (100) 의 소스 깊이 yS 는 그것의 메인 소스 부분 깊이 ySM 와 동일하다. 반면에, IGFET (100) 의 드레인 확장부 깊이 yDE 가 그것의 메인 드레인 깊이 yDM 를 초과하기 때문에, 본 예에서는 IGFET (100) 의 드레인 깊이 yD 가 그것의 드레인-확장 깊이 yDE 와 동일하다.
IGFET (100) 의 소스 깊이 yS 는 보통 0.08 - 0.20 μm, 통상적으로 0.14 μm이다. IGFET (100) 의 드레인 깊이 yD 는 보통 0.10 - 0.22 μm, 통상적으로 0.16 μm이다. IGFET (100) 의 드레인 깊이 yD 는 그것의 소스 깊이를 보통 0.01 - 0.05 μm 만큼, 통상적으로는 0.02 μm 만큼 초과한다. 또한, IGFET (100) 의 소스-확장 깊이 ySE 는 보통 0.02 - 0.10 μm, 통상적으로 0.04 μm이다. IGFET (100) 의 드레인-확장 깊이 yDE 는 0.10 - 0.22, 통상적으로 0.16 μm이다. 그러므로, 통상적으로 IGFET (100) 의 드레인-확장 깊이 yDE 는 그것의 소스-확장 깊이 ySE 의 대략 4배이고, 어느 경우든, 그것의 소스-확장 깊이 ySE 의 3배 보다 크다.
D3. 비대칭 고-전압 n-채널 IGFET의 소스/드레인 확장부들에서의 상이한 도펀트들
비대칭 n-채널 IGFET (100) 의 소스 확장부 (240E) 에서의 n-형 얕은 소스-확장 도펀트 및 그것의 드레인 확장부 (242E) 에서의 n-형 깊은 S/D-확장 도펀트는 동일한 원자 종 (atomic species) 일 수 있다. 예를 들면, 이들 n-형 도펀트들 모두는 비소일 수 있다. 다르게는, n-형 도펀트들 모두는 인 (phosphorus) 일 수도 있다.
소스 확장부 (240E) 에서의 n-형 얕은 소스-확장 도펀트가 드레인 확장부 (242E) 에서의 n-형 깊은 S/D-확장 도펀트 보다 큰 원자량이 되도록 선택된 경우에는, IGFET (100) 의 특성, 특히 게이트 유전체 층 (260) 으로의 핫 캐리어 인젝션을 회피하기 위한 능력이 향상된다. 이러한 목적으로, n-형 깊은 S/D-확장 도펀트가 5a 족 (Group 5a) 원소인 반면, n-형 얕은 소스-확장 도펀트는 n-형 깊은 S/D-확장 도펀트로서 사용된 5a 족 원소 보다 더 높은 원자량을 갖는 다른 5a 족 원소이다. 바람직하게는, n-형 깊은 S/D-확장 도펀트가 5a 족 원소 인 (phosphorus) 이고, 반면에 n-형 얕은 소스-확장 도펀트는 더 높은 원자량 5a 족 원소 비소 (arsenic) 이다. 또한, n-형 얕은 소스-확장 도펀트는 심지어 더 높은 원자량 5a 족 원소 안티몬 (antimony) 일 수도 있다. 그 경우, n-형 깊은 S/D-확장 도펀트는 비소 또는 인이다.
이온-주입 반도체 도펀트는 범위 (range) 및 스트래글 (straggle) 에 의해 특징지어진다. 범위는 이온-주입 재료에서의 도펀트의 원자에 의해 이동된 평균 거리이다. 스트래글은 그 범위의 표준 편차이다. 즉, 스트래글은 도펀트 원자에 의해 이동된 실제 거리가 도펀트 원자에 의해 이동된 평균 거리와 상이한 표준 양이다. 그것의 더 높은 원자량으로 인해, n-형 얕은 소스-확장 도펀트는, 모노실리콘에서 동일한 이온 주입 에너지 또는 동일한 범위의 n-형 깊은 S/D-확장 도펀트 보다 더 적은 스트래글 (straggle) 을 모노실리콘에서 갖는다.
또한, n-형 얕은 소스-확장 도펀트의 더 높은 원자량으로 인해 그것은 n-형 깊은 S/D-확장 도펀트 보다 더 낮은 확산 계수를 가지게 된다. 동일한 열처리 (thermal processing) 를 받는 경우, n-형 얕은 소스-확장 도펀트의 원자들은 n-형 깊은 S/D-확장 도펀트의 원자들 보다 IGFET (100) 의 모노실리콘에서 더 적게 확산된다. n-형 얕은 소스-확산 도펀트의 더 낮은 스트래글 및 더 낮은 확산 계수로 인하여 IGFET (100) 의 소스 저항은 감소 된다. 따라서, IGFET (100) 는 더 많은 전류를 흐르게 한다. 그것의 트랜스컨덕턴스 (transconductance) 는 유리하게 증가한다.
또한, n-형 깊은 소스-확산 도펀트의 더 낮은 스트래글 및 더 낮은 확산은 더욱 급격한 도펀트-농도 프로파일을 가진 소스 확장부 (240E) 를 제공한다. 이것은 할로 포켓 부분 (250) 과 소스 확장부 (240E) 사이의 상호작용 (interaction) 을 개선시킨다. 실질적으로 동일한 제조 파라미터에 따라 IGFET (100) 의 복수의 유닛들을 제조하는 동안에는, 유닛으로부터 유닛으로의 더 적은 가변성 및 더 양호한 IGFET 매칭이 존재한다. 반면에, n-형 깊은 S/D-확산 도펀트의 더 높은 스트래글 및 더 큰 확산은 드레인 확장부 (242E) 에 더욱 완만한 (더 확산) 도펀트-농도 프로파일을 제공한다. 드레인 확장부 (242E) 에서 피크 (peak) 전계는 전술한 것보다 더욱더 감소된다. IGFET (100) 의 고-전압 신뢰성은 상당히 개선된다.
D4. 비대칭 고-전압 n-채널 IGFET의 도펀트 분포들
전술한 바와 같이, 비대칭 고-전압 n-채널 IGFET (100) 의 소스 (240) 를 따르는 할로 포켓 부분 (250) 의 존재는, 채널 존 (244) 으로 하여금 비대칭으로 길이방향으로 도펀트 그레이딩 되는 것을 야기한다. 소스-확산 도핑 보다 더 저농도의 드레인-확산 도핑, 소스-확산 깊이 보다 더 큰 드레인-확산 깊이, 및 게이트-전극-투-소스-확장 (gate-electrode-to-source-extension) 오버랩 보다 더 큰 게이트-전극-투-드레인-확장 (gate-electrode-to-drain-extension) 오버랩은 IGFET (100) 에 대해 더 큰 비대칭을 제공한다. 보디 재료 (180) 는, 전술한 바와 같이, 엠프티 웰이다. IGFET (100) 의 도핑 비대칭들 및 보디 재료 (180) 의 엠프티-웰 도핑 특성의 추가적 이해는 도 13a - 도 13c (총괄적으로 "도 13"), 도 14a - 도 14c (총괄적으로 "도 14"), 도 15a - 도 15c (총괄적으로 "도 15"), 도 16a - 도 16c (총괄적으로 "도 16"), 도 17a - 도 17c (총괄적으로 "도 17"), 및 도 18a - 도 18c (총괄적으로 "도 18") 의 보조로 용이해진다.
도 13은 상부 반도체 표면을 따르는 예시적인 도펀트 농도를 IGFET (100) 에 관한 길이방향 거리 x의 함수로서 나타낸다. 도 13에 나타낸 커브 (curve) 들은 채널 존 (244) 에서의 비대칭적 길이방향 도펀트 그레이딩 및 소스 확장부 (240E) 보다 게이트 전극 (262) 의 아래에서 더 연장되는 드레인 확장부 (242E) 로부터 발생하는 S/D-확산 비대칭의 일례를 도시하고 있다.
도 14 내지 도 18은 IGFET (100) 에 관한 예시적인 수직 도펀트 농도 정보를 나타낸다. 도 14에는 메인 소스 부분 (240M) 및 엠프티-웰 메인 보디-재료 부분 (254) 을 거치는 가상 수직선을 따르는 깊이 y의 함수로서 예시적인 도펀트 농도들이 나타나 있다. 도 15는 소스 확장부 (240E) 및 게이트 전극 (262) 의 소스측을 거치는 가상 수직선 (274E) 을 따르는 깊이 y의 함수로서 예시적인 도펀트 농도들을 나타내고 있다. 도 16에는 채널 존 (244) 및 메인 보디-재료 부분 (254) 을 거치는 가상 수직선 (276) 을 따르는 깊이 y의 함수로서 예시적인 도펀트 농도들이 나타나 있다. 수직선 (276) 은 할로 포켓 부분 (250) 과 드레인 (242) 사이의 수직 위치를 통과한다. 도 17은 드레인 확장부 (242E) 및 게이트 전극 (262) 의 드레인측을 거치는 가상 수직선 (278E) 을 따르는 깊이 y의 함수로서 예시적인 도펀트 농도들을 나타내고 있다. 도 18에는 메인 드레인 부분 (242M) 및 보디-재료 부분 (254) 을 거치는 가상 수직선 (278M) 을 따르는 깊이 y의 함수로서 예시적인 도펀트 농도들이 나타나 있다.
메인 소스 부분 (240M), 채널 존 (244), 및 메인 드레인 부분 (242M) 의 각각에 관한 도 14, 도 16, 및 도 18에 나타낸 커브들은 메인 보디-재료 부분 (254) 및 할로 포켓 부분 (250) 에 의해 형성된 보디 재료 (180) 의 엠프티-웰 도핑 특성의 일례를 주로 도시한다. 소스 확장부 (240E) 및 드레인 확장부 (242E) 의 각각에 관한 도 15 및 도 17에 나타낸 커브들은 소스 확장부 (240E) 보다 더 저농도로 도핑되고 더 깊이 확장되는 드레인 확장부 (242E) 로부터 발생하는 S/D-확장 비대칭의 일례를 주로 도시한다. pn 접합 (224) 에서의 보디 재료 (180) 의 바닥 (bottom) 은 소스 확장부 (240E) 및 드레인 확장부 (242E) 의 바닥의 상당한 아래에 있으므로, 도 15 및 도 17은 도 14, 도 16, 및 도 18 보다 더 작은 깊이 스케일 (scale) 로 되어 있다.
도 13a는 주로 영역 136, 210, 240M, 240E, 242M, 242E, 250, 및 254 을 규정하고 이에 따라 채널 존 (244) 의 비대칭적 길이방향 도펀트 그레이딩 및 소스 확장부 (240E) 및 드레인 확장부 (242E) 위의 게이트 전극 (262) 의 오버랩의 비대칭 성질을 확립하는 개별적 반도체 도펀트들의, 상부 반도체 표면을 따르는, 농도 NI 를 구체적으로 도시한다. 도 14a, 15a, 16a, 17a, 및 18a는 수직적으로 영역 136, 210, 240M, 240E, 242M, 242E, 250, 및 254 을 규정하고 이에 따라 각각의 (a) 메인 소스 부분 (240M) 및 엠프티-웰 메인 보디-재료 부분 (254) 의 언더라잉 (underlying) 재료 (b) 소스 확장부 (240E) (c) 채널 존 (244) 및 메인 보디-재료 부분 (254) 의 언더라잉 재료, 즉 할로 포켓 부분 (250) 의 바깥쪽 (d) 드레인 확장부 (242E), 및 (e) 메인 드레인 부분 (242M) 및 보디-재료 부분 (254) 의 언더라잉 재료에서 수직 도펀트 프로파일을 확립하는 개별적 반도체 도펀트들의, 상부 반도체 표면을 따르는, 농도 NI 를 구체적으로 도시한다.
도 13a, 14a, 15a, 16a, 17a, 및 18a의 커브 210', 240M', 240E', 242M', 및 242E'는 깊은 n 웰 (210), 메인 소스 부분 (240M), 소스 확장부 (240E), 메인 드레인 부분 (242M), 및 드레인 확장부 (242E) 를 각각 형성하기 위해 사용된 n-형 도펀트들의 (표면 및 수직) 농도 NI 를 나타낸다. 커브 136', 250', 및 254' 는 기판 영역 (136), 할로 포켓 (250), 및 엠프티-웰 메인 보디-재료 부분 (254) 을 각각 형성하기 위해 사용된 p-형 도펀트들의 (표면 및 수직) 농도 NI 를 나타낸다. 아이템 246#, 248# 및 224# 는 네트 도펀트 농도 NN 가 0 이 되는 장소를 표시하고 이에 따라 p-형 엠프티 메인 웰 영역 (180) 및 깊은 n 웰 영역 (210) 사이의 소스-보디 접합 (246), 드레인-보디 접합 (248), 및 분리 pn 접합 (224) 의 위치를 각각 표시한다.
도 13b에는 상부 반도체 표면을 따르는 영역 240M, 240E, 242M, 242E, 250, 및 254 에서의 전체 p-형 및 전체 n-형 도펀트들의 농도 NT가 나타나 있다. 도 14b, 15b, 16b, 17b, 및 18b 는 수직선 274M, 274E, 276, 278E, 및 278M을 따르는 영역 136, 210, 240M, 240E, 242M, 242E, 250, 및 254 에서의 전체 p-형 및 전체 n-형 도펀트들의 농도 NT를 다양하게 도시하고 있다. 영역 136, 250, 및 254에 각각 대응하는 커브 세그먼트 136", 250", 및 254"는 p-형 도펀트들의 전체 농도 NT 를 나타낸다. 도 13b의 아이템 244" 는 채널 존 (244) 에 대응하며 커브 세그먼트 250" 및 254"의 채널-존 부분들을 나타낸다. 도 14b, 15b, 16b, 17b, 및 18b의 아이템 180"은 엠프티-웰 보디 재료 (180) 에 대응한다.
도 14b, 15b, 16b, 17b, 및 18b의 커브 240M", 240E", 242M", 및 242E"는 메인 소스 부분 (240M), 소스 확장부 (240E), 메인 드레인 부분 (242M), 및 드레인 확장부 (242E) 에 각각 대응하고, n-형 도펀트들의 전체 농도 NT 를 나타낸다. 도 13b 및 도 14b의 아이템 240"는 소스 (240) 에 대응하며 커브 세그먼트 240M" 및 240E" 의 결합을 나타낸다. 도 13b 및 18b의 아이템 242"는 드레인 (242) 에 대응하며 커브 세그먼트 242M" 및 242E"의 결합을 나타낸다. 아이템 246#, 248#, 및 224# 는 접합 246, 248, 및 224의 위치를 각각 표시한다. 도 16b의 커브 210"은 도 16a의 커브 210'과 동일하다. 도 17b의 커브 254"는 도 17a의 커브 254'와 거의 동일하다.
도 13c는 상부 반도체 표면을 따르는 네트 도펀트 농도 NN 를 도시한다. 도 14c, 15c, 16c, 17c, 및 18c에는 수직선 274M, 274E, 276, 278E, 및 278M을 따르는 네트 도펀트 농도 NN 이 나타나 있다. 커브 세그먼트 250* 및 254* 는 각각의 영역 250 및 254 에서의 p-형 도펀트의 네트 농도 NN 을 나타낸다. 도 13c에서 아이템 244* 는 채널-존 커브 세그먼트 250* 및 254* 의 결합을 표현하고, 이에 따라 채널 존 (244) 에서의 네트 p-형 도펀트의 농도 NN 을 나타낸다. 도 14c, 15c, 16c, 17c, 및 18c에서 아이템 180* 은 엠프티-웰 보디 재료에 대응한다.
도 13c, 14c, 15c, 16c, 17c, 및 18c에는, 메인 소스 부분 (240M), 소스 확장부 (240E), 메인 드레인 부분 (242M), 및 드레인 확장부 (242E) 의 네트 n-형 도펀트의 농도 NN 가 커브 세그먼트 240M*, 240E*, 242M*, 및 242E* 로 각각 표현되어 있다. 도 13c 및 도 14c의 아이템 240* 은 소스 (240) 에 대응하며 커브 세그먼트 240M* 및 240E* 의 결합을 표현한다. 도 13c 및 도 18c의 아이템 242* 는 드레인 (242) 에 대응하며 커브 세그먼트 242M* 및 242E* 의 결합을 표현한다.
도 13에 표현된 상부 반도체 표면을 따르는 도펀트 분포는, 이하 IGFET (100) 의 도핑 비대칭 및 보디 재료 (180) 의 엠프티-웰 도핑 특성을 더 검토함에 있어 고려된다. 깊은 n 웰 (210) 을 규정하는 깊은 n 웰 도펀트의 농도 NI 는 상부 반도체 표면을 따라 1×1014 atoms/cm3 이하로 너무 낮아서 깊은 n 웰 (210) 은 사실상 상부 반도체 표면에 도달하지 못한다. 그러므로, 도 13에는 깊은 n 웰 (210) 에 대한 농도 NI, NT, 및 NN 을 표현하는 참조 부호 210', 210", 및 210* 가 나타나 있지 않다. 또한, 깊은 n 웰 도펀트는, 상부 반도체 표면을 따르든지 그 아래에 있든지, 소스 (240), 채널 존 (244), 또는 드레인 (242) 에 어떠한 별 영향도 미치지 않는다.
도 13a에는 메인 소스 부분 (240M) 및 메인 드레인 부분 (242M) 을 규정함에 있어서 사용되는 n-형 메인 S/D 도펀트에 관한 상부 반도체 표면을 따르는 농도 NI 가 각각의 커브 240M' 및 242M'로 표현되어 있다. 도 13a에서 커브 240E'로 표현된 상부 반도체 표면을 따르는 농도 NI 를 가진 n-형 얕은 소스-확장 도펀트는 메인 소스 부분 (240M) 에 존재한다. 이와 유사하게, 도 13a에서 커브 240E'로 표현된 상부 반도체 표면을 따르는 농도 NI 를 가진 n-형 깊은 S/D-확장 도펀트는 메인 드레인 부분 (242M) 에 존재한다. 각각의 커브 240E' 및 242E'에 대한 커브 240M' 및 242M'의 비교는, 상부 반도체 표면을 따르는 소스 (240) 및 드레인 (242) 에서의 전체 n-형 도펀트의 농도 NT 의 최대값이 도 13b의 커브 세그먼트 240M" 및 242M"에 의해 각각 표시된 바와 같이 메인 소스 부분 (240M) 및 메인 드레인 부분 (242M) 에 각각 존재한다는 것을 보여준다.
소스 (240) 및 드레인 (242) 모두에는 도 13a에서 커브 136' 및 254'로 각각 표현된 상부 반도체를 따르는 농도 NI 를 가진 p-형 백그라운드 및 엠프티 메인 웰 도펀트들이 존재한다. 또한, 소스 (240) 에는 도 13a에서 커브 250'로 표현된 상부 반도체 표면을 따르는 농도 NI 를 가진 p-형 소스 할로 도펀트가 존재하지만, 드레인 (242) 에는 그렇지 않다.
도 13a에 대한 도 13b의 비교는, 도 13b에서 각각 커브 240" 및 242"로 표현된, 소스 (240) 및 드레인 (242) 모두에서의 전체 n-형 도펀트의 상부-표면 농도 NT 가, 소스-보디 접합 (246) 및 드레인-보디 접합 (248) 에 가까운 곳을 제외하고는, 도 13a의 각각의 커브 136', 250', 및 254'로 표현된 p-형 백그라운드, 소스 할로, 및 엠프티 메인 웰 도펀트들의 상부-반도체 농도 NI 의 합보다 훨씬 더 크다는 것을 보여준다. 네트 도펀트 농도 NN 가 접합들 (246 및 248) 에서 0 이 되는, 소스 (240) 및 드레인 (242) 에서의 전체 n-형 도펀트의 상부-표면 농도 NT는 대체로 도 13c에서 커브 세그먼트 240M* 및 242M* 로 각각 표현된 소스 (240) 및 드레인 (242) 에서의 네트 n-형 도펀트의 상부-표면 농도 NN 에 각각 반영된다. 이에 따라, 상부 반도체 표면을 따르는 소스 (240) 및 드레인 (242) 에서의 네트 도펀트 농도 NN 의 최대값들은 각각 메인 소스 부분 (240M) 및 메인 드레인 부분 (242M) 에 존재한다.
커브 부분 240M* 및 242M*에 의해 더 표시된 바와 같이, n++ 메인 소스 부분 (240M) 및 n++ 메인 드레인 부분 (242M) 에서의 네트 도펀트 농도 NN 의 최대값들은 상부 반도체 표면을 따라 대략적으로 동일하고, 보통 적어도 1×1020 atoms/cm3 이고, 통상적으로 4×1020 atoms/cm3 이다. 메인 소스 부분 (240M) 및 메인 드레인 부분 (242M) 에서 상부-표면 농도 NN 의 최대값은 적어도 1×1019 - 3×1019 atoms/cm3 만큼 적게까지 쉽게 떨어질 수 있다. 메인 소스 부분 (240M) 은 메인 드레인 부분 (242M) 보다 약간 더 고농도로 도핑될 수 있다. 그러면, 메인 소스 부분 (240M) 에서의 네트 상부-표면 도펀트 농도 NN 의 최대값은 메인 드레인 부분 (242M) 에서의 네트 상부-표면 도펀트 농도 NN 의 최대값을 초과하게 된다.
도 13b에서 복합 소스 커브 240"에 의해 나타낸 바와 같이, 상부 반도체 표면을 따라 메인 소스 부분 (240M) 으로부터 소스 확장부 (240E) 로 이동할 때에, 소스 (240) 에서의 전체 n-형 도펀트의 농도 NT 는 메인 소스 부분 (240M) 에서의 최대값으로부터 소스 확장부 (240E) 의 더 낮은 값으로 떨어진다. 이와 유사하게, 복합 드레인 커브 242" 는 상부 반도체 표면을 따라 메인 드레인 부분 (242M) 으로부터 드레인 확장부 (242E) 로 이동할 때에, 메인 드레인 부분 (242M) 에서의 최대값으로부터 드레인 확장부 (242E) 에서의 더 낮은 값으로 떨어진다는 것을 보여준다. 아래에서 설명되는 바와 같이, 소스 확장부 (240E) 및 드레인 확장부 (242E) 에서의 2 개의 더 낮은 NT 값들은 상이하다.
전술한 바와 같이, 일반적으로 소스 확장부 (240E) 및 드레인 확장부 (242E) 는 n-형 얕은 소스-확장 및 깊은 S/D-확장 도펀트들의 각각의 이온 주입에 의해 규정된다. 이온 주입들이 수행됨으로써 (a) 소스 확장부 (240E) 의 깊이 ySEPK 에서의 최대 전체 n-형 도펀트 농도는 드레인 확장부 (242E) 의 깊이 yDEPK 에서의 최대 전체 n-형 도펀트 농도의 보통은 적어도 2배, 바람직하게는 적어도 4배, 더욱 바람직하게는 적어도 10배, 더욱더 바람직하게는 적어도 20배이고, (b) 드레인 확장부 (242E) 의 최대 도펀트 농도 깊이 yDEPK 는 소스 확장부 (240E) 의 최대 도펀트 농도 깊이 보다 보통 적어도 10% 더 크고, 바람직하게는 적어도 20% 더 크고, 더욱 바람직하게는 적어도 30% 더 크며, 도 13a에 나타낸 바와 같이, 소스 확장부 (240E) 의 상부 표면을 따르는, 커브 240E'로 표현된, n-형 얕은 소스-확장 도펀트의 농도 NI 의 최대값은 드레인 확장부 (242E) 의 상부 표면을 따르는, 커브 242E'로 표현된, n-형 깊은 S/D-확장 도펀트의 농도 NI 의 최대값을 상당히 초과한다. 소스 확장부 (240E) 에서의 n-형 얕은 소스-확장 도펀트의 상부-표면 농도 NI 의 최대값은 드레인 확장부 (242E) 에서의 n-형 깊은 S/D-확장 도펀트의 상부-표면 농도 NI 의 최대값의 보통 적어도 2배, 바람직하게는 적어도 3배, 더욱 바람직하게는 적어도 5배, 통상적으로는 10배이다.
도 13b 및 도 13c에 각각 나타낸 바와 같이, p-형 백그라운드 도펀트의 농도 NI 는 n-형 얕은 소스-확장 도펀트의 농도 NI 모두 및 n-형 깊은 S/D-확장 도펀트의 농도 NI 와 비교하여 너무 낮으므로, 상부 반도체 표면을 따르는 n-형 깊은 S/D-확장 도펀트의 농도 NI 에 대한 n-형 얕은 소스-확장 도펀트의 농도 NI 의 비율은 전체 도펀트 농도 NT 및 네트 도펀트 농도 NN 에 실질적으로 반영된다. 그 결과, 네트 n-형 도펀트의 농도 NN 의 최대값은 드레인 확장부 (242E) 의 상부 표면을 따라서 보다 소스 확장부 (240E) 의 상부 표면을 따라서 상당히 더 크며, 보통 적어도 2배 크고, 바람직하게는 적어도 3배 크고, 더욱 바람직하게는 적어도 5배 크고, 통상적으로는 10배 더 크다. 소스 확장부 (240E) 에서 상부-표면 농도 NN 의 최대값은 보통은 1×1019 - 2×1020 atoms/cm3, 통상적으로는 4×1019 atoms/cm3 이다. 그러면, 드레인 확장부 (242E) 에서의 상부-표면 농도 NN 의 대응하는 최대값은 보통은 1×1018 - 2×1019 atoms/cm3, 통상적으로는 4×1018 atoms/cm3 이다.
각각의 수직선 274E 및 278E을 따르는 소스 확장부 (240E) 및 드레인 확장부 (242E) 의 수직 도펀트 분포로 돌아가서, 소스 확장부 (240E) 를 거친 수직선 (274E) 은 메인 소스 부분 (240M) 으로부터 충분히 멀리 떨어져 있으므로 메인 소스 부분 (240M) 을 규정하는 n-형 메인 S/D 도펀트는 선 274E를 따르는 전체 n-형 도펀트 농도 NN 에 대해 어떤 의미있는 영향을 미치지 않는다. 따라서, 도 15a의 커브 240E'는 소스 확장부 (240E) 의 전체 n-형 도펀트의 농도 NT 를 표현하는 도 15b의 커브 240E"와 대체로 동일하다. 그 결과, n-형 얕은 소스-확장 도펀트의 농도 NI 가 선 274E를 따라 그것의 최대값에 도달하는 깊이는 소스 확장부 (240E) 에서의 전체 n-형 도펀트 농도 NT 의 최대값의 깊이 ySEPK 와 대체로 동일하다.
도 15a의 커브 240E'상의 작은 원은 소스 확장부 (240E) 에서의 n-형 얕은 소스-확장 도펀트의 농도 NI 의 최대값의 깊이 ySEPK 를 표시한다. 소스 확장부 (240E) 에서 깊이 ySEPK 의 최대 NI 도펀트 농도는 보통 1×1019 - 6×1020 atoms/cm3, 통상적으로 1.2×1020 atoms/cm3 이다.
이와 유사한 방식으로, 드레인 확장부 (242E) 를 거치는 수직선 278E는 메인 드레인 부분 (242M) 으로부터 충분히 멀리 떨어져 있으므로 메인 드레인 부분 (242M) 을 규정하는 n-형 메인 S/D 도펀트는 선 278E를 따르는 전체 n-형 도펀트 농도 NN 에 대해 영향을 미치지 않는다. 그러므로, 도 17a의 커브 242E'는 드레인 확장부 (242E) 에서의 전체 n-형 도펀트의 농도 NT 를 표현하는 도 17b의 커브 242E"와 대체로 동일하다. 따라서, n-형 깊은 S/D-확장 도펀트의 농도 NI 가 선 274E를 따라서 그것의 최대값에 도달하는 깊이는 드레인 확장부 (242E) 에서의 전체 n-형 도펀트 농도의 최대값의 깊이 yDEPK 와 대체로 동일하다.
이와 유사하게, 도 17a의 커브 242E' 상의 작은 원은 드레인 확장부 (242E) 에서의 n-형 깊은 S/D-확장 도펀트의 농도 NI 의 최대값의 깊이 yDEPK 를 표시한다. 드레인 확장부 (242E) 에서 깊이 yDEPK 의 최대 NI 도펀트 농도는 5×1017 - 6×1019 atoms/cm3, 통상적으로 3.4×1018 atoms/cm3 이다.
n-형 얕은 소스-확장 도펀트의 농도 NI 의 최대값의 깊이 ySEPK 를 표시하는 작은 원을 가진 커브 240E'는 도 17a에서 파선 형태로 반복되고 있다. 여기에 표시된 바와 같이, 드레인 확장부 (242E) 에 대한 깊이 yDEPK 는 소스 확장부 (240E) 에 대한 깊이 ySEPK 보다 충분히 더 크다. 도 17a는 깊이 yDEPK 가 깊이 ySEPK 보다 30% 넘게 더 큰 일례를 나타낸다.
또한, 도 17a는 소스 확장부 (240E) 의 깊이 ySEPK 에서의 n-형 얕은 소스-확장 도펀트의 농도 NI 의 최대값이 드레인 확장부 (242E) 의 깊이 yDEPK 에서의 n-형 깊은 S/D-확장 도펀트의 농도 NI 의 최대값 보다 상당히 더 크다는 것을 보여준다. 도 15 및 도 17의 예에서, 깊이 ySEPK 에서의 n-형 얕은 소스-확장 도펀트의 최대 농도는, 깊이 yDEPK 에서의 n-형 깊은 S/D-확장 도펀트의 최대 농도의 30배와 40배 사이에 존재한다.
도 15b 및 도 17b에서 커브 240E" 및 242E" 상의 작은 원은 깊이 ySEPK 및 yDEPK 를 각각 표시한다. 깊이 ySEPK 를 표시하는 작은 원을 가진 커브 240E"는 도 17b에서 파선 형태로 반복되고 있다. 도 15 및 도 17의 예에서, 커브 240E" 및 242E"는 각각 커브 240E' 및 242E'와 대체로 동일하기 때문에, 본 예에서 소스 확장부 (240E) 의 깊이 ySEPK 에서의 전체 n-형 도펀트의 최대 농도는, 드레인 확장부 (242E) 에서의 깊이 yDEPK 의 전체 n-형 도펀트의 최대 농도의 30배와 40배 사이에 존재한다.
각각의 소스 확장부 (240E) 및 드레인 확장부 (242E) 의 네트 n-형 도펀트의 네트 농도 NN 를 표현하는 도 15c 및 도 17c의 커브 240E* 및 242E*는 깊이 ySEPK 및 yDEPK 를 표시하는 각각의 작은 원을 갖는다. 깊이 ySEPK 를 표시하는 작은 원을 가진 커브 240E*가 도 17c에서 파선 형태로 반복되고 있다.
도 17a로 잠시 되돌아와서, 드레인 확장부 (242E) 에서 n-형 깊은 S/D-확장 도펀트의 분포는, 커브 242E' 및 240E'의 형태로 나타낸 소스 확장부 (240E) 의 n-형 얕은 소스-확장 도펀트의 분포 보다 수직으로 상당히 더 확산되어 있다. 도 15 및 도 17의 예에서 커브 242E" 및 240E"는 커브 242E' 및 240E'와 대체로 각각 동일하기 때문에, 드레인 확장부 (242E) 를 거치는 수직선 278E을 따르는 전체 n-형 도펀트의 분포는 도 17b에서 커브 242E" 및 240E"로 나타낸 바와 같이 소스 확장부 (240E) 를 거치는 수직선 274E를 따르는 전체 n-형 도펀트의 분포 보다 수직으로 상당히 더 확산되어 있다. 도 17c에서 나타낸 바와 같이, 이것은 드레인 확장부의 깊이 yDE 가 소스 확장부 (240E) 의 깊이 ySE 를 상당히 초과하는 것을 야기한다. IGFET (100) 의 드레인-확장 깊이 yDE 는 도 15 및 도 17의 예에서 그것의 소스-확장 깊이 ySE 의 2배보다 더 크다.
소스 (240) 를 규정하는 n-형 메인 S/D 도펀트는, 메인 소스 부분 (240M) 에 적절히 가깝고 따라서 수직선 (274E) 보다 소스 부분 (240M) 에 더 가까운 위치에서 소스 확장부 (240E) 를 거치는 가상 수직선을 따르는 소스 확장부 (240E) 에서의 전체 n-형 도펀트의 농도 NT 에 대해 상당한 영향을 미친다. 따라서, 얕은 소스-확장 도펀트의 농도 NI 가 소스 확장부 (240E) 를 거치는 다른 선 (line) 을 따라 그 최대값에 도달하는 깊이는, 소스 확장부 (240E) 에서의 전체 n-형 도펀트 농도 NT 의 최대값의 깊이 ySEPK 와 약간 상이할 수도 있다. 이와 유사하게, 드레인을 규정하는 n-형 메인 S/D 도펀트는, 메인 드레인 부분 (242M) 에 적절히 가깝고 따라서 수직선 (278E) 보다 드레인 부분 (242M) 에 더 가까운 위치에서 드레인 확장부 (242E) 를 거치는 가상 수직선을 따르는 드레인 확장부 (242E) 에서의 네트 n-형 도펀트의 농도 NN 에 대해 상당한 영향을 미친다. 마찬가지로, n-형 깊은 S/D-확장 도펀트의 농도 NI 가 드레인 확장부 (242E) 를 거치는 다른 선 (line) 을 따라 그 최대값에 도달하는 깊이는, 드레인 확장부 (242E) 에서의 전체 n-형 도펀트 농도 NT 의 최대값의 깊이 ySEPK 와 약간 상이할 수도 있다. 그럼에도 불구하고, 선 274E 및 278E를 따르는 전체 및 네트 도펀트-농도 특성은 그들이 각각 메인 S/D 부분 (240M 및 242M) 에 과도하게 가까워질 때까지는 이러한 다른 가상 수직선들을 따라 일반적으로 만족된다.
채널 존 (244) 으로 이동할 경우, 전술한 바와 같이, 소스 (240) 를 따르는 할로 포켓 부분 (250) 의 존재로부터 채널 존 (244) 에는 비대칭 그레이딩 (asymmetric grading) 이 발생한다. 도 13a는 소스측 할로 포켓 (250) 에서의 p-형 도펀트가 상부 반도체 표면을 따르는 3 개의 주요 컴포넌트들, 즉 3 개의 별개의 도핑 작업으로 제공된 컴포넌트들을 가진 것을 나타낸다. 이들 3 개의 주요 p-형 도펀트 컴포넌트들 중의 하나는 도 13a에서 커브 136'로 표현된 p-형 백그라운드 도펀트이다. 일반적으로, p-형 백그라운드 도펀트는 영역 210, 240, 242, 250, 및 254를 포함하는 모든 모노실리콘 재료 전체에 걸쳐서, 낮고 대체적으로 균일한 농도로 존재한다. p-형 백그라운드 도펀트의 농도는 보통 1×1014 - 8×1014 atoms/cm3, 통상적으로 4×1014 atoms/cm3 이다.
상부 반도체 표면을 따르는 할로 포켓 부분 (250) 에서의 p-형 도펀트의 3개의 주요 컴포넌트 중의 다른 것은 도 13a에 커브 254'로 표현된 p-형 엠프티 메인 웰 도펀트이다. 또한, p-형 엠프티 메인 웰 도펀트의 농도는 상부 반도체 표면을 따라서 보통 4×1015 - 2×1016 atoms/cm3, 통상적으로 6×1015 atoms/cm3 으로 상당히 낮다. 이들 주요 p-형 도핑 컴포넌트들 중의 세번째 것은 도 13a에 커브 250'로 나타낸 p-형 소스 할로 도펀트이다. p-형 소스 할로 도펀트는 보통 5×1017 - 3×1018 atoms/cm3, 통상적으로 1×1018 atoms/cm3 의 높은 상부-표면 농도로 제공되어서 할로 포켓 부분 (250) 을 규정한다. p-형 소스 할로 도펀트의 상부-표면 농도의 특정 값 (specific value) 은 통상적으로 5% 정확도 내에서 임계적으로 조정되어서 IGFET (100) 의 문턱 전압을 설정한다.
또한, 도 13a의 커브 250'로 나타낸 바와 같이, 소스 (240) 에는 p-형 소스 할로 도펀트도 존재한다. 통상적으로, 소스 (240) 에서 p-형 소스 할로 도펀트의 농도 NI 는 전체 상부 표면을 따라 실질적으로 일정하다. 상부 반도체 표면을 따라서 소스 (240) 로부터 채널 존 (244) 으로 이동할 때에, p-형 소스 할로 도펀트의 농도 NI 는 소스 (240) 에서의 실질적으로 일정한 레벨로부터 소스 (240) 및 드레인 (242) 사이 위치에서의 본질적으로 0 까지 감소한다.
상부 반도체 표면을 따르는 채널 존 (244) 에서의 전체 p-형 도펀트는 상부 표면을 따르는 p-형 백그라운드, 엠프티 메인 웰, 및 소스 할로 도펀트들의 합이므로, 도 13b에서는 상부 표면을 따르는 전체 p-형 채널-존 도펀트가 커브 세그먼트 244"로 표현되어 있다. 커브 세그먼트 244"에서의 변동은 채널 존 (244) 의 길이방향에 걸쳐서 소스 (240) 로부터 드레인 (242) 으로 이동할 때에, 상부 표면을 따르는 존 (244) 에서의 전체 p-형 도펀트의 농도 NT 가 대체로 소스 (240) 에서의 p-형 소스 할로 도펀트의 본질적으로 일정한 값으로부터 소스 (240) 및 드레인 (242) 사이 위치에서의 p-형 메인 웰 도펀트의 상부-표면 값까지 떨어지고, 그 후에 드레인 (242) 까지의 나머지 거리 동안 그 낮은 값을 유지한다는 것을 보여준다.
일부 실시형태들에서, p-형 소스 할로 도펀트의 농도 NI 는 소스 (240) 에서 드레인 (242) 까지 거리 부분 동안 본질적으로 일정한 소스 레벨로 존재하고, 그 후에 앞서의 방식으로 감소할 수도 있다. 다른 실시형태들에서, p-형 소스 할로 도펀트의 농도 NI 는 소스 (240) 의 상부 표면의 부분만을 따라서 본질적으로 일정한 소스 레벨로 존재하고, 그 후에 그 상부 반도체 표면을 따라서 소스 (240) 의 상부 표면 이내의 위치로부터 소스-보디 접합 (246) 까지 길이방향으로 이동할 때에 감소할 수도 있다. 만일 그렇다면, 채널 존 (244) 에서 p-형 소스 할로 도펀트의 농도 NI 는, 존 (244) 에 걸쳐서 드레인 (242) 쪽으로 길이방향으로 이동할 때에 소스-보디 접합 (246) 을 건너는 직후 감소한다.
채널 존 (244) 에서 p-형 소스 할로 도펀트의 농도 NI 가 소스 (240) 에서 드레인 (242) 까지의 거리 부분 동안 본질적으로 일정한 소스 레벨로 존재하든지, 또는 아니든지 관계없이, 상부 표면을 따르는 존 (244) 에서의 전체 p-형 도펀트의 농도 NT 는 존 (244) 이 소스 (240) 와 만나는 곳 보다는 존 (244) 이 드레인 (242) 과 만나는 곳에서 더 낮다. 특히, 상부 반도체 표면을 따르는 드레인-보디 접합 (248) 에서 채널 존 (244) 내의 전체 p-형 도펀트의 농도 NT 는, 상부 반도체 표면을 따르는 소스-보디 접합 (246) 에서의 채널 존 (244) 내의 전체 p-형 도펀트의 농도 NT 의 보통 1/10 이하, 바람직하게는 1/20 이하, 더욱 바람직하게는 1/50 이하, 통상적으로는 1/100 이하이다.
도 13c는, 커브 244*로 표현된 바와 같이, 상부 반도체 표면을 따르는 채널 존 (244) 에서의 네트 p-형 도펀트의 농도 NN 가, 상부 표면을 따르는 존 (244) 에서 네트 p-형 도펀트의 농도 NN 가 접합 (246 및 248) 에서 0 으로 떨어지는 것을 제외하고는, 상부 표면을 따르는 존 (244) 에서의 전체 p-형 도펀트의 농도 NT 와 유사한 방식으로 달라지는 것을 보여준다. 그러므로, 채널 존 (244) 의 소스측은 드레인 측과 비교하여 높은 네트 양 (high net amount) 의 p-형 도펀트를 갖는다. 채널 존 (244) 에서의 p-형 도펀트의 높은 소스측 양으로 인해 소스-보디 접합 (246) 을 따르는 공핍 영역의 채널측 부분의 두께는 감소된다.
또한, 채널 존 (244) 의 소스 측을 따르는 높은 p-형 도펀트 농도는, 드레인 (242) 의 비교적 높은 전계로부터 소스 (240) 를 보호한다. 이것은, 드레인 (242) 으로부터의 전계선 (electric field line) 들이 소스 (240) 를 따르는 공핍 영역의 이온화된 도펀트 원자들 상에서 종결되어 전자들에 관한 포텐셜 배리어 (potential Barrier) 를 해롭게 낮추는 대신에, 그 전계선들이 할로 포켓 부분 (250) 의 이온화된 p-형 도펀트 원자들 상에서 종결되기 때문에 발생한다. 이에 따라, 소스-보디 접합 (246) 을 따르는 공핍 영역이 드레인-보디 접합 (248) 을 따르는 공핍 영역으로 펀치쓰루 (punch through) 되는 것이 억제된다. 채널 존 (244) 내의 소스측 p-형 도펀트의 양을 적절히 선택하는 것에 의해, IGFET (100) 에서의 펀치쓰루가 회피된다.
도 14, 16, 및 18을 참조하여 할로 포켓 부분 (250) 및 엠프티-웰 메인 보디-재료 부분 (254) 으로 형성된 p-형 엠프티 메인 웰 영역 (180) 의 특성을 검토하였다. 채널 존 (244) 과 같이, p-형 메인 웰 영역 (180) 에서의 전체 p-형 도펀트는 도 14a, 16a, 및 18a에서 커브 136', 250', 254' 로 각각 표현된 p-형 백그라운드, 소스 할로, 및 엠프티 메인 웰 도펀트들로 구성된다. 할로 포켓 부분 (250) 근처를 제외하고, 메인 보디 재료 부분 (254) 에서의 전체 p-형 도펀트는 p-형 백그라운드 및 엠프티 메인 웰 도펀트들로만 구성된다.
전술한 바와 같이, p-형 엠프티 메인 웰 도펀트의 이온 주입으로 인해, p-형 엠프티 메인 웰 영역 (180) 은 대체로 평균 깊이 yPWPK 에서 깊은 로컬 농도 최대를 갖는다. 이 p-형 로컬 농도 최대는 웰 영역 (180) 에 걸쳐 측방 전체로 연장되고 이에 따라 메인 보디-재료 부분 (254) 에 걸쳐 측방 전체로 연장되는 표면하부 위치를 따라서 존재한다. 대체로 깊이 yPWPK 에서의 p-형 농도 최대의 위치는 채널 존 (244) 의 아래이고, 보통은 각 소스 (240) 및 드레인 (242) 모두의 아래이며, 또한 보통은 할로 포켓 부분 (250) 의 아래에 존재한다.
p-형 엠프티 메인 웰 도펀트의 최대 농도의 위치에서의 평균 깊이 yPWPK 는 IGFET (100) 의 소스-보디 접합 (246) 및 드레인-보디 접합 (248) 의 최대 깊이 yS 및 yD 를 초과한다. 따라서, 메인 보디-재료 부분 (254) 의 한쪽은 p-형 엠프티 메인 웰 도펀트의 최대 농도의 위치와 소스 (240) 사이에 위치해 있다. 이와 유사하게, 보디-재료 부분 (254) 의 다른쪽은 p-형 엠프티 메인 웰 도펀트의 최대 농도의 위치와 드레인 (242) 사이에 위치해 있다.
보다 구체적으로, IGFET (100) 의 메인 소스 부분 깊이 ySM, 소스-확장 깊이 ySE, 드레인-확장 깊이 yDE, 및 메인 드레인 부분 깊이 yDM 는 p-형 엠프티 메인 웰 최대 도펀트 농도 깊이 yPWPK 보다 각각 더 작다. 드레인 확장부 (242E) 는 모든 메인 드레인 부분 (242M) 의 아래에 있기 때문에, p-형 엠프티-웰 메인 보디-재료 부분 (254) 의 일부가 깊이 yPWPK 에서의 p-형 엠프티 메인 웰 도펀트의 최대 농도의 위치와 각각의 메인 소스 부분 (240M), 소스 확장부 (240E), 및 드레인 확장부 (242E) 사이에 위치해 있다. p-형 엠프티 메인 웰 최대 도펀트 농도 깊이 yPWPK 는 IGFET (100) 에 관한 드레인 깊이, 구체적으로는 드레인-확장 깊이 yDE 보다 10배 이하, 바람직하게는 5배 이하, 더욱 바람직하게는 4배 이하 더 크다. 도 18a의 예에서, 깊이 yPWPK 는 드레인-확장 깊이 yDE 의 2배의 부근에 존재한다.
도 18a에서 커브 254'로 표현된, p-형 엠프티 메인 웰 도펀트의 농도 NI 는, 메인 보디-재료 부분 (254) 의 오버라잉 지역 (overlying part) 을 거친 후 드레인 (242) 을 거치는, 구체적으로는 메인 드레인 부분 (242M) 의 아래에 놓인 드레인 확장부 (242E) 의 지역을 거친 후 메인 드레인 부분 (242M) 을 거치는 수직선 (278M) 을 따라 상향으로, 깊이 yPWPK 에서의 p-형 엠프티 메인 웰 도펀트의 최대 농도의 위치로부터 상부 반도체 표면으로 이동할 때에, 그 깊이 yPWPK 에서의 p-형 엠프티 메인 웰 도펀트의 최대 농도의 1/10 이하로, 바람직하게는 1/20 이하로, 더욱 바람직하게는 1/40 이하로 감소한다. 도 18a는 메인 보디-재료 부분 (254) 의 오버라잉 지역을 거친 후 드레인 (242) 을 거치는 선 (278M) 을 따라 상향으로 p-형 엠프티 메인 웰 도펀트의 최대 농도의 yPWPK 위치로부터 상부 반도체 표면으로 이동할 때에 그 깊이 yPWPK 에서의 p-형 엠프티 메인 웰 도펀트의 최대 농도의 1/80 미만으로, 1/100 근처로 감소한다.
아이템 248#이 드레인-보디 접합 (248) 을 표현한다는 것을 고려하면, p-형 엠프티 메인 웰 도펀트의 농도 NI 의 감소는, 수직선 (278M) 을 따라 상향으로 깊이 yPWPK 에서의 p-형 엠프티 메인 웰 도펀트의 최대 농도의 위치로부터 드레인 (242) 의 바닥 (bottom), 구체적으로는 드레인 확장부 (242E) 의 바닥에서의 접합 (248) 으로 이동할 때에, 그 깊이 yPWPK 에서의 p-형 엠프티 메인 웰 도펀트의 최대 농도의 1/10 보다 큰 농도로 실질적으로 단조롭고 또한 실질적으로 굴곡이 없다. 도 18a는 또한 p-형 엠프티 메인 웰 도펀트의 농도 NI 가 선 (278M) 을 따라 드레인-보디 접합 (248) 으로부터 상부 반도체 표면으로 이동할 때에 실질적으로 단조롭게 감소하는 일례를 도시한다. p-형 엠프티 메인 웰 도펀트의 일부 파일업 (pile-up) 이 드레인 (242) 의 상부 표면을 따라 존재하는 경우, p-형 엠프티 메인 웰 도펀트의 농도 NI 는 선 (278M) 을 따라 드레인-보디 접합 (248) 으로부터 접합 (248) 의 최대 깊이 yD 의 20% 보다 상부 반도체 표면에서 더 멀지 않은 지점까지 이동할 때에 실질적으로 단조롭게 감소한다. 전술한 바와 같이, 드레인-보디 접합 깊이 yD 는 IGFET (100) 에 관한 드레인-확장 깊이 yDE 와 동일하다.
도 18b에서, p-형 엠프티 메인 웰 영역 (180) 의 전체 p-형 도펀트 농도 NT 를 표현하는 커브 180"는 세그먼트 254" 및 136"로 구성된다. 도 18b의 커브 세그먼트 254"는 도 18a의 커브 254' 및 136'에 대응하는 부분들의 조합을 표현한다. 그러므로, 도 18b의 커브 세그먼트 254"는 p-형 보디-재료 부분 (254) 의 p-형 엠프티 메인 웰 및 백그라운드 도펀트들의 합의 농도 NN 를 표현한다.
p-형 소스 할로 도펀트는, 만일 있다면, 깊이 yPWPK 에서의 p-형 농도 최대의 위치에 대해 거의 별 영향을 미치지 않는다. 도 18a에서 커브 136' 및 254'로 나타낸 바와 같이, p-형 백그라운드 도펀트의 농도 NI 는, yPWPK 보다 크지 않은 깊이 y에 관한 메인 드레인 부분 (242M) 을 거치는 수직선 (278M) 을 따르는 p-형 엠프티 메인 웰 도펀트의 농도 NI 와 비교하여 매우 작다. yPWPK 보다 크지 않은 깊이 y에 관한 선 (278M) 을 따르는 p-형 엠프티 메인 웰 도펀트의 농도 NI 에 대한 p-형 백그라운드 도펀트의 농도 NI 의 가장 높은 비율은, p-형 엠프티 메인 웰 도펀트 농도에 대한 p-형 백그라운드 도펀트 비율이 통상적으로 0.1 근처인 상부 반도체 표면에 존재한다. 따라서, 선 (278M) 을 따르는 깊이 yPWPK 로부터 상부 반도체 표면으로의 전체 p-형 도펀트는 대체로 p-형 엠프티 메인 웰 도펀트로 구성된다. 이것은 도 18b에서 커브 180"로 표현된 전체 p-형 도펀트의 농도 NT 가 선 (278M) 을 따라서, yPWPK 보다 크지 않은 깊이 y에 관한 p-형 엠프티 메인 웰 도펀트의 농도 NI 와 대체로 동일한 변동을 가질 수 있게 한다.
도 18a에서 커브 210'로 표현된, 깊은 n 웰 도펀트의 농도 NI 는 도 18a에 나타낸 y 깊이 범위를 넘는 깊이 yDNWPK 에서 최대 값에 도달하고, 상부 반도체 표면을 향해 이동할 때에 그 최대 (피크) 값으로부터 감소한다. 도 18c에서 커브 세그먼트 180*로 표현된, 네트 p-형 도펀트의 농도 NN 는 드레인-보디 접합 (248) 과 분리 접합 (224) 사이의 표면하부 위치에서 최대 값에 도달한다. 깊은 n 웰 도펀트의 존재로 인하여 메인 드레인 부분 (242M) 을 거치는 수직선 (278M) 을 따르는 네트 p-형 도펀트 농도 최대의 위치는 깊이 yPWPK 보다 약간 더 작은 평균 깊이에서 존재하게 된다.
메인 드레인 부분 (242M) 을 규정하기 위해 사용된 n-형 메인 S/D 도펀트의 농도 NI 는, 도 18a에서 커브 242M'로 나타낸 바와 같이 드레인 부분 (242M) 의 표면하부 위치에서 최대에 도달한다. 도 18a에서 커브 242E'는, 드레인 확장부 (242E) 를 규정하기 위해 사용된 n-형 깊은 S/D-확장 도펀트도 메인 드레인 부분 (242M) 에 존재한다는 것을 보여준다. 따라서, 도 18b에서 커브 242M"는 도 18a의 커브 242M' 및 242E'에 대응하는 부분들의 합을 나타낸다. 이와 유사하게, 도 18b에서 커브 242E"는 도 18a의 커브 242E' 및 242M'에 대응하는 부분들의 합을 나타낸다. 드레인 확장부 (242E) 는 메인 드레인 부분 (242M) 보다 더 깊게 연장되기 때문에, n-형 깊은 S/D-확장 도펀트의 농도 NI 는, 메인 드레인 부분 (242E) 의 아래에 놓인 드레인 확장부 (242E) 의 부분에서의 n-형 메인 S/D 도펀트의 농도 NI 를 초과한다. 따라서, 메인 드레인 부분 (242M) 을 거치는 수직선 (278M) 을 따르는 n-형 깊은 S/D-확장 도펀트의 농도 NI 는, 메인 드레인 부분 (242M) 의 아래에 놓인 드레인 확장부 (242E) 의 부분에서의 전체 n-형 도펀트 (도 18b에서 커브 세그먼트 242M", 242E", 및 210"의 결합으로 나타냄) 의 농도 NT 에 대한 상당한 기여를 제공한다. 드레인-보디 접합 (248) 에서 0 이 되는, 선 (278M) 을 따르는 네트 n-형 도펀트 (도 18c에서 커브 242*로 나타냄) 의 농도 NN 는 선 (278M) 을 따르는 전체 n-형 도펀트의 농도 NT 의 변동을 반영한다.
도 16을 참조하면, 채널 존 (244) 을 지나 소스측 할로 포켓 부분 (250) 의 측까지 통과하는 수직선 (276) 을 따르는 p-형 도펀트 분포들은 드레인 (242) 을 거치는 수직선 (278M) 을 따르는 p-형 도펀트 분포들과 대체로 동일하다. 즉, 선 (276) 을 따라서 만나게 되는 p-형 도펀트는 도 16에서 각각의 커브 254' 및 136'로 나타낸 바와 같은 p-형 엠프티 메인 웰 및 백그라운드 도펀트들로 구성된다. p-형 엠프티 메인 웰 도펀트의 농도 NI 는 깊이 yPWPK 에서 최대에 도달하기 때문에, 선 (276) 을 따르는 전체 p-형 도펀트의 농도 NT 는 도 16b의 커브 180"로 나타낸 바와 같이 깊이 yPWPK 에서 최대에 도달한다.
수직선 (276) 은 깊은 n 웰 (210) 을 통과한다. 그러나, 선 (276) 은 소스 (240) 또는 드레인 (242) 를 통과하지 않는다. n-형 S/D 도펀트들 중의 어느 것도 선 (276) 을 따르는 도펀트 분포들에 대해 어떤 의미있는 영향을 미치지 않는다. 따라서, p-형 엠프티 메인 웰 도펀트의 농도 NI 또는 전체 p-형 도펀트의 농도 NT 는, 채널 존 (244) 을 거치는 수직선 (276) 을 따라 상향으로 깊이 yPWPK 로부터 상부 반도체 표면으로 이동할 때에, 그 깊이 yPWPK 에서의 p-형 엠프티 메인 웰 도펀트의 최대 농도 또는 그 깊이 yPWPK 에서의 전체 p-형 도펀트의 최대 농도의 1/10 이하로, 바람직하게는 1/20 이하로, 더욱 바람직하게는 1/40 이하로 감소한다. 도 16 및 도 18의 특정 예에서는, p-형 엠프티 메인 웰 도펀트의 농도 NI 또는 전체 p-형 도펀트의 농도 NT 가 채널 존 (244) 을 거치는 선 (276) 을 따라 깊이 yPWPK 로부터 상부 반도체 표면으로 이동할 때에, 그 깊이 yPWPK 에서의 p-형 엠프티 메인 웰 도펀트의 최대 농도 또는 그 깊이 yPWPK 에서의 전체 p-형 도펀트의 최대 농도의 1/80 미만으로, 1/100 근처로 감소한다. 일반적으로 p-형 엠프티 메인 웰 도펀트의 농도 NI 또는 전체 p-형 도펀트의 농도 NT 가 수직선 (278M) 을 따라 깊이 yPWPK 로부터 상부 반도체 표면으로 이동할 때에 실질적으로 단조롭게 감소하는 것에 관해 위에서 이루어진 언급은, 수직선 (276) 을 따라 깊이 yPWPK 로부터 상부 반도체 표면으로 이동하는 것에 대해서 적용된다.
p-형 백그라운드, 소스 할로, 및 엠프티 메인 웰 도펀트들이, 전술한 바와 같이, 소스 (240) 에 존재한다. 도 14a의 커브 136', 250', 및 254'을 참조한다. 그 결과, 소스 (240) 를 거치는 수직선 (274M) 을 따르는 p-형 도펀트 분포들은, 도 14a의 커브 250' 및 도 14b의 커브 세그먼트 250"로 나타낸 바와 같이, p-형 소스 할로 도펀트의 영향들을 포함할 수 있다. p-형 엠프티 메인 웰 도펀트의 농도 NI 는 메인 보디-재료 부분 (254) 의 오버라잉 지역 (overlying part) 을 거치고 소스 (240) 를 거치는 수직선 (274M) 을 따라 상향으로 깊이 yPWPK 로부터 상부 반도체 표면으로 이동할 때에 그 깊이 yPWPK 에서의 p-형 엠프티 메인 웰 도펀트의 최대 농도의 1/10 이하로 감소하지만, 전체 p-형 웰 도펀트의 농도 NT 가 이와 유사하게 선 (274M) 을 따라 상향으로 깊이 yPWPK 에서 상부 반도체 표면으로 이동할 때에는 이러한 방식으로 거동하지 않을 수 있고, 통상적으로는 이러한 방식으로 거동하지 않는다.
메인 드레인 부분 (242M) 에서의 n-형 메인 S/D 도펀트의 농도 NI 와 같이,도 14a의 커브 240M'는 소스 (240) 에서의 n-형 메인 S/D 도펀트의 농도 NI 가 메인 소스 부분 (240M) 의 표면하부 위치에서 최대에 도달한다는 것을 보여준다. 또한, 메인 소스 부분 (240M) 에는 소스 확장부 (240E) 를 규정하기 위해 사용된 n-형 얕은 소스-확장 도펀트도 또한, 도 14a의 커브 240E'로 나타낸 바와 같이, 존재한다. 소스 확장부 (240E) 는 메인 소스 부분 (240M) 의 아래에서 확장되지 않으므로, 도 14b의 커브 240M"는 도 14a의 커브 240M' 및 240E'의 합을 나타낸다. 그러나, n-형 메인 S/D 도펀트의 농도 NI 는 메인 소스 부분 (240M) 을 거치는 수직선 (274M) 을 따르는 임의 깊이 y에서의 n-형 얕은 소스-확장 도펀트의 농도 NI 보다 훨씬 더 크다. 따라서, 도 14b에서 수직선 (274M) 을 따르는 전체 n-형 도펀트의 농도 NT 를 나타내는 커브 세그먼트 240M" 및 210"의 결합은, 대체로 도 14a에서의 커브 240M'를 반복하고 있다. 소스-보디 접합 (246) 에서 0 이 되는, 선 (274M) 을 따르는 네트 n-형 도펀트 (도 14c에서 커브 240*로 나타냄) 의 농도 NN 는 선 (274M) 을 따르는 전체 n-형 도펀트의 농도 NT 의 변동을 반영한다.
D5. 비대칭 고-전압 P-채널 IGFET의 구조
비대칭 고-전압 p-채널 IGFET (102) 는, IGFET (100) 에 존재하는 것 같은 단지 엠프티 메인 웰 영역 (180) 대신에 IGFET (102) 의 보디 재료가 n-형 엠프티 메인 웰 영역 (182) 및 깊은 n 웰 영역 (210) 으로 구성된다는 것을 제외하고는, 기본적으로 비대칭 고-전압 n-채널 IGFET (100) 와 동일하게 내부적으로 구성된다. 일반적으로, IGFET (102) 의 영역들의 전도성 타입들은 IGFET (100) 의 대응하는 영역들의 전도성 타입들과 반대이다.
보다 구체적으로, 도 11a에 나타낸 바와 같이, IGFET (102) 는 상부 반도체 표면을 따라서 활성 반도체 아일랜드 (142) 에 위치해 있는 한 쌍의 p-형 S/D 존들 (280 및 282) 을 갖는다. S/D 존들 (280 및 282) 은 일반적으로, 반드시는 아니지만, 각각 소스 및 드레인으로 기능하기 때문에, 이하에서는 그들을 각각 소스 (280) 및 드레인 (282) 으로 지칭한다. 소스 (280) 및 드레인 (282) 은 n-형 엠프티-웰 보디 재료 (182), 즉 전체 보디 재료 (182 및 210) 중의 부분 (182) 의 채널 존 (284) 에 의해 분리되어 있다. n-형 엠프티-웰 보디 재료 (182) 는 (a) p-형 소스 (280) 와 함께 소스-보디 pn 접합 (286) 을 형성하고 또한 (b) p-형 드레인 (282) 와 함께 드레인-보디 pn 접합 (288) 을 형성한다.
n-형 엠프티-웰 보디 재료 (182) 의 중간농도로 도핑된 할로 포켓 부분 (290) 은 소스 (280) 를 따라 상부 반도체 표면까지 위로 확장되고, 소스 (280) 및 드레인 (282) 사이의 위치에서 종결된다. 도 11a는 소스 (280) 가 n 소스측 할로 포켓 (290) 보다 더 깊게 확장된 상황을 도시하고 있다. 대안으로서, 할로 포켓 (290) 이 소스 (280) 보다 더 깊게 확장될 수도 있다. 그러면 할로 포켓 (290) 은 소스 (290) 의 아래에서 측방으로 확장된다. 할로 포켓 (290) 은 n-형 소스 할로 도펀트로 규정된다.
소스측 할로 포켓 부분 (290) 바깥쪽의 n-형 엠프티-웰 보디 재료 (182) 의 부분은 n-형 엠프티-웰 보디-재료 부분 (294) 을 구성한다. 할로 포켓 부분 (290) 바깥쪽의 가상 수직선 (미도시) 을 따라서 보디 재료 (182) 에서의 깊은 n-형 엠프티-웰 농도 최대의 위치로부터 상부 반도체 표면을 향해 이동할 때에, 엠프티-웰 메인 보디-재료 부분 (294) 에서의 n-형 도펀트의 농도는 부호 "n"으로 표시된 중간 농도의 도핑으로부터, 부호 "n-"로 표시된 약한 농도의 도핑으로 서서히 떨어진다. 도 11a의 점선 (296) 은, 그 아래에서는 메인 보디-재료 부분 (294) 의 n-형 도펀트 농도가 중간 농도 n 도핑에 있고, 그 위에서는 부분 (294) 의 n-형 도펀트 농도가 약한 농도 n- 도핑에 있는 위치를 대략적으로 나타낸다.
채널 존 (284)(도 11a에는 명확하게 구획되어 있지 않음) 은 소스 (280) 및 드레인 (282) 사이의 모든 n-형 모노실리콘으로 구성된다. 보다 구체적으로, 채널 존 (284) 은 엠프티-웰 메인 보디-재료 부분 (294) 의 n- 상부 지역의 표면-인접 세그먼트 및 (a) 도 11a의 예에서 도시된 바와 같이 소스 (280) 가 할로 포켓 (290) 보다 더 깊게 확장되는 경우에는 n 할로 포켓 부분 (290) 의 모두 또는 (b) 할로 포켓 (290) 이 소스 (280) 보다 더 깊게 확장되는 경우에는 할로 포켓 (290) 의 표면-인접 세그먼트로 구성된다. 어느 경우이든, 할로 포켓 (290) 은 채널 존 (284) 의 메인 보디-재료 부분 (294) 의 n- 상부 지역과 직접 인접하는 재료보다 n-형으로 더욱 고농도로 도핑되어 있다. 이에 따라, 소스 (290) 를 따르는 할로 포켓 (290) 의 존재는 채널 존 (284) 이 비대칭적 길이방향으로 도펀트 그레이딩되는 것을 야기한다.
tGdH 높은 두께 값의 게이트 유전체 층 (300) 은 상부 반도체 표면 상에 위치해 있고, 채널 존 (284) 위에서 연장된다. 게이트 전극 (302) 은 채널 존 (284) 위의 게이트 유전체 층 (300) 상에 위치해 있다. 게이트 전극 (302) 은 소스 (280) 및 드레인 (282) 위에서 부분적으로 연장된다.
p-형 소스 (280) 는 매우 고농도로 도핑된 메인 부분 (280M) 및 더 저농도로 도핑된 측면 확장부 (280E) 로 구성된다. 이와 유사하게, p-형 드레인 (282) 은 매우 고농도로 도핑된 메인 부분 (282M) 및 더 저농도로 도핑된 측면 확장부 (282E) 로 구성된다. 측면 소스 확장부 (280E) 및 측면 드레인 확장부 (282E) 가 p++ 메인 소스 부분 (280M) 및 p++ 메인 드레인 부분 (282M) 보다 각각 더 저농도로 도핑되어 있지만, 측면 소스 확장부 (280E) 및 측면 드레인 확장부 (282E) 는 본 서브-마이크로미터(sub-μm) CIGFET 응용에서 여전히 고농도로 도핑되어 있다. 일반적으로 메인 소스 부분 (280M) 및 메인 드레인 부분 (282M) 은 p-형 메인 S/D 도펀트 (통상적으로는 붕소) 로 지칭되는 p-형 반도체 도펀트의 이온 주입에 의해 규정된다. 소스 (280) 및 드레인 (282) 에 대한 외부의 전기적 컨택트는 각각 메인 소스 부분 (280M) 및 메인 드레인 부분 (282M) 을 통해 형성된다.
측면 소스 확장부 (280E) 및 측면 드레인 확장부 (282E) 는 상부 반도체 표면을 따르는 채널 존 (284) 을 종결시킨다. 게이트 전극 (302) 은 각각의 측면 확장부 (280E 또는 282E) 의 일부 위에서 연장된다. 일반적으로 전극 (302) 은 p++ 메인 소스 부분 (280M) 또는 p++ 메인 드레인 부분 (282M) 의 어느 부분 위에서도 연장되지 않는다. 측벽 스페이서 (304 및 306) 는 게이트 전극 (302) 의 대향하는 횡방향 측벽들을 따라 각각 위치해 있다. 금속 실리사이드 층 (308, 310, 312) 은 각각 게이트 전극 (302), 메인 소스 부분 (280M), 및 메인 드레인 부분 (282M) 의 상단들을 따라 위치해 있다.
D6. 비대칭 고-전압 p-채널 IGFET의 소스/드레인 확장부들
비대칭 고-전압 p-채널 IGFET (102) 의 드레인 확장부 (282E) 는 소스 확장부 (280E) 보다 더 저농도로 도핑되어 있다. 그러나, 각각의 측면 확장부 (280E 또는 282E) 의 p-형 도핑은 부호 "p+"로 표시되는 고농도의 p-형 도핑의 범위가 된다. 따라서, 도 11a에는 소스 확장부 (280E) 및 드레인 확장부 (282E) 가 모두 "p+"로 라벨링되어 있다.
p+ 소스 확장부 (280E) 는 비교적 얕은 p-형 소스 확장부들을 규정하는 데에만 사용되기 때문에, 일반적으로 p+ 소스 확장부 (280E) 는 p-형 얕은 소스-확장 도펀트로 지칭되는 p-형 반도체 도펀트의 이온 주입에 의해 규정된다. p+ 드레인 확장부 (282E) 는 비교적 깊은 p-형 소스 확장부들 및 비교적 깊은 p-형 드레인 확장부들 모두를 규정하는 데에 사용되기 때문에, 일반적으로 p+ 드레인 확장부 (282E) 는 p-형 깊은 드레인-확장 도펀트로 지칭되고 또한 p-형 깊은 S/D-확장 도펀트로도 지칭되는 p-형 반도체 도펀트의 이온 주입에 의해 규정된다. 소스 확장부 (280E) 및 드레인 확장부 (282E) 에서의 p-형 도핑은 통상적으로 붕소에 의해 제공된다.
p+ 측면 확장부 (280E 및 282E) 는 IGFET (100) 의 측면 확장부 (240E 및 242E) 와 실질적으로 동일한 용도로 IGFET (102) 에서 기능한다. 이와 관련하여, IGFET (102) 는 채널 존 (284) 의 상부 표면을 따르는 공핍 영역에서 유도된 1차 (primary) 정공들의 채널을 통하여 p+ 소스 확장부 (280E) 로부터 p+ 드레인 확장부 (282E) 로 전류를 흐르게 한다. 드레인 (282) 의 전계로 인하여 1차 정공들이 드레인 (282) 에 접근함에 따라 가속되고 에너지를 얻게 된다. 한쪽 방향으로 이동하는 정공들은 기본적으로 반대쪽 방향의 도펀트 원자로부터 벗어나 이동하는 전자들이라는 것을 감안하면, 그 정공들은 드레인 (282) 에서 원자들에게 충격을 가하여 2차 전하 캐리어들 (다시, 전자들 및 정공들 모두) 을 생성하고, 이것은 국소 전계의 방향으로 일반적으로 이동한다. 2차 전하 캐리어들의 일부 (특히, 2차 정공들) 는 게이트 유전체 층 (300) 방향으로 이동한다. 드레인 확장부 (282E) 가 메인 드레인 부분 (282M) 보다 더 저농도로 도핑되어 있기 때문에, 1차 정공들은 그들이 드레인 (282) 에 진입함에 따라 감소된 전계를 받는다. 그 결과, 보다 소수의 핫 (에너지틱) 2차 전하 캐리어들이 게이트 유전체 층 (300) 으로 주입되어 그것을 대전시킨다. IGFET (102) 의 문턱 전압 VT 의 바람직하지 않은 드리프트 (drift) 는 실질적으로 감소된다.
소스 확장부 (280E) 보다 더 저농도의 드레인 확장부 (282E) 의 p-형 도핑은, 소스 확장부 (240E) 보다 더 저농도의 드레인 확장부 (242E) 의 n-형 도핑의 결과로서 IGFET (100) 가 더 적게 손상시키는 게이트 유전체 층 (260) 으로의 핫 캐리어 인젝션을 발생시킨 것과 동일한 이유로, IGFET (102) 가 게이트 유전체 층 (300) 으로의 더욱 적은 핫 캐리어 인젝션을 발생시키는 것을 야기한다. 즉, IGFET (102) 에서의 더 저농도의 드레인-확장 도핑은, 드레인 확장부 (282E) 를 따르는 드레인-보디 접합 (288) 의 부분에 걸쳐서 도펀트 농도의 더욱 점진적인 변화를 초래한다. 이에 따라, 드레인 확장부 (282E) 를 따르는 드레인-보디 접합 (288) 의 부분을 따른 공핍 영역의 폭이 증가되고, 드레인 확장부 (282E) 에서의 전계가 감소되는 것을 야기한다. 그 결과로 생긴 드레인 확장부 (282E) 에서의 충돌 이온화의 감소로 인하여, 게이트 유전체 층 (300) 으로의 핫 캐리어 인젝션이 감소된다.
p+ 소스 확장부 (280E) 및 p+ 드레인 확장부 (282E) 의 각각은 상부 반도체 표면의 아래에서 최대 (또는 피크) p-형 도펀트 농도에 도달한다. 소스 확장부 (280E) 및 드레인 확장부 (282E) 가 이온 주입에 의해 규정되므로, 소스 확장부 (280E) 는 소스 확장부 (280E) 를 거쳐 연장되고 메인 소스 부분 (280M) 으로부터 충분히 멀리 떨어진 가상 수직선 (미도시) 이 존재하고, 메인 소스 부분 (280M) 을 규정하는 p-형 도펀트가 그 수직선을 따르는 전체 p-형 도펀트 농도에 대해 어떤 의미있는 영향도 미치지 않는 성질을 일반적으로 갖는다. 그 결과, p-형 얕은 소스-확장 도펀트의 농도가 그 수직선을 따라서 그것의 최대 값에 도달하는 깊이는, 소스 확장부 (280E) 의 전체 p-형 도펀트 농도의 최대 값에 있는 깊이 ySEPK 와 대체로 동일하다. 소스 확장부 (280E) 에 관한 깊이 ySEPK 는 보통 0.003 - 0.015 μm, 통상적으로 0.006 μm 이다. 소스 확장부 (280E) 의 깊이 ySEPK 에서의 p-형 얕은 소스-확장 도펀트의 최대 농도는 보통 6×1018 - 6×1019 atoms/cm3 이고, 통상적으로 1.5×1019 atoms/cm3 과 2×1019 atoms/cm3 사이이다.
마찬가지로, 드레인 확장부 (282E) 는 드레인 확장부 (282E) 를 거쳐 연장되고 메인 드레인 부분 (282M) 으로부터 충분히 멀리 떨어진 가상 수직선 (미도시) 이 존재하고, 메인 드레인 부분 (282M) 을 규정하는 p-형 도펀트가 그 수직선을 따르는 전체 p-형 도펀트 농도에 대해 어떤 의미있는 영향도 미치지 않는 성질을 일반적으로 갖는다. 일반적으로 p-형 깊은 S/D-확장 도펀트의 농도가 드레인 확장부 (282E) 를 거치는 수직선을 따라서 그것의 최대 값에 도달하는 깊이는, 드레인 확장부 (282E) 의 전체 p-형 도펀트 농도의 최대 값에 있는 깊이 yDEPK 와 대체로 동일하다. 소스 확장부 (280E) 의 p-형 얕은 p-형 소스-확장 도펀트의 최대 농도의 깊이 ySEPK 와 같이, 드레인 확장부 (282E) 에 관한 깊이 yDEPK 는 보통 0.003 - 0.015 μm, 통상적으로 0.006 μm 이다.
드레인 확장부 (282E) 의 깊이 yDEPK 에서의 p-형 깊은 S/D-확장 도펀트의 최대 농도는 보통 4×1018 - 4×1019 atoms/cm3 이고, 통상적으로 1×1019 atoms/cm3 과 1.5×1019 atoms/cm3 사이이다. 통상적으로 드레인 확장부 (282E) 에서의 p-형 깊은 S/D-확장 도펀트의 깊이 yDEPK 는 소스 확장부 (280E) 에서의 p-형 얕은 p-형 소스-확장 도펀트의 깊이 ySEPK 와 동일함에도 불구하고, 이것은 소스 확장부 (280E) 에서의 깊이 ySEPK 의 p-형 얕은 소스-확장 도펀트의 최대 농도, 보통 6×1018 - 6×1019 atoms/cm3, 통상적으로 1.5×1019 atoms/cm3 와 2×1019 atoms/cm3의 사이, 보다 약간 더 작다. 최대 농도 차이는 드레인 확장부 (282E) 가 소스 확장부 (280E) 보다 더 저농도로 도핑됨을 나타낸다.
일반적으로 드레인 확장부 (282E) 에 관한 최대 농도 깊이 yDEPK 는 소스 확장부 (280E) 에 관한 최대 농도 깊이 ySEPK 와 대체로 동일함에도 불구하고, p+ 드레인 확장부 (282E) 는 p+ 소스 확장부 (280E) 보다 상당히 더 깊게 확장된다. 즉, IGFET (102) 의 드레인 확장부 (282E) 의 깊이 yDE 는 소스 확장부 (280E) 의 깊이 ySE 를 상당히 초과한다. IGFET (102) 의 드레인-확장 깊이 yDE 는 그것의 소스-확장 깊이 ySE 보다 보통은 적어도 20% 더 크고, 바람직하게는 적어도 30% 더 크고, 더욱 바람직하게는 적어도 50% 더 크고, 더욱더 바람직하게는 적어도 100% 더 크다.
2가지 주요 팩터 (factor) 들이 소스 확장부 (280E) 보다 상당히 더 깊게 확장되는 드레인 확장부 (282E) 를 야기한다. 팩터들 모두가 n+ 소스측 할로 포켓 부분 (290) 을 포함한다. 첫째, 할로 포켓 부분 (290) 내의 n-형 도펀트는 소스 확장부 (280E) 내의 p-형 얕은 소스-확장 도펀트의 확산을 억제함으로써 소스-확장 깊이 ySE 를 감소시킨다. 둘째, 할로 포켓 (290) 내의 n-형 도펀트로 인해 소스 확장부 (280E) 의 바닥 (bottom) 이 더 높은 위치에 존재하게 되고, 이에 따라 소스-확장 깊이 ySE 를 더욱 감소시킨다. 이온 주입을 수행하는 것에 의해 드레인 확장부 (282E) 는 소스 확장부 (280E) 보다 더 깊게 확장되도록 배열될 수 있고, 이에 따라 드레인 확장부 (282E) 의 최대 p-형 도펀트 농도의 깊이 yDEPK 는 소스 확장부 (280E) 의 최대 p-형 도펀트 농도의 깊이 ySEPK 를 초과할 수 있다.
비대칭 IGFET (100 및 102) 의 통상적인 구현형태에서, n-채널 IGFET (100) 의 p 할로 포켓 부분 (250) 내의 p-형 소스 할로 도펀트는 p-채널 IGFET (102) 의 p+ 소스 확장부 내의 p-형 얕은 소스-확장 도펀트와 동일한 원자 종 (atomic species), 보통은 붕소 (boron) 이다. 이와 유사하게, 통상적으로 p-채널 IGFET (102) 의 할로 포켓 부분 (290) 내의 n-형 소스 할로 도펀트는 n-채널 IGFET (100) 의 n+ 소스 확장부 (240E) 내의 n-형 얕은 소스-확장 도펀트와 동일한 원자 종, 보통은 비소 (arsenic) 이다.
비소 원자는 붕소 원자에 비해 상당히 더 크다. 따라서, p-채널 IGFET (102) 의 할로 포켓 부분 (290) 내의 n-형 도펀트는, n-채널 IGFET (100) 의 할로 포켓 부분 (250) 내의 p-형 도펀트가 소스 확장부 (240E) 내의 n-형 얕은 소스-확장 도펀트의 확산을 억제하는 것보다 상당히 더 소스 확장부 (280E) 내의 p-형 얕은 소스-확장 도펀트의 확산을 방해한다. 일반적으로 p-채널 IGFET (102) 의 드레인 확장부 (282E) 에 관한 최대 농도 깊이 yDEPK 가 소스 확장부 (280E) 에 관한 최대 농도 깊이 ySEPK 와 대체로 동일하지만, n-채널 IGFET (100) 의 드레인 확장부 (242E) 에 관한 최대 농도 깊이는 소스 확장부 (240E) 에 관한 최대 농도 깊이 ySEPK 보다 상당히 더 큼에도 불구하고, 이것은 IGFET들 (100 및 102) 이 소스-확장 깊이 ySE 에 대한 비슷한 비율의 드레인-확장 깊이 yDE 를 가질 수 있게 한다.
p-채널 IGFET (102) 의 드레인 확장부 (282E) 내의 p-형 깊은 S/D-확장 도펀트의 분포는 소스 확장부 (280E) 내의 p-형 얕은 소스-확장 도펀트의 분포 보다 상당히 더 수직으로 확산 된다. 따라서, 드레인 확장부 (282E) 내의 전체 p-형 도펀트의 분포는 소스 확장부 (280E) 내의 전체 p-형 도펀트의 분포 보다 상당히 더 수직으로 확산 된다.
IGFET (100) 가 게이트 유전체 층 (260) 으로의 더 적은 핫 캐리어 인젝션을 초래한 것과 대체로 동일한 이유로, 소스 확장부 (280E) 보다 더 큰 드레인 확장부 (282E) 의 깊이는 IGFET (102) 의 게이트 유전체 층 (300) 으로의 핫 캐리어 인젝션이 더 감소되는 것을 야기한다. 구체적으로, IGFET (102) 에서 드레인 확장부 (282E) 의 증가된 깊이로 인하여 드레인 확장부 (282E) 를 통과하는 전류가 수직으로 더욱 확산되고, 이에 따라 드레인 확장부 (282E) 의 전류 밀도를 감소시킨다. 드레인 확장부 (282E) 내의 전체 p-형 도펀트의 증가된 확산으로 인해 드레인 확장부 (282E) 에서의 전계가 감소된다. 그 결과 생긴 드레인 확장부 (282E) 에서의 충돌 이온화의 감소는 게이트 유전체 (300) 로의 더 적은 핫 캐리어 인젝션을 초래한다.
드레인 확장부 (282E) 는 게이트 전극 (302) 의 아래에서 소스 확장부 (280E) 보다 상당히 더 확장된다. 따라서, IGFET (102) 의 게이트 전극 (302) 이 드레인 확장부 (282E) 를 오버랩 (overlap) 하는 양 XDEOL 은 게이트 전극 (302) 이 소스 확장부 (280E) 를 오버랩하는 양 XSEOL 을 상당히 초과한다. IGFET (102) 의 게이트-투-드레인-확장 (gate-to-drain-extension) 오버랩 XDEOL 은 그것의 게이트-투-소스-확장 (gate-to-source-extension) 오버랩 XSEOL 보다 보통 적어도 20% 더 크고, 바람직하게는 적어도 30% 더 크고, 더욱 바람직하게는 적어도 50% 더 크다.
소스 확장부 (240E) 위에서 보다 드레인 확장부 (242E) 위에서 더 큰 오버랩의 게이트 전극 (262) 의 결과로서 IGFET (100) 가 게이트 유전체 층 (260) 으로의 더욱 적은 핫 캐리어 인젝션을 초래하는 것과 같은 이유로, 소스 확장부 (280E) 위에서 보다 드레인 확장부 (282E) 위에서 더 큰 오버랩의 게이트 전극 (302) 으로 인해 IGFET (102) 의 게이트 유전체 층 (300) 으로의 핫 캐리어 인젝션은 더욱더 감소된다. 즉, IGFET (102) 의 드레인 확장부 (282E) 가 게이트 전극 (302) 아래에서 측방으로 확장되는 더 큰 양은 드레인 확장부 (282E) 를 통과하는 전류 흐름이 더욱더 수직으로 확산되는 것을 가능하게 한다. 드레인 확장부 (282E) 에서의 전류 밀도는 더욱 감소된다. 그 결과 발생한 드레인 확장부 (282E) 에서의 충돌 이온화의 더 큰 감소는 게이트 유전체 층 (300) 으로의 더욱더 적은 핫 캐리어 인젝션을 야기한다. 감소된 도핑, 더 큰 깊이, 및 드레인 확장부 (282E) 의 더 큰 게이트-전극 오버랩으로 인하여, IGFET (102) 는 게이트 유전체 (300) 로의 매우 적은 핫 캐리어 인젝션을 받는다. IGFET (100) 와 같이, IGFET (102) 의 문턱 전압은 동작 시간 (operational time) 에 대해서 매우 안정적이다.
통상적으로 IGFET (102) 의 메인 드레인 부분 (282M) 의 깊이 yDM 는 메인 소스 부분 (280M) 의 깊이 ySM 와 거의 동일하다. IGFET (102) 에 관한 각각의 깊이 ySM 및 yDM 는 보통 0.05 - 0.15 μm, 통상적으로 0.10 μm이다. 할로 포켓 부분 (290) 을 규정하는 n-형 도펀트의 존재로 인하여, IGFET (102) 의 메인 소스 부분 깊이 ySM 는 그것의 메인 드레인 부분 깊이 yDM 보다 약간 더 작을 수도 있다.
도 11a의 예에서는, IGFET (102) 의 메인 소스 부분 (280M) 이 소스 확장부 (280E) 보다 더 깊게 확장된다. 따라서, IGFET (102) 의 메인 소스 부분 깊이 ySM 는 그것의 소스-확장 깊이 ySE 를 초과한다. 이와 대조적으로, 본 예에서는 드레인 확장부 (282E) 가 메인 드레인 부분 (282M) 보다 더 깊게 확장된다. 그 결과, IGFET (102) 의 드레인-확장 깊이 yDE 는 그것의 메인 드레인 부분 깊이 yDM 를 초과한다. 또한, 드레인 확장부 (282E) 는 메인 드레인 부분 (282M) 의 아래에서 측방으로 확장된다.
도 11a의 예에서는 IGFET (102) 의 메인 소스 부분 깊이 ySM 가 그것의 소스-확장 깊이 ySE 를 초과하므로, IGFET (102) 의 소스 깊이 yS 는 그것의 메인 소스 부분 깊이 ySM 와 동일하다. 반면에, IGFET (102) 의 드레인-확장 깊이 yDE 는 그것의 메인 드레인 부분 깊이 yDM 를 초과하기 때문에, 본 예에서는 IGFET (102) 의 드레인 깊이 yD 가 그것의 드레인-확장 깊이 yDE 와 동일하다. IGFET (102) 의 소스 깊이 yS 는 보통 0.05 - 0.15 μm, 통상적으로 0.10 μm이다. IGFET (102) 의 드레인 깊이 yD 는 보통 0.08 - 0.20μm, 통상적으로 0.14 μm이다. 이에 따라, 일반적으로 IGFET (102) 의 드레인 깊이 yD 는 0.01 - 0.10 μm 만큼, 통상적으로는 0.04 μm 만큼 그것의 소스 깊이 yS 를 초과한다. 또한, IGFET (102) 의 소스-확장 깊이 ySE 는 보통 0.02 - 0.10 μm, 통상적으로 0.06 μm이다. IGFET (102) 의 드레인-확장 깊이 yDE 는 0.08 - 0.20 μm, 통상적으로 0.14 μm 이다. 그러므로, 통상적으로 IGFET (102) 의 드레인-확장 깊이 yDE 는 그것의 소스-확장 깊이 ySE 의 2배 보다 더 크다.
도 11a의 구현형태에서는 IGFET (102) 가 깊은 n 웰 영역 (210) 을 사용한다. 평균 깊은 n 웰 최대 농도 깊이 yDNWPK 가 보통 1.0 - 2.0 μm, 통상적으로 1.5 μm이므로, IGFET (102) 에 관한 평균 깊이 yDNWPK 는 그것의 드레인 깊이 yD 의 보통 5 - 25 배, 바람직하게는 8 - 16 배, 통상적으로는 10 - 12 배이다.
D7. 비대칭 고-전압 p-채널 IGFET의 소스/드레인 확장부들에서의 상이한 도펀트들
상이한 원자량의 반도체 도펀트들을 사용하여 비대칭 n-채널 IGFET (100) 의 소스 확장부 (240E) 및 드레인 확장부 (242E) 를 규정하는 방법과 유사하게, 비대칭 p-채널 IGFET (102) 의 소스 확장부 (280E) 를 규정하기 위해 사용된 p-형 얕은 소스-확장 도펀트는, IGFET (102) 의 드레인 확장부 (282E) 를 규정하기 위해 사용된 p-형 깊은 S/D-확장 도펀트 보다 더 높은 원자량을 가질 수 있다. 그러면, p-형 깊은 S/D-확장 도펀트는 보통 어떤 3a 족 원소인데 반하여, p-형 얕은 소스-확장 도펀트는 p-형 깊은 S/D-확장 도펀트로서 사용된 3a 족 원소 보다 더 높은 원자량을 갖는 다른 3a 족 원소이다. 바람직하게는, p-형 깊은 S/D-확장 도펀트는 3a 족 원소 붕소임에 반하여, p-형 얕은 소스-확장 도펀트에 대한 후보들은 더 높은 원자량의 3a 족 원소 갈륨 (gallium) 과 인듐 (indium) 이다. S/D 확장부들 (280E 및 282E) 에 대한 상이한 도펀트들의 사용은, S/D 확장부들 (240E 및 242E) 에 대한 상이한 도펀트들의 사용으로 인하여 n-채널 IGFET (100) 가 달성한 것과 유사한 이득을 p-채널 IGFET (102) 가 달성할 수 있게 한다.
D8. 비대칭 고-전압 p-채널 IGFET에서의 도펀트 분포들
전도성 타입들이 반대가 되는, p-채널 IGFET (102) 는 n-채널 IGFET (100) 에 관한 상부 반도체 표면을 따르는 길이방향 도펀트 분포들과 매우 유사한, 상부 반도체 표면을 따르는 길이방향 도펀트 분포를 갖는다. 깊은 n 웰 (210) 을 규정하는 깊은 n 웰 도펀트의 농도 NI 은, 전술한 바와 같이, 상부 반도체 표면을 따라서 너무 낮으므로, 깊은 n 웰 (210) 은 상부 반도체 표면에 유효하게 도달하지 못한다. IGFET (100) 의 소스 (240), 채널 존 (244), 및 드레인 (242) 에 대해 발생한 것 처럼, 깊은 n 웰 도펀트는 상부 반도체 표면을 따르든지 또는 그 아래에 있든지 관계없이, IGFET (102) 의 소스 (280), 채널 존 (284), 또는 드레인 (282) 의 도펀트 특성에 대해 어떤 의미 있는 영향을 미치지 않는다.
상부 반도체 표면을 따르는 소스 (280) 및 드레인 (282) 내의 네트 도펀트 농도의 최대값들은 각각 p++ 메인 소스 부분 (280M) 및 p++ 메인 드레인 부분 (282M) 에 존재한다. 구체적으로, 메인 S/D 부분들 (280M 및 282M) 내의 네트 도펀트 농도의 최대 상부-표면 값들은 보통 적어도 1×1020 atoms/cm3, 통상적으로 5×1020 atoms/cm3 로 거의 같다. 상부 반도체 표면을 따르는 메인 S/D 부분들 (280M 또는 282M) 내의 네트 도펀트 농도의 최대값은 적어도 1×1019 - 3×1019 atoms/cm3 만큼까지 적게 내려갈 수 있다.
p-형 백그라운드 도펀트 농도는 소스 확장부 (280E) 및 드레인 확장부 (282E) 를 규정하는 p-형 도펀트들의 상부-표면 농도들과 비교하여 무시할 수 있을 정도로 낮다. 각각의 소스 확장부 (280E) 및 드레인 확장부 (282E) 내의 네트 도펀트 농도의 최대 상부-표면 값은 보통은 3×1018 - 2×1019 atoms/cm3, 통상적으로 9×1018 atoms/cm3 이다.
전술한 바와 같이, 채널 존 (284) 에서의 비대칭 그레이딩 (asymmetric grading) 이 소스 (280) 를 따르는 할로 포켓 부분 (290) 의 존재로부터 발생한다. 소스측 할로 포켓 (290) 내의 n-형 도펀트는 상부 반도체 표면을 따르는 3개의 주요 컴포넌트들, 즉, 3개의 별개 도핑 작업으로 제공되는 컴포넌트들을 갖는다. 이들 3개의 주요 n-형 도펀트 컴포넌트들 중의 하나는 깊은 n 웰 도펀트이고, 전술한 바와 같이 그것의 상부-표면 농도는 상부 반도체 표면에서 너무 낮으므로 그 깊은 n 웰 도펀트는 상부 반도체 표면을 따르는 n-형 도펀트 농도의 기여자 (contributor) 로서 실질적으로 무시될 수 있다.
상부 반도체 표면을 따르는 할로 포켓 부분 (290) 내의 n-형 도펀트의 3개 주요 컴포넌트들 중의 다른 것은 n-형 엠프티 메인 웰 도펀트이며, 그것의 상부-표면 농도는 보통 6×1015 - 6×1016 atoms/cm3, 통상적으로 1×1016 atoms/cm3 로 매우 낮다. 할로 포켓 부분 (290) 내의 n-형 도펀트의 세번째 주요 컴포넌트는 n-형 소스 할로 도펀트이며, 그것의 상부-표면 농도는 보통 4×1017 - 4×1018 atoms/cm3, 통상적으로 1×1018 atoms/cm3 로 높다. n-형 소스 할로 도펀트는 할로 포켓 (290) 을 규정한다. n-형 소스 할로 도펀트의 상부-표면 농도의 특정 값 (specific value) 은 통상적으로 5% 정확도 내에서 임계적으로 조정되어서 IGFET (102) 의 문턱 전압을 설정한다.
또한, 소스 (280) 에는 n-형 소스 할로 도펀트가 존재한다. 통상적으로 소스 (280) 내의 n-형 소스 할로 도펀트의 농도는 그것의 전체 상부 표면을 따라 실질적으로 일정하다. 상부 반도체 표면을 따라 길이 방향으로 소스 (280) 로부터 채널 존 (284) 으로 이동할 때에, n-형 소스 할로 도펀트의 농도는 소스 (280) 에서의 실질적으로 일정한 레벨로부터 소스 (280) 및 드레인 (282) 사이 위치에서 본질적으로 0 까지 떨어진다. n-형 엠프티 메인 웰 도펀트의 상부-표면 농도가 소스 할로 도펀트의 상부-표면 농도와 비교하여 작기 때문에, 상부 표면을 따르는 채널 존 (284) 내의 전체 n-형 도펀트의 농도는 소스 (280) 내의 n-형 소스 할로 도펀트의 본질적으로 일정한 값으로부터 소스 (280) 와 드레인 (282) 사이 위치에서의 n-형 메인 웰 도펀트의 대체로 낮은 상부-표면 값까지 떨어지고 그 후에 드레인 (282) 까지의 나머지 거리 동안 그 낮은 값을 유지한다.
n-형 소스 할로 도펀트의 농도는, 일부 실시형태들에서, IGFET (100) 에서의 p-형 소스 할로 도펀트에 대해 전술한 다른 방식들 중의 하나로 달라질 수도 있다. n-형 소스 할로 도펀트의 농도가 그들 방식 중의 하나로 달라지든 또는 전술한 통상적인 방식으로 달라지든 관계없이, 상부 반도체 표면을 따르는 IGFET (102) 의 채널 존 (284) 내의 전체 n-형 도펀트의 농도는 존 (284) 이 소스 (280) 와 만나는 곳보다 존 (284) 이 드레인 (282) 과 만나는 곳에서 더 낮다. 더욱 구체적으로, 상부 반도체 표면을 따르는 드레인-보디 접합 (288) 에서 채널 존 (284) 내의 전체 n-형 도펀트의 농도는 상부 반도체 표면을 따르는 소스-보디 접합 (286) 에서의 채널 존 (284) 내의 전체 n-형 도펀트의 농도의 보통 1/10 이하, 바람직하게는 1/20 이하, 더욱 바람직하게는 1/50 이하, 통상적으로는 1/100 이하이다.
상부 반도체 표면을 따르는 채널 존 (284) 내의 네트 n-형 도펀트의 농도는, 상부 표면을 따르는 존 (284) 내의 네트 n-형 도펀트의 농도가 pn 접합 (286 및 288) 에서 0 으로 떨어진다는 것을 제외하고는, 상부 표면을 따르는 존 (284) 내의 전체 n-형 도펀트의 농도와 유사한 방식으로 달라진다. 그러므로, 채널 존 (284) 의 소스측은 드레인측과 비교하여 높은 네트 양 (net amount) 의 n-형 도펀트를 갖는다. 채널 존 (284) 내의 n-형 도펀트의 높은 소스측 양으로 인해 소스-보디 접합 (286) 을 따르는 공핍 영역의 채널측 부분의 두께가 감소된다.
IGFET (100) 에서 발생한 것과 유사하게, IGFET (102) 에서 채널 존 (284) 의 소스측을 따르는 높은 n-형 도펀트 농도로 인해, 드레인 (282) 으로부터의 전계선들 (electric field lines) 은 소스 (280) 를 따르는 공핍 영역 내의 이온화된 n-형 도펀트 원자들 상에서 종결되어서 정공들에 대한 포텐셜 배리어 (potential Barrier) 를 불리하게 낮추는 대신에, 할로 포켓 부분 (290) 내의 이온화된 n-형 도펀트 원자들 상에서 종결된다. 이에 따라, 소스 (280) 는 드레인 (282) 의 비교적 높은 전계로부터 보호된다. 이것은 소스-보디 접합 (286) 을 따르는 공핍 영역이 드레인-보디 접합 (288) 을 따르는 공핍 영역으로 펀치쓰루 (punch through) 되는 것을 억제한다. 채널 존 (284) 내의 소스측 n-형 도펀트의 양을 적절하게 선택하는 것은 IGFET (102) 가 펀치쓰루를 회피할 수 있게 한다.
다음으로, 할로 포켓 부분 (290) 및 n-형 엠프티-웰 메인 보디-재료 부분 (294) 으로 형성된 n-형 엠프티 메인 웰 영역 (182) 의 특성을 고려한다. 채널 존 (284) 과 같이, n-형 메인 웰 영역 (182) 내의 전체 n-형 도펀트는 n-형 엠프티 메인 웰 및 소스 할로 도펀트들과 깊은 n 웰 도펀트로 구성된다. 할로 포켓 부분 (290) 의 근처를 제외하고, 메인 보디 재료 부분 (294) 내의 전체 n-형 도펀트는 n-형 엠프티 메인 웰 및 깊은 n 웰 도펀트들로만 구성된다. 또한, n-형 엠프티 메인 웰 및 깊은 n 웰 도펀트들은 소스 (280) 와 드레인 (282) 모두에 존재한다. n-형 소스 할로 도펀트는 소스 (280) 에 존재하지만 드레인 (282) 에는 존재하지 않는다.
n-형 엠프티 메인 웰 영역 (182) 은, 전술한 바와 같이, n-형 엠프티 메인 웰 도펀트의 이온 주입으로 인해 평균 깊이 yNWPK 에서 존재하는 깊은 로컬 농도 최대를 갖는다. 이 n-형 로컬 농도 최대는 웰 영역 (182) 의 전체 측방에 걸쳐 연장되고 이에 따라 메인 보디-재료 부분 (294) 의 전체 측방에 걸쳐 연장되는 표면하부 위치를 따라서 존재한다. 깊이 yNWPK 에서의 n-형 농도 최대의 위치는 채널 존 (284) 의 아래, 보통 각 소스 (280) 및 드레인 (282) 모두의 아래, 및 또한 보통 할로 포켓 부분 (290) 의 아래에 있다.
n-형 엠프티 메인 웰 도펀트의 최대 농도 위치의 평균 깊이 yNWPK 는 IGFET (102) 의 소스-보디 접합 (286) 및 드레인-보디 접합 (288) 의 최대 깊이 yS 및 yD 를 초과한다. 그러므로, 메인 보디-재료 부분 (294) 의 한쪽은 n-형 엠프티 메인 웰 도펀트의 최대 농도의 위치와 소스 (280) 사이에 위치해 있다. 보디-재료 부분 (294) 의 다른쪽은 n-형 엠프티 메인 웰 도펀트의 최대 농도의 위치와 드레인 (282) 사이에 위치해 있다.
더 정확하게는, IGFET (102) 의 메인 소스 부분 깊이 ySM, 소스-확장 깊이 ySE, 드레인-확장 깊이 yDE, 및 메인 드레인 부분 깊이 yDM 는 n-형 엠프티 메인 웰 최대 도펀트 농도 깊이 yNWPK 보다 각각 더 작다. 드레인 확장부 (282E) 가 모든 드레인 부분 (282M) 의 아래에 있기 때문에, n-형엠프티-웰 메인 보디-재료 부분 (294) 의 일부는, 깊이 yNWPK 에서의 n-형 엠프티 메인 웰 도펀트의 최대 농도의 위치와 각각의 메인 소스 부분 (280M), 소스 확장부 (280E), 및 드레인 확장부 (282E) 사이에 위치해 있다. 깊이 yNWPK 는 IGFET (102) 에 관한 드레인 깊이 yD, 구체적으로 드레인-확장 깊이 yDE 보다 10배 이하 더 크고, 바람직하게는 5배 이하 더 크고, 더욱 바람직하게는 4배 이하 더 크다.
n-형 엠프티 메인 웰 도펀트의 농도는 메인 보디-재료 부분 (294) 의 오버라잉 지역 (overlying part) 을 거친 후 드레인 (282) 을 거치는, 구체적으로 메인 드레인 부분 (282M) 의 아래에 놓인 드레인 확장부 (282E) 의 일부를 거친 후 메인 드레인 부분 (282M) 을 거치는 선택된 가상 수직선 (미도시) 을 따라 상향으로 깊이 yNWPK 에서의 n-형 엠프티 메인 웰 도펀트의 최대 농도 위치로부터 상부 반도체 표면으로 이동할 때에, 그 깊이 yNWPK 에서의 n-형 엠프티 메인 웰 도펀트의 최대 농도의 1/10 이하로, 바람직하게는 1/20 이하로, 더욱 바람직하게는 1/40 이하로 감소한다.
n-형 엠프티 메인 웰 도펀트의 농도의 감소는, 선택된 수직선을 따라서 상향으로 깊이 yNWPK 에서의 n-형 엠프티 메인 웰 도펀트의 최대 농도의 위치로부터 드레인 (282) 의 바닥, 구체적으로는 드레인 확장부 (282E) 의 바닥에서의 접합 (288) 까지 이동할 때에, 그 깊이 yNWPK 에서의 n-형 엠프티 메인 웰 도펀트의 최대 농도의 1/10 보다 큰 농도로 실질적으로 단조롭고 실질적으로 굴곡이 없다. IGFET (102) 에 있어서 드레인-보디 접합 깊이 yD 가 드레인-확장 깊이 yDE 와 동일하다는 점을 다시 주목한다. 통상적으로 n-형 엠프티 메인 웰 도펀트의 농도는 그 수직선을 따라 드레인-보디 접합 (288) 로부터 상부 반도체 표면으로 이동할 때에 실질적으로 단조롭게 감소한다. n-형 엠프티 메인 웰 도펀트의 일부 파일업 (pile-up) 이 드레인 (282) 의 상부 표면을 따라 발생하는 경우, n-형 엠프티 메인 웰 도펀트의 농도는 그 수직선을 따라 드레인-보디 접합 (288) 으로부터 접합 (288) 의 최대 깊이 yD 의 20% 보다 상부 반도체 표면에서 멀지 않은 지점까지 이동할 때에 실질적으로 단조롭게 감소한다.
n-형 소스 할로 도펀트는, 만약 있다면, 깊이 yNWPK 에서의 n-형 농도 최대의 위치에 대해 별 영향을 미치지 못한다. 도 18a를 잠시 참조하면, 도 18a의 수평축은 평균 p-형 엠프티 메인 웰 최대 농도 깊이 yPWPK 를 표시하도록 라벨링되어 있다. 전술한 바와 같이, 도 18a에서 커브 210'로 나타낸 깊은 n 웰 도펀트의 농도는 도 18a 에 나타낸 y 깊이 범위를 넘어서는 깊이에서 최대값에 도달하고, 상부 반도체 표면을 향해 이동할 때에 그 최대값으로부터 감소한다.
일반적으로 엠프티 메인 웰 최대 농도 깊이들 yNWPK 및 yPWPK 는 서로 매우 가깝다는 사실에 비추어 도 18a의 검토는, 깊이 yPWPK 에서의 (따라서 깊이 yNWPK 에서의), 깊은 n 웰 도펀트의 농도는 n-형 엠프티 메인 웰 도펀트의 농도와 비교하여 매우 작다는 것을 나타낸다. 드레인 (282) 을 거치는 선택된 수직선을 따라 깊이 yNWPK 로부터 상부 반도체 표면을 향해 이동할 때에, 깊은 n 웰 도펀트의 농도는, 깊이 y 의 임의 값에 있는 n-형 엠프티 메인 웰 도펀트의 농도와 비교하여 계속해서 매우 작도록 감소한다. 따라서, 전체 n-형 도펀트의 농도는, 그 수직선을 따라 깊이 yNWPK 로부터 상부 반도체 표면으로 이동할 때에, n-형 엠프티 메인 웰 도펀트의 농도와 실질적으로 동일한 방식으로 감소한다.
소스 (280) 에는 n-형 엠프티 메인 웰 및 깊은 n 웰 도펀트들이 존재한다. 또한, 일반적으로 n-형 소스 할로 도펀트는 소스 (280) 의 측방 범위의 일부, 통상적으로는 전부에 걸쳐 존재한다. 그 결과, 소스 (280) 를 거치는 선택된 가상 수직선을 따르는 n-형 도펀트 분포들은 n-형 소스 할로 도펀트의 영향을 포함할 수도 있다. n-형 엠프티 메인 웰 도펀트의 농도는, 메인 보디-재료 부분 (294) 의 오버라잉 지역 (overlying part) 을 거치고 또한 소스 (280) 를 거치는 그 수직선을 따라 상향으로 깊이 yNWPK 로부터 상부 반도체 표면으로 이동할 때에, 그 깊이 yNWPK 에서의 n-형 엠프티 메인 웰 도펀트의 최대 농도의 1/10 이하로 감소하지만, 전체 n-형 웰 도펀트의 농도가 이와 유사하게 수직선을 따라 상향으로 깊이 yNWPK 로부터 상부 반도체 표면으로 이동할 때에는 이러한 방식으로 거동하지 않을 수 있고, 통상적으로는 거동하지 않는다.
D9. 비대칭 고-전압 IGFET들의 공통 특성
이제 비대칭 IGFET들 (100 및 102) 을 함께 검토하면, IGFET (100) 의 p-형 엠프티-웰 보디 재료 (180) 또는 IGFET (102) 의 n-형 엠프티 보디 재료 (182) 의 전도성 타입을 "제 1 " 전도성 타입으로 지칭하도록 한다. 그러면, 다른 전도성 타입, 즉, IGFET (100) 의 n-형 소스 (240) 및 드레인 (242) 의 전도성 타입 또는 IGFET (102) 의 p-형 소스 (280) 및 드레인 (282) 의 전도성 타입은 "제 2 " 전도성 타입이다. 그러므로, 제 1 및 제 2 전도성 타입들은 각각 IGFET (100) 에 대해 p-형 및 n-형이다. IGFET (102) 에 있어서, 제 1 및 제 2 전도성 타입들은 각각 n-형 및 p-형이다.
IGFET (100) 에서의 전체 p-형 도펀트의 농도 NT 는, 전술한 바와 같이, IGFET (100) 의 드레인 (242) 을 거치는 수직선 (278M) 을 따라 깊이 yPWPK 로부터 상부 반도체 표면으로 이동할 때에 p-형 엠프티 메인 웰 도펀트의 농도 NI 와 대체로 동일한 방식으로 감소한다. 전술한 바와 같이, 이와 유사하게 IGFET (102) 에서의 전체 n-형 도펀트의 농도는, 드레인 (282) 을 거치는 선택된 수직선을 따라 깊이 yNWPK 로부터 상부 반도체 표면으로 이동할 때에 n-형 엠프티 메인 웰 도펀트의 농도와 대체로 동일한 방식으로 감소한다. 제 1 전도성 타입은 IGFET (100) 에 대해 p-형이고 IGFET (102) 에 대해 n-형이기 때문에, IGFET (100 및 102) 는, IGFET (100 또는 102) 에서의 제 1 전도성 타입의 전체 도펀트의 농도가 오버라잉 (overlying) 메인-보디 재료를 거치고 드레인 (242 또는 282) 을 거치는 수직선을 따라 상향으로 깊이 yPWPK 또는 yNWPK 에서의 제 1 전도성 타입의 전체 도펀트의 최대 농도의 표면하부 위치로부터 상부 반도체 표면으로 이동할 때에, 그 깊이 yPWPK 또는 yNWPK 에서의 제 1 전도성 타입의 전체 도펀트의 최대 농도의 1/10 이하로, 바람직하게는 1/20 이하로, 더욱 바람직하게는 1/40 이하로 감소하는 일반적 특성을 갖는다.
또한, IGFET (100 또는 102) 에서의 제 1 전도성 타입의 전체 도펀트의 농도는 표시된 수직선을 따라 상향으로 깊이 yPWPK 또는 yNWPK 에서의 제 1 전도성 타입의 전체 도펀트의 최대 농도의 위치로부터 드레인-보디 접합 (248 또는 288) 까지 이동할 때에, 통상적으로 그 깊이 yPWPK 또는 yNWPK 에서의 제 1 전도성 타입의 전체 도펀트의 최대 농도의 1/10 보다 큰 농도로 실질적으로 단조롭고, 실질적으로 굴곡없게 감소한다. 수직선을 따라 드레인-보디 접합 (248 또는 288) 으로부터 상부 반도체 표면으로 이동할 때에, 통상적으로 IGFET (100 또는 102) 에서의 제 1 전도성의 전체 도펀트의 농도는 실질적으로 단조롭게 감소한다. 제 1 전도성의 전체 도펀트의 일부 파일업 (pile-up) 이 드레인 (242 또는 282) 의 상부 표면을 따라 발생하는 경우, 제 1 전도성 타입의 전체 도펀트의 농도는 수직선을 따라 드레인-보디 접합 (248) 으로부터, 접합 (248 또는 288) 의 최대 깊이 yD 의 20% 보다 상부 반도체 표면으로부터 멀지 않은 지점까지 이동할 때에 실질적으로 단조롭게 감소한다.
IGFET (100) 의 드레인 (242) 또는 IGFET (102) 의 드레인 (282) 을 거치는 수직선을 따르는 앞서의 수직 도펀트 분포 특징들은, IGFET (100) 의 p-형 백그라운드 도펀트의 존재 또는 IGFET (102) 의 깊은 n 웰 도펀트의 존재로 인하여 어떤 큰 영향을 받지 않는다. 그러므로, 드레인 (242 또는 282) 을 거치는 선택된 수직선을 따라 상향으로 깊이 yPWPK 또는 yNWPK 로부터 이동할 때에, 제 1 전도성 타입의 전체 도펀트는 단지 엠프티-웰 보디 재료 (180 또는 182) 의 엠프티 메인 웰 도펀트로 근사화된 웰 일 수 있다. 일반적으로 이러한 근사화 (approximation) 는, 아래에서 더 논의되는, 엠프티 메인 웰 영역들 (192, 194, 204, 및 206) 을 각각 이용하는 대칭 IGFET들 (112, 114, 124, 및 126) 의 드레인을 거쳐 연장되는 선택된 가상 수직선을 따라서 사용될 수 있다.
n-채널 IGFET (100) 문턱 전압 VT 은 0.3 μm 부근의 드로운 채널 길이 (drawn channel length) LDR 및 6 - 6.5 nm의 게이트 유전체 두께에서 0.5 V 내지 0.75 V 이고, 통상적으로 0.6 V 내지 0.65 V 이다. 마찬가지로, p-채널 IGFET (102) 의 문턱 전압 VT 은 0.3 μm 부근의 드로운 채널 길이 LDR 및 6 - 6.5 nm의 게이트 유전체 두께에서 -0.5 V 내지 -0.7 V 이고, 통상적으로 -0.6 V 이다. IGFET들 (100 및 102) 은 높은 동작 전압 범위, 예를 들면, 3.0V 의 단방향-전류 응용들에 대해 특히 적합하다.
D10. 비대칭 고-전압 IGFET들의 성능 장점
양호한 IGFET 성능을 위해서는, IGFET의 소스가 숏-채널 길이에서의 문턱 전압 VT 의 롤오프 (roll-off) 를 회피하도록 가능한 한 얕아야만 한다. 또한, 소스 저항의 존재에서 IGFET의 유효 트랜스컨덕턴스를 최대화하기 위해, 소스는 가능한 한 고농도로 도핑되어야 한다. 비대칭 IGFET들 (100 및 102) 은 소스 확장부 (240E 및 280E) 를 사용하여 그들이 드레인 확장부 (242E 및 282E) 보다 각각 더 얕고 더 고농도로 도핑되도록 구성함으로써 이 2 가지 목적들을 충족한다. 이것은 IGFET들 (100 및 102) 이 높은 트랜스컨덕턴스를 가질 수 있게 하고, 그 결과 높은 고유 이득 (intrinsic gain) 을 가질 수 있게 한다.
드레인 확장부들 (242E 및 282E) 은, 비대칭 고 전압 IGFET들 (100 및 102) 이 드레인들 (242 및 282) 에서 게이트 유전체 층들 (260 및 300) 로의 핫 전하 캐리어의 주입을 실질적으로 회피할 수 있게 한다. IGFET들 (100 및 102) 의 문턱 전압은 동작 시간 (operational time) 에 따라 크게 드리프트 (drift) 되지 않는다.
고-전압 능력을 달성하고 핫 캐리어 인젝션을 감소시키기 위해, IGFET의 드레인은 합리적으로 가능한 한 깊고 저농도로 도핑되어야 한다. 이 요구들은 IGFET의 온-저항 (on-resistance) 이 상당히 증가하는 것을 야기하지 않으면서 또한 숏-채널 문턱 전압 롤오프 (roll-off) 를 야기하지 않으면서 충족되어야만 한다. 비대칭 IGFET들 (100 및 102) 은, 드레인 확장부들 (242E 및 282E) 이 소스 확장부들 (240E 및 280E) 보다 각각 더 깊게 확장되고 더 저농도로 도핑되게 함으로써 이러한 목적들을 또한 충족한다. 드레인 (242 또는 282) 을 따르는 할로 포켓 부분의 부재 (absence) 는 핫 캐리어 신뢰성을 더욱 향상시킨다.
IGFET의 기생 커패시턴스들은 IGFET를 포함하는 회로의 속도 성능을 설정함에 있어서, 구체적으로는 고주파수 스위칭 동작 (high-frequency switching operation) 에 중요한 역할을 한다. 비대칭 IGFET들 (100 및 102) 에서의 리트로그레이드 엠프티 웰 영역 (180 및 182) 의 이용은, 그 소스들 (240 및 280) 및 그 드레인들 (242 및 282) 아래의 도핑을 감소시키고, 이에 따라 그 소스-보디 접합들 (246 및 286) 및 드레인-보디 접합들 (248 및 288) 을 따르는 기생 커패시턴스가 감소되는 것을 야기한다. 감소된 기생 접합 커패시턴스로 인하여 IGFET들 (100 및 102) 은 더 빠르게 스위칭할 수 있다.
소스측 할로 포켓 부분들 (250 및 290) 이 채널 존들 (244 및 284) 에 각각 제공하는 길이방향 도펀트 그레이딩 (dopant grading) 은, VT 롤오프 (roll-off) 의 온셋 (onset) 을 더 짧은 채널 길이로 이동시키는 것에 의해 짧은 채널 길이에서의 VT 롤오프를 완화시키는 것에 조력한다. 또한, 할로 포켓들 (250 및 290) 은 각각의 소스들 (240 및 280) 을 따라서 추가적인 보디-재료 도펀트를 제공한다. 이것은 소스-보디 접합들 (246 및 248) 을 따르는 공핍-영역 두께를 감소시키고 또한 IGFET들 (100 및 102) 이 소스-투-드레인 펀치쓰루를 회피할 수 있게 한다.
IGFET의 구동 전류는 포화상태에서의 그것의 드레인 전류ID이다. 동일한 게이트-전압 오버드라이브 (overdrive) 및 드레인-투-소스 전압 VDS 에서, 비대칭 IGFET들 (100 및 102) 은 일반적으로 대칭 IGFET들 보다 더 높은 구동 전류를 갖는다.
IGFET 동작 동안에는 n-채널 IGFET (100) 의 드레인-투-소스 전압 VDS 이 증가되므로, 그 결과 발생하는 드레인 전계의 증가는 드레인 공핍 영역이 소스 (240) 쪽으로 확장되는 것을 야기한다. 이러한 확장은 대체로 드레인 공핍 영역이 소스측 할로 포켓 부분 (250) 에 가까워졌을 때 종결된다. IGFET (100) 는 대칭 IGFET에서 보다 더 강한 포화상태가 된다. 유리하게는, IGFET (100) 의 구성으로 인하여 이에 따라 IGFET (100) 가 더 높은 출력 저항을 가질 수 있다. 전압 극성이 반대가 되는, p-채널 IGFET (102) 도 또한 더 높은 출력 저항을 갖는다. IGFET들 (100 및 102) 은 증가된 트랜스컨덕턴스 (선형 및 포화 모두) 를 갖는다.
IGFET들 (100 및 102) 에서의 리트로그레이드 웰-도펀트 도펀트 프로파일들과 길이방향 채널 도펀트 그레이딩들의 조합은, IGFET들 (100 및 102) 에게 감소된 노이즈를 갖는 뛰어난 대신호 성능 및 양호한 고주파수 소신호 성능을 제공한다. 특히, IGFET들 (100 및 102) 은 넓은 소신호 대역폭, 높은 소신호 스위칭 속도, 및 높은 피크 값의 컷오프 주파수들을 포함하는 높은 컷오프 주파수들을 가진다.
D11. 특별히 테일러링된 (specially tailored) 할로 포켓 부분들을 가진 비대칭 고-전압 IGFET들
소스측 할로 포켓 부분을 가진, IGFET (100 또는 102) 등과 같은 IGFET를 제공하는 것의 이득들 중의 하나는, IGFET가 바이어스 오프 상태에 있을 때 그 할로 포켓의 증가된 도핑으로 인해 소스-투-드레인 ("S-D") 누설 전류가 감소된다는 것이다. IGFET의 구동 전류에서는 일부 감소에 비용을 들여서, S-D 누설 전류의 감소를 달성한다. 단일 (single) 이온 주입에 의해 규정됨으로써 그 결과 포켓 부분에서 대략의 가우스 (Gaussian) 수직 도펀트 프로파일이 단일의 표면하부 위치를 따라 최대 농도에 도달하는 소스측 할로 포켓 부분을 갖는 IGFET에 있어서, 상당한 오프-상태 S-D 전류 누설이, 그 할로 포켓 내의 네트 도펀트 농도가 어떤 최소값 보다 더 작은 위치, 특히 상부 반도체 표면을 따르는 또는 그 근처의 위치에서 계속해서 발생할 수 있다.
IGFET에서의 할로 포켓을 규정하기 위해 단일 이온 주입 동안 사용된 용량 (dosage) 은 할로 포켓 내의 네트 도펀트 농도가, 그렇지 않았다면 상당한 오프-상태 S-D 전류 누설이 발생했을, 각 위치를 따르는 최소값 이상이 되도록 증가될 수 있다. 불행하게도, 할로 포켓에서의 증가된 전체 도핑으로 인해 원하지않게 IGFET의 구동 전류가 더 감소될 수 있다. 이러한 문제점에 대한 하나의 해결책은 할로 포켓에서의 수직 도펀트 프로파일이 상부 반도체 표면으로부터, 일반적으로 그것을 넘어서는 어떠한 의미있는 오프-상태 S-D 전류 누설도 존재하지 않는, 표면 아래의 위치까지 상대적으로 평편하게 되도록 배열하는 것이다. 그러면, IGFET의 구동 전류가 최대화되는 한편, 오프-상태 S-D 전류 누설을 실질적으로 회피할 수 있다.
도 19a 및 도 19b는 각각 상보형 비대칭 고-전압 IGFET들 (100 및 102) 의 변형들 (100U 및 102U) 의 일부분들을 도시한 것이고, 여기서 소스측 할로 포켓 부분들 (250 및 290) 은 각각 중간농도로 도핑된 p-형 소스측 할로 포켓 부분 (250U) 및 중간농도로 도핑된 n-형 소스측 할로 포켓 부분 (290U) 으로 대체되어 있다. 소스측 할로 포켓 부분들 (250U 및 290U) 은, IGFET들 (100 및 102) 이 바이어스 오프 상태에 있지만 그들의 각각의 레벨에서 그들의 구동 전류를 실질적으로 유지하는 경우, 상보형 비대칭 고-전압 IGFET (1OOU 및 102U) 이 감소된 S-D 전류 누설을 가질 수 있도록 하기 위해 특별히 테일러링되어 (specially tailored) 있다.
할로 포켓 부분들 (250U 및 290U) 에서의 할로-포켓 도펀트 분포들의 특별한 테일러링 (special tailoring) 및 그 특별한 할로-포켓 도펀트 분포들을 생성하기 위해 사용된 제조 기술로 인해 IGFET들 (250U 및 290U) 의 인접 부분들에서 발생한 약간 수정된 도펀트 분포들을 제외하면, IGFET들 (100U 및 102U) 은 각각 IGFET들 (100 및 102) 과 실질적으로 동일하게 구성된다. 감소된 오프-상태 S-D 전류 누설을 가지게 되는, IGFET들 (100U 및 102U) 은 또한 IGFET들 (100 및 102) 과 실질적으로 동일하게 작동하며, 동일한 이점들을 가진다.
구체적으로 n-채널 IGFET (100U) 로 돌아가서, 그것의 p 할로 포켓 부분 (250U) 내의 도펀트 분포는 테일러링되어 (tailored) 있으므로, 할로 포켓 (250U) 을 거쳐 n-형 소스 (240) 의 측까지, 구체적으로는 n+ 소스 확장부 (240E) 의 측까지 상부 반도체 표면에 수직하게 연장되는 임의의 가상 수직선을 실질적으로 따르는 p-형 소스 할로 포켓 도펀트의 수직 도펀트 프로파일은, 상부 반도체 표면의 근처에서 상대적으로 평편하다. 하나의 이런 가상 수직선 (314) 이 도 19a에 도시되어 있다.
IGFET (100U) 의 상부 반도체 표면 근처에 있는 p-형 소스 할로 포켓 도펀트의 수직 도펀트 프로파일에 있어서의 실질적인 평편성 (flatness) 은, p-형 소스 할로 포켓 도펀트의 농도 NI 가 할로 포켓 (250U) 을 거쳐 n-형 소스 (240) 의 측까지 연장되는, 수직선 (314) 과 같은, 어떤 가상 수직선을 실질적으로 따라 서로로부터 떨어져서 수직으로 이격된 M 개의 상이한 위치들에서 복수의 개수 M 의 로컬 농도 최대에 도달하도록 배열하는 것에 의해 달성된다. p-형 소스 할로 도펀트의 농도 NI 에 있어서 M 로컬 최대는, 가장 얕은 할로-도펀트 최대-농도 위치 PH-1 로부터 가장 깊은 할로-도펀트 최대-농도 위치 PH-M 까지 점점 더 깊어지는 M 위치들 PH-1, PH-2, . . . 및 PH-M (총괄적으로 "위치들 PH") 을 따라서 각각 존재한다.
IGFET (102U) 의 할로 포켓 부분 (250U) 은 M 수직으로 연속되는 할로 포켓 세그먼트들 250U-1, 250U-2, . . . 및 250U-M 로 구성되는 것으로 고려될 수 있다. j를 1 에서 M 까지 변하는 정수로 놓으면, 각각의 할로 포켓 세그먼트 250U-j는, 할로-도펀트 최대-농도 위치 PH-j를 따라서 존재하는 p-형 소스 할로 도펀트 농도 최대를 포함한다. 가장 얕은 할로-도펀트 최대-농도 위치 PH-1을 포함하는 할로 포켓 세그먼트 250U-1 는 할로 포켓 세그먼트들 250U-1 내지 250U-M 중에서 가장 얕다. 가장 깊은 최대-농도 위치 PH-1을 포함하는 할로 포켓 세그먼트 250U-M 은 세그먼트들 250U-1 내지 250U-M 중에서 가장 깊다.
통상적으로는, p-형 소스 할로 도펀트가 할로 포켓 세그먼트들 250U-1 내지 250U-M 의 모두에서 동일한 원자 종 (atomic species) 이다. 그러나, p-형 소스 할로 도펀트의 상이한 종 (species) 이 할로 포켓 세그먼트들 250U-1 내지 250U-M 내에 다양하게 존재할 수도 있다.
일반적으로 각각의 할로-도펀트 최대-농도 위치 PH-j 는 오직 한 원자 종인 p-형 소스 할로 도펀트로부터 발생한다. 이에 비추어, 할로 포켓 세그먼트 250U-j에서 최대-농도 위치 PH-j를 생성하기 위해 사용된 p-형 소스 할로 도펀트의 원자 종은, 본 명세서에서 j번째 p-형 소스 할로 도펀트로 지칭된다. 그 결과, 통상적으로는 모두가 동일한 원자 종이지만, 원자 종이 여러가지로 다를 수 있는 M 넘버링된 p-형 소스 할로 도펀트들이 존재한다. 이들 M 넘버링된 p-형 소스 할로 도펀트들은 단순히 p-형 소스 할로 도펀트로 일반적으로 지칭되는 전체 p-형 소스 할로 도펀트를 형성한다.
도 19a에서 p-형 소스 할로 도펀트의 농도 NI 에 있어서 복수 개수 M의 로컬 최대는 3 이다. 따라서, 도 19a에서 세그먼팅된 (segmented) p 할로 포켓 부분 (250U) 은 3 개의 수직으로 연속되는 할로 포켓 세그먼트들 250U-1 내지 250U-3로 형성되고, 이 할로 포켓 세그먼트들 250U-1 내지 250U-3은 할로-도펀트 최대-농도 위치들 PH-1 내지 PH-3을 따라 존재하는 p-형 소스 할로 도펀트 농도 최대를 포함한다. 도 19a에는 각각 제 1, 제 2, 및 제 3 p-형 소스 할로 도펀트들로 표시된, 3 개의 넘버링된 p-형 소스 할로 도펀트들이 존재하며, 그 각각은 할로 포켓 세그먼트들 250U-1 내지 250U-3의 최대-농도 위치 PH-1 내지 PH-3를 결정한다.
도 19a에는 할로-도펀트 최대-농도 위치 PH 가 점선으로 표시되어 있다. 이들 점선으로 나타낸 바와 같이, 각각의 할로-도펀트 최대-농도 위치 PH-j 는 n-형 소스 (240) 쪽으로 연장된다. 일반적으로 각각의 할로-도펀트 최대-농도 위치 PH-j 는 n++ 메인 소스 부분 (240M) 의 실질적으로 측방 전체에 걸쳐서 연장된다. 도 19a의 예에서는, 각각의 할로-도펀트 최대-농도 PH-j 가 n+ 소스 확장부 (240E) 를 거쳐서 연장된다. 그러나, 하나 이상의 할로-도펀트 최대-농도 위치들 PH 가 소스 확장부 (240E) 의 아래에서 연장되고 이에 따라 p 할로 포켓 부분 (250U) 의 언더라잉 재료를 거쳐서 연장될 수도 있다. 각각의 할로-도펀트 최대-농도 위치 PH-j의 소스 (240) 쪽으로의 연장은, 하술하는 바와 같이, 세그먼팅된 (segmented) 할로 포켓 250U이 형성된 방식으로부터 발생한다.
또한, 각각의 할로-도펀트 최대-농도 위치 PH-j는 p-형 엠프티-웰 메인 보디-재료 부분 (254), 즉, 세그먼팅된 (segmented) 할로 포켓 부분 (250U) 의 외측의 p-형 메인 웰 보디-재료 영역 (180) 의 부분 쪽으로 연장된다. 이것은 동일한 전도성 타입이 되는 도핑 작업에 의해 형성된 2 개의 반도체 영역들, 즉, 여기서는 할로 포켓 (250U) 및 보디-재료 부분 (254), 사이의 경계가 앞서와 같이 존재하도록 규정된, 즉 2 영역들을 형성하기 위해 사용된 도펀트들의 (네트) 농도가 동일한 위치에서 존재하도록 규정된 방식으로부터 발생한다.
IGFET (100U) 의 소스측 할로 포켓 부분 (250U) 내의 전체 p-형 도펀트는, IGFET (100) 의 소스측 할로 포켓 부분 (250) 에 관해 전술한 바와 같이, p-형 백그라운드, 엠프티 메인 웰, 및 소스 할로 도펀트들로 구성된다. 위치들 PH 를 따르는 p-형 소스 할로 도펀트의 농도 NI 에서의 M 로컬 최대는 IGFET (100U) 의 할로 포켓 (250U) 내의 전체 p-형 도펀트의 농도 NT 가 포켓 (250U) 에서의 M 개의 각각 대응하는 상이한 위치들을 따라 M 개의 각각 대응하는 로컬 최대에 도달하는 것을 야기한다. 위치들 PH 와 같이, 할로 포켓 (250U) 내의 전체 p-형 도펀트의 농도 NT 에서의 M 개의 최대 위치들은 포켓 (250U) 을 거쳐서 소스 (240) 측까지 상부 반도체 표면에 대해 수직하게 연장된 어떤 가상 수직선, 예를 들면 수직선 (314), 을 실질적으로 따라 서로로부터 떨어져서 수직으로 이격되어 있다.
할로 포켓 부분 (250U) 내의 전체 p-형 도펀트의 농도 NT 에서의 M 최대의 위치들은, 포켓 (250U) 내의 p-형 할로 도펀트의 농도 NI 에서의 M 최대의 위치들 PH 와 각각 여러가지로 상이할 수 있다. 이들 차이가 발생할 경우, 그들은 보통 매우 작다. 따라서, 도 19a의 점선들 PH는 또한 포켓 (250U) 내의 전체 p-형 도펀트의 농도 NT 에서의 M 농도 최대의 위치들을 각각 나타낸다. 그러므로, 포켓 (250U) 내의 전체 p-형 도펀트의 농도 NT 에서의 M 농도 최대의 위치들 PH 은 소스 (240) 쪽으로 및 p-형 엠프티-웰 메인 보디-재료 부분 (254) 쪽으로 측방 연장된다.
할로 포켓 부분 (250U) 내의 네트 p-형 도펀트의 농도 NN 에 대해 유사한 논의가 적용된다. n-형 얕은 소스-확장 도펀트의 일부가 할로 포켓 (250U) 내에 존재하지만, 위치들 PH 를 따르는 p-형 소스 할로 도펀트의 농도 NI 에서의 M 로컬 최대들로 인하여 여기에서 포켓 (250U) 내의 네트 p-형 도펀트의 농도 NN 는 포켓 (250U) 내의 M 개의 각각 대응하는 상이한 위치들을 따라 M 개의 각각 대응하는 로컬 최대에 도달한다. 마찬가지로, 포켓 (250U) 내의 네트 p-형 도펀트의 농도 NN 에서의 M 최대의 위치들은, 포켓 (250U) 을 거쳐 소스 (240) 측까지 상부 반도체 표면에 대해 수직하게 연장된 어느 가상 수직선, 예를 들면 수직선 (314), 을 실질적으로 따라 서로로부터 떨어져서 수직으로 이격되어 있다.
할로 포켓 부분 (250U) 내의 전체 p-형 도펀트의 농도 NT 와 같이, 할로 포켓 부분 (250U) 내의 네트 p-형 도펀트의 농도 NN 에서의 M 최대의 위치들은, 포켓 (250U) 내의 p-형 할로 도펀트의 농도 NI 에서의 M 최대의 위치들 PH 와 각각 여러가지로 약간 상이할 수 있다. 그러면, 도 19a의 포켓 (250U) 에 존재하는 것으로 나타낸 전선들 PH의 부분들은 포켓 (250U) 내의 전체 p-형 도펀트의 농도 NT 에서의 M 농도 최대의 위치들을 각각 나타낼 수도 있다.
상부 반도체 표면 근처의 할로 포켓 부분 (250U) 내의 수직 도펀트 프로파일의 평편화 (flattening) 를 이해하는 것은 도 20a - 도 20c (총괄적으로 "도 20") 및 도 21a - 도 21c (총괄적으로 "도 21") 의 보조로 용이해진다. 도 19a의 할로 포켓 (250U) 을 거치는 수직선 (314) 을 따르는 깊이 y 의 함수로서의 예시적인 도펀트 농도들이 도 20에 나타나 있다. 도 21은 도 19a의 예에서의 IGFET (100U) 의 소스 확장부 (240E) 를 거치는 수직선 (274E) 을 따르는 깊이 y의 함수로서의 예시적인 도펀트 농도들을 나타낸다. 아이템 ySH 는 도 19a에 나타낸 바와 같이 할로 포켓 (250U) 의 최대 깊이이다.
도 20a 및 도 21a는 영역들 136, 240E, 250U-1, 250U-2, 250U-3, 및 254를 주로 규정하는 개별적인 반도체 도펀트들의 농도 NI (여기서는 수직만) 를 구체적으로 도시한다. 커브들 250U-1', 250U-2', 및 250U-3' 는 할로 포켓 세그먼트들 250U-1 내지 250U-3의 최대-농도 위치들 PH-1 내지 PH-3을 각각 결정하기 위해 사용된 제 1, 제 2, 및 제 3 p-형 소스 할로 도펀트들의 농도 NI 를 나타낸다.
도 20b 및 도 21b에는 영역들 180, 240E, 250U, 및 254 내의 전체 p-형 및 전체 n-형 도펀트들의 농도 NT (여기서는 수직만) 가 도시되어 있다. 커브 부분 250U" 은 할로 포켓 부분 (250U) 내의 전체 p-형 도펀트의 농도 NT 를 나타낸다. 도 21a 및 도 21b를 참조하면, 아이템 246# 은 네트 도펀트 농도 NN 가 0 이 되는 곳을 나타내고, 이에 따라 소스 확장부 (240E) 를 따르는 소스-보디 접합 (246) 의 부분의 위치를 나타낸다.
도 20c 및 도 21c는 p 할로 포켓 부분 (250U) 및 n+ 소스 확장부 (240E) 의 네트 도펀트 농도 NN (여기서는 수직만) 을 나타낸다. 커브 부분 250U* 은 할로 포켓 부분 (250U) 내의 네트 p-형 도펀트의 농도 NN 을 나타낸다.
이제 도 20a를 구체적으로 참조하면, 수직선 (314) 을 따르는 제 1, 제 2, 및 제 3 p-형 소스 할로 도펀트들의 농도 NI 를 수직으로 나타낸 커브들 250U-1' 내지 250U-3' 은 대략적으로 1차 근사화 (first-order approximation) 에 대한 가우시안 형상 (Gaussian shape) 을 갖는다. 커브들 250U-1', 250U-2', 및 250U-3' 은 아이템 316-1, 316-2, 및 316-3 (총괄적으로 "피크들 (316)") 으로 각각 표시된 피크들에 도달한다. 가장 낮게 넘버링된 피크 316-1은 가장 얕은 피크이다. 가장 높게 넘버링된 피크 316-3, 또는 일반적으로 피크 316-M 은 가장 깊은 피크이다.
넘버링된 p-형 소스 할로 도펀트들의 농도들 NI 에서의 피크들 (316) 중 연속된 피크들 사이의 수직 간격 (거리) 은 상대적으로 작다. 또한, 커브들 250U-1' 내지 250U-3'에 관한 표준 편차 (standard deviation) 들은 피크-투-피크 간격들과 비교하여 상대적으로 크다. 통상적으로 가장 얕은 피크 316-1의 깊이는 평균 피크-투-피크 간격의 1/2 근처이다. 일반적으로 피크들 (316) 에서의 세번째의 p-형 소스 할로 도펀트들을 통한 첫번째의 농도들 NI 의 최대값들은, 특히 수직선 (314) 이 소스 확장부 (240E) 에 접근함에 따라, 다른 것과 가깝다. 보다 구체적으로, 피크들 (316) 에서의 농도들 NI 는 서로의 보통 40% 이내, 바람직하게는 20% 이내, 더욱 바람직하게는 10% 이내이다.
각각의 피크 316-j 는 도 20b의 커브 부분 250U"으로 나타낸 바와 같이 수직선 (314) 을 따르는 할로 포켓 부분 (250U) 내의 전체 p-형 도펀트의 농도 NT 에서의 j 번째 로컬 최대의 위치 PH-j 의 한 지점이다. (a) 커브들 250U-1' 내지 250U-3' 에 관한 표준 편차들이 피크들 (316) 중의 연속하는 피크들의 간격과 비교하여 상대적으로 크고 (b) 통상적으로 가장 얕은 피크 316-1 의 깊이가 평균 피크-투-피크 간격의 1/2 근처에 있고 (c) 일반적으로 피크들 (316) 에서의 세번째의 p-형 소스 할로 도펀트들을 통한 첫번째 농도들 NI 이 서로 가깝기 때문에, 일반적으로 할로 포켓 (250U) 내의 전체 p-형 도펀트의 농도 NT 의 변동은 상부 반도체 표면으로부터 선 (314) 을 따라 할로 포켓 (250U) 의 p-형 로컬 농도 최대의 가장 깊은 곳의 위치 PH-M, 즉, 도 19a의 예에서 위치 PH-3, 까지 이동할 때에 상대적으로 더 작다. 따라서, 일반적으로 할로 포켓 (250U) 내의 전체 p-형 도펀트의 농도 NT 의 수직 프로파일은 포켓 (250U) 을 거쳐 소스 확장부 (240E) 의 측까지 연장되는 가상 수직선, 예를 들면 선 (314), 을 따라서 상부 반도체 표면으로부터 포켓 (250U) 의 가장 깊은 최대-농도 위치 PH-M 까지 이동할 때에 상대적으로 평편하다.
포켓 (250U) 을 거쳐서 소스 확장부 (240E) 의 측까지 연장되는 가상 수직선, 예를 들면 수직선 (314), 을 따라서 상부 반도체 표면으로부터 할로 포켓 (250U) 의 로컬 p-형 농도 최대의 가장 깊은 곳의 위치 PH-M 까지 이동할 때에, 일반적으로 할로 포켓 부분 (250U) 내의 전체 p-형 도펀트의 농도 NT 는 2배 이하 만큼, 바람직하게는 1.5배 이하 만큼, 더욱 바람직하게는 1.25배 이하 만큼 변한다. 도 20b의 커브 부분 250U" 으로 나타낸 바와 같이, 할로 포켓 (250U) 내의 전체 p-형 도펀트의 농도 NT 의 변동은 이러한 가상 수직선을 따라서 너무 작으므로, 피크들 (316) 로 각각 나타낸 바와 같이, 할로-도펀트 최대-농도 위치 PH 는 종종 도 20b와 같은 대수 (logarithmic) 농도 그래프 상에서 거의 식별할 수 없다.
도 19a에 나타낸 바와 같이, 수직선 (314) 은 할로 포켓 부분 (250U) 의 아래에서 엠프티-웰 보디 재료 (180) 의 언더라잉 재료 쪽으로 연장된다. 또한, 선 (314) 은 n-형 소스 (240), 구체적으로는 n+ 소스 확장부 (240E) 로부터 충분히 멀게 선택되므로, 선 (314) 을 따르는 임의 지점에서의 전체 n-형 도펀트 농도는, 그 지점의 전체 p-형 도펀트 농도와 비교하여 본질적으로 무시할 수 있다. 도 20c를 참조하면, 이에 따라 선 (314) 을 따르는 보디 재료 내의 네트 p-형 도펀트 농도를 나타내는 커브 180* 는, 선 (314) 을 따르는 보디 재료 (180) 내의 전체 p-형 도펀트 농도 NT 를 나타내는 도 20b 의 커브 180" 와 대체로 동일하다. 따라서, 도 20c의 커브 180* 의 부분 250U* 은 도 20b의 커브 180"의 부분 250U" 과 대체로 동일하다.
즉, 할로 포켓 부분 (250U) 내의 네트 p-형 도펀트의 농도 NN 의 변동도 또한 상부 반도체 표면으로부터 수직선 (314) 을 따라서 할로 포켓 (250U) 의 로컬 p-형 농도 최대의 가장 깊은 곳의 위치 PH-M, 즉 도 19a의 예에서의 위치 PH-3 까지 이동할 때에 상대적으로 작다. 할로 포켓 (250U) 내의 전체 p-형 도펀트의 농도 NT 와 유사하게, 포켓 (250U) 을 거쳐서 소스 확장부 (240) 의 측까지 연장되는 가상 수직선, 예를 들면 선 (314), 을 따라서 상부 반도체 표면으로부터 포켓 (250U) 의 로컬 p-형 농도 최대의 가장 깊은 곳의 위치 PH-M 까지 이동할 때에, 일반적으로 할로 포켓 (250U) 내의 네트 p-형 도펀트의 농도 NN 는 2배 이하 만큼, 바람직하게는 1.5배 이하 만큼, 더욱 바람직하게는 1.25배 이하 만큼 변한다. 따라서, 할로 포켓 (250U) 내의 네트 p-형 도펀트의 농도 NN 의 수직 프로파일은 상부 반도체 표면으로부터 이러한 가상 수직선을 따라 포켓 (250U) 의 가장 깊은 최대-농도 위치 PH-M 까지 이동할 때에 상대적으로 평편하다.
넘버링된 p-형 소스 할로 도펀트들의 농도 NI 는 할로 포켓 부분 (250) 을 거쳐서 길이방향으로 이동할 때에 상당히 변하지만, 커브 250U-1' 내지 250U-3' 으로 나타낸 수직 프로파일들의 일반적인 형태를 유지한다. 이것은, 아래에서 더 설명되는 바와 같이, 소스 확장부 (240E) 및 할로 포켓 (250U) 의 언더라잉 재료를 거치는 수직선 (274E) 을 따르는 제 1, 제 2, 및 제 3 p-형 소스 할로 도펀트들의 농도 NI 를 수직으로 나타내는 대략의 가우시안 (Gaussian) 커브들 250U-1' 내지 250U-3' 이 아이템 318-1, 318-2, 및 318-3 (총괄적으로 "피크들 (318)") 으로 각각 표시된 피크들에 도달하는 도 21a 에 대해 도 20a 를 비교하는 것에 의해 알 수 있다. 가장 낮게 넘버링된 피크 318-1 은 가장 얕은 피크이다. 가장 높게 넘버링된 피크 318-3, 또는 일반적으로 피크 318-M, 은 가장 깊은 피크이다.
각각의 피크 318-j 는 도 21b에서 커브 부분 250U" 로 나타낸 바와 같이 수직선 (274E) 을 따르는 n+ 소스 확장부 (240E) 또는 p 할로 포켓 부분 (250U) 내의 전체 p-형 도펀트의 농도 NT 의 j 번째 로컬 최대의 위치 PH-j 의 한 지점이다. 도 21a의 예에서, 각 피크 318-j 에서의 j 번째 p-형 소스 할로 도펀트의 농도 NI 는 그 피크 318-j 의 깊이 y 에서의, 커브 240E' 로 나타낸, n-형 얕은 소스-확장 도펀트의 농도 NI 보다 더 작다. 하나 이상의 할로-도펀트 최대-농도 위치 PH 가 소스 확장부 (240E) 아래에서 연장될 수 있기 때문에, 하나 이상의 피크들 (318) 에서의 j 번째 p-형 소스 할로 도펀트의 농도 NI 는 그 하나 이상의 피크들 (318) 의 각각의 깊이 y 에서의 n-형 얕은 소스-확장 도펀트의 농도 NI 를 초과할 수 있다.
어느 경우이든, 도 21a의 커브들 250U-1' 내지 250U-3' 는, 서로에 대해 도 20a의 커브들 250U-1' 내지 250U-3' 와 대체로 동일한 관계를 나타낸다. 그러므로, 일반적으로 전체 p-형 도펀트의 농도 NT 의 변동은 상부 반도체 표면으로부터 수직선 (274E) 을 따라 가장 깊은 로컬 p-형 농도 최대의 위치, 즉 도 19a의 위치 PH-3 까지 이동할 때에 상대적으로 작다. 할로 포켓 부분 (250U) 을 거쳐서 연장되는 선 (314) 을 따르는 전체 p-형 도펀트의 농도 NT 와 같이, 상부 반도체 표면으로부터 선 (274E) 을 따라 로컬 p-형 농도 최대들 중의 가장 깊은 곳의 위치 PH-M 까지 이동할 때에, 일반적으로 전체 p-형 도펀트의 농도 NT 는 2배 이하 만큼, 바람직하게는 1.5배 이하 만큼, 더욱 바람직하게는 1.25배 이하 만큼 변한다. 일반적으로 포켓 부분 (250U) 내의 전체 p-형 도펀트의 농도 NT 의 수직 프로파일은 상부 반도체 표면으로부터 선 (274E) 을 따라 가장 깊은 최대-농도 위치 PH-M 까지 상대적으로 평편하다. 이것은 도 21b의 커브 부분 250U" 에 의해 도시되어 있다.
할로 포켓 부분 (250U) 이 형성된 방식으로 인해, 넘버링된 p-형 소스 할로 도펀트들의 농도 NN 는 n+ 소스 확장부 (240E) 를 향해 측방으로 이동할 때에 증가한다. 이것은 도 21a 의 커브들 250U-1' 내지 250U'3' 를 도 20a 의 커브들 250U- 1' 내지 250U-3' 과 비교하는 것에 의해 알 수 있다. 소스 확장부 (240) 에서, 또는 소스 확장부 (240) 아래에서, 선 (274E) 을 가로지르는 위치 PH-j 의 각 지점 318-j 에서의 j 번째 p-형 소스 할로 도펀트의 농도 NI 는 할로 포켓 (250U) 에서 선 (314) 을 가로지르는 위치 PH-j 의 대응 지점 316-j 에서의 j 번째 p-형 소스 할로 도펀트의 농도 NI 를 초과한다. 도 21b의 커브 부분 250U" 을 도 20b 의 커브 부분 250U" 와 비교하는 것에 의해 알 수 있는 바와 같이, 소스 확장부 (240E) 및 할로 포켓 (250U) 의 언더라잉 재료를 거쳐서 연장되는 선 (274E) 의 부분을 따르는 어느 지점에서의 전체 p-형 도펀트의 농도 NT 는, 이에 따라 포켓 (250U) 을 거쳐 연장되는 선 (314) 의 부분을 따르는 대응 지점에서의 전체 p-형 도펀트의 농도 NT 를 초과한다.
할로 포켓 부분 (250U) 에서의 특별한 도펀트 분포 테일러링 (tailoring) 의 변동에 있어서, 상부 반도체 표면으로부터 수직선 (314) 을 따라서, 선 (314) 을 따르는 할로 포켓 (250U) 의 깊이 y 의 적어도 50%, 바람직하게는 적어도 60%의 깊이 y 까지 이동할 때에, 전체 p-형 도펀트의 농도 NT 는 2배 이하 만큼, 바람직하게는 1.5배 이하 만큼, 더욱 바람직하게는 1.25배 이하 만큼 단순하게 변하지만, 전체 p-형 도펀트의 농도 NT 가 반드시 포켓 (250U) 의 선 (314) 부분을 따라 복수의 로컬 최대들에 도달하지는 않는다. 동일한 것이 수직선 (314) 을 따르는 네트 p-형 도펀트의 농도 NN 및 소스 확장부 (240E) 및 할로 포켓 (250U) 의 언더라잉 재료를 거쳐서 연장되는 가상 수직선, 예를 들면 수직선 (274E) 을 따르는 전체 p-형 도펀트의 농도 NT 에 대해 적용된다. 할로 포켓 (250U) 의 깊이 y 는 선 (274E) 을 따르는 그것의 최대 깊이 ySH 와 실질적으로 동일하지만 선 (314) 을 따르는 최대 깊이 y 보다는 더 작다.
이상적으로는, 전체 p-형 도펀트의 농도 NT 및 네트 p-형 도펀트의 농도 NN 가 상부 반도체 표면으로부터 수직선 (314) 을 따라서, 선 (314) 을 따르는 할로 포켓 부분 (250U) 의 깊이 y 의 적어도 50%, 바람직하게는 적어도 60%의 깊이 y 에 이르기까지 실질적으로 일정하다. 동일한 것이 소스 확장부 (240E) 및 할로 포켓 (250U) 의 언더라잉 재료를 통과하여 연장되는 가상 수직선, 예를 들면 수직선 (274E) 을 따르는 전체 p-형 도펀트의 농도 NT 에 대해 적용된다.
전술한 방식들 중의 어느 하나의 것으로 할로 포켓 부분 (250U) 을 도핑하는 것으로 인해 할로 포켓 (250U) 의 수직 도펀트 프로파일은 상부 반도체 표면 근처에서 상대적으로 평편하게 될 수 있다. 그 결과, IGFET (100U) 가 바이어스 오프 상태에 있는 경우 소스 (240) 와 드레인 (242) 사이에는 더 적은 누설 전류가 흐르게 되지만, 구동 전류를 희생시키지는 않는다.
p-채널 IGFET (102U) 로 이동해서, 그것의 n 할로 포켓 부분 (290U) 내의 도펀트 분포는 이와 유사하게 테일러링되어 (tailored) 있으므로 할로 포켓 (290U) 을 거쳐서 p-형 소스 (280) 의 측까지, 구체적으로는 p+ 소스 확장부 (280E) 의 측까지, 상부 반도체 표면에 대해 수직하게 연장되는 임의 가상 수직선을 실질적으로 따르는 n-형 소스 할로 포켓 도펀트의 수직 도펀트 프로파일은 상부 반도체 표면 근처에서 상대적으로 평편하다. 상부 반도체 표면 근처에 있는 n-형 소스 할로 포켓 도펀트의 수직 도펀트 프로파일에 있어서의 실질적인 평편성 (flatness) 은, n-형 소스 할로 포켓 도펀트의 농도 NI 가 이러한 가상 수직선을 따라 서로로부터 떨어져서 수직으로 이격된 M 개의 상이한 위치들에서 복수의 개수 M 의 로컬 농도 최대에 도달하도록 배열하는 것에 의해 달성된다. p-채널 IGFET (102U) 에 관한 n-형 소스 할로 도펀트의 농도 NI 에 있어서 M 로컬 최대는, 가장 얕은 할로-도펀트 최대-농도 위치 NH-1 로부터 가장 깊은 할로-도펀트 최대-농도 위치 NH-M 까지 점점 더 깊어지는 M 위치들 NH-1, NH-2, . . . 및 NH-M (총괄적으로 "위치들 NH") 을 따라서 각각 존재한다. IGFET들 (100 및 102) 에 관한 복수 개수 M은 동일하거나 상이할 수 있다.
n-채널 IGFET (100) 의 할로 포켓 부분 (250U) 의 분할 (segmentation) 과 유사하게, p-채널 IGFET (102U) 의 할로 포켓 부분 (290U) 은 M 개의 수직으로 연속되는 할로 포켓 세그먼트들 290U-1, 290U-2, . . . 및 290U-M 로 구성되는 것으로 고려될 수 있다. 각각의 할로 포켓 세그먼트 290U-j 는 할로-도펀트 최대-농도 위치 NH-j 를 따라 존재하는 n-형 소스 할로 도펀트 농도 최대를 포함한다. 가장 얕은 할로-도펀트 최대-농도 위치 NH-1 을 포함하는 할로 포켓 세그먼트 290U-1 은 할로 포켓 세그먼트들 290U-1 내지 290U-M 중에서 가장 얕다. 가장 깊은 최대-농도 위치 NH-1 을 포함하는 할로 포켓 세그먼트 290U-M 은 할로 포켓 세그먼트들 290U-1 내지 290U-M 중에서 가장 깊다.
통상적으로 n-형 소스 할로 도펀트는 할로 포켓 세그먼트들 290U-1 내지 290-M 의 모두에 있어서 동일한 원자 종이다. 특별히 인과 비소가 n-형 반도체 도펀트들에 대한 원자 종으로서 일반적으로 쉽게 이용될 수 있기 때문에, 할로 포켓 세그먼트들 290U-1 내지 290U-M 내에는 상이한 종의 n-형 소스 할로 도펀트가 다양하게 존재할 수도 있다.
일반적으로 각각의 할로-도펀트 최대-농도 위치 NH-j 는 다만 하나의 원자 종의 n-형 소스 할로 도펀트로부터 발생한다. 이러한 이유로, 할로 포켓 세그먼트 290U-j 의 최대-농도 위치 NH-j 를 생성하기 위해 사용된 n-형 소스 할로 도펀트의 원자 종은 본 명세서에서 j 번째 n-형 소스 할로 도펀트로 지칭된다. 그러므로, 통상적으로는 모두가 동일한 원자 종이지만 원자 종이 다양하게 상이할 수도 있는 M 넘버링된 n-형 소스 할로 도펀트들이 존재한다. 이들 M 넘버링된 n-형 소스 할로 도펀트들은 일반적으로 n-형 소스 할로 도펀트로 단순히 지칭되는 전체의 n-형 소스 할로 도펀트를 형성한다.
도 19a의 예에서와 같이, n-형 소스 할로 도펀트의 농도 NI 의 복수 개수 M 의 로컬 최대는 도 19b의 예에서 3 이다. 도 19b의 예에서 세그먼팅된 (segmented) n 할로 포켓 (290U) 은 3 개의 수직으로 연속된 할로 포켓 세그먼트들 290U-1 내지 290U-3 로 형성되고, 할로 포켓 세그먼트들 290U-1 내지 290U-3의 각각은 할로-도펀트 최대-농도 위치들 NH-1 내지 NH-3 을 따라 존재하는 n-형 소스 할로 도펀트 농도를 포함한다. 도 19b에는 각각 제 1, 제 2, 및 제 3 n-형 소스 할로 도펀트들로 표시된, 3 개의 넘버링된 n-형 소스 할로 도펀트들이 존재하며, 그 각각은 할로 포켓 세그먼트들 290U-1 내지 290U-3의 최대-농도 위치 NH-1 내지 NH-3 을 결정한다.
전술한 바를 고려하면, n-채널 IGFET (100) 의 할로 포켓 부분 (250U) 의 세그먼트들 250U-1 내지 250U-M 내의 도펀트 분포들에 관해 이루어진 모든 논의는, 다음의 것을 제외하고는, IGFET (100U) 의 할로-도펀트 최대-농도 위치들 PH를 각각 대체하는 IGFET (102U) 의 할로-도펀트 최대-농도 위치들 NH 을 가진 p-채널 IGFET (102U) 의 n 할로 포켓 부분 (290U) 의 세그먼트들 290U-1 내지 290U-M 에 대해 각각 실질적으로 적용된다. 상부 반도체 표면으로부터 포켓 (290U) 을 거쳐서 소스 확장부 (280E) 의 측까지 연장되는 가상 수직선을 따르는 할로 포켓 (290U) 의 로컬 n-형 농도 최대들 중의 가장 깊은 것의 위치 NH-M 까지 이동할 때에, 일반적으로 할로 포켓 부분 (290U) 내의 전체 n-형 도펀트의 농도 NT 는 2.5배 이하 만큼, 바람직하게는 2배 이하 만큼, 더욱 바람직하게는 1.5배 이하 만큼, 더욱더 바람직하게는 1.25배 이하 만큼 변한다. 동일한 것이 이러한 가상 수직선을 따르는 할로 포켓 (290U) 내의 네트 n-형 도펀트의 농도 NN 에 대해 적용된다.
n-채널 IGFET (100U) 에 존재하는 것과 유사하게, 일반적으로 p-채널 IGFET (102U) 내의 전체 n-형 도펀트의 농도 NT 의 변동은, p+ 소스 확장부 (280E) 를 거치고 n 할로 포켓 부분 (290U) 의 언더라잉 재료를 거쳐서 연장되는 가상 수직선, 예를 들면 게이트 전극 (302) 의 소스측을 거쳐서 연장되는 가상 수직선 을 따라서 상부 반도체 표면으로부터 가장 깊은 로컬 n-형 농도 최대의 위치 NH-M, 즉 도 19b의 위치 NH-3 까지 이동할 때에 상대적으로 작다. 할로 포켓 (250U) 을 거쳐서 소스 확장부 (280E) 의 측까지 연장되는 가상 수직선을 따르는 전체 n-형 도펀트의 농도 NT 와 같이, 상부 반도체 표면으로부터 소스 확장부 (280E) 를 거치고 할로 포켓 (290U) 의 언더라잉 재료를 거쳐서 연장되는 가상 수직선을 따르는 로컬 n-형 농도 최대들 중의 가장 깊은 것의 위치 NH-M 까지 이동할 때에, 일반적으로 전체 n-형 도펀트의 농도 NT 는 2.5배 이하 만큼, 바람직하게는 2배 이하 만큼, 더욱 바람직하게는 1.5배 이하 만큼, 더욱더 바람직하게는 1.25배 이하 만큼 변한다. 일반적으로 전체 n-형 도펀트의 농도 NT 의 수직 프로파일은 상부 반도체 표면으로부터 그 수직선을 따라서 가장 깊은 최대-농도 위치 NH-M 까지 상대적으로 평편하다.
n-채널 IGFET (100U) 에 관해 전술한 것과 유사한 변동으로서, 상부 반도체 표면으로부터 할로 포켓 부분 (290U) 을 거쳐서 소스 확장부 (280E) 의 측까지 연장되는 가상 수직선을 따라서 할로 포켓 부분 (290U) 의 깊이 y 의 적어도 50%, 바람직하게는 적어도 60% 의 깊이 y 까지 이동할 때에, IGFET (102U) 내의 전체 n-형 도펀트의 농도 NT 는 2.5배 이하 만큼, 바람직하게는 2배 이하 만큼, 더욱 바람직하게는 1.5배 이하 만큼, 더욱더 바람직하게는 1.25배 이하 만큼 단순하게 변하지만, 전체 n-형 도펀트의 농도 NT 가 반드시 할로 포켓 (290U) 의 그 수직선의 부분을 따라 복수의 로컬 최대에 도달하지는 않는다. 동일한 것이 그 수직선을 따르는 네트 n-형 도펀트의 농도 NN 및 소스 확장부 (280E) 및 할로 포켓 (290U) 의 언더라잉 재료를 거쳐서 연장되는 가상 수직선을 따르는 전체 n-형 도펀트의 농도 NT 에 대해 적용된다. 할로 포켓 (290U) 의 깊이 y 는 소스 확장부 (280E) 를 거치고 게이트 전극 (302) 의 소스측을 거쳐서 연장되는 가상 수직선을 따르는 그것의 최대 깊이 ySH 와 실질적으로 동일하지만 포켓 (290U) 을 거쳐서 소스 확장부 (280E) 까지 이르는 가상 수직선을 따르는 최대 깊이 ySH 보다 더 작다.
이상적으로는, 전체 n-형 도펀트의 농도 NT 및 네트 n-형 도펀트의 농도 NN 가, 상부 반도체 표면으로부터 소스 확장부 (280E) 의 측까지 할로 포켓 부분 (290U) 을 거치는 가상 수직선을 따라서, 그 수직선을 따르는 할로 포켓 부분 (290U) 의 깊이 y 의 적어도 50%, 바람직하게는 적어도 60%의 깊이에 이르기까지 실질적으로 일정하다. 동일한 것이 소스 확장부 (280E) 및 할로 포켓 (290U) 의 언더라잉 재료를 거쳐서 연장되는 가상 수직선을 따르는 전체 n-형 도펀트의 농도 NT 에 대해 적용된다.
앞서의 도펀트 분포들로부터 발생하는 방식으로 p-채널 IGFET (102U) 의 할로 포켓 부분 (290U) 을 도핑하는 것으로 인해 할로 포켓 (290U) 의 수직 도펀트 프로파일은 상부 반도체 표면 근처에서 상대적으로 평편하게 될 수 있다. IGFET (102U) 가 바이어스 오프 상태에 있는 경우, IGFET (102U) 의 소스 (280) 및 드레인 (282) 사이에는 감소된 양의 누설 전류가 흐른다. 중요한 것은, IGFET의 구동 전류가 유지된다는 것이다.
물론, 소스측 할로 포켓 부분의 수직 도펀트 프로파일을 테일러링 (tailoring) 하는 원리들은 IGFET들 (100U 및 102U) 이외의 비대칭 IGFET들에 대해 적용될 수도 있다. 비대칭 IGFET의 소스측 할로 포켓 내의 도펀트 분포를 테일러링하는 일 방법은 할로 포켓의 수직 도펀트 프로파일이 상부 반도체 표면으로부터 그것을 넘어서는 어떠한 의미있는 오프-상태 S-D 전류 누설도 존재하지 않는 표면하부 위치에 이르기까지 상대적으로 평편하게 되도록 배열하는 것이지만, 그 수직 도펀트 분포는 IGFET (특히 그것의 소스) 의 특성에 의존하는 다른 위치-의존 (location-dependent) 방법들로 테일러링될 수도 있다. 예를 들면, 할로 포켓의 수직 도펀트 프로파일은 복수의 로컬 농도 최대에 도달할 수 있고, 그것의 값들은 상부 표면 근처의 깊이 함수로서의 할로 포켓 내의 네트 도펀트 농도의 변동이 할로 포켓을 거치는 가상의 직선을 따라서 선택된 비직선 (non-straight) 커브를 근사화하도록 선택될 수 있다.
E. 드레인 확장형 IGFET들
E1. 드레인 확장형 n-채널 IGFET의 구조
다음으로, 비대칭 확장된-드레인 확장된-전압 상보형 IGFET들 (104 및 106) 의 내부 구조를 설명한다. 도 11b에 도시된 IGFET들 (104 및 106) 의 중심부들의 확대도가 도 22a 및 도 22b에 나타나 있다.
n-채널 IGFET (104) 에 대해 먼저 설명하면, 도 11b 및 도 22a 에 나타낸 바와 같이 n-채널 IGFET (104) 은 상부 반도체 표면을 따라서 활성 반도체 아일랜드 (144) 에 위치해 있는 n-형 제 1 S/D 존 (320) 을 구비한다. 엠프티 메인 웰 (184B) 은 IGFET (104) 에 관한 n-형 제 2 S/D 존을 구성한다. n-형 S/D 존 (148B) 의 일부분들이, 아래에서 더 설명되는 바와 같이, 활성 반도체 아일랜드들 (144A 및 도144B) 모두에 위치해 있다. S/D 존들 (320 및 184B) 은 일반적으로, 반드시는 아니지만, 소스 및 드레인으로서 각각 기능하기 때문에, 이하에서는 종종 소스 (320) 및 드레인 (184B) 으로 각각 지칭된다.
소스 (320) 및 드레인 (184B) 은 p-형 엠프티 메인 웰 영역 (184A) 과 p- 기판 영역 (136) 으로 형성된 p-형 보디 재료의 채널 존 (322) 에 의해 분리되어 있다. p-형 엠프티-웰 보디 재료 (184A), 즉 전체 보디 재료 (184A 및 136) 중의 부분 (184A) 은 n-형 소스 (320) 와 함께 소스-보디 pn 접합 (324) 을 형성한다. n-형 엠프티-웰 드레인 (184B) 와 p- 기판 영역 (136) 사이의 pn 접합 (226) 은 IGFET (104) 에 관한 드레인-보디 접합이다. 엠프티 웰들 (184A 및 184B) 의 기능을 명확히 하기 위해, 아래에서는 엠프티 메인 웰 영역들 (184A 및 184B) 을 종종 엠프티-웰 보디 재료 (184A) 및 엠프티-웰 드레인 (184B) 으로서 설명할 것이다.
n-형 소스 (320) 는 매우 고농도로 도핑된 메인 부분 (320M) 과 더 저농도로 도핑된 측면 확장부 (320E) 로 구성된다. 소스 (320) 에 대한 외부 전기적 컨택트는 n++ 메인 소스 부분 (320M) 을 통해 형성된다. 측면 소스 확장부 (320E) 가 메인 소스 부분 (320M) 보다 더 저농도로 도핑되어 있지만, 본 서브-마이크로미터(sub-μm) CIGFET 응용에서 측면 소스 확장부 (320E) 는 여전히 고농도로 도핑되어 있다. N+ 소스 확장부 (320E) 는 IGFET (104) 의 소스측에서 상부 반도체 표면을 따르는 채널 존 (322) 을 종결시킨다.
N++ 메인 소스 부분 (320M) 은 소스 확장부 (320E) 보다 더 깊게 확장된다. 따라서, 소스 (320) 의 최대 깊이 yS 는 메인 소스 부분 (320M) 의 최대 깊이 ySM 이다. IGFET (104) 에 관한 최대 소스 깊이 yS 가 도 22a에 표시되어 있다. 메인 소스 부분 (320M) 및 소스 확장부 (320E) 는 각각 n-형 메인 S/D 및 얕은 소스-확장 도펀트들로 규정된다.
p-형 엠프티-웰 보디 재료 (184A) 의 중간농도로 도핑된 할로 포켓 부분 (326) 은 소스 (320) 를 따라서 상부 반도체 표면까지 위로 확장되고, 보디 재료 (184A) 내의 위치 (및 그러므로 소스 (320) 와 드레인 (184B) 사이) 에서 종결된다. 도 11b 및 도 22a는 소스 (320), 구체적으로는 메인 소스 부분 (320M) 이 소스측 할로 포켓 (326) 보다 더 깊게 확장된 상황을 도시한다. 다르게는, 할로 포켓 (326) 은 소스 (320) 보다 더 깊게 확장될 수 있다. 그러면 할로 포켓 (326) 은 소스 (320) 의 아래에서 측방으로 확장된다. 할로 포켓 (326) 은 p-형 소스 할로 도펀트로 규정된다.
소스측 할로 포켓 부분 (326) 바깥쪽의 p-형 엠프티-웰 보디 재료 (184A) 의 부분은 도 11b 및 도 22a에서 아이템 328 로 표시되어 있다. 할로 포켓 (326) 바깥쪽의 채널 존 (322) 을 거치는 가상 수직선 (330) 을 따라서 보디 재료 (184A) 의 깊은 p-형 엠프티-웰 농도 최대의 위치로부터 상부 반도체 표면을 향해 이동할 때에, 엠프티-웰 보디-재료 부분 (328) 내의 p-형 도펀트의 농도는 부호 "p"로 표시된 중간농도 도핑으로부터 부호 "p-"로 표시된 저농도 도핑까지 점차 떨어진다. (도 22a에서만 라벨링된) 점선 332 는, 그 아래에서는 보디-재료 부분 (328) 의 p-형 도펀트 농도가 중간농도 p 도핑에 있고, 그 위에서는 부분 (328) 의 p-형 도펀트 농도가 저농도 p- 도핑에 있는 위치를 대략적으로 나타낸다. 선 332 아래의 보디-재료 부분 (328) 의 중간농도로 도핑된 지역은 도 22a에서 하부 보디-재료 지역 328L 로 표시되어 있다. 선 332 위의 보디-재료 부분 (328) 의 저농도로 도핑된 지역은 도 22a에서 p- 상부 보디-재료 지역 328U 로 표시되어 있다.
p-형 엠프티-웰 보디-재료 부분 (328) 내의 p-형 도펀트는 p-형 엠프티 메인 웰 도펀트, p- 기판 영역 (136) 의 p-형 백그라운드 도펀트, 및 (p 할로 포켓 부분 (326) 근처의) p-형 소스 할로 도펀트로 구성된다. p-형 백그라운드 도펀트의 농도는 반도체 보디의 전체에 걸쳐 대체로 일정하다. p-형 엠프티-웰 보디 재료 (184A) 내의 p-형 엠프티 메인 웰 도펀트가 평균 깊이 yPWPK 에서 표면하부 위치를 따르는 깊은 표면하부 농도 최대에 도달하기 때문에, 보디-재료 부분 (328) 내의 p-형 엠프티 메인 웰 도펀트의 존재는, 부분 (328) 내의 전체 p-형 도펀트의 농도가 실질적으로 보디 재료 (184A) 의 깊은 표면하부 농도 최대의 위치에서 깊은 로컬 표면하부 농도 최대에 도달하는 것을 야기한다. 도 22a에서 "MAX" 로 라벨링된 왼편의 이점 쇄선으로 나타낸 바와 같이, 보디-재료 부분 (328) 의 깊은 표면하부 농도 최대는 상부 반도체 표면의 아래에서 측방으로 연장되고, 마찬가지로 평균 깊이 yPWPK 에서 존재한다. 보디-재료 부분 (328) 의 깊은 표면하부 농도 최대의 존재로 인하여 그것은 측면 바깥쪽으로 벌징 (bulging) 된다. 보디-재료 부분 (328) 의, 및 따라서 보디 재료 (184A) 의 최대 벌지 (bulge) 는 보디 재료 (184A) 의 부분 (328) 의 깊은 표면하부 농도 최대의 위치를 따라서 존재한다.
n-형 엠프티-웰 드레인 (184B) 은 상부 반도체 표면을 따라서 활성 반도체 아일랜드 (114B) 에 위치해 있는 매우 고농도로 도핑된 외부 컨택트 부분 (334) 을 포함한다. N++ 외부 드레인 컨택트 부분 (334) 은, 드레인 컨택트 부분 (334) 이 매우 고농도로 도핑되어 있고, 채널 존으로부터 이격되어 있고, 또한 IGFET (104) 에 대한 외부 전기적 컨택트를 만드는데 이용되기 때문에, 본 명세서에서는 메인 소스 부분 (320M) 과 유사하게 메인 드레인 부분으로서 종종 지칭된다. n++ 외부 드레인 컨택트 부분/메인 드레인 부분 (334) 바깥쪽의 드레인 (184B) 의 부분은 도 11b 및 도 22a에서 아이템 336으로 표시되어 있다.
아일랜드 (144A) 를 거치는 가상 수직선 (338) 을 따라서 드레인 (184A) 의 깊은 n-형 엠프티-웰 농도 최대의 위치로부터 상부 반도체 표면을 향해 이동할 때에, 드레인 (184B) 내의 n-형 도펀트의 농도는 부호 "n"으로 표시된 중간농도 도핑으로부터 부호 "n-"로 표시된 저농도 도핑까지 점차 떨어진다. (도 22a에만 라벨링된) 점선 340 은, 그 아래에서는 엠프티-웰 드레인 부분 (336) 의 n-형 도펀트 농도가 중간농도 n 도핑에 있고, 그 위에서는 부분 (336) 의 n-형 도펀트 농도가 저농도 n- 도핑에 있는 위치를 대략적으로 나타낸다. 선 340 아래의 드레인 부분 (336) 의 중간농도로 도핑된 지역은 도 22a에서 n 하부 엠프티-웰 드레인 지역 336L 로 표시되어 있다. 선 340 위의 드레인 부분 (336) 의 저농도로 도핑된 지역은 도 22a에서 n- 상부 엠프티-웰 드레인 지역 336U 로 표시되어 있다.
n-형 엠프티-웰 드레인 부분 (336) 의 n-형 도펀트는 n-형 엠프티 메인 웰 도펀트 및 드레인 컨택트 부분 (334) 을 형성하기 위해, 하술 하는 바와 같이, 이용된 (n++ 드레인 컨택트 부분 (334) 근처의) n-형 메인 S/D 도펀트로 구성된다. n-형 엠프티-웰 드레인 (184B) 내의 n-형 엠프티 메인 웰 도펀트는 평균 깊이 yNWPK 에서 깊은 표면하부 농도 최대에 도달하기 때문에, 드레인 부분 (336) 내의 n-형 엠프티 메인 웰 도펀트의 존재는 부분 (336) 내의 전체 n-형 도펀트의 농도가 실질적으로 웰 (184B) 의 깊은 표면하부 농도 최대의 위치에서 깊은 로컬 표면하부 농도 최대에 도달하는 것을 야기한다. 도 22a에서 "MAX"로 라벨링된 오른쪽 이점 쇄선으로 표시된 바와 같이, 드레인 부분 (336) 의 깊은 표면하부 농도 최대는 상부 반도체 표면의 아래에서 측방으로 연장되고, 마찬가지로 평균 깊이 yNWPK 에서 존재한다. 엠프티-웰 드레인 부분 (336) 의 깊은 표면하부 농도 최대의 존재는, 그것이 측면 바깥쪽으로 벌징 (bulging) 되는 것을 야기한다. 드레인 부분 (336) 에서의, 및 그러므로 엠프티-웰 드레인 (184B) 에서의 최대 벌지 (bulge) 는 드레인 (184B) 의 부분 (336) 의 깊은 표면하부 농도 최대의 위치를 따라서 존재한다.
p- 기판 영역 (136) 의 표면-인접 부분 (136A) 은 엠프티-웰 보디 재료 (184A)(구체적으로는 엠프티-웰 보디-재료 부분 (328)), 및 엠프티-웰 드레인 (184B)(구체적으로는 엠프티-웰 드레인 부분 (336)) 을 측방으로 분리시킨다. Lww 가 IGFET (104) 와 같은 드레인 확장형 IGFET의 한 쌍의 상보적인 (p-형 및 n-형) 엠프티 메인 웰들 사이의 최소 이격 거리를 나타내도록 놓는 경우, 도 22a는 엠프티-웰 보디 재료 (184A) 와 엠프티-웰 드레인 (184B) 사이의 최소 웰-웰 이격 거리가 일반적으로 그들의 최대 측면 벌지 (bulge) 를 따라 존재하는 것을 나타낸다. 이것은 보디 재료 (184A) 및 드레인 (184B) 의 깊은 표면하부 농도 최대의 평균 깊이들 yPWPK 및 yNWPK 가 도 11b 및 도 22a의 예에서와 대체로 동일하기 때문에 발생한다. 깊이 yPWPK 와 깊이 yNWPK 사이의 차이로 인하여, 통상적으로 IGFET (104) 에 관한 최소 웰-웰 분리의 위치가 도 22a에 표시된 위치로부터 약간 벗어나게 되고, 또한 도 22a에 표시된 바와 같이 완전히 측방으로 되는 것이 아닌 상부 반도체 표면에 대해 약간 기울어지게 될 것이다.
웰-분리 부분 (136A) 은 p- 기판 영역 (316) 의 일부분을 구성하기 때문에 저농도로 도핑되어 있다. p-형 엠프티-웰 보디 재료 (184A) 내의 p-형 도펀트의 깊은 농도 최대는 그것의 중간농도로 도핑된 하부 지역 (328L) 에 존재한다. 이와 유사하게, n-형 엠프티-웰 드레인 (184B) 내의 n-형 도펀트의 깊은 농도 최대는 그것의 중간농도로 도핑된 하부 지역 (336L) 에 존재한다. 따라서, p-형 보디 재료 (184A) 의 중간농도로 도핑된 하부 지역 (328L) 및 n-형 드레인 (184B) 의 중간농도로 도핑된 하부 지역 (336L) 은, 반도체 보디의 더 저농도로 도핑된 부분에 의해 측방으로 분리되어 있다.
채널 존 (322)(도 11b 또는 도 22a에는 구체적으로 구획되어 있지 않음) 은 소스 (320) 와 드레인 (184B) 사이의 모든 p-형 모노실리콘으로 구성된다. 구체적으로, 채널 존 (322) 은 웰-분리 부분 (136A) 의 표면-인접 세그먼트, 보디-재료 부분 (328) 의 p- 상부 지역 (328U) 의 표면-인접 세그먼트, 및 (a) 도 11b 및 도 22a의 예에서 도시된 바와 같이 소스 (320) 가 할로 포켓 (326) 보다 더 깊게 확장되는 경우에는 p 할로 포켓 부분 (326) 의 모두 (b) 할로 포켓 (326) 이 소스 (320) 보다 더 깊게 확장되는 경우에는 할로 포켓 (326) 의 표면-인접 세그먼트로 형성된다. 어느 경우이든, 할로 포켓 (326) 은 채널 존 (322) 의 보디-재료 부분 (328) 의 p- 상부 지역 (328U) 의 직접 인접하는 재료 보다 더욱 고농도로 도핑된 p-형이다. 이에 따라 소스 (320) 를 따르는 할로 포켓 (326) 의 존재는, 채널 존 (322) 이 비대칭적 길이방향으로 도펀트 그레이딩 되는 것을 야기한다. 채널 존 (322) 의 웰-분리 부분 (136A) 의 표면-인접 세그먼트의 존재는, 그것이 더욱 비대칭적 길이방향으로 도펀트 그레이딩 되는 것을 야기한다.
드레인 (184B) 은 리세스된 (recessed) 필드 절연체 (138) 아래에서 확장되어서 아일랜드 (144A) 의 드레인 (184B) 의 재료를 아일랜드 (144B) 의 드레인 (184B) 의 재료에 전기적으로 접속시킨다. 구체적으로, 필드 절연체 (138) 는 n++ 드레인 컨택트 부분 (334) 과 엠프티-웰 드레인 (184B) 의 더 저농도로 도핑된 언더라잉 부분 (184B1) 을 측면으로 둘러싼다. 이에 따라, 필드 절연체 (138) 의 부분 (138A) 은 아일랜드 (144A) 에 위치한 드레인 (184B) 의 부분 (184B2) 으로부터 드레인 컨택트 부분 (334) 및 더 저농도로 도핑된 언더라잉 드레인 부분 (184B1) 을 측방으로 분리시킨다. 드레인 부분 (184B2) 은 p- 웰-분리 부분 (136A) 과 연속되어 있고, 상부 반도체 표면까지 위로 확장된다. 드레인 (184B) 의 잔여물은 도 22a의 아이템 184B3 로서 식별되고, 아일랜드들 (144A 및 144B) 의 바닥으로부터 드레인 (184B) 의 바닥에 이르기까지 연장되는 n-형 드레인 재료로 구성된다. 드레인 (184B) 은 필드 절연체 (138) 의 아래에서 확장되고 이에 따라 소스 (320) 보다 상당히 더 깊게 확장되기 때문에, 채널 존 (322) 의 바닥은 소스 (320) 로부터 드레인 (184B) 으로 이동할 때에 상당히 아래쪽으로 기울어진다.
tGdH 높은 두께 값의 게이트 유전체 층 (344) 은 상부 반도체 표면 상에 위치해 있고 채널 존 (322) 위에서 연장된다. 게이트 전극 (346) 은 채널 존 (322) 위의 게이트 유전체 층 (344) 상에 위치해 있다. 게이트 전극 (346) 은 소스 (320) 및 드레인 (184B) 위에서 부분적으로 연장된다. 보다 구체적으로, 게이트 전극 (346) 은 소스 확장부 (320E) 위에서 부분적으로 연장되지만, 메인 소스 부분 (320M) 위에서는 연장되지 않는다. 게이트 전극 (346) 은 드레인 컨택트 부분 (334) 을 향해 필드-절연 부분 (138A) 을 가로질러서, 드레인 부분 (184B2) 위의 도중까지 (통상적으로 약 1/2) 확장된다. 유전체 측벽 스페이서들 (348 및 350) 은 게이트 전극 (346) 의 대향하는 횡방향 측벽들을 따라 각각 위치해 있다. 금속 실리사이드 층 (352, 354, 및 356) 은 게이트 전극 (346), 메인 소스 부분 (320M), 및 드레인 컨택트 부분 (334) 의 상단 (top) 들을 따라서 각각 위치해 있다.
드레인 확장형 IGFET (104) 는 (a) 그것의 게이트-대-소스 전압 VGS 이 그것의 포지티브 문턱 전압 VT 과 동일하거나 초과하는 경우 및 (b) 그것의 드레인-투-소스 전압 VDS 이 전자들로 하여금 소스 (320) 로부터 채널 존 (322) 을 거쳐 드레인 (184B) 까지 흐르게 하기 위한 충분한 포지티브 값에 있는 때에는, 바이어스 온 상태에 있다. IGFET (104) 의 게이트-대-소스 전압 VGs 이 그것의 문턱 전압 VT 미만이지만, 드레인-투-소스 전압 VDS 이, 게이트-대-소스 전압 VGS 가 IGFET (104) 를 전도성으로 만들도록 그것의 문턱 전압 VT 와 동일하거나 초과한다면 전자들이 소스 (320) 로부터 채널 존 (322) 을 거쳐 드레인 (184B) 까지 흐를 수 있게 하는, 충분한 포지티브 값에 있는 때에는, IGFET (104) 가 바이어스 오프 상태에 있다. 드레인-투-소스 전압 VDS 이 IGFET (104) 를 브레이크다운 상태에 놓을 정도로 충분히 높지 않은 한, 바이어스 오프 상태에서는 소스 (320) 로부터 채널 존 (322) 을 거쳐 드레인 (184B) 으로의 의미있는 전자들의 흐름이 존재하지 않는다.
엠프티-웰 보디 재료 (184A) 및 엠프티-웰 드레인 (184B) 의 도핑 특성으로 인해, IGFET (104) 가 바이어스 오프 상태에 있는 경우, 드레인 확장형 IGFET (104) 의 모노실리콘 내의 피크 (peak) 크기의 전계는 상부 반도체 표면의 상당한 아래에서 존재하게 된다. IGFET 동작 동안, IGFET (104) 는 핫-캐리어 게이트 유전체 차징 (charging) 으로 인하여, 모노실리콘 내의 피크 크기의 전계가 상부 반도체 표면을 따라 존재하는 종래의 드레인 확장형 IGFET 보다 상당히 더 적은 열화 (deterioration) 를 받게 된다. IGFET (104) 의 신뢰성은 상당히 증가된다.
E2. 드레인 확장형 n-채널 IGFET의 도펀트 분포들
IGFET (104) 가 바이어스 오프 상태에 있는 경우, 엠프티-웰 보디 재료 (184A) 및 엠프티-웰 드레인 (184B) 의 도핑 특성으로 인해 드레인 확장형 n-채널 IGFET (104) 의 모노실리콘 내의 피크 크기의 전계가 상부 반도체 표면의 상당한 아래에서 존재할 수 있는 방법을 이해하는 것은 도 23a 내지 도 23c (총괄적으로 "도 23") 의 보조로 용이해 진다. 도 23은 수직선들 330 및 338을 따르는 깊이 y 의 함수로서의 예시적인 도펀트 농도들을 나타낸다. 수직선 (330) 은 엠프티-웰 보디 재료 (184A) 의 p-형 보디-재료 부분 (328) 을 거쳐 상부 반도체 표면에 이르기까지 지나가고, 따라서 소스측 할로 포켓 부분 (326) 바깥쪽의 위치에서 보디 재료 (184A) 를 통과한다. 엠프티-웰 보디-재료 부분 (328) 을 통과할 때에, 선 330 은 IGFET (104) 의 p-형 보디 재료의 부분을 구성하는 p- 기판 (136) 의 부분 (136A) 과 할로 포켓 (326) 사이의 채널 존 (322) 의 부분을 통과한다. 선 330 은 할로 포켓 (326) 과 소스 (320) 모두로부터 충분히 멀리 있으므로, 할로 포켓 (326) 의 p-형 소스 할로 도펀트와 소스 (320) 의 n-형 도펀트 모두가 선 330 에 도달하지 않는다. 수직선 (338) 은 아일랜드 (144A) 에 위치해 있는 n-형 엠프티-웰 드레인 (184B) 의 부분 (184B2) 을 통과한다. 또한, 선 338 은 드레인 (184B) 의 언더라잉 부분 (184B3) 도 통과한다.
도 23a는 영역들 136, 328, 184B2, 및 184B3 을 수직으로 규정하고, 이에 따라 (a) 소스측 할로 포켓 부분 (326) 바깥쪽의 엠프티-웰 보디 재료 (184A) 의 p-형 보디-재료 부분 (328) 및 (b) n-형 엠프티-웰 드레인 (184B) 의 부분들 (184B2 및 184B3) 의 수직 도펀트 프로파일을 각각 확립하는 개별적인 반도체 도펀트들의 수직선들 (330 및 338) 을 따르는 농도 NI 를 구체적으로 도시한다. 커브 328' 는 엠프티-웰 보디 재료 (184A) 의 p-형 보디-재료 부분 (328) 을 규정하는 p-형 엠프티 메인 웰 도펀트의 농도 NI (여기서는 수직만) 를 나타낸다. 커브 184B2/184B3' 는 n-형 엠프티-웰 드레인 (184B) 의 부분들 (184B2 및 184B3) 을 규정하는 n-형 엠프티 메인 웰 도펀트의 농도 NI (역시 여기서는 수직만) 를 나타낸다. 아이템 226# 은 네트 도펀트 농도 NN 가 0 이 되는 곳을 나타내고, 따라서 드레인 (184A) 과 기판 영역 (136) 사이의 드레인-보디 접합 (226) 의 위치를 나타낸다.
수직선들 (330 및 338) 을 따르는 영역 136, 328, 184B2, 및 184B3 내의 전체 p-형 및 전체 n-형 도펀트들의 농도 NT 가 도 23b에 도시되어 있다. 커브 부분 328" 은 엠프티-웰 보디 재료 (184A) 의 p-형 보디-재료 부분 (328) 에 대응한다. 커브 184A" 및 184B" 는 엠프티-웰 보디 재료 (184A) 및 엠프티-웰 드레인 (184B) 에 각각 대응한다. 도 23b의 커브 184B" 는 도 23a의 커브 184B2/184B3' 와 동일하다.
도 23c는 수직선들 (330 및 338) 을 따르는 네트 도펀트 농도 NN 를 나타낸다. 엠프티-웰 보디 재료 (184A) 의 보디-재료 부분 (328) 내의 네트 p-형 도펀트의 농도 NN 는 커브 세그먼트 328* 로 표현되어 있다. 커브 184A* 및 184B* 는 엠프티-웰 보디 재료 (184A) 및 엠프티-웰 드레인 (184B) 에 각각 대응한다. 도 23c의 커브 184A* 는 도 23b의 커브 184A" 와 동일하다.
도 23a로 돌아가서, 커브 328' 는 p-형 엠프티-웰 보디 재료 (184A) 내의 p-형 엠프티 메인 웰 도펀트의 농도 NI 가 보디 재료 (184A) 의 보디-재료 부분 (328) 을 거치는 수직선 (330) 을 따르는 평균 깊이 yPWPK 에서 대체로 최대 농도에 도달한다는 것을 보여준다. 이와 유사하게, 커브 184B2/184B3' 는 n-형 엠프티-웰 드레인 (184B) 의 부분들 (184B2 및 184B3) 내의 n-형 엠프티 메인 웰 도펀트의 농도 NI 가 드레인 (184B) 의 부분들 (184B2 및 184B3) 을 거치는 수직선 (338) 을 따르는 평균 깊이 yNWPK 에서 대체로 최대 농도에 도달한다는 것을 보여준다. 대체로 엠프티-웰 보디 재료 (184A) 및 엠프티-웰 드레인 (184B) 의 깊이들 yPWPK 및 yNWPK 에서의 도펀트 농도 최대는, 전술한 바와 같이, p-형 및 n-형 엠프티 메인 웰 도펀트들의 각각의 이온 주입으로부터 발생한다. 또한 전술한 바와 같이, 평균의 엠프티 메인 웰 최대 농도 깊이들 yPWPK 및 yNWPK 는 보통 서로의 값에 가깝다. 여기서 n-형 엠프티 메인 웰 최대 농도 깊이 yNWPK 는 통상적으로 도 23a의 예에서 도시된 p-형 엠프티 메인 웰 최대 농도 깊이 yPWPK 보다 약간 더 크다.
IGFET (104) 의 엠프티 메인 웰 최대 도펀트 농도 깊이 yPWPK 및 yNWPK 모두는 소스 (320) 의 최대 깊이 yS 보다 더 크다. 일반적으로 깊이 yPWPK 및 yNWPK 각각은 IGFET (104) 의 최대 소스 깊이 yS 의 적어도 2배 이지만, IGFET (104) 의 소스 깊이 yS 의 보통 10배 이하, 바람직하게는 5배 이하, 더욱 바람직하게는 4배 이하이다. 도 23a의 예에서, 각각의 깊이 yPWPK 또는 yNWPK 는 소스 깊이 yS 의 2 - 3 배이다.
도 23a에서 커브 328'로 나타낸, p-형 엠프티 메인 웰 도펀트의 농도 NI 는, 깊이 yPWPK 에서의 p-형 엠프티 메인 웰 도펀트의 최대 농도 위치로부터, p- 기판 영역 (136) 의 부분 (136A) 과 할로 포켓 부분 (326) 사이의 채널 존 (322) 의 부분을 포함하는, p-형 엠프티-웰 보디-재료 부분 (328) 을 통과하는 수직선 (330) 을 따라 상향으로 상부 반도체 표면까지 이동할 때에, 그 깊이 yPWPK 에서의 p-형 엠프티 메인 웰 도펀트의 최대 농도의 1/10 이하로 , 바람직하게는 1/20 이하로, 더욱 바람직하게는 1/40 이하로 감소한다. 도 18a와 유사하게, 도 23a는 p-형 엠프티 메인 웰 도펀트의 최대 농도의 yPWPK 위치로부터 보디-재료 부분 (328) 을 통과하는 선 (330) 을 따라 상향으로 상부 반도체 표면까지 이동할 때에, 그 깊이 yPWPK 에서의 p-형 엠프티 메인 웰 도펀트의 최대 농도의 1/80 미만으로, 1/100 부근으로 감소한다.
통상적으로 p-형 엠프티 메인 웰 도펀트의 농도 NI 의 감소는, 깊이 yPWPK 에서의 p-형 엠프티 메인 웰 도펀트의 최대 농도의 위치로부터 수직선 (330) 을 따라 상향으로 상부 반도체 표면까지 이동할 때에, 실질적으로 단조롭다. p-형 엠프티 메인 웰 도펀트의 일부 파일업 (pile-up) 이 p- 기판 영역 (136) 의 부분 (136A) 바깥쪽의 채널 존 (322) 의 부분의 상부 표면을 따라 존재하는 경우, p-형 엠프티 메인 웰 도펀트의 농도 NI 는 깊이 yPWPK 로부터 선 (330) 을 따라 소스 (320) 의 최대 깊이 yS 의 20% 보다 상부 반도체 표면으로부터 더 멀지 않은 지점까지 이동할 때에 실질적으로 단조롭게 감소한다.
p-형 엠프티-웰 보디 재료 (184A) 내의 전체 p-형 도펀트 농도 NT 를 나타내는 도 23b의 커브 184A" 는 도 23b의 커브 세그먼트 328" 및 커브 136" 의 세그먼트로 구성된다. 도 23b의 커브 세그먼트 328" 는 도 23a의 커브 328' 및 136' 의 대응 부분들의 합을 나타낸다. 따라서, 도 23b 의 커브 세그먼트 328" 는 수직선 (330) 을 따르는 p-형 보디-재료 부분 (328) 내의 p-형 엠프티 메인 웰 및 백그라운드 도펀트들의 합의 농도 NN 를 나타낸다.
도 23a의 커브 328' 과 136' 의 비교는, 커브 136' 로 나타낸 p-형 백그라운드 도펀트의 농도 NI 가 yPWPK 보다 크지 않은 깊이 y 에 관한 수직선 (330) 을 따르는 p-형 엠프티 메인 웰 도펀트의 농도 NI 와 비교하여 매우 작다는 것을 보여준다. IGFET (100) 에서와 같이, yPWPK 보다 크지 않은 깊이 y 에 관한 선 (330) 을 따르는 IGFET (104) 의 p-형 엠프티 메인 웰 도펀트의 농도 NI 에 대한 p-형 백그라운드 도펀트의 농도 NI 의 가장 높은 비율은, p-형 엠프티 메인 웰 도펀트에 대한 p-형 백그라운드 도펀트의 비율이 통상적으로 0.1 근처에 있는 상부 반도체 표면에서 존재한다. 따라서, 깊이 yPWPK 로부터 선 (330) 을 따라 상부 반도체 표면까지의 전체 p-형 도펀트는 대체로 p-형 엠프티 메인 웰 도펀트로 구성된다. 이에 따라, 도 23b의 커브 184" 로 나타낸 전체 p-형 도펀트의 농도 NT 는 선 (330) 을 따르는 깊이 yPWPK 에서 대체로 최대에 도달하고, yPWPK 보다 크지 않은 깊이 y 에 관한 선 (330) 을 따르는 p-형 엠프티 메인 웰 도펀트의 농도 NI 와 대체로 동일한 변동을 갖는다.
보디 재료 (184A) 내의 네트 p-형 도펀트의 농도 NN 를 나타내는 도 23c의 커브 184A* 가 도 23b의 커브 184A" 와 동일하다는 사실에 의해 알 수 있듯이, 본질적으로 어떠한 n-형 도펀트도 수직선 (330) 을 따라 존재하지 않는다. 보디 재료 (184A) 의 엠프티-웰 보디-재료 부분 (328) 내의 네트 p-형 도펀트의 농도 NN 는 수직선 (330) 을 따르는 보디 재료 (184A) 의 부분 (328) 내의 전체 p-형 도펀트의 농도 NT 의 변동을 반복한다. 그 결과, 보디 재료 (184A) 의 부분 (328) 내의 네트 p-형 도펀트의 농도 NN 는 선 (330) 을 따르는 깊이 yPWPK 에서 최대에 도달한다.
n-형 엠프티 메인 웰 도펀트의 농도 NI 가 도 23a에서 커브 184B2/184B3' 로 표현된 n-형 엠프티-웰 드레인 (184B) 으로 돌아가면, 그 n-형 엠프티 메인 웰 도펀트의 농도 NI 는, 깊이 yNWPK 에서의 n-형 엠프티 메인 웰 도펀트의 최대 농도의 위치로부터 엠프티-웰 드레인 (184B) 의 부분들 (184B3 및 184B2) 을 거치는 수직선 (338) 을 따라 상향으로 상부 반도체 표면까지 이동할 때에, 그 깊이 yNWPK 에서의 n-형 엠프티 메인 웰 도펀트의 최대 농도의 1/10 이하로, 바람직하게는 1/20 이하로, 더욱 바람직하게는 1/40 이하로 감소한다. 도 23a는 n-형 엠프티 메인 웰 도펀트의 농도 NI 가 n-형 엠프티 메인 웰 도펀트의 최대 농도의 yNWPK 위치로부터 드레인 (184B) 의 부분들 (184B3 및 184B2) 을 거치는 선 (338) 을 따라 상향으로 상부 반도체 표면까지 이동할 때에, 그 깊이 yNWPK 에서의 n-형 엠프티 메인 웰 도펀트의 최대 농도의 1/80 미만으로, 1/100 근처로 감소하는 일례를 나타낸다.
통상적으로 n-형 엠프티 메인 웰 도펀트의 농도 NI 는, 깊이 yNWPK 에서의 n-형 엠프티 메인 웰 도펀트의 최대 농도의 위치로부터 수직선 (338) 을 따라 상향으로 상부 반도체 표면까지 이동할 때에 실질적으로 단조롭게 감소한다. n-형 엠프티 메인 웰 도펀트의 일부 파일업이 엠프티-웰 드레인 (184B) 의 부분 (184B2) 의 상부 표면을 따라 존재하는 경우, n-형 엠프티 메인 웰 도펀트의 농도 NI 는 깊이 yNWPK 로부터 선 (338) 을 따라 소스 (320) 의 최대 깊이 yS 의 20% 보다 상부 반도체 표면으로부터 멀지 않은 지점까지 이동할 때에 실질적으로 단조롭게 감소한다.
도 23b의 커브 184B" 는 n-형 엠프티-웰 드레인 (184B) 의 전체 n-형 도펀트 농도 NT 를 나타낸다. 커브 184B" 가 도 23a의 커브 184B2/184B3' 와 동일하기 때문에, 전체 n-형 도펀트의 농도 NT 는 수직선 (338) 을 따르는 깊이 yNWPK 에서 최대에 도달하고, n-형 엠프티-웰 드레인 (184B) 의 부분들 (184B2 및 184B3) 을 거치는 수직선 (338) 을 따라서, N-형 엠프티 메인 웰 도펀트의 농도 NI 와 동일하게 변한다. 네트 도펀트 농도 NN 가 소스-보디 접합 (226) 에서 0 이 되는, 도 23c의 커브 184B* 는 이러한 변동이 대체적으로 엠프티-웰 드레인 (184B) 의 부분들 (184B2 및 184B3) 에서의 선 (338) 을 따르는 네트 농도 NN 에 대해서 계속됨을 보여준다. 따라서, 엠프티-웰 드레인 (184B) 의 부분들 (184B2 및 184B3) 내의 네트 n-형 도펀트의 농도 NN 역시 선 (338) 을 따르는 깊이 yNWPK 에서 최대에 도달한다.
E3. 드레인 확장형 n-채널 IGFET의 동작 피직스 (Operational Physics)
전술한 엠프티-웰 특성으로 인해 드레인 확장형 n-채널 IGFET (104) 는 다음의 디바이스 피직스 및 동작 특성을 가질 수 있다. IGFET (104) 가 바이어스 오프 상태에 있는 경우, IGFET의 모노실리콘 내의 전계는 엠프티 웰 영역들 (184A 및 184B) 의 서로에 대한 근접도 (proximity) 에 의해서 및 (a) p-형 엠프티-웰 보디 재료 (184A) 의 부분 (328) 내의 전체 p-형 도펀트의 농도 NT 와 (b) n-형 엠프티-웰 드레인 (184B) 의 부분들 (184B2 및184B3) 내의 전체 n-형 도펀트의 농도 NT 의 최대값들에 의해 결정된 위치에서 드레인-보디 접합 (226) 을 따라 피크 값 (peak value) 에 도달한다. 일반적으로 p-형 엠프티-웰 보디-재료 부분 (328) 내의 전체 p-형 도펀트의 농도 NT 의 최대값에서의 깊이 yPWPK 가 n-형 엠프티-웰 드레인 (184B) 의 부분들 (184B2 및184B3) 내의 전체 n-형 도펀트의 농도 NT 의 최대값에서의 깊이 yNWPK 와 거의 동일하기 때문에, 그리고 엠프티 웰들 (184A 및 184B) 이 깊이 yPWPK 및 yNWPK 에서 서로에 대해 가장 가깝기 때문에, IGFET (104) 의 모노실리콘 내의 피크 값의 전계는 깊이 yNWPK 에서의 드레인-보디 접합 (226) 을 따라서 거의 존재한다. 이 위치가 도 22a의 원 (328) 에 의해 표시되어 있다. 일반적으로 깊이 yNWPK 는 소스 (320) 의 최대 깊이 yS 의 적어도 2배이므로, IGFET (104) 가 바이어스 오프 상태에 있는 경우 일반적으로 그것의 모노실리콘 내의 피크 전계의 위치 (358) 는 IGFET (104) 의 최대 소스 깊이 yS 의 적어도 2배이다.
IGFET (104) 가 바이어스 온 상태에 있는 경우, 처음에 소스 (320) 에서 드레인 (184B) 으로 흐르는 전자들이 엠프티-웰 보디 재료 (184A) 의 채널 존 (322) 의 부분의 상부 표면을 따르는 모노실리콘에서 이동한다. p- 기판 영역 (136) 의 부분 (136A) 에 진입시에, 그 전자들은 일반적으로 아래쪽으로 이동하여 확산된다. 드레인 (184B) 에 도달시에, 그 전자 흐름은 일반적으로 아일랜드 (144A) 에서의 드레인-보디 접합 (226) 의 수직 부분에 걸쳐 분포된다. 또한, 그 전자 흐름은 드레인 (184B) 의 부분 (184B2) 의 측방에 걸쳐 확산된다.
1차 전자들로 지칭되는 전자들의 속도는 그 전자들이 소스 (320) 에서 드레인 (184B) 으로 이동함에 따라 증가하고, 이것은 그 전자들의 에너지가 증가하는 것을 야기한다. 높은 에너지의 1차 전자들이 드레인 재료의 원자들과 충돌함으로써 일반적으로 국소 전계의 방향으로 이동하는 2차 전하 캐리어들 (전자들 및 정공들 모두) 을 생성하는 경우, 충돌 이온화가 드레인 (184B) 에서 발생한다. 높은 전계의 벌크 (bulk) 영역에서 생성된 2차 전하 캐리어들, 특히 2차 정공들, 의 일부는 드레인 (184B) 의 부분 (184B2) 을 덮는 유전체 층 (344) 의 부분을 향해 위쪽으로 이동한다.
전계가 증가하고 1차 전자들의 전류 밀도가 증가함에 따라, 충돌 이온화의 양은 일반적으로 증가한다. 충돌 이온화의 최대 양은 전계 벡터와 1차 전자 전류 밀도 벡터의 스칼라 곱 (scalar product) 이 가장 큰 곳에 존재한다. 피크 전계가 깊이 yNWPK 에서 드레인-보디 접합 (226) 을 따라 발생하게 하는 것에 의해, 드레인 (184B) 에서의 충돌 이온화는 강제적으로 상당히 아래쪽으로 내려간다. 일반적으로 드레인 (184B) 에서의 충돌 이온화의 최대 양은 IGFET (104) 의 최대 소스 깊이 yS 보다 더 큰 깊이에서 존재한다.
IGFET (104) 와 거의 동일한 크기를 갖는 종래의 n-채널 드레인 확장형 IGFET와 비교하여, IGFET (104) 에서의 충돌 이온화에 의해 생성된 상당히 더 적은 2차 전하 캐리어들, 특히 2차 정공들이 게이트 유전체 층 (344) 에 진입하기에 충분한 에너지를 가지고 상부 반도체 표면에 도달한다. 게이트 유전체 (344) 의 핫 캐리어 차징 (hot carrier charging) 은 상당히 감소된다. 이에 따라 IGFET (104) 는 게이트 유전체 (344) 에서 머무는 충돌 이온화로 생성된 전하 캐리어들에 의해 발생하는 훨씬 더 적은 문턱 전압 드리프트를 초래한다. IGFET (104) 의 동작 특성은 동작 시간에 대해 매우 안정적이다. IGFET (104) 의 신뢰성 및 수명은 상당히 향상된다.
E4. 드레인 확장형 p-채널 IGFET의 구조
확장된-드레인 확장된-전압 p-채널 IGFET (106) 는 확장된-드레인 확장된-전압 n-채널 IGFET (104) 와 유사하게 구성된다. 그러나, p-채널 IGFET (106) 의 깊은 n 웰 (212) 이 상부 반도체 표면에 도달하지 않는다는 사실로 인하여 몇몇 주목할 만한 차이점들이 존재한다.
도 11b 및 도 22b를 참조하면, p-채널 IGFET (106) 는 상부 반도체 표면을 따라서 활성 반도체 아일랜드 (146A) 에 위치해 있는 p-형 제 1 S/D 존 (360) 을 구비한다. 엠프티 메인 웰 영역 (186B) 및 p- 기판 영역 (136) 의 표면-인접 부분 (136B) 의 결합은 IGFET (106) 에 관한 p-형 제 2 S/D 존 (186B/136B) 을 구성한다. p-형 S/D 존 (186B/136B) 의 일부가, 아래에서 더 설명되는 바와 같이, 활성 반도체 아일랜드 (146A 및 146B) 의 모두에 위치해 있다. S/D 존들 (360 및 186B/136B) 은 일반적으로, 반드시는 아니지만, 소스 및 드레인으로 각각 기능하므로, 아래에서는 이들을 종종 소스 (360) 및 드레인 (186B/136B) 으로 각각 지칭한다.
소스 (360) 및 드레인 (186B/136B) 은 n-형 엠프티 메인 웰 영역 (186A) 및 깊은 n 웰 영역 (212) 으로 형성된 n-형 보디 재료의 채널 존 (362) 에 의해 분리되어 있다. n-형 엠프티-웰 보디 재료 (186A), 즉 전체 보디 재료 (186A 및 212) 의 부분 (186A) 은 p-형 소스 (360) 와 함께 소스-보디 pn 접합 (364) 을 형성한다. 깊은 n 웰 (212) 및 n-형 보디 재료 (186A) 는 드레인 (186B/136B) 과 함께 드레인-보디 pn 접합 (228) 을 형성한다. 드레인-보디 접합 (228) 의 한 부분은 깊은 n 웰 (212) 과 p-형 엠프티 메인 웰 영역 (186B) 사이에 있다. 엠프티 웰들 (186A 및 186B) 의 기능을 명확히 하기 위해, 아래에서는 종종 엠프티 메인 웰 영역들 (186A 및 186B) 을 각각 엠프티-웰 보디 재료 (186A) 및 엠프티-웰 드레인 재료 (186B) 로서 설명할 것이다.
p-형 소스 (360) 는 매우 고농도로 도핑된 메인 부분 (360M) 및 더 저농도로 도핑되었지만 여전히 고농도로 도핑된 측면 확장부 (360E) 로 구성된다. 소스 (360) 에 대한 외부 전기적 컨택트는 p++ 메인 소스 부분 (360M) 을 통해 형성된다. p+ 소스 확장부 (360E) 는 IGFET (106) 의 소스측에서 상부 반도체 표면을 따르는 채널 존 (362) 을 종결시킨다.
메인 소스 부분 (360M) 은 소스 확장부 (360E) 보다 더 깊게 확장된다. 따라서, 소스 (360) 의 최대 깊이 yS 는 메인 소스 부분 (360M) 의 최대 깊이 ySM 이다. IGFET (106) 에 관한 최대 소스 깊이 yS 가 도 22b에 표시되어 있다. 메인 소스 부분 (360M) 및 소스 확장부 (360E) 는 각각 p-형 메인 S/D 및 얕은 소스-확장 도펀트들로 규정된다.
n-형 엠프티-웰 보디 재료 (186A) 의 중간농도로 도핑된 할로 포켓 부분 (366) 은 소스 (360) 를 따라 상부 반도체 표면까지 위로 확장되고, 보디 재료 (186A) 내의 위치, 및 그러므로 소스 (360) 와 드레인 (186B/136B) 의 사이에서 종결된다. 도 11b 및 도 22b는 소스 (360), 구체적으로는 메인 소스 부분 (360M) 이 n 소스측 할로 포켓 (366) 보다 더 깊게 확장되는 상황을 도시한다. 대안으로서, 할로 포켓 (366) 은 소스 (360) 보다 깊이 확장될 수 있다. 그 경우, 할로 포켓 (366) 은 소스 (360) 의 아래에서 측방으로 확장된다. 할로 포켓 (366) 은 n-형 소스 할로 도펀트로 규정된다.
소스측 할로 포켓 부분 (366) 바깥쪽의 n-형 엠프티-웰 보디 재료 (186A) 의 부분이 도 11b 및 도 22b에서 아이템 368 으로서 표시되어 있다. 할로 포켓 (366) 바깥쪽의 채널 존 (362) 을 거치는 가상 수직선 (370) 을 따라서 보디 재료 (186A) 의 깊은 n-형 엠프티-웰 농도 최대의 위치로부터 상부 반도체 표면을 향해 이동할 때에, 보디-재료 부분 (368) 내의 n-형 도펀트의 농도는 부호 "n"으로 표시된 중간농도의 도핑으로부터 부호 "n-"로 표시된 저농도의 도핑까지 점차 떨어진다. (도 22b에서만 라벨링된) 점선 372 는, 그 아래에서는 보디-재료 부분 (368) 의 n-형 도펀트 농도가 중간농도 n 도핑에 있고, 그 위에서는 부분 (368) 내의 n-형 도펀트 농도가 저농도 n- 도핑에 있는 위치를 대략적으로 나타낸다. 선 372 아래의 보디-재료 부분 (368) 의 중간농도로 도핑된 지역은 도 22b에서 n 하부 보디-재료 지역 368L 로 표시되어 있다. n 할로 포켓 (366) 바깥쪽의 선 372 위의 보디-재료 부분 (368) 의 저농도로 도핑된 지역은 도 22b에서 n- 상부 보디-재료 지역 368U 로 표시되어 있다.
n-형 보디-재료 부분 (368) 내의 n-형 도펀트는 n-형 엠프티 메인 웰 도펀트, 깊은 n 웰 (212) 를 형성하는 깊은 n 웰 도펀트, 및 할로 포켓 부분 (366) 을 형성하는 (n 할로 포켓 부분 (366) 근처의) n-형 소스 할로 도펀트로 구성된다. 깊은 n 웰 도펀트의 농도는, 아래에서 나타낸 바와 같이, 평균 n-형 엠프티 메인 웰 최대 농도 깊이 yNWPK 에서의 n-형 엠프티 메인 웰 도펀트의 농도와 비교하여 매우 작다. n-형 엠프티-웰 보디 재료 (186A) 내의 n-형 엠프티 메인 웰 도펀트는 평균 깊이 yNWPK 에서 표면하부의 위치를 따라서 깊은 표면하부 농도 최대에 도달하기 때문에, 보디-재료 부분 (368) 내의 n-형 엠프티 메인 웰 도펀트의 존재는 부분 (368) 내의 전체 n-형 도펀트의 농도가 보디 재료 (186A) 의 깊은 표면하부 농도 최대의 위치에서 실질적으로 깊은 로컬 표면하부 농도 최대에 도달하는 것을 야기한다. 도 22b에서 "MAX" 로 라벨링된 왼쪽의 이점 쇄선으로 나타낸 바와 같이, 보디-재료 부분 (368) 의 깊은 표면하부 농도 최대는 상부 반도체 표면의 아래에서 측방으로 연장되고, 마찬가지로 평균 깊이 yNWPK 에서 존재한다. 보디-재료 부분 (368) 의 깊은 표면하부 농도 최대의 존재는 그것이 측면 바깥쪽으로 벌징 (bulging) 하는 것을 야기한다. 보디-재료 부분 (368) 내, 및 그러므로 보디 재료 (186A) 내의 최대 벌지 (bulge) 는 보디 재료 (186A) 의 부분 (368) 에서의 깊은 표면하부 농도 최대의 위치를 따라 존재한다.
p-형 드레인 (186B/136B), 구체적으로는 엠프티-웰 드레인 재료 (186B) 는 상부 반도체 표면을 따라서 활성 반도체 아일랜드 (146B) 에 위치해 있는 매우 고농도로 도핑된 외부 컨택트 부분 (374) 을 포함한다. 메인 소스 부분 (360M) 과 유사하게, 드레인 컨택트 부분 (374) 은 매우 고농도로 도핑되어 있고, 채널 존 (362) 과 이격되어 있으며, 또한 IGFET (106) 에 대한 외부 전기적 컨택트를 제조하는데 사용되기 때문에, 본 명세서에서 p++ 외부 드레인 컨택트 부분 (374) 은 종종 메인 드레인 부분으로 지칭된다. n++ 외부 드레인 컨택트 부분/메인 드레인 부분 (374) 바깥쪽의 엠프티 웰 (186B) 의 부분은 도 11b 및 도 22b에서 아이템 376 으로 표시되어 있다.
아일랜드 (146A) 를 거치는 가상 수직선 (378) 을 따라서 엠프티 웰 (186B) 의 깊은 p-형 엠프티-웰 농도 최대의 위치로부터 상부 반도체 표면을 향해 이동할 때에, 드레인 (186B/136B) 내의 p-형 도펀트의 농도는 부호 "p"로 표시된 중간농도의 도핑으로부터 부호 "p-"로 표시된 저농도의 도핑으로 점차 떨어진다. (도 22b에서만 라벨링된) 점선 380 은 그 아래에서는 엠프티-웰 드레인 부분 (376) 의 p-형 도펀트 농도가 중간농도의 p 도핑에서 존재하고, 그 위에서는 부분 (376) 의 p-형 도펀트 농도가 저농도의 p- 도핑에서 존재하는 위치를 대략적으로 나타낸다. 선 380 아래의 드레인 부분 (376) 의 중간농도로 도핑된 지역은 도 22b에서 p 하부 엠프티-웰 드레인 지역 376L 로 표시되어 있다. 선 380 위의 드레인 부분 (376) 의 저농도로 도핑된 지역은 도 22b에서 p- 상부 엠프티-웰 드레인 지역 376U 으로 표시되어 있다.
p-형 엠프티-웰 드레인 부분 (376) 내의 p-형 도펀트는 p-형 엠프티 메인 웰 도펀트, p- 기판 영역 (136) 의 대체로 일정한 p-형 백그라운드 도펀트, 및 드레인 컨택트 부분 (374) 을 형성하기 위해 사용된, 하술하는 바와 같은, (p++ 드레인 컨택트 부분 (374) 근처의) p-형 메인 S/D 도펀트로 구성된다. p-형 드레인 (186B/136B) 내의 p-형 엠프티 메인 웰 도펀트가 평균 깊이 yPWPK 에서 깊은 표면하부 농도 최대에 도달하기 때문에, 드레인 부분 (376) 내의 p-형 엠프티 메인 웰 도펀트의 존재는 부분 (376) 내의 전체 p-형 도펀트의 농도가 웰 (186B) 의 깊은 표면하부 농도 최대의 위치에서 실질적으로 깊은 로컬 표면하부 농도 최대에 도달하는 것을 야기한다. 도 22b에서 "MAX" 로 라벨링된 오른쪽의 이점 쇄선으로 나타낸 바와 같이, 드레인 부분 (376) 의 깊은 표면하부 농도 최대는 상부 반도체 표면의 아래에서 측방으로 연장되고, 마찬가지로 평균 깊이 yPWPK 에서 존재한다. 엠프티-웰 드레인 부분 (376) 의 깊은 표면하부 농도 최대의 존재는 그것이 측면 바깥쪽으로 벌징 (bulging) 하는 것을 야기한다. 드레인 부분 (376) 내, 및 그러므로 엠프티 웰 (186B) 내의 최대 벌지 (bulge) 는 웰 (186B) 의 부분 (376) 에서의 깊은 표면하부 농도 최대의 위치를 따라 존재한다.
깊은 n 웰 (212) 을 형성하기 위해 사용된 깊은 n 웰 도펀트는, 메인 웰들 (186A 및 186B) 과 웰들 (186A 및 186B) 사이에 위치해 있는 도핑된 모노실리콘 아래에서 측방으로 연장되는 위치를 따르는 평균 깊이 yDNWPK 에서 최대 표면하부 도펀트 농도에 도달한다. 최대 웰 도펀트 농도의 위치로부터 상부 반도체 표면을 향해 이동할 때에 각각의 웰 (186A 또는 186B) 의 도펀트 농도가 변하는 방식과 다소 유사하게, 깊은 n 웰 (212) 내의 n-형 도펀트의 농도는, 메인 웰들 (186A 및 186B) 사이에 위치된 모노실리콘을 거쳐 연장되는 선택된 가상 수직선을 따라서 웰 (212) 의 최대 도펀트 농도 최대의 위치로부터 상부 반도체 표면을 향해 이동할 때에, 부호 "n"으로 표시된 중간농도의 도핑으로부터 부호 "n-"로 표시된 저농도의 도핑까지 점차 떨어진다. (도 22에서만 라벨링된) 점선 382 는 그 아래에서는 깊은 n 웰 (212) 의 n-형 도펀트 농도가 중간농도의 n 도핑에 있고, 그 위에서는 깊은 n 웰 (212) 의 n-형 도펀트 농도가 저농도의 n- 도핑에 있는 위치를 대략적으로 나타낸다. 선 382 아래의 깊은 n 웰 (212) 의 중간농도로 도핑된 지역은 도 22b에서 n 하부 웰 지역 212L 로 표시되어 있다. 선 382 위의 깊은 n 웰 (212) 의 저농도로 도핑된 지역은 도 22b에서 n- 상부 웰 지역 212U 로 표시되어 있다.
엠프티-웰 보디 재료 (186A)(구체적으로는 엠프티-웰 보디-재료 부분 (368) 및 엠프티-웰 드레인 재료 (186B)(구체적으로는 엠프티-웰 드레인 부분 (376) 은, 반도체 보디의 웰-분리 부분에 의해 측방으로 분리되어 있다. IGFET (106) 에 관한 웰-분리 부분은 (a) 깊은 n 웰 (212) 의 저농도로 도핑된 상부 지역 (212U) 및 (b) 오버라잉 (overlying) 드레인 부분 (136B) 으로 구성된다. 도 22b는 엠프티-웰 보디 재료 (186A) 와 웰 (186B) 사이의 웰-웰 이격 거리 Lww 가 일반적으로 그들의 최대 측면 벌지 (bulge) 들의 위치를 따라 존재하는 것을 나타낸다. 이것은 보디 재료 (186A) 및 웰 (186B) 에서의 깊은 표면하부 농도 최대들의 평균 깊이 yNWPK 및 yPWPK 가 도 11b 및 도 22b의 예에서와 대체로 동일하기 때문에 발생한다. 통상적으로 깊이 yNWPK 와 yPWPK 의 사이의 차이로 인하여 IGFET (106) 에 관한 최소 웰-웰 분리 Lww 의 위치는 도 22b에 표시된 위치로부터 약간 벗어나서 이동하게 되고, 도 22b에 표시된 바와 같이 완전한 수평 방향이 아닌 상부 반도체 표면에 대해 약간 기울어지게 된다.
IGFET (106) 에 관한 웰-분리 부분이 웰-분리 부분 (212U/136B) 으로 지칭되는 것으로 놓으면, 부분 (136B) 은 p- 기판 영역 (136) 의 일부분이므로 웰-분리 부분 (212U/136B) 의 드레인 부분 (136B) 은 저농도로 도핑된 p-형이다. 지역 212U 가 깊은 n 웰 (212) 의 저농도로 도핑된 상부 지역이므로, 웰-분리 부분 (212U/136B) 의 지역 212U 은 n-형으로 저농도로 도핑되어 있다. n-형 엠프티-웰 모디 재료 (186A) 내의 n-형 도펀트의 깊은 농도 최대는 그것의 중간농도로 도핑된 하부 지역 (368L) 내에 존재한다. 이와 유사하게, p-형 엠프티 웰 (186B) 내의 p-형 도펀트의 깊은 농도 최대는 그것의 중간농도로 도핑된 하부 지역 (376L) 내에 존재한다. 따라서, n-형 보디 재료 (186A) 의 중간농도로 도핑된 하부 지역 (368L) 과 p-형 웰 (186B) 의 중간농도로 도핑된 하부 지역 (376L) 은 반도체 보디의 더 저농도로 도핑된 부분에 의해 측방으로 분리된다.
채널 존 (362)(도 11b 또는 도 22b에는 구체적으로 구획되어 있지 않음) 은 소스 (360) 와 드레인 (186B/136B) 사이의 모든 n-형 모노실리콘으로 구성된다. 구체적으로, 채널 존 (362) 은 보디-재료 부분 (368) 의 n- 상부 지역 (368U) 의 표면-인접 세그먼트, 및 (a) 도 11b 및 도 22b의 예에서 도시된 바와 같이 소스 (360) 가 할로 포켓 (366) 보다 더 깊게 확장되는 경우에는 할로 포켓 부분 (366) 의 모두 또는 (b) 할로 포켓 (366) 이 소스 (360) 보다 더 깊게 확장되는 경우에는 할로 포켓 (366) 의 표면-인접 세그먼트에 의해 형성된다. 어느 경우이든, 할로 포켓 (366) 은 채널 존 (362) 의 보디-재료 부분 (368) 의 n- 상부 지역 (368U) 의 직접 인접하는 재료 보다 n-형으로 더욱 고농도로 도핑되어 있다. 이에 따라, 소스 (360) 를 따르는 할로 포켓 (366) 의 존재로 인하여 채널 존 (362) 은 비대칭적 길이방향으로 도펀트 그레이딩된다.
드레인 (186B/136B) 의 웰 영역 (186B) 은 리세스된 (recessed) 필드 절연체의 아래에서 연장되어서 아일랜드 (146A) 내의 드레인 (186B/136B) 의 재료를 아일랜드 (146B) 내의 드레인 (186B/136B) 의 재료에 전기적으로 접속시킨다. 구체적으로, 필드 절연체 (138) 는 p++ 드레인 컨택트 부분 (374) 및 드레인 (186B/136B) 의 언더라잉 더 저농도로 도핑된 부분 (186B1) 을 측면으로 둘러싼다. 이에 따라, 필드 절연체 (138) 의 일 부분 (138B) 은 아일랜드 (146A) 내에 위치하는 웰 (186B) 의 일 부분 (186B2) 으로부터 드레인 컨택트 부분 (374) 및 더 저농도로 도핑된 언더라잉 드레인 부분 (186B1) 을 측방으로 분리시킨다. 드레인 부분 (186B2) 은 저농도로 도핑된 웰-분리 부분 (212U/136B) 과 연속되어 있고, 상부 반도체 표면까지 위로 확장된다. 웰 (186B) 의 잔여물은 도 22b의 아이템 186B3 으로서 식별되고, 아일랜드들 (146A 및 146B) 의 바닥으로부터 웰 (186B) 의 바닥까지 아래로 연장되는 n-형 드레인 재료로 구성된다.
tGdH 높은 두께 값의 게이트 유전체 층 (384) 은 상부 반도체 표면 상에 위치해 있고, 채널 존 (362) 위에서 연장된다. 게이트 전극 (386) 은 채널 존 (362) 위의 게이트 유전체 층 (384) 상에 위치해 있다. 게이트 전극 (386) 은 소스 (360) 및 드레인 (186B/136B) 위에서 부분적으로 연장된다. 보다 구체적으로, 게이트 전극 (386) 은 소스 확장부 (360E) 위에서 부분적으로 연장되지만, 메인 소스 부분 (360M) 위에서는 연장되지 않는다. 게이트 전극 (386) 은 드레인 부분들 (136B 및 186B2) 위에서 어느 정도까지, 통상적으로 거의 중간까지, 필드-절연체 부분 (138B) 을 건너서 드레인 컨택트 부분 (374) 을 향해 연장된다. 유전체 측벽 스페이서들 (388 및 390) 은 게이트 전극 (386) 의 대향하는 횡방향 측벽들을 따라 각각 위치해 있다. 금속 실리사이드 층 (392, 394, 및 396) 은 게이트 전극 (386), 메인 소스 부분 (360), 및 드레인 컨택트 부분 (374) 의 상단들을 따라 각각 위치해 있다.
드레인 확장형 IGFET (106) 는 (a) 그것의 게이트-대-소스 전압 VGS 이 그것의 네거티브 문턱 전압 VT 과 동일하거나 미만인 경우 및 (b) 그것의 드레인-투-소스 전압 VDS 이 정공들로 하여금 소스 (360) 로부터 채널 존 (362) 을 거쳐 드레인 (184B/136B) 까지 흐르게 하기 위한 충분한 네거티브 값에 있는 때에는, 바이어스 온 상태에 있다. IGFET (106) 의 게이트-대-소스 전압 VGs 이 그것의 문턱 전압 VT 을 초과하지만, 게이트-대-소스 전압 VGS 이 그것의 문턱 전압 VT 과 동일하거나 그 보다 더 작은 경우에 정공들이 소스 (360) 로부터 채널 존 (362) 을 거쳐 드레인 (186B/136B) 까지 흘러서 IGFET (106) 를 전도성으로 만들도록 드레인-투-소스 전압 VDS 이 충분한 네거티브 값에 있는 때에는, IGFET (106) 가 바이어스 오프 상태에 있다. 드레인-투-소스 전압 VDS 이 IGFET (106) 를 브레이크다운 상태에 놓을 정도로 충분히 낮지 않은 한, 즉 충분히 높은 네거티브 값을 가지는 한, 바이어스 오프 상태에서는 소스 (360) 로부터 채널 존 (362) 을 거쳐 드레인 (186B/136B) 으로의 의미있는 정공들의 흐름이 존재하지 않는다.
엠프티-웰 보디 재료 (186A) 및 드레인 (186B/136B) 의 엠프티 웰 영역 (186B) 의 도핑 특성은, IGFET (106) 가 바이어스 오프 상태에 있는 경우, IGFET (106) 의 모노실리콘 내의 피크 (peak) 크기의 전계가 상부 반도체 표면의 상당한 아래에서 존재하는 것을 야기하는 성질을 유사하게 갖는다. 그 결과, IGFET 동작 동안, IGFET (104) 는 핫-캐리어 게이트 유전체 차징 (charging) 으로 인하여, 그것의 전계가 상부 반도체 표면을 따르는 모노실리콘에서 최대에 도달하는 종래의 드레인 확장형 IGFET 보다 상당히 더 적은 열화 (deterioration) 를 받는다. IGFET (106) 는 상당히 향상된 신뢰성을 갖는다.
E5. 드레인 확장형 p-채널 IGFET에서의 도펀트 분포
IGFET (106) 가 바이어스 오프 상태에 있는 경우, 드레인 확장형 p-채널 IGFET (106) 의 모노실리콘 내의 피크 크기의 전계가 상부 반도체 표면의 상당한 아래에서 발생하는 것을 야기하는 엠프티-웰 도핑 특성은, 드레인 확장형 n-채널 IGFET (104) 의 엠프티-웰 도핑 특성과 매우 유사하다.
IGFET (106) 가 바이어스 오프 상태에 있는 경우, 엠프티-웰 보디 재료 (186A) 및 드레인 (186B/136B) 의 엠프티-웰 영역 (186B) 의 도핑 특성으로 인해 IGFET (106) 의 모노실리콘 내의 피크 크기의 전계가 상부 반도체 표면의 상당한 아래에서 존재할 수 있는 방법을 이해하는 것은 도 24a 내지 도 24c (총괄적으로 "도 24") 의 보조로 용이해 진다. 예시적인 도펀트 농도들이 수직선 370 및 378을 따르는 깊이 y 의 함수로서 도 24에 나타나 있다. 수직선 (370) 은 엠프티-웰 보디 재료 (186A) 의 n-형 보디-재료 부분 (368) 을 거쳐 상부 반도체 표면까지 위로 지나가고, 이에 따라 소스측 할로 포켓 부분 (366) 바깥쪽 위치에서 보디 재료 (184A) 를 통과한다. 엠프티-웰 보디-재료 부분 (368) 을 통과할 때에, 선 370 은 할로 포켓 (366) 바깥쪽의 채널 존 (362) 의 부분을 통과한다. 선 370 은 할로 포켓 (366) 과 소스 (360) 모두로부터 충분히 멀리 있으므로, 할로 포켓 (366) 의 n-형 소스 할로 도펀트와 소스 (360) 의 p-형 도펀트 모두가 선 370 에 도달하지 않는다. 수직선 (378) 은 아일랜드 (146A) 에 위치해 있는 n-형 드레인 (186B/136B) 의 엠프티-웰 영역 (186B) 의 부분 (186B2) 을 통과한다. 또한, 선 378 은 드레인 (186B/136B) 의 언더라잉 부분 (186B3) 역시 통과한다.
도 24a는 영역들 136, 212, 368, 186B2, 및 186B3 을 수직으로 규정하며 따라서 (a) 소스측 할로 포켓 부분 (366) 바깥쪽의 엠프티-웰 보디 재료 (186A) 의 n-형 보디-재료 부분 (368) 및 (b) p-형 드레인 (186B/136B) 의 엠프티-웰 영역 (184B) 의 부분들 (186B2 및 186B3) 의 수직 도펀트 프로파일을 각각 확립하는 개별적인 반도체 도펀트들의 수직선 370 및 378을 따르는 농도 NI 를 구체적으로 도시한다. 커브 368' 는 엠프티-웰 보디 재료 (186A) 의 n-형 보디-재료 부분 (368) 을 규정하는 n-형 엠프티 메인 웰 도펀트의 농도 NI (여기서는 수직만) 를 나타낸다. 커브 186B2/186B3' 는 p-형 엠프티-웰 (186B) 의 부분 186B2 및 186B3 을 규정하는 p-형 엠프티 메인 웰 도펀트의 농도 NI (역시 여기서는 수직만) 를 나타낸다. 커브 212' 는 깊은 n 웰 영역 (212) 을 규정하는 깊은 n 웰 도펀트의 농도 NI (마찬가지로 여기서는 수직만) 를 나타낸다. 아이템 228# 은 네트 도펀트 농도 NN 가 0 이 되는 곳을 나타내며 따라서 드레인 (186B/136B) 과 깊은 n 웰 (212) 사이의 드레인-보디 접합 (228) 의 위치를 나타낸다.
수직선 370 및 378 을 따르는 영역 136, 212, 368, 186B2, 및 186B3 내의 전체 p-형 및 전체 n-형 도펀트들의 농도 NT 가 도 24b에 도시되어 있다. 커브 186A" 및 186B" 는 각각 엠프티-웰 보디 재료 (186A) 및 엠프티-웰 드레인 재료 (186B) 에 대응한다. 커브 세그먼트 368" 는 엠프티-웰 보디 재료 (186A) 의 n-형 보디-재료 부분 (368) 에 대응하고 커브 186A" 의 일부를 구성한다. 커브 212" 는 깊은 n 웰 영역 (212) 에 대응하고 도 24a의 커브 212'와 동일하다.
도 24c는 수직선 370 및 378 을 따르는 네트 도펀트 농도 NN 를 나타낸다. 엠프티-웰 보디 재료 (186A) 의 보디-재료 부분 (368) 내의 네트 n-형 도펀트의 농도 NN 가 커브 세그먼트 368* 로 표현되어 있다. 커브 186A* 및 186B* 각각 엠프티-웰 보디 재료 (186A) 및 엠프티-웰 드레인 재료 (186B) 에 대응한다. 커브 212* 는 깊은 n 웰 영역 (212) 에 대응한다.
도 24a를 참조하면, 커브 368' 는 n-형 엠프티-웰 보디 재료 (186A) 내의 n-형 엠프티 메인 웰 도펀트의 농도 NI 가 보디 재료 (186A) 의 보디-재료 부분 (368) 을 거치는 수직선 (370) 을 따르는 평균 깊이 yNWPK 에서 대체로 최대 농도에 도달하는 것을 보여준다. 이와 유사하게, 커브 186B2/186B3' 는 n-형 드레인 (186B/136B) 의 엠프티 웰 (186B) 의 부분들 (186B2 및 186B3) 내의 p-형 엠프티 메인 웰 도펀트의 농도 NI 가 엠프티 웰 (186B) 의 부분들 (186B2 및 186B3) 을 거치는 수직선 (378) 을 따르는 평균 깊이 yPWPK 에서 대체로 최대 농도에 도달하는 것을 보여준다. 엠프티-웰 보디 재료 (186A) 및 엠프티 웰 (186B) 의 대략적으로 동일한 깊이 yNWPK 및 yPWPK 에서 대체로 존재하는 도펀트 농도 최대는, 하술하는 바와 같이, n-형 및 p-형 메인 웰 도펀트들의 각각의 이온 주입으로부터 발생한다.
IGFET (106) 의 엠프티 메인 웰 최대 도펀트 농도 깊이 yNWPK 및 yPWPK 모두는 소스 (360) 의 최대 깊이 yS 보다 더 크다. 일반적으로 깊이 yNWPK 및 yPWPK 의 각각은 IGFET (106) 의 최대 소스 깊이 yS 의 적어도 2배이지만, IGFET (106) 의 소스 깊이 yS 의 보통 10배 이하, 바람직하게는 5배 이하, 더욱 바람직하게는 4배 이하이다. 통상적으로 각각의 깊이 yPWPK 또는 yNWPK 는 소스 깊이 yS 의 2 - 4 배이다.
도 24a에서 커브 368'로 나타낸, n-형 엠프티 메인 웰 도펀트의 농도 NI 는 깊이 yNWPK 에서의 n-형 엠프티 메인 웰 도펀트의 최대 농도의 위치로부터, 할로 포켓 부분 (366) 바깥쪽의 채널 존 (362) 의 부분을 포함하는, n-형 엠프티-웰 보디-재료 부분 (368) 을 거치는 수직선 (370) 을 따라서 상향으로 상부 반도체 표면으로 이동할 때에, 그 깊이 yNWPK 에서의 n-형 엠프티 메인 웰 도펀트의 최대 농도의 1/10 이하로, 바람직하게는 1/20 이하로, 더욱 바람직하게는 1/40 이하로 감소한다. 도 23a와 유사하게, 도 24a는 n-형 엠프티 메인 웰 도펀트의 농도 NI 가 n-형 엠프티 메인 웰 도펀트의 최대 농도의 yNWPK 위치로부터 보디-재료 부분 (368) 을 거치는 선 (370) 을 따라 상향으로 상부 반도체 표면까지 이동할 때에, 그 깊이 yNWPK 에서의 n-형 엠프티 메인 웰 도펀트의 최대 농도의 1/80 미만으로, 1/100 근처로 감소하는 일례를 도시한다.
통상적으로 n-형 엠프티 메인 웰 도펀트의 농도 NI 의 감소는, 깊이 yNWPK 에서의 n-형 엠프티 메인 웰 도펀트의 최대 농도의 위치로부터 선 (370) 을 따라 상부 반도체 표면까지 이동할 때에, 실질적으로 단조롭다. n-형 엠프티 메인 웰 도펀트의 일부 파일업 (pile-up) 이 채널 존 (362) 의 상부 표면을 따라 존재하는 경우, n-형 엠프티 메인 웰 도펀트의 농도 NI 는 깊이 yNWPK 로부터 선 (370) 을 따라 소스 (360) 의 최대 깊이 yS 의 20% 보다 상부 반도체 표면으로부터 더 멀지 않은 지점까지 이동할 때에 실질적으로 단조롭게 감소한다.
도 24a에서 그것의 농도 NI 가 커브 212' 로 표현된, 깊은 n 웰 도펀트는 엠프티-웰 보디 재료 (186A) 의 n-형 보디-재료 부분 (368) 내에 존재한다. 커브 212' 와 368' 의 비교는, 깊은 n 웰 도펀트의 농도 NI 가, yNWPK 보다 크지 않은 깊이 y 에 관한 수직선 (370) 을 따르는 n-형 엠프티 메인 웰 도펀트의 농도 NI 에 비해 매우 작다는 것을 보여준다. 도 23b의 커브 세그먼트 368" 를 검토해 보면, 보디-재료 부분 (368) 내의 전체 n-형 도펀트의 농도 NT 는 선 (370) 을 따르는 깊이 yNWPK 에서 대체로 최대에 도달하고, yNWPK 보다 크지 않은 깊이 y 에 관한 선 (370) 을 따르는 n-형 엠프티 메인 웰 도펀트의 농도 NI 와 대체로 동일한 변동을 갖는다.
도 24c에서 (세그먼트 368*를 포함하는) 커브 186A*로 나타낸, 보디 재료 (186A) 의 보디-재료 부분 (368) 내의 네트 n-형 도펀트의 농도 NN 는 p-형 백그라운드 도펀트로 인한 서브트랙티브 요소 (subtractive factor) 를 갖는다. p-형 백그라운드 도펀트의 농도 NI 는 실질적으로 일정하기 때문에, 엠프티-웰 보디-재료 부분 (368) 내의 네트 n-형 도펀트의 농도 NN 는 수직선 (370) 을 따르는 보디-재료 부분 (368) 내의 전체 n-형 도펀트의 농도 NT 와 동일한 변동을 갖는다. 이것은 도 24c의 커브 186A* 가, 선 (370) 을 따르는 보디 재료 (186A) 내의 전체 n-형 도펀트의 농도 NT 를 나타내는 도 24b의 커브 (세그먼트 368"을 포함하는) 186A"와 대체로 동일하게 변한다는 사실로부터 명백하다. 그 결과, 보디 재료 (186A) 의 보디-재료 부분 (368) 내의 네트 n-형 도펀트의 농도 NN 는 선 (370) 을 따르는 깊이 yNWPK 에서 최대에 도달한다.
p-형 엠프티 메인 웰 도펀트의 농도 NI 가 도 24a에서 커브 186B2/186B3' 로 표현된 드레인 (186B/136B) 의 p-형 엠프티 웰 영역 (186B) 으로 이동하면, 깊이 yPWPK 에서의 p-형 엠프티 메인 웰 도펀트의 최대 농도의 위치로부터 드레인 (186B/136B) 의 부분들 (186B3 및 186B2) 을 거치는 수직선 (378) 을 따라 상향으로 상부 반도체 표면까지 이동할 때에, p-형 엠프티 메인 웰 도펀트의 농도 NI 는 그 깊이 yPWPK 에서의 p-형 엠프티 메인 웰 도펀트의 최대 농도의 1/10 이하로, 바람직하게는 1/20 이하로, 더욱 바람직하게는 1/40 이하로 감소한다. n-형 엠프티 메인 웰 도펀트의 농도 NI 와 같이, 도 24a는 p-형 엠프티 메인 웰 도펀트의 농도 NI 가 p-형 엠프티 메인 웰 도펀트의 최대 농도의 yPWPK 위치로부터 드레인 부분들 (186B3 및 186B2) 을 거치는 선 (378) 을 따라 상향으로 상부 반도체 표면까지 이동할 때에, 그 깊이 yPWPK 에서의 p-형 엠프티 메인 웰 도펀트의 최대 농도의 1/80 미만으로, 1/100 근처로 감소하는 일례를 나타낸다.
통상적으로, p-형 엠프티 메인 웰 도펀트의 농도 NI 의 감소는, 깊이 yPWPK 에서의 p-형 엠프티 메인 웰 도펀트의 최대 농도의 위치로부터 선 (378) 을 따라 상향으로 상부 반도체 표면까지 이동할 때에, 실질적으로 단조롭다. p-형 엠프티 메인 웰 도펀트의 파일업이 드레인 (186B/136B) 의 부분 (186B2) 의 상부 표면을 따라 존재하는 경우, p-형 엠프티 메인 웰 도펀트의 농도 NI 는 깊이 yPWPK 로부터 선 (378) 을 따라 소스 (360) 의 최대 깊이 yS 의 20% 보다 상부 반도체 표면으로부터 멀지 않은 지점까지 이동할 때에 실질적으로 단조롭게 감소한다.
p-형 드레인 (186B/136B) 내의 p-형 백그라운드 도펀트의 존재와 관련하여, yPWPK 보다 크지 않은 깊이 y 에 관한 수직선 (378) 을 따르는 p-형 엠프티 메인 웰 도펀트의 농도 NI 에 대한 p-형 백그라운드 도펀트의 농도 NI 의 가장 높은 비율은, p-형 엠프티 메인 웰 도펀트 농도에 대한 p-형 백그라운드 도펀트의 비율이 통상적으로 0.1 근처에 있는 상부 반도체 표면에서 존재한다. 깊이 yPWPK 로부터 선 (378) 을 따라 상부 반도체 표면까지의 전체 p-형 도펀트는 대체로 p-형 엠프티 메인 웰 도펀트로 구성된다. 따라서, 도 24b에서 커브 186B"로 나타낸, 엠프티 웰 영역 (186B) 의 부분들 (186B2 및 186B3) 내의 전체 p-형 도펀트의 농도 NT 는 선 (378) 을 따르는 깊이 yPWPK 깊이에서 대체로 최대에 도달하고, yPWPK 보다 크지 않은 깊이 y 에 관한 선 (378) 을 따르는 p-형 엠프티 메인 웰 도펀트의 농도 NI 와 대체로 동일한 변동을 갖는다.
또한, 깊은 n 웰 도펀트가 p-형 드레인 (186B/136B) 내에 존재한다. 네트 도펀트 농도 NN 가 드레인-보디 접합 (228) 에서 0 이 되는 것의 적용을 받는, 도 24c의 커브 186B* 로 나타낸 엠프티-웰 영역 (186B) 의 부분들 (186B2 및 186B3) 내의 네트 농도 NN 는, yPWPK 보다 크지 않은 깊이 y 에 관한 수직선 (378) 을 따르는 엠프티 웰 영역 (186B) 의 부분들 (186B2 및 186B3) 내의 전체 p-형 도펀트의 농도 NT 와 대체로 동일하게 변한다. 그러므로, 드레인 (186B/136B) 의 부분들 (186B2 및 186B3) 내의 네트 p-형 도펀트의 농도 NN 역시 선 (378) 을 따르는 깊이 yPWPK 에서 대체로 최대에 도달한다.
E6. 드레인 확장형 p-채널 IGFET의 동작 피직스 (Operational Physics)
드레인 확장형 p-채널 IGFET (106) 는 전압 및 전하 극성이 반대가 되는 드레인 확장형 n-채널 IGFET (104) 와 매우 유사한 디바이스 피직스 및 동작 특성을 가진다. IGFET (104 및 106) 의 디바이스 피직스 및 동작은, p- 기판 (136) 의 부분 (136B) 이 IGFET (106) 의 p-형 드레인 (186B/136B) 의 일부분을 형성하지만, 기판 (136) 의 유사하게 위치된 부분 (136A) 은 IGFET (104) 에 관한 전체 p-형 보디 재료의 일부를 형성한다는 사실로 인해 상당히 상이하다. IGFET (106) 의 드레인 특성은 기판 부분 (136B) 내의 더욱 저농도의 p-형 도핑에 의해서 보다는 드레인 (186B/136B) 의 엠프티 웰 영역 (186B) 의 부분들 (186B2 및 186B3) 내의 실질적인 p-형 도핑에 의해 더 결정된다.
IGFET (106) 가 바이어스 오프 상태에 있는 경우, IGFET의 모노실리콘 내의 전계는 엠프티 웰 영역들 (186A 및 186B) 의 서로에 대한 근접도 (proximity) 에 의해서 및 (a) n-형 엠프티-웰 보디 재료 (186A) 의 부분 (368) 내의 전체 n-형 도펀트의 농도와 (b) 드레인 (186B/136B) 의 p-형 엠프티-웰 드레인 재료 (186B) 의 부분들 (186B2 및 186B3) 내의 전체 p-형 도펀트의 농도의 최대값들에 의해 결정된 위치에서 드레인-보디 접합 (228) 을 따라 피크 값 (peak value) 에 도달한다. 일반적으로 n-형 엠프티-웰 보디-재료 부분 (368) 내의 전체 n-형 도펀트의 최대 농도에서의 깊이 yNWPK 가 p-형 드레인 (186B/136B) 의 부분들 (186B2 및 186B3) 내의 전체 p-형 도펀트의 최대 농도에서의 깊이 yPWPK 와 거의 동일하기 때문에, 그리고 엠프티 웰들 (186A 및 186B) 이 깊이 yNWPK 및 yPWPK 에서 서로에 대해 가장 가깝기 때문에, IGFET (106) 의 모노실리콘 내의 피크 값의 전계는 거의 깊이 yPWPK 에서의 드레인-보디 접합 (226) 을 따라서 존재한다. 이 위치가 도 22b의 원 (398) 에 의해 표시되어 있다. 일반적으로 깊이 yPWPK 는 소스 (360) 의 최대 깊이 yS 의 적어도 2배이므로, IGFET (106) 가 바이어스 오프 상태에 있는 경우 일반적으로 그것의 모노실리콘 내의 피크 전계의 위치 (398) 는 IGFET (106) 의 최대 소스 깊이 yS 의 적어도 2배이다.
한쪽 방향으로 이동하는 정공들은 도펀트 원자들로부터 벗어나서 그 반대쪽 방향으로 이동하는 전자들을 본질적으로 구성한다. IGFET (106) 가 바이어스 온 상태에 놓인 때에, 소스 (360) 에서 드레인 (186B/136B) 으로 흐르는 정공들이 초기에는 엠프티-웰 보디 재료 (186A) 의 채널 존 (362) 의 부분의 상부 표면을 따라서 모노실리콘 내에서 이동한다. 정공들이 드레인 (186B/136B) 의 p- 기판 부분 (136B) 에 진입함에 따라, 그 정공들은 일반적으로 아래쪽으로 이동하여 확산된다. 정공들이 드레인 (186B/136B) 의 부분 (186B2) 에 진입함에 따라, 그 정공들은 아래쪽으로 더 멀리 이동하여 더욱 확산된다.
1차 정공들로 지칭되는 정공들의 속도는 그 정공들이 소스 (360) 에서 드레인 (186B/136B) 으로 이동함에 따라 증가하고, 이것은 그 정공들의 에너지가 증가하는 것을 야기한다. 높은 에너지의 전하 캐리어들이 드레인 재료의 원자들과 충돌함으로써 일반적으로 국소 전계의 방향으로 이동하는 2차 전하 캐리어들 (전자들 및 정공들 모두) 을 생성하는 경우, 충돌 이온화가 드레인 (186B/136B) 에서 발생한다. 높은 전계의 벌크 (bulk) 영역에서 생성된 2차 전하 캐리어들, 특히 2차 전자들의 일부는 드레인 부분 (186B2) 을 덮는 유전체 층 (384) 의 부분을 향해 위쪽으로 이동한다.
증가하는 전계와 증가하는 1차 정공 전류 밀도로, 충돌 이온화의 양이 일반적으로 증가한다. 구체적으로, 충돌 이온화의 최대 양은 전계 벡터와 1차 정공 전류 밀도 벡터의 스칼라 곱 (scalar product) 이 가장 큰 곳에 존재한다. 피크 전계가 깊이 yPWPK 에서 드레인-보디 접합 (228) 을 따라 발생하기 때문에, 드레인 (186B/136B) 에서의 충돌 이온화는 강제적으로 상당히 아래쪽으로 내려간다. 일반적으로 드레인 (186B/136B) 에서의 충돌 이온화의 최대 양은 IGFET (106) 의 최대 소스 깊이 yS 보다 더 큰 깊이에서 존재한다.
IGFET (106) 와 거의 동일한 크기를 갖는 종래의 드레인 확장형 p-채널 IGFET와 비교하여, IGFET (106) 에서의 충돌 이온화에 의해 생성된 상당히 더 적은 2차 전하 캐리어들, 특히 2차 전자들이 게이트 유전체 층 (384) 에 도달한다. 그 결과, 게이트 유전체 (344) 는 상당히 더 적은 핫 캐리어 차징 (hot carrier charging) 에 처하게 된다. 게이트 유전체 (384) 에서 머무는 충돌 이온화로 생성된 전하 캐리어들로 인해 발생하는, 문턱 전압 드리프트는 IGFET (106) 에서 대단히 감소된다. IGFET (106) 의 동작 특성은 동작 시간에 대해 매우 안정적이다. 최종적인 결과는 IGFET (106) 가 상당히 향상된 신뢰성 및 수명을 갖는다는 것이다.
E7. 드레인 확장형 IGFET들의 공통 특성
이제 드레인 확장형 IGFET들 (104 및 106) 을 함께 검토하면, IGFET (104) 의 p-형 엠프티-웰 보디 재료 (184A) 또는 IGFET (106) 의 n-형 엠프티-웰 보디 재료 (186A) 의 전도성 타입을 "제 1" 전도성 타입으로 지칭하도록 한다. 다른 전도성 타입, 즉 IGFET (104) 의 n-형 소스 (320) 및 드레인 (184B) 의 전도성 타입 또는 IGFET (104) 의 p-형 소스 (360) 및 드레인 (186B/136B) 의 전도성 타입은 그러면 "제 2" 전도성 타입이 된다. 제 1 및 제 2 전도성 타입들은 이에 따라 IGFET (104) 에 대해 각각 p-형 및 n-형 이다. IGFET (106) 에 있어서는, 제 1 및 제 2 전도성 타입들이 각각 n-형 및 p-형 이다.
IGFET (104) 의 엠프티-웰 보디 재료 (184A) 내의 전체 p-형 도펀트의 농도 NT 는, 전술한 바와 같이, 깊이 yPWPK 로부터 보디 재료 (184A) 의 보디-재료 부분 (328) 을 거치는 수직선 (330) 을 따라 상부 반도체 표면까지 이동할 때에 p-형 엠프티 메인 웰 도펀트의 농도 NI 와 대체로 동일한 방식으로 감소한다. 또한 전술한 바와 같이, IGFET (106) 의 엠프티-웰 보디 재료 (186A) 내의 전체 n-형 도펀트의 농도 NT 는 이와 유사하게, 깊이 yNWPK 로부터 보디 재료 (186A) 의 보디-재료 부분 (368) 을 거치는 수직선 (370) 을 따라 상부 반도체 표면까지 이동할 때에 n-형 엠프티 메인 웰 도펀트의 농도 NI 와 실질적으로 동일한 방식으로 감소한다. 제 1 전도성 타입이 IGFET (104) 에 대해 p-형 이고 IGFET (106) 에 대해 n- 형 이므로, IGFET들 (104 및 106) 은 IGFET (104 또는 106) 에서의 제 1 전도성 타입의 전체 도펀트의 농도가 깊이 yPWPK 또는 yNWPK 에서의 제 1 전도성 타입의 전체 도펀트의 최대 농도의 표면하부 위치로부터 선 (330 또는 370) 을 따라 상향으로 상부 반도체 표면까지 이동할 때에, 그 깊이 yPWPK 또는 yNWPK 에서의 제 1 전도성 타입의 전체 도펀트의 최대 농도의 1/10 이하로, 바람직하게는 1/20 이하로, 더욱 바람직하게는 1/40 이하로 감소하는 공통 특징을 갖는다.
IGFET (104 또는 106) 에서의 제 1 전도성 타입의 전체 도펀트의 농도 감소는, 깊이 yPWPK 또는 yNWPK 에서의 제 1 전도성 타입의 전체 도펀트의 최대 농도의 위치로부터 수직선 (330 또는 370) 을 따라 상향으로 상부 반도체 표면까지 이동할 때에 실질적으로 단조롭다. 제 1 전도성 타입의 전체 도펀트의 일부 파일업 (pile-up) 이 엠프티-웰 보디-재료 부분 (328 또는 368) 의 상부 표면을 따라 존재하는 경우, 제 1 전도성 타입의 전체 도펀트의 농도는 깊이 yPWPK 또는 yNWPK 로부터 선 (330 또는 370) 을 따라 소스-보디 접합 (324 또는 364) 의 최대 깊이 yS 의 20% 보다 상부 반도체 표면으로부터 멀지 않은 지점까지 이동할 때에 실질적으로 단조롭게 감소한다.
또한, IGFET (104) 의 엠프티-웰 드레입 (184B) 내의 전체 n-형 도펀트의 농도 NT 는, 전술한 바와 같이, 깊이 yNWPK 로부터 드레인 (184B) 의 부분들 (184B2 및 184B3) 을 거치는 수직선 (338) 을 따라 상부 반도체 표면까지 이동할 때에, n-형 엠프티 메인 웰 도펀트의 농도 NI 와 대체로 동일한 방식으로 감소한다. 또한 전술한 바와 같이, 이와 유사하게 IGFET (106) 의 엠프티-웰 드레인 재료 (186B) 내의 전체 p-형 도펀트의 농도는, 깊이 yPWPK 로부터 드레인 (186B/136B) 의 부분들 (186B2 및 186B3) 을 거치는 수직선 (378) 을 따라 상부 반도체 표면까지 이동할 때에, p-형 엠프티 메인 웰 도펀트의 농도와 대체로 동일한 방식으로 감소한다. 따라서, IGFET들 (104 및 106) 은 IGFET (104 또는 106) 의 제 2 전도성 타입의 전체 도펀트의 농도가 깊이 yNWPK 또는 yPWPK 에서의 제 2 전도성의 전체 도펀트의 최대 농도의 표면하부 위치로부터 선 (338 또는 378) 을 따라 상향으로 상부 반도체 표면까지 이동할 때에, 그 깊이 yNWPK 또는 yPWPK 에서의 제 2 전도성 타입의 전체 도펀트의 최대 농도의 1/10 이하로, 바람직하게는 1/20 이하로, 더욱 바람직하게는 1/40 이하로 감소하는 공통 특징을 더 갖는다.
IGFET (104 또는 106) 의 제 2 전도성 타입의 전체 도펀트의 농도 감소는, 깊이 yNWPK 또는 yPWPK 에서의 제 1 전도성 타입의 전체 도펀트의 최대 농도인 위치로부터 수직선 (338 또는 378) 을 따라 상향으로 상부 반도체 표면까지 이동할 때에 실질적으로 단조롭다. 제 1 전도성 타입의 전체 도펀트의 일부가 드레인 부분 (184B2 또는 186B2) 의 상부 표면을 따라 파일업 (pile-up) 되는 경우, 제 2 전도성 타입의 전체 도펀트의 농도는 깊이 yNWPK 또는 yPWPK 로부터 선 (338 또는 378) 을 따라 소스-보디 접합 (324 또는 364) 의 최대 깊이 yS 의 20% 보다 상부 반도체 표면으로부터 멀지 않은 지점까지 이동할 때에 실질적으로 단조롭게 감소한다.
n-채널 IGFET (104) 의 문턱 전압 VT 은 0.5 μm 근처의 드로운 채널 길이 (drawn channel length) LDR 및 6 - 6.5 nm 의 게이트 유전체 두께에서, 보통 0.5 V 내지 0.7 V, 통상적으로는 0.6 V 이다. 마찬가지로, p-채널 IGFET (106) 의 문턱 전압 VT 은 0.5 μm 근처의 드로운 채널 길이 LDR 및 6 - 6.5 nm 의 게이트 유전체 두께에서, 보통 -0.45 V 내지 -0.7 V, 통상적으로는 -0.55 V 내지 -0.6 V 이다. 드레인 확장형 IGFET들 (104 및 106) 은 비대칭 IGFET들 (100 및 102) 의 통상적인 3.0-V 고-전압 동작 범위보다 상당히 더 큰 동작 전압 범위, 예를 들면 12 V 에서의 전력, 고-전압 스위칭, EEPROM 프로그래밍, 및 ESD 보호 응용들에 대해 특히 적합하다.
E8. 드레인 확장형 IGFET들의 성능 장점
확장된-드레인 확장된-전압 IGFET들 (104 및 106) 은 매우 양호한 전류-전압 특성을 갖는다. 도 25a는 n-채널 IGFET (104) 의 제조된 구현 (implementation) 들에 대해 1.00 V 내지 3.33 V 로부터 대략 0.33 V 의 증분으로 변하는 게이트-대-소스 전압 VGS 의 값들에 대한 드레인-투-소스 전압 VDS 의 함수로서 선형 드레인 전류 IDW 가 통상적으로 어떻게 변하는지를 나타낸다. 이와 유사하게, 도 25b에는 p-채널 IGFET (106) 의 제조된 구현들에 대해 -1.33 V 내지 -3.00 V 로부터 대략 -0.33 V 의 증분으로 변하는 게이트-대-소스 전압 VGS 의 값들에 대한 드레인-투-소스 전압 VDS 의 함수로서의 선형 드레인 전류 IDW 의 통상적인 변동이 도시되어 있다. 도 25a 및 도 25b가 보여주는 바와 같이, IGFET들 (104 및 106) 의 IDW/VDS 전류 전압 특성은 적어도 13 V의 VDS 크기까지 양호하게 거동된다.
IGFET들 (104 및 106) 의 각각의 드레인-소스 브레이크다운 전압 VBD 의 크기는 IGFET의 상보적인 엠프티 메인 웰 영역들, 즉 IGFET (104) 의 p-형 엠프티 메인 웰 영역 (184A) 과 n-형 엠프티 메인 웰 영역 (184B) 그리고 IGFET (106) 의 n-형 엠프티 메인 웰 영역 (186A) 과 p-형 엠프티 메인 웰 영역 (186B), 사이의 최소 간격 Lww 을 조정하는 것에 의해 제어될 수 있다. 최소 웰-웰 간격 Lww 를 증가시키는 것은 VBD 크기가, 그것을 지나서는 브레이크다운 전압 VBD 이 본질적으로 일정한, 한계 Lww 값까지 증가하는 것을 야기하며, 그 반대의 경우도 가능하다.
도 26a는 n-채널 IGFET (104) 의 제조된 구현들에 대한 최소 웰-웰 간격 LWW 에 대해 드레인-소스 브레이크다운 전압 VBD 이 통상적으로 어떻게 변하는지를 도시한다. 이와 유사하게, 도 26b는 p-채널 IGFET (106) 의 제조된 구현들에 대한 웰-웰 간격 LWW 에 대해 브레이크다운 전압 VBD 이 통상적으로 어떻게 변하는지를 도시한다. 도 26a 및 도 26b 내의 작은 원들은 실험 데이터 지점들을 나타낸다. 도 26a 및 도 26b의 각각의 실험에 의한 VBD/LWW 실험 데이터는 시그모이드 커브 (sigmoid curve) 를 근사화한 것이다. 도 26a 및 도 26b의 커브들은 실험 데이터에 대한 최적의 시그모이드 근사값 (sigmoid approximation) 들을 나타낸다.
최소 웰-웰 간격을 가진 브레이크다운 전압 VBD 변동에 대한 시그모이드 근사값은 일반적으로 다음과 같이 표현된다:
Figure pct00002
(1)
여기서, VBD0 는 (만일 웰-웰 간격 Lww 이 네거티브 무한대가 될 수 있다면) 브레이크다운 전압 VBD 의 수학적으로 최소의 가능값 이고, VBDmax 는 (포지티브 무한대가 되는 간격 Lww 에 관한) 브레이크다운 전압 VBD 의 최대의 가능값이고, LWW0 는 오프셋 간격 길이이며, 또한 LK 는 간격 길이 상수이다. 브레이크다운 전압 VBD 는 n-채널 IGFET (104) 에 대해 포지티브이고, p-채널 IGFET (106) 에 대해 네거티브이므로, 파라미터 VBD0 및 VBDmax 는 n-채널 IGFET (104) 에 대해 모두 포지티브이고, p-채널 IGFET (106) 에 대해 모두 네거티브이다. 등식 1은 원하는 브레이크다운 전압 VBD 의 값을 달성하기 위한 간격 Lww 선택함에 있어서의 설계 툴 (design tool) 로서 사용될 수도 있다.
파라미터 VBD0, VBDmax, LWW0, 및 LK 는 도 26a 및 도 26b의 시그모이드 커브들에 대하여 대략적으로 다음의 값들을 갖는다:
Figure pct00003
도 26a 및 도 26b를 검토하거나/검토하면서 파라미터 VBD0, VBDmax, 및 LK 에 관한 전술한 값들에서의 등식 1을 이용하면, 간격 Lww 이 LWW0 와 동일할 때에 브레이크다운 전압 VBD 의 공간적인 측면의 순간 변화 크기에 대해 20 V/μm 근처의 값이 산출된다.
웰-웰 간격 Lww 의 실제의 하한 (minimum limit) 은 0 이다. 따라서, 브레이크다운 전압 VBD 의 실제 최소값 VBDmin 은 다음과 같다:
Figure pct00004
(2)
파라미터 VBD0 및 VBDmax 는 n-채널 IGFET (104) 에 대해 포지티브이고 p-채널 IGFET (106) 에 대해 네거티브이므로, 실제 최소의 브레이크다운 전압 VBDmin 은 n-채널 IGFET (104) 에 대해 포지티브이고 p-채널 IGFET (106) 에 대해 네거티브이다. 실제로, 팩터 (factor) LWW0/LK 는 보통 1 보다 상당히 더 크므로, 등식 2에서의 지수 함수 eLWW0 / LK 는 1 보다 훨씬 더 크다. 그 결과, 일반적으로 실제의 최소 브레이크다운 전압 VBDmin 는 이론상의 최소 브레이크다운 전압 VBD0 에 매우 가깝다.
웰-웰 간격 Lww 이 충분히 증가되어 브레이크다운 전압 VBD 이 그것의 최대값 VBDmax 에서 포화된 경우, IGFET (104 또는 106) 의 모노실리콘 내의 피크 값의 전계가 상부 반도체 표면에 대해 주어진다. IGFET (104 또는 106) 의 모노실리콘 내의 피크 값의 전계가 상부 반도체 표면의 상당한 아래에서 존재하는 경우에는 신뢰성 및 수명이 향상되기 때문에, 브레이크다운 전압 VBD 이 최대값 VBDmax 에서 포화의 약간 아래가 되는 값이 되도록 웰-웰 간격 Lww 이 선택된다. 도 26a 및 도 26b의 근사적인 시그모이드 커브들로 표현된 구현들에서, 0.5 μm 근처의 Lww 값으로 인하여 IGFET (104 또는 106) 의 모노실리콘 내의 피크 값의 전계가 상부 반도체 표면의 상당한 아래에서 존재할 수 있고, 동시에 브레이크다운 전압 VBD 에 대해 상당히 높은 값을 제공할 수 있다.
도 27은 n-채널 IGFET (104) 의 다른 구현의 테스트에 있어서 IGFET 브레이크다운을 야기하기에 충분히 높은 드레인-투-소스 전압 VDS 의 함수로서 선형 드레인 전류 IDW 를 도시한다. 본 구현에 있어서, 웰-웰 간격 Lww 는 0.5 μm 이었다. 또한, 도 27은 웰-웰 간격 Lww 이 0 이 되는 IGFET (104) 의 확장의 대응 테스트에 있어서, IGFET 브레이크다운을 야기하기에 충분히 높은 드레인-투-소스 전압 VDS 에 대해 선형 드레인 전류 IDW 가 어떻게 변했는지를 보여준다. 게이트-소스 전압 VGS 은 테스트에서 0 이었다. 따라서, 브레이크다운 전압 VBD 는 S-D 전류 ID 의 온셋 (onset) 에 있는 VDS 값, 즉 도 27에서 원 (400 및 402) 로 마킹된 지점들이고, 여기서 선형 드레인 전류 IDW 는 포지티브가 된다. 원 (400 및 402) 이 표시하는 바와 같이, 웰-웰 간격 Lww 을 0 에서 0.5 μm 으로 높이는 것은 브레이크다운 전압 VBD 을 바로 13 V 이상으로부터 바로 16 V 이상으로까지 증가시켰다 (약 3 V 증가). 0 - 0.5 μm 범위의 Lww 에 걸친 간격 Lww 으로의 브레이크다운 전압 VBD 에서의 결과로서 발생한 평균 증가는 약 6 V/μm 이다.
중요한 것은, n-채널 IGFET (104) 의 브레이크다운 특성이 제어 전류 아발란치 브레이크다운 (controlled-current avalanche breakdown) 상태의 동작 시간에 대해 안정적이라는 것이다. 도 27의 커브 404 및 406 은, 각각의 IGFET가 브레이크다운을 받는 20분의 초기에 IGFET (104) 의 확장 및 구현에 관한 드레인-투-소스 전압 VDS 에 대해 선형 드레인 전류 IDW 가 어떻게 변하였는지를 각각 보여준다. 커브 408 및 410 은, 20분 브레이크다운 기간의 말미에 그 확장 및 구현에 관한 전압 VDS 에 대해 선형 전류 IDW 가 어떻게 변하였는지를 각각 보여준다. 커브 408 및 410 은 커브 404 및 406 과 거의 동일하다. 이것은, IGFET (104) 를 실질적인 동작 시간 동안의 스트레스받는 (stressed) 브레이크다운 상태에 놓는 것으로 인해 그것의 브레이크다운 특성이 크게 변경되는 것을 야기하지는 않는다는 것을 보여준다. IGFET (106) 의 브레이크다운 특성 또한 동작 시간에 대해 안정적이다.
도 28a는 바이어스 온 상태의 드레인 확장형 n-채널 IGFET (104) 의 컴퓨터 시뮬레이션 (412) 을 도시한다. 시뮬레이션 (412) 에서의 영역들은 IGFET (104) 에서의 대응 영역들과 동일한 참조 부호를 가지고 식별된다. 동일한 전도성 타입의 영역들은 도 28a에서 가시적으로 구별할 수 없다. 엠프티-웰 보디 재료 (184A) 및 기판 영역 (136) 이 모두 p-형 전도성을 가지므로, 보디 재료 (184A) 는 도 28a의 기판 영역 (136) 과 가시적으로 구별할 수 없다. 도 28a의 참조 부호 184A의 위치는 일반적으로 p-형 엠프티-웰 보디 재료 184A의 위치를 나타낸다.
도 28a의 에어리어 414 는 시뮬레이팅된 n-채널 IGFET (412) 에서의 최대 충돌 이온화의 장소를 나타낸다. 최대 충돌 이온화 장소 (414) 는 상부 반도체 표면의 아래에 존재한다. yⅠⅠ가 IGFET에서의 최대 충돌 이온화의 장소 깊이를 나타내는 것으로 놓으면, 그것이 전류를 통과시키기는 하지만, 최대 충돌 이온화 장소 (414) 의 깊이 yⅠⅠ 는 소스 (320) 의 최대 깊이 yS 를 초과한다. 더욱 구체적으로, IGFET (412) 에 관한 최대 충돌 이온화 장소 깊이 yII 는 그것의 최대 소스 깊이 yS 의 1.5 배를 넘는다. 또한, 최대 충돌 이온화 장소 (414) 의 깊이 yⅠⅠ는 도 28a의 필드-절연 부분 (138A) 으로 나타낸 바와 같이 필드 절연체 (138) 의 깊이 (또는 두께) 보다 더 크다.
도 28b에는 바이어스 온 상태에서의 레퍼런스 드레인 확장형 n-채널 IGFET (416) 의 컴퓨터 시뮬레이션 (416) 이 나타나 있다. 도 28a에서와 같이, 동일한 전도성 타입의 영역들은 도 28b에서 가시적으로 구별할 수 없다. 시뮬레이팅된 IGFET (412) 와 대조적으로, 시뮬레이팅된 레퍼런스 드레인 확장형 IGFET (416) 의 p-형 보디 재료는 도 28b에서 참조 부호 (418) 로 일반적으로 표시된 p-형 충진된 메인 웰 영역에 의해 형성된다.
레퍼런스 드레인 확장형 IGFET (416) 는 도 28b에 나타낸 바와 같이 구성된 n-형 소스 (420), n-형 드레인 (422), 게이트 유전체 층 (424), 매우 고농도로 도핑된 n-형 폴리실리콘 게이트 전극 (426), 및 한쌍의 유전체 게이트 측벽 스페이서 (428 및 430) 를 더 포함한다. n-형 소스 (420) 는 매우 고농도로 도핑된 메인 부분 (420M) 및 더 저농도로 도핑되었지만 여전히 고농도로 도핑된 측면 소스 확장부 (420E) 로 구성된다. 얕은 트렌치 분리 타입의 필드 절연체 (432) 는 n-형 드레인 (422) 을 관통하여서 드레인 (422) 의 외부 컨택트 부분을 측면으로 둘러싼다. 게이트 전극 (426) 은 필드 절연체 (432) 를 넘어서 드레인 (422) 의 외부 컨택트 부분에 대한 도중까지 확장된다. p-형 보디 재료 (418) 가 엠프티 메인 웰 영역이 아닌 충진된 메인 웰 영역으로 구성되는 것을 제외하고, 레퍼런스 드레인 확장형 IGFET (416) 는 시뮬레이팅된 IGFET (412) 와 대체로 동일하게 구성된다.
도 28b의 에어리어 (434) 는 레퍼런스 드레인 확장형 IGFET (416) 에서의 최대 충돌화 이온화의 장소를 나타낸다. 도 28b에 나타낸 바와 같이, 최대 충돌 이온화의 장소 (434) 는, 대체로 드레인 (422) 과 충진된-웰 보디 재료 (418) 사이의 pn 접합 (436) 이 상부 반도체 표면과 만나는 상부 반도체 표면을 따라 존재한다. 레퍼런스 IGFET (416) 에서의 충돌 이온화로 생성된 2차 전하 캐리어들은 쉽게 게이트 유전체 층 (424) 으로 진입하고 거기에 머무름으로써 레퍼런스 IGFET (416) 의 성능이 열화되는 것을 야기할 수 있다. 최대 충돌 이온화 장소 (414) 는 IGFET (412) 의 상부 반도체 표면 아래의 웰이기 때문에, IGFET (412) 에서의 충돌 이온화로 생성된 매우 적은 수의 2차 전하 캐리어들이 게이트 유전체 층 (344) 에 도달하여 문턱 전압 드리프트를 야기한다. 도 28a 및 도 28b의 컴퓨터 시뮬레이션은 드레인 확장형 IGFET들 (104 및 106) 이 향상된 신뢰성 및 수명을 갖는다는 것을 확인시켜 준다.
E9. 특별히 테일러링된 (tailored) 할로 포켓 부분을 가진 드레인 확장형 IGFET
상보형 확장된-드레인 확장된-전압 IGFET들 (104 및 106) 은, 소스측 할로 포켓 부분들 (326 및 366) 이 각각 중간농도로 도핑된 소스측 할로 포켓 부분 (326U)(미도시) 및 중간농도로 도핑된 n-형 소스측 할로 포켓 부분 (366U)(미도시) 으로 대체된 각 변형들 (104U 및 106U)(미도시) 에서 제공된다. 상보형 확장된-드레인 확장된-전압 IGFET들 (104U 및 106U) 이 바이어스 오프 상태에 있는 경우 감소된 S-D 전류 누설을 가질 수 있도록 하기 위해, 소스측 포켓 부분들 (326U 및 366U) 은 특별하게 테일러링되어 있다.
할로 포켓들 (326U 및 366U) 내의 할로-포켓 도펀트 분포들의 특별한 테일러링 (tailoring) 및 그 특별한 할로-포켓 도펀트 분포들을 형성하기 위해 사용된 제조 기술로 인하여 IGFET들 (104U 및 106U) 의 인접 부분들에서 발생한 약간 수정된 도펀트 분포들을 제외하고, IGFET들 (104U 및 106U) 은 IGFET들 (104 및 106) 과 각각 실질적으로 동일하게 구성된다. 감소된 오프-상태 S-D 전류 누설을 갖게 되는, IGFET들 (104U 및 106U) 은 또한 IGFET들 (104 및 106) 과 실질적으로 동일하게 동작하고, 동일한 이점들을 갖는다.
바람직하게는, 드레인 확장형 n-채널 IGFET (104U) 의 p 할로 포켓 부분 (326U) 은 비대칭 n-채널 IGFET (100U) 의 p 할로 포켓 부분 (250U) 과 동일한 단계들로 형성된다. 그러면, IGFET (104U) 의 p 할로 포켓 (326U) 은, 전술한, IGFET (100U) 의 p 할로 포켓 (250) 과 동일한 특성을 갖는다. 따라서, 포켓 (250U) 내의 p-형 소스 할로 도펀트가 전술한 제 1 방식으로 분포되어 있는 경우, 할로 포켓 (326U) 은 할로 포켓 (250U) 과 동일하게 전체 p-형 도펀트의 농도 NT 에서 복수 개수 M의 로컬 최대를 바람직하게 갖는다. 할로 포켓 (250U) 내의 p-형 소스 할로 도펀트가 전술한 제 2 방식으로 분포되어 있는 경우, 포켓 (326U) 내의 전체 p-형 도펀트는 상부 반도체 표면으로부터, 포켓 (326U) 을 거쳐 소스 확장부 (320E) 측까지 연장되는 가상 수직선을 따르는 포켓 (326U) 의 깊이 y 의 적어도 50%, 바람직하게는 적어도 60%의 깊이 y 까지 상대적으로 평편한 수직 프로파일을 바람직하게 동일하게 갖지만, 포켓 (326U) 내의 그 수직선의 부분을 따라서 반드시 복수의 로컬 최대에 도달하지는 않는다.
이와 유사하게, 드레인 확장형 p-채널 IGFET (106U) 의 n 할로 포켓 부분 (366U) 는 비대칭 p-채널 IGFET (102U) 의 n 할로 포켓 부분 (290U) 과 동일한 단계들로 형성된다. 이것은 p-채널 IGFET (106U) 의 할로 포켓 (366U) 이, 역시 전술한, p-채널 IGFET (102U) 의 n 할로 포켓 (290U) 과 동일한 특성을 갖는 것을 야기한다. 따라서, 포켓 (290U) 내의 n-형 소스 할로 도펀트가 전술한 제 1 방식으로 분포되어 있는 경우, 할로 포켓 (366U) 은 할로 포켓 (290U) 과 동일하게 n-형 소스 할로 도펀트의 농도 NI 에서 복수 개수 M 의 로컬 최대를 바람직하게 갖는다. 할로 포켓 (290U) 내의 n-형 소스 할로 도펀트가 전술한 제 2 방식으로 분포되어 있는 경우, 포켓 (366U) 내의 전체 n-형 도펀트는 상부 반도체 표면으로부터, 포켓 (366U) 을 거쳐서 소스 확장부 (360E) 측까지 연장되는 가상 수직선을 따르는 포켓 (366U) 의 깊이 y 의 적어도 50%, 바람직하게는 적어도 60%의 깊이 y 까지 상대적으로 평편한 수직 프로파일을 바람직하게 동일하게 갖지만, 포켓 (366U) 내의 그 수직선의 부분을 따라서 반드시 복수의 로컬 최대에 도달하지는 않는다.
F. 대칭 저-전압 저-누설 IGFET들
F1. 대칭 저-전압 저-누설 n-채널 IGFET의 구조
다음으로, (각각의 IGFET들 (120 및 122) 의 공칭 VT 크기와 비교하여) 증가된 VT 크기의 대칭 저-전압 저-누설 충진된-웰 상보형 IGFET들 (108 및 110) 로 시작하여, 도시된 대칭 IGFET들의 내부 구조를 설명한다. 도 29에는 도 11c에 도시된 n-채널 IGFET (108) 의 중심부의 확대도가 나타나 있다. IGFET (108) 은 상부 반도체 표면을 따라서 활성 반도체 아일랜드 (148) 에 위치해 있는 한쌍의 n-형 S/D 존들 (440 및 442) 을 갖는다. S/D 존들 (440 및 442) 은, p- 기판 영역 (136) 과 결합하여 IGFET (108) 에 관한 보디 재료를 구성하는 p-형 충진된 메인 웰 영역 (188) 의 채널 존 (444) 에 의해 분리되어 있다. p-형 보디-재료 충진된 웰 (188) 은 (a) n-형 S/D 존 (440) 과 함께 제 1 pn 접합 및 (b) n-형 S/D 존 (442) 과 함께 제 2 pn 접합 (448) 을 형성한다.
S/D 존들 (440 및 442) 은 대체로 동일하다. 각각의 n-형 S/D 존 (440 또는 442) 은 매우 고농도로 도핑된 메인 부분 (440M 또는 442M) 및 더 저농도로 도핑되었지만 여전히 고농도로 도핑된 측면 확장부 (440E 또는 442E) 를 구성한다. S/D 존들 (440 및 442) 에 대한 외부 전기적 컨택트들은 메인 S/D 부분들 (440M 및 442M) 을 통해 형성된다. S/D 존들 (440 및 442) 이 대체로 동일하기 때문에, n++ 메인 S/D 부분들 (440M 및 442M) 은 대체로 동일하다. 마찬가지로, N+ S/D 확장부들 (440E 및 442E) 은 대체로 동일하다.
메인 S/D 부분 (440M 및 442M) 은 S/D 확장부들 (440E 및 442E) 보다 더 깊이 확장된다. 따라서, 각 S/D 존 (440 또는 442) 의 최대 깊이 ySD 는 메인 S/D 부분 (440M 또는 442M) 의 최대 깊이이다. 채널 존 (444) 은 S/D 확장부들 (440E 및 442E) 에 의해 상부 반도체 표면을 따라 종결된다. 메인 S/D 부분들 (440M 및 442M) 은 n-형 메인 S/D 도펀트로 규정된다. 일반적으로 S/D 확장부들 (440E 및 442E) 은 n-형 얕은 S/D-확장 도펀트로 지칭되는 n-형 반도체 도펀트의 이온 주입에 의해 규정된다.
p-형 보디-재료 충진된 메인 웰 (188) 의 한쌍의 중간농도로 도핑된 측방으로 분리된 할로 포켓 부분들 (450 및 452) 은 각각 S/D 존들 (440 및 442) 을 따라 상부 반도체 표면까지 위로 확장되고, S/D 존들 (440 및 442) 사이의 각각 위치들에서 종료된다. P 할로 포켓들 (450 및 452) 은 대체로 동일하다. 도 11c 및 도 29은 S/D 존들 (440 및 442) 이 할로 포켓들 (450 및 452) 보다 더 깊게 확장되는 상황을 도시한다. 다르게는, 할로 포켓들 (450 및 452) 은 S/D 존들 (440 및 442) 보다 더 깊게 확장될 수 있다. 그 후에 할로 포켓들 (450 및 452) 은 S/D 존들 (440 및 442) 의 아래에서 측방으로 각각 확장된다. p-형 S/D 할로 도펀트, 또는 p-형 S/D-인접 포켓 도펀트로 지칭되는 p-형 반도체 도펀트의 이온 주입은 보통 할로 포켓들 (450 및 452) 을 규정할 때에 사용된다. p-형 S/D 할로 도펀트는 상부 반도체 표면 아래의 위치에서 각 할로 포켓 (450 또는 452) 에서의 최대 농도에 도달한다.
할로 포켓 부분들 (450 및 452) 바깥쪽의 p-형 보디-재료 충진된 메인 웰 (188) 의 재료는 중간농도로 도핑된 메인 보디-재료 부분 (454), 중간농도로 도핑된 중간 (intermediate) 보디-재료 부분 (456), 및 중간농도로 도핑된 상부 보디-재료 부분 (458) 으로 구성된다. p 메인 보디-재료 부분 (454) 은 p- 기판 영역 (136) 의 위에 놓인다. p 중간 보디-재료 부분 (456) 은 메인 보디-재료 부분 (454) 의 위에 놓인다. 보디-재료 부분들 (454 및 456) 각각은 적어도 실질적으로 채널 존 (444) 모두의 아래에서 측방으로 및 일반적으로는 채널 존 (444) 및 S/D 존들 (440 및 442) 의 각각의 실질적으로 모두의 아래에서 측방으로 확장된다. p 상부 보디-재료 부분 (458) 은 중간 보디-재료 부분 (456) 의 위에 놓이고, 상부 반도체 표면까지 수직으로 확장되고, 또한 할로 포켓 부분들 (450 및 452) 사이에서 측방으로 확장된다.
일반적으로 p 보디-재료 부분들 (454, 456, 및 458) 은 p-형 충진된 메인 웰, APT, 및 문턱값-조정 도펀트들의 이온 주입에 의해 각각 규정된다. 보디-재료 부분들 (454, 456, 및 458) 이 중간농도로 도핑되는 것으로 여기서 모두 설명되었지만, p-형 충진된 메인 웰, APT, 및 문턱값-조정 도펀트들은 통상적으로 상이한 최대 값들에 도달하는 농도들을 가진다. 보디-재료 부분들 (454, 456, 및 458) 은 종종 p 충진된-웰 메인 보디-재료 부분 (454), p APT 보디-재료 부분 (456), 및 p 문턱값-조정 보디-재료 부분 (458) 으로 여기서 각각 지칭된다.
p-형 충진된 메인 웰, APT, 및 문턱값-조정 도펀트들의 최대 농도들은 상이한 평균 깊이들에서 존재한다. 구체적으로, 충진된 메인 웰 (188) 내의 p-형 충진된 메인 웰 도펀트에 의해 생성된 깊은 p-형 충진된-웰 로컬 농도 최대는, 웰 (188) 내의 p-형 APT 및 문턱값-조정 도펀트들에 의해 생성된 얕은 p-형 충진된-웰 로컬 농도 최대들의 각각 보다 더 깊게 존재한다. 또한, 각각의 p-형 충진된 메인 웰, APT, 및 문턱값-조정 도펀트로 인해 발생한 로컬 농도 최대는 실질적으로 웰 (188) 의 전체 측방에 걸쳐서 연장된다. 그 결과, p-형 APT 및 문턱값-조정 도펀트들은 웰 (188) 의 위치에서 p-형 충진된 메인 웰 도펀트에 의해 다른 방식으로 규정된 웰 영역을 충진한다.
p-형 충진된-웰 메인 보디-재료 부분 (454) 내의 p-형 충진된 메인 웰 도펀트에 의해 생성된 깊은 충진된-웰 농도 최대는, 적어도 채널 존 (444) 의 실질적으로 모두의 아래에서 측면으로 및 일반적으로는 채널 존 (444) 및 S/D 존들 (440 및 442) 의 각각의 실질적으로 모두의 아래에서 측방으로 확장되는 위치에서의 채널 존 (444) 및 S/D 존들 (440 및 442) 아래에 존재한다. 보디-재료 부분 (454) 내의 p-형 충진된 메인 웰 도펀트에 의해 제공된 충진된-웰 농도 최대의 위치는, 전술한 바와 같이, 보통 p-형 엠프티 메인 웰 도펀트의 농도 최대와 거의 동일한 평균 깊이 yPWPK 에서 존재하고, 이에 따라 보통 0.4 - 0.8 μm, 통상적으로는 0.55 - 0.6 μm 의 평균 깊이에 존재한다.
p-형 APT 보디-재료 부분 (456) 내의 p-형 APT 도펀트에 의해 생성된 얕은 충진된-웰 농도 최대는, 적어도 실질적으로 채널 존 (444) 의 모든 측방 범위에 걸쳐서 측방으로 및 일반적으로는 적어도 실질적으로 채널 존 (444) 및 S/D 존들 (440 및 442) 의 모든 복합 측면 범위에 걸쳐서 측방으로 확장되는 위치에 존재한다. p-형 APT 도펀트에 의해 제공된 충진된-웰 농도 최대의 위치는, 통상적으로 채널 존 (444) 및 S/D 존들 (440 및 442) 의 바닥들의 약간 아래에 있지만, 채널 존 (444) 및 S/D 존들 (440 및 442) 의 바닥들의 약간 위에 있거나, 실질적으로 일치할 수도 있다. 전술한 바와 같이, 일반적으로 p-형 APT 도펀트의 최대 농도의 위치는, 0.1 μm 을 초과하지만 0.4 μm 을 초과하지 않는 평균 깊이에서 존재한다. 보디-재료 부분 (456) 내의 p-형 APT 도펀트의 최대 농도의 평균 깊이는 통상적으로 0.25 μm 이다.
이와 유사하게, p-형 문턱값-조정 보디-재료 부분 (458) 에서의 p-형 문턱값-조정 도펀트에 의해 생성된 얕은 충진된-웰 농도 최대는, 적어도 실질적으로 채널 존 (444) 의 모든 측방 범위에 걸쳐 측방으로 및 일반적으로는 적어도 실질적으로 채널 존 (444) 및 S/D 존들 (440 및 442) 의 모든 복합 측방 범위에 걸쳐 측방으로 확장되는 위치에 존재한다. 따라서, p-형 문턱 도펀트 (threshold dopant) 에 의해 제공된 충진된-웰 농도 최대의 위치는 상부 보디-재료 부분 (458) 을 넘어서 할로 포켓 부분들 (450 및 452) 및 S/D 존들 (440 및 442) 까지 측방으로 연장된다. 보디-재료 부분 (458) 내의 p-형 문턱값-조정 도펀트의 최대 농도의 위치는, 보통 0.1 μm 의 미만, 통상적으로는 0.08 - 0.09 μm 의 평균 깊이에 있다. 또한, 일반적으로 메인 충진된 웰 (188) 내의 p-형 문턱값-조정 도펀트의 최대 농도는, 웰 (188) 내의 p-형 충진된 메인 웰, APT, 및 S/D 할로 도펀트들의 최대 농도들 보다 작다.
채널 존 (444)(도 11c 또는 도 29에는 구체적으로 구획되지 않음) 은 S/D존들 (440 및 442) 사이의 모든 p-형 모노실리콘으로 구성된다. 구체적으로, 채널 존 (444) 은 문턱값-조정 보디-재료 부분 (458), APT 보디-재료 부분 (456) 의 언더라잉 세그먼트, 및 (a) S/D 존들 (440 및 442) 이 도 11c 및 도 29의 예에서 도시된 바와 같이 할로 포켓들 (450 및 452) 보다 더 깊게 확장되는 경우에는 p 할로 포켓 부분들 (450 및 452) 의 모두 또는 (b) 할로 포켓들 (450 및 452) 이 S/D 존들 (440 및 442) 보다 더 깊게 확장되는 경우에는 할로 포켓들 (450 및 452) 의 표면-인접 세그먼트들로 구성된다. 메인 충진된 웰 (188) 내의 p-형 문턱값-조정 도펀트의 최대 농도가 웰 (188) 내의 p-형 S/D 할로 도펀트의 최대 농도 보다 보통은 상당히 더 작기 때문에, 할로 포켓들 (450 및 452) 은 웰 (188) 의 직접 인접한 재료보다 더욱 고농도로 도핑된 p-형이다.
tGdL 낮은 두께 값의 게이트 유전체 층 (460) 은 상부 반도체 표면 상에 위치해 있고, 채널 존 (444) 위에서 연장된다. 게이트 전극 (462) 은 채널 존 (444) 위의 게이트 유전체 층 (460) 상에 위치해 있다. 게이트 전극 (462) 은 S/D 존들 (440 및 442) 위에서 부분적으로 연장된다. 구체적으로, 게이트 전극 (462) 은 각 n+ S/D 확장부 (440E 또는 442E) 의 지역 위에서 연장되지만, 보통 n++ 메인 S/D 부분 (440M 또는 442M) 의 임의 지역 위에서는 연장되지 않는다. 유전체 측벽 스페이서들 (464 및 466) 은 게이트 전극 (462) 의 대향하는 횡방향 측벽들을 따라서 각각 위치해 있다. 금속 실리사이드 층 (468, 470, 및 472) 은 게이트 전극 (462) 및 메인 S/D 부분들 (440M 및 442M) 의 상단 (top) 들을 따라서 각각 위치해 있다.
F2. 대칭 저-전압 저-누설 n-채널 IGFET에서의 도펀트 분포들
IGFET (108) 의 도핑 특성을 이해하는 것은, 도 30a 내지 도 30c (총괄적으로 "도 30"), 도 31a 내지 도 31c (총괄적으로 "도 31"), 및 도 32a 내지 도 32c (총괄적으로 "도 32") 의 보조로 용이해 진다. 도 30에는 상부 반도체 표면을 따르는 도펀트 농도들이 IGFET (108) 에 관한 길이방향 거리 x 의 함수로서 나타나 있다. 도 31은 예시적인 수직 도펀트 농도들을 채널 존 (444) 의 길이방향 중심으로부터 대칭 위치들에서의 메인 S/D 부분들을 통과하는 가상 수직선들 (474 및 476) 을 따르는 깊이 y 의 함수로서 나타낸다. 도 32에는 예시적인 도펀트 농도들이 채널 존 (444) 및 보디-재료 부분들 (454, 456, 및 458) 을 통과하는 가상 수직선 (478) 을 따르는 깊이 y 의 함수로서 나타나 있다. 선 (478) 은 채널 존의 길이방향 중심을 통과한다.
도 30a, 31a, 및 32a는 영역들 (136, 440M, 440E, 442M, 442E, 450, 452, 454, 456, 및 458) 을 주로 규정하는 개별적인 반도체 도펀트들의 농도 NI 를 구체적으로 도시한다. 도 30a, 31a, 및 32a의 커브들 (440M', 442M', 440E', 및 442E') 은 메인 S/D 부분들 (440M 및 442M) 및 S/D 확장부들 (440E 및 442E) 을 각각 형성하기 위해 사용된 n-형 도펀트들의 농도 NI (표면 및 수직) 을 나타낸다. 커브들 (136', 450', 452', 454', 456', 및 458') 은 기판 영역 (136), 할로 포켓 부분들 (450 및 452), 및 충진된-웰 보디-재료 부분들 (454, 456, 및 458) 을 각각 형성하기 위해 사용된 p-형 도펀트들의 농도 NI (표면 및 수직) 을 나타낸다. 커브 (458') 가 도 32a에 라벨링되어 있지만, 제한된 공간으로 인해, 도 31a에는 라벨링되어 있지 않다. 아이템 446# 및 448# 은 네트 도펀트 농도 NN 가 0 이 되는 곳을 나타내고, 이에 따라 S/D-보디 접합들 (446 및 448) 의 위치들을 각각 나타낸다.
도 30b에는 상부 반도체 표면을 따르는 영역들 (440M, 440E, 442M, 442M, 450, 452, 및 458) 내의 전체 p-형 및 전체 n-형 도펀트들의 농도 NT 가 나타나 있다. 도 31b 및 도 32b는 가상 수직선들 (474, 476, 및 478) 을 따르는 영역들 (440M, 442M, 454, 456, 및 458) 내의 전체 p-형 및 전체 n-형 도펀트들의 농도 NT 를 다양하게 도시하고 있다. 영역들 (136, 450, 452, 454, 456, 및 458) 에 각각 대응하는 커브 세그먼트들 (136", 450", 452", 454", 456", 및 458") 은 p-형 도펀트들의 전체 농도들 NT 를 나타낸다. 도 30b의 아이템 444" 은 채널 존 (444) 에 대응하고, 커브 세그먼트들 (450", 452" 및 458") 의 채널-존 부분들을 나타낸다. 도 31b 및 도 32b의 아이템 188" 은 충진된 웰 영역 (188) 에 대응한다. 메인 S/D 부분들 (440M 및 440E) 및 S/D 확장부들 (440E 및 442E) 에 각각 대응하는 커브들 (440M", 442M", 440E", 및 442E") 은 n-형 도펀트들의 전체 농도들 NT 을 나타낸다. 도 30b의 아이템 440" 은 S/D 존 (440) 에 대응하고, 커브 세그먼트들 (440M" 및 440E") 의 결합을 나타낸다. 이와 유사하게, 아이템 442" 은 S/D 존 (442) 에 대응하고, 커브 세그먼트들 (442M" 및 442E") 의 결합을 나타낸다.
도 30c는 상부 반도체 표면을 따르는 네트 도펀트 농도 NN 를 도시한다. 도 31c 및 도 32c에는 수직선들 (474, 476, 및 478) 을 따르는 네트 도펀트 농도 NN 가 나타나 있다. 커브 세그먼트들 (450*, 452*, 454*, 456*, 및 458*) 은 각각의 영역들 (450, 452, 454, 456, 및 458) 내의 p-형 도펀트의 네트 농도들 NN 을 나타낸다. 도 30c의 아이템 444* 은 채널-존 커브 세그먼트들 (450*, 452*, 및 458*) 의 결합을 나타내고, 이에 따라 채널 존 (444) 내의 네트 p-형 도펀트의 농도 NN 를 나타낸다. 도 31c 및 도 32c의 아이템 188* 은 충진된 웰 영역 (188) 에 대응한다. 메인 S/D 부분들 (440M 및 442M) 및 S/D 확장부들 (440E 및 442E) 내의 네트 n-형 도펀트들의 농도들 NN 은 커브 세그먼트들 (440M*, 442M*, 440E*, 및 442E*) 에 의해 각각 나타나 있다. 도 30c의 아이템 440* 은 S/D 존 (440) 에 대응하고, 커브 세그먼트들 (440M* 및 440E*) 의 결합을 나타낸다. 이와 유사하게, 아이템 442* 은 S/D 존 (442) 에 대응하고, 커브 세그먼트들 (442M* 및 442E*) 의 결합을 나타낸다.
메인 S/D 부분들 (440M 및 442M) 은 보통 n-형 메인 S/D 도펀트로 규정되며, 상부 반도체 표면을 따르는 n-형 메인 S/D 도펀트의 농도 NI 는 본 명세서에서 도 30a의 커브들 (440M' 및 442M') 에 의해 나타나 있다. 도 30a의 커브들 (440E' 및 442E') 에 의해 나타나 있는 상부 반도체 표면을 따르는 농도 NI 를 가진 n-형 얕은 S/D-확장 도펀트는 메인 S/D 부분들 (440M 및 442M) 내에 존재한다. 각각의 커브들 (440E' 및 442E') 에 대한 커브들 (440M' 및 442M') 의 비교는 상부 반도체 표면을 따르는 S/D 존들 (440 및 442) 내의 전체 n-형 도펀트의 농도 NT 의 최대 값들은, 도 30b의 커브 세그먼트들 (440M" 및 442M") 에 의해 각각 나타낸 바와 같이 메인 S/D 부분들 (440M 및 442M) 내에 각각 존재한다는 것을 보여준다.
상부 반도체 표면을 따르는 S/D 존들 (440 및 442) 내의 네트 도펀트 농도 NN 의 최대 값들은 도 30c의 커브 부분들 (440M* 및 442M*) 로 각각 표시된 바와 같이 메인 S/D 부분들 (440M 및 442M) 내에 각각 존재한다. 메인 S/D 부분 (440M 또는 442) 으로부터 상부 반도체 표면을 따라 S/D 확장부 (440E 또는 442E) 까지 이동할 때에, S/D 존 (440 또는 442) 내의 전체 n-형 도펀트의 농도 NT 는, 도 30b의 복합 S/D 커브 (440" 또는 442") 로 나타낸 바와 같이, 메인 S/D 부분 (440M 또는 442M) 에서의 최대 값으로부터 S/D 확장부 (440E 또는 442E) 에서의 더 낮은 값까지 떨어진다.
도 30a의 커브들 (136', 454', 456', 및 458') 에 의해 각각 나타낸 상부 반도체 표면을 따르는 농도들 NI 를 가진 p-형 백그라운드, 충진된 메인 웰, APT, 및 문턱값-조정 도펀트들은, S/D 존들 (440 및 442) 내에 존재한다. 또한, 커브들 (450' 및 452') 에 의해 나타낸 상부 반도체 표면을 따르는 농도 NI 를 가진 p-형 S/D 할로 도펀트는, S/D 존들 (440 및 442) 내에 존재한다.
도 30a에 대한 도 30b의 비교는, 도 30b의 커브들 (440" 및 442") 에 의해 나타낸, S/D 존들 (440 및 442) 내의 전체 n-형 도펀트의 상부-표면 농도 NT 가 S/D-보디 접합들 (446 및 448) 에 대한 클로즈 (close) 를 제외하고는 p-형 백그라운드, S/D 할로, 충진된 메인 웰, APT, 및 문턱값-조정 도펀트들의 상부-표면 농도들 NI 의 합보다 훨씬 크다는 것을 보여준다. 네트 도펀트 농도 NN 가 접합들 (446 및 448) 에서 0 이 되는, S/D 존들 (440 및 442) 내의 전체 n-형 도펀트의 상부-표면 농도 NT 는, 도 30c의 커브 세그먼트들 440M* 및 442M* 에 의해 각각 나타낸 S/D 존들 (440 및 442) 내의 네트 n-형 도펀트의 상부-표면 농도들 NN 에서 대체로 각각 반영되어 있다. 그러므로, 상부 반도체 표면을 따르는 S/D 존 (440 또는 442) 내의 네트 도펀트 농도 NN 의 최대 값은 메인 S/D 부분 (440M 또는 442M) 에 존재한다. 일반적으로 메인 소스 부분 (240M), 메인 드레인 부분 (242M), 및 메인 S/D 부분들 (440M 및 442M) 이 모두 n-형 메인 S/D 도펀트로 규정되기 때문에, 이 최대 NN 값은 일반적으로 비대칭 IGFET (102) 의 메인 소스 부분 (240M) 또는 메인 드레인 부분 (242M) 내의 네트 도펀트 농도 NN 의 최대 값과 대체로 동일하다.
할로 포켓 부분들 (450 및 452) 을 규정하는 p-형 S/D 할로 도펀트는 p-형 S/D 할로 도펀트를 나타내는 커브들 (450' 및 452') 에 의해 나타낸 바와 같이 S/D 존들 (440 및 442) 내에 존재한다. p-형 할로 도펀트의 농도 NI 는 각 S/D 존 (440 또는 442) 의 상부 표면의 일부 또는 전부에 걸쳐서 실질적으로 일정한 값으로 존재한다. 각 S/D 존 (440 또는 442) 으로부터 상부 반도체 표면을 따라 채널 존 (444) 을 향해 이동할 때에, 도 30a에 나타낸 바와 같이, p-형 S/D 할로 도펀트의 농도 NI 는 이러한 본질적으로 일정한 값으로부터 채널 존 (444) 에서의 실질적 0 으로 떨어진다. IGFET (108) 는 대칭 디바이스이기 때문에, p-형 S/D 할로 도펀트의 농도 NI 는, IGFET (108) 의 상부-표면 길이방향 중심을 포함하는 위치에서의 채널 존 (444) 의 상부 표면을 따라 0 으로 존재한다. 채널 존 (444) 이 충분히 짧아서 할로 포켓들 (450 및 452) 이 함께 합쳐지는 경우에는, p-형 S/D 할로 도펀트의 농도 NI 가 실질적 0 이 아니라, 채널 존 (444) 의 상부 표면을 따르는 최소값으로 떨어진다. p-형 S/D 할로 도펀트의 농도 NI 가 0 으로 또는 상부 반도체 표면을 따르는 이 최소값으로 떨어지기 시작하는 지점은, (a) S/D 존들 (440 및 442) 내에, (b) 대체로 도 30a에서 일반적으로 나타낸 바와 같은 S/D-보디 접합들 (446 및 448) 에, 또는 (c) 채널 존 (444) 내에 존재할 수 있다.
또한, p-형 S/D 할로 도펀트, 채널 존 (444) 은 p-형 백그라운드, 충진된 메인 웰, APT, 및 문턱값-조정 도펀트들을 포함한다. 도 30a의 커브 458'로 나타낸 p-형 문턱값-조정 도펀트의 농도 NI 는, 상부 반도체 표면을 따라 보통 1×1017 - 5×1017 atoms/cm3, 통상적으로 2×1O17 - 3×1017 atoms/cm3 이다. 도 30a는, 상부 반도체 표면을 따라서, p-형 문턱값-조정 도펀트의 농도 NI 가, 커브들 (136', 454', 및 456') 에 의해 각각 나타낸 p-형 백그라운드, 충진된 메인 웰, 및 APT 도펀트들의 결합된 농도들 NI 보다 상당히 더 크다는 것을 보여준다. p-형 S/D 할로 도펀트의 상부-표면 농도 NI 의 일정한 값은 p-형 문턱값-조정 도펀트의 상부-표면 농도 NI 보다 상당히 더 크다.
각각의 S/D/보디 접합 (446 또는 448) 으로부터 상부 반도체 표면을 따라 채널 존 (444) 을 향해 이동할 때에, 도 30b의 커브 444"에 의해 나타낸 전체 p-형 도펀트의 농도 NT 는, 높은 값에서부터 p-형 문턱값-조정 도펀트의 농도 NI 의 상부 표면 값보다 약간 더 큰 최소값까지 떨어진다. 전체 p-형 도펀트의 농도 NT 는, 0 이 아닌 S/D 존들 (440 및 442) 사이의 길이방향 거리 부분에 관한 이 최소값으로 존재한다. 이러한 S/D 존들 (440 및 442) 사이의 길이방향 거리 부분은, 채널 존 (444) 의 길이방향 중심을 포함하고, 대체로 상부 반도체 표면을 따르는 S/D-보디 접합들 (446 및 448) 사이의 중심에 존재한다. 도 30c의 커브 444* 에 의해 나타낸 바와 같이, 상부 반도체를 따르는 채널 존 (444) 내의 네트 p-형 도펀트의 농도 NN 는, 네트 농도 NN 가 S/D-보디 접합들 (446 및 448) 에서 0 이 되는 채널 존 (444) 내의 전체 p-형 도펀트의 상부-표면 농도 NT 를 반복한다.
할로 포켓 부분들 (450 및 452) 이 함께 합쳐지는 경우, 전체 p-형 도펀트의 농도 NT 는, 각각의 S/D/보디 접합들 (446 또는 448) 로부터 상부 반도체 표면을 따라 채널 존 (444) 을 향해 이동할 때에, 높은 값에서부터 실질적인 채널 존 (444) 의 길이방향 중심에서의 최소값까지 떨어진다. 이 경우, 채널 존 (444) 내의 전체 p-형 도펀트의 상부-표면 농도 NT 의 최소값은, 할로 포켓들 (450 및 452) 이 얼마만큼 합쳐지는 지에 따라 결정되는 p-형 문턱값-조정 도펀트의 농도 NI 의 상부-표면 값 보다 적절히 더 크다.
이하, 도 31 및 도 32를 참조하여 할로 포켓 부분들 (450 및 452) 및 보디-재료 부분들 (454, 456, 및 458) 로 형성된 p-형 충진된 메인 웰 영역 (188) 의 특성을 검토한다. 채널 존 (444) 과 같이, p-형 메인 웰 영역 (188) 내의 전체 p-형 도펀트는 도 31a 및 도 32a의 커브 세그먼트들 (136', 450' 또는 452', 454', 456', 및 458') 에 의해 각각 나타낸 p-형 백그라운드, S/D 할로, 충진된 메인 웰, APT, 및 문턱값-조정 도펀트들로 구성된다. 할로 포켓 부분들 (450 및 452) 근처를 제외하고, 충진된 메인 웰 (188) 내의 전체 p-형 도펀트는 p-형 백그라운드, 엠프티 메인 웰, APT, 및 문턱값-조정 도펀트들 만으로 구성된다. p-형 충진된 메인 웰, APT, 및 문턱값-조정 도펀트들이 IGFET (108) 의 모노실리콘으로 이온 주입되는 경우, p-형 충진된 메인 웰, APT, 및 문턱값-조정 도펀트들의 각각의 농도 NI 는 IGFET (108) 의 모노실리콘에서 로컬 표면하부 최대 (local subsurface maximum) 에 도달한다. n-형 S/D 할로 도펀트의 농도 NI 는 S/D 존 (440 또는 442) 과 할로 포켓 부분 (450 또는 452) 에서 추가적인 로컬 표면하부 최대에 도달한다.
도 31a 및 32a의 커브 454' 에 의해 나타낸 바와 같이, p-형 충진된 메인 웰 도펀트의 농도 NI 는, 대략 깊이 yPWPK 에서의 p-형 충진된 메인 웰 도펀트의 최대 농도의 위치로부터 수직선 (474, 476, 또는 478) 을 따라 상향으로 상부 반도체 표면까지 이동할 때에, 그 대략 깊이 yPWPK 에서의 p-형 충진된 메인 웰 도펀트의 최대 농도의 1/10 이하로, 보통 1/20 이하로, 통상적으로 1/40 이하로 감소한다. 도 31a 및 도 32a는, p-형 충진된 메인 웰 도펀트의 농도 NI 가, p-형 충진된 메인 웰 도펀트의 최대 농도의 yPWPK 위치로부터 선 (474, 476, 또는 478) 을 따라 상향으로 상부 반도체 표면까지 이동할 때에, 그 대략 깊이 yPWPK 에서의 p-형 충진된 메인 웰 도펀트의 최대 농도의 1/80 미만으로, 1/100 근처로 떨어진 일례를 나타낸다. 선 (474 또는 476) 을 따르는 상향 이동은, 보디-재료 부분들 (454 및 456) 의 오버라잉 지역들을 통과한 후에 S/D 존 (440 또는 442) 을 통과하고, 구체적으로는 메인 S/D 부분 (440M 또는 442M) 을 통과한다. 채널 존 (444) 을 통과하는 선 (478) 을 따르는 상향 이동은, 오로지 보디-재료 부분들 (454, 456, 및 458) 만을 통과한다.
p-형 충진된 메인 웰 (188) 내의 전체 p-형 도펀트의 농도 NT 를 나타내는 커브 188" 는, 도 31b에서, 보디-재료 부분들 (454, 456, 및 450 또는 452) 내의 전체 p-형 도펀트들의 농도 NT 를 각각 나타내는 커브 세그먼트들 (454", 456", 및 450" 또는 452") 로 구성된다. 도 31b를 도 31a와 비교할 때, 도 31b의 커브 188" 는 메인 웰 (188) 내의 전체 p-형 도펀트의 농도 NT 가, p-형 충진된 메인 웰, APT, 및 S/D 할로 도펀트들의 농도들 NI 에서의 로컬 표면하부 최대에 각각 대응하는, 수직선 (474 또는 476) 을 따르는 3 개의 로컬 표면하부 최대를 갖는다는 것을 보여준다. p-형 충진된 메인 웰 도펀트의 표면하부 농도 최대가 대략 깊이 yPWPK 에 존재하는 경우, 선 (474 또는 476) 을 따르는 전체 p-형 도펀트의 농도 NT 에서의 3 개의 로컬 표면하부 최대는, 깊이 yPWPK 로부터 상부 반도체 표면까지의 커브 188" 에서 차츰 평편해진다. 또한, 비대칭 n-채널 IGFET (100) 에 관한 도 18b의 커브 180" 와 대칭 n-채널 IGFET (108) 에 관한 도 31b의 커브 188" 의 비교는, 전체 n-형 도펀트의 농도 NN 가 IGFET (108) 의 메인 S/D/부분 (440M 또는 442M) 을 거치는, 및 그러므로 S/D 존 (440 또는 442) 을 거치는, 선 (474 또는 476) 을 따르는 2 개의 가장 얕은 표면하부 농도 최대들의 각각의 깊이에서, IGFET (100) 의 메인 드레인 부분 (242M) 을 거치는, 및 그러므로 드레인 (242) 을 거치는, 수직선 (278M) 을 따라서 대체로 단조롭게 변한다는 것을 보여준다. 달리 말해, 선 (474 또는 476) 을 따르는 깊이 yPWPK 에서의 전체 p-형 도펀트의 가장 깊은 표면하부 농도 최대를 선 (474 또는 476) 을 따르는 p-형 메인 표면하부 농도 최대로 지칭하고 또한 선 (474 또는 476) 을 따르는 전체 p-형 도펀트의 2 개의 보다 얕은 표면하부 농도 최대를 선 (474 또는 476) 을 따르는 추가적인 p-형 표면하부 농도 최대로 지칭하는 경우, 전체 p-형 도펀트의 농도 NN 는 IGFET (108) 에 관한 선 (474 또는 476) 을 따르는 각각의 추가적인 p-형 표면하부 농도 최대의 깊이에서 IGFET (100) 에 관한 수직선 (278M) 을 따라서 대체로 단조롭게 변한다.
전체 p-형 도펀트의 농도 NT 는, 깊이 yPWPK 로부터 보디-재료 부분들 (454 및 456) 의 오버라잉 지역들을 통과하고 S/D 존 (440 또는 442) 을 통과하여 상부 반도체 표면까지 이동할 때에, 약간 증가하거나 약간 감소할 수 있다. 도 31b는 선 (474 또는 476) 을 따르는 전체 p-형 도펀트의 농도 NT 가 깊이 yPWPK 에서 보다 S/D 존 (440 또는 442) 의 상부 표면에서 약간 더 큰 일례를 나타낸다. p-형 충진된 메인 웰 도펀트의 농도 NT 가 깊이 yPWPK 로부터 선 (474 또는 476) 을 따라 상부 반도체 표면까지 이동할 때에 감소하는 경우, 깊이 yPWPK 로부터 보디-재료 부분들 (454 및 456) 의 오버라잉 지역들을 통과하고 S/D 존 (440 또는 442) 을 통과하는 선 (474 또는 476) 을 따라 상부 반도체 표면까지의 그 NT 농도 감소는 그 깊이 yPWPK 에서의 p-형 충진된 메인 웰 도펀트의 최대 농도의 1/10 보다 큰 농도로이고, 바람직하게는 1/5 보다 큰 농도로이다. 선 (474 또는 476) 을 따르는 NT 농도의 변동이 통상적으로 충분히 작으므로, 선 (474 또는 476) 을 따르는 깊이 yPWPK 로부터 상부 반도체 표면까지의 전체 p-형 도펀트의 농도 NT 는 중간농도 p-형 도핑의 체제 (regime) 에 있다.
도 31c를 참조하면, p-형 충진된 메인 웰 (188) 내의 네트 p-형 도펀트의 농도 NN 를 나타내는 커브 188* 는 보디-재료 부분들 (454 및 456) 내의 네트 p-형 도펀트들의 농도들 NN 을 각각 나타내는 커브 세그먼트들 (454* 및 456*) 로 구성된다. 도 31c를 도 31b와 비교할 때, 도 31c의 커브 188* 는, 메인 웰 (188) 내의 네트 p-형 도펀트의 농도 NT 가 p-형 충진된 메인 웰 및 APT 도펀트들의 농도들 NI 의 로컬 표면하부 최대에 각각 대응하는 수직선 (474 또는 476) 을 따르는 2개의 표면하부 최대를 갖는다는 것을 보여준다.
S/D 존들 (440 및 442) 내의 n-형 수직 도펀트 분포들에 관해서는, S/D 존 (440 또는 442) 내의 n-형메인 S/D 도펀트의 농도 NI 에 관한 도 3a의 커브 440M' 또는 442M' 는 비대칭 n-채널 IGFET (100) 에 관한 도 14a의 커브 240M' 와 대체로 동일하다. 이와 유사하게, S/D 존 (440 또는 442) 내의 n-형 얕은 S/D-확장 도펀트의 농도 NI 에 관한 도 31a의 커브 440E' 또는 442E' 는, IGFET (100) 에 관한 도 14a의 커브 240E' 와 대체로 동일하다. 따라서, S/D 존 (440 또는 442) 내의 전체 n-형 도펀트의 농도 NT 에 관한 도 31b의 커브 440M" 또는 442M" 는 IGFET (100) 에 관한 도 14b의 커브 240" 와 대체로 동일하다. p-형 APT 및 문턱값-조정 도펀트들의 존재의 적용을 받는, S/D 존 (440 또는 442) 내의 네트 n-형 도펀트의 농도 NN 에 관한 도 31c의 커브 440M* 또는 442M* 는, IGFET (100) 에 관한 도 14c의 커브 240M* 와 유사하다.
도 32b의 커브 188" 는 보디-재료 부분들 (454, 456, 및 458) 내의 전체 p-형 도펀트들의 농도 NT 를 각각 나타내는 커브 세그먼트들 (454", 456", 및 458") 로 구성된다. 도 32b를 도 32a와 비교할 때, 도 32b의 커브 188" 는, 메인 웰 (188) 내의 전체 p-형 도펀트의 농도 NT 가 p-형 충진된 메인 웰, APT, 및 문턱값-조정 도펀트들의 농도들 NI 의 로컬 표면하부 최대에 각각 대응하는 수직선 (478) 을 따르는 3개의 로컬 표면하부 최대를 갖는다는 것을 보여준다. S/D 존 (440 또는 442) 을 통과하는 수직선 (474 또는 476) 을 따라 존재하는 것과 유사하게, 채널 존 (444) 을 통과하는 선 (478) 을 따르는 전체 p-형 도펀트의 농도 NT 의 3개 로컬 표면하부 최대는 깊이 yPWPK 로부터 상부 반도체 표면까지의 커브 188" 에서 차츰 평편해진다.
또한, S/D 존 (440 또는 442) 을 통과하는 수직선 (474 또는 476) 을 따라 존재하는 것과 유사하게, 전체 p-형 도펀트의 농도 NT 는, 깊이 yPWPK 로부터 채널 존 (444) 을 통과하는 수직선 (478) 을 따라 상향으로 상부 반도체 표면까지 이동할 때에 약간 증가하거나 약간 감소할 수 있다. 도 32b는, 선 (474 또는 476) 을 따르는 전체 p-형 도펀트의 농도 NT 가 깊이 yPWPK 에서 보다 채널 존 (444) 의 상부 표면에서 약간 더 적은 일례를 나타낸다. 통상적으로 선 (478) 을 따르는 NT 농도의 변동은 충분히 작으므로, 선 (478) 을 따르는 깊이 yPWPK 로부터 상부 반도체 표면까지의 전체 p-형 도펀트의 농도 NT 는 중간농도 p-형 도핑의 체제에 있다. 그러므로, 메인 웰 영역 (188) 은 충진된 웰이다.
전술한 통상적인 0.25 μm 의 깊이에서의 p-형 APT 도펀트의 최대 농도는, 보통 2×1017 - 6×1017 atoms/cm3, 통상적으로 4×1017 atoms/cm3 이다. p-형 문턱값-조정 도펀트의 최대 농도는 보통 2×1017 - 1×1018 atoms/cm3, 통상적으로 3×1017 - 3.5×1017 atoms/cm3 이고, 또한 0.2 μm 이하의 깊이, 통상적으로 0.1 μm 에서 존재한다. 이들 p-형 문턱값-조정 도펀트의 특성으로 인하여, 대칭 저-전압 저-누설 IGFET (108) 의 문턱 전압 VT 은 숏-채널 구현에 관한 0.13 μm 의 드로운 채널 길이 (drawn channel length) LDR 에서 및 2 nm 의 게이트 유전체 두께에서, 보통 0.3 V 내지 0.55 V, 통상적으로 0.4 V 내지 0.45 V 이다.
IGFET의 도펀트 분포 및 게이트 유전체 특성의 최적화로 인하여, IGFET (108) 의 바이어스 오프 상태에서의 S-D 전류 누설은 매우 낮다. 엠프티 p-형 웰 영역을 사용하는 대칭 n-채널 IGFET 와 비교하여, 충진된 메인 웰 (188) 의 상부 표면 근처의 증가된 양의 p-형 반도체 도펀트는, IGFET (108) 가 증가된 값의 문턱 전압 VT 대신에 매우 낮은 오프-상태 S/D 전류 누설을 가질 수 있게 한다. IGFET (108) 는 바이어스 오프 상태에서 낮은 S-D 전류 누설을 요구하고 약간 높은 VT 크기를 수용할 수 있는, 예를 들면 1.2 V의 통상적인 전압 범위, 저-전압 코어 (core) 디지털 응용들에 대해 특히 적합하다.
F3. 대칭 저-전압 저-누설 P-채널 IGFET
저-전압 저-누설 p-채널 IGFET (110) 는 반대의 전도성 타입들을 가진 저-전압 저-누설 n-채널 IGFET (108) 와 기본적으로 동일하게 구성된다. 도 11c를 다시 참조하면, p-채널 IGFET (110) 는, 상부 반도체 표면을 따라서 활성 반도체 아일랜드 (150) 에 위치해 있는 한 쌍의 대체로 동일한 p-형 S/D 존들 (480 및 482) 을 갖는다. S/D 존들 (480 및 482) 은, IGFET (110) 에 관한 보디 재료를 구성하는 n-형 충진된 메인 웰 영역 (190) 의 채널 존 (484) 에 의해 분리되어 있다. n-형 보디-재료 충진된 웰 (190) 은 (a) p-형 S/D 존 (480) 과 함께 제 1 pn 접합 (486) 을 형성하고, 또한 (b) p-형 S/D 존 (482) 과 함께 제 2 pn 접합 (488) 을 형성한다.
p-채널 IGFET (110) 에 관한 보디 재료가, n-채널 IGFET (108) 에 대해 존재하는 것과 같은 반도체 보디의 언더라잉 재료와 충진된 메인 웰의 결합이 아니라 충진된 메인 웰로 형성되는 것의 적용을 받는, p-채널 IGFET (110) 는 반대의 전도성 타입들을 가진 n-채널 IGFET (108) 와 동일하게 구성된다. 따라서, p-채널 IGFET (110) 는, n-채널 IGFET (108) 의 영역들 (450, 452, 454, 456, 458, 460, 462, 464, 466, 468, 470, 및 472) 과 각각 동일하게 구성된, 대체로 동일한 중간농도로 도핑된 n-형 할로 포켓 부분들 (490 및 492), 중간농도로 도핑된 n-형 메인 보디-재료 부분 (494), 중간농도로 도핑된 n-형 중간 보디-재료 부분 (496), 중간농도로 도핑된 n-형 상부 보디-재료 부분 (498), tGdL 낮은 두께 값의 게이트 유전체 층 (500), 게이트 전극 (502), 유전체 측벽 스페이서들 (504 및 506), 및 금속 실리사이드 층 (508, 510, 및 512) 을 포함한다. n 할로 포켓 부분들 (490 및 492) 은 n-형 S/D 할로 도펀트 또는 n-형 S/D-인접 포켓 도펀트로 지칭되는 n-형 반도체 도펀트로 규정된다.
n 메인 보디-재료 부분 (494) 은 p- 기판 영역 (136) 의 위에 놓이고 그것과 함께 pn 접합 (230) 을 형성한다. 또한, 각각의 p-형 S/D 존 (480 또는 482) 은 매우 고농도로 도핑된 메인 부분 (480M 또는 482M) 및 더 저농도로 도핑되었지만 여전히 고농도로 도핑된 측면 확장부 (480E 또는 482E) 로 구성된다. 메인 S/D 부분들 (480M 및 482M) 은 p-형 메인 S/D 도펀트로 규정된다. S/D 확장부들 (480E 및 482E) 은 p-형 얕은 S/D-확장 도펀트로 지칭되는 p-형 반도체 도펀트로 규정된다. n-채널 IGFET (108) 의 p-형 충진된 메인 웰 (188) 에 관해 이루어진 모든 논의는 반대의 전도성 타입들을 가진 p-채널 IGFET (110) 의 n-형 충진된 메인 웰 (190) 에 대해 적용되고, n-채널 IGFET (108) 의 영역들 (188, 440, 442, 444, 450, 452, 454, 456, 및 458) 은 p-채널 IGFET (110) 의 영역들 (190, 480, 482, 484, 490, 492, 494, 496, 및 498) 로 각각 대체된다.
p-형 백그라운드 도펀트의 존재로 인하여 작은 변화 (minor perturbation) 를 받는, p-채널 IGFET (110) 의 측방 및 수직 도펀트 분포들은 반대의 전도성 타입들을 가진 n-채널 IGFET (108) 의 측방 및 수직 도펀트 분포들과 본질적으로 동일하다. p-채널 IGFET (110) 의 도펀트 분포들은 n-채널 IGFET (108) 의 도펀트 분포들과 기능적으로 동일하다. p-채널 IGFET (110) 는 반대의 전압 극성들을 가진 n-채널 IGFET (108) 과 실질적으로 동일하게 작동한다.
대칭 저-전압 저-누설 p-채널 IGFET (110) 의 문턱 전압 VT 은, 숏-채널 구현에 관한 0.13 μm 의 드로운 채널 길이에서 및 2 nm 의 게이트 유전체 두께에서, 보통 -0.3 V 내지 -0.5 V, 통상적으로 -0.4 V 이다. n-채널 IGFET (108) 에 대해 발생한 것과 유사하게, 충진된 메인 웰 영역 (190) 근처의 증가된 양의 n-형 반도체 도펀트는, p-채널 IGFET (108) 가 엠프티 n-형 웰 영역을 사용하는 대칭 p-채널 IGFET와 비교하여 증가된 크기의 문턱 전압 VT 대신에 매우 낮은 오프-상태 S-D 전류 누설을 가질 수 있게 한다. IGFET (108) 와 같이, p-채널 IGFET (110) 는 바이어스 오프 상태에서의 낮은 S-D 전류 누설을 요구하고 약간 높은 VT 크기를 수용할 수 있는, 예를 들면 1.2 V의 동작 범위, 저-전압 코어 (core) 디지털 응용들에 대해 특히 적합하다.
G. 대칭 저-전압 저-문턱-전압 IGFET
도 11d 만을 참조하여 대칭 저-전압 저-VT 엠프티-웰 상보형 IGFET들 (112 및 114) 을 설명한다. n-채널 IGFET (112) 는 상부 반도체 표면을 따라서 활성 반도체 아일랜드 (152) 에 위치하고 있는 한 쌍의 대체로 동일한 n-형 S/D 존들 (520 및 522) 을 갖고 있다. S/D 존들 (520 및 522) 은, p- 기판 영역 (136) 과 결합하여 IGFET (112) 에 관한 보디 재료를 구성하는 p-형 엠프티 메인 웰 영역 (192) 의 채널 존 (524) 에 의해 분리되어 있다. p-형 보디-재료 엠프티 웰 (192) 은 (a) n-형 S/D 존 (520) 과 함께 제 1 pn 접합 (526) 을 형성하고, 또한 (b) n-형 S/D 존 (522) 과 함께 제 2 pn 접합 (528) 을 형성한다.
각각의 n-형 S/D 존 (520 또는 522) 은 매우 고농도로 도핑된 메인 부분 (520M 또는 522M) 및 더 저농도로 도핑되었지만 여전히 고농도로 도핑된 측면 확장부 (520E 또는 522E) 로 구성된다. 상부 반도체 표면을 따르는 채널 존 (524) 을 종결시키는, 대체로 동일한 n+ S/D 확장부들 (520E 및 522E) 은 대체로 동일한 n++ 메인 S/D 부분들 (520M 및 522M) 보다 더 깊이 확장된다. 사실상, 각각의 S/D-보디 접합 (526 또는 528) 은 엠프티 웰 (192) 과 S/D 확장부 (520E 또는 522E) 사이의 단독적인 pn 접합이다.
일반적으로 S/D 확장부들 (520E 및 522E) 은, 하술하는 바와 같이, 비대칭 n-채널 IGFET (100) 의 드레인 확장부 (242) 와 동시의 n-형 깊은 S/D-확장 도펀트의 이온 주입에 의해 규정된다. 대칭 저-전압 저-누설 n-채널 IGFET (108) 의 S/D 확장부들 (440E 및 442E) 을 규정하기 위해 사용된 n-형 얕은 S/D-확장 주입은, 아래에서 나타낸 바와 같이, 깊은 S/D-확장 주입 보다 더 얕게 수행된다. 그 결과, 대칭 엠프티-웰 IGFET (112), 또한 저-전압 n-채널 디바이스의 S/D 확장부들 (520E 및 522E) 은 대칭 충진된-웰 IGFET (108) 의 S/D 확장부들 (440E 및 442E) 보다 더 깊게 확장된다.
p-형 보디-재료 엠프티 메인 웰 (192) 내의 p-형 도펀트는 p-형 엠프티 메인 웰 도펀트 및 p- 기판 영역 (136) 의 실질적으로 일정한 p-형 백그라운드 도펀트로 구성된다. 엠프티 웰 (192) 내의 p-형 엠프티 메인 웰 도펀트는 평균 깊이 yPWPK 에서 표면하부 농도 최대에 도달하기 때문에, 웰 (192) 내의 p-형 엠프티 메인 웰 도펀트의 존재는 웰 (192) 내의 전체 p-형 도펀트의 농도가 실질적으로 웰 (192) 의 깊은 표면하부 농도 최대의 위치에서 깊은 로컬 표면하부 농도 최대에 도달하는 것을 야기한다. 채널 존 (524) 를 거치는 가상 수직선을 따라서 엠프티 웰 (192) 내의 깊은 p-형 엠프티-웰 농도 최대의 위치로부터 상부 반도체 표면을 향해 이동할 때에, 웰 (192) 내의 p-형 도펀트의 농도는 부호 "p"로 표시된 중간농도 도핑으로부터 부호 "p-"로 표시된 저농도 도핑까지 점차 떨어진다. 도 11d의 점선 530 은, 그 아래에서는 엠프티 웰 (192) 내의 p-형 도펀트 농도가 중간농도 p 도핑에 있고, 그 위에서는 웰 (192) 내의 p-형 도펀트 농도가 저농도 p- 도핑에 있는 위치를 대략적으로 나타낸다.
IGFET (112) 는, p-형 엠프티 메인 웰 (192) 에 위치해 있고 S/D 존들 (520 및 522) 을 따라 각각 확장되며 또한 웰 (192) 의 인접 재료보다 p-형으로 더욱 고농도로 도핑된 할로 포켓 부분들을 가지지 않는다. 이에 따라, S/D 존들 (520 및 522) 사이의 모든 p-형 모노실리콘으로 구성되는, 채널 존 (524)(도 11d에는 구체적으로 구획되어 있지 않음) 은, 웰 (192) 의 p- 상부 지역의 표면-인접 세그먼트에 의해 단독으로 형성된다.
tGdL 낮은 두께 값의 게이트 유전체 층 (536) 은 상부 반도체 표면 상에 위치해 있고, 채널 존 (524) 위에서 확장된다. 게이트 전극 (538) 은 채널 존 (524) 위의 게이트 유전체 층 (536) 상에 위치해 있다. 게이트 전극 (538) 은 각각의 n+ S/D 확장부 (520E 또는 522E) 의 지역 위에서 확장되지만, 보통 n++ 메인 S/D 부분 (520M 또는 522M) 의 임의 지역 위에서는 확장되지 않는다. 유전체 측벽 스페이서들 (540 및 542) 은 게이트 전극 (538) 의 대향하는 횡방향 측벽들을 따라서 각각 위치해 있다. 금속 실리사이드 층 (544, 546, 및 548) 은 게이트 전극 (538) 과 메인 S/D 부분들 (520M 및 522M) 의 상단을 따라 각각 위치해 있다.
일반적으로 IGFET (112) 의 엠프티 웰 영역 (192) 은 비대칭 n-채널 IGFET (100) 의 엠프티 웰 영역 (180) 과 동시의 p-형 엠프티 메인 웰 도펀트의 이온 주입에 의해 규정된다. 일반적으로 IGFET (112) 의 메인 S/D 부분들 (520M 및 522M) 은 IGFET (100) 의 메인 드레인 부분 (242M)(및 메인 소스 부분 (240M)) 과 동시의 n-형 메인 S/D 도펀트의 이온 주입에 의해 규정된다. 일반적으로 IGFET (112) 의 S/D 확장부들 (520E 및 522E) 이 IGFET (100) 의 드레인 확장부 (242E) 와 동시의 n-형 깊은 S/D-확장 도펀트의 이온 주입에 의해 규정되기 때문에, IGFET (112) 의 길이방향 중심까지의 S/D 존 (520 또는 522) 및 웰 (192) 의 인접 지역 내의 도펀트 분포는, S/D 존 (520 또는 522) 으로부터 IGFET (112) 의 길이방향 중심까지의 측면 거리와 거의 동일한 길이방향 측면 거리까지의 IGFET (100) 의 드레인 (242) 및 웰 (180) 의 인접 지역 내의 도펀트 분포와 본질적으로 동일하다
보다 구체적으로, 각 S/D 존 (520 또는 522) 의 상부 표면 및 채널 존 (524) 의 상부 표면의 인접 지역을 따라서 IGFET (112) 의 길이방향 중심까지의 길이방향 도펀트 분포는, IGFET (112) 의 S/D 존 (520 또는 522) 로부터 길이방향 중심까지의 측면거리와 거의 동일한 길이방향 측면 거리까지의, IGFET (100) 의 드레인 (242) 의 상부 표면 및 웰 (180) 의 인접 지역의 상부 표면에 관한 도 13에 나타낸 길이방향 도펀트 분포와 본질적으로 동일하다. IGFET (112) 의 각 S/D 확장부 (520E 또는 522E) 및 각 메인 S/D 부분 (520M 또는 522M) 을 거치는 적절한 가상 수직선들을 따르는 수직 도펀트 분포들은, IGFET (100) 의 드레인 확장부 (242E) 및 메인 드레인 부분 (242M) 을 거치는 수직선들 (278E 및 278M) 을 따르는 도 17 및 도 18에 각각 나타낸 수직 도펀트 분포들과 본질적으로 동일하다.
IGFET (100) 의 드레인 (242) 으로부터 선 (276) 까지의 측면 거리가 IGFET (112) 의 S/D 존 (520 또는 522) 으로부터 길이방향 중심까지의 측면 거리를 초과할 수도 있지만, IGFET (112) 의 채널 존 (524) 의 길이방향 중심을 통과하는 가상 수직선을 따르는 수직 도펀트 분포는, IGFET (100) 의 채널 존 (244) 을 통과하는 수직선 (276) 을 따르는 도 16에 나타낸 수직 분포와 본질적으로 동일하다. 앞서의 제한들의 적용을 받는, 구체적으로 드레인 (242) 의 상부 표면을 따라 그것의 상부 표면을 따르는 채널 존 (244) 을 향하고 또한 수직선들 (276, 278E, 및 278M) 을 따르는, IGFET (100) 의 상부-표면 및 수직 도펀트 분포들에 관해 이루어진 논의들은, IGFET (112) 의 S/D 존들 (520 및 522) 및 채널 존 (524) 의 상부 표면들을 따르고 또한 각 S/D 확장부 (520E 및 522E), 각 메인 S/D 부분 (520M 또는 522M), 및 채널 존 (524) 을 통과하는 지시된 수직선들을 따르는 도펀트 분포들에 대해 적용된다.
저-전압 저-VT p-채널 IGFET (114) 는 반대의 전도성 타입들을 가진 n-채널 IGFET (112) 와 기본적으로 동일하게 구성된다. 다시 도 11d를 참조하면, p-채널 IGFET (114) 는 상부 반도체 표면을 따라서 활성 반도체 아일랜드 (154) 에 위치해 있는 한 쌍의 대체로 동일한 p-형 S/D 존들 (550 및 552) 을 갖는다. S/D 존들 (550 및 552) 은 IGFET (114) 에 관한 보디 재료를 구성하는 n-형 엠프티 메인 웰 영역 (194) 의 채널 존 (554) 에 의해 분리되어 있다. n-형 보디-재료 엠프티 웰 (194) 는 (a) p-형 S/D 존 (550) 과 함께 제 1 pn 접합 (556) 을 형성하고, 또한 (b) p-형 S/D 존 (552) 과 함께 제 2 pn 접합 (558) 을 형성한다.
각 p-형 S/D 존 (550 또는 552) 은 매우 고농도로 도핑된 메인 부분 (550M 또는 552M) 및 더 저농도로 도핑되었지만 여전히 고농도로 도핑된 측면 확장부 (550E 또는 552E) 로 구성된다. 채널 존 (554) 은 S/D 확장부들 (550E 및 552E) 에 의해 상부 반도체 표면을 따라서 종료되어 있다. 대체로 동일한 p+ S/D 확장부들 (550E 및 552E) 은 대체로 동일한 p++ 메인 S/D 부분들 (550M 및 552M) 보다 더 깊게 확장된다.
하술하는 바와 같이, 일반적으로 S/D 확장부들 (550E 및 552E) 은 비대칭 p-채널 IGFET (102) 의 드레인 확장부 (282E) 와 동시의 p-형 깊은 S/D-확장 도펀트의 이온 주입에 의해 규정된다. 대칭 저-전압 저-누설 p-채널 IGFET (110) 의 S/D 확장부들 (480E 및 482E) 을 규정하기 위해 사용된 p-형 얕은 S/D-확장 주입이, 아래에서 나타낸 바와 같이, p-형 깊은 S/D-확장 주입보다 더 얕게 형성된다. 따라서, 대칭 엠프티-웰 IGFET (114), 또한 저-전압 p-채널 디바이스, 의 S/D 확장부들 (550E 및 552E) 은 대칭 충진된-웰 IGFET (110) 의 S/D 확장부들 (480E 및 482E) 보다 더 깊이 확장된다.
n-형 보디-재료 엠프티 메인 웰 (194) 내의 n-형 도펀트는 n-형 엠프티 메인 웰 도펀트 단독으로 구성된다. 따라서, 엠프티 웰 (194) 내의 n-형 도펀트는 평균 깊이 yNWPK 에서 깊은 표면하부 농도 최대에 도달한다. 채널 존 (554) 을 통과하는 가상 수직선을 따라 엠프티 웰 (194) 의 n-형 엠프티-웰 농도 최대의 위치로부터 상부 반도체 표면을 향하여 이동할 때에, 웰 (194) 내의 n-형 도펀트의 농도는 부호 "n"으로 표시된 중간농도 도핑으로부터 부호 "n-"로 표시된 저농도 도핑으로 점차 떨어진다. 도 11d의 점선 560 은 그 아래에서는 엠프티 웰 (194) 내의 n-형 도펀트 농도가 중간농도 n 도핑에 있고, 그 위에서는 웰 (194) 내의 n-형 도펀트 농도가 저농도 n- 도핑에 있는 위치를 대략적으로 나타낸다.
앞선 논의의 적용을 받는, p-채널 IGFET (114) 는, n-채널 IGFET (112) 의 영역들 (536, 538, 540, 542, 544, 546, 및 548) 과 각각 동일하게 구성된 tGdL 낮은 두께 값의 게이트 유전체 층 (566), 게이트 전극 (568), 유전체 측벽 스페이서들 (570 및 572), 및 금속 실리사이드 층 (574, 576, 및 578) 을 더 포함한다. n-채널 IGFET (12) 와 유사하게, p-채널 IGFET (114) 는 할로 포켓 부분들을 갖지 않는다. S/D 존들 (550 및 552) 사이의 모든 n-형 모노실리콘으로 구성된, 채널 존 (554)(도 11d에는 구체적으로 구획되지 않음) 은 웰 (194) 의 n- 상부 지역의 표면-인접 세그먼트에 의해 단독으로 구성된다.
p-형 백그라운드 도펀트의 존재로 인하여 작은 변화 (minor perturbation) 를 받는, p-채널 IGFET (114) 내의 길이방향 및 수직 도펀트 분포들은, 반대의 전도성 타입들을 가진 n-채널 IGFET (112) 내의 길이방향 및 수직 도펀트 분포들과 본질적으로 동일하다. IGFET (114) 의 도펀트 분포들은 IGFET (112) 의 도펀트 분포들과 기능적으로 동일하다. IGFET (114) 는 반대의 전압 극성들을 가진 IGFET (112) 와 실질적으로 동일하게 기능한다.
대칭 저-전압 저-VT IGFET들 (112 및 114) 의 각각의 문턱 전압 VT 은, 0.3 μm 의 드로운 채널 길이 (drawn channel length) LDR 에서 및 2 nm 의 게이트 유전체 두께에서 보통 -0.01 V 내지 0.19 V, 통상적으로 0.09 V 이다. 따라서, n-채널 IGFET (112) 는 통상적으로 증가형 (enhancement-mode) 디바이스인 반면, p-채널 IGFET (114) 는 공핍형 (depletion-mode) 디바이스이다.
충진된 p-형 웰 영역을 사용하는 대칭 n-채널 IGFET와 비교하여, 엠프티 메인 웰 영역 (192) 의 상부 표면 근처의 감소된 양의 p-형 반도체 도펀트는, n-채널 IGFET (112) 가 매우 낮은 값의 문턱 전압 VT 를 가질 수 있게 한다. 이와 유사하게, 엠프티 메인 웰 영역 (194) 의 상부 표면 근처의 감소된 양의 n-형 반도체 도펀트는, 충진된 n-형 웰 영역을 사용하는 대칭 p-채널 IGFET 와 비교하여 p-채널 IGFET (114) 가 매우 낮은 크기의 문턱 전압 VT 을 가질 수 있게 한다. IGFET들 (112 및 114) 은 감소된 크기의 문턱 전압 VT 을 요구하고 약간 감소된 채널 길이 L 을 수용할 수 있는, 예를 들면 1.2 V 의 동작 범위, 저-전압 아날로그 및 디지털 응용들에 대해 특히 적합하다.
H. 공칭 문턱-전압 크기의 대칭 고-전압 IGFET
도 11e 만을 참조하여 공칭 VT 크기의 대칭 고-전압 충진된-웰 상보형 IGFET들 (116 및 118) 을 설명한다. n-채널 IGFET (116) 는 상부 반도체 표면을 따라서 활성 반도체 아일랜드 (156) 에 위치해 있는 한 쌍의 대체로 동일한 n-형 S/D 존들 (580 및 582) 을 갖는다. S/D 존들 (580 및 582) 은, p- 기판 영역 (136) 과 결합하여 IGFET (116) 에 관한 보디 재료를 구성하는 p-형 충진된 메인 웰 영역 (196) 의 채널 존 (584) 에 의해 분리되어 있다. p-형 보디-재료 충진된 웰 (196) 은 (a) n-형 S/D 존 (580) 과 함께 제 1 pn 접합 (586) 을 형성하고, 또한 (b) n-형 S/D 존 (582) 와 함께 제 2 pn 접합 (588) 을 형성한다.
각 n-형 S/D 존 (580 또는 582) 은 매우 고농도로 도핑된 메인 부분 (580M 또는 582M) 및 더 저농도로 도핑되었지만 여전히 고농도로 도핑된 측면 확장부 (580E 또는 582E) 로 구성된다. 상부 반도체 표면을 따르는 채널 존 (584) 을 종결시키는, 대체로 동일한 n+ 측면 S/D 확장부들 (580E 및 582E) 은 대체로 동일한 n++ 메인 S/D 부분들 (580M 및 582M) 보다 더 깊게 확장된다.
S/D 확장부들 (580E 및 582E) 은, 하술하는 바와 같이, 일반적으로 비대칭 n-채널 IGFET (100) 의 드레인 확장부 (242E) 와 동시의, 및 그러므로 또한 일반적으로 대칭 저-전압 저-VT n-채널 IGFET (112) 의 S/D 확장부들 (520E 및 522E) 과 동시의, n-형 깊은 S/D-확장 도펀트의 이온 주입에 의해 규정된다. 대칭 저-전압 저-누설 n-채널 IGFET (108) 의 S/D 확장부들 (440E 및 442E) 을 규정하기 위해 사용된 n-형 얕은 S/D-확장 주입이 n-형 깊은 S/D-확장 주입 보다 더 얕게 수행되므로, 대칭 고-전압 충진된-웰 IGFET (116) 의 S/D 확장부들 (580E 및 582E) 은 대칭 저-전압 충진된-웰 IGFET (108) 의 S/D 확장부들 (440E 및 442E) 보다 더 깊게 확장된다.
IGFET (116) 는, p-형 보디-재료 엠프티 메인 웰 (196) 에 위치해 있고 S/D 존들 (580 및 582) 을 따라 각각 확장되며 웰 (196) 의 인접 재료보다 p-형으로 더욱 고농도로 도핑된, 할로 포켓 부분들을 갖지 않는다. 이러한 차이점의 적용을 받는, 엠프티 웰 (196) 은 n-채널 IGFET (108) 의 엠프티 웰 (188) 과 실질적으로 동일하게 구성된다. 따라서, p-형 엠프티 웰 (196) 은, IGFET (108) 의 엠프티 웰 (188) 의 보디-재료 부분들 (454, 456, 및 458) 과 각각 동일하게 구성된 중간농도로 도핑된 메인 보디-재료 부분 (590), 중간농도로 도핑된 중간 보디-재료 부분 (592), 및 중간농도로 도핑된 상부 보디-재료 부분 (594) 으로 구성된다.
IGFET (108) 의 보디-재료 부분들 (454, 456, 및 458) 과 같이, IGFET (116) 의 p 보디-재료 부분들 (590, 592, 및 594) 은, 각각의 농도들이 상이한 평균 깊이에서 최대값에 도달하는 p-형 충진된 메인 웰, APT, 및 문턱값-조정 도펀트들로 각각 규정된다. 그러므로, p 보디-재료 부분들 (590, 592, 및 594) 은 IGFET (108) 의 p 보디-재료 부분들 (454, 456, 및 458) 과 동일한 도펀트 농도 특성을 갖는다. 본 명세서에서 보디-재료 부분들 (590, 592, 및 594) 은 종종 p 충진된-웰 메인 보디-재료 부분 (590), p APT 보디-재료 부분 (592), 및 p 문턱값-조정 보디-재료 부분 (594) 으로 각각 지칭된다. IGFET (116) 는 할로 포켓 부분들이 없기 때문에, p 문턱값-조정 보디-재료 부분 (594) 은 S/D 존들 (580 및 582) 의 사이, 구체적으로는 S/D 확장부들 (580E 및 582E) 의 사이에서 측방으로 연장된다. S/D 존들 (580 및 582) 사이의 모든 p-형 모노실리콘으로 구성된, 채널 존 (584)(도 11e에는 구체적으로 구획되지 않음) 은 웰 (196) 의 p- 상부 지역의 표면-인접 세그먼트에 의해 단독으로 형성된다.
tGdH 높은 두께 값의 게이트 유전체 층 (596) 은 상부 반도체 표면 상에 위치해 있고, 채널 존 (584) 위에서 연장된다. 게이트 전극 (598) 은 채널 존 (584) 위의 게이트 유전체 층 (596) 상에 위치해 있다. 게이트 전극 (598) 은 각 n+ S/D 확장부 (580E 또는 582E) 의 일부분 위에서 연장되지만, 일반적으로 n++ 메인 S/D 부분 (580M 또는 582M) 의 임의 부분 위에서는 연장되지 않는다. 유전체 측벽 스페이서들 (600 및 602) 은 게이트 전극 (598) 의 대향하는 횡방향 측벽들을 따라서 각각 위치해 있다. 금속 실리사이드 층 (604, 606, 및 608) 은 게이트 전극 (598) 및 메인 S/D 부분들 (580M 및 582M) 의 상단을 따라 각각 위치해 있다.
IGFET (116) 의 충진된 웰 영역 (196) 은 대칭 n-채널 IGFET (108) 의 충진된 웰 영역 (188) 과 각각 동시의 p-형 충진된 메인 웰, APT, 및 문턱값-조정 도펀트들의 이온 주입에 의해 일반적으로 규정된다. 따라서, IGFET (116) 의 도핑된 모노실리콘 내의 p-형 도펀트 분포는 IGFET (108) 의 도핑된 모노실리콘 내의 p-형 도펀트 분포와 본질적으로 동일하다. IGFET (108) 의 도핑된 모노실리콘 내의 p-형 도펀트 분포에 관해 이루어진 모든 논의는, IGFET (116) 의 도핑된 모노실리콘에 대해 적용된다.
IGFET (116) 의 메인 S/D 부분들 (580M 및 582M) 은 비대칭 n-채널 IGFET (100) 의 메인 드레인 부분 (242M)(및 메인 소스 부분 (240M)) 과 동시의 n-형 메인 S/D 도펀트의 이온 주입에 의해 일반적으로 규정된다. IGFET (116) 의 S/D 확장부들 (580E 및 582E) 이 IGFET (100) 의 드레인 확장부 (242E) 와 동시의 n-형 깊은 S/D-확장 도펀트의 이온 주입에 의해 규정되는 경우, IGFET (116) 의 길이방향 중심까지의 각 S/D 존 (580 또는 582) 및 웰 (196) 의 인접 지역 내의 n-형 도펀트 분포는, S/D 존 (580 또는 582) 으로부터 IGFET (116) 의 길이방향 중심까지의 측면 거리와 거의 동일한 길이방향 측면 거리까지의 IGFET (100) 의 드레인 (242) 및 웰 (180) 의 인접 지역 내의 n-형 도펀트 분포와 본질적으로 동일하다.
구체적으로, IGFET (116) 의 길이방향 중심까지 각 S/D 존 (580 또는 582) 의 상부 표면 및 채널 존 (584) 의 상부 표면의 인접 지역을 따르는 n-형 길이방향 도펀트 분포는, IGFET (116) 의 S/D 존 (580 또는 582) 으로부터 길이방향 중심까지의 측면 거리와 거의 동일한 길이방향 측면 거리까지의 IGFET (100) 의 드레인 (242) 의 상부 표면 및 웰 (180) 의 인접 지역의 상부 표면에 관해 도 13에 나타낸 n-형 길이방향 도펀트 분포와 본질적으로 동일하다. IGFET (116) 의 각 S/D 확장부 (580E 또는 582E) 및 각 메인 S/D 부분 (580M 또는 582M) 을 거치는 적절한 가상 수직선들을 따르는 n-형 수직 도펀트 분포들은, IGFET (100) 의 드레인 확장부 (242E) 및 메인 드레인 부분 (242M) 을 거치는 수직선들 (278E 및 278M) 을 따르는 도 17 및 도 18에 나타낸 n-형 수직 도펀트 분포들과 본질적으로 동일하다.
IGFET (108) 의 드레인 (242) 으로부터 선 (276) 까지의 측면 거리가 IGFET (116) 의 S/D 존 (580 또는 582) 으로부터 길이방향 중심까지의 측면 거리를 초과할 수도 있지만, IGFET (116) 의 채널 존 (584) 의 길이방향 중심을 거치는 가상 수직선을 따르는 n-형 수직 도펀트 분포는 IGFET (100) 의 채널 존 (244) 을 거치는 수직선 (276) 을 따르는 도 16에 나타낸 n-형 수직 분포와 본질적으로 동일하다. 앞서의 제한들의 적용을 받는, 구체적으로 드레인 (242) 의 상부 표면을 따라 그것의 상부 표면을 따르는 채널 존 (244) 을 향하고 또한 수직선들 (276, 278E, 및 278M) 을 따르는, IGFET (100) 의 상부-표면 및 수직 도펀트 분포들에 관해 이루어진 논의들은, IGFET (116) 의 S/D 존들 (580 및 582) 및 채널 존 (584) 의 상부 표면들을 따르고 또한 각 S/D 확장부 (580E 및 582E), 각 메인 S/D 부분 (580M 또는 582M), 및 채널 존 (584) 을 통과하는 지시된 수직선들을 따르는 n-형 도펀트 분포들에 대해 적용된다.
고-전압 p-채널 IGFET (118) 는 반대의 전도성 타입들을 가진 n-채널 IGFET (116) 와 기본적으로 동일하게 구성된다. 도 11e를 다시 참조하면, p-채널 IGFET (118) 는 상부 반도체 표면을 따라서 활성 반도체 아일랜드 (158) 에 위치해 있는 한 쌍의 대체로 동일한 p-형 S/D 존들 (610 및 612) 을 갖는다. S/D 존들 (610 및 612) 은 IGFET (118) 에 관한 보디 재료를 구성하는 n-형 충진된 메인 웰 영역 (198) 의 채널 존 (614) 에 의해 분리되어 있다. n-형 보디-재료 충진된 웰 (198) 은 (a) p-형 S/D 존 (610) 과 함께 제 1 pn 접합 (616) 을 형성하고, 또한 (b) p-형 S/D 존 (612) 과 함께 제 2 pn 접합 (618) 을 형성한다.
각 p-형 S/D 존 (610 또는 612) 은 매우 고농도로 도핑된 메인 부분 (610M 또는 612M) 및 더 저농도로 도핑되었지만 여전히 고농도로 도핑된 측면 확장부 (610E 또는 612E) 로 구성된다. 채널 존 (614) 은 S/D 확장부들 (610E 및 612E) 에 의해 상부 반도체 표면을 따라서 종결된다. 대체로 동일한 p+ S/D 확장부들 (610E 및 612E) 은 대체로 동일한 p++ 메인 S/D 부분들 (610M 및 612M) 보다 더 깊이 확장된다.
하술한 바와 같이, S/D 확장부들 (610E 및 612E) 은, 비대칭 p-채널 IGFET (102) 의 드레인 확장부 (282E) 와 동시의, 및 그러므로 일반적으로 대칭 저-전압 저-VT p-채널 IGFET (114) 의 S/D 확장부들 (550E 및 552E) 과 또한 동시의, p-형 깊은 S/D-확장 도펀트의 이온 주입에 의해 일반적으로 규정된다. 대칭 저-전압 저-누설 p-채널 IGFET (110) 의 S/D 확장부들 (480E 및 482E) 을 규정하기 위해 사용된 p-형 얕은 S/D-확장 주입이 p-형 깊은 S/D-확장 주입 보다 더 얕게 수행되기 때문에, 대칭 고-전압 IGFET (118) 의 S/D 확장부들 (610E 및 612E) 은 대칭 저-전압 IGFET (110) 의 S/D 확장부들 (480E 및 482E) 보다 더 깊게 확장된다.
p-채널 IGFET (118) 에 관한 보디 재료가 n-채널 IGFET (116) 에 대해 존재하는 것과 같이 반도체 보디의 언더라잉 재료와 충진된 메인 웰의 결합이 아닌 충진된 메인 웰로 형성되는, p-채널 IGFET (118) 는 반대의 전도성 타입들을 가진 n-채널 IGFET (116) 와 동일하게 구성된다. 따라서, p-채널 IGFET (118) 는, n-채널 IGFET (116) 의 영역들 (590, 592, 594, 596, 598, 600, 602, 604, 606, 및 608) 과 각각 동일하게 구성된 중간농도로 도핑된 n-형 메인 보디-재료 부분 (620), 중간농도로 도핑된 n-형 중간 보디-재료 부분 (622), 중간농도로 도핑된 n-형 상부 보디-재료 부분 (624), 게이트 유전체 층 (626), tGdH 높은 두께 값의 게이트 전극 (628), 유전체 측벽 스페이서들 (630 및 632), 및 금속 실리사이드 층 (634, 636, 및 638) 을 포함한다. n 메인 보디-재료 부분 (620) 은 p- 기판 영역 (136) 의 위를 덮고 그것과 함께 pn 접합 (234) 을 형성한다.
n-채널 IGFET (116) 의 p-형 충진된 메인 웰 (196) 의 도핑에 관해 이루어진 모든 논의는 반대의 전도성 타입들을 가진 p-채널 IGFET (118) 의 n-형 충진된 메인 웰 (198) 에 대해 적용되고, n-채널 IGFET (116) 의 영역들 (196, 580, 582, 584, 590, 592, 및 594) 은 p-채널 IGFET (118) 의 영역들 (198, 610, 612, 614, 620, 622, 및 624) 로 대체된다.
p-형 백그라운드 도펀트의 존재로 인한 작은 변화 (minor perturbation) 의 적용을 받는, p-채널 IGFET (118) 내의 길이방향 및 수직 도펀트 분포들은 반대의 전도성 타입들을 가진 n-채널 IGFET (116) 내의 길이방향 및 수직 도펀트 분포들과 본질적으로 동일하다. IGFET (118) 내의 도펀트 분포들은 IGFET (116) 내의 도펀트 분포들과 기능적으로 동일하다. IGFET (118) 는 반대의 전압 극성들을 가진 IGFET (116) 와 실질적으로 동일하게 기능한다.
대칭 고-전압 공칭-VT n-채널 IGFET (116) 의 문턱 전압 VT 은 0.4 μm 근처의 드로운 채널 길이 LDR 및 6 - 6.5 ㎚ 의 게이트 유전체 두께에서 보통 0.4 V 내지 0.65 V, 통상적으로 0.5 V 내지 0.55 V 이다. 대칭 고-전압 공칭-VT p-채널 IGFET (118) 의 문턱 전압 VT 은, 0.3 μm 근처의 드로운 채널 길이 LDR 및 6 - 6.5 nm 의 게이트 유전체 두께에서 보통 -0.5 V 내지 -0.75 V, 통상적으로 -0.6 V 내지 -0.65 V 이다. 대칭 IGFET들 (116 및 118) 은 고-전압 디지털 응용들, 예를 들면 3.0 V 의 동작 범위에 대해 특히 적합하다.
I. 공칭 문턱-전압 크기의 대칭 저-전압 IGFET
도 11f 만을 참조하여 공칭 VT 크기의 대칭 저-전압 충진된-웰 상보형 IGFET들 (120 및 122) 을 설명한다. IGFET들 (120 및 122) 은, 오프-상태 전류 누설이 IGFET들 (108 및 110) 에서 감소되는 것을 야기하고 그들의 문턱 전압의 크기 증가를 초래하는 p 문턱값-조정 보디-재료 부분 (458) 및 n 문턱값-조정 보디-재료 부분 (498) 과 유사한 표면-인접 문턱값-조정 보디-재료 부분들이 없는 것을 제외하고는, 증가된 VT 크기의 저-전압 저-누설 대칭 IGFET들 (108 및 110) 과 각각 유사하게 구성된다. 일반적으로 n-채널 IGFET (120) 는 위에서 인용된 미국 특허번호 제6,548,842호에서 설명된 n-채널 IGFET (20) 와 실질적으로 동일하게 구성된다. 이와 유사하게, 일반적으로 p-채널 IGFET (122) 는 미국특허번호 제6,548,842호에서 설명된 p-채널 IGFET와 실질적으로 동일하게 구성된다.
앞서의 논의들을 고려하면, n-채널 IGFET (120) 는 상부 반도체 표면을 따라서 활성 반도체 아일랜드 (160) 에 위치해 있는 한 쌍의 대체로 동일한 n-형 S/D 존들 (640 및 642) 을 구비한다. S/D 존들 (640 및 642) 은, p- 기판 영역 (136) 과 결합하여 IGFET (120) 에 관한 보디 재료를 구성하는 p-형 충진된 메인 웰 영역 (200) 의 채널 존 (644) 에 의해 분리되어 있다. p-형 보디-재료 충진된 웰 (200) 은 (a) n-형 S/D 존 (640) 과 함께 제 1 pn 접합 (646) 을 형성하고, (b) n-형 S/D 존 (642) 와 함께 제 2 pn 접합 (648) 을 형성한다.
각 n-형 S/D 존 (640 또는 642) 은 매우 고농도로 도핑된 메인 부분 (640M 또는 642M) 및 더 저농도로 도핑되었지만 여전히 고농도로 도핑된 측면 확장부 (640E 또는 642E) 로 구성된다. 대체로 동일한 n++ 메인 S/D 부분들 (640M 및 642M) 은 대체로 동일한 n+ S/D 확장부들 (640E 및 642E) 보다 깊게 확장된다. 채널 존 (644) 은 S/D 확장부들 (640E 및 642E) 에 의해서 상부 반도체 표면을 따라 종결된다.
S/D 확장부들 (640E 및 642E) 은 대칭 저-전압 저-누설 n-채널 IGFET (108) 의 S/D 확장부들 (440E 및 442E) 과 동시의 n-형 얕은 S/D-확장 도펀트의 이온 주입에 의해 일반적으로 규정된다. n-형 얕은 S/D-확장 주입은, 아래에서 나타낸 바와 같이, 대칭 저-전압 저-VT n-채널 IGFET (112) 의 S/D 확장부들 (520E 및 522E) 과 대칭 고-전압 공칭-VT n-채널 IGFET (116) 의 S/D 확장부들 (580E 및 582E) 모두를 규정하기 위해 사용된 n-형 깊은 S/D-확장 주입 보다 더 얕게 수행된다. 따라서, 대칭 엠프티-웰 IGFET (112) 의 S/D 확장부들 (520E 및 522E) 및 대칭 충진된-웰 IGFET (116) 의 S/D 확장부들 (580 및 582) 은 대칭 충진된-웰 IGFET (120) 의 S/D 확장부들 (640E 및 642E) 보다 깊이 확장된다.
p-형 보디-재료 충진된 메인 웰 (200) 의 한 쌍의 대체로 동일한 중간농도로 도핑된 측방으로 분리된 할로 포켓 부분들 (650 및 652) 은 S/D 존들 (640 및 642) 을 따라 상부 반도체 표면까지 각각 확장되고, S/D 존들 (640 및 642) 사이의 각각의 위치에서 종결된다. 도 11f 는 S/D 존들 (640 및 642) 이 할로 포켓들 (650 및 652) 보다 깊이 확장되는 상황을 도시한다. 다르게는, 할로 포켓들 (650 및 652) 이 S/D 존들 (640 및 642) 보다 깊이 확장될 수도 있다. 그러면 할로 포켓들 (650 및 652) 은 S/D 존들 (640 및 642) 아래에서 측방으로 확장된다. IGFET (108) 의 할로 포켓 부분들 (450 및 452) 과 같이, 할로 포켓들 (650 및 652) 은 상부 반도체 표면의 아래에서 최대 농도에 도달하는 p-형 S/D 할로 도펀트로 규정된다.
할로 포켓 부분들 (650 및 652) 바깥쪽의 p-형 보디-재료 충진된 메인 웰 (200) 의 재료는 중간농도로 도핑된 메인 보디-재료 부분 (654) 및 중간농도로 도핑된 추가의 보디-재료 부분 (656) 으로 구성된다. p 보디-재료 부분들 (654 및 656) 은, 추가의 보디-재료 부분 (656) 이 할로 포켓들 (650 및 652) 사이의 상부 반도체 표면까지 확장되는 것을 제외하고는, IGFET (108) 의 p 보디-재료 부분들 (454 및 456) 과 각각 동일하게 구성된다. p 보디-재료 부분들 (654 및 656) 은 p-형 충진된 메인 웰 도펀트 및 p-형 APT 도펀트로 각각 규정된다. 따라서, 본 명세서에서 보디-재료 부분들 (654 및 656) 은 종종 p 충진된-웰 메인 보디-재료 부분 (654) 및 p APT 보디-재료 부분 (656) 으로 각각 지칭된다.
채널 존 (644)(도 11f에는 구체적으로 구획되어 있지 않음) 은 S/D 존들 (640 및 642) 사이의 모든 p-형 모노실리콘으로 구성된다. 보다 구체적으로, 채널 존 (644) 은 APT 보디-재료 부분 (656) 의 표면-인접 언더라잉 세그먼트 및 (a) 도 11f의 예에서 나타낸 바와 같이 S/D 존들 (640 및 642) 이 할로 포켓들 (650 및 652) 보다 깊이 확장하는 경우에는 p 할로 포켓 부분들 (650 및 652) 의 모두 또는 (b) 할로 포켓들 (650 및 652) 이 S/D 존들 (640 및 642) 보다 깊이 확장하는 경우에는 할로 포켓들 (650 및 652) 의 표면-인접 세그먼트들에 의해 형성된다. 할로 포켓들 (650 및 652) 은 웰 (200) 의 직접 인접한 재료 보다 더욱 고농도로 도핑된 p-형이다.
IGFET (120) 는 IGFET (108) 의 영역들 (460, 462, 464, 466, 468, 470, 및 472) 과 각각 동일하게 구성된 tGdL 낮은 두께의 게이트 유전체 층 (660), 게이트 전극 (662), 유전체 측벽 스페이서들 (664 및 666), 및 금속 실리사이드 층 (668, 670, 및 672) 을 더 포함한다.
IGFET (120) 의 충진된 웰 영역 (200) 은, 대칭 저-누설 n-채널 IGFET (108) 의 충진된 웰 영역 (188) 과 각각 동시의 p-형 충진된 메인 웰 및 APT 도펀트들의 이온 주입에 의해 일반적으로 규정된다. IGFET (120) 의 충진된 웰 (200) 은 IGFET (108) 의 충진된 웰 (188) 내의 문턱값-조정 보디-재료 부분 (458) 에 대응하는 문턱값-조정 보디-재료 부분이 없으므로, IGFET (120) 의 도핑된 모노실리콘 내의 p-형 도펀트 분포는, IGFET (120) 의 도핑된 모노실리콘 내의 p-형 문턱값-조정 도펀트의 원자들의 존재의 적용을 받는 IGFET (108) 의 도핑된 모노실리콘 내의 p-형 도펀트 분포와 본질적으로 동일하다. 문턱값-조정 보디-재료 부분 (458) 에 관한 논의를 제외하고, IGFET (108) 의 도핑된 모노실리콘 내의 p-형 도펀트 분포에 관해 이루어진 모든 논의는 IGFET (120) 의 도핑된 모노실리콘에 대해 적용된다.
IGFET (120) 의 메인 S/D 부분들 (640M 및 642M) 은, IGFET (108) 의 메인 S/D 부분들 (440M 및 442M) 과 동시의 n-형 메인 S/D 도펀트의 이온 주입에 의해 일반적으로 규정된다. IGFET (120) 의 S/D 확장부들 (640E 및 642E) 이 IGFET (108) 의 S/D 확장부들 (440E 및 442E) 와 동시의 n-형 얕은 S/D-확장 도펀트의 이온 주입에 의해 일반적으로 규정되므로, IGFET (120) 의 S/D 존들 (640 및 642) 내의 n-형 도펀트 분포는 IGFET (108) 의 S/D 존들 (440 및 442) 내의 n-형 도펀트 분포와 본질적으로 동일하다.
보다 구체적으로, IGFET (120) 의 S/D 존들 (640 및 642) 의 상부 표면을 따르는 n-형 길이방향 도펀트 분포는, IGFET (108) 의 S/D 존들 (440 및 442) 의 상부 표면에 관한 도 30에 나타낸 n-형 길이방향 도펀트 분포와 본질적으로 동일하다. IGFET (120) 의 S/D 존 (640 또는 642) 을 거치는 적절한 가상 수직선을 따르는 n-형 수직 도펀트 분포는, IGFET (108) 의 S/D 존 (440 또는 442) 을 거치는 수직선 (474 또는 476) 을 따르는 도 31에 나타낸 n-형 수직 도펀트 분포와 본질적으로 동일하다. IGFET (108) 의 n-형 상부-표면 및 수직 도펀트 분포들에 관해 이루어진 논의들은, IGFET (120) 의 n-형 상부-표면 및 수직 도펀트 분포들에 대해 적용된다.
공칭 VT 의 저-전압 p-채널 IGFET (122) 는, 반대의 전도성 타입들을 가진 n-채널 IGFET (120) 과 기본적으로 동일하게 구성된다. 도 11f를 다시 참조하면, p-채널 IGFET (122) 는 상부 반도체 표면을 따라서 활성 반도체 아일랜드 (162) 에 위치해 있는 한 쌍의 대체로 동일한 p-형 S/D 존들 (680 및 682) 을 구비한다. S/D 존들 (680 및 682) 은 IGFET (122) 에 관한 보디 재료를 구성하는 n-형 충진된 메인 웰 영역 (202) 의 채널 존 (684) 에 의해 분리되어 있다. n-형 보디-재료 충진된 웰 (202) 은 (a) p-형 S/D 존 (680) 과 함께 제 1 pn 접합 (686) 을 형성하고, 또한 (b) p-형 S/D 존 (682) 와 함께 제 2 pn 접합 (688) 을 형성한다.
n-채널 IGFET (120) 에 대해 존재하는 것과 같이 p-채널 IGFET (122) 에 관한 보디 재료가 반도체 보디의 언더라잉 재료와 충진된 메인 웰의 결합이 아닌 충진된 메인 웰로 형성되는 p-채널 IGFET (122) 는, 반대의 전도성 타입들을 가진 n-채널 IGFET (120) 와 동일하게 구성된다. 따라서, p-채널 IGFET (122) 는 n-채널 IGFET (120) 의 영역들 (650, 652, 654, 656, 660, 662, 664, 666, 668, 670, 및 672) 과 각각 동일하게 구성된 대체로 동일한 중간농도로 도핑된 n-형 할로 포켓 부분들 (690 및 692), 중간농도로 도핑된 n-형 메인 보디-재료 부분 (694), 중간농도로 도핑된 n-형 추가 보디-재료 부분 (696), tGdL 낮은 두께 값의 게이트 유전체 층 (700), 게이트 전극 (702), 유전체 측벽 스페이서들 (704 및 706), 및 금속 실리사이드 층 (708, 710, 및 712) 을 포함한다.
n 메인 보디-재료 부분 (694) 은 p- 기판 영역 (136) 의 위를 덮고 그것과 함께 pn 접합 (236) 을 형성한다. 또한, 각 p-형 S/D 존 (680 또는 682) 은 매우 고농도로 도핑된 메인 부분 (680M 또는 682M) 과 더 저농도로 도핑되었지만 여전히 고농도로 도핑된 측면 확장부 (680E 또는 682E) 로 구성된다. n-채널 IGFET (120) 의 p-형 충진된 메인 웰 (200) 의 도핑에 관해 이루어진 모든 논의는 반대의 전도성 타입들을 가진 p-채널 IGFET (122) 의 n-형 충진된 메인 웰 (202) 에 대해 적용되고, n-채널 IGFET (120) 의 영역들 (200, 640, 640M, 640E, 642, 642M, 642E, 644, 650, 652, 654, 및 656) 은 p-채널 IGFET (122) 의 영역들 (202, 680, 680M, 680E, 682, 682M, 682E, 684, 690, 692, 694, 및 696) 로 대체된다.
p-형 백그라운드 도펀트의 존재로 인한 작은 섭동 (minor perturbation) 의 적용을 받는, p-채널 IGFET (122) 내의 길이방향 및 수직 도펀트 분포들은 반대의 전도성 타입들을 가진 n-채널 IGFET (120) 내의 길이방향 및 수직 도펀트 분포들과 본질적으로 동일하다. IGFET (122) 내의 도펀트 분포들은 IGFET (120) 내의 도펀트 분포들과 기능적으로 동일하다. IGFET (122) 는 반대의 전압 극성들을 가진 IGFET (120) 와 실질적으로 동일하게 기능한다.
대칭 저-전압 공칭-VT n-채널 IGFET (120) 의 문턱 전압 VT 은 보통 0.25 V 내지 0.45 V, 통상적으로 0.35 V 이다. 대칭 저-전압 공칭-VT p-채널 IGFET (122) 의 문턱 전압 VT 은 보통 -0.2 V 내지 -0.4 V, 통상적으로 -0.3 V 이다. 이들 VT 범위들과 통상적인 값들은, 0.13 μm 의 드로운 채널 길이 LDR 및 2 nm 의 게이트 유전체 두께에서의 IGFET들 (120 및 122) 의 숏-채널 구현에 관한 것이다. 대칭 IGFET들 (120 및 122) 은 저-전압 디지털 응용들, 예를 들면 1.2 V 의 동작 범위에 대해 특히 적합하다.
J. 대칭 고-전압 저-문턱-전압 IGFET들
도 11g 만을 참조하여 대칭 고-전압 저-VT 엠프티-웰 상보형 IGFET들 (124 및 126) 을 설명한다. 아래에서 더 설명하는 바와 같이, IGFET들 (124 및 126) 은, 더 긴 채널 길이와 더 큰 게이트 유전체 두께를 가지는 것을 제외하고는, 저-전압 저-VT IGFET들 (112 및 114) 과 각각 실질적으로 동일하게 구성되므로 고-전압 동작에 대해 적합하다.
n-채널 IGFET (124) 는 상부 반도체 표면을 따라서 활성 반도체 아일랜드 (164) 에 위치해 있는 한 쌍의 대체로 동일한 n-형 S/D 존들 (720 및 722) 을 구비한다. S/D 존들 (720 및 722) 은, p- 기판 영역 (136) 과 결합하여 IGFET (124) 에 관한 보디 재료를 구성하는 p-형 엠프티 메인 웰 영역 (204) 의 채널 존 (724) 에 의해 분리되어 있다. p-형 보디-재료 엠프티 웰 (204) 은 (a) n-형 S/D 존 (720) 과 함께 제 1 pn 접합 (726) 을 형성하고, 또한 (b) n-형 S/D 존 (722) 과 함께 제 2 pn 접합 (728) 을 형성한다.
각 n-형 S/D 존 (720 또는 722) 은 매우 고농도로 도핑된 메인 부분 (720M 또는 722M) 및 더 저농도로 도핑되었지만 여전히 고농도로 도핑된 측면 확장부 (720E 또는 722E) 로 구성된다. 대체로 동일한 n+ 측면 S/D 확장부들 (720E 및 722E) 은, 대체로 동일한 n++ 메인 S/D 부분들 (720M 및 722M) 보다 깊게 확장된다. 채널 존 (724) 은 S/D 확장부들 (720E 및 722E) 에 의해 상부 반도체 표면을 따라 종결된다.
S/D 확장부들 (720E 및 722E) 은, 비대칭 n-채널 IGFET (100) 의 드레인 확장부 (242E) 와 동시의, 및 그러므로 일반적으로 대칭 저-전압 저-VT n-채널 IGFET (112) 의 S/D 확장부들 (520E 및 522E) 과 그리고 대칭 고-전압 공칭-VT n-채널 IGFET (116) 의 S/D 확장부들 (580 및 582) 과 또한 동시의, n-형 깊은 S/D-확장 도펀트의 이온 주입에 의해 일반적으로 규정된다. 아래에서 나타낸 바와 같이, 대칭 저-전압 저-누설 n-채널 IGFET (108) 의 S/D 확장부들 (440E 및 442E) 을 규정하기 위해서 및 또한 일반적으로 대칭 저-전압 공칭-VT n-채널 IGFET (120) 의 S/D 확장부들 (640E 및 642E) 을 규정하기 위해서 사용된 n-형 얕은 S/D-확장 주입은, n-형 깊은 S/D-확장 주입 보다 더 얕게 수행된다. 따라서, 대칭 엠프티-웰 IGFET (124) 의 S/D 확장부들 (720E 및 722E) 은 대칭 충진된-웰 IGFET (108) 의 S/D 확장부들 (440E 및 442E) 및 대칭 충진된-웰 IGFET (120) 의 S/D 확장부들 (640E 및 642E) 모두 보다 깊게 확장된다.
p-형 보디-재료 엠프티 메인 웰 (204) 내의 p-형 도펀트는 p- 기판 영역 (136) 의 실질적으로 일정한 p-형 백그라운드 도펀트와 p-형 엠프티 메인 웰 도펀트로 구성된다. 엠프티 웰 (204) 내의 p-형 엠프티 메인 웰 도펀트가 평균 깊이 yPWPK 에서 깊은 표면하부 농도 최대에 도달하기 때문에, 웰 (204) 내의 p-형 엠프티 메인 웰 도펀트의 존재는 웰 (204) 내의 전체 p-형 도펀트의 농도가 실질적으로 웰 (204) 내의 깊은 표면하부 농도 최대의 위치에서 깊은 로컬 표면하부 농도 최대에 도달하는 것을 야기한다. 엠프티 웰 (204) 의 깊은 p-형 엠프티-웰 농도 최대의 위치로부터 상부 반도체 표면을 향해 채널 존 (724) 을 거치는 가상 수직선을 따라 이동할 때에, 웰 (204) 내의 p-형 도펀트의 농도는 부호 "p"로 표시된 중간농도 도핑으로부터 부호 "p-"로 표시된 저농도 도핑으로 점차 떨어진다. 도 11g의 점선 730 은, 그 아래에서는 엠프티 웰 (204) 의 p-형 도펀트 농도가 중간농도 p 도핑에 있고, 그 위에서는 웰 (204) 내의 p-형 도펀트 농도가 저농도 p- 도핑에 있는 위치를 대략적으로 나타낸다.
IGFET (112) 와 같이, IGFET (124) 는 할로 포켓 부분을 구비하고 있지 않다. S/D 존들 (720 및 722) 사이의 모든 p-형 모노실리콘으로 구성된, 채널 존 (724)(도 11g에는 구체적으로 구획되어 있지 않음) 은 이에 따라 웰 (204) 의 p- 상부 지역의 표면-인접 세그먼트에 의해 단독으로 형성된다. IGFET (124) 는, n-채널 IGFET (112) 의 영역들 (536, 538, 540, 542, 544, 546, 및 548) 과 각각 동일하게 구성된 tGdH 높은 두께 값의 게이트 유전체 층 (736), 게이트 전극 (738), 유전체 측벽 스페이서들 (740 및 742), 및 금속 실리사이드 층 (744, 746, 및 748) 을 더 포함한다.
IGFET (124) 의 엠프티 웰 영역 (204) 은 대칭 저-전압 저-VT n-채널 IGFET (112) 의 엠프티 웰 영역 (192) 과 동시의 및 그러므로 일반적으로 비대칭 n-채널 IGFET (100) 의 엠프티 웰 영역 (180) 의 엠프티 웰 영역 (180) 과 동시의 p-형 엠프티 메인 웰 도펀트의 이온 주입에 의해 일반적으로 규정된다. IGFET (124) 의 메인 S/D 부분들 (720M 및 722M) 은 IGFET (112) 의 메인 S/D 부분들 (520M 및 522M) 과 동시의 및 그러므로 일반적으로 IGFET (100) 의 메인 드레인 부분 (242M)(및 메인 소스 부분 (240M)) 과의 동시의 n-형 메인 S/D 도펀트의 이온 주입에 의해 일반적으로 규정된다. IGFET (124) 의 S/D 확장부들 (720E 및 722E) 이 IGFET (112) 의 S/D 확장부들 (520E 및 522E) 과 동시의 및 그러므로 일반적으로 IGFET (100) 의 드레인 확장부 (242E) 와 동시의 n-형 깊은 S/D-확장 도펀트의 이온 주입에 의해 일반적으로 규정되기 때문에, IGFET (124) 의 길이방향 중심까지의 각 S/D 존 (720 또는 722) 및 웰 (204) 의 인접 지역 내의 도펀트 분포는 IGFET (124) 의 S/D 존 (720 또는 722) 으로부터 길이방향 중심까지의 측면 거리와 거의 동일한 길이방향 측면 거리까지의 웰 (180) 의 인접 지역 및 IGFET (100) 의 드레인 (242) 내의 도펀트 분포와 본질적으로 동일하다.
구체적으로, IGFET (124) 의 길이방향 중심까지의 채널 존 (724) 의 상부 표면의 인접 지역 및 각 S/D 존 (720 또는 722) 의 상부 표면을 따르는 길이방향 도펀트 분포는, IGFET (124) 의 S/D 존 (720 또는 722) 로부터 길이방향 중심까지의 측면 거리와 거의 동일한 길이방향 측면 거리까지의 웰 (180) 의 인접 지역의 상부 표면 및 IGFET (100) 의 드레인 (242) 의 상부 표면에 관한 도 13에 나타낸 길이방향 도펀트 분포와 실질적으로 동일하다. IGFET (124) 의 각 S/D 확장부 (720E 또는 722E) 및 각 메인 S/D 부분 (720M 또는 722M) 을 거치는 적절한 가상 수직선들을 따르는 수직 도펀트 분포들은, IGFET (100) 의 드레인 확장부 (242E) 및 메인 드레인 부분 (242M) 을 거치는 수직선들 (278E 및 278M) 을 따르는 도 17 및 도 18에 나타낸 수직 도펀트 분포들과 본질적으로 동일하다.
IGFET (100) 의 드레인 (242) 부터 선 (276) 까지의 측면 거리가 S/D 존 (720 또는 722) 부터 IGFET (124) 의 길이방향 중심까지의 측면 거리를 초과할 수 있지만, IGFET (124) 의 채널 존 (724) 의 길이방향 중심을 거치는 가상 수직선을 따르는 수직 도펀트 분포는, IGFET (100) 의 채널 존 (244) 을 거치는 수직선 (276) 을 따르는 도 16에 나타낸 수직 도펀트 분포와 본질적으로 동일하다. 앞서의 제한들의 적용을 받는, 구체적으로 드레인 (242) 의 상부 표면을 따라 그것의 상부 표면을 따르는 채널 존 (244) 을 향하고 또한 수직선들 (276, 278E, 및 278M) 을 따르는, IGFET (100) 의 상부-표면 및 수직 도펀트 분포들에 관해 이루어진 논의들은, S/D 존들 (720 및 722) 과 채널 존 (724) 의 상부 표면들을 따르고 또한 IGFET (124) 의 각 S/D 확장부 (720E 또는 722E), 각 메인 S/D 부분 (720M 또는 722M), 및 채널 존 (724) 을 거치는 지시된 수직선들을 따르는 도펀트 분포들에 대해 적용된다
고-전압 저-VT p-채널 IGFET (126) 는, 반대의 전도성 타입들을 가진 n-채널 IGFET (124) 와 기본적으로 동일하게 구성된다. 도 11g를 다시 참조하면, p-채널 IGFET (126) 는 상부 반도체 표면을 따라서 활성 반도체 아일랜드 (166) 에 위치해 있는 한 쌍의 대체로 동일한 p-형 S/D 존들 (750 및 752) 을 구비한다. S/D 존들 (750 및 752) 은 IGFET (126) 에 관한 보디 재료를 구성하는 n-형 엠프티 메인 웰 영역 (206) 의 채널 존 (754) 에 의해 분리되어 있다. n-형 보디-재료 엠프티 웰 (206) 은 (a) p-형 S/D 존 (750) 과 함께 제 1 pn 접합 (756) 을 형성하고, 또한 (b) p-형 S/D 존 (752) 와 함께 제 2 pn 접합 (758) 을 형성한다.
각각의 n-형 S/D 존 (750 또는 752) 은 매우 고농도로 도핑된 메인 부분 (750M 또는 752M) 및 더 저농도로 도핑되었지만 여전히 고농도로 도핑된 측면 확장부 (750E 또는 752E) 로 구성된다. 대체로 동일한 n+ S/D 확장부들 (750E 및 752E) 은 대체로 동일한 n++ 메인 S/D 부분들 (750M 및 752M) 보다 깊게 확장된다. 채널 존 (754) 은 S/D 확장부들 (750E 및 752E) 에 의해서 상부 반도체 표면을 따라서 종결된다.
S/D 확장부들 (750E 및 752E) 은 비대칭 p-채널 IGFET (102) 의 드레인 확장부 (282E) 와 동시에 및 그러므로 또한 대칭 저-전압 저-VT p-채널 IGFET (114) 의 S/D 확장부들 (550E 및 552E) 및 대칭 고-전압 공칭-VT p-채널 IGFET (118) 의 S/D 확장부들 (610 및 612) 과 동시에의 p-형 깊은 S/D-확장 도펀트의 이온 주입에 의해 일반적으로 규정된다. 대칭 저-전압 저-누설 p-채널 IGFET (110) 의 S/D 확장부들 (480E 및 482E) 을 규정하고 또한 일반적으로 대칭 저-전압 공칭-VT p-채널 IGFET (122) 의 S/D 확장부들 (680E 및 682E) 을 규정하기 위해 사용된 p-형 얕은 S/D-확장 주입은, 아래에서 나타낸 바와 같이, p-형 깊은 S/D-확장 주입보다 더 얕게 수행된다. 따라서, 대칭 엠프티-웰 IGFET (126) 의 S/D 확장부들 (750E 및 752E) 은, 대칭 충진된-웰 IGFET (110) 의 S/D 확장부들 (480E 및 482E) 과 대칭 충진된-웰 IGFET (122) 의 S/D 확장부들 (680E 및 682E) 모두 보다 더 깊게 확장된다.
n-형 보디-재료 엠프티 메인 웰 (206) 내의 n-형 도펀트는 n-형 엠프티 메인 웰 도펀트 단독으로 구성된다. 따라서, 엠프티 웰 (206) 내의 n-형 도펀트는 평균 깊이 yNWPK 에서 깊은 표면하부 농도 최대에 도달한다. 채널 존 (754) 을 거치는 가상 수직선을 따라 엠프티 웰 (206) 의 n-형 엠프티-웰 농도 최대의 위치로부터 상부 반도체 표면을 향하여 이동할 때에, 웰 (206) 내의 n-형 도펀트의 농도는 부호 "n"으로 표시된 중간농도 도핑으로부터 부호 "n-"로 표시된 저농도 도핑으로 점차 떨어진다. 도 11g의 점선 760 은 그 아래에서는 엠프티 웰 (206) 내의 n-형 도펀트 농도가 중간농도 n 도핑에 있고, 그 위에서는 웰 (206) 내의 n-형 도펀트 농도가 저농도 n- 도핑에 있는 위치를 대략적으로 나타낸다.
앞선 논의의 적용을 받는, p-채널 IGFET (126) 는 반대인 전도성을 타입들을 가진 n-채널 IGFET (124) 와 동일하게 구성된다. 따라서, p-채널 IGFET (126) 는 n-채널 IGFET (124) 의 영역들 (736, 738, 740, 742, 744, 746, 및 748) 과 각각 동일하게 구성된 tGdH 높은 두께 값에서의 게이트 유전체 층, 게이트 전극 (768), 유전체 측벽 스페이서들 (770 및 772), 및 금속 실리사이드 층 (774, 776, 및 778) 을 더 포함한다. n-채널 IGFET (124) 과 같이, p-채널 IGFET (126) 은 할로 포켓 부분들을 구비하지 않는다. S/D 존들 (750 및 752) 사이의 모든 n-형 모노실리콘으로 구성된 채널 존 (754)(도 11g에는 구체적으로 구획되어 있지 않음) 은, 웰 (206) 의 n- 상부 지역의 표면-인접 세그먼트에 의해 단독으로 형성된다.
p-형 백그라운드 도펀트의 존재로 인한 작은 변화 (minor perturbation) 의 적용을 받는, p-채널 IGFET (126) 내의 길이방향 및 수직 도펀트 분포들은 반대의 전도성 타입들을 가진 n-채널 IGFET (124) 내의 길이방향 및 수직 도펀트 분포들과 본질적으로 동일하다. IGFET (126) 내의 도펀트 분포들은 IGFET (124) 내의 도펀트 분포들과 기능적으로 동일하다. IGFET (126) 는 반대의 전압 극성들을 가진 IGFET (124) 와 실질적으로 동일하게 기능한다.
대칭 고-전압 저-VT n-채널 IGFET (124) 의 문턱 전압 VT 은 0.5 μm 근처의 드로운 채널 길이 LDR 및 6 - 6.5 ㎚ 의 게이트 유전체 두께에서 보통 0.1 V 내지 0.05 V, 통상적으로 -0.025 V 이다. 마찬가지로, 대칭 고-전압 저-VT p-채널 IGFET (126) 의 문턱 전압 VT 은, 0.5 μm 근처의 드로운 채널 길이 LDR 및 6 - 6.5 nm 의 게이트 유전체 두께에서 보통 0.05 V 내지 0.25 V, 통상적으로 0.15 V 이다.
각각의 엠프티 웰 영역들 (204 및 206) 을 가진 대칭 고-전압 IGFET들 (124 및 126) 의 구현은, 각각의 엠프티 웰 영역들 (192 및 194) 을 가진 대칭 저-전압 IGFET들 (112 및 114) 의 구현이 IGFET들 (112 및 114) 로 하여금 매우 낮은 크기의 문턱 전압들을 가질 수 있게 한 것과 기본적으로 동일한 방식으로, IGFET들 (124 및 126) 이 매우 낮은 크기의 문턱 전압 VT 을 달성할 수 있게 한다. 즉, 엠프티 메인 웰 영역 (204) 의 상부 표면 근처에서의 p-형 반도체 도펀트의 감소된 양으로 인해 n-채널 IGFET (112) 의 문턱 전압 VT 의 값은 감소된다. 이와 유사하게, 엠프티 메인 웰 영역 (206) 의 상부 표면 근처에서의 n-형 반도체 도펀트의 감소된 양으로 인해 p-채널 IGFET (126) 의 문턱 전압 VT 의 크기가 감소된다. 대칭 IGFET들 (124 및 126) 은 고-전압 IGFET들 (116 및 118) 보다 낮은 크기의 문턱 전압 VT 을 요구하고 증가된 채널 길이 L 을 수용할 수 있는, 예를 들면 1.2 V 의 동작 범위, 고-전압 아날로그 및 디지털 응용들에 대해 특히 적합하다.
K. 대칭 네이티브 (Native) 저-전압 n-채널 IGFET들
도 11h 만을 참조하여 대칭 네이티브 저-전압 IGFET들 (128 및 130)(모두 n 채널) 을 설명한다. 공칭 VT 크기의 IGFET (128) 는 상부 반도체 표면을 따라 활성 반도체 아일랜드 (168) 에 위치해 있는 한 쌍의 대체로 동일한 n-형 S/D 존들 (780 및 782) 을 구비한다. S/D 존들 (780 및 782) 은 주로 p- 기판 영역 (136) 으로 형성된 p-형 보디 재료의 채널 존 (784) 에 의해 분리되어 있다. IGFET (128) 에 관한 p-형 보디 재료는 (a) n-형 S/D 존 (780) 과 함께 제 1 pn 접합 (786) 을 형성하고, 또한 (b) n-형 S/D 존 (782) 과 함께 제 2 pn 접합 (788) 을 형성한다.
각 n-형 S/D 존 (780 또는 782) 은 매우 고농도로 도핑된 메인 부분 (780M 또는 782M) 및 더 저농도로 도핑되었지만 여전히 고농도로 도핑된 측면 확장부 (780E 또는 782E) 로 구성된다. 대체로 동일한 n++ 메인 S/D 부분들 (780M 및 782M) 은, 대체로 동일한 n+ 소스 확장부들 (780E 및 782E) 보다 깊게 확장된다. 채널 존 (784) 은 S/D 확장부들 (780E 및 782E) 에 의해서 상부 반도체 표면을 따라 종결된다.
p- 기판 영역 (136) 이외에도, IGFET (128) 에 관한 보디 재료는 각각 S/D 존들 (780 및 782) 을 따라 상부 반도체 표면까지 확장되고 S/D 존들 (780 및 782) 사이의 각 위치들에서 종결되는, 한 쌍의 대체로 동일한 중간농도로 도핑되고 측방으로 분리된 할로 포켓 부분들 (790 및 792) 을 포함한다. 도 11h는 S/D 존들 (780 및 782) 이 할로 포켓들 (790 및 792) 보다 깊게 확장된 상황을 도시한다. 다르게는, 할로 포켓들 (790 및 792) 이 S/D 존들 (780 및 782) 보다 깊게 확장될 수 있다. 그러면 할로 포켓들 (790 및 792) 은 S/D 존들 (780 및 782) 아래에서 측방으로 확장된다.
채널 존 (784)(도 11h에는 구체적으로 구획되어 있지 않음) 은 S/D 존들 (780 및 782) 사이의 모든 p-형 모노실리콘으로 구성된다. 구체적으로, 채널 존 (784) 은 p- 기판 영역 (136) 의 표면-인접 세그먼트 및 (a) 도 11h의 예에서 나타낸 바와 같이 S/D 존들 (780 및 782) 이 할로 포켓들 (790 및 792) 보다 깊게 확장되는 경우에는 p 할로 포켓 부분들 (790 및 792) 의 모두 또는 (b) 할로 포켓들 (790 및 792) 이 S/D 존들 (780 및 782) 보다 깊게 확장되는 경우에는 할로 포켓들 (790 및 792) 의 표면-인접 세그먼트들에 의해 형성된다. 기판 영역 (136) 이 저농도로 도핑되어 있기 때문에, 할로 포켓들 (790 및 792) 은 IGFET (128) 에 관한 보디 재료의 직접 인접한 재료보다 더 고농도로 도핑된 p-형이다.
tGdL 낮은 두께 값의 게이트 유전체 층 (796) 은 상부 반도체 표면 상에 위치해 있고, 채널 존 (784) 위에서 연장된다. 게이트 전극 (798) 은 채널 존 (784) 위의 게이트 유전체 층 (796) 상에 위치해 있다. 게이트 전극 (798) 은 각각의 n+ S/D 확장부 (780E 또는 782E) 의 일부분 위에서 연장되지만, 보통 n++ 메인 S/D 부분 (780M 또는 782M) 의 임의 부분 위에서는 연장되지 않는다. 유전체 측벽 스페이서들 (800 및 802) 은 게이트 전극 (798) 의 대향하는 횡방향 측벽들을 따라서 각각 위치해 있다. 금속 실리사이드 층 (804, 806, 및 808) 은 게이트 전극 (798) 과 메인 S/D 부분들 (780M 및 782M) 의 상단을 따라 각각 위치해 있다.
이하, 대칭 네이티브 n-채널 IGFET (132) 의 도핑된 모노실리콘 내의 대체로 동일한 n-형 도펀트 분포와 관련하여, IGFET (128) 의 도핑된 모노실리콘 내의 n-형 도펀트 분포를 설명한다.
계속해서 도 11h를 참조하면, 낮은 VT 크기의 대칭 네이티브 저-전압 n-채널 IGFET (130) 는 상부 반도체 표면을 따라서 활성 반도체 아일랜드 (170) 에 위치해 있는 한 쌍의 대체로 동일한 n-형 S/D 존들 (810 및 812) 를 구비한다. S/D 존들 (810 및 812) 은 IGFET (130) 에 관한 p-형 보디 재료를 구성하는 p- 기판 영역 (136) 의 채널 존 (814) 에 의해 분리되어 있다. p- 보디-재료 기판 영역 (136) 은 (a) n-형 S/D 존 (810) 과 함께 제 1 pn 접합 (816) 을 형성하고, 또한 (b) n-형 S/D 존 (812) 과 함께 제 2 pn 접합 (818) 을 형성한다.
각 n-형 S/D 존 (810 또는 812) 은 매우 고농도로 도핑된 메인 부분 (810M 또는 812M) 및 더 저농도로 도핑되었지만 여전히 고농도로 도핑된 측면 확장부 (810E 또는 812E) 로 구성된다. 대체로 동일한 n+ S/D 확장부들 (810E 및 812E) 은, 대체로 동일한 n++ 메인 S/D 부분들 (810M 및 812M) 보다 깊게 형성된다. 채널 존 (814) 은 S/D 확장부들 (810E 및 812E) 에 의해서 상부 반도체 표면을 따라 종결된다.
IGFET (130) 는, IGFET의 p-형 보디-재료에 위치해 있고 S/D 존들 (810 및 812) 을 따라 각각 확장되며 IGFET의 p-형 보디 재료의 인접 재료보다 p-형으로 더욱 고농도로 도핑된, 할로 포켓 부분들을 갖지 않는다. S/D 존들 (810 및 812) 사이의 모든 p-형 모노실리콘으로 구성된, 채널 존 (814)(도 11h에는 구체적으로 구획되어 있지 않음) 은 그러므로 p- 기판 영역 (136) 의 표면-인접 세그먼트에 의해 단독으로 형성된다.
tGdL 낮은 두께 값의 게이트 유전체 층 (826) 은 상부 반도체 표면 상에 위치해 있고, 채널 존 (814) 위에서 연장된다. 게이트 전극 (828) 은 채널 존 (814) 위의 게이트 유전체 층 (826) 상에 위치해 있다. 게이트 전극 (828) 은 각각의 n+ S/D 확장부 (810E 또는 812E) 의 일부분 위에서 연장되지만, 보통 n++ 메인 S/D 부분 (810M 또는 812M) 의 임의 부분 위에서는 연장되지 않는다. 유전체 측벽 스페이서들 (830 및 832) 은 게이트 전극 (828) 의 대향하는 횡방향 측벽들을 따라서 각각 위치해 있다. 금속 실리사이드 층 (834, 836, 및 838) 은 게이트 전극 (828) 과 메인 S/D 부분들 (810M 및 812M) 의 상단을 따라 각각 위치해 있다.
이하, 대칭 네이티브 n-채널 IGFET (134) 의 도핑된 모노실리콘 내의 대체로 동일한 n-형 도펀트 분포와 관련하여, IGFET (130) 의 도핑된 모노실리콘 내의 n-형 도펀트 분포를 설명한다.
대칭 네이티브 저-전압 공칭-VT n-채널 IGFET (128) 의 문턱 전압 VT 은, 0.3 μm 의 드로운 채널 길이 (drawn channel length) LDR 와 및 2 nm 의 게이트 유전체 두께에서 보통 0.2 V 내지 0.45 V, 통상적으로 0.3 V 내지 0.35 V 이다. 대칭 네이티브 저-전압 저-VT n-채널 IGFET (130) 의 문턱 전압 VT 은, 1 μm 의 드로운 채널 길이 LDR 와 2 nm 의 게이트 유전체 두께에서 보통 -0.15 V 내지 0.1 V, 통상적으로 -0.03 V 이다. 대칭 네이티브 IGFET들 (128 및 130) 은 저-전압 아날로그 및 디지털 응용들, 예를 들면 1.2 V 의 동작 범위에 대해 특히 적합하다.
L. 대칭 네이티브 고-전압 n-채널 IGFET
도 11i 만을 참조하여 대칭 네이티브 고-전압 IGFET들 (132 및 134)(모두 n 채널) 을 설명한다. 공칭 VT 크기의 IGFET (132) 는 상부 반도체 표면을 따라 활성 반도체 아일랜드 (172) 에 위치해 있는 한 쌍의 대체로 동일한 n-형 S/D 존들 (840 및 842) 을 구비한다. S/D 존들 (840 및 842) 은 주로 p- 기판 영역 (136) 으로 형성된 p-형 보디 재료의 채널 존 (844) 에 의해 분리되어 있다. IGFET (132) 에 관한 p-형 보디 재료는 (a) n-형 S/D 존 (840) 과 함께 제 1 pn 접합 (846) 을 형성하고, 또한 (b) n-형 S/D 존 (842) 과 함께 제 2 pn 접합 (848) 을 형성한다. 각 n-형 S/D 존 (840 또는 842) 은 매우 고농도로 도핑된 메인 부분 (840M 또는 842M) 및 더 저농도로 도핑되었지만 여전히 고농도로 도핑된 측면 확장부 (840E 또는 842E) 로 구성된다.
IGFET (132) 은 한 쌍의 대체로 동일한 중간농도로 도핑되고 측방으로 분리된 할로 포켓 부분들 (850 및 852), tGdH 높은 두께 값의 게이트 유전체 층 (856), 게이트 전극 (858), 유전체 측벽 스페이서들 (860 및 862), 및 금속 실리사이드 층 (864, 866, 및 868) 을 더 포함한다. 도 11h와 도 11i의 비교로 알 수 있듯이, 네이티브 n-채널 IGFET들 (132 및 128) 사이의 유일한 구조적 차이점은, IGFET (132) 가 IGFET (128) 보다 큰 게이트 유전체 두께를 가지므로 IGFET (132) 가 IGFET (128) 보다 큰 전압 범위에 걸쳐 동작할 수 있다는 것이다. 따라서, IGFET (132) 의 영역들 (840, 842, 844, 850, 852, 856, 858, 860, 862, 864, 866, 및 868) 은 IGFET (128) 의 영역들 (780, 782, 784, 790, 792, 796, 798, 800, 802, 804, 806, 및 808) 과 각각 동일하게 구성된다.
IGFET (128) 의 메인 S/D 부분들 (780M 및 782M) 과 IGFET (132) 의 메인 S/D 부분들 (840M 및 842M) 은 n-채널 IGFET (108) 의 메인 S/D 부분들 (440M 및 442M) 과 동시의 n-형 메인 S/D 도펀트의 이온 주입에 의해 일반적으로 규정된다. IGFET (128) 의 S/D 확장부들 (780E 및 782E) 과 IGFET (132) 의 S/D 확장부들 (840E 및 842E) 은 IGFET (108) 의 S/D 확장부들 (440E 및 442E) 과 동시의 n-형 얕은 S/D-확장 도펀트의 이온 주입에 의해 일반적으로 규정된다. 따라서, IGFET (128) 의 S/D 존들 (780 및 782) 과 IGFET (132) 의 S/D 존들 (840 및 842) 내의 n-형 도펀트 분포는, IGFET (108) 의 S/D 존들 (440 및 442) 내의 n-형 도펀트 분포와 본질적으로 동일하다. IGFET (108) 의 n-형 상부-표면 및 수직 도펀트 분포들에 관해 이루어진 논의들은, IGFET들 (128 및 132) 의 n-형 상부-표면 및 수직 도펀트 분포들에 대해 적용된다.
계속해서 도 11i를 참조하면, 낮은 VT 크기의 대칭 네이티브 고-전압 n-채널 IGFET (134) 는 상부 반도체 표면을 따라서 활성 반도체 아일랜드 (174) 에 위치해 있는 한 쌍의 대체로 동일한 n-형 S/D 존들 (870 및 872) 를 구비한다. S/D 존들 (870 및 872) 은 IGFET (134) 에 관한 p-형 보디 재료를 구성하는 p- 기판 영역 (136) 의 채널 존 (874) 에 의해 분리되어 있다. p- 보디-재료 기판 영역 (136) 은 (a) n-형 S/D 존 (870) 과 함께 제 1 pn 접합 (876) 을 형성하고, 또한 (b) n-형 S/D 존 (872) 과 함께 제 2 pn 접합 (878) 을 형성한다. 각 n-형 S/D 존 (870 또는 872) 은 매우 고농도로 도핑된 메인 부분 (870M 또는 872M) 및 더 저농도로 도핑되었지만 여전히 고농도로 도핑된 측면 확장부 (870E 또는 872E) 로 구성된다.
IGFET (134) 는 tGdH 높은 두께 값의 게이트 유전체 층 (886), 게이트 전극 (888), 유전체 측벽 스페이서들 (890 및 892), 및 금속 실리사이드 층 (894, 896, 및 898) 을 더 포함한다. 도 11h와 도 11i의 비교는, 네이티브 n-채널 IGFET들 (134 및 130) 사이의 유일한 구조적 차이점은 IGFET (134) 가 IGFET (130) 보다 큰 게이트 유전체 두께를 가지므로 IGFET (134) 가 IGFET (130) 보다 큰 전압 범위에 걸쳐 동작할 수 있다는 것을 보여준다. 따라서, IGFET (134) 의 영역들 (870, 872, 874, 886, 888, 890, 892, 894, 896, 및 898) 은 IGFET (130) 의 영역들 (810, 812, 814, 826, 828, 830, 832, 834, 836, 및 838) 과 각각 동일하게 구성된다.
IGFET (130) 의 메인 S/D 부분들 (810M 및 812M) 과 IGFET (134) 의 메인 S/D 부분들 (870M 및 872M) 은, IGFET (112) 의 메인 S/D 부분들 (520M 및 522M) 과 동시의 및 그러므로 일반적으로 IGFET (100) 의 메인 드레인 부분 (242M)(및 메인 소스 부분 (240M)) 과 동시의 n-형 메인 S/D 도펀트의 이온 주입에 의해 일반적으로 규정된다. IGFET (130) 의 S/D 확장부들 (810E 및 812E) 과 IGFET (134) 의 S/D 확장부들 (870E 및 872E) 은 IGFET (112) 의 S/D 확장부들 (520E 및 522E) 과 동시의 및 그러므로 일반적으로 IGFET (112) 의 S/D 확장부들 (520E 및 522E) 과 동시의 이온 주입에 의해 일반적으로 규정된다. 그 결과, IGFET (130) 의 각 S/D 존 (810 또는 812) 과 IGFET (134) 의 각 S/D 존 (870 또는 872) 내의 n-형 도펀트 분포는 IGFET (100) 의 드레인 (242) 내의 도펀트 분포와 본질적으로 동일하다. IGFET (100) 의 드레인 (242) 내의 n-형 상부-표면 및 수직 도펀트 분포들에 관해 이루어진 논의들은, IGFET (130) 의 S/D 존들 (810 및 812) 과 IGFET (134) 의 S/D 존들 (870 및 872) 내의 n-형 상부-표면 및 수직 도펀트 분포들에 대해 적용된다.
대칭 네이티브 고-전압 공칭-VT n-채널 IGFET (132) 의 문턱 전압 VT 은 0.3 μm 근처의 드로운 채널 길이 (drawn channel length) LDR 와 6 - 6.5 nm 의 게이트 유전체 두께에서, 보통 0.5 V 내지 0.7 V, 통상적으로 0.6 V 이다. 대칭 네이티브 고-전압 저-VT n-채널 IGFET (134) 의 문턱 전압 VT 은 1.0 μm 근처의 드로운 채널 길이 LDR 와 6 - 6.5 nm 의 게이트 유전체 두께에서, 보통 -0.3 V 내지 -0.05 V, 통상적으로 - 0.2 V 내지 0.15 V 이다. 대칭 네이티브 IGFET들 (132 및 134) 은 고-전압 아날로그 및 디지털 응용들, 예를 들면 3.0 V의 동작 범위에 대해 특히 적합하다.
M. 본 IGFET들 모두에 대해 일반적으로 적용가능한 정보
도 11의 예에서, 도시된 n-채널 IGFET들의 게이트 전극들 모두는 바람직하게 n-형으로 매우 고농도로 도핑된 폴리실리콘으로 구성된다. 다르게는, 도시된 n-채널 IGFET들의 게이트 전극들은, 전기적으로 전도되게 하기 위해 내화 금속 (refractory metal), 금속 실리사이드, 또는 p-형으로 충분히 도핑된 폴리실리콘 등과 같은 다른 전기적 전도성 재료로 형성될 수 있다. 도 11의 예에서, 예시된 p-채널 IGFET들의 게이트 전극들 모두가 바람직하게 p-형으로 매우 고농도로 도핑된 폴리실리콘으로 구성된다. 다르게는, 예시된 p-채널 IGFET들의 게이트 전극들은, 전기적으로 전도되게 하기 위해 내화 금속, 금속 실리사이드, 또는 n-형으로 충분히 도핑된 폴리실리콘 등과 같은 다른 전기적 전도성 재료로 형성될 수 있다. 각각의 이러한 내화 금속 또는 금속 실리사이드는 적합한 값들의 문턱 전압 VT 을 달성하기 위해 적절한 일함수 (work function) 를 가지도록 선택된다.
각 게이트 전극 (262, 302, 346, 386, 462, 502, 538, 568, 598, 628, 662, 702, 738, 768, 798, 828, 858, 또는 888) 과 오버라잉 금속 실리사이드층 (overlying metal silicide layer; 268, 308, 352, 392, 468, 508, 544, 574, 604, 634, 668, 708, 744, 774, 804, 834, 864, 또는 894) 의 결합은 복합 게이트 전극으로 고려될 수 있다. 통상적으로 금속 실리사이드 층은 코발트 실리사이드 (cobalt silicide) 로 구성된다. 니켈 실리사이드 (nickel silicide) 또는 백금 실리사이드 (platinum silicide) 가 금속 실리사이드 층을 위해 택일적으로 사용될 수 있다.
예시된 IGFET들의 게이트 측벽 스페이서들 (264, 266, 304, 306, 348, 350, 388, 390, 464, 466, 504, 506, 540, 542, 570, 572, 600, 602, 630, 632, 664, 666, 704, 706, 740, 742, 770, 772, 800, 802, 830, 832, 860, 862, 890, 및 892) 의 각각은, 편의를 위해, IGFET의 폭방향에서 봤을 때 커브진 빗변을 가진 직각 삼각형과 일반적으로 비슷한 단면 모양인 것으로서 도 11에 나타나 있다. 본 명세서에서 이러한 스페이서 형상은 커브진 삼각형 형상으로 지칭된다. 게이트 측벽 스페이서들은 "L" 형상 등과 같은 다른 형상들을 가질 수도 있다. 게이트 측벽 스페이서들의 형상은 IGFET 제조 도중에 상당히 변형될 수도 있다.
IGFET 특성을 개선하기 위해, 게이트 측벽 스페이서들은 위에서 인용된 국제특허출원 제PCT/US2010/000897호 (대리인 도킷 번호 제 NS-7192 WO 호) 에서 설명된 바에 따라 바람직하게 처리된다. 구체적으로, 게이트 측벽 스페이서들은 처음에 커브진 삼각형 형상을 갖도록 생성된다. 금속 실리사이드 층을 형성하기 이전에, 게이트 측벽 스페이서들은 금속 실리사이드 층의 형성을 용이하게 하기 위해 L 형상이 되도록 변형된다. 그 후에 게이트 측벽 스페이서들은 도 11의 반도체 구조에서의 L-형이 된다.
IGFET 동작 도중에 공핍 영역 (미도시) 은 각 도시된 IGFET의 채널 존의 상부 표면을 따라서 확장된다. 각 표면 공핍 영역은 다음과 같이 주어진 최대 두께 tdmax 를 갖는다:
Figure pct00005
여기서, KS 는 반도체 재료 (여기서는 실리콘) 이고, ε0 는 자유 공간 (진공) 의 유전율이고, φT 는 인버전 전위 (inversion potential) 이고, q 는 전자 전하이고, 또한 Nc 는 IGFET의 채널 존 내의 평균 네트 도펀트 농도이다. 인버전 전위 (inversion potential) φT 는 다음으로부터 결정된 페르미 전위 φF 의 2배이다:
Figure pct00006
여기서, k 는 볼쯔만 상수이고, T 는 절대 온도이고, 또한 ni 는 고유 캐리어 농도이다.
등식 3 과 4 를 이용하면, 각 예시된 고-전압 IGFET의 표면 공핍 영역의 최대 두께 tdmax 는 보통 0.05 μm 미만, 통상적으로 0.03 μm 근처이다. 이와 유사하게, 각 드레인 확장형 IGFET (104 또는 106) 의 표면 공핍 영역의 최대 두께 tdmax 는 보통 0.06 μm 미만, 통상적으로 0.04 μm 근처이다. 각 예시된 저-전압 IGFET의 표면 공핍 영역의 최대 두께 tdmax 는 보통 0.04 μm 미만, 통상적으로 0.02 μm 근처이다.
N. 혼합-신호 응용들에 적합한 상보형-IGFET 구조의 제조
N1. 일반적인 제조 정보
도 33a 내지 33c, 도 33da 내지 도 33ya, 도 33db 내지 도 33yb, 도 33dc 내지 도 33yc, 도 33dd 내지 도 33yd, 및 도 33de 내지 도 33ye (총괄적으로 "도 33") 는, 모든 예시된 IGFET들, 즉 비대칭 상보형 IGFET들 (100 및 102), 드레인 확장형 상보형 IGFET들 (104 및 106), 대칭 논-네이티브 n-채널 IGFET들 (108, 112, 116, 120, 및 124), 각각의 대응하는 대칭 논-네이티브 p-채널 IGFET들 (110, 114, 118, 122, 및 126), 및 대칭 네이티브 n-채널 IGFET들 (128, 130, 132, 및 134) 을 포함하는 CIGFET 반도체 구조를 제조하기 위한 본 발명에 따른 반도체 공정을 도시한다. 본 제조 공정의 그림 도시 (pictorial illustration) 를 용이하게 하기 위하여, 도 33에는 예시된 IGFET들의 롱-채널 버젼들에 대한 제조 단계들을 나타내고 있다.
깊은 n 웰들 (210 및 212) 을 포함하는, 깊은 n 웰들의 형성을 통한 예시된 IGFET들의 제조에 포함된 단계들이 도 33a 내지 도 33c에 일반적으로 나타나 있다. 도 33da 내지 도 33ya는, 도 11a에 도시된 상보형 IGFET들 (100 및 102) 에 이어지는 후속 단계들을 구체적으로 나타낸다. 도 33db 내지 33yb는, 도 11b에 도시된 상보형 IGFET들 (104 및 106) 에 이어지는 후속 단계들을 구체적으로 나타낸다. 도 33dc 내지 도 33yc는, 도 11c에 도시된 상보형 IGFET들 (108 및 110) 에 이어지는 후속 단계들을 구체적으로 나타낸다. 도 33dd 내지 도 33yd는, 도 11d에 도시된 상보형 IGFET들 (112 및 114) 에 이어지는 후속 단계들을 구체적으로 나타낸다. 도 33de 내지 도 33ye는, 도 11e에 도시된 상보형 IGFET들 (116 및 118) 에 이어지는 후속 단계들을 구체적으로 나타낸다.
도 33은 도 11f 내지 도 11i에서 다양하게 나타낸 상보형 IGFET들 (120 및 122), 상보형 IGFET들 (124 및 126), 또는 네이티브 n-채널 IGFET들 (128, 130, 132, 및 134) 중의 어느 것에 이어지는 후속 단계들을 구체적으로 나타내고 있지 않다. 그러나, IGFET들 (120, 122, 124, 126, 128, 130, 132, 및 134) 에 이어지는 후속 단계들의 구체적인 설명은, 도 11의 CIGFET를 제조하기 위해 아래에서 주어진 설명으로 통합된다.
더욱 구체적으로, 도 33의 반도체 제조 공정은, 예시된 IGFET들에 더하여 다수 타입의 반도체 디바이스들을 제조하기 위한 능력을 제공하는 반도체 제조 플랫폼이다. 예를 들면, 각각의 도시된 대칭 롱-채널 IGFET의 숏-채널 버젼은, 예시된 대칭 롱-채널 IGFET를 제조할 때 사용된 제조 단계들에 따라 동시에 제조될 수도 있다. IGFET들 (108, 110, 112, 114, 116, 및 118) 의 숏-채널 버젼들은 롱-채널 IGFET들 (108, 110, 112, 114, 116, 및 118) 보다 작은 채널 길이를 갖지만, 이와 달리 도 33에 나타낸 동일한 중간의 IGFET 형상들을 일반적으로 갖는다. 예시된 대칭 롱-채널 IGFET들과 그들의 숏-채널 버젼들의 동시 제조는 롱-채널 및 숏-채널 IGFET들 모두에 대한 패턴을 가진 마스킹 플레이트들 (masking plates)(레티클들) 로 구현된다.
저항기, 커패시터, 및 인덕터에는 도 33의 반도체 제조 플랫폼이 용이하게 제공될 수 있다. 저항기는 모노실리콘 타입과 폴리실리콘 타입 모두가 될 수 있다. 바이폴라 트랜지스터 (npn 및 pnp 모두) 가 다이오드와 함께 제공될 수 있지만, 예시된 IGFET들을 제조하기 위해 필요한 단계들의 수를 증가시키지는 않는다. 또한, 바이폴라 트랜지스터는 위에서 인용된 국제특허출원 제PCT/US2010/000884호 (대리인 도킷 번호 제 NS-7307 WO 호) 에서 설명된 몇 개의 추가적인 단계들을 사용함으로써 제공될 수 있다.
도 33의 반도체 제조 플랫폼은, 깊은 n 웰들 (210 및 212) 이 그 예들인, 깊은 n웰들을 선택적으로 제공하는 능력을 포함한다. 본 CIGFET에 있어서 특정 위치에서의 깊은 n 웰의 존재 또는 부존재는, 깊은 n 웰들을 규정할 때 사용된 마스킹 플레이트가 그 위치에서 깊은 n 웰에 대한 패턴을 가지고 있는지 여부에 따라 결정된다.
비대칭 IGFET들 (100 및 102) 이 깊은 n 웰 (210) 을 사용한다는 점을 고려하면, 깊은 n 웰이 없는 각 비대칭 IGFET (100 또는 102) 의 버젼은, 깊은 n 웰이 없는 IGFET (100 또는 102) 의 버젼에 관한 위치에서 깊은 n 웰을 규정하는 것을 회피하도록 깊은 n 웰 마스킹 플레이트를 구성하는 것에 의해, 깊은 n 웰 (210) 을 구비한 IGFET (100 또는 102) 를 생성하기 위해 채택된 본 제조 단계들에 따라 동시에 생성될 수 있다. 상보적 방식에서, 각 예시된 깊은 n 웰이 없는 논-네이티브 대칭 IGFET를 생성하기 위해 사용된 제조 단계들은, 예시된 대칭 IGFET의 버젼에 관한 위치에서 깊은 n 웰을 규정하도록 깊은 n 웰 마스킹 플레이트를 구성하는 것에 의해, 깊은 n 웰을 구비한 버젼에서 그것을 제공하도록 동시에 사용될 수 있다. 또한, 이것은 도시된 대칭 IGFET들의 숏-채널 버젼들에 대해 적용된다.
전술한 변형들 중의 어느 것을 포함하는 예시된 IGFET들 중의 어느 것의 제조는, 도 33의 반도체 제조 플랫폼의 어떤 특정 구현으로부터 제거될 수 있다. 그럴 경우, 그러한 제거된 IGFET를 제조할 때 사용된 임의 단계는, 그 단계가 본 플랫폼 구현에서 제조되는 임의의 다른 IGFET를 제조할 때 사용되지 않는 범위까지, 본 반도체 제조 플랫폼의 구현으로부터 제거될 수 있다.
반도체 보디로 주입된 반도체 도펀트의 이온들은, 일반적으로 충돌 축 (impingement axis) 에 평행하게 상부 반도체 표면 상에 충돌한다. 상부 반도체 표면 상의 일반적으로 비수직인 (non-perpendicular) 이온 충돌에 있어서, 그 충돌축은 수직에 대해, 즉, 상부 (또는 하부) 반도체 표면에 대하여 일반적으로 수직으로 연장되는 가상 수직선에 대하여, 더욱 구체적으로 상부 (또는 하부) 반도체 표면에 대하여 일반적으로 평행하게 연장되는 평면 (plane) 에 대하여 수직으로 연장되는 가상 수직선에 대하여 경사각 α 에서 존재한다. IGFET들의 게이트 유전체 층들이 상부 반도체 표면에 대해 일반적으로 평행하게 측방으로 연장되므로, 경사각 α 은 IGFET의 게이트 유전체 층에 대해 일반적으로 수직하게 연장되는 가상 수직선으로부터 측정되는 것으로 다르게 설명될 수도 있다.
이온-주입된 반도체 도펀트의 범위는, 이온이 그 주입된 재료에 진입하는 주입 표면 상의 지점으로부터 그 주입된 재료 내의 도펀트의 최대 농도 위치까지 이온이 이동할 때에, 도펀트-함유 종 (species) 의 이온이 그 주입된 재료를 통하여 이동하는 거리로서 일반적으로 규정된다. 반도체 도펀트가 논-제로 값의 경사각 α 로 이온 주입되는 경우, 그 주입 범위는 주입 표면으로부터 그 주입된 재료 내의 도펀트의 최대 농도의 위치까지의 깊이를 초과한다. 다르게는, 이온-주입 반도체 도펀트의 범위는 도펀트-함유 종의 이온들이 멈추기 전에 그 주입된 재료를 통하여 이동한 평균 거리로 규정된다. 주입 범위에 관한 두가지 정의는 대체로 동일한 수치 결과를 발생시킨다.
할로 포켓 이온 주입 단계들 및 일부의 S/D-확장 이온 주입 단계들뿐만 아니라, 도 33의 반도체 제조 플랫폼에서의 모든 이온 주입 단계들은 상부 (하부) 반도체 표면에 대해 대략 수직하게 수행된다. 보다 구체적으로, 대략 수직한 이온 주입 단계들 중의 일부는 상부 반도체 표면에 대해 사실상 수직하게, 즉 실질적으로 0 인 값의 경사각 α 로 수행된다. 경사각 α 의 값은, 경사각 α 에 대해 어떤 값도 (또는 어떤 값의 범위도) 주어져 있지 않은, 아래에서 설명된 각 이온 주입에서 실질적으로 0 이다.
대략 수직한 이온 주입 단계들의 나머지는 작은 값, 통상적으로 7°로 설정된 경사각 α 을 가지고 수행된다. 수직으로부터의 작은 편차 (deviation) 는 바람직하지 않은 이온 채널링 효과 (ion channeling effect) 를 회피하기 위해 사용된다. 간략화를 위해, 수직으로부터의 작은 편차는 도 33에서 일반적으로 나타내고 있지 않다.
각진 (angled) 이온 주입은 상당한 논-제로 값의 경사각 α 에서 반도체 도펀트의 이온들을 주입하는 것을 지칭한다. 각진 이온 주입에 있어서, 경사각 α 는 보통 적어도 15°이다. IGFET가 하나의 할로 포켓 부분을 가지는지 또는 한 쌍의 할로 포켓 부분을 가지는지에 따라서, 각진 이온 주입은 IGFET에 대해 이러한 각 할로 포켓 부분에 관한 반도체 도펀트를 제공하기 위해 일반적으로 사용된다. 또한, 각진 이온 주입은 때때로 소정의 IGFET들에게 S/D 확장부들을 제공하기 위해서도 사용된다. 경사각 α 는 각각의 특정 각진 이온 주입 동안에 보통은 일정하지만, 때때로 어느 각진 주입 동안 달라질 수도 있다.
상부 (또는 하부) 반도체 표면에 대해 일반적으로 평행하게 연장되는 평면에 대해 수직으로 봤을 때, 그 평면 상의 경사각의 충돌축 (impingement axis) 의 이미지는, 적어도 하나의 IGFET의 길이방향에 대한 방위각 β 에서 및 그러므로 반도체 보디의 주된 측면 방향들 중의 하나에 대한 방위각 β 에서 존재한다. 논-제로 값의 경사각 α 에서의 각각의 이온 주입은, 방위각 β 의 하나 이상의 논-제로 값들에서 보통 수행된다. 이것은 이온 채널링을 회피하기 위해 경사각 α 의 작은 값, 통상적으로 7°에서 수행되는 각진 이온 주입 (angled ion implantation) 및 경사 주입 (tilted implantation) 모두에 대해 적용된다.
대부분의 논-제로 값인 경사각에서의 이온 주입들은, 하나 이상의 쌍의 상이한 값들의 방위각 β 에서 보통 수행된다. 일반적으로 방위각 β 의 각 쌍의 값들은 대략 180°만큼 다르다. 일반적으로 거의 동일한 용량의 이온-주입 반도체 도펀트가 각 쌍의 방위각 값들의 각 2 개의 값들에서 제공된다.
경사 이온 주입 (tilted ion implantation) 동안 반도체 도펀트를 수용하는 IGFET들 그룹 내의 모든 IGFET들의 길이방향이 반도체 보디의 동일한 주된 측면 방향으로 연장되는 경우에는, 대략 180°만큼 다른 한 쌍의 방위각 값만이 필요하다.
그 경우에, 전체 주입 용량의 절반은 하나의 방위각 값들에서 공급되고, 그 전체 주입량의 나머지 절반은 다른 방위각 값에서 공급될 수 있다. 2 개의 방위각 값들에 대한 하나의 선택은, IGFET들의 길이방향에 대해 평행하게 연장되는 반도체 보디의 주된 측면 방향에 대해 0° 및 180°이다.
방위각 β 의 4 개의 상이한 값들, 즉 2 쌍의 상이한 방위각 값들은, 길이방향들이 반도체 보디의 주된 측면 방향들의 모두로 다양하게 연장되는 IGFET들의 그룹 상에서 동시에 수행되는 경사 이온 주입 (tilted ion implantation) 을 위해 사용될 수 있다. 또한, 일반적으로 방위각 β 의 각 연속하는 쌍의 값들은 대략 90°만큼 다르다. 즉, 방위각 β 의 4 개의 값들은 β0, β0 + 90°, β0 + 180°, 및 β0 + 270°이고, 여기서 β0 는 0°에서부터 90°바로 아래에 이르는 기본 방위각 값이다. 예를 들어, β0 가 45°라면, 방위각 β 의 4 개의 값들은 45°, 135°, 225°, 및 315°이다. 90° 각도 증분 (angular increment) 을 가진 4 개 방위각 값에서의 이온 주입은 4-쿼드란트 주입 (four-quadrant implant) 으로 지칭된다. 전체 주입량의 대략 1/4이 4 개의 방위각 값들의 각각에서 공급된다.
보통 경사각 α 가 적어도 15°인 각진 이온 주입 (angled ion implantation) 을 포함하는 경사 이온 주입은, 다양한 다른 방식들로 행해질 수 있다. 동일한 방향을 갖도록 배열된 비대칭 IGFET들의 그룹 상에서 각진 이온 주입이 동시에 수행됨으로써 그 그룹 내의 각각의 비대칭 IGFET에 대해 소스 확장부만을 또는 소스측 할로 포켓 부분만을 제공하는 경우, 그 각진 주입 (angled implantation) 은 방위각 β 의 단일값, 예를 들면 0°만큼 적게 행해질 수 있다. 또한, 경사 이온 주입은 반도체 보디가 반도체 도펀트의 소스에 대해 회전됨으로써 방위각 β 가 시간에 따라 달라지는 것과 같이 행해질 수도 있다. 예를 들어, 방위각 β 는 가변적 또는 일정한 비율로 시간에 따라 달라질 수 있다. 그러면, 통상적으로 그 주입 용량은 가변적 또는 일정한 비율로 반도체 보디에 공급된다.
경사 이온 주입 (tilted ion implatation) 은 상이한 경사 주입 단계들에서 상이한 방식들로 행해질 수 있지만, 게이트 전극들의 형상을 규정하는 것에 후속하여 IGFET들의 그룹에 대해 동시에 수행된 각 경사 주입은 각 방위각 값에서 공급된 전체 주입량의 대략 1/4 을 가지고 β0, β0 + 90°, β0 + 180°, 및 β0 + 270°의 4 개의 방위각 값들에서 바람직하게 행해진다. 반도체 보디에 대하여 한가지 방식으로 방향지어진 IGFET들의 경사 주입 특성은, 반도체 보디에 대해 다른 방식에서 다른 방향으로 방향지어질 수 있는 유사하게 구성된 IGFET들의 경사 이온 주입 특성과 각각 실질적으로 동일하다. 이것은 IC 설계자가 도 33의 반도체 제조 플랫폼의 구현에 따라 제조된 IC 를 설계하는 것을 용이하게 한다.
게이트-전극 형상들이 규정되고 사용됨으로써 포토레지스트 마스크의 하나 이상의 개구를 통해 반도체 도펀트를 반도체 보디의 하나 이상의 선택된 지역으로 도입한 이후에 수행된 각각의 이온 주입에서, 포토레지스트 마스크, 게이트 전극들 (또는 그들의 전구체들), 및 그 게이트 전극들의 측을 따라 위치해 있는 임의의 재료의 조합은 반도체 보디 상에 충돌하는 도펀트의 이온들에 대한 도펀트-차단 실드 (shield) 로서 기능한다. 게이트 전극들의 측을 따라 위치해 있는 재료는, 적어도 게이트 전극들의 가로방향 측을 따라 위치해 있는 유전체 측벽 스페이서들을 포함할 수 있다.
이온 주입이 그렇게-주입된 영역들, 예를 들면 게이트 전극들의 아래에서 상당히 확장되는 할로 포켓 부분들 및 일부의 S/D 확장부들의 재료를 가지고 방위각 β 의 4 개 90°증분 값에서 수행되는 각진 주입 (angled implantation) 인 경우, 도펀트-차단 실드로 인하여 각 게이트 전극 아래의 주입 재료는 4 증분 β 값들 중의 2 개 이하에서 충돌하는 이온들을 수용할 수 있다. 기본 방위각 값 β0 가 0 이어서 4 개의 방위각 값들이 0°, 90°, 180°, 및 270°인 경우, 게이트 전극 아래의 재료는 4 개의 0°, 90°, 180°, 및 270° 값들 중의 대응하는 값에서만 충돌하는 이온들을 대체로 수용한다. 이러한 충돌 이온들의 용량 N' 는 1 쿼드란트 도즈 (one quadrant dose) N'1 으로 지칭된다.
기본 방위각 값 β0 가 0 보다 큰 경우, 게이트 전극 아래의 재료는 4 개의 β0, β0 + 90°, β0 + 180°, 및 β0 + 270°값들 중의 하나의 대응하는 값에서 충돌하는 일부 이온들 및 4 개의 β0, β0 + 90°, β0 + 180°, 및 β0 + 270°값들 중의 대응하는 인접 값에서 충돌하는 다른 이온들을 대체로 수용한다. 게이트 전극 아래의 재료에 의해 수용된 이온들의 전체 용량 N' 는 대략적으로 다음과 같다:
Figure pct00007
게이트 전극 아래의 재료에 의해 수용된 이온들의 최대 도즈 (maximum dose) n'max 는 기본 방위각 값 β0 이 45°인 경우 발생한다. 등식 5를 이용하면, 최대 도즈 N'max 는
Figure pct00008
이다.
Figure pct00009
가 대략 1.4 이므로, 최대 도즈 N'max 는 1 쿼드란트 도즈 N'1 보다 약 40% 더 클 뿐이다. 실제 용량 N' 는 기본 방위각 값 β0 에 따라 N'1 으로부터 1.4 N'1 까지 달라지지만, 간략화를 위해, 본 명세서에서 게이트 전극 아래의 재료에 의해 수용된 이온들의 용량 N' 은, 다른 방식으로 나타낸 경우를 제외하고, 1 쿼드란트 도즈 N'1 로서 근사화된다.
도 33의 제조 공정에서 각 n-형 이온 주입에서 사용된 n-형 반도체 도펀트의 도펀트-함유 입자종 (particle species) 은, 다른 방식으로 나타낸 경우를 제외하고, 원소 형태의 특정 n-형 도펀트로 구성된다. 즉, 각 n-형 이온 주입은, 도펀트 원소를 함유하는 화합물의 이온들이 아닌 특정 n-형 도펀트 원소의 이온들로 수행된다. 각각의 p-형 이온 주입에서 사용된 p-형 반도체 도펀트의 도펀트-함유 입자종은 원소 또는 화합물 형태의 p-형 도펀트, 보통 붕소로 다양하게 구성된다. 따라서, 일반적으로 각 p-형 이온 주입은 붕소 이온들 또는 붕소 디플루오라이드 등과 같은 붕소-함유 화합물의 이온들로 수행된다. 각 이온 주입 동안의 이온화 전하 상태는, 다른 방식으로 나타낸 경우를 제외하고, 포지티브 타입의 단일 이온화 (single ionization) 이다.
n-형 및 p-형 도펀트들은 상승된-온도 작업들 (elevated-temperature operations), 즉 상온 (room temperature) 보다 상당히 큰 온도 동안 측방으로 및 수직으로 모두 확산된다. 소스/드레인 존들 및 할로 포켓 부분들을 규정하기 위해 사용된, 도펀트들의 측방 및 수직 확산이 도 33에 일반적으로 나타나 있다. 엠프티 메인 웰 영역들을 규정하는 도펀트들의 상향 확산은 본 CIGFET 구조의 엠프티 메인 웰 영역들을 이용하는 것의 이익을 달성하는데에 중요하기 때문에, 도 33에는 이들 도펀트의 상향 수직 확산을 나타내고 있다. 도시의 간략화를 위해, 엠프티 메인 도펀트들의 하향 및 측방 확산들은 도 33에 나타나 있지 않다. 또한, 도 33은 임의의 다른 웰 도펀트들의 확산도 일반적으로 나타내고 있지 않다.
상승된 온도에서 수행되는 아래에서 설명된 각각의 어닐 (anneal) 또는 다른 작업은, 램프-업 (ramp-up) 세그먼트 및 램프-다운 (ramp-down) 세그먼트를 포함한다. 램프-업 세그먼트 동안, 그때-존재하던 (then-existent) 반도체 구조의 온도는 낮은 값으로부터 전술한 상승된 온도까지 증가한다. 램프-다운 세그먼트 동안, 반도체 구조의 온도는 전술한 상승된 온도로부터 낮은 값까지 감소한다. 각각의 어닐 또는 다른 고온 작업에 관해 아래에서 주어진 시간 주기는, 반도체 구조가 전술한 상승된 온도에서 존재하는 시간이다. 램프-다운 세그먼트는 램프-업 세그먼트가 종료하여 반도체 구조의 온도가 전술한 상승된 온도에 도달한 직후에 시작되기 때문에, 전술한 상승된 온도에서의 어떠한 시간 주기도 스파이크 어닐 (spike anneal) 에 관해서 주어져 있지 않다.
도 33의 일부 제조 단계들에서는, 개구들이 2 개의 IGFET들에 관한 활성 반도체 영역들 위의 포토레지스트 마스크를 통하여 연장된다. 도 33의 예시적 단면도에서 2 개의 IGFET들이 서로에 대해 측면으로 인접하게 형성된 경우, 아래에서는 그 2 개의 개구들이 분리된 개구들인 것으로 설명될 수도 있지만, 도 33에서는 그 2 개의 개구들을 단일의 개구로 도시하였다.
도 33의 도면에서 나타나 있는 참조 부호 말단의 문자 "P" 는 도 11에 나타낸 영역에 대한 전구체를 나타내고, 그것은 "P" 이전의 참조 부호의 부분에 의해 거기에서 식별된다. 전구체가 도 11의 대응하는 영역을 대체로 구성하기에 충분히 진전된 경우, 문자 "P" 는 도 33의 도면의 참조 부호로부터 떨어진다.
도 33da 내지 33ya, 33db 내지 33yb, 33dc 내지 33yc, 33dd 내지 33yd, 및 33de 내지 33ye 의 단면도들은, 앞의 도면으로부터 후의 도면으로 될 때 반도체 구조의 일부에 어떤 변화가 발생하는 것을 실질적으로 방지하는 아이템 (예를 들면 후의 도면에서의 포토레지스트 마스크) 의 존재로 인하여, 반도체 구조의 일부가 2 개의 연속하는 단면도들에서 실질적으로 동일한 다수의 상황들을 포함한다. 도 33의 도시를 단순화하기 위하여, 이들 상황들의 각각의 후의 도면에는 상당히 감소된 라벨링이 종종 제공된다.
N2. 웰 형성
도 33의 제조 공정에 대한 출발점은 통상적으로 고농도로 도핑된 p-형 기판 (920) 및 그 위에 놓인 저농도로 도핑된 p-형 에피택셜층 (136P) 으로 구성되는 모노실리콘 반도체 보디이다. 도 33a를 참조한다. p+ 기판 (920) 은 대략 0.015 ohm-cm의 통상적인 저항률을 달성하기 위해 4×1018 - 5×1018 atoms/cm3 의 농도까지 붕소로 도핑된 <100>모노실리콘으로 형성된 반도체 웨이퍼이다. 간략화를 위해, 기판 (920) 은 도 33의 나머지 도면에서 나타나 있지 않다. 다르게는, 단순히 출발점이 p- 에피택셜층 (136P) 과 실질적으로 동일하게 저농도로 도핑된 p-형 기판일 수 있다.
에피택셜층 (136P) 은 30 ohm-cm 의 통상적인 저항률을 달성하기 위해 대략 4×1014 atoms/cm3 의 농도까지 붕소를 이용하여 p-형 저농도로 도핑된, 에피택셜하게 성장된 <100>모노실리콘으로 구성된다. 에피택셜층 (136P) 의 두께는 통상적으로 5.5 μm 이다. 도 33의 제조 공정에 관한 출발점이 저농도로 도핑된 p-형 기판인 경우, 아이템 (136P) 은 p- 기판이다.
필드-절연체 영역 (138) 은 도 33b에 나타낸 바와 같이 p- 에피택셜층 (또는 p- 기판)(136P) 의 상부 표면을 따라 제공되어서, 예시된 IGFET들의 모두에 관한 활성 반도체 아일랜드들을 포함하는 측방으로 분리된 활성 모노실리콘 반도체 아일랜드들 (922) 의 그룹을 규정한다. 예시된 IGFET들에 관한 활성 아일랜드들은 도 33b에 개별적으로 나타나 있지 않다. 활성 아일랜드들 (922) 의 추가의 것들 (도 33b에는 역시 구체적으로 나타나 있지 않음) 이 사용됨으로써, 메인 웰 영역들 (180, 182, 184A, 186A, 188, 190, 192, 194, 196, 198, 200, 202, 204, 및 206), 깊은 n 웰 영역들 (210 및 212), 및 기판 영역 (136) 에 대한 전기적 컨택트를 제공한다.
필드 절연체 (138) 는 트렌치 산화막 (trench-oxide) 기술에 따라 바람직하게 생성되지만, 로컬 산화막 (local-oxide) 기술에 따라 생성될 수도 있다. 필드 절연체 (138) 의 깊이 yFI 는 보통 0.35 - 0.55 μm, 통상적으로 0.45 μm 이다. 필드 절연체 (138) 를 제공할 때, 실리콘 산화물의 얇은 스크린 절연층 (924) 이 에피택셜층 (136P) 의 상부 표면을 따라 열적 성장된다.
깊은 n 웰들 (210 및 212) 과 임의의 다른 깊은 n 웰들에 대한 위치 위의 개구들을 구비한 포토레지스트 마스크 (926) 가 도 33c에 나타낸 바와 같이 스크린 산화층 (924) 상에 형성된다. 깊은 n 웰 도펀트가 포토레지스트 (926) 내의 개구들을 통하여, 스크린 산화물 (924) 의 덮이지 않은 섹션들을 통하여, 언더라잉 모노실리콘의 수직 대응하는 부분들을 향해 중간농도 용량으로 이온 주입됨으로써, 측방으로 분리된 깊은 n-형 웰 영역들 (928) 의 그룹을 규정하며, 그 중의 하나가 도 33c에 나타나 있다. 포토레지스트 (926) 는 제거된다. 상부 반도체 표면의 아래에 위치되어 있고 활성 아일랜드들 (922) 중의 선택된 것을 향해 상향으로 연장되는, 깊은 n 웰 영역들 (928) 은 각각 깊은 n 웰 영역들 (210 및 212) 과 임의의 다른 깊은 n 웰들에 대한 전구체들을 구성한다.
깊은 n 웰 도펀트의 용량은 보통 1×1013 - 1×1014 ions/cm2, 통상적으로 1.5×1013 ions/cm2 이다. 일반적으로 깊은 n 웰 도펀트는 인 또는 비소로 구성된다. 인 (phosphorus) 이 깊은 n 웰 도펀트를 구성하는 통상적인 경우에 있어서, 그 주입 에너지는 보통 1,000 - 3,000 keV, 통상적으로 1,500 keV 이다.
그 결과로 생긴 반도체 구조에 대해 초기 급속 열처리 ("RTA") 를 수행함으로써, 격자 손상 (lattice damage) 을 보수 (repair) 하고 또한 그 주입된 깊은 n 웰 도펀트의 원자들을 에너지적으로 더욱 안정한 상태에서 배치한다. 초기 RTA 는 900 - 1050°C, 통상적으로 950 - 1000°C 에서, 5 - 2O s, 통상적으로 10 s 동안의 비-반응적 환경에서 수행된다. 깊은 n 웰 도펀트는 초기 RTA 동안 수직 및 측방으로 확산된다. 도 33에는 이러한 도펀트 확산이 나타나 있지 않다.
도 33의 나머지 공정에 있어서, 각각의 처리 스테이지에서의 CIGFET 구조가 5 개의 도면들 "33za", "33zb", "33zc", "33zd", 및 "33e" 로 도시되어 있으며, 여기서 "z" 는 "d"에서 "y"까지 달라지는 문자이다. 각각의 도 33za는 도 11a의 비대칭 고-전압 IGFET들 (100 및 102) 을 생성하기 위해 행해진 추가의 공정을 도시한다. 각각의 도 33zb는 도 11b의 비대칭 드레인 확장형 IGFET들 (104 및 106) 을 생성하기 위해 행해진 추가의 공정을 도시한다. 각각의 도 33zc는 도 11c의 대칭 저-전압 저-누설 IGFET들 (108 및 110) 을 생성하기 위해 행해진 추가의 공정을 도시한다. 각각의 도 33zd는 도 11d의 대칭 저-전압 저-VT IGFET들 (112 및 114) 을 생성하기 위해 행해진 추가의 공정을 도시한다. 각각의 도 33ze는 도 11e의 대칭 고-전압 공칭-VT IGFET들 (116 및 118) 을 생성하기 위해 행해진 추가의 공정을 도시한다. 이하에서는, 5개 도면들 33z-1 내지 33z-5 을, 편의를 위해, 총괄적으로 "도 33z"로 지칭하며, 여기서 "z" 는 "d"에서 "y"까지 달라진다. 예를 들면, 도 33da 내지 도 33de 는 총괄적으로 "도 33d"로 지칭된다.
비대칭 p-채널 IGFET (102) 에 관한 아일랜드 (142) 의 위, 대칭 p-채널 IGFET (114) 에 관한 아일랜드 (154) 의 위, 및 드레인 확장형 IGFET들 (104 및 106) 의 n-형 엠프티 메인 웰 영역들 (184B 및 186A) 에 관한 위치들의 위의 개구들을 구비한 포토레지스트 마스크 (930) 가 도 33d에 나타낸 바와 같이 스크린 산화층 (924) 상에 형성된다. IGFET (104) 의 p-형 엠프티 메인 웰 영역 (184A) 을 위해 의도된 위치에 가장 가까운 엠프티 메인 웰 (184B) 측을 규정하는 포토레지스트 마스크 (930) 의 에지 (edge) 를 임계적으로 제어함으로써 엠프티 웰들 (184A 및 184B) 사이의 이격 거리 Lww 를 조절한다. IGFET (106) 의 p-형 엠프티 메인 웰 영역 (186B) 을 위해 의도된 위치에 가장 가까운 엠프티 메인 웰 (186A) 측을 규정하는 포토레지스트 마스크 (930) 의 에지를 임계적으로 제어함으로써 엠프티 웰들 (186A 및 186B) 사이의 이격 거리 Lww 를 조절한다. 또한, 크리티컬 (critical) 포토레지스트 (930) 는 대칭 p-채널 IGFET (126) 에 관한 아일랜드 (166) 위의 개구 (미도시) 를 구비한다.
n-형 엠프티 메인 웰 도펀트는 포토레지스트 (930) 의 개구들을 통하고, 스크린 산화물 (924) 의 덮이지 않은 섹션들을 통해 언더라잉 모노실리콘의 수직으로 대응하는 부분들까지 적정한 용량으로 이온 주입됨으로써, (a) IGFET들 (102 및 114) 의 각각의 엠프티 메인 웰 영역들 (182 및 194) 에 대한 n 전구체들 (182P 및 194P), (b) IGFET들 (104 및 106) 의 각각의 엠프티 메인 웰 영역들 (184B 및 186A) 에 대한 n 전구체들 (184BP 및 186AP), 및 (c) IGFET (126) 의 엠프티 메인 웰 영역 (206) 에 대한 n 전구체 (미도시) 를 규정한다. 포토레지스트 (930) 는 제거된다. n 전구체 엠프티 메인 웰들 (182P 및 186AP) 은 깊은 n 웰 영역들 (210 및 212) 에 대한 전구체들 (210P 및 212P) 까지, 그러나 도중까지만, 각각 확장된다.
n-형 엠프티 메인 웰 도펀트의 용량은 보통 1×1013 - 5×1013 ions/cm2, 통상적으로 2.5×1013 - 3×1013 ions/cm2 이다. 일반적으로 n-형 엠프티 메인 웰 도펀트는 인 또는 비소로 구성된다. 인이 n-형 엠프티 메인 웰 도펀트를 구성하는 경우에 있어서, 주입 에너지는 보통 350 - 500 keV, 통상적으로 425 - 450 keV 이다.
n 전구체 엠프티 메인 웰 영역들 (182P, 184BP, 186AP, 및 194P) 의 n-형 엠프티 메인 웰 도펀트 및 엠프티 메인 웰 영역 (206) 에 대한 n 전구체의 농도는, n-형 최종 엠프티 메인 웰 영역들 (182, 184B, 186A, 194P, 및 206) 에서와 대체로 동일한 각각의 위치들을 따라서 각각의 로컬 최대에 도달한다. 전구체 엠프티 메인 웰들 (182P, 184BP, 186AP, 및 194P) 의 각각 및 엠프티 메인 웰 (206) 에 대한 전구체에서의 n-형 엠프티 메인 웰 도펀트 농도는 대략 가우시안 방식 (Gaussian manner) 에서 수직으로 달라진다.
전구체 엠프티 메인 웰들 (182P, 184BP, 186AP, 및 194P) 의 각각 및 엠프티 메인 웰 (206) 에 대한 전구체에서의 n-형 엠프티 메인 웰 도펀트 농도 최대의 위치로부터 상부 반도체 표면을 향해 이동할 때에, n-형 엠프티 메인 웰 도펀트 농도는 부호 "n"으로 표시된 중간농도 도핑으로부터 부호 "n-"로 표시된 저농도 도핑으로 점차 떨어진다. 기본적으로, 도 33d의 점선들 (296P, 340P, 372P, 및 560P) 은 도 11의 점선들 (296, 340, 372, 및 560) 에 대한 각각의 전구체들을 구성한다. 도 11b 에 나타내었지만, IGFET들 (104 및 106) 에 관한 점선들 (340 및 372) 은, 전술한 바와 같이, 도 22a 및 도 22b에서만 라벨링 되어있다. 그러므로, 각 전구체 점선 (296P, 340P, 372P, 또는 560P) 은, 그 아래에서는 대응하는 전구체 엠프티 메인 웰 (182P, 184BP, 186AP, 또는 194P) 의 n-형 엠프티 메인 웰 도펀트 농도가 중간농도 n 도핑에 있고, 그 위에서는 전구체 웰 (182P, 184BP, 186AP, 또는 194P) 의 n-형 엠프티 메인 웰 도펀트 농도가 저농도 n- 도핑에 있는 위치를 대략적으로 나타낸다.
n 전구체 엠프티 메인 웰 영역들 (182P, 184BP, 186AP, 및 194P) 및 엠프티 메인 웰 영역 (206) 에 대한 n 전구체는 본 제조 공정의 이 시점에서 상부 반도체 표면에 도달하지 않는다. 그러므로, p- 에피택셜층 (136P) 의 4 개의 분리된 표면-인접 부분들 (136P1, 136P2, 136P3, 및 136P4) 은 각각의 n 전구체 엠프티 메인 웰들 (182P, 184BP, 186AP, 및 194P) 위의 아일랜드들 (142, 144B, 146A, 및 154) 에 각각 존재한다. 또한, 분리된 p- 에피택셜-층 부분 (136P3) 은 전구체 깊은 n 웰 영역 (212P) 위에서 측방으로 확장된다. 이와 유사하게, p- 에피택셜층 (136P) 의 다른 분리된 표면-인접 부분 (미도시) 이 엠프티 메인 웰 영역 (206) 에 대한 n 전구체 위의 아일랜드 (166) 에 존재한다. 아일랜드 (166) 에서의 에피택셜층 (136P) 의 분리된 p- 부분과 분리된 p- 에피택셜-층 부분들 (136P1 내지 136P4) 은 모두 필드 절연체 (138) 및 n-형 모노실리콘의 조합에 의해 에피택셜층 (136P) 의 언더라잉 잔여물로부터 분리된다.
(a) 아일랜드 (142) 의 분리된 에피택셜-층 부분 (136P1), (b) 아일랜드 (146A) 의 n 전구체 엠프티 메인 웰 (186AP) 의 위에 놓인 분리된 에피택셜-층 부분 (136P3) 의 지역, (c) 아일랜드 (154) 의 분리된 에피택셜-층 부분 (136P4), 및 (d) 아일랜드 (166) 의 에피택셜층 (136P) 의 분리된 p- 부분의 세그먼트들에 의해 형성된 p- 모노실리콘의 4 개 영역들은, 최종 CIGFET 구조에서 각각의 엠프티 메인 웰들 (182, 186A, 194, 및 206) 의 n- 모노실리콘이 된다. 또한, 아일랜드 (144B) 의 분리된 에피택셜 부분 (136P2) 및 n 전구체 엠프티 메인 웰 (184BP) 위의 아일랜드 (144A) 에 위치해 있는 에피택셜층 (136P) 의 (분리되지 않은) 지역에 의해 형성된 p- 모노실리콘의 2 개 영역들은, 최종 CIGFET 구조에서 엠프티 메인 웰 (184B) 의 n- 모노실리콘이 된다. 그러므로, p- 모노실리콘의 이들 6 개 영역들은 n- 모노실리콘으로 변환될 필요가 있다. 아래에서 설명되는 바와 같이, 일반적으로 6 개의 p- 모노실리콘 영역들은 후속 제조 단계들 (상승된 온도에서 수행된 주요 단계들) 의 도중에 n 전구체 엠프티 메인 웰 영역들 (182P, 184BP, 186AP, 및 194P) 및 엠프티 메인 웰 영역 (206) 에 대한 n 전구체로부터의 일부 n-형 엠프티 메인 웰 도펀트의 상향 확산에 의해 n- 모노실리콘으로 변환된다.
또한, 예를 들면, 그 6 개 p- 모노실리콘 영역들의 각각이 후속하는 상승된-온도 제조 단계들 도중에 일부 n-형 엠프티 메인 웰 도펀트의 상향 확산을 통해 n- 모노실리콘으로 완전히 변환될 수 있는 불확실성이 존재하는 경우에는, 별도의 n-형 도핑 작업을 수행함으로써 앞서의 6 개 p- 모노실리콘 영역들을 n- 모노실리콘으로 변환할 수 있다. 포토레지스트 (930) 를 제거하기 이전에, n-형 보상 도펀트 (compensating dopant) 로 지칭되는 n-형 반도체 도펀트가 스크린 산화물 (924) 의 덮이지 않은 섹션들을 통해 언더라잉 모노실리콘까지 낮은 용량으로 이온 주입됨으로써, 6 개의 p- 모노실리콘 영역들을 n- 모노실리콘으로 변환시킬 수 있다.
임의의 6 개 p- 모노실리콘 영역들이 n-형 보상 도펀트를 수용하지 않을 것이 요구되는 경우, 또는 n-형 엠프티 메인 웰 도펀트를 수용하는 임의의 다른 모노실리콘 영역이 n-형 보상 도펀트를 수용하지 않는 경우, (a) 아일랜드들 (142, 154, 및 166) 및 (b) n-형 엠프티 메인 웰 영역들 (184B 및 186A) 에 관한 위치들 중의 선택된 것들 위의 개구들을 구비한 추가의 포토레지스트 마스크 (미도시) 가 스크린 산화층 (924) 상에 형성될 수 있다. 그 후에 n-형 보상 도펀트는 그 추가의 포토레지스트 마스크의 개구들을 통해 반도체 보디까지 낮은 용량으로 이온 주입되고, 그 후에 그 추가의 포토레지스트가 제거된다. 어느 경우이든, 일반적으로 n-형 보상 도펀트의 용량은 합리적이고 실현가능한 만큼 낮으므로 최종 메인 웰 영역들 (182, 184B, 186A, 및 194) 의 엠프티-웰 성질을 유지할 것이다.
비대칭 n-채널 IGFET (100) 에 관한 아일랜드 (140) 의 위, 대칭 n-채널 IGFET (112) 에 관한 아일랜드 (152) 의 위, 드레인 확장형 IGFET들 (104 및 106) 의 p-형 엠프티 메인 웰 영역들 (184A 및 186B) 에 관한 위치들의 위, 및 분리 (isolating) p 웰 영역 (216) 에 관한 위치 위의 개구들을 구비한 포토레지스트 마스크 (932) 가 스크린 산화층 (924) 상에 형성된다. 도 33e를 참조한다. IGFET (104) 의 n-형 엠프티 메인 웰 영역 (184B) 을 위해 의도된 위치에 가장 가까운 엠프티 메인 웰 (184A) 의 측을 규정하는 포토레지스트 마스크 (932) 의 에지 (edge) 를 임계적으로 제어함으로써 엠프티 웰들 (184A 및 184B) 사이의 이격 거리를 조절한다. IGFET (106) 의 n-형 엠프티 메인 웰 영역 (186A) 을 위해 의도된 위치에 가장 가까운 엠프티 메인 웰 (186B) 의 측을 규정하는 포토레지스트 (932) 의 에지가 임계적으로 제어됨으로써 엠프티 웰들 (186A 및 186B) 사이의 이격 거리를 조절한다. 또한, 크리티컬 (critical) 포토레지스트 (932) 는 대칭 n-채널 IGFET (124) 에 관한 아일랜드 (164) 위의 개구 (미도시) 를 구비한다.
p-형 엠프티 메인 웰 도펀트는 포토레지스트 (932) 의 개구를 통하고, 스크린 산화물 (924) 의 덮이지 않은 섹션들을 통해 언더라잉 모노실리콘의 수직으로 대응하는 부분들까지 적정한 용량으로 이온 주입됨으로써, (a) IGFET들 (100 및 112) 의 각각의 엠프티 메인 웰 영역들 (180 및 192) 에 대한 p 전구체들 (180P 및 192P), (b) IGFET들 (104 및 106) 의 각각의 엠프티 웰들 (184A 및 186B) 에 대한 p 전구체들 (184AP 및 186BP), (c) 분리 (isolating) p 웰 (216) 에 대한 p 전구체 (216P), 및 (d) IGFET (124) 의 엠프티 메인 웰 영역 (204) 에 대한 p 전구체 (미도시) 를 규정한다. 포토레지스트 (932) 는 제거된다. p 전구체 엠프티 메인 웰 영역들 (180P 및 186BP) 은 전구체 깊은 n 웰 영역들 (210P 및 212P) 까지, 그러나 도중까지만, 각각 확장된다.
p-형 엠프티 메인 웰 도펀트의 용량은 보통 1×1013 - 5×1013 ions/cm2, 통상적으로 2.5×1013 - 3×1013 ions/cm2 이다. 일반적으로 p-형 엠프티 메인 웰 도펀트는 원소 형태 또는 붕소 디플루오라이드 형태의 붕소로 구성된다. 원소인 분소가 p-형 엠프티 메인 웰 도펀트를 구성하는 통상적인 경우에 있어서, 주입 에너지는 보통 100 - 225 keV, 통상적으로 150 - 175 keV 이다.
p 전구체 엠프티 메인 웰 영역들 (180P, 184AP, 186BP, 및 192P) 및 엠프티 메인 웰 영역 (204) 에 대한 p 전구체 내의 p-형 엠프티 메인 웰 도펀트의 농도는 p-형 최종 엠프티 메인 웰 영역들 (180, 184A, 186B, 192P, 및 204) 에서와 대체로 동일한 각각의 위치들을 따라서 각각의 로컬 최대에 도달한다. 전구체 엠프티 메인 웰들 (180P, 184AP, 186BP, 및 192P) 의 각각 및 엠프티 메인 웰 (204) 에 대한 전구체 내의 p-형 엠프티 메인 웰 도펀트 농도는 대략 가우시안 방식 (Gaussian manner) 에서 수직으로 달라진다.
전구체 엠프티 메인 웰들 (180P, 184AP, 186BP, 및 192P) 의 각각 및 엠프티 메인 웰 (204) 에 대한 전구체에서의 p-형 엠프티 메인 웰 도펀트 농도 최대의 위치로부터 상부 반도체 표면을 향해 이동할 때에, p-형 엠프티 메인 웰 도펀트 농도는 부호 "p"로 표시된 중간농도 도핑으로부터 부호 "p-"로 표시된 저농도 도핑으로 점차 떨어진다. 기본적으로, 도 33e의 점선들 (256P, 332P, 38OP, 및 530P) 은 도 11의 점선들 (256, 332, 380, 및 530) 에 대한 각각의 전구체들을 구성한다. 도 11b 에 나타내었지만, IGFET들 (104 및 106) 에 관한 점선들 (332 및 380) 은, 전술한 바와 같이, 도 22a 및 도 22b에서만 라벨링 되어있다. 그러므로, 각 전구체 점선 (256P, 332P, 380P, 또는 530P) 은, 그 아래에서는 대응하는 전구체 엠프티 메인 웰 (180P, 184AP, 186BP, 또는 192P) 의 p-형 엠프티 메인 웰 도펀트 농도가 중간농도 p 도핑에 있고, 그 위에서는 전구체 웰 (180P, 184AP, 186BP, 또는 192P) 의 p-형 엠프티 메인 웰 도펀트 농도가 저농도 p- 도핑에 있는 위치를 대략적으로 나타낸다.
p 전구체 엠프티 메인 웰 영역들 (180P, 184AP, 186BP, 및 192P) 및 엠프티 메인 웰 영역 (204) 에 대한 p 전구체는 본 제조 공정의 이 시점에서 상부 반도체 표면에 도달하지 않는다. 그러므로, p- 에피택셜층 (136P) 의 3 개의 추가적인 표면-인접 부분들 (136P5, 136P6, 및 136P7) 은 각각의 p 전구체 엠프티 메인 웰들 (180P, 186BP, 및 192P) 위의 아일랜드들 (140, 146B, 및 152) 에 각각 존재한다. 이와 유사하게, p- 에피택셜층 (136P) 의 다른 표면-인접 부분 (미도시) 이 엠프티 메인 웰 영역 (204) 에 대한 p 전구체 위의 아일랜드 (164) 에 존재한다. 아일랜드 (164) 의 에피택셜층 (136P) 의 p- 부분 및 p- 에피택셜-층 부분들 (136P5 내지 136P7) 은 모두 (a) 필드 절연체 (138) 및 (b) 중간농도로 도핑된 p-형 모노실리콘 또는/및 중간농도로 도핑된 n-형 모노실리콘의 조합에 의하여 p- 에피택셜층 (136P) 의 언더라잉 벌크 (underlying bulk) 로부터 분리된다. 이러한 에피택셜층 (136) 의 언더라잉 벌크로부터의 분리 때문에, 본 명세서에서는 아일랜드 (164) 의 에피택셜층 (136P) 의 부분 및 에피택셜-층 부분들 (136P5 내지 136P7) 을 분리된 p- 에피택셜-층 부분들로 지칭한다.
대칭 p-채널 IGFET (110 및 118) 에 관한 아일랜드들 (150 및 158) 위의 개구들을 구비한 포토레지스트 마스크 (934) 가 도 33f에 도시된 바와 같이 스크린 산화층 (924) 상에 형성된다. 또한, 포토레지스트 마스크 (934) 는 대칭 p-채널 IGFET (122) 에 관한 아일랜드 (162) 위의 개구 (미도시) 를 구비한다. n-형 충진된 메인 웰 도펀트는 포토레지스트 (934) 의 개구들을 통하고, 스크린 산화물 (924) 의 덮이지 않은 섹션들을 통해 언더라잉 모노실리콘의 수직으로 대응하는 부분들까지 적정한 용량으로 이온 주입됨으로써, (a) IGFET들 (110 및 118) 의 각각의 충진된-웰 메인 보디-재료 부분들 (494 및 620) 에 대한 n 전구체들 (494P 및 620P) 및 (b) IGFET (122) 의 충진된-웰 메인 보디-재료 부분 (694) 에 대한 n 전구체 (미도시) 를 규정한다. 일반적으로, n-형 충진된 메인 웰 주입은, n-형 엠프티 메인 웰 주입과 동일한 조건에서 및 동일한 n-형 도펀트를 가지고서 행해진다.
포토레지스트 마스크 (934) 가 계속해서 놓여있는 경우, n-형 APT 도펀트는 스크린 산화물 (924) 의 덮이지 않은 섹션들을 통해, 언더라잉 모노실리콘의 수직으로 대응하는 부분들까지 적정한 용량으로 이온 주입됨으로써, (a) IGFET들 (110 및 118) 의 각각의 중간 보디-재료 부분들 (496 및 622) 에 대한 n 전구체들 (496P 및 622P) 및 (b) IGFET (122) 의 다른 보디-재료 부분 (696) 에 대한 n 전구체 (미도시) 를 규정한다. 이제 포토레지스트 (934) 는 제거된다. n 전구체 중간 보디-재료 부분들 (496P 및 622P) 은 n 전구체 충진된-웰 메인 보디-재료 부분들 (494P 및 620P) 의 위에 각각 놓인다. 다른 보디-재료 부분 (696) 에 대한 n 전구체는 충진된-웰 메인 보디-재료 부분 (694) 에 대한 n 전구체의 위에 놓인다.
일반적으로 전구체 보디-재료 부분들 (494P 및 496P) 의 각각은 IGFET (110) 의 채널 존 (484) 및 S/D 존들 (480 및 482) 의 각각의 실질적으로 모두를 위해 의도된 위치의 아래에서 측방으로 연장된다. 이와 유사하게, 일반적으로 n 전구체 보디-재료 부분들 (620P 및 622P) 의 각각은 IGFET (118) 의 채널 존 (614) 및 S/D 존들 (610 및 612) 의 각각의 실질적으로 모두를 위해 의도된 위치의 아래에서 측방으로 연장된다. 일반적으로 보디-재료 부분 (696) 에 대한 n 전구체는 실질적으로 IGFET (122) 의 채널 존 (684) 및 S/D 존들 (680 및 682) 의 각각의 모두를 위해 의도된 위치의 아래에서 측방으로 연장된다. 보디-재료 부분들 (694 및 696) 에 대한 n 전구체들은 IGFET (122) 의 충진된 웰 영역 (202) 에 대한 n 전구체 (미도시) 를 형성한다.
n-형 APT 도펀트의 용량은 보통 1×1012 - 6×1012 ions/cm2, 통상적으로 3×1012 ions/cm2 이다. 일반적으로 n-형 APT 도펀트는 인 또는 비소로 구성된다. 인이 n-형 APT 도펀트를 구성하는 통상적인 경우에 있어서, 주입 에너지는 75 - 150 keV, 통상적으로 100 - 125 keV 이다. n-형 APT 주입은 n-형 충진된 메인 웰 주입 이전에 포토레지스트 (934) 를 이용하여 수행될 수 있다.
대칭 n-채널 IGFET들 (108 및 116) 에 관한 아일랜드들 (148 및 156) 위의 개구들을 구비한 포토레지스트 마스크 (936) 가 스크린 산화층 (924) 상에 형성된다. 도 33g를 참조한다. 또한, 포토레지스트 마스크 (936) 는 대칭 n-채널 IGFET (120) 에 관한 아일랜드 (160) 위의 개구 (미도시) 를 구비한다. p-형 충진된 메인 웰 도펀트는 포토레지스트 (936) 의 개구들을 통하고, 스크린 산화물 (924) 의 덮이지 않은 섹션들을 통해, 언더라잉 모노실리콘의 수직으로 대응하는 부분들까지 적정한 용량으로 이온 주입됨으로써, (a) IGFET들 (108 및 116) 의 각각의 충진된-웰 메인 보디-재료 부분들 (454 및 590) 에 대한 p 전구체들 (454P 및 590P) 및 (b) IGFET (120) 의 충진된-웰 메인 보디-재료 부분 (654) 에 대한 p 전구체 (미도시) 를 규정한다. 일반적으로 p-형 충진된 메인 웰 주입은, p-형 엠프티 메인 웰 주입과 동일한 조건에서 및 동일한 p-형 도펀트를 가지고 행해진다.
포토레지스트 마스크 (936) 가 계속해서 놓여있는 경우, p-형 APT 도펀트는 스크린 산화물 (924) 의 덮이지 않은 섹션들을 통해, 언더라잉 모노실리콘의 수직으로 대응하는 부분들까지 적정한 용량으로 이온 주입됨으로써, (a) IGFET들 (108 및 116) 의 각각의 중간 보디-재료 부분들 (456 및 592) 에 대한 p 전구체들 (456P 및 592P) 및 (b) IGFET (120) 의 다른 보디-재료 부분 (656) 에 대한 p 전구체 (미도시) 를 규정한다. 이제 포토레지스트 (936) 는 제거된다. p 전구체 중간 보디-재료 부분들 (456P 및 592P) 은 p 전구체 충진된-웰 메인 보디-재료 부분들 (454P 및 590P) 의 위에 각각 놓인다. 다른 보디-재료 부분 (656) 에 대한 p 전구체는 충진된-웰 메인 보디-재료 부분 (654) 에 대한 p 전구체의 위에 놓인다.
일반적으로 전구체 보디-재료 부분들 (454P 및 456P) 의 각각은 IGFET (108) 의 채널 존 (444) 및 S/D 존들 (440 및 442) 의 각각의 실질적으로 모두를 위해 의도된 위치의 아래에서 측방으로 연장된다. 이와 유사하게, 일반적으로 p 전구체 보디-재료 부분들 (590P 및 592P) 의 각각은 IGFET (116) 의 채널 존 (584) 및 S/D 존들 (580 및 582) 의 각각의 실질적으로 모두를 위해 의도된 위치의 아래에서 측방으로 연장된다. 일반적으로 보디-재료 부분 (656) 에 대한 p 전구체는 IGFET (120) 의 채널 존 (644) 및 S/D 존들 (640 및 642) 의 각각의 실질적으로 모두를 위해 의도된 위치의 아래에서 측방으로 연장된다. 또한, 보디-재료 부분들 (654 및 656) 에 대한 p 전구체들은 IGFET (120) 의 충진된 웰 영역 (200) 에 대한 p 전구체 (미도시) 를 형성한다.
p-형 APT 도펀트의 용량은 보통 4×1012 - 1.2×1013 ions/cm2, 통상적으로 7×1012 ions/cm2 이다. 일반적으로 p-형 APT 도펀트는 원소 형태 또는 붕소 디플루오라이드 형태의 붕소로 구성된다. 원소인 붕소가 p-형 APT 도펀트를 구성하는 통상적인 경우에 있어서, 주입 에너지는 50 - 125 keV, 통상적으로 75 - 100 keV 이다. p-형 APT 주입은 p-형 충진된 메인 웰 주입 이전에 포토레지스트 (936) 를 이용하여 수행될 수 있다.
반도체 보디 내로 도입된 어떤 잔존 반도체들도 전구체 깊은 n 웰들 (210P 및 212P) 내로 (또는 임의의 다른 전구체 깊은 n 웰 내로) 별로 들어가지 않는다. 초기 RTA 로 인해 깊은 n 웰 도펀트의 원자들이 에너지적으로 더욱 안정한 상태가 되었기 때문에, 전구체 깊은 n 웰들 (210P 및 212P) 은 각각 실질적으로 최종 깊은 n 웰들 (210 및 212) 이며 도 33의 나머지 도면들에서는 그렇게 도시되어 있다.
대칭 p-채널 IGFET들 (110 및 118) 에 관한 아일랜드들 (150 및 158) 위의 개구들을 구비한 포토레지스트 마스크 (938) 가, 도 33h에 도시된 바와 같이 스크린 산화층 (924) 상에 형성된다. n-형 문턱값-조정 도펀트는 포토 레지스트 (938) 의 개구들을 통하고, 스크린 산화물 (924) 의 덮이지 않은 섹션들을 통해, 언더라잉 모노실리콘의 수직으로 대응하는 부분들까지 적거나 적정한 용량으로 이온 주입됨으로써, IGFET들 (110 및 118) 의 각각의 상부 보디-재료 부분들 (498 및 624) 에 대한 n 전구체들 (498P 및 624P) 을 규정한다. 포토레지스트 (938) 는 제거된다. n 전구체 상부 보디-재료 부분들 (498P 및 624P) 은 n 전구체 중간 보디-재료 부분들 (496P 및 622P) 의 위에 각각 놓인다. n 전구체 보디-재료 부분들 (494P, 496P, 및 498P) 은 IGFET (110) 의 충진된 웰 영역 (190) 에 대한 n 전구체 (190P) 를 형성한다. n 전구체 보디-재료 부분들 (620P, 622P, 및 624P) 은 IGFET (118) 의 충진된 웰 영역 (198) 에 대한 n 전구체 (198P) 를 형성한다.
n-형 문턱값-조정 도펀트의 용량은 보통 1×1012 - 6×1012 ions/cm2, 통상적으로 3×1012 ions/cm2 이다. 일반적으로 n-형 문턱값-조정 도펀트는 비소 또는 인으로 구성된다. 비소가 n-형 문턱값-조정 도펀트를 구성하는 통상적인 경우에 있어서, 주입 에너지는 보통 60 - 100 keV, 통상적으로 80 keV 이다.
대칭 n-채널 IGFET들 (108 및 116) 에 관한 아일랜드들 (148 및 156) 위의 개구들을 구비한 포토레지스트 마스크 (940) 가 스크린 산화층 (924) 상에 형성된다. 도 33i를 참조한다. p-형 문턱값-조정 도펀트는 포토 레지스트 (940) 의 개구들을 통하고, 스크린 산화물 (924) 의 덮이지 않은 섹션들을 통해, 언더라잉 모노실리콘의 수직으로 대응하는 부분들까지 적거나 적정한 용량으로 이온 주입됨으로써, IGFET들 (108 및 116) 의 각각의 상부 보디-재료 부분들 (458 및 594) 에 대한 p 전구체들 (458P 및 594P) 을 규정한다. 포토레지스트 (940) 는 제거된다. p 전구체 상부 보디-재료 부분들 (458P 및 594P) 은 p 전구체 중간 보디-재료 부분들 (456P 및 592P) 의 위에 각각 놓인다. p 전구체 보디-재료 부분들 (454P, 456P, 및 458P) 은 IGFET (108) 의 충진된 웰 영역 (188) 에 대한 p 전구체 (188P) 를 형성한다. p 전구체 보디-재료 부분들 (590P, 592P, 및 594P) 은 IGFET (116) 의 충진된 웰 영역 (196) 에 대한 p 전구체 (196P) 를 형성한다.
p-형 문턱값-조정 도펀트의 용량은 보통 2×1012 - 8×1012 ions/cm2, 통상적으로 4×1012 ions/cm2 이다. 일반적으로 p-형 문턱값-조정 도펀트는 원소 형태 또는 붕소 디플루오라이드 형태의 붕소로 구성된다. 원소인 붕소가 p-형 문턱값-조정 도펀트를 구성하는 통상적인 경우에 있어서, 주입 에너지는 보통 15 - 35 keV, 통상적으로 25 keV 이다.
일반적으로 경사각 α 는 n-형 APT, p-형 APT, 및 p-형 문턱값 조정 주입들에 대해서 대략 7°이다. 경사각 α 는 앞선 주입들의 나머지에 대해서 대략 0°이다. 앞선 주입들의 각각은 다만 하나의 값의 방위각 β 에서 수행된다, 즉 그들의 각각은 단일-쿼드란트 (single-quadrant) 주입이다. 방위각 β 는 n-형 APT, p-형 APT, 및 p-형 문턱값 조정 주입들에 대해 30° - 35°이고, 앞선 주입들의 나머지에 대해 대략 0°이다.
N3. 게이트 형성 (Gate Formation)
상부 반도체 표면은 스크린 산화층 (924) 을 제거하는 것에 의해 노출되고, 통상적으로 습식 화학적 처리하는 것에 세정된다. 실리콘 산화물의 희생층 (sacrificial layer)(미도시) 은 상부 반도체 표면을 따라 열적 성장되어서 게이트 유전체 형성을 위한 상부 반도체 표면을 준비한다. 통상적으로 희생 산화층의 두께는 적어도 10 nm 이다. 희생 산화층은 그 후에 제거된다. 세정 작업과 희생 산화층의 형성 및 제거는 상부 반도체 표면을 따르는 결함 및/또는 오염을 제거하고 이에 따라 고품질의 상부 반도체 표면을 생성한다.
비교적 두꺼운 게이트-유전체-포함 유전체 층 (942) 이 도 33j에 도시된 바와 같이 상부 반도체 표면을 따라 제공된다. 두꺼운 유전체 층 (942) 의 부분들은 큰 게이트 유전체 두께 tGdH 의 게이트 유전체 층, 즉 비대칭 IGFET들 (100 및 102) 의 게이트 유전체 층들 (260 및 300), 드레인 확장형 IGFET들 (104 및 106) 의 게이트 유전체 층들 (334 및 384), 및 예시된 고-전압 IGFET들의 게이트 유전체 층들을 위한 측면 위치들에서 존재하고, 후에 그 게이트 유전체층들의 부분들을 구성한다. tGdH 큰-두께 게이트 유전체 층들을 위한 측면 위치에서의 후속하는 유전체 층 (942) 의 섹션들의 두께 증가를 감안하여, 층 (942) 의 두께는 의도된 tGdH 두께보다 약간 더 작고, 통상적으로는 0.2 nm 더 작다.
일반적으로 두꺼운 유전체 층 (942) 이 열적 성장된다. 열적 성장은 30 - 90 s 동안, 통상적으로는 45 - 60 s 동안의 900 - 1100°C, 통상적으로는 1000°C 인 습식 산화 환경에서 수행된다. 일반적으로 층 (942) 은 습식 산화 환경이 산소와 수소로 형성되는 실질적으로 순수한 실리콘 산화물로 구성된다.
두꺼운 유전체 층 (942) 의 열적 성장의 고온 상태는, 주입된 p-형 및 n-형 메인 웰 도펀트들에 의해 야기된 격자 손상 (lattice damage) 을 보수 (repair) 하고 에너지적으로 더욱 안정한 상태에서 그 주입된 p-형 및 n-형 메인 웰 도펀트들의 원자들을 배치하는 어닐 (anneal) 로서 기능한다. 따라서, 전구체 웰 영역 (216P) 은 실질적으로 분리 (isolating) p 웰 영역 (216) 이 된다. 전구체 충진된-웰 메인 보디-재료 부분들 (454P 및 590P) 및 충진된-웰 메인 보디-재료 부분 (654) 에 대한 전구체는 실질적으로 각각 IGFET들 (108, 116, 및 120) 의 p 충진된-웰 메인 보디-재료 부분들 (454, 590, 및 654) 이 된다. 전구체 충진된-웰 메인 보디-재료 부분들 (494P 및 620P) 및 충진된-웰 메인 보디- 재료 부분 (694) 에 대한 전구체는 실질적으로 각각 IGFET들 (110, 118, 및 122) 의 n 충진된-웰 메인 보디-재료 부분들 (494, 620, 및 694) 이 된다.
또한, 두꺼운 유전체 층 (942) 의 열적 성장의 높은 온도는 p-형 및 n-형 웰, APT, 및 문턱값-조정 도펀트들, 특히 메인 웰 도펀트들이 수직 및 측방으로 확산되는 것을 야기한다. 도 33j 만이 엠프티 메인 웰 도펀트들의 상향 확산을 나타내고 있다. 엠프티 메인 웰 도펀트들의 상향 확산의 결과, 전구체 엠프티 메인 웰 영역들 (180P, 182P, 184AP, 184BP, 186AP, 186BP, 192P, 및 194P) 은 상부 반도체 표면을 향해 상향 확장된다. 동일한 것이 엠프티 메인 웰 영역들 (204 및 206) 에 대한 전구체들에게 발생한다.
전구체 엠프티 메인 웰들 (180P, 182P, 184AP, 184BP, 186AP, 186BP, 192P, 및 194P) 및 엠프티 메인 웰들 (204 및 206) 에 대한 전구체들은, 그들이 충분히 튼튼하다면 두꺼운-유전체-층 열적 성장 동안 상부 반도체 표면에 도달할 수도 있다. 그러나, 전구체 엠프티 웰들 (180P, 182P, 184AP, 184BP, 186AP, 186BP, 192P, 및 194P) 및 엠프티 웰들 (204 및 206) 에 대한 전구체들은 두꺼운-유전체-층 열적 성장 동안 상부 반도체 표면 도중까지만 상향으로 확장된다. 이 상황이 도 33j에 도시되어 있다. 전구체 엠프티 웰들 (180P, 182P, 184AP, 184BP, 186AP, 186BP, 192P, 및 194P) 및 엠프티 웰들 (204 및 206) 에 대한 전구체들의 상향 확장으로 인하여, 아일랜드들 (164 및 166) 에서의 에피택셜층 (136P) 의 분리된 p-부분들 및 분리된 p- 에피택셜-층 부분들 (136P1 - 136P7) 은 수직으로 크기가 줄어든다.
예시된 저-전압 IGFET들에 관한 모노실리콘 아일랜드들 위의 개구들을 구비한 포토레지스트 마스크 (미도시) 가 두꺼운 유전체 층 (942) 상에 형성된다. 유전체 층 (942) 의 덮이지 않은 재료가 제거됨으로써 예시된 저-전압 IGFET들에 관한 모노실리콘 아일랜드들이 노출된다. 도 33k를 참조하면, 아이템 (942R) 은 두꺼운 게이트-유전체-포함 유전체 층 (942) 의 잔여물이다.
또한, 예시된 저-전압 IGFET들에 관한 각각의 아일랜드들의 상부 표면을 따라 실리콘의 박층 (미도시) 을 제거함으로써, 에칭 공정의 비-이상적인 실리콘-산화물-투-실리콘 (silicon-oxide-to-silicon) 선택을 보상한다. 이것은 제거 위치들에서 두꺼운 유전체 층 (942) 의 재료의 완전한 제거를 보장한다. 예시된 저-전압 IGFET들에 관한 아일랜드들의 상부 표면을 따라 존재하는 추가적인 결함들 및/또는 오염, 예를 들면 포토레지스에 의해 야기된 오염, 은 얇은 실리콘 층들을 제거하는 도중에 제거된다. 그 뒤에 포토레지스트가 제거된다.
비교적 얇은 게이트-유전체-포함 유전체 층 (944) 은 예시된 저-전압 IGFET들에 관한 아일랜드들 위의 상부 반도체 표면을 따라서 및 그러므로 그들 게이트 유전체 층들에 관한 각 측면 위치들에서 제공된다. 다시 도 33k를 참조한다. 나중에 얇은 유전체 층 (944) 의 부분들은 예시된 저-전압 IGFET들에 관한 게이트 유전체 층들을 각각 구성한다.
일반적으로 얇은 유전체 층 (944) 은 열적 성장 및 플라즈마 질화 (plasma nitridization) 의 조합에 의해 생성된다. 얇은 유전체 층 (944) 의 열적 성장은 10 - 20 s 동안, 통상적으로는 15 s 동안의 800 - 1000°C, 통상적으로는 900°C 의 습식 산화 환경에서 개시된다. 그러면 층 (944) 은 습식 산화 환경이 산소와 수로로 형성된 실질적으로 순수한 실리콘 산화물로 구성된다.
일반적으로 질소 (nitrogen) 는, 대칭 저-전압 p-채널 IGFET들 (110, 114, 및 122) 의 p++ 게이트 전극들 (502, 568, 및 702) 의 붕소가 그들의 채널 존들 (484, 554, 및 684) 로 확산되는 것을 주로 방지하기 위하여, 습식 산화 (wet-oxidizing) 열적 산화물 성장에 후속하여 수행되는 플라즈마 질화 작업 (plasma nitridization operation) 에 의해 얇은 유전체 층 (944) 으로 합쳐진다. 이에 따라, 층 (944) 은 실리콘, 산소, 및 질소의 조합으로 변환된다. 아래에서 더 설명되는, 플라즈마 질화 작업은 일반적으로 질소가 층 (944) 의 6 - 12%, 바람직하게 9 - 11%, 통상적으로 10% 질량만큼 구성하도록 수행된다.
10 - 20 s 동안, 통상적으로는 15 s 동안의 800 - 1000°C, 통상적으로는 900°C 에서 선택된 주변 가스 내의 반도체 구조에 대하여 중간 RTA 가 수행된다. 주변 가스 (ambient gas) 는 일반적으로 산소이다. 그 산소로 인하여, 얇은 유전체 층 (944) 의 두께는 중간 RTA 동안의 열적 성장에 의해 약간 증가한다. 이제 유전체 층 (944) 의 두께는 낮은 게이트 유전체 두께 tGdL, 즉 도시된 저-전압 IGFET들의 1.2-V 동작을 위한 1 - 3 nm, 바람직하게는 1.5 - 2.5 nm, 통상적으로는 2 nm 와 동일하다.
두꺼운 게이트-유전체-포함 유전체 잔여물 (942R) 의 두께는 얇은 유전체 층 (944) 의 열적 성장 동안의 열적 성장에 의하여 약간 증가한다. 두꺼운 유전체 잔여물 (942R) 로 덮인 아일랜드들 (140, 142, 144A, 144B, 146A, 146B, 156, 158, 164, 166, 172, 및 174) 의 상부 표면에 대한 감소된 산소 침투로 인하여, 유전체 잔여물 (942R) 의 두께의 증가는 얇은 유전체 층 (944) 의 두께보다 상당히 작다. 도 33에는 이러한 두꺼운 유전체 잔여물 (942R) 두께의 상대적으로 작은 증가가 나타나 있지 않다.
두꺼운 유전체 잔여물 (942R) 은 플라즈마 질화 작업 (plasma nitridization operation) 동안 질소를 수용한다. 두꺼운 유전체 잔여물 (942R) 이 얇은 유전체 층 (944) 보다 두껍기 때문에, 두꺼운 유전체 잔여물 (942R) 은 얇은 유전체 층 (944) 보다 적은 질량 퍼센트의 질소를 갖는다. 얇은 유전체 층 (942) 의 열적 성장과 그 후속하는 플라즈마 질화 (plasma nitridization) 가 끝났을 때, 두꺼운 유전체 잔여물 (942R) 의 두께는 tGdH 높은-두께 게이트 유전체 두께값, 즉 비대칭 IGFET들 (100 및 102) 을 포함하는 도시된 고-전압 IGFET들의 3.0-V 동작을 위한 보통 4 - 8 nm, 바람직하게 5 - 7 nm, 통상적으로 6 - 6.5 nm, 과 실질적으로 동일하다. 두꺼운 유전체 층 (942R) 내의 질소의 질량 퍼센트는, 얇은 유전체 층 (944) 내의 질소의 질량 퍼센트를 높은 유전체 두께값 tGdH 에 대한 낮은 유전체 두께값 tGdL 의 비율만큼 곱한 것과 거의 동일하다.
얇은 유전체 층 (944) 의 열적 성장의 높은 온도는, 주입된 p-형 및 n-형 웰, APT, 및 문턱값-조정 도펀트들이 수직 및 측방으로 더 확산되는 것을 야기하는 어닐로서 작용한다. 얇은 유전체 층 (944) 의 열적 성장이 두꺼운 유전체 층 (942) 의 열적 성장 보다 낮은 온도, 및 상당히 더 짧은 시간 주기 동안에서 수행된 경우, 웰, APT, 및 문턱값-조정 도펀트들은 두꺼운-유전체-층 열적 성장 동안에 비해 얇은-유전체-층 열적 성장 동안에서 상당히 더 적게 확산된다. 도 33k에는 얇은-유전체-층 열적 성장 동안의 엠프티 메인 웰 도펀트들의 상향 확산만을 도시하고 있다.
이제 IGFET들 (100, 102, 104, 106, 108, 110, 112, 114, 116, 및 118) 의 각각의 게이트 전극들 (262, 302, 346, 386, 462, 502, 538, 568, 598 및 628) 에 대한 전구체들 (262P, 302P, 346P, 386P, 462P, 502P, 538P, 568P, 598P 및 628P) 이, 도 33k의 부분적으로 완성된 CIGFET 구조상에 형성된다. 도 33l을 참조한다. IGFET들 (120, 122, 124, 126, 128, 130, 132, 및 134) 의 게이트 전극들 (662, 702, 738, 768, 798, 828, 858, 및 888) 에 대한 전구체들 (미도시) 이 부분적으로 완성된 구조상에 동시에 형성된다.
보다 구체적으로, 고-전압 IGFET들 (100, 102, 116, 및 118) 에 관한 전구체 게이트 전극들 (262P, 302P, 598P, 및 628P) 및 고-전압 IGFET들 (124, 126, 132, 및 134) 의 게이트 전극들 (738, 768, 858, 및 888) 에 대한 전구체들이, 아일랜드들 (140, 142, 156, 158, 164, 166, 172, 및 174) 중의 각각의 선택된 세그먼트들 위의 두꺼운 게이트-유전체-포함 유전체 잔여물 (942R) 상에 형성된다. 드레인 확장형 n-채널 IGFET (104) 에 관한 전구체 게이트 전극 (346P) 은 아일랜드 (144A) 의 선택된 세그먼트 위에 놓이지만 아일랜드 (144B) 위로는 확장되지 않도록, 두꺼운 유전체 잔여물 (942R) 및 필드-절연 부분 (138A) 의 지역상에 형성되어 있다. 이와 유사하게, 드레인 확장형 p-채널 IGFET (106) 에 관한 전구체 게이트 전극 (386P) 이 아일랜드 (146A) 의 선택된 세그먼트 위에 놓이지만 아일랜드 (146B) 위로는 확장되지 않도록, 두꺼운 유전체 잔여물 (942R) 및 필드-절연 부분 (138B) 의 지역상에 형성되어 있다. 저-전압 IGFET들 (108, 110, 112, 및 114) 에 관한 전구체 게이트 전극들 (462P, 502P, 538P, 및 568P) 및 저-전압 IGFET들 (120, 122, 128, 및 130) 의 게이트 전극들 (662, 702, 798, 및 828) 에 대한 전구체들이, 아일랜드들 (148, 150, 152, 154, 160, 162, 168, 및 170) 중의 각각의 선택된 세그먼트들 위의 얇은 게이트-유전체-포함 유전체 층 (944) 상에 형성된다.
전구체 게이트 전극들 (262P, 302P, 346P, 386P, 462P, 502P, 538P, 568P, 598P 및 628P) 및 게이트 전극들 (662, 702, 738, 768, 798, 828, 858, 및 888) 에 대한 전구체들은, 유전체 잔여물 (942R) 및 유전체 층 (944) 상에 대체로 도핑되지 않은 (진성) 폴리실리콘을 증착한 후 그 폴리실리콘 층을 적절한 크리티컬 (critical) 포토레지스트 마스크 (미도시) 를 사용하여 패터닝하는 것에 의하여 생성된다. 게이트-전극 폴리실리콘의 부분들 (미도시) 은 폴리실리콘 저항기를 위해 이용될 수 있다. 폴리실리콘의 이러한 저항기 부분의 각각은 통상적으로 필드 절연체 (138) 의 위에 놓인다. 통상적으로 이러한 폴리실리콘 층의 각 저항기 부분은 필드 절연체 (138) 위에 놓인다. 폴리실리콘 층의 두께는 160 - 200 nm, 통상적으로 180 nm 이다.
폴리실리콘 층이 패터닝됨으로써, 전구체 폴리실리콘 게이트 전극들 (262P, 302P, 462P, 502P, 538P, 568P, 598P, 및 628P) 및 폴리실리콘 게이트 전극들 (662, 702, 738, 768, 798, 828, 858, 및 888) 에 대한 전구체들이, 예시된 비-드레인 확장형 IGFET들의 채널 존들 (244, 284, 444, 484, 524, 554, 584, 614, 644, 684, 724, 754, 784, 814, 844, 및 874) 을 위해 의도된 위치들 위에 각각 놓인다. 또한, 드레인 확장형 n-채널 IGFET (104) 에 관한 전구체 폴리실리콘 게이트 전극 (346P) 은, p- 기판 영역 (136)(도 22a 참조) 의 부분 (136A) 의 채널-존 세그먼트를 위해 의도된 위치를 포함하는, 채널 존 (322) 을 위해 의도된 위치 위에 놓이고, 또한 엠프티 메인 웰 (184B) 의 부분 (184B1) 을 위해 의도된 위치를 향해 필드-절연 부분 (138A) 을 가로질러서 엠프티 메인 웰 영역 (184B) 의 부분 (184B2) 을 위해 의도된 위치 위의 도중까지 확장된다. 드레인 확장형 p-채널 IGFET (106) 에 관한 전구체 폴리실리콘 게이트 전극 (386P) 은, p- 기판 영역 (136)(도 22b 참조) 의 부분 (136B) 및 채널 존 (362) 을 위해 의도된 위치들 위에 놓이고, 또한 엠프티 메인 웰 (186B) 의 부분 (186B1) 을 향해 필드-절연 부분 (138B) 을 가로질러서 엠프티 메인 웰 영역 (186B) 의 부분 (186B2) 을 위해 의도된 위치 위의 도중까지 확장된다.
고-전압 IGFET들 (100, 102, 116, 및 118) 의 전구체 게이트 전극들 (262P, 302P, 598P, 및 628P) 의 아래에 놓인 두꺼운 유전체 잔여물 (942R) 의 부분들 및 고-전압 IGFET들 (124, 126, 132, 및 134) 의 게이트 전극들 (738, 768, 858, 들 888) 에 대한 전구체들은, 그들의 게이트 유전체 층들 (260, 300, 596, 626, 736, 766, 856, 및 886) 을 각각 구성한다. 드레인 확장형 IGFET들 (104 및 106) 의 전구체 게이트 전극들 (346P 및 386P) 의 아래에 놓인 유전체 잔여물 (942R) 의 부분들은, 그들의 게이트 유전체 층들 (344 및 384) 을 각각 구성한다. 저-전압 IGFET들 (108, 110, 112, 및 114) 의 전구체 게이트 전극들 (462P, 502P, 538P, 및 568P) 의 아래에 놓인 얇은 유전체 층 (944) 의 부분들 및 저-전압 IGFET들 (120, 122, 128, 및 130) 의 게이트 전극들 (662, 702, 798, 및 828) 에 대한 전구체들은, 게이트 유전체 층들 (460, 500, 536, 566, 660, 700, 796, 및 826) 을 각각 구성한다. 일반적으로, 예시된 IGFET들의 게이트 유전체 층들로 형성된 게이트 유전체 재료는, 그들의 각 채널 존들이 되는 것으로 의도된 도핑된 모노실리콘으로부터 예시된 IGFET들의 전구체 게이트 전극들을 각각 분리시킨다.
예시된 IGFET들에 관한 전구체 게이트 전극들을 포함하는, 전구체 게이트 전극들에 의해 덮이지 않은 두꺼운 유전체 잔여물 (942R) 및 얇은 유전체 층 (944) 의 모든 부분들은, 폴리실리콘 층을 패터닝할 때 사용된 포토레지스트를 제거하는 도중에 제거된다. 이에 따라, 전구체 게이트 전극들의 측에 위치해 있는 예시된 IGFET들에 관한 아일랜드들의 세그먼트들이 노출된다.
얇은 실링 (sealing) 유전체 층 (946) 은 예시된 IGFET들에 관한 전구체 게이트 전극들의 노출된 표면들을 따라 열적 성장한다. 다시 도 33l을 참조한다. 얇은 표면 유전체 층 (948) 은 예시된 IGFET들에 관한 아일랜드들의 노출된 세그먼트들을 따라서 동시에 형성된다. 유전체 층들 (946 및 948) 의 열적 성장은, 900 - 1050°C, 통상적으로 950 - 1000°C 에서, 5 - 25 s, 통상적으로 10 s 동안 수행된다. 실링 유전체 층 (946) 은 1 - 3 nm, 통상적으로 2 nm 의 두께를 갖는다.
얇은 유전체 층들 (946 및 948) 의 열적 성장의 높은 온도는, 주입된 p-형 및 n-형 웰, APT, 및 문턱값-조정 도펀트들의 추가적인 수직 및 측방으로 확산을 야기하는 다른 어닐 (anneal) 로서 작용한다. 유전체 층들 (946 및 948) 의 열적 성장이 두꺼운 유전체 층 (942) 의 열적 성장보다 상당히 더 짧은 시간 주기 동안 행해진 경우, 웰, APT, 및 문턱값-조정 도펀트들은 두꺼운-유전체-층 열적 성장 동안에 비해 유전체 층들 (946 및 948) 의 열적 성장 동안에서 상당히 더 적게 확산된다. 도 33l에는 유전체 층들 (946 및 948) 의 열적 성장에 의해 야기된 추가적인 도펀트 확산의 어느 것도 도시되어 있지 않다.
도 33l은 전구체 엠프티 메인 웰 영역들 (180P, 182P, 184AP, 184BP, 186AP, 186BP, 192P, 및 194P) 의 각각의 상단이, 유전체 층들 (946 및 948) 의 열적 성장이 끝났을 때에 상부 반도체 표면의 아래에 있는 일 예를 도시한다. 엠프티 메인 웰 영역들 (204 및 206) 에 대한 전구체들의 상단들은, 도시된 예의 제조 공정의 시점에서 마찬가지로 상부 반도체 표면의 아래에 있다. 그러나, 전구체 엠프티 메인 웰들 (180P, 182P, 184AP, 184BP, 186AP, 186BP, 192P, 및 194P) 및 엠프티 메인 웰들 (204 및 206) 에 대한 전구체들은, 유전체 층들 (946 및 948) 의 열적 성장이 끝남으로써 상부 반도체 표면에 도달할 수도 있다.
N4. 소스/드레인 확장부들 및 할로 포켓 부분들의 형성
대칭 n-채널 IGFET (108) 에 관한 아일랜드 (148) 위의 개구를 구비한 포토레지스트 마스크 (950) 가 도 33m에 나타낸 바와 같이 유전체 층들 (946 및 948) 상에 형성된다. 또한, 포토레지스트 마스크 (950) 는 대칭 n-채널 IGFET들 (120, 128, 및 132) 에 관한 아일랜드들 (160, 168, 및 172) 위의 개구들 (미도시) 을 구비한다. n-형 얕은 S/D-확장 도펀트는 포토레지스트 (950) 의 개구들을 통하고, 표면 유전체 (948) 의 덮이지 않은 섹션들을 통해 언더라잉 모노실리콘의 수직으로 대응하는 부분들까지 고 용량으로 이온 주입됨으로써, (a) IGFET (108) 의 각각의 S/D 확장부들 (440E 및 442E) 에 대한 한 쌍의 측방으로 분리된 대체로 동일한 n+ 전구체들 (440EP 및 442EP), (b) IGFET (120) 의 각각의 S/D 확장부들 (640E 및 642E) 에 대한 한 쌍의 측방으로 분리된 대체로 동일한 n+ 전구체들 (미도시), (c) IGFET (128) 의 각각의 S/D 확장부들 (780E 및 782E) 에 대한 한 쌍의 측방으로 분리된 대체로 동일한 n+ 전구체들 (미도시), 및 (d) IGFET (132) 의 각각의 S/D 확장부들 (840E 및 842E) 에 대한 한 쌍의 측방으로 분리된 대체로 동일한 n+ 전구체들 (미도시) 을 규정한다.
n-형 얕은 S/D-확장 주입은 대략 7°인 경사각 α 와 20° - 25°인 기본 방위각 값 β0 을 갖는 4-쿼드란트 주입 (four-quadrant implant) 이다. n-형 얕은 S/D-확장 도펀트의 용량은 보통 1×1014 - 1×1015 ions/cm2, 통상적으로 5×1014 ions/cm2 이다. n-형 얕은 S/D-확장 주입 용량의 약 1/4 이 각 방위각 값에서 주입된다. 일반적으로 n-형 얕은 S/D-확장 도펀트는 비소 또는 인으로 구성된다. 비소가 n-형 얕은 S/D-확장 도펀트를 구성하는 통상적인 경우에 있어서, 그 주입 에너지는 보통 6 - 15 keV, 통상적으로 10 keV 이다.
포토레지스트 마스크 (950) 가 계속해서 놓여있는 경우, p-형 S/D 할로 도펀트는 포토레지스트 (950) 의 개구들을 통하고, 표면 유전체 층 (948) 의 덮이지 않은 섹션들을 통해, 언더라잉 모노실리콘의 수직으로 대응하는 부분들까지 적정한 용량으로 상당히 각진 (angled) 방식으로 이온 주입됨으로써, (a) IGFET (108) 의 각각의 할로 포켓 부분들 (450 및 452) 에 대한 한 쌍의 측방으로 분리된 대체로 동일한 p 전구체들 (450P 및 452P), (b) IGFET (120) 의 각각의 할로 포켓 부분들 (650 및 652) 에 대한 한 쌍의 측방으로 분리된 대체로 동일한 p 전구체들 (미도시), (c) IGFET (128) 의 각각의 할로 포켓 부분들 (790 및 792) 에 대한 한 쌍의 측방으로 분리된 대체로 동일한 p 전구체들 (미도시), 및 (d) IGFET (132) 의 각각의 할로 포켓 부분들 (850 및 852) 에 대한 한 쌍의 측방으로 분리된 대체로 동일한 p 전구체들 (미도시) 을 규정한다. 도 33n을 참조한다. 포토레지스트 (950) 는 제거된다.
p 전구체 할로 포켓 부분들 (450P 및 452P) 및 할로 포켓 부분들 (650, 652, 790, 792, 850, 및 852) 에 대한 p 전구체들은, n+ 전구체 S/D 확장부들 (440EP 및 442EP) 및 S/D 확장부들 (640E, 642E, 780E, 782E, 840E, 및 842E) 에 대한 n+ 전구체들 보다 각각 더 깊이 확장된다. p-형 S/D 할로 도펀트의 각진 주입 (angled implantation) 으로 인하여, IGFET (108) 의 p 전구체 할로 포켓들 (450P 및 452P) 은, 각각 그 n+ 전구체 S/D 확장부들 (440EP 및 442EP) 을 지나서 그 전구체 게이트 전극 (462P) 아래의 어느 정도까지 측방으로 확장된다. 이와 유사하게, IGFET (120) 의 p 전구체들 할로 포켓들은, 각각 그 n+ 전구체 S/D 확장부들을 지나서 그 전구체 게이트 전극 아래의 어느 정도까지 측방으로 확장된다. 동일한 관계가 IGFET들 (128 및 132) 의 각각의 p 전구체들 할로 포켓들, 전구체 게이트 전극, 및 n+ 전구체 S/D 확장부들에 대해 적용된다.
각진 p-형 S/D 할로 주입에 관한 경사각 α 는 적어도 15°, 보통 20° - 45°, 통상적으로 30°이다. p-형 S/D 할로 도펀트의 용량은 보통 1×1013 - 5×1013 ions/cm2, 통상적으로 2.5×1013 ions/cm2 이다. 각진 p-형 S/D 할로 주입은 대략 30°인 기본 방위각 값 β0 를 가진 4-쿼드란트 주입 (four-quadrant implant) 이다. p-형 S/D 할로 주입 용량의 약 1/4 이 각 방위각 값에서 주입된다. 일반적으로 p-형 S/D 할로 도펀트는 원소 형태 또는 붕소 디플루오라이드 형태의 붕소로 구성된다. 원소인 붕소가 p-형 S/D 할로 도펀트를 구성하는 통상적인 경우에 있어서, 그 주입 에너지는 50 - 100 keV, 통상적으로 75 keV 이다. p-형 S/D 할로 주입은 n-형 얕은 S/D-확장 주입 이전에 포토레지스트 (950) 를 이용하여 수행될 수 있다.
비대칭 n-채널 IGFET (100) 의 드레인 확장부 (242E) 에 관한 위치 위 및 대칭 n-채널 IGFET들 (112 및 116) 에 관한 아일랜드들 (152 및 156) 위의 개구들을 구비한 포토레지스트 마스크 (952) 가, 도 33o에 나타낸 바와 같이 유전체 층들 (946 및 948) 상에 형성된다. 포토레지스트 마스크 (952) 는 IGFET (100) 의 전구체 게이트 전극 (262P) 에 대해 임계적으로 (critically) 정렬된다. 또한 크리티컬 (critical) 포토레지스트 (952) 는 대칭 n-채널 IGFET들 (124, 130, 및 134) 에 관한 아일랜드들 (164, 170, 및 174) 위의 개구들 (미도시) 을 구비한다.
n-형 깊은 S/D-확장 도펀트는 포토레지스트 (952) 의 개구들을 통하고, 표면 유전체 (948) 의 덮이지 않은 섹션들을 통해, 언더라잉 모노실리콘의 수직으로 대응하는 부분들까지 고 용량으로 상당히 각진 (angled) 방식으로 이온 주입됨으로써, (a) IGFET (100) 의 드레인 확장부 (242E) 에 대한 n+ 전구체 (242EP), (b) IGFET (112) 의 각각의 S/D 확장부들 (520E 및 522E) 에 대한 한 쌍의 측방으로 분리된 대체로 동일한 n+ 전구체들 (520EP 및 522EP), (c) IGFET (116) 의 각각의 S/D 확장부들 (580E 및 582E) 에 대한 한 쌍의 측방으로 분리된 대체로 동일한 n+ 전구체들 (580EP 및 582EP), (d) IGFET (124) 의 각각의 S/D 확장부들 (720E 및 722E) 에 대한 한 쌍의 측방으로 분리된 대체로 동일한 n+ 전구체들 (미도시), (e) IGFET (130) 의 각각의 S/D 확장부들 (810E 및 812E) 에 대한 한 쌍의 측방으로 분리된 대체로 동일한 n+ 전구체들 (미도시), 및 (f) IGFET (134) 의 각각의 S/D 확장부들 (870E 및 872E) 에 대한 한 쌍의 측방으로 분리된 대체로 동일한 n+ 전구체들 (미도시) 을 규정한다. 포토레지스트 (952) 는 제거된다.
각진 n-형 깊은 S/D-확장 주입에 관한 경사각 α 는 적어도 15°, 보통 20° - 45°, 통상적으로 30°이다. 그 결과, 비대칭 IGFET (100) 의 전구체 드레인 확장부 (242EP) 는 그 전구체 게이트 전극 (262P) 의 아래에서 측방으로 상당히 확장된다. 이와 유사하게, IGFET (112) 의 전구체 S/D 확장부들 (520EP 및 522EP) 은 그 전구체 게이트 전극 (538P) 의 아래에서 측방으로 상당히 확장된다. IGFET (116) 의 전구체들 S/D 확장부들 (580EP 및 582EP) 은 그 전구체 게이트 전극 (598P) 의 아래에서 측방으로 상당히 확장된다. 동일한 것이 그들 각각의 전구체 게이트 전극들에 관한 IGFET (124) 의 S/D 확장부들 (720E 및 722E) 에 대한 전구체들, IGFET (130) 의 S/D 확장부들 (810E 및 812E) 에 대한 전구체들, 및 IGFET (134) 의 S/D 확장부들 (870E 및 872E) 에 대한 전구체들에 대해서 발생한다.
n-형 깊은 S/D-확장 주입은 20° - 25°인 기본 방위각 값 β0 을 가진 4-쿼드란트 주입 (four-quadrant implant) 이다. n-형 깊은 S/D-확장 도펀트의 용량은 보통 2×1013 - 1×1014 ions/cm2, 통상적으로 5×1013 - 6×1013 ions/cm2 이다. n-형 깊은 S/D-확장 주입 용량의 약 1/4 이 각 방위각 값에서 주입된다. 일반적으로 n-형 깊은 S/D-확장 도펀트는 인 또는 비소로 구성된다. 인이 n-형 깊은 S/D-확장 도펀트를 구성하는 통상적인 경우에 있어서, 그 주입 에너지는 보통 15 - 45 keV, 통상적으로 30 keV 이다.
비대칭 n-채널 IGFET (100) 의 소스 확장부 (240E) 에 관한 위치 위 및 드레인 확장형 n-채널 IGFET (104) 의 소스 확장부 (320E) 에 관한 위치 위의 개구들을 구비한 포토레지스트 마스크 (954) 가, 유전체 층들 (946 및 948) 상에 형성된다. 도 33p를 참조한다. 포토레지스트 마스크 (954) 는 IGFET들 (100 및 104) 의 전구체 게이트 전극들 (262P 및 346P) 에 대해 임계적으로 (critically) 정렬된다. n-형 얕은 소스-확장 도펀트는 크리티컬 포토레지스트 (954) 의 개구들을 통하고, 표면 유전체 (948) 의 덮이지 않은 섹션들을 통해, 언더라잉 모노실리콘의 수직으로 대응하는 부분들까지 고 용량으로 이온 주입됨으로써, (a) IGFET (100) 의 소스 확장부 (240E) 에 대한 n+ 전구체 (240EP) 및 (b) IGFET (104) 의 소스 확장부 (320E) 에 대한 n+ 전구체를 규정한다. n-형 얕은 소스-확장 주입에 관한 경사각 α 는 약 7°이다.
일반적으로 n-형 얕은 소스-확장 도펀트는, n-형 깊은 S/D-확장 도펀트로서 일반적으로 사용되는 인 보다 큰 원자량을 갖는 비소이다. 비대칭 IGFET (100) 의 전구체 소스 확장부 (240EP) 및 전구체 드레인 확장부 (242EP) 가 n-형 얕은 소스-확장 주입 및 각진 n-형 깊은 S/D-확장 주입으로 각각 규정된다는 점을 주목하면, 이 2 개의 n-형 주입들을 수행하기 위해 사용된 단계들의 (n-형 깊은 S/D-확장 주입의 경사 및 방위 파라미터들을 포함하는) 주입 파라미터들은, 전구체 드레인 확장부 (242EP) 내의 n-형 깊은 S/D-확장 도펀트의 최대 농도가 전구체 소스 확장부 (240EP) 내의 n-형 얕은 소스-확장 도펀트의 최대 농도 보다 작고, 보통은 그것의 1/2 이하, 바람직하게는 그것의 1/4 이하, 더욱 바람직하게는 그것의 1/10 이하, 더욱더 바람직하게는 그것의 1/20 이하가 되도록 선택된다. 달리 말하면, 전구체 소스 확장부 (240EP) 내의 n-형 얕은 소스-확장 도펀트의 최대 농도는 전구체 드레인 확장부 (242EP) 내의 n-형 깊은 S/D-확장 도펀트의 최대 농도 보다 상당히 더 크고, 보통은 그것의 적어도 2 배, 바람직하게는 그것의 적어도 4 배, 더욱 바람직하게는 그것의 적어도 10 배, 더욱더 바람직하게는 그것의 적어도 20 배이다.
비대칭 IGFET (100) 의 전구체 소스 확장부 (240EP) 내의 n-형 얕은 소스-확장 도펀트의 최대 농도는, 일반적으로 최종 소스 확장부 (240E) 에서와 대체로 동일한 위치를 따라 및 그러므로 일반적으로 소스 확장부 (240E) 내의 전체 n-형 도펀트의 최대 농도와 대체로 동일한 위치를 따라 존재한다. 이와 유사하게, IGFET (100) 의 전구체 드레인 확장부 (242EP) 내의 n-형 깊은 S/D-확장 도펀트의 최대 농도는, 일반적으로 최종 드레인 확장부 (242E) 에서와 대체로 동일한 위치를 따라 및 그러므로 일반적으로 최종 드레인 확장부 (242E) 내의 전체 n-형 도펀트의 최대 농도와 대체로 동일한 위치를 따라 존재한다.
각진 n-형 깊은 S/D-확장 주입의 경사 및 방위 파라미터들을 포함하는, n-형 얕은 소스-확장 주입 및 n-형 깊은 S/D-확장 주입의 에너지 파라미터와 다른 주입 파라미터들이 제어됨으로써, 전구체 드레인 확장부 (242EP) 내의 n-형 깊은 S/D-확장 도펀트의 최대 농도의 위치가 전구체 소스 확장부 (240EP) 내의 n-형 얕은 소스-확장 도펀트 최대 농도의 위치보다 상당히 더 깊이 존재하게 된다. 구체적으로, 일반적으로 전구체 드레인 확장부 (242EP) 내의 n-형 깊은 S/D-확장 도펀트의 최대 농도의 위치는, 전구체 소스 확장부 (240EP) 내의 n-형 얕은 소스-확장 도펀트의 위치보다 적어도 10% 더 깊이, 바람직하게는 적어도 20% 더 깊이, 더욱 바람직하게는 적어도 30% 더 깊이 존재한다.
(a) 전구체 드레인 확장부 (242EP) 내의 n-형 깊은 S/D-확장 도펀트의 최대 농도 위치가 전구체 소스 확장부 (240EP) 내의 n-형 얕은 소스-확장 도펀트의 최대 농도 위치보다 더 깊고 또한 (b) n-형 깊은 S/D-확장 주입이 n-형 얕은 소스-확장 주입보다 더 높은 값의 경사각 α 에서 수행되기 때문에, n-형 깊은 S/D-확장 주입을 위해 필요로 하는 범위는 n-형 얕은 소스-확장 주입을 위해 필요로 하는 범위보다 상당히 더 크다. 그 결과, 전구체 드레인 확장부 (242EP) 는 전구체 소스 확장부 (240EP) 보다 더 깊이, 보통은 적어도 20% 더 깊이, 바람직하게는 적어도 30% 더 깊이, 더욱 바람직하게는 적어도 50% 더 깊이, 더욱더 바람직하게는 적어도 100% 더 깊이 확장된다.
표면 유전체 (948) 와 같은 표면 유전체 층을 통한 이온 주입에 의해 규정된, 전구체 소스 확장부 (240EP) 및 전구체 드레인 확장부 (242EP) 등과 같은, 전구체 S/D 확장부들에 있어서, tSd 가 그 표면 유전체 층의 평균 두께를 나타내는 것으로 놓는다. IGFET의 도핑된 모노실리콘 영역에서 위치의 평균 깊이는, 전술한 바와 같이, 그 IGFET의 게이트 유전체 층의 바닥을 통해 일반적으로 연장되는 평면으로부터 측정된다. 전구체 소스 확장부 (240EP) 가 되는 것으로 의도된 영역의 상부 표면을 따르는 박층의 모노실리콘은, 게이트 유전체 층 (260) 의 형성 이전에 그러나 전구체 소스 확장부 (240EP) 를 규정하는 n-형 얕은 소스-확장 도펀트의 이온 주입 이후에 제거될 수 있다. ΔySE 가 전구체 소스 확장부 (240EP) 와 같은 전구체 소스 확장부의 상단을 따라 그런 식으로 제거된 임의의 모노실리콘의 평균 두께를 나타내는 것으로 놓는다. 그러면 전구체 소스 확장부를 규정하기 위해 이온 주입된 반도체 도펀트의 범위 RSE 는 대략 다음과 같이 주어진다:
RSE = (ySEPK - ΔySE + tSd) sec αSE (6)
여기서 αSE 는 전구체 소스 확장부를 규정하는 반도체 도펀트를 이온 주입할 때 사용된 경사각 α의 값이다. 경사각 값 αSE (약 7°) 가 매우 작기 때문에, 등식 6에서의 팩터 αSE 는 n-형 얕은 소스-확장 주입에 관한 범위 RSE 를 계산함에 있어서 1 에 매우 가깝다.
이와 유사하게, 전구체 드레인 확장부 (242EP) 가 되는 것으로 의도된 영역의 상부 표면을 따르는 박층의 모노실리콘은, 게이트 유전체 층 (260) 의 형성 이후에 그러나 전구체 드레인 확장부 (242EP) 를 규정하는 n-형 깊은 S/D-확장 도펀트의 이온 주입 이전에 제거될 수 있다. ΔyDE 가 전구체 드레인 확장부 (242EP) 와 같은 전구체 드레인 확장부의 상단을 따라 그런식으로 제거된 임의의 모노실리콘의 평균 두께를 나타내는 것으로 놓는다. 그 결과, 전구체 드레인 확장부를 규정하기 위해 이온 주입된 반도체 도펀트의 범위 RDE 는 대략 다음과 같이 주어진다:
RDE = (yDEPK - ΔyDE + tSd) sec αDE (7)
여기서 αDE 는 전구체 드레인 확장부를 규정하는 반도체 도펀트를 이온 주입할 때 사용된 경사각 α 의 값이다. 전구체 드레인 확장부 (242EP) 에 관한 경사각 값 αDE 가 적어도 15°, 보통 20° - 45°, 통상적으로 30°이기 때문에, 등식 7에서 sec αDE 팩터는 n-형 깊은 S/D-확장 주입에 관한 범위 RDE 를 계산함에 있어서보다 1 보다 상당히 더 크다.
주입 범위 RSE 와 RDE 에 관한 값들은, 전술한 각각의 S/D 확장부들 (240E 및 242E) 내의 최대 전체 n-형 도펀트 농도들의 위치들에서의 평균 깊이들 ySEPK 및 yDEPK 사이의 백분율 차이를 충족하는 ySEPK 값과 yDEPK 값을 이용함으로써 등식 6 및 7 로부터 결정된다. 그 후에 RSE 와 RDE 범위 값들이 각각 이용됨으로써 n-형 얕은 소스-확장 도펀트 및 n-형 깊은 S/D-확장 도펀트에 대해 적합한 주입 에너지들을 결정한다.
n-형 얕은 소스-확장 주입이 상부 반도체 표면에 일반적으로 평행하게 연장되는 평면에 대해 거의 수직하게 (통상적으로 경사각 α에 있어서 약 7 °) 수행되는 경우, 보통 비대칭 IGFET (100) 의 전구체 소스 확장부 (240EP) 는 전구체 게이트 전극 (262P) 의 아래에서 측방으로 별로 확장되지 않는다. 전구체 드레인 확장부 (242EP) 를 형성하기 위해 사용된 n-형 깊은 S/D-확장 도펀트의 각진 주입 (angled implantation) 은 그것이 전구체 게이트 전극 (262P) 의 아래에서 상당히 확장되는 것을 야기하므로, 전구체 드레인 확장부 (242EP) 는 전구체 소스 확장부 (240EP) 보다 전구체 게이트 전극 (262P) 아래에서 측방으로 상당히 더욱 확장된다. 그러므로 전구체 게이트 전극 (262P) 이 전구체 드레인 확장부 (242EP) 를 오버랩 (overlap) 하는 양은, 전구체 게이트 전극 (262P) 이 전구체 소스 확장부 (240EP) 를 오버랩하는 양을 상당히 초과한다. 전구체 드레인 확장부 (242EP) 상의 전구체 게이트 전극 (262P) 의 오버랩은, 전구체 소스 확장부 (240EP) 상의 전구체 게이트 전극 (262P) 의 오버랩보다 보통 적어도 10% 더 크고, 바람직하게는 적어도 15% 더 크고, 더욱 바람직하게는 적어도 20% 더 크다.
n-형 얕은 소스-확장 주입은 20° - 25°인 기본 방위각 값 β0 을 가진 4-쿼드란트 주입 (four-quadrant implant) 이다. IGFET (100) 의 전구체 소스 확장부 (240EP) 와 전구체 드레인 확장부 (242EP) 사이의 차이에 관한 상기의 조건들을 충족하는, n-형 얕은 소스-확장 도펀트의 용량은 보통 1×1014 - 1×1015 ions/cm2, 통상적으로 5×1014 ions/cm2 이다. n-형 얕은 소스-확장 주입 용량의 약 1/4 이 각 방위각 값에서 주입된다. 비소가 n-형 얕은 소스-확장 도펀트를 구성하는 통상적인 경우에 있어서, 그 주입 에너지는 보통 3 - 15 keV, 통상적으로 10 keV 이다.
크리티컬 (critical) 포토레지스트 마스크 (954) 가 계속해서 놓여있는 경우, p-형 소스 할로 도펀트는 포토레지스트 (954) 의 개구들을 통하고, 표면 유전체 층 (948) 의 덮이지 않은 섹션들을 통해, 언더라잉 모노실리콘의 수직으로 대응하는 부분들까지 적정한 용량으로 상당히 각진 방식으로 이온 주입됨으로써, (a) 비대칭 IGFET (100) 의 할로 포켓 부분 (250) 에 대한 p 전구체 (250P) 및 (b) 드레인 확장형 IGFET (104) 의 할로 포켓 부분 (326) 에 대한 p 전구체 (326P) 를 규정한다. 도 33q를 참조한다. 포토레지스트 (954) 는 제거된다.
p 전구체 할로 포켓 부분들 (250P 및 326P) 은 IGFET들 (100 및 104) 의 n+ 전구체 소스 확장부들 (240EP 및 320EP) 보다 각각 더 깊이 확장된다. p-형 소스 할로 도펀트의 각진 주입으로 인해, IGFET (100) 의 p 전구체 할로 포켓 (250P) 은 그 전구체 게이트 전극 (262P) 아래의 어느 정도까지 및 그 n+ 전구체 소스 확장부 (240EP) 를 지나서 측방으로 확장된다. 이와 유사하게, IGFET (104) 의 p 전구체 할로 포켓 (326P) 은 그 전구체 게이트 전극 (346P) 아래의 어느 정도까지 및 그 n+ 전구체 소스 확장부 (320EP) 를 지나서 측방으로 확장된다.
각진 p-형 소스 할로 주입에 관한 경사각 α 는 적어도 15°, 보통 20° - 45°, 통상적으로 30°이다. 각진 p-형 소스 할로 주입은 약 45°인 기본 방위각 값 β0 을 갖는 4-쿼드란트 주입 (four-quadrant implant) 이다. p-형 소스 할로 도펀트의 용량은 보통 1×1013 - 5×1013 ions/cm2, 통상적으로 2.5×1013 ions/cm2 이다. p-형 소스 할로 주입 용량의 약 1/4 이 각 방위각 값에서 주입된다. 일반적으로 p-형 소스 할로 도펀트는 붕소 디플루오라이드의 형태 또는 원소 형태의 붕소로 구성된다. 붕소 디플루오라이드 형태의 붕소가 p-형 소스 할로 도펀트를 구성하는 통상적인 경우에 있어서, 그 주입 에너지는 50 - 100 keV, 통상적으로 75 keV 이다. p-형 소스 할로 주입은 n-형 얕은 소스-확장 주입 이전에 포토레지스트 (954) 를 이용하여 수행될 수 있다.
대칭 p-채널 IGFET (110) 에 관한 아일랜드 (150) 위의 개구를 구비한 포토레지스트 마스크 (956) 가 도 33r에 나타낸 바와 같이 유전체 층들 (946 및 948) 상에 형성된다. 또한 포토레지스트 마스크 (956) 는 대칭 p-채널 IGFET (122) 에 관한 아일랜드 (162) 위의 개구 (미도시) 를 구비한다. p-형 얕은 S/D-확장 도펀트는 포토레지스트 (956) 의 개구들을 통하고, 표면 유전체 (948) 의 덮이지 않은 섹션들을 통해, 언더라잉 모노실리콘의 수직으로 대응하는 부분들까지 고 용량으로 이온 주입됨으로써, (a) IGFET (110) 의 각각의 S/D 확장부들 (480E 및 482E) 에 대한 한 쌍의 측방으로 분리된 대체로 동일한 p+ 전구체들 (480EP 및 482EP) 및 (b) IGFET (122) 의 각각의 S/D 확장부들 (680E 및 682E) 에 대한 한 쌍의 측방으로 분리된 대체로 동일한 p+ 전구체들 (미도시) 을 규정한다.
p-형 얕은 S/D-확장 주입은 약 7°인 경사각 α 과 20° - 25°인 기본 방위각 값 β0 를 갖는 4-쿼드란트 주입 (four-quadrant implant) 이다. p-형 얕은 S/D-확장 도펀트의 용량은 보통 5×1013 - 5×1014 ions/cm2, 통상적으로 1×1014 - 2×1014 ions/cm2 이다. p-형 얕은 S/D-확장 주입 용량의 약 1/4 이 각 방위각 값에서 주입된다. 일반적으로 p-형 얕은 S/D-확장 도펀트는 붕소 디플루오라이드의 형태 또는 원소 형태의 붕소로 구성된다. 붕소 디플루오라이드 형태의 붕소가 p-형 얕은 S/D-확장 도펀트를 구성하는 통상적인 경우에 있어서, 그 주입 에너지는 보통 2 - 10 keV, 통상적으로 5 keV 이다.
포토레지스트 마스크 (956) 가 계속하여 놓여있는 경우, n-형 S/D 할로 도펀트는 포토레지스트 (956) 의 개구들을 통하고, 표면 유전체 층 (948) 의 덮이지 않은 섹션들을 통해, 언더라잉 모노실리콘의 수직으로 대응하는 부분들까지 적정한 용량에서 상당히 각진 방식으로 이온 주입됨으로써, (a) IGFET (110) 의 각각의 할로 포켓 부분들 (490 및 492) 에 대한 한 쌍의 측방으로 분리된 대체로 동일한 n 전구체들 (490P 및 492P) 및 (b) IGFET (122) 의 각각의 할로 포켓 부분들 (690 및 692) 에 대한 한 쌍의 측방으로 분리된 대체로 동일한 n 전구체들 (미도시) 을 규정한다. 도 33s를 참조한다. 포토레지스트 (956) 는 제거된다.
n 전구체 할로 포켓 부분들 (490P 및 492P) 및 할로 포켓 부분들 (690 및 692) 의 n 전구체들은, p+ 전구체 S/D 확장부들 (480EP 및 482EP) 및 S/D 확장부들 (680E 및 682E) 에 대한 p+ 전구체들 보다 각각 더 깊이 확장된다. n-형 S/D 할로 도펀트의 각진 주입 (angled implantation) 으로 인하여, IGFET (110) 의 n 전구체 할로 포켓들 (490P 및 492P) 은 그 p+ 전구체 S/D 확장부들 (480EP 및 482EP) 을 각각 지나서 그 전구체 게이트 전극 (502P) 아래의 어느 정도까지 측방으로 확장된다. 이와 유사하게, IGFET (122) 의 n 전구체 할로 포켓들은 그 p+ 전구체 S/D 확장부들을 각각 지나서 그 전구체 게이트 전극 아래의 어느 정도까지 측방으로 확장된다.
각진 n-형 S/D 할로 주입에 관한 경사각 α 는 적어도 15°, 보통 20° - 45°, 통상적으로 30°이다. 각진 n-형 S/D 할로 주입은 약 45°인 기본 방위각 값 β0 을 갖는 4-쿼드란트 주입 (four-quadrant implant) 이다. n-형 S/D 할로 도펀트의 용량은 보통 1×1013 - 5×1013 ions/cm2, 통상적으로 2.5×1013 ions/cm2 이다. n-형 S/D 할로 주입 용량의 약 1/4 이 각 방위각 값에서 주입된다. 일반적으로 n-형 S/D 할로 도펀트는 비소 또는 인으로 구성된다. 비소가 n-형 S/D 할로 도펀트를 구성하는 통상적인 경우에 있어서, 그 주입 에너지는 100 - 200 keV, 통상적으로 150 keV 이다. n-형 S/D 할로 주입은 p-형 얕은 S/D-확장 주입 이전에 포토레지스트 (956) 를 이용하여 수행될 수 있다.
비대칭 p-채널 IGFET (102) 의 드레인 확장부 (282E) 에 관한 위치 위 및 대칭 p-채널 IGFET들 (114 및 118) 의 아일랜드들 (154 및 158) 위의 개구들을 구비한 포토레지스트 마스크 (958) 가, 도 33t에 나타낸 바와 같이 유전체 층들 (946 및 948) 상에 형성된다. 포토레지스트 마스크 (958) 는 IGFET (102) 의 전구체 게이트 전극 (302P) 에 대해 임계적으로 (critically) 정렬된다. 또한, 크리티컬 (critical) 포토레지스트 (958) 는 대칭 p-채널 IGFET (126) 에 관한 아일랜드 (166) 위의 개구 (미도시) 를 구비한다.
p-형 깊은 S/D-확장 도펀트는 포토레지스트 (958) 의 개구들을 통하고, 표면 유전체 (948) 의 덮이지 않은 섹션들을 통해, 언더라잉 모노실리콘의 수직으로 대응하는 부분들까지 고 용량에서 약간 경사진 방식으로 이온 주입됨으로써, (a) IGFET (102) 의 드레인 확장부 (282E) 에 대한 p+ 전구체 (282EP), (b) IGFET (114) 의 각각의 S/D 확장부들 (550E 및 552E) 에 대한 한 쌍의 측방으로 분리된 대체로 동일한 p+ 전구체들 (550EP 및 552EP), (c) IGFET (118) 의 각각의 S/D 확장부들 (610E 및 612E) 에 대한 한 쌍의 측방으로 분리된 대체로 동일한 p+ 전구체들 (610EP 및 612EP), 및 (d) IGFET (126) 의 각각의 S/D 확장부들 (750E 및 752E) 에 대한 한 쌍의 측방으로 분리된 대체로 동일한 p+ 전구체들 (미도시) 를 규정한다.
p-형 깊은 S/D-확장 주입에 관한 경사각 α 은 약 7°이다. 작은 값의 경사각 α 에서의 p-형 깊은 S/D-확장 도펀트의 주입으로 인하여, 비대칭 IGFET (102) 의 전구체 드레인 확장부 (282EP) 는 이제 그 전구체 게이트 전극 (302P) 아래에서 측방으로 약간 확장된다. 이와 유사하게, IGFET (114) 의 전구체 S/D 확장부들 (550EP 및 552EP) 은 그 전구체 게이트 전극 (568P) 아래에서 측방으로 약간 확장된다. IGFET (118) 의 전구체들 S/D 확장부들 (610EP 및 612EP) 은 그 전구체 게이트 전극 (628P) 아래에서 측방으로 약간 확장된다. 동일한 것이 그 전구체 게이트 전극에 관한 IGFET (126) 의 S/D 확장부들 (750E 및 752E) 에 대한 전구체들에 대하여 발생한다. 포토레지스트 (958) 는 제거된다.
아래에서 더 설명되는 바와 같이, p-형 S/D-확장 주입은 각진 주입을 구성하기에 충분한 경사를 포함하는, 충분히 경사진 방식으로 다르게 수행될 수도 있다. 이러한 점에 비추어, 도 33t에서의 p-형 S/D-확장 주입을 나타내는 화살표들은 수직선에 대해 기울어지지만 도 33o의 n-형 깊은 S/D-확장 주입과 같이 상당히 기울어진 방식으로 수행된 이온 주입을 나타내는 화살표들만큼 많이는 기울어지지 않게 도시되어 있다.
p-형 깊은 S/D-확장 주입은 20° - 25°인 기본 방위각 값 β0 을 갖는 4-쿼드란트 주입 (four-quadrant implant) 이다. p-형 깊은 S/D-확장 도펀트의 용량은 보통 2×1013 - 2×1014 ions/cm2, 통상적으로 8×1013 ions/cm2 이다. p-형 깊은 S/D-확장 주입 용량의 약 1/4 이 각 방위각 값에서 주입된다. 일반적으로 p-형 깊은 S/D-확장 도펀트 는 붕소 디플루오라이드의 형태 또는 원소 형태의 붕소로 구성된다. 붕소 디플루오라이드의 형태의 붕소가 p-형 깊은 S/D-확장 도펀트를 구성하는 통상적인 경우에 있어서, 그 주입 에너지는 보통 5 - 20 keV, 통상적으로 lO keV 이다.
비대칭 p-채널 IGFET (102) 의 소스 확장부 (280E) 에 관한 위치 위 및 드레인 확장형 p-채널 IGFET (106) 의 소스 확장부 (360E) 에 관한 위치 위의 개구들을 구비한 포토레지스트 마스크 (960) 가 유전체 층들 (946 및 948) 상에 형성된다. 도 33u을 참조한다. 포토레지스트 마스크 (960) 가 IGFET들 (102 및 106) 의 전구체 게이트 전극들 (302P 및 386P) 에 대하여 임계적으로 (critically) 정렬된다. p-형 얕은 소스-확장 도펀트는 크리티컬 포토레지스트 (960) 의 개구들을 통하고, 표면 유전체 (948) 의 덮이지 않은 섹션들을 통해, 언더라잉 모노실리콘의 수직으로 대응하는 부분들까지 고 용량으로 이온 주입됨으로써, (a) IGFET (102) 의 소스 확장부 (280E) 에 대한 p+ 전구체 (280EP) 및 (b) IGFET (106) 의 소스 확장부 (360E) 에 대한 p+ 전구체 (360EP) 를 규정한다.
일반적으로 p-형 얕은 소스-확장 주입은 약간 경사진 p-형 깊은 S/D-확장 주입과 동일한 p-형 도펀트, 붕소로 수행된다. 또한 일반적으로 이들 2 개의 p-형 주입들은 동일한 입자 이온화 전하 상태 (particle ionization charge state) 에서 동일한 p-형 도펀트-함유 입자종, 붕소 디플루오라이드 또는 원소 붕소로 수행된다.
p-형 얕은 소스-확장 주입은 약 7°인 경사각 α 와 20° - 25°인 기본 방위각 β0 을 갖는 4-쿼드란트 주입 (four-quadrant implant) 이다. p-형 얕은 소스-확장 주입은 상부 반도체 표면에 평행하게 일반적으로 연장되는 평면에 거의 수직하게 이와 같이 수행되기 때문에, 비대칭 p-채널 IGFET (102) 의 전구체 소스 확장부 (280EP) 는 전구체 게이트 전극 (302P) 아래에서 측방으로 약간만 확장된다.
p-형 얕은 소스-확장 도펀트의 용량은 보통 2×1013 - 2×1014 ions/cm2, 통상적으로 8×1013 ions/cm2 이다. p-형 얕은 소스-확장 주입 용량의 약 1/4 이 각 방위각 값에서 주입된다. 붕소 디플루오라이드 형태의 붕소가 p-형 얕은 소스-확장 도펀트를 구성하는 통상적인 경우에 있어서, 그 주입 에너지는 보통 5 - 20 keV, 통상적으로 10 keV 이다.
또한 p-형 깊은 S/D-확장 주입은 약 7°인 경사각 α 와 20° - 25°인 기본 방위각 값 β0 을 갖는 4-쿼드란트 주입 (four-quadrant implant) 이다. 전술한 주입 용량 및 에너지 정보의 검토는, p-형 얕은 소스-확장 주입과 p-형 깊은 S/D-확장 주입이 동일한 통상적인 값의 주입 용량 및 에너지를 사용한다는 것을 나타낸다. 일반적으로 이들 2 개의 p-형 주입들은 동일한 입자 이온화 전하 상태에서의 동일한 p-형 도펀트-함유 입자종 및 p-형 반도체 도펀트가 동일한 원자 종을 가지고 수행되기 때문에, 이들 2 개의 p-형 주입들은 통상적으로 동일한 조건들에서 수행된다. 따라서, 비대칭 p-채널 IGFET (102) 의 전구체 드레인 확장부 (282EP) 내의 p-형 깊은 S/D-확장 도펀트의 최대 농도의 깊이 yDEPK 는, 통상적으로 전구체 소스 확장부 (280EP) 내의 p-형 얕은 소스-확장 도펀트의 최대 농도의 깊이 ySEPK 와 동일하다.
p-형 주입된 깊은 S/D-확장 도펀트와 p-형 주입된 얕은 소스-확장 도펀트는 상승된 온도에서 수행되는 후속 단계들의 동안 열확산 (thermal diffusion) 을 받는다. 이온-주입된 반도체 도펀트의 열확산은 그것이 확산되게는 하지만 일반적으로 그 최대 농도의 위치에 수직으로 크게 영향을 미치지는 않는다. 그러므로 p-채널 IGFET (102) 의 전구체 소스 확장부 (280EP) 내의 p-형 얕은 소스-확장 도펀트의 최대 농도는 최종 소스 확장부 (280E) 에서와 대체로 동일한 위치를 따라서 일반적으로 수직하게 및 그러므로 소스 확장부 (280E) 내의 전체 p-형 도펀트의 최대 농도와 대체로 동일한 위치를 따라서 일반적으로 수직하게 존재한다. 이와 유사하게, IGFET (102) 의 전구체 드레인 확장부 (282EP) 내의 p-형 깊은 S/D-확장 도펀트의 최대 농도는 최종 드레인 확장부 (282E) 에서와 대체로 동일한 위치를 따라서 일반적으로 수직하게 및 그러므로 최종 드레인 확장부 (282E) 내의 전체 p-형 도펀트의 최대 농도와 대체로 동일한 위치를 따라서 일반적으로 수직하게 존재한다. 이러한 이유들로, IGFET (102) 의 최종 드레인 확장부 (282E) 내의 p-형 깊은 S/D-확장 도펀트의 최대 농도의 깊이 yDEPK 는, 최종 소스 확장부 (280E) 내의 p-형 얕은 소스-확장 도펀트의 최대 농도의 깊이 ySEPK 와 통상적으로 동일하다.
크리티컬 포토레지스트 마스크 (960) 가 계속하여 놓여있는 경우, n-형 소스 할로 도펀트는 포토레지스트 (960) 의 개구들을 통하고, 표면 유전체 층 (948) 의 덮이지 않은 섹션들을 통해, 언더라잉 모노실리콘의 수직으로 대응하는 부분들까지 적정한 용량에서 상당히 각진 방식으로 이온 주입됨으로써, (a) 비대칭 IGFET (102) 의 할로 포켓 부분 (290) 에 대한 n 전구체 (290P) 및 (b) 드레인 확장형 IGFET (106) 의 할로 포켓 부분 (366) 에 대한 n 전구체 (366P) 를 규정한다. 도 33v를 참조한다. 포토레지스트 (960) 는 제거된다.
n 전구체 할로 포켓 부분들 (290P 및 366P) 은 IGFET들 (102 및 106) 의 p+ 전구체 소스 확장부들 (280EP 및 360EP) 보다 각각 더 깊이 확장된다. n-형 소스 할로 도펀트의 각진 주입 (angled implantation) 으로 인하여, IGFET (102) 의 n 전구체 할로 포켓 (290P) 은 그 전구체 게이트 전극 (302P) 아래의 어느 정도까지 및 그 p+ 전구체 소스 확장부 (280EP) 를 지나서 측방으로 확장된다. 이와 유사하게, IGFET (106) 의 n 전구체 할로 포켓 (366P) 은 그 전구체 게이트 전극 (386P) 아래의 어느 정도까지 및 그 p+ 전구체 소스 확장부 (360EP) 를 지나서 측방으로 확장된다.
각진 n-형 소스 할로 주입에 관한 경사각 α 은 적어도 15°, 보통 20° - 45°, 통상적으로 30°이다. 각진 n-형 소스 할로 주입은 약 45°인 기본 방위각 값 β0 을 갖는 4-쿼드란트 주입 (four-quadrant implant) 이다. n-형 소스 할로 도펀트의 용량은 보통 2×1013 - 8×1014 ions/cm2, 통상적으로 약 4×1013 ions/cm2 이다. n-형 소스 할로 주입 용량의 약 1/4 이 각 방위각 값에서 주입된다. 일반적으로 n-형 소스 할로 도펀트는 비소 또는 인으로 구성된다. 비소가 n-형 소스 할로 도펀트를 구성하는 통상적인 경우에 있어서, 그 주입 에너지는 75 - 150 keV, 통상적으로 125 keV 이다. n-형 소스 할로 주입은 p-형 얕은 소스-확장 주입 이전에 포토레지스트 (960) 를 이용하여 수행될 수 있다.
측면 S/D 확장부들 및 할로 포켓 부분들을 규정하기 위해 사용된 포토레지스트 마스크들 (950, 952, 954, 956, 958, 및 960) 은 임의의 순서로 이용될 수 있다. 포토레지스트 마스크들 (950, 952, 954, 956, 958, 및 960) 중의 특정한 하나에 의해 규정된 측면 S/D 확장부들 또는 할로 포켓 부분들의 어느 것도 도 33의 반도체 플랫폼의 구현에 따라 제조된 임의 IGFET에 존재하지 않는 경우에는, 그 마스크 및 관련 주입 작업 (들) 이 본 플랫폼 구현으로부터 삭제될 수 있다.
그 결과로 생긴 반도체 구조에 대해 추가적인 RTA 을 수행함으로써, 주입된 p-형 및 n-형 메인 웰 도펀트들에 의해 야기된 격자 손상 (lattice damage) 을 보수 (repair) 하고 또한 S/D-확장 도펀트 및 할로 포켓 도펀트의 원자들을 에너지적으로 더욱 안정한 상태에서 배치한다. 추가적인 RTA 는 900 - 1050°C, 통상적으로 950 - 1000°C 에서, 10 - 50 s, 통상적으로 25 s 동안 비-반응적 환경에서 수행된다.
추가적인 RTA 는 S/D-확장 도펀트 및 할로 포켓 도펀트로 하여금 수직 및 측방으로 확산되게 한다. 웰, APT, 및 문턱값-조정 도펀트들, 특히 엠프티 메인 웰 도펀트들, 은 추가적인 RTA 동안 수직 및 측방으로 더욱 확산된다. 도 33의 나머지 도면들은 엠프티 메인 웰 도펀트들의 상향 확산만을 도시하고 있다. 전구체 엠프티 메인 웰 영역들 (180P, 182P, 184AP, 184BP, 186AP, 186BP, 192P, 및 194P) 과 엠프티 메인 웰 영역들 (204 및 206) 에 대한 전구체들이 유전체 층들 (946 및 948) 의 열적 성장이 끝날 때까지 상부 반도체 표면에 도달하지 않은 경우, 일반적으로 전구체 엠프티 메인 웰 영역들 (180P, 182P, 184AP, 184BP, 186AP, 186BP, 192P5 및 194P) 및 엠프티 메인 웰 영역들 (204 및 206) 에 대한 전구체들은 추가적인 RTA 이 끝날 때까지는 상부 반도체 표면에 도달한다. 이러한 상황이 도 33의 나머지 도면들에 도시되어 있다.
분리된 p- 에피택셜-층 부분들 (136P1 - 136P7) 및 p- 에피택셜층 (136) 의 다른 분리된 부분들은 점점 줄어들어 없어지며 도 33의 나머지 도면들에는 나타나 있지 않다. p- 에피택셜층 (136P) 은 실질적으로 p- 기판 영역 (136) 이 된다. 드레인 확장형 n-채널 IGFET (104) 에 있어서, p- 기판 영역 (136) 의 표면-인접 부분 (136A) 은 p 전구체 엠프티 메인 웰 영역 (184AP) 과 n 전구체 엠프티 메인 웰 영역 (184BP) 을 측방으로 분리시킨다. 드레인 확장형 p-채널 IGFET (106) 에 있어서, p- 기판 영역 (136) 의 표면-인접 부분 (136B) 은 n 전구체 엠프티 메인 웰 영역 (186AP), p 전구체 엠프티 메인 웰 영역 (186BP), 및 깊은 n 웰 (212) 의 사이에 위치해 있다.
N5. 게이트 측벽 스페이서들 및 소스/드레인 존들의 메인 부분들의 형성
게이트 측벽 스페이서들 (264, 266, 304, 306, 348, 350, 388, 390, 464, 466, 504, 506, 540, 542, 570, 572, 600, 602, 630, 및 632) 은 도 33w에 나타낸 바와 같이 전구체 폴리실리콘 게이트 전극들 (262P, 302P, 346P, 386P, 462P, 502P, 538P, 568P5 598P, 및 628P) 의 횡방향 측벽들을 따라 형성된다. 게이트 측벽 스페이서들 (664, 666, 704, 706, 740, 742, 770, 772, 800, 802, 830, 832, 860, 862, 890, 및 892) 은 폴리실리콘 게이트 전극들 (662, 702, 738, 768, 798, 828, 858, 및 888) 에 대한 전구체들의 횡방향 측벽들을 따라 동시에 형성된다.
예시된 IGFET들의 게이트 측벽 스페이서들은, 위에서 인용된, 국제특허출원 제PCT/US2010/000897호 (대리인 도킷 번호 제NS-7192 WO호) 에 기재된 절차에 따라 커브진 삼각형 형상을 갖도록 바람직하게 형성된다. 간단히 말해서, 테트라에틸오르소실리케이트 (tetraethyl orthosilicate) 의 유전체 라이너 층 (liner layer)(미도시) 이 유전체 층들 (946 및 948) 상에 증착된다. 그 라이너 층 (liner layer) 상에는 추가 유전체 재료가 증착된다. 그 후에, 주로 상부 반도체 표면에 일반적으로 수직하게 수행되는 이방성 에칭 (anisotropic etching) 에 의해, 게이트 측벽 스페이서들을 구성하는 것으로 예정되지 않은 그 추가 유전체 재료의 부분들이 제거된다. 도 33w의 실링 유전체 층 (962) 은 그 결과로 발생한 라이너 층의 오버라잉 재료 및 실링 층 (sealing layer)(946) 의 조합을 나타낸다. 표면 유전체 층 (964) 은 그 결과로 발생한 라이너 층의 오버라잉 재료 및 표면 층 (948) 의 조합을 나타낸다.
측벽 스페이서들 (미도시) 은 폴리실리콘 저항기가 되도록 설계된 게이트-전극 폴리실리콘 층의 임의 부분을 따라서 동시에 제공된다.
n-채널 IGFET들 (100, 104, 108, 112, 및 116) 에 관한 아일랜드들 (140, 144A, 144B, 148, 152, 및 156) 위의 개구들을 구비한 포토레지스트 마스크 (970) 는 유전체 층들 (962 및 964) 및 게이트 측벽 스페이서들 상에 형성된다. 도 33x를 참조한다. 또한, 포토레지스트 마스크 (970) 는 n-채널 IGFET들 (120, 124, 128, 130, 132, 및 134) 에 관한 아일랜드들 (160, 164, 168, 170, 172, 및 174) 위의 개구들 (미도시) 을 구비한다.
n-형 메인 S/D 도펀트는 포토레지스트 (970) 의 개구들을 통하고, 표면 유전체 층 (964) 의 덮이지 않은 섹션들을 통해, 언더라잉 모노실리콘의 수직으로 대응하는 부분들까지 매우 고 용량으로 이온 주입됨으로써, (a) 비대칭 n-채널 IGFET (100) 의 n++ 메인 소스 부분 (240M) 과 n++ 메인 드레인 부분 (242M), (b) 드레인 확장형 n-채널 IGFET (104) 의 n++ 메인 소스 부분 (320M) 과 n++ 드레인 컨택트 부분 (334), 및 (c) 대칭 n-채널 IGFET들의 n++ 메인 S/D 부분들 (440M, 442M, 520M, 522M, 580M, 582M, 640M, 642M, 720M, 722M, 780M, 782M, 810M, 812M, 840M, 842M, 870M, 및 872M) 을 규정한다. 또한 n-형 메인 S/D 도펀트가 예시된 n-채널 IGFET들에 관한 전구체 게이트 전극들에 진입하고, 이에 따라 그들 전구체 전극들이 각각의 n++ 게이트 전극들 (262, 346, 462, 538, 598, 662, 738, 798, 828, 858, 및 888) 로 변환된다. 포토레지스트 (970) 는 제거된다.
n-형 메인 S/D 도펀트의 용량은 보통 2×1015 - 2×1016 ions/cm2, 통상적으로 7×1015 ions/cm2 이다. 일반적으로 n-형 메인 S/D 도펀트는 비소 또는 인으로 구성된다. 비소가 n-형 메인 S/D 도펀트를 구성하는 통상적인 경우에 있어서, 그 주입 에너지는 보통 50 - 100 keV, 통상적으로 60 - 70 keV 이다.
이 시점에서 그 결과로 생긴 반도체 구조에 대해 초기 스파이크 어닐 (spike anneal) 을 수행함으로써, 주입된 n-형 메인 S/D 도펀트에 의해 야기된 격자 손상을 보수하고 또한 n-형 메인 S/D 도펀트의 원자들을 에너지적으로 더욱 안정한 상태에서 배치한다. 초기 스파이크 어닐은 반도체 구조의 온도를 1000 - 1200°C, 통상적으로 1100°C 로 상승시키는 것에 의해 행해진다. 스파이크 어닐 온도가 매우 높기 때문에, 주입된 p-형 및 n-형 도펀트들의 상당한 확산이 초기 스파이크 어닐 동안에 일반적으로 발생한다. 또한, 스파이크 어닐로 인하여 예시된 n-채널 IGFET들에 관한 게이트 전극들 내의 n-형 메인 S/D 도펀트가 확산된다.
초기 스파이크 어닐이 완료된 경우, 비대칭 n-채널 IGFET (100) 의 n++ 메인 S/D 부분들 (240M 및 242M) 바깥쪽의 전구체 영역들 (240EP, 242EP, 및 250P) 의 부분들 각각은 이제 실질적으로 그것의 n+ 소스 확장부 (240E), 그것의 n+ 드레인 확장부 (242E), 및 그것의 p 소스측 할로 포켓 부분 (250) 을 구성한다. 소스 (240), 드레인 (242), 및 할로 포켓 부분 (250) 바깥쪽의 p 전구체 엠프티 메인 웰 영역 (180P) 의 부분, 이제는 p-형 엠프티-웰 보디 재료 (180), 은 실질적으로 IGFET (100) 의 p-형 엠프티-웰 메인 보디-재료 부분 (254) 을 구성한다. 전구체 점선 (256P) 은 이제 실질적으로, 메인 보디-재료 부분 (254) 내의 p-형 도핑이 상향 이동할 때에 중간농도에서 저농도로 떨어지는 곳을 일반적으로 구획하는 점선 (256) 이다.
드레인 확장형 n-채널 IGFET (104) 의 n++ 메인 소스 부분 (320M) 바깥쪽의 전구체 영역들 (320EP 및 326P) 의 부분들 각각은 실질적으로 그것의 n+ 소스 확장부 (320E) 및 그것의 p 소스측 할로 포켓 부분 (326) 을 구성한다. 할로 포켓 부분 (326) 바깥쪽의 p 전구체 엠프티 메인 웰 영역 (184AP), 이제는 p-형 엠프티-웰 보디 재료 (184A), 의 부분은 실질적으로 IGFET (104) 의 p 보디-재료 부분 (328) 을 구성한다. n++ 외부 드레인 컨택트 부분 (334) 바깥쪽의 n 전구체 엠프티 메인 웰 영역 (184BP), 이제는 드레인 (184B), 의 부분은 실질적으로 IGFET (104) 의 n 엠프티-웰 드레인 부분 (336) 을 구성한다. 전구체 점선들 (332P 및 340P) 은 이제 실질적으로, 보디-재료 부분 (328) 및 드레인 부분 (336) 내의 네트 도핑들이 상향 이동할 때에 중간농도에서 저농도로 떨어지는 곳을 각각 일반적으로 구획하는 각각의 점선들 (332 및 340) 이다.
대칭 n-채널 IGFET (108) 의 n++ 메인 S/D 부분들 (440M 및 442M) 바깥쪽의 전구체 영역들 (440EP, 442EP, 450P, 및 452P) 의 부분들 각각은 실질적으로 그것의 n+ S/D 확장부들 (440E 및 442E) 및 그것의 p 할로 포켓 부분들 (450 및 452) 을 구성한다. S/D 존들 (440 및 442) 및 할로 포켓들 (450 및 452) 바깥쪽의 p 전구체 보디-재료 부분들 (456P 및 458P) 의 부분들은, 실질적으로 IGFET (108) 의 p 보디-재료 부분들 (456 및 458) 을 구성한다. S/D 존들 (440 및 442) 바깥쪽의 p 전구체 충진된 메인 웰 영역 (188P) 의 부분은, 실질적으로 p 보디-재료 부분들 (454, 456, 및 458) 로 형성된 p-형 충진된 메인 웰 영역 (188) 을 구성한다.
대칭 n-채널 IGFET (112) 의 n++ 메인 S/D 부분들 (520M 및 522M) 바깥쪽의 전구체 영역들 (520EP 및 522EP) 의 부분들 각각은, 실질적으로 그것의 n+ S/D 확장부들 (520E 및 522E) 을 구성한다. S/D 존들 (520 및 522) 바깥쪽의 p 전구체 엠프티 메인 웰 영역 (192P) 의 부분은, 실질적으로 IGFET (112) 의 p-형 보디-재료 엠프티 메인 웰 (192) 을 구성한다. 전구체 점선 (530P) 은 이제 실질적으로, 보디-재료 엠프티 메인 웰 (192) 내의 p-형 도핑이 상향 이동할 때에 중간농도에서 저농도로 떨어지는 위치를 구획하는 점선 (530) 이다.
대칭 n-채널 IGFET (116) 의 n++ 메인 S/D 부분들 (580M 및 582M) 바깥쪽의 전구체 영역들 (580EP 및 582EP) 의 부분들 각각은, 실질적으로 그것의 n+ S/D 확장부들 (580E 및 582E) 을 구성한다. S/D 존들 (580 및 582) 바깥쪽의 p 전구체 보디-재료 부분들 (592P 및 594P) 의 부분들 각각은, 실질적으로 IGFET (116) 의 p 보디-재료 부분들 (592 및 594) 을 구성한다. S/D 존들 (580 및 582) 바깥쪽의 p 전구체 충진된 메인 웰 영역 (196P) 의 부분은, 실질적으로 p 보디-재료 부분들 (590, 592, 및 594) 로 형성된 p-형 충진된 메인 웰 영역 (196) 으로 구성된다.
대칭 n-채널 IGFET (120) 의 n++ 메인 S/D 부분들 (640M 및 642M) 바깥쪽의 영역들 (640E, 642E, 650, 및 652) 에 대한 전구체들의 부분들 각각은, 실질적으로 그것의 n+ S/D 확장부들 (640E 및 642E) 및 그것의 p 할로 포켓 부분들 (650 및 652) 을 구성한다. S/D 존들 (640 및 642) 및 할로 포켓들 (650 및 652) 바깥쪽의 추가 보디-재료 부분 (656) 에 대한 p 전구체의 부분은, 실질적으로 IGFET (126) 의 p 추가 보디-재료 부분 (656) 을 구성한다. S/D 존들 (640 및 642) 바깥쪽의 충진된 메인 웰 영역 (200) 에 대한 p 전구체의 부분은, 실질적으로 p 보디-재료 부분들 (654 및 656) 로 형성된 p-형 충진된 메인 웰 영역 (200) 을 구성한다.
대칭 n-채널 IGFET (124) 의 n++ 메인 S/D 부분들 (720M 및 722M) 바깥쪽의 영역들 (720E 및 722E) 에 대한 전구체들의 부분들 각각은, 실질적으로 그 n+ S/D 확장부들 (720E 및 722E) 을 구성한다. S/D 존들 (720 및 722) 바깥쪽의 엠프티 메인 웰 영역 (204) 에 대한 p 전구체의 부분은, 실질적으로 IGFET (124) 의 p-형 보디-재료 엠프티 메인 웰 (204) 을 구성한다.
대칭 네이티브 n-채널 IGFET들 (128, 130, 132, 및 134) 로 돌아가서, IGFET (128) 의 n++ 메인 S/D 부분들 (780M 및 782M) 바깥쪽의 영역들 (780E, 782E, 790, 및 792) 에 대한 전구체들의 부분들 각각은, 실질적으로 그것의 n+ S/D 확장부들 (780E 및 782E) 및 그것의 p 할로 포켓 부분들 (790 및 792) 을 구성한다. IGFET (130) 의 n++ 메인 S/D 부분들 (810M 및 812M) 바깥쪽의 영역들 (810E 및 812E) 에 대한 전구체들의 부분들 각각은, 실질적으로 그것의 n+ S/D 확장부들 (810E 및 812E) 을 구성한다. IGFET (132) 의 n++ 메인 S/D 부분들 (840M 및 842M) 바깥쪽의 영역들 (840E, 842E, 850, 및 852) 에 대한 전구체들의 부분들 각각은, 실질적으로 그것의 n+ S/D 확장부들 (840E 및 842E) 및 그것의 p 할로 포켓 부분들 (850 및 852) 을 구성한다. IGFET (134) 의 n++ 메인 S/D 부분들 (870M 및 872M) 바깥쪽의 영역들 (870E 및 872E) 에 대한 전구체들의 부분들 각각은, 실질적으로 그것의 n+ S/D 확장부들 (870E 및 872E) 을 구성한다.
n-채널 IGFET (108) 의 전구체 S/D 확장부들 (440EP 및 442EP), n-채널 IGFET (120) 의 S/D 확장부들 (640E 및 642E) 에 대한 전구체들, n-채널 IGFET (128) 의 S/D 확장부들 (780E 및 782E) 에 대한 전구체들, 및 n-채널 IGFET (132) 의 S/D 확장부들 (840E 및 842E) 에 대한 전구체들에 관한 n-형 얕은 S/D-확장 주입은, n-채널 IGFET (100) 의 전구체 드레인 확장부 (242EP), n-채널 IGFET (112) 의 전구체 S/D 확장부들 (520EP 및 522EP), n-채널 IGFET (116) 의 전구체 S/D 확장부들 (580EP 및 582EP), n-채널 IGFET (124) 의 S/D 확장부들 (720E 및 722E) 에 대한 전구체들, n-채널 IGFET (130) 의 S/D 확장부들 (810E 및 812E) 에 대한 전구체들, 및 n-채널 IGFET (134) 의 S/D 확장부들 (870E 및 872E) 에 대한 전구체들에 관한 n-형 깊은 S/D-확장 주입보다 상당히 더 큰 용량으로 수행된다. 구체적으로, n-형 얕은 S/D-확장 주입에 관한, 1×1014 - 1×1015 ions/cm2, 통상적으로 5×1014 ions/cm2 의 용량은, 보통 n-형 깊은 S/D-확장 주입에 관한 2×1013 - 1×1014 ions/cm2, 통상적으로 5×1013 - 6×1013 ions/cm2 의 용량의 10배 근처이다. 따라서, IGFET (100) 의 드레인 확장부 (242E), IGFET (112) 의 S/D 확장부들 (520E 및 522E), IGFET (116) 의 S/D 확장부들 (580E 및 582E), IGFET (124) 의 S/D 확장부들 (720E 및 722E), IGFET (130) 의 S/D 확장부들 (810E 및 812E), 및 IGFET (134) 의 S/D 확장부들 (870E 및 872E) 모두는, IGFET (108) 의 S/D 확장부들 (440E 및 442E), IGFET (120) 의 S/D 확장부들 (640E 및 642E), IGFET (128) 의 S/D 확장부들 (780E 및 782E), 및 IGFET (132) 의 S/D 확장부들 (840E 및 842E) 보다 더 저농도로 도핑된다.
n-채널 IGFET (104) 의 n-채널 IGFET (100) 및 전구체 소스 확장부 (320EP) 의 전구체 소스 확장부 (240EP) 에 관한 n-형 얕은 소스-확장 주입은, IGFET (100) 의 전구체 드레인 확장부 (242EP), n-채널 IGFET (112) 의 전구체 S/D 확장부들 (520EP 및 522EP), IGFET (116) 의 전구체 S/D 확장부들 (580EP 및 582EP), n-채널 IGFET (124) 의 S/D 확장부들 (720E 및 722E) 에 대한 전구체들, n-채널 IGFET (130) 의 S/D 확장부들 (810E 및 812E) 에 대한 전구체들, 및 n-채널 IGFET (134) 의 S/D 확장부들 (870E 및 872E) 에 대한 전구체들에 관한 n-형 깊은 S/D-확장 주입보다 상당히 더 큰 용량으로 수행되었다. n-형 얕은 S/D-확장 주입과 같이, n-형 얕은 소스-확장 주입에 관한 1×1014 - 1×1015 ions/cm2, 통상적으로 5×1014 ions/cm2 의 용량은, 보통 n-형 깊은 S/D-확장 주입에 관한 2×1013 - 1×1014 ions/cm2, 통상적으로 5×1013 - 6×1013 ions/cm2 의 용량의 10배 근처이다. 따라서, IGFET (100) 의 드레인 확장부 (242E), IGFET (112) 의 S/D 확장부들 (520E 및 522E), IGFET (116) 의 S/D 확장부들 (580E 및 582E), IGFET (124) 의 S/D 확장부들 (720E 및 722E), IGFET (130) 의 S/D 확장부들 (810E 및 812E), 및 IGFET (134) 의 S/D 확장부들 (870E 및 872E) 모두는, IGFET (100) 의 소스 확장부 (240E) 및 IGFET (104) 의 소스 확장부 (320E) 보다 더 저농도로 도핑된다.
아래에서 더 설명되는 바와 같이, 예시된 n-채널 IGFET들의 소스-보디 및 드레인-보디 접합들은 포토레지스트 마스크 (970) 가 놓여 있는 동안에 그것의 개구들을 통해, 본 명세서에서 n-형 접합-그레이딩 도펀트로 지칭되는, n-형 반도체 도펀트를 주입함으로써 접합 커패시턴스들을 감소시키도록 수직 그레이딩 (vertical grading) 될 수 있다. n-형 메인 또는 접합-그레이딩 S/D 주입 중의 어느 것이 먼저 수행될 수 있다. 어느 경우이든, 초기 스파이크 어닐 (spike anneal) 은 또한 주입된 n-형 접합-그레이딩 S/D 도펀트에 의해 야기된 격자 손상을 보수하고 그 n-형 접합-그레이딩 S/D 도펀트의 원자들을 에너지적으로 더욱 안정한 상태에서 배치한다.
p-채널 IGFET들 (102, 106, 110, 114, 및 118) 에 관한 아일랜드들 (142, 146A, 146B, 150, 154, 및 158) 위의 개구들을 구비한 포토레지스트 마스크 (972) 는, 도 33y에 도시된 바와 같이 유전체 층들 (962 및 964) 및 게이트 측벽 스페이서들 상에 형성된다. 또한, 포토레지스트 마스크 (972) 는 p-채널 IGFET들 (122 및 126) 에 관한 아일랜드들 (162 및 166) 위의 개구들 (미도시) 을 구비한다.
p-형 메인 S/D 도펀트는 포토레지스트 (972) 의 개구들을 통하고, 표면 유전체 층 (964) 의 덮이지 않은 섹션들을 통해, 언더라잉 모노실리콘의 수직으로 대응하는 부분들까지 매우 고 용량으로 이온 주입됨으로써, (a) 비대칭 p-채널 IGFET (102) 의 p++ 메인 소스 부분 280M 및 p++ 메인 드레인 부분 282M, (b) 드레인 확장형 p-채널 IGFET (106) 의 p++ 메인 소스 부분 (360M) 및 p++ 드레인 컨택트 부분 (374), 및 (c) 예시된 대칭 p-채널 IGFET들의 p++ 메인 S/D 부분들 (480M, 482M, 550M, 552M, 610M, 612M, 680M, 682M, 750M, 및 752M) 을 규정한다. 또한 p-형 메인 S/D 도펀트가 p-채널 IGFET들에 관한 전구체 게이트 전극들에 진입하고, 이에 따라 그 전구체 전극들을 각각의 p++ 게이트 전극들 (302, 386, 502, 568, 628, 702, 및 768) 로 변환시킨다. 포토레지스트 (972) 가 제거된다.
p-형 메인 S/D 도펀트의 용량은 보통 2×1015 - 2×1016 ions/cm2, 통상적으로 약 7×1015 ions/cm2 이다. 일반적으로 p-형 메인 S/D 도펀트는 원소 형태 또는 붕소 디플루오라이드 형태의 붕소로 구성된다. p-형 메인 S/D 도펀트가 원소 붕소인 통상적인 경우에 있어서, 그 주입 에너지는 보통 2 - 10 keV, 통상적으로 5 keV 이다.
폴리실리콘 저항기가 되는 것으로 설계된 게이트-전극 폴리실리콘 층의 부분은, 통상적으로 게이트-전극 폴리실리콘 층의 증착 이후에 수행된 하나 이상의 전술한 도핑 단계들 동안에 n-형 또는 p-형 반도체 도펀트로 도핑된다. 예를 들어, 폴리실리콘 저항기 부분은 n-형 메인 S/D 도펀트 또는 p-형 메인 S/D 도펀트로 도핑될 수 있다.
이제 그 결과로 생긴 반도체 구조에 대해 추가의 스파이크 어닐 (spike anneal) 을 수행함으로써, 주입된 p-형 메인 S/D 도펀트에 의해 야기된 격자 손상을 보수하고 또한 p-형 메인 S/D 도펀트의 원자들을 에너지적으로 더욱 안정한 상태에서 배치한다. 추가의 스파이크 어닐은 반도체 구조의 온도를 900 - 1200°C, 통상적으로 1100°C 로 상승시키는 것에 의해 행해진다. 추가의 스파이크 어닐 온도가 매우 높기 때문에, 주입된 p-형 및 n-형 도펀트들의 상당한 확산이 그 추가의 스파이크 어닐 동안 일반적으로 발생한다. 또한, 그 추가의 스파이크 어닐은 예시된 p-채널 IGFET들의 게이트 전극들 내의 p-형 메인 S/D 도펀트가 확산되는 것을 야기한다.
n-형 메인 S/D 도펀트로서 사용된 원소 (비소 또는 인) 의 원자들은, p-형 메인 S/D 도펀트로서 사용된 원소, 붕소의 원자들보다 크다. 따라서, n-형 메인 S/D 주입은 붕소 p-형 메인 S/D 주입보다 더 큰 격자 손상을 발생시킬 가능성이 높다. n-형 메인 S/D 주입 직후에 수행된 초기 스파이크 어닐이 그 n-형 메인 S/D 주입에 의해 야기된 모든 격자 손상을 보수하지 못한 범위에서, 추가의 스파이크 어닐은 그 n-형 메인 S/D 주입에 의해 야기된 격자 손상의 나머지를 보수한다. 또한, 붕소는 n-형 메인 S/D 도펀트로서 사용된 어느 엘리먼트보다 더 빠르게, 및 그러므로 주어진 양의 상승된-온도 확산 자극에 있어서 더 멀리 확산된다. n-형 메인 S/D 주입 및 관련 스파이크 어닐을 수행한 이후에 p-형 메인 S/D 주입 및 관련 스파이크 어닐을 수행함으로써, 원하지 않는 n-형 메인 S/D 도펀트의 상당한 확산을 초래함 없이 원하지 않는 p-형 메인 S/D 도펀트의 확산이 회피된다.
추가의 스파이크 어닐 완료시에, 비대칭 p-채널 IGFET (102) 의 p++ 메인 S/D 부분들 (280M 및 282M) 바깥쪽의 전구체 영역들 (280EP, 282EP, 및 290P) 의 부분들 각각은 그 p+ 소스 확장부 (280E), 그 p+ 드레인 확장부 (282E), 및 그 n 소스측 할로 포켓 부분 (290) 을 구성한다. 소스 (280), 드레인 (282), 및 할로 포켓 부분 (290) 바깥쪽의 n 전구체 엠프티 메인 웰 영역 (182P), 이제는 n-형 엠프티-웰 보디 재료 (182), 의 부분은 IGFET (102) 의 n-형 엠프티-웰 메인 보디-재료 부분 (294) 을 구성한다. 전구체 점선 (296P) 은 이제, 메인 보디-재료 부분 (294) 의 n-형 도핑이 상향으로 이동할 때에 중간농도에서 저농도로 떨어지는 곳을 일반적으로 구획하는 점선 (296) 이다.
드레인 확장형 p-채널 IGFET (106) 의 p++ 메인 소스 부분 (360M) 바깥쪽의 전구체 영역들 (360EP 및 366P) 의 부분들 각각은, 그 p+ 소스 확장부 (360E) 및 그 n 소스측 할로 포켓 부분 (366) 을 구성한다. 할로 포켓 부분 (366) 바깥쪽의 n 전구체 엠프티 메인 웰 영역 (186AP), 이제는 n-형 엠프티-웰 보디 재료 (186A), 의 부분은 IGFET (106) 의 n 보디-재료 부분 (368) 을 구성한다. p++ 외부 드레인 컨택트 부분 (374) 바깥쪽의 p 전구체 엠프티 메인 웰 영역 (186BP), 이제는 엠프티 웰 영역 (186B), 의 부분은 IGFET (106) 의 p 엠프티-웰 드레인 부분 (376) 을 구성한다. 전구체 점선들 (372P 및 380P) 은 이제, 보디-재료 부분 (368) 및 드레인 부분 (376) 의 네트 도핑들이 상향 이동할 때에 중간농도에서 저농도로 떨어지는 곳을 각각 구획하는 각각의 점선들 (372 및 380) 이다.
대칭 p-채널 IGFET (110) 의 p++ 메인 S/D 부분들 (480M 및 482M) 바깥쪽의 전구체 영역들 (480EP, 482EP, 490E, 및 492E) 의 부분들 각각은, 그것의 p+ S/D 확장부들 (480E 및 482E) 및 그것의 n 할로 포켓 부분들 (490 및 492) 을 구성한다. S/D 존들 (480 및 482) 및 할로 포켓들 (490 및 492) 바깥쪽의 n 전구체 보디-재료 부분들 (496P 및 498P) 의 부분들은, IGFET (110) 의 n 보디-재료 부분들 (496 및 498) 을 구성한다. S/D 존들 (480 및 482) 바깥쪽의 n 전구체 충진된 메인 웰 영역 (190P) 의 부분은, n 보디-재료 부분들 (494, 496, 및 498) 로 형성된 n-형 충진된 메인 웰 영역 (190) 을 구성한다.
대칭 p-채널 IGFET (114) 의 p++ 메인 S/D 부분들 (550M 및 552M) 바깥쪽의 전구체 영역들 (550EP 및 552EP) 의 부분들 각각은, 그 p+ S/D 확장부들 (550E 및 552E) 을 구성한다. S/D 존들 (550 및 552) 바깥쪽의 n 전구체 엠프티 메인 웰 영역 (194P) 의 부분은, IGFET (114) 의 n-형 보디-재료 엠프티 메인 웰 (194) 을 구성한다. 전구체 점선 (560P) 은 이제, 보디-재료 엠프티 메인 웰 (194) 의 n-형 도핑이 상향 이동할 때에 중간농도에서 저농도로 떨어지는 위치를 구획하는 점선 (560) 이다.
대칭 p-채널 IGFET (118) 의 p++ 메인 S/D 부분들 (610M 및 612M) 바깥쪽의 전구체 영역들 (610EP 및 612EP) 의 부분들 각각은, 그것의 p+ S/D 확장부들 (610E 및 612E) 을 구성한다. S/D 존들 (610 및 612) 바깥쪽의 n 전구체 보디-재료 부분들 (622P 및 624P) 의 부분들 각각은, IGFET (118) 의 n 보디-재료 부분들 (622 및 624) 을 구성한다. S/D 존들 (610 및 612) 바깥쪽의 n 전구체 충진된 메인 웰 영역 (198P) 의 부분은, n 보디-재료 부분들 (620, 622, 및 624) 로 형성된 n-형 충진된 메인 웰 영역 (198) 을 구성한다.
대칭 p-채널 IGFET (122) 의 p++ 메인 S/D 부분들 (680M 및 682M) 바깥쪽의 영역들 (680E, 682E, 690, 및 692) 에 대한 전구체들의 부분들 각각은, 그 p+ S/D 확장부들 (680E 및 682E) 및 그 n 할로 포켓 부분들 (690 및 692) 을 구성한다. S/D 존들 (680 및 682) 및 할로 포켓들 (690 및 692) 바깥쪽의 추가 보디-재료 부분 (696) 에 대한 n 전구체의 부분은, IGFET (122) 의 n 추가 보디-재료 부분 (696) 을 구성한다. S/D 존들 (680 및 682) 바깥쪽의 충진된 메인 웰 영역 (202) 에 대한 n 전구체의 부분은, n 보디-재료 부분들 (694 및 696) 로 형성된 n-형 충진된 메인 웰 영역 (202) 을 구성한다.
대칭 p-채널 IGFET (126) 의 p++ 메인 S/D 부분들 (750M 및 752M) 바깥쪽의 영역들 (750E 및 752E) 에 대한 전구체들의 부분들 각각은, 실질적으로 그 p+ S/D 확장부들 (750E 및 752E) 을 구성한다. S/D 존들 (750 및 752) 바깥쪽의 엠프티 메인 웰 영역 (206) 에 대한 n 전구체의 부분은, IGFET (126) 의 n-형 보디-재료 엠프티 메인 웰 (206) 을 구성한다.
p-채널 IGFET (110) 의 전구체 S/D 확장부들 (480EP 및 482EP) 및 p-채널 IGFET (122) 의 전구체 S/D 확장부들 (680EP 및 682EP) 에 관한 p-형 얕은 S/D-확장 주입은, p-채널 IGFET (102) 의 전구체 드레인 확장부 (282EP), p-채널 IGFET (114) 의 전구체 S/D 확장부들 (550EP 및 552EP), p-채널 IGFET (118) 의 전구체 S/D 확장부들 (610EP 및 612EP), 및 p-채널 IGFET (126) 의 전구체 S/D 확장부들 (750EP 및 752EP) 에 관한 p-형 깊은 S/D-확장 주입보다 더 큰 용량으로 수행되었다. 더욱 구체적으로, p-형 얕은 S/D-확장 주입에 관한 5×1013 - 5×1014 ions/cm2, 통상적으로 1×1014 - 2×1014 ions/cm2 의 용량은, 보통 p-형 깊은 S/D-확장 주입에 관한 2×1013 - 2×1014 ions/cm2, 통상적으로 8×1013 ions/cm2 의 용량의 2배 근처이다. 그러므로, IGFET (102) 의 드레인 확장부 (282E), IGFET (114) 의 S/D 확장부들 (550E 및 552E), IGFET (118) 의 S/D 확장부들 (610E 및 612E), 및 IGFET (126) 의 S/D 확장부들 (750E 및 752E) 모두는, IGFET (110) 의 S/D 확장부들 (480E 및 482E) 및 IGFET (122) 의 S/D 확장부들 (680E 및 682E) 보다 더 저농도로 도핑된다.
p-채널 IGFET (102) 의 전구체 소스 확장부 (280EP) 및 p-채널 IGFET (106) 의 전구체 소스 확장부 (360EP) 에 관한 p-형 얕은 소스-확장 주입은, IGFET (102) 의 전구체 드레인 확장부 (282EP), p-채널 IGFET (114) 의 전구체 S/D 확장부들 (550EP 및 552EP), p-채널 IGFET (118) 의 전구체 S/D 확장부들 (610EP 및 612EP), 및 p-채널 IGFET (126) 의 전구체 S/D 확장부들 (750EP 및 752EP) 에 관한 p-형 깊은 S/D-확장 주입과 거의 동일한 용량으로 수행되었다. 구체적으로, p-형 얕은 S/D-확장 주입에 관한 2×1013 - 2×1014 ions/cm2, 통상적으로 8×1013 ions/cm2 의 용량은, p-형 깊은 S/D-확장 주입에 관한 2×1013 - 2×1014 ions/cm2, 통상적으로 8×1013 ions/cm2 의 용량과 동일하다. 그런데, IGFET들 (102 및 106) 의 소스측 할로 포켓 부분들 (290 및 366) 은 p-형 얕은 소스-확장 도펀트의 확산을 둔화시키지만, IGFET들 (114, 118, 및 126) 및 IGFET (102) 의 드레인 측은 p-형 깊은 S/D-확장 도펀트의 확산을 둔화시키기 위한 할로 포켓 부분들이 없다. 붕소는 p-형 얕은 소스-확장 도펀트일 뿐만 아니라 p-형 깊은 S/D-확장 도펀트이기 때문에, 최종 결과는 IGFET (102) 의 드레인 확장부 (282E), IGFET (114) 의 S/D 확장부들 (550E 및 552E), IGFET (118) 의 S/D 확장부들 (610E 및 612E), 및 IGFET (126) 의 S/D 확장부들 (750E 및 752E) 모두가, IGFET (102) 의 소스 확장부 (280E) 및 IGFET (106) 의 소스 확장부 (360E) 보다 더 저농도로 도핑된다는 것이다.
하술하는 바와 같이, 예시된 p-채널 IGFET들의 소스-보디 및 드레인-보디 접합들은 포토레지스트 마스크 (972) 가 놓여있는 동안 그 포토레지스트 마스크 (972) 의 개구들을 통해, 본 명세서에서는 p-형 접합-그레이딩 도펀트로 지칭되는, p-형 반도체 도펀트를 주입하는 것에 의해 접합 커패시턴스들을 감소하도록 수직으로 그레이딩 될 수 있다. p-형 메인 또는 접합-그레이딩 S/D 주입 중의 어느 것이 먼저 수행될 수 있다. 어느 경우이든, 추가의 스파이크 어닐 (spike anneal) 은 또한 주입된 p-형 접합-그레이딩 S/D 도펀트에 의해 야기된 격자 손상을 보수하고 그 p-형 접합-그레이딩 S/D 도펀트의 원자들을 에너지적으로 더욱 안정한 상태에서 배치한다.
N6. 최종 처리 (Final Processing)
유전체 층들 (962 및 964) 의 노출된 부분들이 제거된다. 유전체 재료, 통상적으로 실리콘 산화물의 캡핑층 (capping layer)(미도시) 은 그 구조의 상단에 형성된다. 본 반도체 구조에 대해 최종 어닐 (final anneal), 통상적으로 RTA 을 수행함으로써, 원하는 최종 도펀트 분포들을 획득하고 임의의 잔여 격자 손상을 보수한다.
적절한 포토레지스트 마스크 (미도시) 를 (필요에 따라) 사용하여, 그 구조의 선택된 에어리어들로부터 그 캡핑 (capping) 재료를 제거한다. 구체적으로, 예시된 IGFET들에 관한 아일랜드들 위의 에어리어들로부터 캡핑 재료를 제거하여서 그들의 게이트 전극들을 노출시키고 또한 비대칭 IGFET들 (100 및 102) 의 메인 소스 부분들 (240M 및 280M), IGFET들 (100 및 102) 의 메인 드레인 부분들 (242M 및 282M), 드레인 확장형 IGFET들 (104 및 106) 의 메인 소스 부분들 (320M 및 360M), IGFET들 (104 및 106) 의 드레인 컨택트 부분들 (334 및 374), 및 모든 예시된 대칭 IGFET들의 메인 S/D 부분들을 노출시킨다. 통상적으로 캡핑 재료는 폴리실리콘 저항기가 되는 것으로 설계된 게이트-전극 폴리실리콘 층 부분의 대부분 위에 포함됨으로써, 다음의 작업 도중에 금속 실리사이드 가 폴리실리콘 부분의 그러한 캡핑된 지역을 따라 형성되는 것을 방지한다. 캡핑 재료를 제거하는 도중에, 게이트 측벽 스페이서들은 위에서 인용된, 국제특허출원 제PCT/US2010/000897호 (대리인 도킷 번호 제NS-7192 WO호) 에 기술된 바처럼 L 형상으로 바람직하게 변환된다.
예시된 IGFET들의 금속 실리사이드 층은, 언더라잉 폴리실리콘 및 모노실리콘 영역들의 상부 표면들을 따라 각각 형성된다. 통상적으로 이것은 그 구조의 상부 표면 상에 적정 금속, 통상적으로는 코발트의 박층을 증착하고 또한 그 금속과 언더라잉 실리콘을 반응시키기 위한 낮은-온도 단계를 수행하는 것을 수반한다. 반응되지 않은 금속은 제거된다. 두번째의 낮은-온도 단계를 수행함으로써 금속과 언더라잉 실리콘의 반응을 완료하고, 이에 따라 예시된 IGFET들의 금속 실리사이드 층을 형성한다.
금속 실리사이드 형성은 비대칭 IGFET들 (100 및 102), 드레인 확장형 IGFET들 (104 및 106), 및 예시된 대칭 IGFET들의 기본적인 제조를 완전하게 한다. 그 결과 생성된 CIGFET 구조가 도 11에 도시된 바와 같이 나타나 있다. CIGFET 구조에는 금속 실리사이드 층에 접촉하여 예시된 IGFET들에 관한 전기적 컨택트들을 완성하는 전기적 도전성 재료 (미도시), 통상적으로는 금속이 실질적으로 제공된다.
N7. p-형 깊은 소스/드레인-확장 도펀트의 큰 경사 주입
도 33t의 스테이지에서의 p-형 깊은 S/D-확장 이온 주입은, 전술한 바와 같이, 비대칭 p-채널 IGFET (102) 의 전구체 드레인 확장부 (282EP) 를 조정하기 위해 상당히 경사진 방식으로 다르게 수행된다. 그 후에 드레인 확장부 (282EP) 는 전구체 게이트 전극 (302P) 아래에서 측방으로 상당히 확장된다. 그 후에 대칭 p-채널 IGFET (114) 의 전구체 S/D 확장부들 (550EP 및 552EP), 대칭 p-채널 IGFET (118) 의 전구체 S/D 확장부들 (610EP 및 612EP), 및 대칭 p-채널 IGFET (126) 의 S/D 확장부들 (750E 및 752E) 에 대한 전구체들의 형상들이 동일한 방식으로 조정된다.
이러한 대안에서 그 경사 (tilt) 는 상당히 커서 p-형 깊은 S/D-확장 주입은 각진 주입 (angled implantation) 이 될 수 있다. 그 때 각진 p-형 S/D-확장 주입에 관한 경사각 α 는 적어도 15°, 보통 20° - 45°이다. 또한, p-형 깊은 S/D-확장 주입은 p-형 얕은 소스-확장 주입과 상당히 다른 주입 용량 및/또는 에너지로 수행될 수도 있다.
비대칭 IGFET (102) 의 전구체 소스 확장부 (280EP) 및 전구체 드레인 확장부 (282EP) 가 p-형 얕은 소스-확장 주입 및 p-형 깊은 S/D-확장 주입으로 각각 규정된다는 점을 고려하면, 이들 2가지 주입들을 수행하기 위해 사용된 단계들의 (p-형 깊은 S/D 주입의 경사 및 방위 파라미터들을 포함하는) 주입 파라미터들을 다르게 선택함으로써, 전구체 드레인 확장부 (282EP) 내의 p-형 깊은 S/D-확장 도펀트의 최대 농도가 전구체 소스 확장부 (280EP) 내의 p-형 얕은 소스-확장 도펀트의 최대 농도 보다 작고, 보통은 그것의 1/2 이하, 바람직하게는 그것의 1/4 이하, 더욱 바람직하게는 그것의 1/10, 더욱더 바람직하게는 그것의 1/20 이하이다. 즉, 전구체 소스 확장부 (280EP) 내의 p-형 얕은 소스-확장 도펀트의 최대 농도는, 전구체 드레인 확장부 (282EP) 내의 p-형 깊은 S/D-확장 도펀트의 최대 농도 보다 상당히 더 크고, 보통은 그것의 적어도 2배, 바람직하게는 그것의 적어도 4배, 더욱 바람직하게는 그것의 적어도 10배, 더욱더 바람직하게는 그것의 적어도 20배이다.
p-형 깊은 S/D-확장 주입의 경사 및 방위 파라미터들을 포함하는, p-형 얕은 소스-확장 주입과 p-형 깊은 S/D-확장 주입의 에너지 파라미터와 다른 주입 파라미터들이 이러한 대안으로 제어됨으로써, 전구체 드레인 확장부 (282EP) 내의 p-형 깊은 S/D-확장 도펀트의 최대 농도의 위치는 전구체 소스 확장부 (280EP) 내의 p-형 얕은 소스-확장 도펀트의 최대 농도의 위치보다 상당히 더 깊게 존재한다. 더욱 구체적으로, 전구체 드레인 확장부 (282EP) 내의 p-형 깊은 S/D-확장 도펀트의 최대 농도의 위치는, 전구체 소스 확장부 (280EP) 내의 p-형 얕은 소스-확장 도펀트의 최대 농도의 위치보다 보통 적어도 10% 더 깊게, 바람직하게는 적어도 20% 더 깊게, 더욱 바람직하게는 적어도 30% 더 깊게, 더욱더 바람직하게는 적어도 50% 더 깊게 존재한다. 그 후에 전구체 드레인 확장부 (282EP) 는 전구체 소스 확장부 (280EP) 보다 더 깊게, 보통은 적어도 20% 더 깊게, 바람직하게는 적어도 30% 더 깊게, 더욱 바람직하게는 적어도 50% 더 깊게, 더욱더 바람직하게는 적어도 100% 더 깊게 확장된다.
주입 범위 RSE 와 RDE 에 관한 값들은, 전술한 각각의 S/D 확장부들 (280E 및 282E) 내의 최대 전체 p-형 도펀트 농도들의 위치들에서의 평균 깊이들 ySEPK 및 yDEPK 사이의 백분율 차이를 충족하는 ySEPK 값과 yDEPK 값을 이용함으로써 등식 6 및 7 로부터 결정된다. 그 후에 RSE 와 RDE 범위 값들이 각각 이용됨으로써 p-형 얕은 소스-확장 도펀트 및 p-형 깊은 S/D-확장 도펀트에 대해 적합한 주입 에너지들을 결정한다. 전구체 S/D 확장부들 (280EP 및 282EP) 의 상부 표면들을 따르는 모노실리콘의 박층들을 이후에 제거하여서 그들을 최종 S/D 확장부들 (280E 및 282E) 로 변환한 경우, 등식 6 및 7의 파라미터들 ΔySE 및 ΔyDE 는 각각의 얇은 모노실리콘 층의 두께에 부응한다.
p-형 얕은 소스-확장 주입에 관한 경사각 α 의 값 αSE 는 계속하여 약 7°이다. 이에 따라 p-형 얕은 소스-확장 주입이 상부 반도체 표면에 대해 일반적으로 평행하게 연장되는 평면에 거의 수직하게 수행되므로, 일반적으로 비대칭 IGFET (102) 의 전구체 소스 확장부 (280EP) 는 전구체 게이트 전극 (302P) 의 아래에서 측방으로 크게 확장되지 않는다. 전구체 드레인 확장부 (282EP) 를 형성하기 위해 사용된 p-형 깊은 S/D-확장 도펀트의 각진 주입 (angled implantation) 으로 인해 그것은 전구체 게이트 전극 (302P) 아래에서 측방으로 상당히 확장되기 때문에, 전구체 드레인 확장부 (282EP) 는 전구체 소스 확장부 (280EP) 보다 전구체 게이트 전극 (302P) 의 아래에서 측방으로 상당히 더 확장된다. 그러므로 전구체 게이트 전극 (302P) 이 전구체 드레인 확장부 (282EP) 를 오버랩 (overlap) 하는 양은, 전구체 게이트 전극 (302P) 이 전구체 소스 확장부 (280EP) 를 오버랩하는 양을 상당히 초과한다. 전구체 드레인 확장부 (282EP) 에 대한 전구체 게이트 전극 (302P) 의 오버랩은, 전구체 소스 확장부 (280EP) 에 대한 전구체 게이트 전극 (302P) 의 오버랩 보다 보통은 적어도 10% 더 크고, 바람직하게는 적어도 15% 더 크고, 더욱 바람직하게는 적어도 20% 더 크다.
N8. 비대칭 IGFET들의 소스/드레인 확장부들 내의 상이한 도펀트들의 주입
비대칭 n-채널 IGFET (100) 의 전구체 드레인 확장부 (242EP) 및 전구체 소스 확장부 (240EP) 를 규정하기 위해 도 33o 및 도 33p의 스테이지에서 각각 사용된 각진 n-형 깊은 S/D-확장 주입 및 n-형 얕은 소스-확장 주입의 파라미터들이, 전술한 바와 같이, 선택됨으로써:
a. 전구체 드레인 확장부 (242EP) 내의 n-형 S/D-확장 도펀트의 최대 농도는 전구체 소스 확장부 (240EP) 내의 n-형 얕은 소스-확장 도펀트의 최대 농도보다 작고, 보통은 그것의 1/2 이하이고, 바람직하게는 그것의 1/4 이하이고, 더욱 바람직하게는 그것의 1/10 이하이고, 더욱더 바람직하게는 그것의 1/20 이하이다;
b. 전구체 드레인 확장부 (242EP) 내의 n-형 깊은 S/D-확장 도펀트의 최대 농도의 위치는, 일반적으로 전구체 소스 확장부 (240EP) 내의 n-형 얕은 소스-확장 도펀트의 최대 농도의 위치 보다 적어도 10% 더 깊게, 바람직하게는 적어도 20% 더 깊게, 더욱 바람직하게는 적어도 30% 더 깊게 존재한다;
c. 전구체 드레인 확장부 (242EP) 는 전구체 소스 확장부 (240EP) 보다 더 깊게, 보통은 적어도 20% 더 깊게, 바람직하게는 적어도 30% 더 깊게, 더욱 바람직하게는 적어도 50% 더 깊게, 더욱더 바람직하게는 적어도 100% 더 깊게 확장된다; 또한
e. 전구체 드레인 확장부 (242EP) 에 대한 전구체 게이트 전극 (262P) 의 오버랩은, 전구체 소스 확장부 (240EP) 에 대한 전구체 게이트 전극 (262P) 의 오버랩보다 더 크고, 보통은 적어도 10% 더 크고, 바람직하게는 적어도 15% 더 크고, 더욱 바람직하게는 적어도 20% 더 크다.
IGFET (100) 에 대한 앞서의 상세들은, n-형 얕은 소스-확장 주입이 n-형 깊은 S/D-확장 주입과 동일한 n-형 도펀트, 동일한 도펀트-함유 입자종 및 동일한 입자 이온화 전하 상태로 수행될 때에 달성될 수 있다. 그럼에도 불구하고, 이들 상세들의 달성은 n-형 얕은 소스-확장 도펀트가 n-형 깊은 S/D-확장 도펀트 보다 큰 원자량을 배열함으로써 용이해진다. 또한, 전술한 바와 같이, n-형 깊은 S/D-확장 도펀트는 보통 5a 족 원소, 바람직하게는 인이지만 n-형 얕은 S/D-확장 도펀트는 보통 n-형 깊은 S/D-확장 도펀트 보다 큰 원자량을 갖는 5a 족 원소, 바람직하게는 비소이다. 비소와 인보다 큰 원자량을 갖는 5a 족 원소 안티몬 (antimony) 은 n-형 얕은 소스-확장 도펀트를 위한 다른 후보이다. 그러면 n-형 깊은 S/D-확장 도펀트를 위한 대응하는 후보는 비소 또는 인이다.
비대칭 p-채널 IGFET (102) 에 관한 최종 도펀트 분포들은, 도 33u의 스테이지에서의 p-형 얕은 소스-확장 주입이 그 이전인 도 33t의 스테이지에서의 p-형 깊은 S/D-확장 주입과 동일한 p-형 도펀트, 즉 붕소로 수행될 때에 달성된다. 현재의 실리콘 기반 반도체 공정에서는 붕소가 매우 지배적인 p-형 도펀트이지만, 다른 p-형 도펀트들이 실리콘-기반 반도체 공정을 위해 조사되었다. IGFET (102) 에 관한 최종 도펀트 분포들의 달성은, p-형 얕은 소스-확장 도펀트가 p-형 깊은 S/D-확장 도펀트보다 큰 원자량을 갖도록 배열함으로써 용이해질 수 있다. 위에서도 설명한 바와 같이, 그 경우 p-형 깊은 S/D-확장 도펀트는 3a 족 원소, 바람직하게는 붕소인 반면에 p-형 얕은 S/D-확장 도펀트는 p-형 깊은 S/D-확장 도펀트로서 사용된 3a 족 원소보다 큰 원자량을 갖는 다른 3a 족 원소, 예를 들면 갈륨 또는 인듐일 수 있다.
이와 유사하게, 비대칭 IGFET (102) 의 전구체 소스 확장부 (280EP) 를 규정하기 위해 도 33u 의 스테이지에서 사용된 p-형 얕은 소스-확장 주입의 파라미터들 및 전술한 도 33의 제조 공정의 변형에서의 전구체 드레인 확장부 (282EP) 를 규정하기 위해 도 33t의 스테이지에서 사용된 각진 p-형 깊은 S/D-확장 주입의 파라미터들이 다양하게 선택됨으로써:
a. 전구체 드레인 확장부 (282EP) 내의 p-형 깊은 S/D-확장 도펀트의 최대 농도는 전구체 소스 확장부 (280EP) 내의 p-형 얕은 소스-확장 도펀트의 최대 농도보다 더 작고, 보통은 그것의 1/2 이하이고, 바람직하게는 그것의 1/4 이고, 더욱 바람직하게는 그것의 1/10 이하이고, 더욱더 바람직하게는 그것의 1/20 이다;
b. 전구체 드레인 확장부 (282EP) 내의 p-형 깊은 S/D-확장 도펀트의 최대 농도의 위치는, 일반적으로 전구체 소스 확장부 (280EP) 내의 p-형 얕은 소스-확장 도펀트의 최대 농도의 위치보다 적어도 10% 더 깊게, 바람직하게는 적어도 20% 더 깊게, 더욱 바람직하게는 적어도 30% 더 깊게, 더욱더 바람직하게는 적어도 50% 더 깊게 존재한다;
c. 전구체 드레인 확장부 (282EP) 는 전구체 소스 확장부 (280EP) 보다 더 깊게, 보통은 적어도 20% 더 깊게, 바람직하게는 적어도 30% 더 깊게, 더욱 바람직하게는 적어도 50% 더 깊게, 더욱더 바람직하게는 적어도 100% 더 깊게 확장된다; 또한
d. 전구체 드레인 확장부 (282EP) 에 대한 전구체 게이트 전극 (302P) 의 오버랩은, 전구체 소스 확장부 (280EP) 에 대한 전구체 게이트 전극 (302P) 의 오버랩보다 더 크고, 보통은 적어도 10% 더 크고, 바람직하게는 적어도 15% 더 크고, 더욱 바람직하게는 적어도 20% 더 크다.
앞서의 상세들의 달성은 p-형 얕은 소스-확장 도펀트가 p-형 깊은 S/D-확장 도펀트보다 큰 원자량을 갖도록 배열함으로써 용이해질 수 있다. 다시, p-형 깊은 S/D-확장 도펀트는 3a 족 원소인 반면에, p-형 얕은 S/D-확장 도펀트는 다른 3a 족 원소일 수 있다.
N9. 특별히 테일러링 (tailoring) 된 할로 포켓 부분들을 갖는 비대칭 IGFET들의 형성
도 33p에서의 n-형 얕은 소스-확장 주입 및 도 33q에서의 p-형 소스 할로 포켓 이온 주입이, IGFET들 (1OOU 및 104U) 이 IGFET들 (100 및 104) 을 대체하는지의 여부 및 IGFET들 (100 및 104) 이 또한 제조되는지의 여부에 따라, M 할로-도펀트 최대-농도 위치들 PH 을 갖는 IGFET (100U) 를 제공하고 또한 각각의 대응하는 M 할로-도펀트 최대-농도 위치들을 갖는 IGFET (104U) 를 제공하는 다음의 방식들로 수행된다는 점을 제외하고는, 오프-상태 S-D 전류 누설을 감소시키기 위해 특별히 테일러링된 각각의 p 할로 포켓 부분들 (250U 및 326U) 내의 도펀트 분포들을 갖는 비대칭 n-채널 IGFET (10OU) 및 드레인 확장형 n-채널 IGFET (104U) 는, 비대칭 n-채널 IGFET (100) 및 드레인 확장형 n-채널 IGFET (104) 과 동일한 방식으로 도 33의 공정에 따라 제조된다.
IGFET들 (1OOU 및 104U) 이 IGFET들 (100 및 104) 을 대체하는 경우, 도 33p의 스테이지에서의 n-형 얕은 소스-확장 주입은 전술한 바와 같이 크리티컬 (critical) 포토레지스트 마스크 (954) 를 사용하여 수행된다. 포토레지스트 (954) 가 여전히 놓여있는 경우, p-형 소스 할로 도펀트가 포토레지스트 (954) 내의 개구들을 통하고, 표면 유전체 층 (948) 의 덮이지 않은 섹션들을 통해, 복수의 개수 M 의 상이한 도펀트-도입 상태들에서의 언더라잉 모노실리콘의 수직으로 대응하는 부분들까지 상당히 각진 방식으로 이온 주입됨으로써, (a) 비대칭 IGFET (1OOU) 의 할로 포켓 부분 (250U) 에 대한 p 전구체 (미도시) 및 (b) 드레인 확장형 IGFET (104U) 의 할로 포켓 부분 (326U) 에 대한 p 전구체 (마찬가지로 미도시) 를 규정한다. 포토레지스트 (954) 는 그 뒤에 제거된다.
IGFET들 (100, 1OOU, 104, 및 104U) 모두가 제조된 경우 (또는 IGFET들 (100 및 104) 중의 하나 또는 모두 및 IGFET들 (1OOU 또는 104U) 중의 하나 또는 모두의 임의 조합으로 제조된 경우), 도 33p와 관련하여 전술한 방식으로 포토레지스트 마스크 (954) 를 사용하여 IGFET들 (100 및 104) 의 n 얕은 전구체 소스 확장부들 (240EP 및 320EP) 을 규정한다. IGFET들 (100 및 104) 의 p 전구체 할로 포켓 부분들 (250P 및 326P) 은 도 33q와 관련하여 기술된 포토레지스트 (954) 를 사용하여 후속적으로 규정된다.
비대칭 IGFET (1OOU) 의 소스 확장부 (240E) 에 관한 위치 위 및 드레인 확장형 IGFET (104U) 의 소스 확장부 (320E) 에 관한 위치 위의 개구들을 구비한 추가적인 포토레지스트 마스크 (미도시) 가, 유전체 층들 (946 및 948) 상에 형성된다. 그 추가적인 포토레지스트 마스크는 IGFET들 (1OOU 및 104U) 의 전구체 게이트 전극들 (262P 및 346P) 에 대해 임계적으로 (critically) 정렬된다. 추가적인 포토레지스트의 개구들을 통하고, 표면 유전체의 덮이지 않은 섹션들을 통해, 언더라잉 모노실리콘의 수직으로 대응하는 부분까지 고 용량으로 n-형 얕은 소스-확장 도펀트를 이온 주입하는, n-형 얕은 소스-확장 주입의 반복을 수행함으로써 (a) IGFET (1OOU) 의 n+ 전구체 소스 확장부 (240EP) 및 (b) IGFET (104U) 의 n+ 전구체 소스 확장부 (320EP) 를 규정한다.
추가적인 포토레지스트 마스크가 여전히 놓여있는 경우, p-형 소스 할로 도펀트는 그 추가적인 포토레지스트의 개구들을 통해 복수 개수 M 의 상이한 도펀트-도입 상태들에서의 언더라잉 모노실리콘의 수직으로 대응하는 부분들까지 상당히 각진 방식으로 이온 주입됨으로써 (a) 비대칭 IGFET (1OOU) 의 할로 포켓 부분 (250U) 에 대한 p 전구체 (미도시) (b) 드레인 확장형 IGFET (104U) 의 할로 포켓 부분 (326U) 에 대한 p 전구체 (마찬가지로 미도시) 를 규정한다. 추가적인 포토레지스트는 제거된다. 추가적인 포토레지스트를 포함하는 단계들은, 포토레지스트 (954) 를 포함하는 단계들의 전 또는 후에 수행될 수 있다.
IGFET (1OOU) 의 M 할로-도펀트 최대-농도 위치들 PH 및 IGFET (104U) 의 각각의 대응하는 M 할로-도펀트 최대-농도 위치들은, p-형 소스 할로 주입을 수행하기 위한 각 전술한 방식들에서의 M 도펀트-도입 상태들에 의해 각각 규정된다. p-형 소스 할로 주입의 말미에, IGFET (1OOU) 의 각각의 할로-도펀트 최대-농도 위치 PHj 는 그 전구체 게이트 전극 (262P) 아래에서 측방으로 연장된다. 이와 유사하게, IGFET (104U) 의 각 대응하는 할로-도펀트 최대-농도 위치는 그 전구체 게이트 전극 (346P) 의 아래에서 측방으로 확장된다.
주입된 p-형 소스 할로 도펀트는 후속하는 상승된 온도에서의 CIGFET 처리 동안에 반도체 보디를 향하여 측방으로 및 수직으로 더 확산됨으로써, 할로 포켓 부분들 (250U 및 326U) 에 대한 전구체들을 각각의 p 할로 포켓들 (250U 및 326U) 로 변환시킨다. 그 결과, IGFET (1OOU) 의 할로-도펀트 최대-농도 위치들 PH 이 그 전구체 게이트 전극 (262P) 의 아래에서 측방으로 더 확장되어서 그 최종 게이트 전극 (262) 의 아래에서 측방으로 확장된다. 이와 유사하게, IGFET (104U) 의 대응하는 할로-도펀트 최대-농도 위치들이 그 전구체 게이트 전극 (346P) 아래에서 측방으로 더 확장되어서 그 최종 게이트 전극 (346) 의 아래에서 측방으로 확장된다.
IGFET들 (1OOU 및 104U) 에 관한 p-형 소스 할로 주입을 형성하기 위한 앞서의 방식들 모두에서의 M 도펀트-도입 상태들의 각각은, 주입 에너지, 주입 경사각 αSH, 주입 용량, p-형 소스 할로 도펀트의 원자 종, p-형 소스 할로 도펀트의 도펀트-함유 입자종, 및 그 p-형 소스 할로 도펀트의 도펀트-함유 입자종의 입자 이온화 전하 상태의 상이한 조합이다. 도 19a, 20, 및 21과 관련하여 위에서 설명한 M 넘버링된 p-형 소스 할로 도펀트들에 대해 M 도펀트-도입 상태들을 상호 연관시킴에 있어서, M 도펀트-도입 상태들의 각각은 M 넘버링된 p-형 소스 할로 도펀트들 중의 대응하는 것으로 수행된다. 각각의 도펀트-도입 상태에서 경사각 αSH 은 보통 적어도 15°이다.
M 도펀트-도입 상태들에서의 p-형 소스 할로 주입은 통상적으로 M 시간-분리 (timewise-separate) 이온 주입들로서 수행된다. 그러나, M 도펀트-도입 상태들에서의 p-형 소스 할로 주입은 그 작업 동안 주입 상태들을 대략적으로 변화시키는 것에 의한 단일의 시간-연속 (timewise-continuous) 작업으로서 수행될 수 있다. 또한, M 도펀트-도입 상태들에서의 p-형 소스 할로 주입은 시간-분리 작업들의 조합으로서 수행될 수 있고, 그 중의 적어도 하나는 2 이상의 M 도펀트-도입 상태들에서 시간 연속으로 수행될 수 있다.
바람직하게는, 각각의 도펀트-도입 상태들에서 p-형 소스 할로 도펀트의 원자 종은 3a 족 원소인 붕소이다. 즉, 바람직하게는 M 넘버링된 p-형 소스 할로 도펀트들의 각각의 원자 종은 붕소이다. 그러나, 갈륨 및 인듐 등과 같은 다른 p-형 3a 족 원자 종이 M 넘버링된 p-형 소스 할로 도펀트들로서 다양하게 사용될 수도 있다.
모든 M 넘버링된 p-형 소스 할로 도펀트들이 붕소인 경우라도, p-형 소스 할로 도퍼트의 도펀트-함유 입자종은 도펀트-도입 상태 마다 달라질 수 있다. 보다 구체적으로, 원소 붕소와 붕소 디플루오라이드와 같은 붕소-포함 화합물은 M 도펀트-도입 상태들에서 다양한 도펀트-포합 입자종일 수 있다.
통상적으로 M 도펀트-도입 상태들의 특정한 주입 파라미터들은 기본적으로 다음의 방식으로 결정된다. p 할로 포켓 부분들 (250U 및 326U) 내의 원하는 분포의 p-형 소스 할로 도펀트의 일반적 특성은, IGFET들 (1OOU 및 104U) 을 통한 하나 이상의 선택된 수직 위치들에서 먼저 확립된다. 전술한 바와 같이, p-형 소스 할로 도펀트가 또한 IGFET들 (1OOU 및 104U) 의 n-형 소스들 (240 및 320) 내에 존재한다. 그러므로, IGFET (1OOU 또는 104U) 를 통한 이러한 선택된 수직 위치는 그 n-형 소스 (240 또는 320) 를 통과할 수 있고, 예를 들면, 수직선 (274E) 을 따라서 도 19a의 IGFET (1OOU) 의 소스 확장부 (240E) 를 통과할 수 있다. 할로 포켓들 (250U 및 326U) 이 동일한 단계들로 형성되고 이에 따라 유사한 p-형 소스 할로 도펀트 분포들을 가지므로, 일반적인 할로-포켓 도펀트-분포 특성은 보통 IGFET들 (100U 및 104U) 중의 하나만을 위해서 확립된다.
일반적인 할로-포켓 도펀트-분포 특성은 통상적으로 (a) 상이한 도펀트-도입 상태들의 개수 M, (b) p-형 소스 할로 도펀트의 전체 농도 NT 에서의 대응하는 M 로컬 최대들의 깊이, 및 (c) 그들 M 로컬 농도 최대들에서의 p-형 소스 할로 도펀트의 전체 농도 NT 에 관한 수치들을 포함한다. p-형 소스 할로 도펀트의 전체 농도 NT 에서의 M 로컬 최대들의 깊이는 각각의 M 도펀트-도입 상태들에 관한 주입 에너지의 값들을 결정할 때에 사용된다.
예를 들어, 그 깊이 및 농도 값들은 (a) 도 20a의 도펀트-농도 피크들 (316) 에서 및 그러므로 할로 포켓 부분 (250U) 을 거쳐 소스 확장부 (240E) 의 측까지 연장되는 수직선 (314) 을 따라서 또는 (b) 도 21a의 도펀트-농도 피크들 (318) 및 그러므로 소스 확장부 (240E) 를 거치고 할로 포켓 (250U) 의 언더라잉 재료를 거쳐서 연장되는 수직선 (274E) 을 따라서 존재할 수 있다. p-형 소스 할로 도펀트의 주입후 열확산 (thermal diffusion) 으로 인하여, 소스 확장부 (240E) 를 거치는 선 (274E) 를 따르는 피크들 (318) 에서의 도펀트-농도 값들은 피크들 (318) 에서의 각각의 초기 p-형 소스 할로 도펀트-농도 값들보다 약간 더 작다. 그러나, 그 주입후 열확산이 선 (274E) 을 따르는 피크들 (318) 의 깊이들을 상당히 변경시키지는 않는다. 이것은 선 (274E) 도 역시 게이트 전극 (262) 의 소스 측을 거쳐 연장되기 때문에 발생한다.
반면에, 할로 포켓 부분 (250U) 를 거쳐 소스 확장부 (240E) 의 측까지의 수직선 (314) 을 따르는 피크들 (316) 의 깊이들 및 도펀트 농도 값들 모두는, 게이트 전극 (262) 더 아래의 할로-도펀트 최대-농도 위치들 PH 의 결과로서 주입후 열확산 동안에 변경된다. M 도펀트-도입 상태들에 관한 주입 에너지의 값들을 결정할 때의 사용을 위해서, 선 (314) 을 따르는 피크들 (316) 에서의 깊이/농도 데이터는 소스 확장부 (240E) 및 게이트 전극 (262) 을 거쳐 선 (274E) 을 따르는 피크들 (318) 에서의 깊이/농도 데이터와 상호 연관될 수 있다. 그러나, 이 상호 연관에는 시간이 걸린다. 따라서, p-형 소스 할로 도펀트의 전체 농도 NT 의 대응하는 M 로컬 최대들의 깊이들은, 통상적으로 게이트 전극 (262) 의 소스 측을 거치는 선 (274E) 을 따르는 주입된 상태 (as-implanted) 값들이다. 이들 주입된 상태 값들을 이용하는 것이 통상적으로 더 쉽고 또한 M 도펀트-도입 상태들의 구현의 성능의 최종 결정에 어떤 영향을 미치지 않는다.
M 도펀트-도입 상태들의 구현에 관해 확립된 일반적인 할로-포켓 도펀트-분포 특성에 따르는 선택들은, 주입 경사각 αSH, 주입 용량, p-형 소스 할로 도펀트의 원자 종, p-형 소스 할로 도펀트의 도펀트-함유 입자종, 및 그 p-형 소스 할로 도펀트의 도펀트-함유 입자종의 입자 이온화 전하 상태에 대해 이루어진다. 이러한 정보를 이용하여, M 도펀트-도입 상태들에 관한 적절한 주입 에너지들이 결정된다.
보다 구체적으로, 각각의 할로 포켓 부분 (250U 또는 326U) 에 대한 전구체가 되는 것으로 의도된 영역의 상부 표면을 따르는 모노실리콘의 박층은, 게이트 유전체 층 (260 또는 344) 의 형성 이후에 그러나 p-형 소스 할로 도펀트의 이온 주입 이전에 제거될 수 있다. IGFET의 도핑된 모노실리콘 영역에서의 위치의 각 평균 깊이가 일반적으로 IGFET의 게이트 유전체 층의 바닥을 거쳐 연장되는 평면으로부터 측정된다는 것을 고려하여, ΔySH 가 할로 포켓 (250U 또는 326U) 에 대한 전구체와 같은 전구체 할로 포켓 부분의 상단을 따라 제거되는 임의의 모노실리콘의 평균 두께를 나타내는 것으로 놓는다.
표면 유전체 (948) 와 같은 표면 유전체 층을 통한 이온 주입에 의해 규정된, 할로 포켓 부분 (250U 또는 326U) 에 대한 전구체와 같은, 전구체 할로 포켓 부분에 있어서, tSd 가 표면 유전체의 평균 두께를 나타내는 것으로 놓는다. 그러면, 평균 깊이 ySHj 에서의 전구체 소스 할로 포켓의 j 번째 로컬 농도 최대를 규정하기 위해 이온 주입된 j 번째 소스 할로 도펀트의 범위 RSHj 가 대략 다음과 같이 주어진다:
RSHj = (ySHj - ΔySH + tSd) sec αSHj (8)
여기서 αSHj 는 경사각 αSH 의 j 번째 값이다. 달리 말하면, αSHj 는 전구체 소스 할로 포켓의 j 번째 소스 할로 도펀트 로컬 농도 최대를 규정하는 j 번째 넘버링된 소스 할로 도펀트를 이온 주입할 때 사용된 경사각이다. 전구체 할로 포켓 (250U 또는 326U) 에 있어서 경사각 값 αSH 가 적어도 15°이기 때문에, 등식 8에서의 sec αSHj 팩터는 1 보다 상당히 더 크다. 주입 범위 RSHj 에 관한 값은, j 번째 p-형 소스 할로 로컬 농도 최대의 깊이 ySHj 의 각 값에서의 등식 8로부터 결정된다. RSHj 범위 값들은 그 후에 M 넘버링된 p-형 소스 할로 도펀트들에 대해 적합한 주입 에너지들을 결정하기 위해 각각 사용된다.
IGFET들 (100U 및 104U) 의 포토레지스트 마스크 (954), 전구체 게이트 전극들 (262P 및 346P) 에 의해 형성된 도펀트-차단 실드 (dopant-blocking shield) 및 실링 유전체 층 (946) 은 p-형 소스 할로 도펀트의 충돌 이온들의 약 3/4 이 할로 포켓 부분들 (250U 및 326U) 로 의도된 영역들에 진입하는 것을 차단하기 때문에, 소스 확장부 (240E) 와 게이트 전극 (262) 의 소스 측을 거치는 선 (274E) 을 따르는 피크들 (318) 에서의 최대 소스 할로 도펀트 농도의 값들은, 1-쿼드란트 (one-quadrant) 값들이다. 4 개의 증분 값들의 방위각에서 p-형 소스 할로 도펀트를 이온 주입함에 있어서, j 번째 p-형 넘버링된 소스 할로 도펀트에 관한 전체 용량을 얻기 위해서 도 21a의 j 번째 피크 (318) 의 개별 농도에 대응하는 소스 할로 도펀트 용량에 4를 곱한다.
스트래글 (straggle) ΔRSHj 은 범위 RSHj 의 표준 편차이다. 스트래글 ΔRS Hj 은 할로 포켓 부분 (250U) 에서의 j 번째 로컬 농도 최대를 규정하기 위해 이온 주입된 j 번째 p-형 소스 할로 도펀트의 평균 깊이 ySHj 의 증가에 따라 (도 8에 따라) 증가하는 범위 RSHj 에 따라서 증가한다. 증가하는 평균 깊이 ySHj 에 따라 생긴 스트래글 ΔRSHj 의 증가에 부응하기 위해서, M 도펀트-도입 상태들에 관한 주입 용량들은 가장 얕은 할로-도펀트 최대-농도 위치 PH-1 에서의 가장 낮은 평균 깊이 ySH1 에 관한 도펀트-도입 상태로부터 가장 깊은 할로-도펀트 최대-농도 위치 PH-M 에서의 가장 높은 평균 깊이 ySHM 에 관한 도펀트-도입 상태로 될 때에 점점 증가하도록 보통 선택된다.
p-형 소스 할로 주입에 관한 M 도펀트-도입 상태들의 일 구현에서는, 주입 에너지가 달라지지만, 주입 경사각 αSHj, p-형 소스 할로 도펀트의 원자 종, p-형 소스 할로 도펀트의 도펀트-함유 입자종, 및 p-형 소스 할로 도펀트의 도펀트-함유 입자종의 입자 이온화 전하 상태는 일정하게 유지된다. 이 구현에서의 원자 종은 원소 붕소의 도펀트-함유 입자종에서의 붕소이다. 이온-주입된 반도체 도펀트의 도펀트-함유 입자종의 입자 이온화 전하 상태는 그것의 이온화 레벨을 의미한다는 것을 고려하면, 이온-주입된 붕소는 이 구현에서 대체로 단일 이온화되어 있으므로 그 붕소 입자 이온화 전하 상태는 단일 이온화 (single ionization) 이다. M 도펀트-도입 상태들에 관한 주입 용량들은 가장 얕은 할로-도펀트 최대-농도 위치 PH-1 에서의 가장 낮은 평균 깊이 ySH1 에 관한 주입으로부터 가장 깊은 할로-도펀트 최대-농도 위치 PH-M 에서의 가장 높은 평균 깊이 ySHM 에 관한 주입으로 될 때에 점점 증가하도록 보통 선택된다.
앞선 구현의 두가지 예들이 시뮬레이팅되었다. 그 예들 중의 하나에서, 도펀트-도입 상태들의 개수 M 은 3 이였다. 3 개의 주입 에너지들은 각각 2, 6, 및 20 keV 이였다. 3 개의 주입 에너지들에서 붕소 소스 할로 도펀트의 3 개 주입된 상태 (as-implanted) 로컬 농도 최대의 깊이들 ySHj 는 각각 0.010, 0.028, 및 0.056 μm 이였다. 3 개의 주입된 상태 로컬 농도 최대의 각각에서의 붕소 소스 할로 도펀트의 농도 NI 는 대략 8×1017 atoms/cm3 이였다.
앞선 구현의 다른 예에서의 도펀트-도입 상태들의 개수 M 은 4 였다. 4 개의 주입 에너지들은 각각 0.5, 2, 6, 및 20 keV 였다. 4 개의 주입 에너지들에서 붕소 소스 할로 도펀트의 4 개 주입된 상태 (as-implanted) 로컬 농도 최대의 깊이들 ySHj 는 각각 0.003, 0.010, 0.028, 및 0.056 μm 였다. 4 개의 주입된 상태 로컬 농도 최대의 각각에서의 붕소 소스 할로 도펀트의 농도 NI 는 대략 9×1017 atoms/cm3 이였다. 첫 번째 예와 비교할 때, 이 예에서의 가장 낮은 에너지에서의 주입은 상부 반도체 표면에 매우 가까운 전체 p-형 도펀트의 농도 NT 를 상당히 평편화하였다.
M 상이한 도펀트-도입들에서의 p-형 소스 할로 주입을 수행하는 것에 대한 대안으로서, 주입 에너지, 주입 경사각 αSH, 주입 용량, p-형 소스 할로 도펀트의 원자 종, p-형 소스 할로 도펀트의 도펀트-함유 입자종, 및 p-형 소스 할로 도펀트의 도펀트-함유 입자종의 입자 이온화 전하 상태 중의 하나 이상을 연속적으로 달리하는 것에 의해 p-형 소스 할로 주입을 수행할 수도 있다. 이들 6 개의 이온 주입 파라미터들의 연속적인 변동을 적절히 선택하는 것은, 포켓 (250U 또는 326U) 을 거쳐 소스 확장부 (240E 또는 320E) 의 측으로 연장되는 가상 수직선 (예를 들면 IGFET (100U) 에 관한 수직선 (324)) 을 따라서 상부 반도체 표면으로부터 IGFET (100U 또는 104U) 의 할로 포켓 (250U 또는 326U) 의 깊이 y 의 적어도 50%, 바람직하게 적어도 60%의 깊이 y 까지 이동할 때에, 전체 p-형 도펀트의 농도 NT 가 2 이하의 배만큼, 바람직하게는 1.5 이하의 배만큼, 더욱 바람직하게는 1.25 이하의 배만큼 달라지는 전술한 두번째 할로-포켓 수직 프로파일을 초래하지만, 포켓 (250U 또는 326U) 의 그 수직선의 부분을 따르는 복수의 로컬 최대들에 반드시 도달하는 것은 아니다.
비대칭 p-채널 IGFET (102U) 및 드레인 확장형 p-채널 IGFET (106U) 로 이동하면, 도 33u의 스테이지에서의 p-형 얕은 소스-확장 주입 및 도 33v의 스테이지에서의 n-형 소스 할로 포켓 이온 주입이 IGFET들 (1O2U 및 106U) 이 IGFET들 (102 및 106) 을 각각 대체하는지의 여부 또는 IGFET들 (102 및 106) 이 또한 제조되는지의 여부에 따라, M 할로-도펀트 최대-농도 위치들 NH를 갖는 IGFET (102U) 를 제공하고 또한 각각의 대응하는 M 할로-도펀트 최대-농도 위치들을 갖는 IGFET (106U) 를 제공하는 다음의 방식들로 수행된다는 점을 제외하고는, 오프-상태 S-D 전류 누설을 감소하기 위해 특별히 테일러링된 각각의 n 할로 포켓 부분들 (290U 및 366U) 의 도펀트 분포들을 가진 IGFET들 (102U 및 104U) 은 p-채널 IGFET (102) 및 p-채널 IGFET (106) 와 동일한 방식의 도 33의 공정에 따라 제조된다.
IGFET들 (102U 및 106U) 이 IGFET들 (102 및 106) 을 대체하는 경우, 도 33u의 스테이지에서의 p-형 얕은 소스-확장 주입은 크리티컬 포트레지스트 마스크 (960) 를 사용하여 전술한 바와 같이 수행된다. 포토레지스트 (960) 가 계속하여 놓여 있는 경우, n-형 소스 할로 도펀트는 포토레지스트 (960) 의 개구들을 통하고, 표면 유전체 층 (948) 의 덮이지 않은 섹션들을 통해 복수 개수 M 의 상이한 도펀트-도입 상태들에 있는 언더라잉 모노실리콘의 수직으로 대응하는 부분들까지 상당히 각진 방식으로 이온 주입됨으로써, (a) 비대칭 IGFET (102U) 의 할로 포켓 부분 (290U) 에 대한 n 전구체 (미도시) 및 (b) 드레인 확장형 IGFET (106U) 의 할로 포켓 부분 (366U) 에 대한 n 전구체 (마찬가지로 미도시) 를 규정한다. 포토레지스트 (960) 는 그 후에 제거된다.
IGFET들 (102, 102U, 106, 및 106U) 모두가 제조되는 경우 (또는 IGFET들 (102 및 106) 중의 하나 또는 모두 및 IGFET들 (1O2U 또는 106U) 중의 하나 또는 모두의 임의 조합으로 제조되는 경우), 도 33u과 관련하여 전술한 방식으로 포토레지스트 마스크 (960) 를 사용하여 IGFET들 (102 및 106) 의 p 얕은 전구체 소스 확장부들 (280EP 및 360EP) 을 규정한다. IGFET들 (102 및 106) 의 n 전구체 할로 포켓 부분들 (290P 및 366P) 은 도 33v와 관련하여 설명된 포토레지스트 (960) 를 사용하여 후속적으로 규정된다.
비대칭 IGFET (1O2U) 의 소스 확장부 (280E) 에 관한 위치 위 및 드레인 확장형 IGFET (106U) 의 소스 확장부 (360E) 에 관한 위치 위의 개구들을 구비한 추가적인 포토레지스트 마스크 (미도시) 가, 유전체 층들 (946 및 948) 상에 형성된다. 그 추가적인 포토레지스트 마스크는 IGFET들 (1O2U 및 106U) 의 전구체 게이트 전극들 (302P 및 386P) 에 대해 임계적으로 (critically) 정렬된다. 추가적인 포토레지스트의 개구들을 통하고, 표면 유전체 (948) 의 덮이지 않은 섹션들을 통해, 언더라잉 모노실리콘의 수직으로 대응하는 부분까지 고 용량으로 p-형 얕은 소스-확장 도펀트를 이온 주입하는, p-형 얕은 소스-확장 주입의 반복을 수행함으로써 (a) IGFET (1O2U) 의 p+ 전구체 소스 확장부 (280EP) 및 (b) IGFET (106U) 의 p+ 전구체 소스 확장부 (360EP) 를 규정한다.
추가적인 포토레지스트가 계속하여 놓여 있는 경우, n-형 소스 할로 도펀트는 추가적인 포토레지스트의 개구들을 통하고, 표면 유전체 층 (948) 의 덮이지 않은 섹션들을 통해 복수 개수 M 의 상이한 도펀트-도입 상태들에 있는 언더라잉 모노실리콘의 수직으로 대응하는 부분들까지 상당히 각진 방식으로 이온 주입됨으로써, (a) 비대칭 IGFET (102U) 의 할로 포켓 부분 (290U) 에 대한 n 전구체 (미도시) 및 (b) 드레인 확장형 IGFET (106U) 의 할로 포켓 부분 (366U) 에 대한 n 전구체 (마찬가지로 미도시) 를 규정한다. 추가적인 포토레지스트는 제거된다. 추가적인 포토레지스트를 포함하는 단계들은 포토레지스트 (960) 를 포함하는 단계들의 전 또는 후에 수행될 수 있다.
IGFET (102U) 의 M 할로-도펀트 최대-농도 위치들 NH 및 IGFET (106U) 의 각 대응하는 M 할로-도펀트 최대-농도 위치들은, n-형 소스 할로 주입을 수행하는 것에 관한 앞선 방식들의 각각에서의 M 도펀트-도입 상태들에 의해 각각 규정된다. n-형 소스 할로 주입의 말미에, IGFET (102U) 의 각 할로-도펀트 최대-농도 위치 NHj 는 그 전구체 게이트 전극 (302P) 아래에서 측방으로 연장된다. 이와 유사하게, IGFET (106U) 의 각 대응하는 할로-도펀트 최대-농도 위치는 그 전구체 게이트 전극 (386P) 아래에서 측방으로 연장된다.
주입된 n-형 소스 할로 도펀트는 후속하는 CIGFET 열 처리 (thermal processing) 동안 반도체 보디쪽으로 측방 및 수직으로 더 확산됨으로써, 할로 포켓 부분들 (290U 및 366U) 에 대한 n 전구체들을 각각의 n 할로 포켓들 (290U 및 366U) 로 변환시킨다. 그 결과, IGFET (102U) 할로-도펀트 최대-농도 위치들 NH 이 그 전구체 게이트 전극 (302P) 아래에서 측방으로 더 확장됨으로써 그 최종 게이트 전극 (302) 아래에서 측방으로 확장된다. IGFET (106U) 의 대응하는 할로-도펀트 최대-농도 위치들은, 마찬가지로 그 전구체 게이트 전극 (386P) 아래에서 측방으로 더 확장됨으로써 그 최종 게이트 전극 (386) 아래에서 측방으로 확장된다.
아래에서 기술된 것 외에는, IGFET들 (102U 및 106U) 에 대해 n-형 소스 할로 주입을 수행하는 것에 관한 앞선 방식들의 모두에서의 M 도펀트-도입 상태들은, 반대의 전도성 타입을 가진 IGFET들 (1OOU 및 104U) 에 대해 p-형 소스 할로 주입을 수행하기 위한 M 도펀트-도입 상태들과 동일하다.
각각의 도펀트-도입 상태들에서 n-형 소스 할로 도펀트의 원자 종은 바람직하게 5a 족 원소 비소이다. 즉, 각각의 M 넘버링된 p-형 소스 할로 도펀트들의 원자 종은 바람직하게 비소이다. 인과 안티몬 등과 같은 다른 p-형 3a 족 원자 종이 M 넘버링된 n-형 소스 할로 도펀트들로서 다양하게 사용될 수도 있다.
모든 M 넘버링된 p-형 소스 할로 도펀트들의 원자 종이 비소인 경우, n-형 소스 할로 도펀트의 도펀트-함유 입자종은 보통 개개의 도펀트-도입 상태마다 동일하다. 구체적으로, 원소인 비소가 보통 M 도펀트-도입 상태들에서의 도펀트-함유 입자종이다. 인 또는 안티몬이 어떤 M 넘버링된 n-형 소스 할로 도펀트들로서 사용되는 경우, 원소인 인 또는 원소인 안티몬은 그 대응하는 도펀트-함유 입자종이다.
n-형 소스 할로 도펀트에 관한 M 도펀트-도입 상태들의 주입의 특정 파라미터들은, p-형 소스 할로 도펀트에 관한 M 도펀트-도입 상태들과 동일한 방식으로 결정된다.
n-형 소스 할로 주입에 관한 M 도펀트-도입 상태들의 일 구현에서는, 주입 에너지가 달라지지만, 주입 경사각 αSHj, n-형 소스 할로 도펀트의 원자 종, n-형 소스 할로 도펀트의 도펀트-함유 입자종, 및 n-형 소스 할로 도펀트의 도펀트-함유 입자종의 입자 이온화 전하 상태가 일정하게 유지된다. 이 구현에서의 원자 종은 원소인 비소의 도펀트-함유 입자종에서의 비소이다. 이온-주입된 비소는 이 구현에서 대체로 단일 이온화되어 있으므로 그 비소 입자 이온화 전하 상태는 단일 이온화 (single ionization) 이다. M 도펀트-도입 상태들에 관한 주입 용량들은 가장 얕은 할로-도펀트 최대-농도 위치 NH-1 에서의 가장 낮은 평균 깊이 ySH1 에 관한 주입으로부터 가장 깊은 할로-도펀트 최대-농도 위치 NH-M 에서의 가장 높은 평균 깊이 ySHM 에 관한 주입으로 될 때에 점점 증가하도록 선택된다.
전술한 n-형 소스 할로 주입에 관한 M 도펀트-도입 상태들의 구현의 두가지 예들이 시뮬레이팅되었다. 그 예들 중의 한 예에서, 도펀트-도입 상태들의 개수 M 은 3 이였다. 3 개의 주입 에너지들은 각각 7, 34, 및 125 keV 이였다. 3 개의 주입 에너지들에서 비소 소스 할로 도펀트의 3 개 주입된 상태 (as-implanted) 로컬 농도 최대의 깊이들 ySHj 은 각각 0.010, 0.022, 및 0.062 μm 이였다. 3 개의 주입된 상태 로컬 농도 최대의 각각에서의 비소 소스 할로 도펀트의 농도 NI 는 대략 1.4×1018 atoms/cm3 이였다.
앞선 구현의 두 번째 예에서의 도펀트-도입 상태들의 개수 M 은 4 였다. 4 개의 주입 에너지들은 각각 0.5, 10, 40, 및 125 keV 였다. 4 개의 주입 에너지들에서 비소 소스 할로 도펀트의 4 개 주입된 상태 (as-implanted) 로컬 농도 최대의 깊이들 ySHj 는 각각 0.002, 0.009, 0.025, 및 0.062 μm 였다. 4 개의 주입된 상태 로컬 농도 최대의 각각에서 비소 소스 할로 도펀트의 농도 NI 는 대략 1.4×1018 atoms/cm3 이였다. 제 1 예와 비교할 때, 이 예에서의 가장 낮은 에너지에서의 주입은 상부 반도체 표면에 매우 가까운 전체 n-형 도펀트의 농도 NT 를 상당히 평편화하였다.
p-형 소스 할로 주입에 관하여 상술한 것과 유사하게, 주입 에너지, 주입 경사각 αSH, 주입 용량, n-형 소스 할로 도펀트의 원자 종, n-형 소스 할로 도펀트의 도펀트-함유 입자종, 및 n-형 소스 할로 도펀트의 도펀트-함유 입자종의 입자 이온화 전하 상태 중의 하나 이상을 연속적으로 달리하는 것에 의해 n-형 소스 할로 주입을 다르게 수행할 수도 있다. 이들 6 개의 이온 주입 파라미터들의 연속적인 변동을 적절히 선택하는 것은, 포켓 (290U 또는 366U) 을 거쳐 소스 확장부 (280E 또는 360E) 의 측으로 연장되는 가상 수직선을 따라서 상부 반도체 표면으로부터 IGFET (102U 또는 106U) 의 할로 포켓 (290U 또는 366U) 의 깊이 y 의 적어도 50%, 바람직하게 적어도 60%의 깊이 y 까지 이동할 때에, 전체 n-형 도펀트의 농도 NT 가 2.5 이하의 배만큼, 바람직하게는 1.5 이하의 배만큼, 더욱 바람직하게는 1.25 이하의 배만큼 달라지는 전술한 두 번째 할로-포켓 수직 프로파일을 초래하지만, 포켓 (290U 또는 366U) 의 그 수직선의 부분을 따르는 복수의 로컬 최대들에 반드시 도달하는 것은 아니다.
현재의 이온 주입 설비를 가지고, 이온 주입 작업을 방해함 없이 이온 주입되는 원자 종, 도펀트-함유 입자종, 및 그 도펀트-함유 입자종의 입자 이온화 전하 상태를 변경하는 것은 어렵다. 그러므로, 신속한 처리 (rapid throughput) 를 획득하기 위해서는, 보통 그 주입을 방해하거나 아니면 그 주입을 상당히 멈추게 함이 없이 그 주입 에너지, 경사각 αSH, 및 주입 용량 중의 하나 이상을 연속적으로 다르게 함으로써 p-형 소스 할로 주입에 관한 이 대안 또는 대응 대안을 구현한다. 주입 용량은 보통 주입 에너지가 증가함에 따라 증가하고, 그 반대도 가능하다. 그렇더라도, 주입 작업이 일시적으로 방해됨에 불구하고 그 주입 에너지, 경사각 αSH, 및 주입 용량 중의 하나 이상을 연속적으로 다르게 함으로써 (a) 이온 주입되는 반도체 도펀트의 원자 종, (b) 도펀트-함유 입자종, 및 (c) 도펀트-함유 입자종의 입자 이온화 전하 상태 중의 하나 이상을 변경할 수도 있다.
또한, 각각의 소스 할로 주입은, 하나 이상의 고정된-상태 도펀트 도입 작업들 및 하나 이상의 연속적으로 달라지는 도펀트-도입 작업들 중의 선택된 방식으로 구성될 수도 있다. 각각의 고정된-상태 도펀트-도입 작업은, 주입 에너지, 주입 경사각 αSH, 주입 용량, 소스 할로 도펀트의 원자 종, 소스 할로 도펀트의 도펀트-함유 입자종, 및 소스 할로 도펀트의 도펀트-함유 입자종의 입자 이온화 전하 상태 중의 선택된 조합으로 수행된다. 이들 6 개 이온-주입 파라미터들은 각각 고정된-상태 도펀트-도입 작업 동작에서 실질적으로 고정되고, 또한 임의의 다른 고정된-상태 도펀트-도입 작업에 관한 이들 파라미터들의 조합과 보통 상이하다.
각각의 연속적으로 달라지는 도펀트-도입 작업은, 주입 에너지, 주입 경사각 αSH, 주입 용량, 소스 할로 도펀트의 원자 종, 소스 할로 도펀트의 도펀트-함유 입자종, 및 소스 할로 도펀트의 도펀트-함유 입자종의 입자 이온화 전하 상태 중의 하나 이상을 연속적으로 다르게 하는 것에 의해 수행된다. 신속한 처리 (rapid throughput) 를 획득하기 위해, 각각의 연속적으로 달라지는 도펀트-도입 작업은, 그 작업을 방해하거나 아니면 그 작업을 상당히 멈추게 함이 없이 그 주입 에너지, 경사각 αSH, 및 주입 용량 중의 하나 이상을 연속적으로 다르게 함으로써 수행된다. 주입 용량은 보통 주입 에너지가 증가함에 따라 증가하고, 그 역도 가능하다.
O. 수직으로 그레이딩된 소스-보디 및 드레인-보디 접합들
일반적으로 IGFET의 소스-보디 또는 드레인-보디 pn 접합의 수직 그레이딩 (vertical grading) 은, 소스 또는 드레인의 가장 고농도로 도핑된 재료를 통과하는 수직선을 따르는 접합을 가로지를 때의 네트 도펀트 농도 기울기를 감소시키는 것을 지칭한다. 전술한 바와 같이, 도 11의 CIGFET 구조에서의 IGFET들의 소스-보디 및 드레인-보디 접합들은, 이러한 방식으로 수직 그레이딩될 수 있다. 그 감소된 접합 수직 도펀트 농도 기울기는 소스-보디 및 드레인-보디 접합들을 따르는 기생 커패시턴스를 감소시키며, 이에 따라 예시된 IGFET들이 더 빠르게 스위칭할 수 있게 한다.
도 34a 내지 도 34c (총괄적으로 "도 34") 는, 각각의 비대칭 상보형 IGFET들 (100 및 102), 드레인 확장형 상보형 IGFET들 (104 및 106), 및 대칭 저-누설 상보형 IGFET들 (108 및 110) 의 변형들 (100V, 102V, 104V, 106V, 108V, 및 110V) 에 대해 수직 그레이딩된 소스-보디 및 드레인-보디 접합들이 제공된, 본 발명에 따라 구성된, CIGFET 반도체 구조의 3 부분들을 도시한다. 아래에서 더 설명된 바와 같이, 드레인 확장형 IGFET (104V 또는 106V) 의 소스-보디 접합 (324 또는 364) 만이 수직 그레이딩되어 있다. 비대칭 IGFET (100V 또는 102V) 의 소스-보디 접합 (246 또는 286) 및 드레인-보디 접합 (248 또는 288) 은 모두 수직 그레이딩되어 있다. 대칭 IGFET (108V 또는 110V) 의 S/D-보디 접합들 (446 및 448) 또는 (486 및 488) 모두는 수직 그레이딩되어 있다.
접합 그레이딩을 제외하고, 도 34의 IGFET들 (100V, 102V, 104V, 106V, 108V, 및 110V) 각각은 도 11의 IGFET들 (100, 102, 104, 106, 108, 및 110) 과 실질적으로 동일하다. 그러므로, 각각의 IGFET (100V, 102V, 104V, 106V, 108V, 또는 110V) 는 그 수직 접합 그레이딩을 포함하기 위해서 S/D 존들의 변경의 적용을 받는, 대응하는 IGFET (100, 102, 104, 106, 108, 또는 110) 의 모든 컴포넌트들을 포함한다.
도 11a에 대응하는 도 34a에는 비대칭 IGFET들 (100V 및 102V) 이 나타나 있다. n-채널 IGFET (100V) 에 관한 수직 접합 그레이딩은, 메인 소스 부분 (240M) 및 메인 드레인 부분 (242M) 의 아래에 각각 놓인 고농도로 도핑된 n-형 하부 소스 부분 (240L) 및 고농도로 도핑된 n-형 하부 드레인 부분 (242L) 으로 달성된다. 고농도로 도핑되기 했지만, n+ 하부 소스 부분 (240L) 및 n+ 하부 드레인 부분 (242L) 각각은 n++ 메인 소스 부분 (240M) 및 n++ 메인 드레인 부분 (242M) 보다 더 저농도로 도핑되어 있다. N+ 하부 소스 부분 (240L) 은 n++ 메인 소스 부분 (240M) 과 수직으로 연속하고 있다. n++ 메인 소스 부분 (240M) 과 비교했을 때 n+ 하부 소스 부분 (240L) 의 더 저농도의 n-형 도핑으로 인하여, 하부 소스 부분 (240L) 을 따라 확장되는 소스-보디 접합 (246) 의 부분에 걸친 수직 도펀트 농도 기울기가 감소된다.
도 11a 및 도 12의 예에서와 같이, 도 34a의 예에서는 n+ 드레인 확장부 (242E) 가 n++ 메인 드레인 부분 (242M) 의 아래에서 확장된다. N+ 하부 드레인 부분 (242L) 은 드레인 확장부 (242E) 의 아래에서 바람직하게 확장된다. 즉, 하부 드레인 부분 (242L) 은 도 34a의 예에서 도시된 바와 같이 드레인 확장부 (242E) 보다 더 깊게 확장된다. 그러면 n++ 메인 드레인 부분 (242M) 과 비교했을 때 n+ 하부 드레인 부분 (242L) 의 더 저농도의 n-형 도핑으로 인하여, 하부 드레인 부분 (242L) 을 따라 확장되는 드레인-보디 접합 (248) 의 부분에 걸친 수직 도펀트 농도 기울기는 감소된다. 하부 드레인 부분 (242L) 은 계속해서 메인 드레인 부분 (242M) 보다 깊게 확장되지만, 다르게는 드레인 확장부 (242E) 보다 더 얕게 확장될 수 있다. 그 경우, 드레인 확장부 (242E) 은 드레인-보디 접합 (248) 의 언더라잉 부분에 걸친 수직 도펀트 농도 기울기를 감소시킬 때에 하부 드레인 부분 (242L) 을 보조한다.
그것의 소스가 메인 부분 및 그 아래에 놓인 더 저농도로 도핑된 하부 부분을 포함함으로써 수직 그레이딩된 소스-보디 pn 접합을 달성하고 또한 그것의 드레인이 메인 부분 및 그 아래에 놓인 더 저농도로 도핑된 하부 부분을 포함함으로써 수직 그레이딩된 드레인-보디 pn 접합을 달성하는 IGFET에 있어서, ySL 과 yDL 은 그 하부 소스 부분 및 하부 드레인 부분의 최대 깊이들을 각각 나타내는 것으로 놓는다. 그러면 IGFET (100V) 의 소스 깊이 yS 는 그것의 하부 소스 부분 깊이 ySL 와 동일하다. 하부 드레인 부분 (242L) 이 드레인 확장부 (242E) 보다 더 깊게 확장되는 도 34a의 바람직한 예에서, IGFET (100V) 의 드레인 깊이 yD 는 그것의 하부 드레인 부분 깊이 yDL 와 동일하다.
IGFET (100) 의 소스 깊이 yS 가 0.08 - 0.20 μm, 통상적으로 0.14 μm 인 것을 고려하면, IGFET (100V) 의 소스 깊이 yS 는 보통 0.15 - 0.25 μm, 통상적으로 0.20 μm 이다. 그러므로 하부 소스 부분 (240L) 으로 인하여 소스 깊이 yS 는 상당히 증가된다. 이와 유사하게, IGFET (100) 의 드레인 깊이 yD 가 보통 0.10 - 0.22 μm, 통상적으로 0.16 μm 인 것을 고려하면, 또한 IGFET (100V) 의 드레인 깊이 yD 는 보통 0.15 - 0.25 μm, 통상적으로 0.20 μm 이다. 그 결과, 하부 드레인 부분 (242L) 으로 인하여, 비록 소스 깊이 yS 에서의 증가 보다 약간 작긴 하지만, 드레인 깊이 yD 가 상당히 증가된다. 도 34a의 바람직한 예에서, IGFET (100V) 에 관한 소스 깊이 yS 및 드레인 깊이 yD 는 거의 동일하다.
IGFET (100V) 의 하부 소스 부분 (240L) 및 하부 드레인 부분 (242L) 모두는 n-형 접합-그레이딩 S/D 도펀트로 규정된다. n-형 접합-그레이딩 도펀트가 어떻게 비대칭 IGFET (100V) 의 소스-보디 접합 (246) 및 드레인-보디 접합 (248) 에 걸친 수직 도펀트 농도 기울기들을 감소시키는지를 이해하는 것은, 도 35a, 35b, 및 35c (총괄적으로 "도 35") 및 도 36a, 36b, 및 36c (총괄적으로 "도 36") 의 보조로 용이해 진다. 소스 부분들 (240M 및 240L) 을 거치고 엠프티-웰 메인 보디-재료 부분 (254) 을 거치는 수직선 (274M) 을 따르는 깊이 y의 함수로서의 예시적인 도펀트 농도들이 도 35에 나타나 있다. 도 36은 드레인 부분들 (242M 및 242L)(및 242E) 을 거치고 보디-재료 부분 (254) 을 거치는 수직선 (278M) 을 따르는 깊이 y의 함수로서의 예시적인 도펀트 농도들을 나타낸다.
IGFET (100) 에 관한 도 14a 및 도 18a와 각각 유사한 도 35a 및 도 36a는, 그레이딩된-접합 IGFET (100V) 의 영역들 (136, 210, 240M, 240E, 240L, 242M, 242E, 242L, 250, 및 254) 을 수직으로 규정하고 또한 그러므로 (a) 소스 부분들 (240M 및 240L) 과 엠프티-웰 보디-재료 부분 (254) 의 언더라잉 재료 및 (b) 드레인 부분들 (242M, 242E, 및 242L) 과 보디-재료 부분 (254) 의 언더라잉 재료에서의 수직 도펀트 프로파일들을 각각 확립하는, 개별적인 반도체 도펀트들의, 수직선들 (274M 및 278M) 을 따르는 농도들 NI 을 구체적으로 도시한다. 도 35a 및 도 36a의 커브들 (240L' 및 242L') 은, 각각의 하부 소스 부분 (240L) 및 하부 드레인 부분 (242L) 을 규정하는 n-형 접합-그레이딩 S/D 도펀트의 농도들 NI (여기서는 수직만) 을 나타낸다. 도 35a 및 도 36a의 다른 커브들은, 도 14a 및 도 18a에서와 동일한 의미를 갖고 있다.
IGFET (100) 에 관한 도 14b 및 도 18b와 각각 유사한, 도 35b 및 도 36b 는 IGFET (100V) 의 수직선들 (274M 및 278M) 을 따르는 영역들 (136, 210, 240M, 240L, 242M, 242E, 242L, 250, 및 254) 내의 전체 p-형 및 전체 n-형 도펀트들의 농도 NT 를 다양하게 도시하고 있다. 도 35b 및 도 36b의 커브들 (240L" 및 242L") 은 하부 소스 부분 (240L) 및 하부 드레인 부분 (242L) 에 각각 대응한다. 그러므로, 도 35b의 커브 (240L") 는 도 35a의 커브들 (240L', 240M', 및 240E') 의 대응 부분들의 합을 나타내는 한편, 도 36b의 커브 (242L") 는 도 36a의 커브들 (242L', 242M', 및 242E') 의 대응 부분들의 합을 나타낸다. 도 35b의 커브 (240M") 가 이제 도 35a의 커브들 (240M', 240E', 및 240L') 의 대응 부분들의 합을 나타내고, 도 36b의 커브 (242M") 가 도 36a의 커브들 (242M', 242E', 및 242L') 의 대응 부분들의 합을 나타내고, 또한 도 36b의 커브 (242E") 가 도 36a의 커브들 (242E', 242M', 및 242L') 의 대응 부분들의 합을 나타낸다는 것을 제외하고는, 도 35b 및 도 36b의 다른 커브들 및 커브 세그먼트들은 도 14b 및 도 18b에서와 동일한 의미를 갖는다. 도 35b의 아이템 240" 은 소스 (240) 에 대응하며 커브 세그먼트들 240M" 및 240L" 의 조합을 나타낸다. 도 36b의 아이템 242" 은 드레인 (242) 에 대응하며 커브 세그먼트들 242M", 242L", 및 242E" 의 조합을 나타낸다.
IGFET (100) 에 관한 도 14c 및 도 18c 에 각각 유사한, 도 35c 및 도 36c는, IGFET (100V) 에 있어서의 수직선들 (274M 및 278M) 을 따르는 네트 도펀트 농도 NN 를 나타낸다. 도 35c 및 36c에서 하부 소스 부분 (240L) 및 하부 드레인 부분 (242L) 내의 네트 n-형 도펀트들의 농도 NN 는 커브 세그먼트들 240L* 및 242L* 에 의해 각각 나타나 있다. 도 35c 및 도 36c의 다른 커브들과 커브 세그먼트들은 도 14c 및 도 18c에서와 동일한 의미들을 갖는다. 도 35c의 아이템 240* 은 소스 (240) 에 대응하며 커브 세그먼트들 240M* 및 240L* 의 조합을 나타낸다. 도 36c의 아이템 242* 은 드레인 (242) 에 대응하며 커브 세그먼트들 242M*, 242L*, 및 242E* 의 조합을 나타낸다.
도 35a의 커브들 (240L' 및 240M') 에 의해 나타낸 바와 같이, n-형 접합-그레이딩 S/D 도펀트는 소스 (240) 내의 n-형 메인 S/D 도펀트의 최대 농도 위치 아래의 표면하부 위치를 따라서 소스 (240) 의 최대 농도에 도달한다. 또한 커브들 (240L' 및 240M') 은 소스 (240) 내의 n-형 접합-그레이딩 S/D 도펀트의 최대 농도가 소스 (240) 내의 n-형 메인 S/D 도펀트의 최대 농도보다 작다는 것을 보여준다. 도 35a의 커브들 (240L' 및 240E') 은 소스 (240) 내의 n-형 접합-그레이딩 S/D 도펀트의 최대 농도가 소스 (240) 내의 n-형 얕은 소스-확장 도펀트보다 수직선 (274M) 을 따라 더 큰 깊이에서 존재하고, 또한 수직선 (274M) 을 따라 더 작은 값을 갖는다는 것을 보여준다. 도 36a의 커브들 (242M' 및 242L') 을 참조하면, 그것들은 n-형 접합-그레이딩 S/D 도펀트가 드레인 (242) 내의 n-형 메인 S/D 도펀트의 최대 농도 위치 아래의 표면하부 위치를 따라 드레인 (242) 에서의 최대 농도에 도달한다는 것을 보여준다. 또한, 커브들 (242L' 및 242M') 은 드레인 (242) 내의 n-형 접합-그레이딩 S/D 도펀트의 최대 농도가 드레인 (242) 내의 n-형 메인 S/D 도펀트의 최대 농도보다 더 작다는 것을 보여준다. 도 36a의 커브들 (242L' 및 242E') 은 드레인 (242) 내의 n-형 접합-그레이딩 S/D 도펀트의 최대 농도가 도 34a, 35, 및 36의 예에서의 드레인 (242) 내의 n-형 깊은 S/D-확장 도펀트보다 더 큰 깊이에서 존재하고, 또한 더 작은 값을 갖는다는 것을 보여준다.
도 35b 및 도 36b를 참조하면, 소스 (240) 와 드레인 (242) 내의 n-형 접합-그레이딩 S/D 도펀트의 분포는, 소스 (240) 및 드레인 (242) 내의 전체 n-형 도펀트의 농도 NT 를 나타내는 커브들 (240" 및 242") 의 형상이 소스-보디 접합 (246) 및 드레인-보디 접합 (248) 근처의 n-형 접합-그레이딩 S/D 도펀트에 의해 결정되도록 제어된다. 이것은 도 35a 및 도 36a의 커브들 (240" 및 242") 을 도 14a 및 도 18a의 각각의 커브들 (240" 및 242") 과 비교함으로써 명확히 알 수 있다. n-형 접합-그레이딩 S/D 도펀트는 소스 (240) 과 드레인 (242) 모두의 n-형 메인 S/D 도펀트보다 더 낮은 최대 도펀트 농도를 갖고 있기 때문에, n-형 접합-그레이딩 S/D 도펀트는 어느 특정 도펀트 농도에서의 n-형 메인 S/D 도펀트보다 더 낮은 수직 농도 기울기를 갖는다. 따라서, n-형 접합-그레이딩 S/D 도펀트로 인하여 소스 (240) 와 드레인 (242) 에서의 n-형 수직 도펀트 기울기는 접합들 (246 및 248) 근처에서 감소된다. 그 감소된 접합 수직 도펀트 농도 기울기가 도 35c 및 도 36c의 커브들 (240* 및 242*) 에 반영되어 있다.
p-채널 IGFET (102V) 에 관한 수직 접합 그레이딩은, 메인 소스 부분 (280M) 및 메인 드레인 부분 (282M) 의 아래에 각각 놓인 고농도로 도핑된 p-형 하부 소스 부분 (280L) 및 고농도로 도핑된 p-형 하부 드레인 부분 (282L) 으로 달성된다. 다시 도 34a를 참조한다. 비록 고농도로 도핑되었지만, p+ 하부 소스 부분 (280L) 및 하부 드레인 부분 (282L) 각각은 p++ 메인 소스 부분 (280M) 및 p++ 메인 드레인 (282M) 보다 더 저농도로 도핑되어 있다. p+ 하부 소스 부분 (280L) 은 p++ 메인 소스 부분 (280M) 과 수직으로 연속되어 있다. 하부 소스 부분 (280L) 의 더욱 저농도 p-형 도핑으로 인해, 하부 소스 부분 (280L) 을 따라 확장되는 소스-보디 접합 (286) 의 부분에 걸친 수직 도펀트 농도 기울기는 감소된다.
도 11a 및 도 12의 예에서와 같이, 도 34a의 예에서는 p+ 드레인 확장부 (282E) 가 p++ 메인 드레인 부분 (282M) 의 아래에서 확장된다. 그러면 p+ 하부 드레인 부분 (282L) 은 드레인 확장부 (282E) 의 아래에서 확장된다. 즉, 도 34a의 예에서 하부 드레인 부분 (282L) 은 드레인 확장부 (282E) 보다 더 깊게 확장된다. 이와 유사하게, 메인 드레인 부분 (282M) 과 비교하여 하부 드레인 부분 (282L) 의 더 적은 농도의 p-형 도핑으로 인하여 하부 드레인 부분 (282L) 을 따라 확장되는 드레인-보디 접합 (288) 의 부분에 걸친 수직 도펀트 농도 기울기는 감소된다. n-채널 IGFET (100V) 에 관해 상술한 바와 유사하게, p-채널 IGFET (102V) 의 하부 드레인 부분 (282L) 은 계속하여 메인 드레인 부분 (282M) 보다 깊게 확장되지만, 다르게는 드레인 확장부 (282E) 보다 더 얕게 확장될 수 있다. 드레인 확장부 (282E) 는 그 후에 드레인-보디 접합 (288) 의 언더라잉 부분에 걸친 수직 도펀트 농도 기울기를 감소시킬 때에 하부 드레인 부분 (282L) 을 보조한다.
IGFET (102V) 의 소스 깊이 yS 는 그것의 하부 소스 부분 깊이 ySL 와 동일하다. 하부 드레인 부분 (282L) 이 드레인 확장부 (282E) 보다 깊게 확장되는 도 34a의 바람직한 예에서는, IGFET (102V) 의 드레인 깊이 yD 가 그것의 하부 드레인 부분 깊이 yDL 와 동일하다. IGFET (102) 의 소스 깊이 yS 가 보통 0.05 - 0.15 μm, 통상적으로 0.10 μm 인 것을 고려하면, IGFET (102V) 의 소스 깊이 yS 는 보통 0.08 - 0.20 μm, 통상적으로 0.12 μm 이다. 그러므로, 하부 소스 부분 (280L) 으로 인하여 소스 깊이 yS 는 상당히 증가된다. 이와 유사하게, IGFET (100) 의 드레인 깊이 yD 가 보통 0.08 - 0.20 μm, 통상적으로 0.14 μm 인 것을 고려하면, IGFET (100V) 의 드레인 깊이 yD 는 보통 0.10 - 0.25 μm, 통상적으로 0.17 μm 이다. 그 결과, 하부 드레인 부분 (242L) 으로 인하여 드레인 깊이 yD 는 상당히 증가된다. 도 34a의 바람직한 예에서, IGFET (102V) 에 관한 드레인 깊이 yD 는 그것의 소스 깊이 yS 보다 상당히 더 크다.
IGFET (102V) 의 하부 소스 부분 (280L) 및 하부 드레인 부분 (282L) 은 p-형 접합-그레이딩 S/D 도펀트로 규정된다. p-형 메인 S/D 도펀트의 도펀트 분포에 대한 p-형 그레이딩-접합 S/D 도펀트의 도펀트 분포는, n-형 그레이딩-접합 S/D 도펀트의 도펀트 분포가 n-형 메인 S/D 도펀트의 도펀트 분포에 대해 제어된 것과 동일한 방식으로 제어된다. 그러므로, 각각의 소스 (280) 와 드레인 (282) 에서는, p-형 접합-그레이딩 S/D 도펀트가 p-형 메인 S/D 도펀트의 최대 농도 위치 아래의 표면하부 위치를 따라서 최대 농도에 도달한다. 또한, 각각의 소스 (280) 와 드레인 (282) 내의 p-형 접합-그레이딩 S/D 도펀트는 p-형 메인 S/D 도펀트보다 더 낮은 최대 농도를 갖는다. 구체적으로, 소스 (280) 와 드레인 (282) 내의 p-형 접합-그레이딩 S/D 도펀트의 분포는, 소스 (280) 와 드레인 (282) 내의 전체 p-형 도펀트의 농도가 소스-보디 접합 (286) 및 드레인-보디 접합 (288) 근처의 p-형 접합-그레이딩 S/D 도펀트에 의해 결정되도록 제어된다. 이에 따라, p-형 접합-그레이딩 S/D 도펀트는 소스 (280) 와 드레인 (282) 내의 p-형 수직 도펀트 농도 기울기가 접합들 (286 및 288) 의 근처에서 감소되는 것을 야기한다.
드레인 확장형 IGFET들 (104V 및 106V) 이 도 11b에 대응하는 도 34b에 나타나 있다. n-채널 IGFET (104V) 에 관한 수직 소스 접합 그레이딩은, 메인 소스 부분 (320M) 의 아래에 놓여있고 그것과 수직으로 연속되는 고농도로 도핑된 n-형 하부 소스 부분 (320L) 으로 달성된다. 비록 고농도로 도핑되었지만, n+ 하부 소스 부분 (320L) 은 n++ 메인 소스 부분 (320M) 보다 더 저농도로 도핑되어 있다. 메인 소스 부분 (320M) 과 비교하여 하부 소스 부분 (320L) 의 더 저농도의 n-형 도핑으로 인하여, 하부 소스 부분 (320L) 을 따라 확장되는 소스-보디 접합 (324) 의 부분에 걸친 수직 도펀트 농도 기울기가 감소된다. n+ 하부 소스 부분 (320L) 을 제공하는 것의 부수 효과로서, IGFET (104V) 는 아일랜드 (144B) 의 n++ 드레인 컨택트 부분/메인 드레인 부분 (334) 바로 아래에 위치해 있는 고농도로 도핑된 n-형 중간 부분 (910) 을 포함한다. n+ 중간 부분 (910) 은 드레인 (184B) 의 일부분을 형성하지만, IGFET (104) 의 동작에 대하여 어떤 큰 영향을 미치지 않는다.
하부 소스 부분 (320L) 과 중간 드레인 부분 (910) 은 n-형 접합-그레이딩 S/D 도펀트로 규정된다. n-형 접합-그레이딩 S/D 도펀트로 인하여 IGFET (100V) 의 S/D 존들 (240 및 242) 의 n-형 수직 도펀트 농도 기울기가 접합들 (246 및 248) 근처에서 감소되는 방법에 관해 전술한 설명은, IGFET (104V) 의 소스 (320) 의 n-형 수직 도펀트 농도 기울기가 소스-보디 접합 (324) 근처에서 감소하는 것에 대해 적용된다. 따라서, IGFET (104V) 의 소스 (320) 내의 n-형 접합-그레이딩 S/D 도펀트의 분포는, 소스 (320) 내의 전체 n-형 도펀트의 농도가 소스-보디 접합 (324) 근처의 n-형 접합-그레이딩 S/D 도펀트에 의해 결정되도록 제어된다. 그 결과, n-형 접합-그레이딩 S/D 도펀트로 인하여 소스 (320) 의 n-형 수직 도펀트 농도 기울기는 소스-보디 접합 (324) 근처에서 감소된다.
이와 유사하게, p-채널 IGFET (106V) 에 관한 수직 소스 접합 그레이딩은, 메인 소스 부분 (360M) 의 아래에 놓여있고 그것과 수직으로 연속하는 고농도로 도핑된 p-형 하부 소스 부분 (360L) 으로 규정된다. 다시 도 34b를 참조한다. p+ 하부 소스 부분 (360L) 은 p++ 메인 소스 부분 (360M) 보다 더 저농도로 도핑되어 있다. 그 결과, 하부 소스 부분 (360L) 을 따라 확장되는 소스-보디 접합 (364) 의 부분에 걸친 수직 도펀트 농도 기울기가 감소된다. 부수 효과로서, IGFET (106V) 는 아일랜드 (146B) 의 p++ 드레인 컨택트 부분/메인 드레인 부분 (374) 바로 아래에 위치해 있는 고농도로 도핑된 p-형 중간 드레인 부분 (912) 을 포함한다. n+ 중간 드레인 부분 (912) 은, IGFET (106V) 의 동작에 대하여 어떠한 큰 영향도 미치지 않는다.
하부 소스 부분 (360L) 과 중간 드레인 부분 (912) 은 p-형 접합-그레이딩 S/D 도펀트로 규정된다. n-형 접합-그레이딩 S/D 도펀트로 인하여 IGFET (104V) 의 소스 존 (320) 의 n-형 수직 도펀트 농도 기울기가 소스-보디 접합 (324) 근처에서 감소되는 방법에 관한 전술한 설명은, 소스-보디 접합 (364) 근처의 IGFET (106) 의 소스 (360) 의 n-형 수직 도펀트 농도 기울기를 감소시키는 것에 대해 적용된다. 즉, IGFET (106V) 의 소스 (360) 내의 p-형 접합-그레이딩 S/D 도펀트 분포는, 소스 (360) 내의 전체 p-형 도펀트의 농도가 소스-보디 접합 (364) 근처의 p-형 접합-그레이딩 S/D 도펀트에 의해 결정되도록 제어된다. 이에 따라, p-형 접합-그레이딩 S/D 도펀트는 소스 (360) 의 p-형 수직 도펀트 농도 기울기가 소스-보디 접합 (364) 근처에서 감소되는 것을 야기한다.
대칭 저-누설 IGFET들 (108V 및 110V) 이 도 11c에 대응하는 도 34c에 나타나 있다. n-채널 IGFET (108V) 에 관한 수직 접합 그레이딩은, 메인 S/D 부분들 (440M 및 442M) 의 아래에 각각 놓여 있고 그들과 각각 수직으로 연속하는 대체로 동일한 고농도로 도핑된 n-형 하부 S/D 부분들 (440L 및 442L) 로 달성된다. 비록 고농도로 도핑되었지만, n+ 하부 S/D 부분들 (440L 및 442L) 은 n++ 메인 S/D 부분들 (440M 및 442M) 보다 더 저농도로 도핑되어 있다. 메인 S/D 부분들 (440M 및 442M) 과 비교하여 더 저농도 도핑의 하부 S/D 부분들 (440L 및 442L) 은, 하부 S/D 부분들 (440L 및 442L) 을 따라 각각 확장되는 S/D-보디 접합들 (446 및 448) 의 부분들에 걸친 수직 도펀트 농도 기울기들이 감소되는 것을 각각 야기한다.
하부 S/D 부분들 (440L 및 442L) 은 n-형 접합-그레이딩 S/D 도펀트로 규정된다. n-형 접합-그레이딩 S/D 도펀트가 대칭 IGFET (108) 의 S/D-보디 접합들 (446 및 448) 에 걸친 수직 도펀트 농도 기울기들을 감소시키는 방법의 이해는, 도 37a, 37b, 및 37c (총괄적으로 "도 37") 의 보조로 용이해 진다. 도 37은 S/D 부분들 (440M 및 440L) 또는 (442M 및 442L) 을 거치고 그 밑에 놓인 충진된-웰 메인 보디-재료 부분들 (456 및 454) 을 거치는 수직선 (474 또는 476) 을 따르는 깊이 y 의 함수로서의 예시적인 도펀트 농도들을 나타낸다.
IGFET (108) 에 관한 도 31a와 유사한, 도 37a는, 그레이딩된-접합 IGFET (108V) 의 영역들 (136, 440M, 440E, 440L, 442M, 442E, 442L, 450, 452, 454, 456, 및 458) 을 수직으로 규정하며 또한 이렇게 하여 S/D 부분들 (440M 및 440L) 또는 (442M 및 442L) 과 충진된-웰 보디-재료 부분들 (454 및 456) 의 언더라잉 재료의 수직 도펀트 프로파일들을 각각 확립하는 개별적인 반도체 도펀트들의 수직선 (474 또는 476) 을 따르는 농도들 NI 을 구체적으로 도시한다. 커브 (440L' 또는 442L') 는 하부 S/D 부분 (440L 또는 442L) 을 규정하는 n-형 접합 그레이딩 S/D 도펀트의 농도 NI (여기서는 수직만) 를 나타낸다. 도 37a의 다른 커브들은 도 31a에서와 동일한 의미를 갖는다. 선 (474 또는 476) 을 따르는 S/D 존 (440 또는 442) 내의 n-형 얕은 S/D-확장 도펀트의 농도 NI 를 나타내는 커브 (440E' 또는 442E') 가 공간 제약으로 인하여 도 37a에 라벨링되어 있지 않지만, 커브 (440M' 또는 442M') 의 아래에 완전히 놓여 있으며, 특히 커브 (440E' 또는 442E') 가 라벨링되어 있는 유사한 도 31a를 검토함으로써 용이하게 식별될 수 있다.
IGFET (108) 에 관한 도 31b와 유사하게, 도 37b는 IGFET (108V) 의 수직선 (474 또는 476) 을 따르는 영역들 (136, 440M, 440L, 442M, 442L, 454, 및 456) 내의 전체 p-형 및 전체 n-형 도펀트들의 농도들 NT 를 다양하게 도시한다. 도 37b의 커브 (440L" 또는 442L") 는 하부 S/D 부분 (440L 또는 442L) 에 대응한다. 이에 따라, 도 37b의 커브 (440L" 또는 442L") 는 도 37a의 커브들 (440L', 440M', 및 440E') 또는 커브들 (442L', 442M', 및 442E') 의 대응 부분들의 합을 나타낸다. 도 37b의 커브 (440M" 또는 442M") 가 이제 도 37a의 커브들 (440M', 440E', 및 440L') 또는 커브들 (442M', 442E', 및 442L') 의 대응 부분들의 합을 나타내는 것을 제외하고, 도 37b의 다른 커브들은 도 31b에서와 동일한 의미들을 갖는다. 그러므로, 도 37b의 아이템 440" 또는 442" 는 S/D 존 (440 또는 442) 에 대응하며 커브 세그먼트들 (440M" 및 440L") 또는 커브 세그먼트들 (442M" 및 442L") 의 조합을 나타낸다.
IGFET (108) 에 관한 도 31a와 유사한, 도 37c는 IGFET (108V) 에 관한 수직선 (474 또는 476) 을 따르는 네트 도펀트 농도 NN 를 나타낸다. 도 37c에는 하부 S/D 부분 (440L 또는 442L) 내의 네트 n-형 도펀트의 농도 NN 가 커브 세그먼트들 440L* 또는 442L* 로 표현되어 있다. 도 37c의 다른 커브들과 커브 세그먼트들은 도 31c에서와 동일한 의미들을 갖는다. 도 37c의 아이템 440* 또는 442* 는 S/D 존 (440 또는 442) 에 대응하며 커브 세그먼트들 (440M* 및 440L*) 또는 (442M* 및 442L*) 의 조합을 나타낸다.
도 37a의 커브들 (440L' 및 440M') 또는 (442L' 및 442M') 는 n-형 접합-그레이딩 S/D 도펀트가 그 S/D 존 (440 또는 442) 내의 n-형 메인 S/D 도펀트의 최대 농도의 위치 아래의 표면하부 위치를 따르는 각각의 S/D 존 (440 또는 442) 에서 최대 농도에 도달한다는 것을 보여준다. 또한, 커브들 (440L' 및 440M') 또는 (442L' 및 442M') 은 각 S/D 존 (440 또는 442) 내의 n-형 접합-그레이딩 S/D 도펀트의 최대 농도가 그 S/D 존 (440 또는 442) 내의 n-형 메인 S/D 도펀트의 최대 농도보다 더 작다는 것을 보여준다. 커브들 (440L' 및 440E')(라벨링되어 있지 않음) 또는 (442L' 및 442E')(라벨링되어 있지 않음) 은, S/D 존 (440 또는 442) 내의 n-형 접합-그레이딩 S/D 도펀트의 최대 농도가 S/D 존 (440 또는 442) 내의 n-형 얕은 S/D-확장 도펀트보다 수직선 (474 또는 476) 을 따라 더 큰 깊이에서 존재하고, 또한 그것보다 선 (474 또는 476) 을 따라 더 작은 값을 가진다는 것을 보여준다.
도 37b를 참조하면, S/D 존 (440 또는 442) 내의 n-형 접합-그레이딩 도펀트의 분포는, 그 S/D 존 (440 또는 442) 내의 전체 n-형 도펀트의 농도 NT 를 나타내는 커브 (440" 또는 442") 의 형상이 S/D-보디 접합 (446 또는 448) 근처의 n-형 접합-그레이딩 S/D 도펀트에 의해 결정되도록 제어된다. 도 37a의 커브 (440" 또는 442") 를 도 31a의 커브 (440" 또는 442") 와 비교한다. n-형 접합-그레이딩 S/D 도펀트가 각각의 S/D 존 (440 또는 442) 내의 n-형 메인 S/D 도펀트보다 더 낮은 최대 도펀트 농도를 가지므로, n-형 접합-그레이딩 S/D 도펀트는 어느 특정 도펀트 농도에서 n-형 메인 S/D 도펀트보다 더 낮은 수직 농도 기울기를 갖는다. 따라서, n-형 접합-그레이딩 S/D 도펀트로 인하여 각각의 S/D 존 (440 또는 442) 내의 n-형 수직 도펀트 기울기는 S/D-보디 접합 (446 또는 448) 근처에서 감소된다. 그 감소된 접합 수직 도펀트 농도 기울기가 도 37c의 커브 (440* 또는 442*) 에 반영되어 있다.
p-채널 IGFET (110V) 에 관한 수직 접합 그레이딩은, 메인 S/D 부분들 (480M 및 482M) 의 아래에 각각 놓여있고 그것과 각각 수직으로 연속하는 대체로 동일한 고농도로 도핑된 p-형 하부 S/D 부분들 (480L 및 482L) 로 달성된다. 다시 도 34c를 참조한다. 비록 고농도로 도핑되었지만, p+ 하부 S/D 부분들 (480L 및 482L) 각각은 p++ 메인 S/D 부분들 (480M 및 482M) 보다 더 저농도로 도핑되었다. 하부 S/D 부분 (480L 또는 482L) 의 더 저농도의 p-형 도핑으로 인하여 하부 S/D 부분 (480L 또는 482L) 을 따라 확장되는 S/D-보디 접합 (446 또는 448) 의 부분에 걸친 수직 도펀트 농도 기울기는 감소된다.
IGFET (110V) 의 하부 S/D 부분들 (480L 및 482L) 은 p-형 접합-그레이딩 S/D 도펀트로 규정된다. p-형 메인 S/D 도펀트의 도펀트 분포에 대한 p-형 그레이딩-접합 S/D 도펀트의 도펀트 분포는, n-형 그레이딩-접합 S/D 도펀트의 도펀트 분포가 n-형 메인 S/D 도펀트의 도펀트 분포에 대해 제어되는 것과 동일한 방식으로 제어된다. 각각의 S/D 존 (480 또는 482) 에서는, 이에 따라 p-형 접합-그레이딩 S/D 도펀트가 p-형 메인 S/D 도펀트의 최대 농도의 위치 아래의 표면하부 위치를 따라서 최대 농도에 도달한다. 각각의 S/D 존 (480 또는 482) 내의 p-형 접합-그레이딩 S/D 도펀트는 또한 p-형 메인 S/D 도펀트보다 더 낮은 최대 농도를 갖는다. 더욱 구체적으로, 각각의 S/D 존 (480 또는 482) 내의 p-형 접합-그레이딩 도펀트의 분포는, 그 S/D 존 (480 또는 482) 내의 전체 p-형 도펀트의 농도가 S/D-보디 접합 (486 또는 488) 근처의 p-형 접합-그레이딩 S/D 도펀트에 의해 결정되도록 제어된다. 그러므로 p-형 접합-그레이딩 S/D 도펀트는 각 S/D 존 (480 또는 482) 내의 p-형 수직 도펀트 농도 기울기가 접합 (486 또는 488) 근처에서 감소되는 것을 야기한다.
대칭 저-누설 IGFET들 (108 및 110) 에서 수직 접합 그레이딩을 다루는 어떤 것도 충진된 메인 웰 영역들 (188 및 190) 의 그들의 사용에 의존하지 않는다. 따라서, 다른 예시된 대칭 n-채널 IGFET들의 각각에는, 그것이 p-형 충진된 메인 웰, p-형 엠프티 웰, 또는 p-형이 아닌 웰을 사용하는지 여부와 관계없이, 수직 접합 그레이딩을 달성하는 한 쌍의 고농도로 도핑된 n-형 하부 S/D 부분들이 제공될 수 있다. 이와 유사하게, 다른 예시된 대칭 p-채널 IGFET들의 각각에는, 그것이 n-형 충진된 메인 웰, n-형 엠프티 웰, 또는 n-형이 아닌 웰을 사용하는지 여부와 관계없이, 수직 접합 그레이딩을 달성하는 한 쌍의 고농도로 도핑된 p-형 하부 S/D 부분들이 제공될 수 있다.
전술한 바와 같이, 포토레지스트 마스크 (970) 가 초기 스파이크 어닐 (initial spike anneal) 이전에 놓여있는 동안, n-채널 IGFET들에 관한 n-형 접합-그레이딩 주입이 n-형 메인 S/D 주입과 함께 수행된다. n-형 접합-그레이딩 S/D 도펀트는 포토레지스트 (970) 의 개구들을 통하고 표면 유전체 층 (964) 의 덮이지 않은 섹션들을 통해 언더라잉 모노실리콘의 수직으로 대응하는 부분들까지 고 용량으로 이온 주입됨으로써, (a) 비대칭 IGFET (100) 의 n+ 하부 소스 부분 (240L) 및 n+ 하부 드레인 부분 (242L), (b) 드레인 확장형 IGFET (104) 의 n+ 하부 소스 부분 (320L) 및 n+ 중간 드레인 부분 (910), (c) 대칭 n-채널 IGFET (108) 의 n+ 하부 S/D 부분들 (440L 및 442L), 및 (d) 각각의 다른 예시된 대칭 n-채널 IGFET에 관한 한 쌍의 대체로 동일한 n+ 하부 S/D 부분들 (미도시) 을 규정한다.
n-형 메인 및 접합-그레이딩 S/D 도펀트들 모두는 상부 반도체 표면을 따르는 실질적으로 동일한 재료, 즉 표면 유전체 층 (964) 을 통과한다. 전술한 n-형 메인 및 접합-그레이딩 도펀트 분포들을 달성하기 위해, n-형 메인 및 접합-그레이딩 S/D 주입들에 관한 주입 에너지들은, n-형 접합-그레이딩 S/D 주입이 n-형 메인 S/D 주입보다 더 큰 주입 범위를 갖도록 선택된다. 이것은 n-형 접합-그레이딩 S/D 도펀트가 n-형 메인 S/D 도펀트보다 더 큰 평균 깊이까지 주입되는 것을 가능하게 한다. 또한, n-형 접합-그레이딩 S/D 도펀트는 n-형 메인 S/D 도펀트보다 적절하게 더 낮은 용량으로 주입된다.
n-형 메인 S/D 도펀트가 위에서 주어진 용량으로 주입되는 경우, n-형 접합-그레이딩 S/D 도펀트의 더 낮은 용량은 보통 1×1013 - 1×1014 ions/cm2, 통상적으로 3×1013 - 4×1013 ions/cm2 이다. 보통 인 또는 비소로 구성되는, n-형 접합-그레이딩 S/D 도펀트는 대개 n-형 메인 S/D 도펀트보다 낮은 원자량을 갖는다. 비소가 n-형 메인 S/D 도펀트를 구성하는 한편 더 낮은 원자량의 인이 n-형 접합-그레이딩 S/D 도펀트를 구성하는 통상적인 경우에 있어서, n-형 접합-그레이딩 S/D 도펀트의 주입 에너지는 보통 20 - 100 keV, 통상적으로 100 keV 이다. 다르게는, n-형 접합-그레이딩 도펀트가 동일한 엘리먼트로 구성될 수 있고, 따라서 n-형 메인 S/D 도펀트와 같이, 동일한 원자량을 가질 수도 있다. 그 경우에, n-형 접합-그레이딩 도펀트는 n-형 메인 S/D 도펀트보다 적절히 더 큰 주입 에너지로 주입된다.
또한 전술한 바와 같이, 포토레지스트 마스크 (972) 가 놓여 있는 동안, p-채널 IGFET들에 관한 p-형 접합-그레이딩 주입이 p-형 메인 S/D 주입과 함께 추가 스파이크 어닐에 앞서 유사하게 수행된다. p-형 접합-그레이딩 S/D 도펀트는 포토레지스트 (972) 의 개구들을 통하고 표면 유전체 층 (964) 의 덮이지 않은 섹션들을 통해 언더라잉 모노실리콘의 수직으로 대응하는 부분들까지 고 용량으로 이온 주입됨으로써, (a) 비대칭 IGFET (102) 의 p+ 하부 소스 부분 (280L) 및 p+ 하부 드레인 부분 (282L), (b) 드레인 확장형 IGFET (106) 의 p+ 하부 소스 부분 (360L) 및 p+ 중간 드레인 부분 (912), (c) 대칭 p-채널 IGFET (108) 의 p+ 하부 S/D 부분들 (480L 및 482L), 및 (d) 각각의 다른 예시된 대칭 p-채널 IGFET에 관한 한 쌍의 대체로 동일한 p+ 하부 S/D 부분들 (미도시) 을 규정한다.
n-형 메인 및 접합-그레이딩 S/D 도펀트들과 같이, p-형 메인 및 접합-그레이딩 S/D 도펀트들 모두는 상부 반도체 표면을 따르는 실질적으로 동일한 재료, 즉 표면 유전체 층 (964) 을 통과한다. p-형 메인 및 접합-그레이딩 도펀트 분포들을 달성하기 위해, p-형 메인 및 접합-그레이딩 S/D 주입들에 관한 주입 에너지들은, p-형 그레이딩 S/D 주입이 p-형 메인 S/D 주입보다 더 큰 주입 범위를 갖도록 선택된다. 그 결과, p-형 접합-그레이딩 S/D 도펀트가 p-형 메인 S/D 도펀트보다 더 큰 평균 깊이까지 주입된다. 또한, p-형 접합-그레이딩 S/D 도펀트는 p-형 메인 S/D 도펀트보다 적절하게 더 낮은 용량으로 주입된다.
위에서 주어진 용량으로 p-형 메인 S/D 도펀트를 주입함에 있어서, p-형 접합-그레이딩 S/D 도펀트의 더 낮은 용량은 보통 1×1013 - 1×1014 ions/cm2, 통상적으로 4×1013 ions/cm2 이다. p-형 메인 S/D 도펀트와 같이, p-형 접합-그레이딩 S/D 도펀트는 보통 원소 형태의 붕소로 구성된다. 그 주입 에너지는 보통 10 - 30 keV, 통상적으로 15 - 20 keV 이다.
P. 복합 주입된 소스 확장부들을 갖는 비대칭 IGFET들
P1. 복합 주입된 소스 확장부들을 갖는 비대칭 n-채널 IGFET의 구조
도 38은 본 발명에 따라 구성된 도 11의 CIGFET 반도체 구조의 변형의 n-채널 부분을 도시한다. 도 38의 n-채널 반도체 구조는 대칭 저-전압 저-누설 고-VT n-채널 IGFET (108), 대칭 저-전압 저-VT n-채널 IGFET (112), 및 비대칭 고-전압 n-채널 IGFET (100) 의 변형 (100W) 을 포함한다. 아래에서 설명되는 것을 제외하고, 비대칭 고-전압 n-채널 IGFET (10OW) 는 도 11a의 IGFET (100) 와 실질적으로 동일하게 구성된다.
n-형 소스 (240) 대신에, 비대칭 IGFET (1OOW) 는 매우 고농도로 도핑된 메인 부분 (980M) 과 더 저농도로 도핑된 측면 확장부 (980E) 로 구성된 n-형 소스 (980) 를 갖는다. 비록 n++ 메인 소스 부분 (980M) 보다 더 저농도로 도핑되었지만, 측면 소스 확장부 (980E) 는 여전히 고농도로 도핑되어 있다. 소스 (980) 에 대한 외부 전기적 컨택트는 메인 소스 부분 (980M) 을 통해 형성된다. n+ 측면 소스 확장부 (980E) 및 n+ 측면 드레인 확장부 (242E) 는 상부 반도체 표면을 따르는 채널 존 (244) 을 종결시킨다. 게이트 전극 (262) 은 측면 소스 확장부 (980E) 의 지역 위로 확장되지만 보통 n++ 메인 소스 부분 (980M) 의 지역 위로는 확장되지 않는다.
비대칭 IGFET (100) 의 드레인 확장부 (242E) 가 그것의 소스 확장부 (240E) 보다 더 저농도로 도핑된 방법과 유사하게, 드레인 확장부 (242E) 는 소스 확장부 (980E) 보다 더 저농도로 도핑되어 있다. 그러나, IGFET (100) 와 상이한, 소스 확장부 (980E) 는 적어도 2개의 별도 주입 작업들로 n-형 반도체 도펀트를 이온 주입함으로써 규정된다. 소스-확장 주입들은, 소스 확장부 (980E) 를 규정하는 전체 n-형 반도체 도펀트의 농도가 소스 (980) 에서 적어도 2개의 각각 대응하는 표면하부 농도 최대들에 도달하는 그런 상태하에서 보통 수행된다. 이것은 소스 확장부 (980E) 의 수직 도펀트 프로파일이 원하는 방식으로 구성되는 것을 가능하게 한다.
IGFET (100W) 의 소스 확장부 (980E) 를 규정하는 표면하부 농도 최대들의 각각은, 보통 소스 (980) 의 상이한 표면하부 위치에 존재한다. 보다 구체적으로, 이들 표면하부 최대-농도 위치들의 각각은 소스 확장부 (980E) 에 적어도 부분적으로 존재한다. 이들 최대-농도 위치들의 각각은 보통 소스 확장부 (980E) 에 걸쳐 측방 전체로 확장된다. 구체적으로, 메인 소스 부분 (980M) 의 깊이 ySM 보다 적은 평균 깊이 y 에서의 이러한 최대-농도 위치는, 보통 할로 포켓 부분 (250) 으로부터 적어도 소스 부분 (980M) 으로 확장된다. 메인 소스 부분 (980M) 의 깊이 ySM 보다 더 큰 평균 깊이 y 에서의 다른 이러한 최대-농도 위치는, 소스 부분 (980M) 아래의 할로 포켓 부분 (250) 으로부터 필드-절연체 영역 (138) 로 확장된다. 소스 확장부 (980E) 를 규정할 때에 n-형 반도체 도펀트가 보통 이온 주입되는 방식으로 인하여, 소스 확장부 (980E) 에 관한 하나 이상의 최대-농도 위치들은 보통 메인 소스 부분 (980M) 을 향해 확장된다.
IGFET (100W) 의 메인 소스 부분 (980M) 및 메인 드레인 부분 (242M) 은, IGFET (100) 의 메인 소스 부분 (240M) 및 메인 드레인 부분 (242M) 과 동일한 방식에서의 n-형 메인 S/D 도펀트의 이온 주입에 의해 규정된다. 그러므로 IGFET (100W) 의 메인 소스 부분 (980M) 을 규정하는 n-형 도펀트의 농도는 소스 (980) 에서, 구체적으로는 메인 소스 부분 (980M) 에서 다른 표면하부 농도 최대에 국부적으로 도달한다. 따라서, 소스 (980) 를 규정하는 도펀트의 농도는 소스 (980) 에서 토탈 (total) 적어도 3개의 표면하부 농도 최대들, 메인 소스 부분 (980M) 에서 하나 및 소스 확장부 (980E) 의 2 이상의 최대-농도 위치들 중의 적어도 하나가 보통 메인 소스 부분 (980M) 쪽으로 연장되는 소스 확장부 (980E) 에서 적어도 2개의 다른 것, 에서 국부적으로 도달한다. 즉, 메인 소스 부분 (980M) 은 소스 (980) 내의, 구체적으로는 메인 소스 부분 (980M) 내의, 전체 n-형 도펀트의 농도에서의 적어도 하나의 표면하부 최대에 수반되는 도펀트 분포에 의해 규정되는 반면, 소스 확장부 (980E) 는 소스 (980) 내의, 구체적으로는 소스 확장부 (980E) 내의, 전체 n-형 도펀트의 농도에서의 적어도 2개의 다른 표면하부 최대에 수반되는 도펀트 분포에 의해 규정된다.
소스 확장부 (980E) 를 규정할 때 사용된 이온 주입 작업들 중의 하나는 보통 드레인 확장부 (242E) 를 규정할 때 사용된다. IGFET (100W) 의 메인 소스 부분 (980M) 및 메인 드레인 부분 (242M) 을 규정할 때 사용된 메인 S/D 이온 주입 작업이 보통 수행됨으로써 IGFET (100W) 의 드레인 확장부 (242E) 는, IGFET (100) 의 드레인 확장부 (242E) 가 그것의 메인 드레인 부분 (242M) 보다 더 깊게 확장되는 것과 동일한 방식으로, 그것의 메인 드레인 부분 (242M) 보다 더 깊게 확장된다. 이에 따라 IGFET (100W) 의 소스 확장부 (980E) 는 보통 메인 소스 부분 (980M) 보다 더 깊게 확장된다.
소스 확장부 (980E) 를 규정할 때 사용된 이온 주입 작업들 중의 적어도 하나는 드레인 확장부 (242E) 를 규정할 때에 사용되지 않는다. 그러므로, IGFET (100W) 는 그것의 측면 확장부들 (980E 및 242E) 에 관해서 비대칭적이다. 또한, p 할로 포켓 부분 (250) 은 소스 확장부 (980E) 를 따라서 채널 존 (244) 쪽으로 확장된다. 이로 인해 채널 존 (244) 이 소스 (980) 와 드레인 (242) 에 관해 비대칭적이게 됨으로써, IGFET (100W) 에 대해 더욱 비대칭성을 제공한다.
IGFET (100W) 의 소스 (980) 는 비대칭 그레이딩된-접합 고-전압 n-채널 IGFET (100V) 의 소스 (240) 와 유사한 구성을 갖는다. IGFET (100V) 의 소스 (240) 을 규정하는 개별적인 n-형 반도체 도펀트들의 농도들은, 도 35a에 나타낸 바와 같이 그것의 소스 (240) 에서 3개의 표면하부 농도 최대들에 국부적으로 도달한다. 이들 3개의 표면하부 농도 최대들은 각각 메인 소스 부분 (240M), 소스 확장부 (240E), 및 수직 소스-보디 접합 그레이딩을 제공하는 하부 소스 부분 (240L) 을 규정한다. 통상적으로 소스 (980) 를 거치는 수직선 (274M) 을 따르는 개별적인 도펀트 분포들은, 도 35a에 나타낸 바와 같이 IGFET (100V) 의 소스 (240) 를 거치는 선 (274M) 을 따르는 개별적인 도펀트 분포들과 유사하다. 마찬가지로, 통상적으로 소스 (980) 를 거치는 선 (274M) 을 따르는 전체 도펀트 분포들 및 네트 도펀트 프로파일 각각은, 도 35b 및 도 35c에 각각 도시된 바와 같이 IGFET (100V) 의 소스 (240) 을 거치는 선 (274M) 을 따르는 전체 도펀트 분포들 및 네트 도펀트 프로파일과 유사하다.
그레이딩된-접합 IGFET (100V) 의 소스 확장부 (240E) 및 하부 소스 부분 (240L) 의 조합은, IGFET (100W) 의 소스 확장부 (980E) 와 유사하다. 한가지 중요한 차이점은, 통상적으로 IGFET (100W) 의 소스 확장부 (980E) 를 규정하는 n-형 반도체 도펀트의 최대 농도들의 표면하부 위치들 각각이, IGFET (100V) 의 하부 소스 부분 (240L) 을 규정하는 n-형 반도체 도펀트의 최대 농도의 표면하부 위치보다 드레인 (242) 쪽으로 측방으로 더 확장된다는 것이다. 이것은, 아래에서 논의되는 바와 같이, IGFET (100W) 의 소스 확장부 (980E) 를 규정하는 n-형 이온 주입들을 수행할 때 사용된 도펀트-차단 절차 (dopant-blocking procedure) 로부터 발생한다. 다른 차이점은, 소스 확장부 (980) 의 가장 깊은 표면하부 농도 최대들의 위치에서의 n-형 도펀트 농도가, IGFET (100V) 의 하부 소스 부분 (240L) 을 규정하는 표면하부 농도 최대의 위치에서의 n-형 도펀트 농도보다 더 클 수도 있다는 점이다.
도 38의 n-채널 구조는 필드-절연 영역 (138) 의 아래에 및 IGFET (100W) 의 깊은 n 웰 영역 (210) 과 IGFET (108) 의 n-형 메인 웰 영역 (188) 사이에 위치해 있는 분리 (isolating) 중간농도로 도핑된 n-형 웰 영역 (982) 을 포함한다. n 웰 (982) 은 IGFET들 (100W 및 108) 을 서로로부터 전기적으로 분리시킬 때에 도움이 된다. n-채널 IGFET (100W) 가 다른 n-채널 IGFET와 인접하지 않는 실시형태에서는, n 웰 (982) 이 삭제될 수 있다.
일반적으로 도 38의 n-채널 구조를 포함하는 더 큰 반도체 구조는 위에서 설명한 다른 IGFET들 중의 임의의 것을 포함할 수 있다. 또한, 더 큰 반도체 구조는, 그것의 p-형 소스가 반대의 전도성 타입을 가진 n-형 소스 (980) 와 동일하게 구성된 비대칭 고-전압 p-채널 IGFET (102) 의 변형을 포함할 수도 있다.
비대칭 IGFET (100W) 의 소스 (980) 내의 도핑 특성을 더 이해하는 것은, 도 39a, 39b, 및 39c (총괄적으로 "도 39") 및 도 40a, 40b, 및 40c (총괄적으로 "도 40") 의 보조로 용이해진다. 도 39 및 도 40은 소스 확장부 (980E) 가 n-형 얕은 S/D-확장 도펀트 및 n-형 깊은 S/D-확장 도펀트를 가지고서 수행된 2개의 별개 반도체-도펀트 이온 주입 작업들에 의해 규정된 통상적인 예를 나타낸다. 도 41a 내지 도 41f에 관해 아래에서 논의된 바와 같이 n-형 얕은 S/D-확장 주입은 포토레지스트 마스크 (950) 를 가지고서 수행되기 때문에, 포토레지스트 (950) 를 사용한 p-형 S/D 할로 주입이 사용됨으로써 IGFET (100W) 의 p 할로 포켓 부분 (250) 을 규정한다. 도 39에는 메인 소스 부분 (980M) 을 거치는 수직선 (274M) 을 따르는 깊이 y 의 함수로서의 예시적인 도펀트 농도들이 나타나 있다. 도 40은 소스 확장부 (980E) 를 거치는 수직선 (274E) 을 따르는 깊이 y 의 함수로서의 예시적인 도펀트 농도들을 나타낸다.
IGFET (100) 에 관한 도 14a 및 도 15a와 각각 유사한, 도 39a 및 도 40a는, IGFET (100W) 의 영역들 (136, 210, 980M, 980E, 250, 및 254) 을 수직으로 규정하며 그러므로 메인 소스 부분 (980M), 소스 확장부 (980E), 및 엠프티-웰 보디-재료 부분 (254) 의 언더라잉 재료의 수직 도펀트 프로파일을 각각 확립하는 개별적인 반도체 도펀트들의 수직선들 (274M 및 274E) 을 따르는 농도들 NI 을 구체적으로 도시한다. 도 39a 및 도 40a의 커브들 (980ES' 및 980ED') 은 각각 n-형 얕은 및 깊은 S/D-확장 도펀트들의 농도들 NI (여기서는 수직만) 을 나타낸다. 도 14a의 커브 (240M') 와 유사하게, 도 39a의 커브 (980M') 는 메인 소스 부분 (980M) 을 형성하기 위해 사용된 n-형 메인 S/D 도펀트의 농도 NI (다시 여기서는 수직만) 를 나타낸다. 도 39a 및 도 40a의 다른 커브들은 도 14a 및 15a에서와 동일한 의미들을 갖는다. 선 (274M) 을 따르는 소스 (980) 내의 p-형 S/D 할로 도펀트의 농도 NI 를 나타내는 커브 (250') 가 공간 제약으로 인하여 도 39a에 라벨링되어 있지 않지만, 커브 (980M') 의 아래에 완전히 놓여 있으며, 특히 커브 (250') 가 라벨링되어 있는 유사한 도 14a를 검토함으로써, 용이하게 식별될 수 있다.
IGFET (100) 에 관한 도 14b 및 도 15b와 각각 유사한, 도 39b 및 도 40b는 IGFET (100W) 의 수직선들 (274M 및 274E) 을 따르는 영역들 (136, 210, 980M, 980E, 250, 및 254) 내의 전체 p-형 및 전체 n-형 도펀트들의 농도들 NT 을 다양하게 도시한다. 도 39b 및 도 40b의 커브들 (980M" 및 980E") 은 각각 메인 소스 부분 (980M) 및 소스 확장부 (980E) 에 대응한다. 도 39b의 아이템 980" 은 소스 (980) 에 대응하며 커브 세그먼트들 (980M" 및 980E") 의 조합을 나타낸다. 도 39b 및 도 40b의 다른 커브들 및 커브 세그먼트들은 도 14b 및 도 15b에서와 동일한 의미들을 갖는다.
IGFET (100) 에 관한 도 14c 및 도 15c와 각각 유사한, 도 39c 및 도 40c는 IGFET (100W) 에 관한 수직선들 (274M 및 274E) 을 따르는 네트 도펀트 농도 NN 를 나타낸다. 도 39c 및 도 40c 에서는 메인 소스 부분 (980M) 과 소스 확장부 (980E) 내의 네트 n-형 도펀트들의 농도들 NN 이 각각 커브 세그먼트들 (980M* 및 980E*) 로 표현되어 있다. 도 39c의 아이템 980* 은 소스 (980) 에 대응하며 커브 세그먼트들 (980M* 및 980E*) 의 조합을 나타낸다. 도 39c 및 도 40c의 다른 커브들은 도 14c 및 도 15c에서와 동일한 의미들을 갖는다.
보통 n-형 얕은 및 깊은 S/D-확장 도펀트들의 이온 주입들로 인하여 그들은 각각의 상이한 평균 깊이 ySEPKS 및 ySEPKD 에서의 표면하부 위치들을 따라서 각각의 최대 농도들에 도달한다. 도 40a의 커브 (980ES') 상의 작은 원은 소스 확장부 (980E) 내의 n-형 얕은 S/D-확장 도펀트의 농도 NI 의 최대값의 깊이 ySEPKS 를 표시한다. 이와 유사하게, 도 40a의 커브 980ED' 상의 작은 원은 소스 확장부 (980E) 내의 n-형 깊은 S/D-확장 도펀트의 농도 NI 의 최대값의 깊이 ySEPKD 를 표시한다.
소스 확장부 (980E) 내의 깊은 n 웰 도펀트의 농도 NI 는, 확장부 (980E) 의 최대 깊이 ySE 이하인 임의 깊이 y 에서의 확장부 (980E) 내의 어느 n-형 S/D-확장 도펀트의 농도 NI 와 비교할 때 무시해도 될 정도이다. 도 40b의 커브 980E"로 나타낸 바와 같이, 그러므로 소스 확장부 (980E) 내의 전체 n-형 도펀트의 농도 NT 는, n-형 얕은 및 깊은 S/D-확장 도펀트들의 농도들 NI 의 합과 사실상 동일하다. n-형 얕은 및 깊은 S/D-확장 도펀트들의 농도들 NI 가 각각 평균 깊이 ySEPKS 및 ySEPKD 에서 최대 농도에 도달하기 때문에, 소스 확장부 (980E) 내의 전체 n-형 도펀트의 농도 NT 는 깊이 ySEPKS 및 ySEPKD 에서 한 쌍의 로컬 농도 최대에 도달한다. 소스 확장부 (980E) 내의 네트 농도 NN 를 나타내는 커브 (980E*) 에 의한 도 40c에는, 네트 농도 NN 가 소스-보디 접합 (246) 에서 0 이 되는, 이러한 이중-최대 (double-maxima) 상황이 실질적으로 반영되어 있다.
커브들 (980ES' 및 980ED') 이 도 39a에 나타나 있으며 각각의 최대 표면하부 농도들에 도달한다. 도 39a에는 깊이 ySEPKS 및 ySEPKD 가 구체적으로 표시되어 있지않지만, 도 39a의 커브들 (980ES' 및 980ED') 의 존재는 n-형 얕은 및 깊은 S/D-확장 도펀트들의 농도들 NI 에서의 최대의 표면하부 위치들이 메인 소스 부분 (980M) 쪽으로 확장된다는 것을 보여준다. 도 39a의 커브 (980M') 는 n-형 메인 S/D 도펀트의 농도 NI 를 나타낸다. 도 39a가 보여주는 바와 같이, 커브 (980M') 는 표면하부 위치에서 최대 농도에 도달한다. 따라서, n-형 얕은 S/D-확장 도펀트, n-형 깊은 S/D-확장 도펀트, 및 n-형 메인 S/D 도펀트가 모두 메인 소스 부분 (980M) 에 존재하고 메인 소스 부분 (980M) 에서 각각의 최대 농도들에 도달한다.
도 39 및 도 40에 의해 나타낸 IGFET (100W) 의 예에서, 메인 소스 부분 (980M) 내의 n-형 얕은 S/D-확장 도펀트의 농도 NI 는 임의 깊이 y 에서의 소스 부분 (980M) 내의 메인 S/D 도펀트의 농도 NI 와 비교할 때 무시할 수 있을 정도이다. 그러나, 메인 소스 부분 (980M) 내의 n-형 깊은 S/D-확장 도펀트의 농도 NI 는 충분히 큰 깊이 y 에 관한 소스 부분 (980M) 내의 메인 S/D 도펀트의 농도 NI 를 초과한다. 도 39b에서 나타낸 바와 같이, 메인 소스 부분 (980M) 내의 전체 n-형 도펀트의 농도 NT 를 나타내는 커브 (980") 의 변동은 2개의 n-형 S/D-확장 도펀트들 중의 더 깊은 것의 최대 농도만을 반영하고 있다. 네트 농도 NN 가 소스-보디 접합 (246) 에서 0 이 되는, 이러한 변동은 도 39c에서 메인 소스 부분 (980M) 의 네트 농도 NN 를 나타내는 커브 (980*) 에 의해 반영되어 있다.
메인 소스 부분 (980M) 내의 각각의 n-형 S/D-확장 도펀트의 농도 NI 는, IGFET (100W) 의 다른 예들의 어느 깊이 y 에서의 소스 부분 (980M) 내의 메인 S/D 도펀트의 농도 NI 와 비교할 때 무시가능한 정도일 수도 있다. 그 경우에, 메인 소스 부분 (980M) 내의 전체 n-형 도펀트의 농도 NT 는, 임의의 깊이 y 에서의 n-형 메인 S/D 도펀트의 농도 NI 와 실질적으로 동일하다.
IGFET (100W) 및 n-채널 IGFET들 (108 및 112) 을 포함하는 다른 n-채널 IGFET들을 최적화하기 위해 이루어진 타협들로 인하여, IGFET (100W) 의 드레인 확장부 (242E) 내의 도펀트 분포들은 IGFET (100) 의 드레인 확장부 (242E) 내의 도펀트 분포들과 약간 상이할 수도 있다. 이것을 제외하고는, 도 18a, 18b, 및 18c에 각각 도시된 바와 같이, IGFET (100W) 의 메인 드레인 부분 (242M) 을 거치는 선 (278M) 을 따르는 개별적인 도펀트 분포들, 전체 도펀트 분포들, 및 네트 도펀트 프로파일 각각이 IGFET (100) 의 메인 드레인 부분 (242M) 을 거치는 선 (278M) 을 따르는 개별적인 도펀트 분포들, 전체 도펀트 분포들, 및 네트 도펀트 프로파일과 통상적으로 유사하다. 마찬가지로, 도 17a, 17b, 및 17c에 각각 도시된 바와 같이, IGFET (100W) 의 드레인 확장부 (242E) 를 거치는 선 (278E) 을 따르는 개별적인 도펀트 분포들, 전체 도펀트 분포들, 및 네트 도펀트 프로파일 각각은 IGFET (100) 의 드레인 확장부 (242E) 를 거치는 선 (278E) 을 따르는 개별적인 도펀트 분포들, 전체 도펀트 분포들, 및 네트 도펀트 프로파일과 통상적으로 유사하다.
IGFET들 (100V 및 100W) 사이의 전술한 차이점들을 고려하면, 비대칭 n-채널 IGFET들 (10OU 및 100V) 중의 어느 것은, 소스 (240) 가 소스 (980) 와 동일하게 구성된 n-형 소스로 대체되어서 매우 고농도로 도핑된 n-형 메인 부분 및 적어도 2개의 별도 주입 작업들로 n-형 반도체 도펀트를 이온 주입함으로써 규정된 더 저농도로 도핑되었지만 여전히 고농도로 도핑된 n-형 소스 확장부를 포함함으로써, 그 소스 확장부를 규정하는 전체 n-형 반도체 도펀트의 농도가 보통 소스 (980) 에서와 일반적으로 동일한 방식, 즉 (a) 소스 확장부를 규정하는 표면하부 농도 최대들의 각각이 보통 소스에서 상이한 표면하부 위치에 존재하고 또한 (b) 이들 표면하부 최대-농도 위치들의 각각이 보통 소스 확장부 내에 적어도 부분적으로 존재하고 보통 소스 확장부에 걸쳐 전체 측방으로 확장되는 방식으로 그 소스에서 적어도 2개의 각각 대응하는 표면하부 농도 최대들에 국부적으로 도달하는 변형에 제공될 수 있다.
P2. 복합 주입된 소스 확장부를 갖는 비대칭 n-채널 IGFET의 제조
도 41a - 41f (총괄적으로 "도 41") 는, n-채널 IGFET들 (1OOW, 108, 및 112) 에 관한 전구체 게이트 전극들 (262P, 462P, 및 538P) 을 각각 규정했던 도 33l의 스테이지부터 시작되는, 도 38의 n-채널 반도체 구조를 제조하기 위한 본 발명에 따른 반도체 공정의 일부를 도시한다. 도 41a는 이 시점에서의 구조를 도시한다. 도 41a의 스테이지까지의 IGFET (100W) 의 제조는 도 33l의 스테이지까지의 IGFET (100) 의 제조와 동일하다.
도 33의 제조 공정에서 사용된 포토레지스트 마스크 (952) 가 도 41b에 나타낸 바와 같이 유전체 층들 (946 및 948) 상에 형성된다. 포토레지스트 (952) 는 이제 IGFET들 (100W 및 112) 에 관한 아일랜드들 (140 및 152) 위에 개구들을 갖는다. n-형 깊은 S/D-확장 도펀트가 포토레지스트 (952) 의 개구들을 통하고 표면 유전체 (948) 의 덮이지 않은 섹션들을 통해 언더라잉 모노실리콘의 수직으로 대응하는 부분들까지 고 용량으로 이온 주입됨으로써, (a) IGFET (10OW) 의 소스 확장부 (980E) 에 대한 n+ 깊은 부분적 전구체 (980EDP), (b) IGFET (100W) 의 드레인 확장부 (242E) 에 대한 n+ 전구체 (242EP), 및 (c) IGFET (112) 의 각각의 S/D 확장부들 (520E 및 522E) 에 대한 n+ 전구체들 (520EP 및 522EP) 을 규정한다.
n-형 깊은 S/D-확장 주입은, 약 7°인 경사각 α 을 가진 약간 경사진 방식으로 또는 경사각 α 이 적어도 15°, 보통 20° - 45°인 각진 주입 (angled implantation) 을 구성하도록 충분히 경사진 방식으로 수행될 수 있다. 각진-주입 (angled-implantation) 케이스에서, IGFET (100W) 의 깊은 부분적 전구체 소스 확장부 (980EDP) 및 전구체 드레인 확장부 (242EP) 는 그것의 전구체 게이트 전극 (262P) 의 아래에서 측방으로 상당히 확장된다. 이와 유사하게, IGFET (112) 의 전구체 S/D 확장부들 (520EP 및 522EP) 은 그 후에 그것의 전구체 게이트 전극 (538P) 아래에서 측방으로 상당히 확장된다. 통상적으로 n-형 깊은 S/D-확장 주입은, IGFET들 (100W 및 112) 의 특성을 최적화하기 위해 주입 용량, 주입 에너지, 및, 각진 주입의 경우에서는, 경사각 α 을 변형하는 것의 적용을 받는 도 33의 공정과 관련하여 위에서 설명한 바와 같이 다르게 수행된다. 통상적으로 n-형 깊은 S/D-확장 도펀트는 비소 (arsenic) 이지만 인 (phosphorus) 일 수도 있다.
포토레지스트 마스크 (952) 는 n-형 깊은 S/D-확장 도펀트가 IGFET (108) 를 위해 의도된 모노실리콘으로 진입하는 것을 실질적으로 차단한다. 따라서, n-형 깊은 S/D-확장 도펀트는 IGFET (108) 의 S/D 확장부들 (440E 및 442E) 을 위해 의도된 모노실리콘 부분들로 진입하는 것이 실질적으로 방지된다. 포토레지스트 (952) 는 제거된다.
또한, 도 33의 제조 공정에서 사용된 포토레지스트 마스크 (950) 가 도 41c에 나타낸 바와 같이 유전체 층들 (946 및 948) 상에 형성된다. 포토레지스트 (950) 는 이제 IGFET (100W) 의 소스 확장부 (240E) 에 관한 위치 위 및 IGFET (108) 에 관한 아일랜드 (148) 위의 개구들을 갖는다. n-형 얕은 S/D-확장 도펀트는 포토레지스트 (950) 의 개구들을 통하고 표면 유전체 (948) 의 덮이지 않은 섹션들을 통해 언더라잉 모노실리콘의 수직으로 대응하는 부분들까지 고 용량으로 이온 주입됨으로써, (a) IGFET (100W) 의 소스 확장부 (980E) 에 대한 n+ 얕은 부분적 전구체 (980ESP) 및 (b) IGFET (108) 의 각각의 S/D 확장부들 (440E 및 442E) 에 대한 n+ 전구체들 (440EP 및 442EP) 을 규정한다.
통상적으로 n-형 얕은 S/D-확장 주입은, IGFET들 (100W 및 108) 의 특성을 최적화하기 위해 주입 용량 및 주입 에너지를 변형하는 것의 적용을 받는 도 33의 공정과 관련하여 위에서 설명한 바와 같이 수행된다. n-형 얕은 S/D-확장 주입 동안에 경사각 α 은 보통 약 7°이다. 통상적으로 n-형 얕은 S/D-확장 도펀트는 비소 (arsenic) 이지만 인 (phosphorus) 일 수도 있다.
포토레지스트 마스크 (950) 는 n-형 얕은 S/D-확장 도펀트가 (a) IGFET (100W) 의 전구체 드레인 확장부 (242EP) 및 (b) IGFET (112) 를 위해 의도된 모노실리콘에 진입하는 것을 차단한다. 이에 따라, n-형 얕은 S/D-확장 도펀트가 (a) IGFET (100W) 의 드레인 확장부 (242E) 를 위해 의도된 모노실리콘 부분 및 (b) IGFET (112) 의 S/D 확장부들 (520E 및 522E) 을 위해 의도된 모노실리콘 부분들에 진입하는 것이 실질적으로 방지된다.
n-형 얕은 S/D-확장 주입은 n-형 깊은 S/D-확장 주입과 다른 주입 상태들에서 선택적으로 수행된다. 2개의 n-형 S/D-확장 주입들에 대한 상태들은 보통 그 2개의 주입들의 평균 깊이 ySEPKS 및 ySEPKD 가 상이하도록 선택된다. 구체적으로, 깊이 ySEPKD 는 깊이 ySEPKS 를 초과한다. 보통 n-형 얕은 S/D-확장 주입은 n-형 깊은 S/D-확장 주입과 상이한 용량으로, 통상적으로 그것보다 더 큰 용량으로 수행된다. 그러므로, 다음의 3 세트의 전구체 S/D 확장부들의 특성, 예를 들면 수직 도펀트 분포들 모두는 선택적으로 상호간에 상이하다: (a) n-형 S/D-확장 도펀트들 모두를 수용하는 전구체 소스 확장부 (980EP), (b) n-형 깊은 S/D-확장 도펀트만을 수용하는 전구체 드레인 확장부 (242EP) 및 전구체 S/D 확장부들 (520EP 및 522EP), 및 (c) n-형 얕은 S/D-확장 도펀트만을 수용하는 전구체 S/D 확장부들 (440EP 및 442EP).
포토레지스트 마스크 (950) 가 계속하여 놓여있는 경우, p-형 S/D 할로 도펀트가 포토레지스트 (950) 의 개구들을 통하고 표면 유전체 층 (948) 의 덮이지 않은 섹션들을 통해 언더라잉 모노실리콘의 수직으로 대응하는 부분들까지 적정한 용량으로 이온 주입됨으로써, (a) IGFET (100W) 의 소스측 할로 포켓 부분 (250) 에 대한 p 전구체 (250P) 및 (b) IGFET (108) 의 각각의 할로 포켓 부분들 (450 및 452) 에 대한 p 전구체들 (450P 및 452P) 을 규정한다. 도 41d를 참조한다. 통상적으로 p-형 S/D 할로 주입은 도 33의 공정과 관련하여 위에서 설명한 바와 같이 상당히 각진 방식으로 수행된다. 포토레지스트 (950) 는 제거된다.
포토레지스트 마스크 (950) 를 이용하여 수행되는 작업들은, 포토레지스트 마스크 (952) 를 이용하여 수행되는 n-형 깊은 S/D-확장 주입이전에 수행될 수 있다. 어느 경우든지, IGFET 제조의 나머지는 도 33의 공정과 관련하여 위에서 설명한 바와 같이 수행된다. 도 41e는 유전체 게이트 측벽 스페이서들 (264, 266, 464, 466, 540, 및 542) 이 형성된 경우 본 구조가 도 33w의 스테이지에서 어떻게 나타나는지를 보여준다. 이 시점에서, 전구체 엠프티 메인 웰 영역들 (180P 및 192P) 은 보통 상부 반도체 표면에 도달하였다. 도 41에서 이전에 나타났던 분리된 p- 에피택셜-층 부분들 (136P5 및 136P7) 은 0 으로 줄어들었으며 도 41의 나머지에서는 나타나지 않는다.
도 41f는 도 33의 공정에서 도 33x의 스테이지로 수행된 n-형 메인 S/D 주입을 도시한다. IGFET들 (1OOW, 108, 및 112) 에 관한 아일랜드들 (140, 148 및 152) 위의 개구를 갖는 포토레지스트 마스크 (970) 가 유전체 층들 (962 및 964) 상에 형성된다. 도 41f에는 IGFET들 (10OW, 108, 및 112) 만이 나타나있기 때문에 포토레지스트 (970) 는 도 41f에 나타나 있지 않지만, n-형 메인 S/D 도펀트는 포토레지스트 (970) 의 개구들을 통하고 표면 유전체 층 (964) 의 덮이지 않은 섹션들을 통해 언더라잉 모노실리콘의 수직으로 대응하는 부분들까지 매우 고 용량으로 이온 주입됨으로써, (a) IGFET (100W) 의 n++ 메인 소스 부분 (980M) 및 n++ 메인 드레인 부분 (242M), (b) IGFET (108) 의 n++ 메인 S/D 부분들 (440M 및 442M), 및 (c) IGFET (112) 의 n++ 메인 S/D 부분들 (520M 및 522M) 을 규정한다.
도 33x의 스테이지에서와 같이, n-형 메인 S/D 도펀트는 또한 IGFET들 (10OW, 108, 및 112) 에 관한 전구체 게이트 전극들 (262P, 462P, 및 538P) 에 진입하고, 이에 따라 전구체 전극들 (262P, 462P, 및 538P) 을 각각 n++ 게이트 전극들 (262, 462, 및 538) 로 변환시킨다. n-형 메인 S/D 주입은 도 33의 공정과 관련하여 위에서 설명한 바와 같은 방식, 및 조건들에서 수행된다. 포토레지스트 (970) 는 제거된다.
n-형 메인 S/D 주입 직후 초기 스파이크 어닐이 수행된 이후에, IGFET (100W) 의 메인 S/D 부분 (980M) 바깥쪽의 전구체 영역들 (980EPS 및 980EPD) 의 부분들은 실질적으로 n+ 소스 확장부 (980E) 를 구성한다. 메인 소스 부분 (980M) 바깥쪽의 전구체 할로 포켓 부분 (250P) 의 부분은 실질적으로 IGFET (100W) 의 p 소스측 할로 포켓 부분 (250) 을 구성한다. 최종 n-채널 반도체 구조가 도 38에 나타낸 바와 같이 나타난다.
전술한 바와 같이, 다음의 3 세트의 전구체 S/D 확장부들의 특성 모두는 선택적으로 상호간에 상이하다: (a) n-형 S/D-확장 도펀트들 모두를 수용하는 전구체 소스 확장부 (980EP), (b) n-형 깊은 S/D-확장 도펀트만을 수용하는 전구체 드레인 확장부 (242EP) 및 전구체 S/D 확장부들 (520EP 및 522EP), 및 (c) n-형 얕은 S/D-확장 도펀트만을 수용하는 전구체 S/D 확장부들 (440EP 및 442EP). 따라서, 다음 3 세트의 최종 S/D 확장부들의 특성 모두는 선택적으로 상호간에 상이하다: (a) IGFET (100W) 의 소스 확장부 (980E), (b) IGFET (100W) 의 드레인 확장부 (242E) 및 IGFET (112) 의 S/D 확장부들 (520E 및 522E), 및 (c) IGFET (108) 의 S/D 확장부들 (440E 및 442E). 그러므로, 도 41의 제조 절차로 인하여 3개의 상이한 특성의 n-형 S/D 확장부들이 2개의 n-형 S/D-확장 도핑 작업만으로 효율적으로 규정될 수 있다. 또한, 하나의 IGFET, 즉 IGFET (100W) 는 2개의 상이한 특성의 S/D 확장부들, 즉 소스 확장부 (980E) 및 드레인 확장부 (242E) 를 가짐으로써 그 상이한 S/D-확장 특성으로 인해 IGFET는 비대칭 디바이스가 된다.
도 41의 제조 절차를 이용하는 반도체 제조 공정의 일 구현에서, 도 33p의 n-형 얕은 소스-확장 주입은 본질적으로 도 33m의 n-형 얕은 S/D-확장 주입으로 통합되고, 또한 도 33q의 관련된 p-형 소스 할로 주입은 본질적으로 도 33n의 p-형 S/D 할로 주입으로 통합된다. 이에 따라 비대칭 n-채널 IGFET (100W) 은 비대칭 n-채널 IGFET (100) 를 대체한다. 본 공정 구현의 최종 결과는 대체로 도 33m - 33q의 5개의 S/D-확장 및 할로-포켓 이온 주입 단계들을 도 41b - 41d의 3개의 S/D-확장 및 할로-포켓 이온 주입 단계들로 대체하는 것이다. IGFET (100) 와 비교하여 IGFET (100W) 의 특성을 테일러링 (tailoring) 함에 있어서 다소 더 적은 적응성 (flexibility) 과의 교환으로, 본 공정 구현은 도 33의 제조 공정보다 하나 더 적은 포토레지스트 마스킹 단계 및 두 개 더 적은 이온 주입 작업들을 사용한다.
도 41의 제조 절차를 이용하는 반도체 제조 공정의 다른 구현은, 도 33p의 n-형 얕은 소스-확장 주입과 도 33q의 관련된 p-형 소스 할로 주입을 유지한다. 이에 따라 비대칭 n-채널 IGFET들 (100 및 100W) 모두는 이러한 다른 공정 구현에서 이용가능하다.
반도체 제조 공정이, 그 p-형 소스 (280) 가 반대의 전도성 타입들을 가진 n-형 소스 (980) 와 동일한 방식으로 구성된 비대칭 고-전압 p-채널 IGFET (102) 의 변형을 제공하기 위한 것이라면, 본 공정 변경은 도 33의 공정에서의 도 33r - 33v의 5개 S/D-확장 및 할로-포켓 이온 주입 단계들을, 반대인 전도성 타입들을 갖는 도 41b - 41d의 그것들과 유사한 3개 S/D-확장 및 할로-포켓 이온 주입 단계들로 대체하는 것에 의해 구현될 수 있다. 도 33u의 p-형 얕은 소스-확장 주입은 본질적으로 도 33r의 p-형 얕은 S/D-확장 주입으로 통합되고, 또한 도 33v의 관련된 n-형 소스 할로 주입은 본질적으로 도 33s의 n-형 S/D 할로 주입으로 통합된다. IGFET (102) 의 변형은 그 후에 IGFET (102) 를 대체한다. 결과적인 공정 구현은, 비대칭 IGFET 테일러링에서의 약간 감소된 적응성과의 교환으로, 도 33의 제조 공정보다 2개 더 적은 포토레지스트 마스킹 단계들 및 4개 더 적은 이온 주입 작업들을 이용한다.
도 41의 제조 절차를 이용하는 반도체 제조 공정의 추가 구현 및 도 41의 제조 절차의 p-채널 버젼은, 도 33p의 n-형 얕은 소스-확장 주입과 도 33q의 p-형 소스 할로 주입을 유지한다. 비대칭 n-채널 IGFET들 (100 및 100W), 비대칭 p-채널 IGFET (102), 및 IGFET (102) 의 대응 변형은 이러한 추가 공정 구현에서 이용가능하다.
비대칭 n-채널 IGFET (100) 의 다른 구현들에서는, 3개 이상의 별개 주입 작업들, 예를 들어 n-형 S/D 확장부들에 관한 n-형 반도체 도펀트가 도 33의 공정에서 이온 주입되는 도 33m, 33o, 및 33p의 3개 스테이지와 동등한 주입 작업들에서 n-형 반도체 도펀트를 이온 주입함으로써 규정된 n-형 소스 확장부로 소스 확장부 (240E) 가 대체될 수 있다. 유사한 논의가 비대칭 p-채널 IGFET (102) 에 대해 적용된다. 따라서, 3개 이상의 별개 주입 작업들, 예를 들어 p-형 S/D 확장부들에 관한 p-형 반도체 도펀트가 이온 주입되는 도 33r, 33t, 및 33u의 3개 스테이지와 동등한 주입 작업들에서 p-형 반도체 도펀트를 이온 주입함으로써 규정된 p-형 소스 확장부로 소스 확장부 (280E) 가 대체될 수 있다. IGFET (100 또는 102) 의 이러한 변형들에서의 소스 확장부를 규정하는 3개 이상의 n-형 또는 p-형 도펀트들의 최대 농도들의 깊이는 보통 모두 상이하다.
Q. 소스-보디 및 드레인-보디 접합들 아래의 하이포어브럽트 수직 도펀트 프로파일들
채널 존, 한 쌍의 S/D 존들, 채널 존 위에 놓인 게이트 유전체 층, 및 채널 존 위의 게이트 유전체 층 위에 놓인 게이트 전극으로 구성된 IGFET를 고려한다. 대칭적 또는 비대칭적일 수 있는, 그 IGFET는 제 1 전도성 타입의 보디 재료를 가진 반도체 보디로부터 생성된다. 채널 존은 보디 재료의 일부분이고 따라서 제 1 전도성 타입을 갖는다. S/D 존들은 반도체 보디의 상부 표면을 따라서 그 반도체 보디에 위치해 있고, 채널 존에 의해 측방으로 분리되어 있다. 각각의 S/D 존은 제 1 전도성 타입과 반대인 제 2 전도성 타입을 가짐으로써 보디 재료와 pn 접합을 형성한다.
보디 재료의 웰 부분은 IGFET의 S/D 존들 아래에서 확장된다. 웰 부분은 제 1 전도성 타입의 반도체 웰 도펀트에 의해 규정되고 보디 재료의 오버라잉 및 언더라잉 부분들보다 더 고농도로 됨으로써, 웰 도펀트의 농도 NI 는 S/D 존들 중의 특정한 것보다 상부 반도체 표면 아래의 10배 이하 더 깊은, 바람직하게는 5배 이하 더 깊은 위치를 따라서 표면하부 최대에 도달한다. S/D 존 아래의 보디 재료 부분에서의 제 1 전도성 타입의 전체 도펀트의 농도 NT 가, 특정한 S/D 존을 거치는 웰 도펀트의 최대 농도의 표면하부 위치로부터 확장되는 가상 수직선을 따라서 그 웰 도펀트의 최대 농도의 표면하부 위치로부터 그 특정한 S/D 존까지 상향으로 이동할 때에 그 웰 도펀트의 최대 농도의 1/10 이하로 감소하는 경우, 그 특정한 S/D 존 아래의 수직 도펀트 프로파일은, 전술한 바와 같이, "하이포어브럽트 (hypoabrupt)"이다.
웰 도펀트의 최대 농도의 위치로부터 수직선을 따라 특정한 S/D 존으로 이동할 때에, 그 특정한 S/D 존 아래의 보디 재료 부분에서의 제 1 전도성 타입의 전체 도펀트의 농도 NT 는, 그 웰 도펀트의 최대 농도의 바람직하게 1/20 이하로, 더욱 바람직하게는 1/40 이하로, 더욱더 바람직하게는 1/80 이하로 감소한다. 또한, 웰 도펀트의 최대 농도의 위치로부터 수직선을 따라 특정한 S/D 존으로 이동할 때에, 그 특정한 S/D 존 아래의 보디 재료 부분에서의 제 1 전도성 타입의 전체 도펀트의 농도 NT 는 보통 점점 감소한다.
달리 말하면, 보디 재료내의 제 1 전도성 타입의 모든 도펀트의 농도는, 특정한 S/D 존으로부터 수직선을 따라서 그 S/D 존보다 상부 반도체 표면 아래에서 10배 이하 더 깊은, 바람직하게는 5배 이하 더 깊은 보디-재료 위치까지 하향으로 이동할 때에, 적어도 10배, 바람직하게는 적어도 20배, 더욱 바람직하게는 적어도 40배, 더욱더 바람직하게는 적어도 80배 증가한다. 일반적으로 이러한 표면하부 보디-재료 위치는 채널 및 S/D 존들 각각의 대체로 모두의 아래에 놓여있다. 이러한 하이포어브럽트 도펀트 분포를 가진 보디 재료를 제공함으로써, 보디 재료와 특정 S/D 존 사이의 pn 접합을 따르는 기생 커패시턴스는 비교적 낮다.
이들 S/D 존들 중의 하나 또는 모두의 아래에서 하이포어브럽트 수직 도펀트 프로파일을 가지는 IGFET들은, 위에서 모두 인용되고 본 명세서에서 참조로서 모두 통합된, 미국특허번호 제7,419,863호 및 미국특허공개번호 제2008/0311717호 및 제2008/0308878호에 기술되어 있다. 미국특허공개번호 제2008/0308878호는 지금 미국특허번호 제7,642,574 B2호 이다.
비대칭 고-전압 n-채널 IGFET (100) 은, n-형 소스 (240) 및 n-형 드레인 (242) 중의 하나 또는 모두의 아래의 p-형 엠프티 메인 웰 (180X) 부분에서의 수직 도펀트 프로파일이 하이포어브럽트가 되도록 배열된 p-형 엠프티 메인 웰 영역 (180X) 으로 p-형 엠프티 메인 웰 영역 (180) 이 대체된 것을 제외하고, IGFET (100) 와 동일하게 구성된 변형 (100X) 에 제공될 수 있다. 주로 IGFET (100) 의 p-형 엠프티 메인 웰 (180) 보다 단순히 더 깊을 수 있는, p-형 엠프티 메인 웰 (180X) 은 비대칭 고-전압 n-채널 IGFET (100X) 에 관한 p-형 보디 재료를 구성한다. 소스 (240) 또는 드레인 (242) 바로 아래의 수직 도펀트 프로파일이 하이포어브럽트가 되는 것의 적용을 받는, IGFET (100X) 는 도 11a 및 도 12의 IGFET (100) 와 실질적으로 동일하게 나타난다. 따라서, IGFET (100X) 는 본 도면들에서 별도로 도시되어 있지 않다.
IGFET (100X) 의 소스 (240) 또는 드레인 (242) 바로 아래의 하이포어브럽트 수직 도펀트 프로파일을 더 이해하는 것은, 도 42a - 42c (총괄적으로 "도 42"), 도 43a - 43c (총괄적으로 "도 43"), 및 도 44a - 44c (총괄적으로 "도 44") 의 보조로 용이해 진다. 도 42 - 44는 IGFET (100X) 에 관한 예시적인 수직 도펀트 농도 정보를 나타낸다. 도 42에는 메인 소스 부분 (240M) 및 엠프티-웰 메인 보디-재료 부분 (254) 을 거치는 가상 수직선 (274M) 을 따르는 깊이 y 의 함수로서의 예시적인 도펀트 농도들이 나타나 있다. 도 43은 채널 존 (244) 및 메인 보디-재료 부분 (254) 을 거치는 가상 수직선 (276) 을 따르는 깊이 y 의 함수로서의 예시적인 도펀트 농도들을 나타낸다. 도 44에는 메인 드레인 부분 (242M) 및 보디-재료 부분 (254) 을 거치는 가상 수직선 (278M) 을 따르는 깊이 y 의 함수로서의 예시적인 도펀트 농도들이 나타나 있다.
도 42a, 43a, 및 44a는 영역들 (136, 210, 240M, 242M, 250, 및 254) 을 수직으로 규정하고 따라서 (a) 메인 소스 부분 (240M) 및 엠프티-웰 보디-재료 부분 (254) 의 언더라잉 재료, (b) 채널 존 (244) 및 메인 보디-재료 부분 (254)(즉, 할로 포켓 부분 (250) 바깥쪽) 의 언더라잉 재료, 및 (c) 메인 드레인 부분 (242M) 및 보디-재료 부분 (254) 의 언더라잉 재료를 각각 확립하는 개별적인 반도체 도펀트들의, 가상 수직선들 (274M, 276, 및 278M) 을 따르는, 농도들 NI 을 구체적으로 도시한다. 도 42a, 43a, 및 44a에서의 커브들 (136', 210', 240M', 240E', 242M', 242E', 250', 및 254') 은 IGFET (100) 에 관해 각각 대응하는 도 14a, 16a, 및 18a에서와 동일한 의미들을 갖는다.
도 42b, 43b, 및 44b에는, 수직선들 (274M, 276, 및 278M) 을 따르는 영역들 (136, 210, 240M, 242M, 250, 및 254) 내의 전체 p-형 및 전체 n-형 도펀트들의 농도 NT 가 도시되어 있다. 도 42b, 43b, 및 44b의 커브 세그먼트들 (136", 210", 240", 240M", 242", 242M", 242E", 250", 및 254") 은 IGFET (100) 에 관해 각각 대응하는 도 14b, 16b, 및 18b에서와 동일한 의미들을 갖는다. 아이템 180X" 는 엠프티-웰 보디 재료 (180X) 에 대응한다.
도 42c, 43c, 및 44c에는 수직선들 (274M, 276, 및 278M) 을 따르는 네트 도펀트 농도 NN 가 나타나 있다. 도 42c, 43c, 및 44c의 커브들 및 커브 세그먼트들 (210*, 240*, 240M*, 242*, 242M*, 242E*, 250* 및 254*) 은 IGFET (100) 에 관해 각각 대응하는 도 14c, 16c, 및 18c에서와 동일한 의미들을 갖는다. 아이템 180X* 은 엠프티-웰 보디 재료 (180X) 에 대응한다.
도 42의 예에서, IGFET (100X) 의 메인 소스 부분 (240M) 의 깊이 ySM 는 p 엠프티-웰 보디 재료 (180X) 내의 전체 p-형 도펀트의 최대 농도의 깊이 yPWPK 의 5배 보다 상당히 더 작다. IGFET (100X) 의 소스 깊이 yS 가 그것의 메인 소스 부분 깊이 ySM 와 같으므로, IGFET (100X) 의 소스 깊이 yS 는 보디 재료 (180X) 내의 전체 p-형 도펀트의 최대 농도의 깊이 yPWPK 의 5배 보다 상당히 더 작다.
도 44의 예에서, IGFET (100X) 의 드레인 확장부 (242E) 의 깊이 yDE 는 p 엠프티-웰 보디 재료 (180X) 내의 전체 p-형 도펀트의 최대 농도의 깊이 yPWPK 의 5배 보다 상당히 더 작다. 측면 확장부 (242E) 가 메인 드레인 부분 (242M) 의 아래에서 확장되므로, IGFET (10OX) 의 드레인 깊이 yD 는 그것의 드레인-확장 깊이 yDE 와 같다. 따라서, IGFET (100X) 의 드레인 깊이 yD 는 보디 재료 (180X) 내의 전체 p-형 도펀트의 최대 농도의 깊이 yPWPK 의 5배 보다 상당히 더 작다.
도 42b를 참조하면, 커브 (180X") 는 소스 (240) 의 메인 부분 (240M) 아래의 p-형 엠프티-웰 보디 재료 (180X) 의 부분 내 전체 p-형 도펀트의 농도 NT 가, 보디 재료 (180X) 내의 전체 p-형 도펀트의 최대 농도의 깊이 yPWPK 로부터 수직선 (274M) 을 따라 메인 소스 부분 (240M) 까지 이동할 때에 하이포어브럽트하게 (hypoabruptly) 감소하는 것을 보여준다. 이와 유사하게, 도 44b의 커브 (180X") 는 드레인 (242) 아래의, 구체적으로는 드레인 확장부 (242E) 아래의, 엠프티-웰 보디 재료 (180X) 의 부분 내의 전체 p-형 도펀트의 농도 NT 가 보디 재료 (180X) 내의 전체 p-형 도펀트의 최대 농도의 깊이 yPWPK 로부터 수직선 (278M) 을 따라 드레인 확장부 (242E) 까지 위로 이동할 때에 하이포어브럽트하게 감소하는 것을 보여준다. 도 42b 및 도 44b의 예에서, 이들 NT 농도 감소는 그 깊이 yPWPK 에서의 전체 p-형 도펀트의 최대 농도의 1/100 근처의 값까지이다. 또한, 보디 재료 (180X) 내의 전체 p-형 도펀트의 농도 NT 는, 보디 재료 (180X) 내의 전체 p-형 도펀트의 최대 농도의 깊이 yPWPK 로부터 수직선 (274M 또는 278M) 을 따라 소스 (240) 또는 드레인 (242) 까지 위로 이동할 때에 점점 감소한다.
이와 유사하게, 비대칭 고-전압 p-채널 IGFET (102) 은, p-형 소스 (280) 및 p-형 드레인 (282) 중의 하나 또는 모두의 아래의 n-형 엠프티 메인 웰 (182X) 부분에서의 수직 도펀트 프로파일이 하이포어브럽트가 되도록 배열된 n-형 엠프티 메인 웰 영역 (182X) 으로 n-형 엠프티 메인 웰 영역 (182) 이 대체된 것을 제외하고는, IGFET (102) 와 동일하게 구성된, 미도시된, 변형 (102X) 에 제공될 수 있다. 비대칭 고-전압 p-채널 IGFET (102X) 에 관한 n-형 보디 재료는 n-형 엠프티 메인 웰 (182X) 및 깊은 n 웰 영역 (210) 에 의해 구성된다. IGFET (102X) 는 소스 (280) 또는 드레인 (282) 바로 아래의 수직 도펀트 프로파일이 하이포어브럽트가 되는 도 11a의 IGFET (102) 와 실질적으로 동일하게 나타난다. IGFET (102X) 에 있어서 깊은 n 웰 (210) 이 n-형 보디 재료의 일부분이 되는 것을 전제로, IGFET (100X) 에 관해 이루어진 모든 논의는 각 대응 영역들에 대한 전도성 타입들이 반대가 되는 IGFET (102X) 에 대해 적용된다.
IGFET (100X 또는 102X) 의 소스 (240 또는 280) 아래의 하이포어브럽트 수직 도펀트 프로파일은 소스-보디 접합 (246 또는 286) 을 따르는 기생 커패시턴스를 상당히 감소시킨다. IGFET (100X 또는 102X) 의 드레인-보디 접합 (248 또는 288) 을 따르는 기생 커패시턴스는 드레인 (242 또는 282) 아래의 하이포어브럽트 수직 도펀트 농도 프로파일로 인하여 마찬가지로 상당히 감소된다. 그 결과, IGFET들 (100X 및 102X) 은 상당히 증가된 스위칭 속도를 갖는다.
소스측 할로 포켓 부분 (250 또는 290) 의 존재로 인하여 IGFET (100X 또는 102X) 의 소스 (240 또는 280) 아래의 수직 도펀트 프로파일은, 특히 할로 포켓 (250 또는 290) 이 소스 (240 또는 280) 아래에서 확장되는 IGFET (100X 또는 102X) 의 변형에서, 드레인 (242 또는 282) 아래의 수직 도펀트 프로파일보다 덜 하이포어브럽트될 수 있다. 이러한 변형에서, 할로 포켓 부분 (250 또는 290) 은 심지어 p-형 또는 n-형으로 너무 고농도로 도핑되어서 소스 (240) 또는 드레인 (280) 아래의 수직 도펀트 프로파일이 하이포어브럽트되는 것을 중단시킬 수도 있다. 그러나, 드레인 (242 또는 282) 아래의 수직 도펀트 프로파일은 계속하여 하이포어브럽트된다. 드레인-보디 접합 (248 또는 288) 을 따르는 기생 커패시턴스는 여전히 상당히 감소되고 있으므로 이 IGFET (100X 또는 102X) 의 변형은 상당히 감소된 스위칭 속도를 갖는다.
또한, 대칭 저 전압 저-누설 IGFET들 (112 및 114) 및 대칭 고-전압 저-누설 IGFET들 (124 및 126) 은, S/D 존들 (520, 522, 550, 552, 720, 722, 750, 및 752) 아래의 여러가지 엠프티 메인 웰 영역들 (192X, 194X, 204X, 및 206X) 의 부분들에서의 수직 도펀트 프로파일들이 하이포어브럽트가 되도록 배열된 동일한 각각의 전도성 타입들의 중간농도로 도핑된 엠프티 메인 웰 영역들 (192X, 194X, 204X, 및 206X) 로 엠프티 메인 웰 영역들 (192, 194, 204, 및 206) 이 각각 대체된 것을 제외하고는, IGFET들 (112, 114, 124, 및 126) 과 각각 동일하게 구성된, 미도시된, 각각의 변형들 (112X, 114X, 124X, 및 126X) 에 제공될 수 있다. p-형 엠프티 메인 웰 (192X) 및 p- 기판 영역 (136) 의 조합은 n-채널 IGFET (112) 에 관한 p-형 보디 재료를 구성한다. 이와 유사하게, n-채널 IGFET (124) 에 관한 p-형 보디 재료는 p-형 엠프티 메인 웰 (204X) 및 p- 기판 영역 (136) 의 조합으로 형성된다. n-형 엠프티 메인 웰 영역들 (194X 및 206X) 은 각각 p-채널 IGFET들 (114X 및 126X) 에 관한 n-형 보디 재료들을 구성한다.
대칭 IGFET들 (112X, 114X, 124X, 및 126X) 은 S/D 존들 (520, 522, 550, 552, 720, 722, 750, 및 752) 바로 아래의 수직 도펀트 프로파일들이 하이포어브럽트가 되는 도 11d 및 도 11g의 대칭 IGFET들 (112, 114, 124, 및 126) 과 각각 실질적으로 동일하게 나타난다. 각각의 S/D 존 (520, 522, 550, 552, 720, 722, 750, 또는 752) 의 측면 확장부 (520E, 522E, 550E, 552E, 720E, 722E, 750E, 또는 752E) 는 메인 S/D 부분 (520M, 522M, 550M, 552M, 720M, 722M, 750M, 또는 752M) 아래에서 확장된다. IGFET (100X) 의 드레인 (242) 의 측면 확장부 (242E) 가 그것의 메인 드레인 부분 (242M) 아래에서 확장되기 때문에, IGFET (100X) 의 드레인 (242) 아래의 수직 도펀트 프로파일의 하이포어브럽트 성질에 관한 논의는, p-채널 IGFET들 (114X 및 126X) 에 있어서 각 대응하는 영역들의 전도성 타입이 반대가 되는 IGFET들 (112X, 114X, 124X, 및 126X) 에 대해 적용된다.
IGFET들 (112X, 114X, 124X, 및 126X) 의 S/D 존들 (520, 522, 550, 552, 720, 722, 750, 및 752) 아래의 하이포어브럽트 수직 도펀트 프로파일들로 인하여 그들의 여러가지 S/D-보디 접합들 (526, 528, 556, 558, 726, 728, 756, 및 758) 을 따르는 기생 커패시턴스들은 상당히 감소된다. 이에 따라, IGFET들 (112X, 114X, 124X, 및 126X) 은 상당히 증가된 스위칭 속도를 갖는다.
도 33e의 스테이지에서의 p-형 엠프티 메인 웰 도펀트를 이온 주입하기 위한 상태들이 조정됨으로써 p-형 엠프티 메인 웰 영역들 (180, 192, 및 204) 대신에 p-형 엠프티 메인 웰 영역들 (180X, 192X, 및 204X) 을 형성하는 것을 제외하고는, n-채널 IGFET들 (10OX, 112X, 및 124X) 이 n-채널 IGFET들 (100, 112, 및 124) 과 동일한 방식으로 도 33의 제조 공정에 따라 제조된다. 드레인 확장형 IGFET들 (104 및 106) 에 관한 p-형 엠프티 메인 웰 영역들 (184A 및 186B) 은 p-형 엠프티 메인 웰들 (100, 112, 및 124) 과 동일한 단계들로 형성된다. p-형 엠프티 메인 웰들 (180X, 192X, 및 204X) 의 특성이 IGFET들 (104 및 106) 에 대해 적합하지 않은 경우 또는/및 하나 이상의 IGFET들 (100, 112, 및 124) 이 또한 형성되는 경우, IGFET들 (100, 112, 및 124) 에 관한 포토레지스트 마스크 (932) 가 가진 것과 동일한 구성을 가진 IGFET들 (10OX, 112X, 및 124X) 에 관한 별도의 포토레지스트 마스크가, 웰 도펀트들의 이온 주입 동안 선택된 시점에서 스크린 산화층 (924) 상에 형성된다. 추가의 p-형 반도체 도펀트가 그 별도의 포토레지스트 마스크를 통해 이온 주입됨으로써 p-형 엠프티 메인 웰들 (180X, 192X, 및 204X) 을 규정한다. 별도의 포토레지스트 마스크가 제거된다.
이와 유사하게, 도 33d의 스테이지에서의 n-형 엠프티 메인 웰 도펀트를 이온 주입하기 위한 상태들이 조정됨으로써 n-형 엠프티 메인 웰 영역들 (182, 194, 및 206) 대신에 n-형 엠프티 메인 웰 영역들 (182X, 194X, 및 206X) 을 형성하는 것을 제외하고는, p-채널 IGFET들 (102X, 114X, 및 126X) 은 p-채널 IGFET들 (102, 114, 및 126) 과 동일한 방식으로 도 33의 제조 공정에 따라 제조된다. n-형 엠프티 메인 웰 영역들 (184B 및 186A) 은 n-형 엠프티 메인 웰들 (102, 114, 및 126) 과 동일한 단계들로 형성된다. n-형 엠프티 메인 웰들 (182X, 194X, 및 206X) 의 특성이 IGFET들 (104 및 106) 에 대해 적합하지 않은 경우 또는/및 하나 이상의 IGFET들 (102, 114, 및 126) 이 또한 형성되는 경우, IGFET들 (102, 114, 및 126) 에 관한 포토레지스트 마스크 (930) 가 가진 것과 동일한 구성을 가진 IGFET들 (102X, 114X, 및 126X) 에 관한 별도의 포토레지스트 마스크가, 웰 도펀트들의 이온 주입 동안 선택된 시점에서 스크린 산화층 (924) 상에 형성된다. 추가의 n-형 반도체 도펀트가 그 별도의 포토레지스트 마스크를 통해 이온 주입됨으로써 n-형 엠프티 메인 웰들 (182X, 194X, 및 206X) 을 규정하고, 그 후에 그 별도의 포토레지스트 마스크가 제거된다.
R. 질화 게이트 유전체 층들
Rl. 질화 게이트 유전체 층에서의 수직 질소 농도 프로파일
p-채널 IGFET들 (102, 106, 110, 114, 118, 122, 및 126) 의 제조는, 그들의 각각의 메인 S/D 부분들 (280M 및 282M), 360M (및 374), (480M 및 482M), (550M 및 552M), (610M 및 612M), (680M 및 682M), 및 (750M 및 752M) 을 규정하기 위한 p-형 메인 S/D 도펀트와 같이, 붕소가 매우 고 용량으로 반도체 보디에 이온 주입됨과 동시에 붕소를 가지고 그들의 각각의 게이트 전극들 (302, 386, 502, 568, 628, 702, 및 768) 을 매우 고농도의 p-형으로 도핑하는 것을 포함한다. 붕소는 매우 빠르게 확산된다. 몇몇 붕소-확산-억제 메커니즘의 부재로, 게이트 전극들 (302, 386, 502, 568, 628, 702, 및 768) 내의 붕소는 p-형 메인 S/D 주입에 후속하는 상승된-온도 제조 단계들 동안에 각각의 언더라잉 게이트 유전체 층들 (300, 384, 500, 566, 626, 700, 및 766) 을 거쳐 반도체 보디로 확산될 수 있다.
반도체 보디 내로의 붕소 침투는 다양한 타입의 IGFET 손상을 야기할 수 있다. 문턱 전압 VT 이 IGFET 동작 시간에 따라 드리프트 (drift) 될 수도 있다. 보통 저주파 노이즈는 IGFET의 스위칭 주파수의 역 (inverse) 에 거의 비례하기 때문에, IGFET에서 발생하는 저-주파 노이즈는 흔히 "1/f" 노이즈로 지칭된다. 이러한 붕소 침투는 게이트-유전체/모노실리콘 인터페이스에서 상부 반도체 표면을 따르는 트랩 (trap) 들을 생성할 수 있다. 이들 인터페이스 트랩들은 과도한 1/f 노이즈를 야기할 수도 있다.
p-채널 IGFET들 (110, 114, 및 122) 의 게이트 유전체 층들 (500, 566, 및 700) 은 낮은 두께 값 tGdL 을 갖는다. 그 결과, IGFET들 (110, 114, 및 122) 의 게이트 전극들 (502, 568, 및 702) 은, 그것의 게이트 유전체 층들 (300, 384, 626, 및 766) 이 높은 두께 값 tGdH 을 갖는 언더라잉 반도체 보디에 더 가까워진다. 각각의 언더라잉 게이트 유전체 층들 (300, 384, 500, 566, 626, 700, 및 766) 을 거쳐 반도체 보디로 확산됨으로써 IGFET 손상을 야기하는 게이트 전극들 (302, 386, 502, 568, 628, 702, 및 768) 내의 붕소에 관한 우려는, 특히 IGFET들 (110, 114, 및 122) 에 있어서 중요하다.
질소 (nitrogen) 는 실리콘 산화물을 통한 붕소 확산을 억제한다. 이런 목적을 위해, 질소가 예시된 IGFET들의 게이트 유전체 층들, 특히 p-채널 IGFET들 (102, 106, 110, 114, 118, 122, 및 126) 의 게이트 유전체 층들 (300, 384, 500, 566, 626, 700, 및 766) 내에 포함됨으로써, 예시된 IGFET들의 게이트 전극들 내의 붕소가 게이트 전극들을 거쳐 반도체 보디로 확산되어 IGFET 손상을 야기하는 것을 억제한다.
반도체 보디 내의 질소의 존재는 그 반도체 보디 내의 질소의 양 및 분포에 따라 악영향을 줄 수도 있다. 그러므로, 본 발명에 따라 예시된 IGFET들의 게이트 유전체 층들, 특히 p-채널 IGFET들 (110, 114, 및 122) 의 낮은-두께 게이트 유전체 층들 (500, 566, 및 700) 내로의 질소의 결합을 제어함으로써, 매우 적은 질소-원인 (nitrogen-caused) IGFET 손상을 야기할 수 있는 수직 농도 프로파일을 갖게 한다. 질소는 각각의 낮은-두께 게이트 유전체 층들 (500, 566, 및 700) 의 6 - 12%, 바람직하게 9 - 11%, 통상적으로 10% 질량만큼 구성한다.
p-채널 IGFET들 (102, 106, 118, 및 126) 의 높은-두께 게이트 유전체 층들 (300, 384, 626, 및 766) 은, 낮은-두께 게이트 유전체 층들 (500, 566, 및 700) 보다 더 낮은 질량 퍼센트의 질소를 포함한다. 높은-두께 게이트 유전체 층들 (300, 384, 626, 및 766) 에서 질소의 질량 퍼센트는, 낮은-두께 게이트 유전체 층들 (500, 566, 및 700) 에서의 질소의 질량 퍼센트에, 높은 유전체 두께값 tGdH 에 대한 낮은 유전체 두께값 tGdL 의 빌로우-단위 비율 (below-unity ratio) tGdL/tGdH 이 곱해진 것과 거의 같다. 낮은 유전체 두께 tGdL 가 2 nm 인 반면 높은 유전체 두께 tGdH 가 6 - 6.5 nm 인 통상적인 상황에 있어서, 로우-투-하이 (low-to-high) 게이트 유전체 두께 비율 tGdL/tGdH 는 0.30 - 0.33 이다. 그러면 통상적으로 질소는 각각의 높은-두께 게이트 유전체 층들 (300, 384, 626, 및 766) 의 대략 2 - 4%, 통상적으로 대략 3% 질량만큼 구성한다.
도 45는 질소 농도 NN2 가 본 발명의 교시에 따른 정규화된 게이트 유전체 깊이에 따라 어떻게 달라지는 지를 도시한다. 정규화된 게이트 유전체 깊이는, (i) 그것의 상부 표면으로부터 측정된, 게이트 유전체 층 (500, 566, 또는 700) 과 같은, 게이트 유전체 층까지의 실제 깊이 y' 를 (ii) 평균 게이트 유전체 두께 tGd, 예를 들면 게이트 유전체 층 (500, 566, 또는 700) 에 관한 낮은-두께 값 tGdL 으로 나눈 것이다. 그러므로, 정규화된 게이트 유전체 깊이 y'/tGd 는 상부 게이트 유전체 표면에서의 0 으로부터 게이트 유전체 층의 하부 표면에서의 1 까지로 변한다. 게이트 유전체 층이 반도체 보디의 모노실리콘과 인접해 있기 때문에, 하부 게이트 유전체 표면은 상부 반도체 표면의 지역과 동일하다.
또한 정규화된 게이트 유전체 높이가 도 45의 상단을 따라 나타나 있다. 정규화된 게이트 유전체 깊이는 (i) 하부 게이트 유전체 표면으로부터 측정된 실제 높이 y" 를 (ii) 평균 게이트 유전체 두께 tGd 로 나눈 것이다. 실제 깊이 y' 와 실제 높이 y" 의 합은 평균 게이트 유전체 두께 tGd 와 같다. 그러므로, 정규화된 게이트 유전체 높이 y"/tGd 는 정규화된 게이트 유전체 깊이 y'/tGd 의 컴플리먼트 (complement) 이다. 즉, 정규화된 게이트 유전체 높이 y"/tGd 는 1 - y'/tGd 와 같다. 정규화된 게이트 유전체 깊이 y'/tGd 에 관하여 기술된 임의의 파라미터는 정규화된 게이트 유전체 높이 y"/tGd 에 관하여 동등한 방식으로 기술될 수 있다. 예를 들어, 0.7인 y'/tGd 정규화된 게이트 유전체 깊이 값에서 특정 값을 갖는 파라미터는, 0.3인 y"/tGd 정규화된 게이트 유전체 높이 값에서 동일한 값을 갖는다.
게이트 유전체 층, 예를 들면 p-채널 IGFET (110, 114, 또는 122) 의 낮은-두께 게이트 유전체 층 (500, 566, 또는 700) 의 수직 질소 농도 프로파일은 몇몇 파라미터들에 의해 특징지어 지고, 그것의 각각은 특정 최대 파라미터 범위 및 하나 이상의 바람직하게 더 작은 하위범위로 나뉘어진다. 도 45는 게이트 유전체 층 내의 질소 농도 NN2 의 변동을 정규화된 게이트 유전체 깊이 y'/tGd 또는 정규화된 게이트 유전체 높이 y"/tGd 의 함수로서 표현한 7개의 수직 프로파일 커브들을 나타낸다.
전술한 바를 고려하면, 게이트 유전체 깊이 y' 가 상부 게이트 유전체 표면 아래의 평균 최대-질소-농도 깊이 값 y'N2max 에 있는 경우, 질소 농도 NN2 는 게이트 유전체 층에서 최대-질소-농도 위치를 따라 2×1021 - 6×1021 atoms/cm3 의 최대 값에 도달한다. 도 45의 예에서 도시된 바와 같이, 게이트 유전체 층의 최대-질소-농도 위치에서의 정규화된 깊이 y'/tGd 의 값 y'N2max/tGd 은, 보통 0.2 이하, 바람직하게 0.05 - 0.15, 통상적으로 0.1 이다. 낮은 평균 게이트 유전체 두께 값 tGdL 이 보통 1 - 3 ㎚, 바람직하게 1.5 - 2.5 ㎚, 통상적으로 2 nm 라는 사실을 고려하면, 이것은 최대-질소-농도 깊이 값 y'N2max 이 p-채널 IGFET들 (110, 114, 및 122) 의 낮은-두께 게이트 유전체 층들 (500, 566, 및 700) 의 게이트 유전체 두께 tGdL 에 관한 2 nm 의 통상적인 값에서, 보통 0.4 nm 이하, 바람직하게 0.1 - 0.3 nm, 통상적으로 0.2 nm 라는 것을 의미한다.
최대 질소 농도 NN2max 의 가장 낮은 값 2×1021 atoms/cm3 에서의 NN2 수직 프로파일 커브는 도 45에서 "하한 (lower-limit) NN2 프로파일"로 라벨링되어서 가장 낮은 질소 농도 수직 프로파일을 표시한다. 이와 유사하게, 최대 질소 농도 NN2max 의 가장 높은 값 6×1021 atoms/cm3 에서의 NN2 수직 프로파일 커브는 도 45에서 "상한 (upper-limit) NN2 프로파일"로 라벨링되어서 가장 높은 질소 농도 수직 프로파일을 표시한다. 2×1021 - 6×1021 atoms/cm3 의 범위에 있는 것의 적용을 받는, 최대 질소 농도 NN2max 는 바람직하게는 적어도 3×1O21 atoms/cm3, 더욱 바람직하게는 적어도 4×1021 atoms/cm3, 더욱더 바람직하게는 적어도 4.5×1O21 atoms/cm3 이다. 또한, 최대 질소 농도는, 도 45의 "통상의 NN2 프로파일"로 라벨링된 NN2 수직 프로파일 커브에 의해 표시된 바와 같이 바람직하게는 5.5×1021 atoms/cm3 이하, 통상적으로는 5×1021 atoms/cm3 이다.
게이트 유전체 층에서의 질소 질량 퍼센트는 최대 질소 농도 NN2max 가 증가함에 따라 증가한다. 따라서, 도 45의 하한, 통상의, 및 상한 질소 농도 프로파일들은 각각 게이트 유전체 층에서의 질소의 6% 가장 낮은 질량 퍼센트, 10% 통상의 질량 퍼센트, 및 12% 가장 높은 질량 퍼센트에 대략 대응한다.
정규화된 깊이 y'/tGd 가 정규화된 최대-질소-농도 깊이 값 y'N2max/tGd 로부터 하부 게이트 유전체 표면에서의 1 까지 증가함에 따라, 질소 농도 NN2 는 최대 질소 농도 NN2max 로부터 매우 작은 값까지 감소한다. 보다 구체적으로, 게이트 유전체 층에서의 농도 NN2 는 하부 게이트 유전체 표면으로부터 원자들의 대략 하나의 단분자층 (monolayer) 의 거리에서 바람직하게 실질적으로 0 이며, 따라서 하부 게이트 유전 표면을 따라 실질적으로 0 이다.
또한, 깊이 y' 가 최대-질소-농도 깊이 y'N2max 와 하부 게이트 유전체 표면 사이의 중간 값 y'N2low 에서 존재하는 경우, 질소 농도 NN2 는 1×1020 atoms/cm3 인 하한 값 NN2low 에 도달한다. 따라서, 정규화된 깊이 y'/tGd 가 정규화된 최대-질소-농도 깊이 y'N2max/tGd 와 1 사이의 정규화된 중간 값에 존재하는 경우, 농도 NN2 는 하한 값 NN2low 에 있다. 1×1020 atoms/cm3 인 NN2low 낮은 질소 농도 값에서의 정규화된 중간 깊이 값 y'N2low/tGd 의 범위는 보통 0.9인 하이 (high) 로부터 0.6인 로우 (low) 에 이른다. 이 범위가 되는 것의 적용을 받는, 정규화된 중간-질소-농도 깊이 y'N2low/tGd 는 바람직하게는 적어도 0.65, 더욱 바람직하게는 적어도 0.7, 더욱더 바람직하게는 적어도 0.75 이다. 도 45에서 통상의 질소 농도 수직 프로파일로 표시된 바와 같이, 정규화된 중간 깊이 y'N2low/tGd 는 바람직하게는 0.85 이하, 통상적으로는 0.8 이다.
최대 질소 농도 NN2max 가 증가함에 따라 정규화된 중간-질소-농도 깊이 값 y'N2low/tGd 이 증가한다. 도 45의 예에서, 0.6, 0.65, 0.7, 0.75, 0.8, 0.85, 및 0.9 인 y'N2low/tGd 정규화된 중간-질소-농도 깊이 값들은 각각 2×1021, 3×1021, 4×1O21, 4.5×1O21, 5×1O21, 5.5×1O21, 및 6×1021 atoms/cm3 인 최대 질소 농도 값들 NN2max 상에 존재한다. 보통 질소 농도 NN2 는, 정규화된 최대-질소-농도 깊이 y'N2max/tGd 에서의 최대 질소-농도 값 NN2max 으로부터 정규화된 중간-질소-농도 깊이 y'N2low/tGd 에서의 낮은 질소-농도 값 NN2low 으로 이동할 때에 대체로 단조롭게 감소한다.
질소 농도 NN2 는 최대 질소 농도 NN2max 의 깊이 y'N2max 에서 보다 상부 게이트 유전체 표면에서 약간 더 낮은 값에 있다. 최대 질소 값 NN2max 의 범위가 2×1O21 atoms/cm3 로부터 6×1O21 atoms/cm3 에 이른다는 것을 고려하면, 상부-표면 질소-농도 값 NN2top 의 범위는 1×1021 atoms/cm3 로부터 5×1021 atoms/cm3 에 이른다. 이 범위에 존재하는 것의 적용을 받는, 상부-표면 질소 농도 NN2top 는 바람직하게는 적어도 2×1021 atoms/cm3, 더욱 바람직하게는 적어도 3×lO21 atoms/cm3, 더욱더 바람직하게는 적어도 3.5×1021 atoms/cm3 이다. 도 45에서 통상의 NN2 프로파일로 표시된 바와 같이, 상부-표면 질소 농도 NN2top 는 바람직하게는 4.5×1021 atoms/cm3 이하, 통상적으로는 4×1O21 atoms/cm3 이다. 도 45에 나타낸 질소 농도 수직 프로파일 커브들의 예에서, 1×1021, 2×1021, 3×1O21, 3.5×1021, 4×1021, 4.5×1021, 및 5×1021 atoms/cm3 의 NN2top 상부-표면 질소 농도 값들은, 각각 2×1021, 3×1021, 4×1021, 4.5×1021, 5×1021, 5.5×1021, 및 6×1021 atoms/cm3 인 최대 질소 농도 값들 NN2max 에서의 질소 농도 수직 프로파일 커브들 상에 존재한다.
몇몇 팩터 (factor) 들은 도 45에 도시된 질소 농도 프로파일 특성에 따른 특정 질소 농도 프로파일의 선택에 영향을 미친다. 일반적으로 도 45의 상한 (upper-limit) 질소 농도 프로파일은 게이트 전극 내의 붕소가 게이트 유전체 층을 거쳐 언더라잉 모노실리콘, 특히 IGFET의 채널 존까지 통과하는 것을 방지하여 IGFET 손상을 방지함에 있어서 가장 효과적이다. 상한 프로파일은 게이트 유전체 층 내의 질소의 가장 높은 질소 퍼센트에 대응하기 때문에, 네거티브 바이어스 온도 불안정성으로 인한 p-채널 IGFET에서의 동작 시간에 따른 질소-유도 (nitrogen-induced) 문턱-전압 드리프트의 위험이 증가된다. 또한, 상한 프로파일은 채널 존이 게이트 유전체 층과 만나는 상부 반도체 표면 가까이에 더 많은 양의 질소를 배치한다. 이것은 게이트-유전체/채널-존 인터페이스에서의 증가된 트랩 밀도 (trap density) 로 인하여 전하 이동도가 감소될 위험을 증가시킨다.
도 45의 하한 (lower-limit) 질소 농도 프로파일은 채널 존에서의 질소-유도 (nitrogen-induced) 문턱-전압 드리프트 및 감소된 전하 이동도 (reduced charge mobility) 의 위험을 감소시킨다. 그러나, 게이트 유전체 층에서 질소의 가장 낮은 질량 퍼센트를 수반하는 것은, 게이트 전극 내의 붕소가 게이트 유전체 층을 거쳐 채널 존까지 통과하는 것을 방지하는 효과를 감소시킨다. 한가지 괜찮은 타협은, 도 45의 통상의 질소 농도 프로파일에 가까운 특성, 예를 들면, 그 통상의 질소 농도 프로파일 바로 아래의 질소 농도 프로파일로부터 그 통상의 질소 농도 프로파일 바로 위의 질소 농도 프로파일까지 연장되는 바람직한 범위의 특성을 갖는 수직 질소 농도 프로파일을 선택하는 것이다. 다른 고려사항은, 그 특성이 통상의 질소 농도 프로파일로부터 멀리 벗어나지만 여전히 도 45의 상한 및 하한 질소 농도 프로파일들에 의해 규정된 특성의 범위 내에 있는 수직 질소 농도 프로파일의 선택으로 이어질 수 있다.
게이트 유전체 층, 특히 각각의 p-채널 IGFET (110, 114, 또는 122) 의 낮은-두께 게이트 유전체 층 (500, 566, 또는 700) 내의 질소의 농도가 앞서의 수직 특성, 특히 도 45의 통상의 질소 농도 프로파일의 것들에 가까운 수직 특성을 갖도록 배열함으로써, IGFET (110, 114, 또는 122) 의 문턱 VT 는 IGFET 동작 시간에 대해 고도로 안정적이다. 문턱-전압 드리프트는 실질적으로 회피된다. IGFET들 (110, 114, 및 122) 은 매우 적은 저주파 1/f 노이즈를 초래한다. IGFET들 (110, 114, 및 122) 의 신뢰성 및 성능은 상당히 증대된다.
아래에서 설명된 바와 같이, 게이트 유전체 형성 동안 p-채널 IGFET들 (102, 106, 110, 114, 118, 122, 및 126) 의 게이트 유전체 층들 (300, 384, 500, 566, 626, 700, 및 766) 로의 질소 도입은 유전체 층들 (300, 384, 500, 566, 626, 700, 및 766) 의 상부 표면들을 따라 일어난다. 그러므로, 각각의 높은-두께 게이트 유전체 층 (300, 384, 626, 또는 766) 은 낮은-두께 게이트 유전체 층 (500, 566, 또는 700) 과 거의 동일한 수직 질소 농도 프로파일을 갖는 상부 부분을 포함한다. 예를 들어, IGFET들 (102, 106, 118, 및 126) 의 높은-두께 게이트 유전체 층들 (300, 384, 626, 및 766) 에서의 최대 질소 농도 NN2max 의 깊이들 y'N2max 는, 보통 IGFET들 (110, 114, 및 122) 의 낮은-두께 게이트 유전체 층들 (500, 566, 및 700) 에서의 최대 질소 농도 NN2max 의 깊이들 y'N2max 와 거의 동일하다.
낮은-두께 게이트 유전체 층 (500, 566, 또는 700) 과 거의 동일한 수직 질소 농도 프로파일을 갖는 각각의 높은-두께 게이트 유전체 층 (300, 384, 626, 또는 766) 의 상부 부분은, 게이트 유전체 층 (300, 384, 626, 또는 766) 의 상부 표면으로부터, 층 (300, 384, 626, 또는 766) 까지의 낮은 게이트 유전체 두께 tGdL 와 거의 같은 깊이 y' 까지 확장된다. 게이트 유전체 두께 tGd 가 높은-두께 게이트 유전체 층들 (300, 384, 626, 및 766) 에 관한 높은 값 tGdH 인 반면 게이트 유전체 두께 tGd 는 낮은-두께 게이트 유전체 층들 (500, 566, 및 700) 에 관한 낮은 값 tGdL 이므로, 질소 농도 특성은, 낮은-두께 게이트 유전체 층 (500, 566, 또는 700) 에서의 그 질소 농도 특성의 정규화된 y'/tGd 깊이 값에 로우-투-하이 (low-to-high) 게이트 유전체 두께 비율 tGdL/tGdH 을 곱한 것과 거의 동일한 정규화된 y'/tGd 깊이 값에서의 높은-두께 게이트 유전체 층 (300, 384, 626, 또는 766) 에서 존재한다.
앞서의 깊이 정규화 아이템의 일례는, 높은-두께 게이트 유전체 층 (300, 384, 626, 또는 766) 에서의 최대 질소 농도 NN2max 의 정규화된 깊이 y'N2max/tGd 가, 낮은-두께 게이트 유전체 층 (500, 566, 또는 700) 에서의 그 최대 질소 농도 NN2max 의 정규화된 깊이 y'N2max/tGd 에 로우-투-하이 게이트 유전체 두께 비율 tGdL/tGdH 을 곱한 것과 거의 동일한 것이다. 다른 예로서는, 최대 질소 농도 NN2max 의 특정 값에 관한 높은-두께 게이트 유전체 층 (300, 384, 626, 또는 766) 에서의 1×1020 atoms/cm3 인 낮은 질소 농도 NN2low 에서의 정규화된 깊이 y'N2low/tGd 가, 낮은-두께 게이트 유전체 층 (500, 566, 또는 700) 에서의 낮은 질소 농도 NN2low 의 정규화된 깊이 y'N2low/tGd 에 로우-투-하이 게이트 유전체 두께 비율 tGdL/tGdH 을 곱한 것과 거의 동일한 것이다. 증가된 게이트 유전체 두께 및 전술한 높은-두께 게이트 유전체 층들 (300, 384, 626, 및 766) 에서의 수직 질소 농도 프로파일로 인하여, IGFET들 (102, 106, 118, 및 126) 은 매우 적은 문턱-전압 드리프트 및 1/f 노이즈를 초래한다. 그들의 신뢰성 및 성능은 마찬가지로 상당히 증대된다.
R2. 질화 게이트 유전체 층들의 제조
도 46a - 46g (총괄적으로 "도 46") 은 p-채널 IGFET들 (110, 114, 및 122) 의 낮은-두께 게이트 유전체 층들 (500, 566, 및 700) 이 도 45에 나타낸 특성을 가진 수직 질소 농도 프로파일들을 달성하기 위해서, 예시된 IGFET들에 대해 본 발명에 따른 질화 게이트 유전체 층들을 제공하는 단계들을 나타낸다. 간략화를 위해, 도 46은 대칭 저-전압 p-채널 IGFET (114) 의 낮은-두께 게이트 유전체 층 (566) 에 관한 질화 (nitridization) 및 대칭 고-전압 p-채널 IGFET (118) 의 높은-두께 게이트 유전체 층 (626) 에 관한 질화만을 도시한다. 대칭 저-전압 p-채널 IGFET들 (110 및 122) 의 낮은-두께 게이트 유전체 층들 (500 및 700) 에 관한 질화는, IGFET (114) 의 낮은-두께 게이트 유전체 층 (566) 에 관한 질화와 동일한 방식으로 달성되며, 또한 그것과 실질적으로 동일한 수직 특성을 갖는다. 이와 유사하게, p-채널 IGFET들 (102, 106, 및 126) 의 높은-두께 게이트 유전체 층들 (300, 384, 및 766) 에 관한 질화는, IGFET (118) 의 높은-두께 게이트 유전체 층 (626) 에 관한 질화와 동일한 방식으로 달성되며, 또한 그것과 실질적으로 동일한 수직 특성을 갖는다.
도 46의 질화 절차는 도 33id 및 도 33ie 의 스테이지 직후에 존재하는 구조로 시작한다. 도 46a는 p-채널 IGFET들 (114 및 118) 을 위해 의도된 전체 CIGFET 구조의 부분이 이 시점에서 어떻게 나타나는지를 도시한다. 스크린 산화층 (924) 은 IGFET들 (114 및 118) 에 관한 아일랜드들 (154 및 158) 을 덮는다. IGFET들 (114 및 118) 들을 서로로부터 전기적으로 분리시키기 위해, 분리 중간농도로 도핑된 p 웰 영역 (990) 이 필드-절연 영역 (138) 의 아래 및 IGFET들 (114 및 118) 의 전구체 n-형 메인 웰 영역들 (194P 및 198P) 사이에 위치해 있다. IGFET들 (114 및 118) 이 서로 인접하지 않는 실시형태에서는 p 웰 영역 (990) 이 삭제될 수 있다.
스크린 산화층 (924) 은 제거된다. 도 46b를 참조하면, 두꺼운 게이트-유전체-포함 유전체 층 (942) 은 도 33j와 관련하여 위에서 설명한 방식으로 상부 반도체 표면을 따라 열적 성장한다. 두꺼운 유전체 층 (942) 의 부분은 p-채널 IGFET (118) 의 높은-두께 게이트 유전체 층 (626) 에 대한 측면 위치에 존재하고, 후에 그것의 일부분을 구성한다. 두꺼운 유전체 층 (942) 은 실질적으로 실리콘 산화물 단독으로 구성된다. 층 (942) 의 두께는 의도된 tGdH 두께, 보통 4 - 8 nm, 바람직하게 5 - 7 nm, 통상적으로 6 - 6.5 nm 보다 약간 더 작다.
예시된 저-전압 IGFET들에 관한 모노실리콘 아일랜드들 위의 개구들을 갖는 전술한 포토레지스트 마스크 (미도시) 가 두꺼운 유전체 층 (942) 상에 형성된다. 유전체 층 (942) 의 덮이지 않은 재료가 제거됨으로써, p-채널 IGFET (114) 에 관한 아일랜드 (154) 를 포함하는, 예시된 저-전압 IGFET들에 관한 아일랜드들을 노출한다. 도 46c를 참조하면, 아이템 942R 은 두꺼운 게이트-유전체-포함 유전체 층 (942) 의 잔여물이다. 예시된 저-전압 IGFET들에 관한 각각의 모노실리콘 아일랜드들의 상부 표면을 따르는 실리콘의 박층 (미도시) 을 제거한 이후에, 포토레지스트가 제거된다.
도 33k와 관련하여 위에서 설명한 습식 산화 (wet-oxidizing) 열적 성장 작업을 열적-성장 챔버 내의 반도체 구조에 대해 수행함으로써, p-채널 IGFET (114) 에 관한 아일랜드 (154) 를 포함하는, 예시된 저-전압 IGFET들에 관한 모노실리콘 아일랜드들 위의 상부 반도체 표면을 따르는 얇은 게이트-유전체-포함 유전체 층 (944) 을 열적 성장시킨다. 도 46c를 참조한다. 얇은 유전체 층 (944) 의 부분은 후에 IGFET (114) 에 관한 낮은-두께 게이트 유전체 층 (566) 을 구성한다. 이 시점에서 층 (944) 은 실질적으로 실리콘 산화물 단독으로 구성된다. 도 46c의 아이템들 (992 및 994) 은 각각 얇은 유전체 층 (944) 의 하부 및 상부 표면들을 표시한다. 아이템들 (996 및 998) 은 각각 두꺼운 유전체 잔여물 (942R) 의 하부 및 상부 표면들을 표시한다.
반도체 구조에 대해 전술한 플라즈마 질화 작업 (plasma nitridization operation) 을 수행하여 얇은 유전체 층 (944) 및 두꺼운 유전체 잔여물 (942R) 내에 질소를 도입한다. 도 46d를 참조한다. 플라즈마 질화 (plasma nitridization) 는, IGFET의 제조가 완료되었을 때 p-채널 IGFET (114) 의 낮은-두께 게이트 유전체 층 (566) 이 도 45에 나타낸 특성을 가진 수직 질소 농도 프로파일을 달성하도록 행해진다. 구체적으로, 통상적으로 플라즈마 질화는, IGFET 제조의 말미에서의 게이트 유전체 층 (566) 내의 질소 농도가 도 45에 나타낸 통상의 수직 질소 농도 프로파일에 가깝도록 수행된다.
일반적으로 질화 플라즈마 (nitridization plasma) 는 대체로 불활성 가스와 질소로 구성된다. 불활성 가스는 바람직하게 헬륨이다. 그 경우에, 헬륨은 보통 플라즈마의 80% 이상의 부피를 구성한다.
플라즈마 질화는 5 - 20 mtorr, 통상적으로는 10 mtorr의 압력에서, 60 - 90 s, 통상적으로는 75 s 동안, 200 - 400 watts, 통상적으로는 300 watts의 유효 플라즈마 전력으로 플라즈마-생성 챔버 내에서 행해진다. 플라즈마 펄스 주파수는 5 - 25%, 통상적으로 10% 의 펄스 듀티 사이클 (pulsing duty cycle) 에서 5 - 15 kHz, 통상적으로 10 kHz 이다. 그 결과 생성된 질소 이온들은 보통 얇은 유전체 층 (944) 의 상부 표면 (994) 및 두꺼운 유전체 잔여물 (942R) 의 상부 표면 (998) 에 대하여 대체로 수직하게 충돌한다. 질소 이온 용량은 1×1015 - 5×1015 ions/cm2, 바람직하게는 2.5×1O15 - 3.5×1O15 ions/cm2, 통상적으로는 3×1O15 ions/cm2 이다.
부분적으로 완성된 CIGFET 구조가 플라즈마-생성 챔버 (plasma-generation chamber) 로부터 제거되어서 전술한 산소에서의 중간 RTA 를 위한 열-성장 챔버 (thermal-growth chamber) 로 이송된다. 이송 작업 동안, 도 46e에 도시된 바와 같이, 질소 중의 일부가 얇은 유전체 층 (944) 의 상부 표면 (994) 으로부터 및 두꺼운 유전체 잔여물 (942R) 의 상부 표면 (998) 으로부터 방출된다. 비결합 질소 (unassociated nitrogen) 로 지칭되는, 방출된 질소는 대체로 얇은 유전체 층 (944) 및 두꺼운 유전체 잔여물 (942R) 의 실리콘 또는/및 산소와 큰 결합을 형성하지 않은 질소 원자들로 구성된다. 방출 이전에, 그 비결합되고 방출되는 질소 원자들은 상부 게이트 유전체 표면들 (994 및 998) 을 따라, 또는 그 가까이에, 대체로 위치해 있다.
전술한 바와 같이, 중간 RTA 로 인하여 얇은 유전체 층 (944) 의 두께는 약간 증가한다. 중간 RTA 의 말미에서, 실질적으로 얇은 유전체 층 (944) 의 두께는 1 - 3 nm, 바람직하게는 1.5 - 2.5 nm, 통상적으로는 2 nm 의 tGdL 낮은 게이트 유전체 값이다. 주로 (i) 중간 RTA 동안 얇은 유전체 층 (944) 의 약간의 두께 증가 및 (ii) 이송 작업 동안 유전체 층 (944) 의 상부 표면 (994) 으로부터의 질소 방출로 인하여, 층 (944) 내의 질소는 상부 게이트 유전체 표면 (994) 의 약간 아래의 최대-질소-농도 위치를 따라서 최대 농도에 도달한다. 게이트 유전체 두께 tGd 가 tGdL 와 동일한 경우, 얇은 유전체 층 (944) 의 최대-질소-농도 위치에서의 정규화된 깊이 y'/tGd 는 보통 0.2 이하, 바람직하게 0.05 - 0.15, 통상적으로 0.1 이다.
마찬가지로 전술한 바와 같이, 얇은 유전체 층 (944) 을 형성할 때에 사용된 열적-성장 단계들로 인하여 두꺼운 유전체 잔여물 (942R) 의 두께도 또한 약간 증가한다. 중간 RTA 의 말미에서, 실질적으로 유전체 잔여물 (942R) 의 두께는 4 - 8 nm, 바람직하게 5 - 7 nm, 통상적으로 6 - 6.5 nm 의 tGdH 높은 게이트 유전체 값이다. 주로 (i) 중간 RTA 동안 유전체 잔여물 (942R) 의 약간의 두께 증가 및 (ii) 이송 작업 동안 상부 게이트 유전체 표면 (998) 으로부터의 질소 방출로 인하여, 두꺼운 유전체 잔여물 (942R) 내의 질소는 유전체 잔여물 (942R) 의 상부 표면 (998) 의 약간 아래의 최대-질소-농도 위치를 따라서 최대 농도에 도달한다.
일반적으로 두꺼운 유전체 잔여물 (942R) 및 얇은 유전체 층 (944) 에서의 최대 질소 농도 NN2max 의 깊이들 y'N2max 은 거의 동일하다. 두꺼운 유전체 잔여물 (942R) 에 있어서 게이트 유전체 두께 tGd 가 높은 값 tGdH 인 반면, 얇은 유전체 층 (944) 에 있어서 게이트 유전체 두께 tGd 가 낮은 값 tGdL 이기 때문에, 두꺼운 유전체 잔여물 (942R) 의 더 큰 두께로 인하여 두꺼운 유전체 잔여물 (942R) 에서 최대 질소 농도 NN2max 의 정규화된 깊이 y'N2max/tGd 는, 얇은 유전체 층 (944) 에서의 최대 질소 농도 NN2max 의 정규화된 깊이 y'N2max/tGd 보다 더 작게 된다. 구체적으로, 두꺼운 유전체 잔여물 (942R) 의 정규화된 최대-질소-농도 깊이 y'N2max/tGd 는 얇은 유전체 층 (944) 의 정규화된 최대-질소-농도 깊이 y'N2max/tGd 에 로우-투-하이 게이트 유전체 두께 비율 tGdL/tGdH 을 곱한 것과 거의 동일하다.
플라즈마 질화 작업과 중간 RTA 사이의 질소 방출의 적용을 받는, 얇은 유전체 층 (944) 및 두꺼운 유전체 잔여물 (942R) 내의 수직 질소 농도 프로파일들의 형상은, 중간 RTA 동안 사용된 주변 가스, 바람직하게는 산소를 포함하는, 중간 RTA 의 조건들, 및 다음의 질화 파라미터들에 의해 주로 결정된다: 유효 전력, 압력, 도싱 시간 (dosing time), 펄스 주파수, 듀티 사이클 (duty cycle), 용량 및 가스 구성요소 (gas constituency). 유효 플라즈마 전력, 도싱 시간, 펄스 주파수, 및 용량을 다양하게 증가시키는 것으로 인해 얇은 유전체 층 (944) 및 두꺼운 유전체 잔여물 (942R) 내의 질소 질량 농도는 증가하게 된다. 플라즈마 압력을 감소시키는 것으로 인해 유전체 층 (944) 및 유전체 잔여물 (942R) 내의 질소 질량 농도가 증가하게 된다. 앞서의 플라즈마 질화 및 중간 RTA 조건들은, 원하는 얇은 유전체 층 (944) 의 수직 질소 농도 프로파일, 보통은 도 45에 나타낸 통상의 질소 농도 프로파일에 가까운 것을 달성하도록 선택된다.
IGFET 처리의 나머지는 도 33과 관련하여 위에서 설명한 방식으로 행해진다. 도 46f는 전구체 게이트 전극들 (568P 및 628P) 각각이 p-채널 IGFET들 (114 및 118) 에 관해 규정되는 도 33l의 스테이지에서 도 46의 구조가 어떻게 나타나는지를 도시한다. 전구체 게이트 전극들 (568P 및 628P) 을 포함하는, 전구체 게이트 전극들에 의해 덮이지 않은 얇은 유전체 층 (944) 및 두꺼운 유전체 층 (942R) 의 부분들은 제거되었다. IGFET (114) 의 게이트 유전체 층 (566) 은 전구체 게이트 전극 (568P) 의 아래에 놓인 얇은 유전체 층 (944) 의 부분에 의해 형성된다. 이와 유사하게, IGFET (118) 의 게이트 유전체 층 (626) 은 전구체 게이트 전극 (628P) 의 아래에 놓인 두꺼운 유전체 잔여물 (942R) 의 부분에 의해 형성된다.
도 46f의 아이템 992R 은 전구체 게이트 전극 (568P) 의 아래에 놓인 얇은 유전체 층 (944) 의 하부 표면 (992) 의 부분을 구성한다. 아이템 994R 은 게이트 전극 (568P) 의 아래에 놓인 유전체 층 (944) 의 상부 표면 (994) 의 부분을 구성한다. 따라서, 아이템들 992R 및 994R 은 각각 p-채널 IGFET (114) 의 게이트 유전체 층 (566) 의 하부 및 상부 표면들이다. 아이템 996R 은 전구체 게이트 전극 (628P) 의 아래에 놓인 두꺼운 유전체 잔여물 (942R) 의 하부 표면 (996) 의 부분을 구성한다. 아이템 998R 은 게이트 전극 (628P) 의 아래에 놓인 유전체 잔여물 (942R) 의 상부 표면 (998) 의 부분을 구성한다. 그러므로, 아이템들 996R 및 998R 은 각각 p-채널 IGFET (118) 의 게이트 유전체 층 (626) 의 하부 및 상부 표면들이다.
도 46g는 p-형 메인 S/D 이온 주입이 붕소를 이용하여 매우 고용량으로 수행되는 도 33y의 스테이지에서 도 46의 구조가 어떻게 나타나는지를 도시한다. p-채널 IGFET들 (114 및 118) 에 관한 아일랜드들 (154 및 158) 위의 개구를 가진 포토레지스트 마스크 (972) 가 유전체 층들 (962 및 964) 상에 형성된다. 도 46g에서는 IGFET들 (104 및 118) 만이 나타나있기 때문에 포토레지스트 (972) 가 도 46g에 나타나 있지 않지만, p-형 메인 S/D 도펀트가 포토레지스트 (972) 의 개구들을 통하고 표면 유전체 층 (964) 의 덮이지 않은 섹션들을 통해 언더라잉 모노실리콘의 수직으로 대응하는 부분들까지 매우 고 용량으로 이온 주입됨으로써, (a) IGFET (114) 의 p++ 메인 S/D 부분들 (550M 및 552M) 및 (b) IGFET (118) 의 p++ 메인 S/D 부분들 (610M 및 612M) 을 규정한다.
도 33y의 스테이지에서와 같이, p-형 메인 S/D 도펀트의 붕소도 또한 IGFET들 (114 및 118) 에 관한 전구체 게이트 전극들 (568P 및 628P) 에 진입하고, 이에 따라 전구체 전극들 (568P 및 628P) 을 각각 p++ 게이트 전극들 (568 및 628) 로 변환시킨다. 도 33의 공정과 관련하여 위에서 설명한 방식 및 조건들에서 p-형 메인 S/D 주입을 수행하고, 그 후에 포토레지스트 (972) 가 제거된다.
중요한 것은, IGFET (114) 의 게이트 유전체 층 (566) 내의 질소는 게이트 전극 (568) 에 주입된 붕소가 게이트 유전체 (566) 를 거쳐 언더라잉 모노실리콘까지, 특히 n-형 채널 존 (554) 까지 통과하는 것을 실질적으로 방지한다는 것이다. IGFET (118) 의 게이트 유전체 층 (626) 내의 질소 및 게이트 유전체 (626) 의 증가된 두께의 조합은, 게이트 전극 (628) 에 주입된 붕소가 게이트 유전체 층 (626) 을 거쳐 언더라이 모노실리콘까지, 특히 n-형 채널 존 (614) 까지 통과하는 것을 실질적으로 방지한다. 또한, 게이트 유전체 층들 (566 및 626) 로의 질소 도입은, 게이트 전극들 (568 및 628) 로의 붕소의 이온 주입 이전에 수행된다. 그러므로, 붕소-스토핑 (boron-stopping) 질소가 게이트 유전체 층들 (566 및 626) 에 도입되기 이전에, 붕소가 그 게이트 유전체 층들 (566 및 626) 을 통과할 수 없다.
전술한 추가의 스파이크 어닐 및 금속 실리사이드 형성을 포함하는 후속 처리 단계들의 완료시에, p-채널 IGFET (114) 의 낮은-두께 게이트 유전체 층 (566) 내의 질소는 도 45에 나타낸 특성, 통상적으로는 도 45에 나타낸 통상의 수직 질소 농도 프로파일에 가까운 특성을 가진 수진 농도 프로파일을 갖는다. 동일한 것이 p-채널 IGFET들 (110 및 122) 의 낮은-두께 게이트 유전체 층들 (500 및 700) 내의 질소에 대하여 적용된다. 각각의 IGFET들 (110, 114, 및 122) 의 게이트 유전체 층들 (500, 566, 및 700) 아래에 놓인 모노실리콘, 특히 채널 존들 (484, 554, 및 684) 의 모노실리콘은 대체로 질소 성분이 없다.
p-채널 IGFET (118) 의 높은-두께 게이트 유전체 층 (626) 의 상부 부분 내의 질소는, IGFET (110, 114, 또는 122) 의 낮은-두께 게이트 유전체 층 (500, 566, 또는 700) 에 나타낸 수직 질소 농도 프로파일에 가까운 특성을 가진 수직 농도 프로파일을 갖는다. 게이트 유전체 층 (626) 의 언더라잉 하부 부분은 매우 적은 질소를 포함한다. 구체적으로, 하부 게이트 유전체 표면 (996R) 을 따르는 질소 농도는 실질적으로 0 이다. 동일한 것이 p-채널 IGFET들 (102, 106, 및 126) 의 높은-두께 게이트 유전체 층들 (300, 384, 및 766) 내의 질소에 대해 적용된다. 마찬가지로, 각각의 IGFET들 (102, 106, 118, 및 126) 의 게이트 유전체 층들 (300, 384, 626 및 766) 아래에 놓인 모노실리콘, 특히 채널 존들 (284, 362, 614, 및 754) 의 모노실리콘은 대체로 질소 성분이 없다.
S. 변형들 (Variations)
특정 실시형태들을 참조하여 본 발명을 설명하였지만, 본 설명은 단지 예시의 목적을 위한 것이며, 아래에 청구된 발명의 범위를 한정하는 것으로 해석되어서는 안된다. 예를 들어, 반도체 보디 또는/및 게이트 전극들에서의 실리콘은 다른 반도체 재료들로 대체될 수도 있다. 대체 후보들은 게르마늄, 실리콘-게르마늄 합금, 및 갈륨 비소와 같은 3a족-5a족 합금들을 포함한다. 도핑된 폴리실리콘 게이트 전극들 및 그 각각의 오버라잉 금속 실리사이드 층으로 형성된 복합 게이트 전극들은, 내화 금속 (refractory metal) 으로 실질적으로 완전히 구성되거나 또는 일함수를 제어하기 위해 실리사이드 게이트 전극들에 제공된 도펀트를 가진 금속 실리사이드, 예를 들면 코발트 실리사이드, 니켈 실리사이드, 또는 백금 실리사이드로 실질적으로 완전히 구성된 게이트 전극들로 대체될 수도 있다.
폴리실리콘은 논-단결정 실리콘 ("논-모노실리콘") 타입이다. 게이트 전극들은 도핑된 폴리실리콘으로 바람직하게 구성되는 것으로 위에서 설명되었다. 다르게는, 게이트 전극들은 도핑된 비정질 실리콘 또는 도핑된 다결정 실리콘 등과 같은 다른 타입의 도핑된 논-모노실리콘으로 구성될 수도 있다. 게이트 전극들이 도핑된 폴리실리콘으로 구성되는 경우에도, 그 게이트 전극들에 대한 전구체는 비정질 실리콘 또는 폴리실리콘이 아닌 다른 타입의 논-모노실리콘으로서 증착될 수도 있다. 전구체 게이트 전극들의 증착 이후의 상승된-온도 단계들 동안의 상승된 온도들로 인하여 게이트 전극들 내의 실리콘은 폴리실리콘으로 변환될 수 있다.
다르게는, 예시된 IGFET들의 게이트 유전체 층들은 높은 유전체 상수의 재료들, 예를 들면 하프늄 산화물 (hafnium oxide) 로 형성될 수도 있다. 그럴 경우에는, 보통 게이트 유전체 두께의 통상의 tGdL 낮은 값 및 tGdH 높은 값은 각각 위에서 주어진 통상의 tGdL 및 tGdH 값들보다 약간 더 크다.
n-형 깊은 S/D-확장 도펀트가 n-형 얕은 소스-확장 도펀트와 동일한 n-형 도펀트인 대안에서는, (i) n-형 깊은 S/D-확장 주입에 관한 도 33o 의 스테이지와 (ii) n-형 얕은 소스-확장 주입에 관한 도 33p의 스테이지 사이에서 어닐 (anneal) 을 선택적으로 수행함으로써, n-형 깊은 S/D-확장 도펀트는 확산되게 하지만, n-형 얕은 소스-확장 도펀트는 그것의 주입이 아직 수행되지 않았기 때문에 확산되지 않게 한다. 이것은 비대칭 n-채널 IGFET (100) 가 도 15 및 도 17의 도펀트 분포들을 용이하게 달성할 수 있게 한다.
각각의 비대칭 고-전압 IGFET (100 또는 102) 는, (a) 비대칭 고-전압 IGFET (100U 또는 102U) 의 특별히 테일러링 (tailoring) 된 포켓 부분 (250U 또는 290U), (b) 비대칭 고-전압 IGFET (100V 또는 102V) 의 수직 접합 그레이딩, (c) 비대칭 고-전압 IGFET (100X 또는 102X) 의 빌로우-드레인 (below-drain) 하이포어브럽트 수직 도펀트 프로파일, 및 (d) IGFET (100X 또는 102X) 의 빌로우-소스 (below-source) 하이포어브럽트 수직 도펀트 프로파일 중의 어느 둘 이상을 가진 변형에 제공될 수 있다. 비대칭 n-채널 IGFET들 (100V 및 10OW) 사이의 전술한 차이점들을 고려하면, 또한 비대칭 n-채널 IGFET (100) 는 앞서의 4개의 특징들 중의 하나 이상 및 소스 (980) 와 동일하게 구성됨으로써 매우 고농도로 도핑된 n-형 메인 부분과 더 저농도로 도핑되었지만 여전히 고농도로 도핑된, 적어도 2개의 별도 주입 작업으로 n-형 반도체 도펀트를 이온 주입함으로써 규정된 n-형 소스 확장부를 포함하고 이에 따라 전술한 소스 확장부 (980E) 의 복수의 농도-최대 특성을 갖는 n-형 소스를 가진 변형에 제공될 수 있다. 동일한 것이 전도성 타입들이 반대가 되는 비대칭 p-채널 IGFET (102) 에 대해 적용된다.
각각의 드레인 확장형 IGFET (104U 또는 106U) 가 드레인 확장형 IGFET (104V 또는 106V) 의 소스-접합 수직 그레이딩을 가진 변형에 제공될 수 있다. 각각의 대칭 IGFET (112, 114, 124, 또는 126) 가 대칭 IGFET (112, 114, 124, 또는 126) 를 포함하는 대칭 IGFET들에 관해 전술한 수직 접합 그레이딩, 및 IGFET (112X, 114X, 124X, 또는 126X) 의 빌로우-S/D-존 (below-S/D-zone) 하이포어브럽트 수직 도펀트 프로파일을 갖는 변형에 제공될 수 있다. 더욱 일반적으로, 3개의 숫자들로 시작되는 참조 부호로 식별되는 각각의 예시적인 IGFET는, 동일한 3개의 숫자들로 시작되는 참조 부호들로 식별되는 2 이상의 다른 IGFET들의 특성들을 가진 변형에, 그 특성들이 양립할 수 있는 범위까지 제공될 수 있다.
드레인 확장형 n-채널 IGFET (104) 의 변형에서, p 할로 포켓 부분 (326) 은 n-형 소스 (320) 로부터 p-형 메인 웰 영역 (184A) 이 상부 반도체 표면에 도달하는 위치 전체에 걸쳐 확장된다. 그 결과, p-형 메인 웰 (184) 은 웰 (184A) 내의 깊은 p-형 농도 최대의 표면하부 위치로부터 웰 (184A) 을 거치는 수직선 (330) 과 같은 선택된 수직 위치를 따라 상부 반도체 표면까지 상향 이동할 때에, 메인 웰 (184A) 내의 p-형 반도체 도펀트의 농도가 웰 (184A) 내의 깊은 p-형 농도 최대의 1/10 이하로 감소하는 p-형 엠프티-웰 요구사항을 충족하는 것이 중단될 수 있다. 그러면 p-형 메인 웰 (184A) 은 웰 (184A) 내의 p-형 도펀트의 농도가 웰 (184A) 내의 깊은 p-형 농도 최대의 표면하부 위치로부터 웰 (184A) 을 거치는 어느 수직 위치를 따라 상부 반도체 표면으로 이동할 때에, 웰 (184A) 내의 깊은 p-형 농도 최대의 10배 미만만큼 증가하거나 또는 웰 (184A) 내의 깊은 p-형 농도 최대의 1/10 보다 큰 농도로 감소하는 충진된 p-형 웰 영역이 된다.
이와 유사하게, 드레인 확장형 p-채널 IGFET (106) 의 변형에서의 n 할로 포켓 부분 (366) 은, n-형 메인 웰 영역 (186A) 이 상부 반도체 표면에 도달하는 위치 전체에 걸쳐서 p-형 소스 (360) 로부터 확장된다. 그러면 n-형 메인 웰 (186A) 은, 웰 (186A) 내의 깊은 n-형 농도 최대의 표면하부 위치로부터 웰 (186A) 을 거치는 수직선 (370) 과 같은 선택된 수직 위치를 따라 상부 반도체 표면까지 상향 이동할 때에, 메인 웰 (186A) 내의 n-형 반도체 도펀트의 농도가 웰 (186A) 내의 깊은 n-형 농도 최대의 1/10 이하로 감소하는 n-형 엠프티-웰 요구사항을 충족하는 것이 중단될 수 있다. 만일 그렇다면, n-형 메인 웰 (186A) 은 웰 (186A) 내의 n-형 도펀트의 농도가 웰 (186A) 내의 깊은 n-형 농도 최대의 표면하부 위치로부터 웰 (186A) 을 거치는 어느 수직 위치를 따라 상부 반도체 표면으로 이동할 때에, 웰 (186A) 내의 깊은 n-형 농도 최대의 10배 미만만큼 증가하거나 또는 웰 (186A) 내의 깊은 n-형 농도 최대의 1/10 보다 큰 농도로 감소하는 충진된 n-형 웰 영역이 된다.
드레인 확장형 IGFET (104 또는 106) 의 다른 변형에서, 최소 웰-웰 간격 Lww 이 충분히 커서 브레이크다운 전압 VBD 은 그것의 최대값 VBDmax 에서만 포화되도록 선택된다. 이에 따라 IGFET (104 또는 106) 의 모노실리콘 내의 전계의 피크 값은 상부 반도체 표면에, 그것에 매우 가깝게, 존재하지만, IGFET (104) 의 드레인 (184B) 의 엠프티-웰 특성은 여전히 IGFET (104 또는 106) 의 모노실리콘 내의 전계의 피크 값이 감소되는 것을 야기한다. 이러한 드레인 확장형 IGFET (104 또는 106) 의 변형은, IGFET (104 또는 106) 의 증가된 신뢰성 및 수명에 가까운 증가된 신뢰성 및 수명과 더불어 브레이크다운 전압의 최대 도달가능한 값 VBDmax 을 갖는다.
n-채널 IGFET는 낮은-두께 게이트 유전체 층 (460, 536, 또는 660) 을 가진 n-채널 IGFET (108, 112, 또는 120) 에 대해 존재하는 것과 같은 n-형 게이트 전극 대신에 p-형 붕소-도핑된 폴리실리콘 게이트 전극을 가질 수도 있다. 그 경우에, n-채널 IGFET의 게이트 유전체 층에는 p-형 붕소-도핑된 폴리실리콘 게이트 전극 내의 붕소가 게이트 유전체 층을 거쳐 n-채널 IGFET의 채널 존까지 통과하는 것을 방지하기 위한 전술한 질소-농도 수직 프로파일 특성들을 가진 질소가 제공될 수 있다. 그러므로 첨부된 청구범위에서 규정된 본 발명의 진실한 범위로부터 일탈하지 않는 다양한 변형들이 당업자에 의해 이루어질 수 있다.

Claims (198)

  1. 반도체 구조로서,
    상부 표면을 가진 반도체 보디의 보디 재료의 제 1 및 제 2 웰 영역들로서, 상기 보디 재료는 제 1 전도성 타입을 갖도록 상기 제 1 전도성 타입의 반도체 도펀트로 도핑된, 상기 제 1 및 제 2 웰 영역들; 및
    상기 반도체 보디의 상부 표면을 따라서 상기 반도체 보디에 위치해 있는 상기 제 1 전도성 타입과 반대인 제 2 전도성 타입의 제 1 및 제 2 존들을 포함하고,
    상기 제 1 및 제 2 웰 영역들은 상기 제 1 및 제 2 존들의 아래에서 각각 확장되고 상기 제 1 및 제 2 존들과 각각 만나서 상기 제 1 및 제 2 존들과 함께 제 1 및 제 2 pn 접합들을 각각 형성함으로써 (a) 각각의 pn 접합이 상기 보디의 상부 표면 아래에서 최대 깊이에 도달하고, (b) 상기 제 1 전도성 타입의 도펀트가 양쪽 존들에 존재하고, 또한 상기 제 1 및 제 2 웰 영역들에 각각 위치해 있고 상기 제 1 및 제 2 존들의 아래에서 측방으로 각각 연장되는 각각의 제 1 및 제 2 표면하부 최대 농도 위치들에서 국부적으로 제 1 및 제 2 표면하부 최대 농도들에 도달하는 농도를 갖고, (c) 상기 제 1 및 제 2 표면하부 최대 농도 위치들은 상기 제 1 및 제 2 pn 접합들의 최대 깊이들 보다 각각 상기 보디의 상부 표면 아래에서 10배 이하 더 깊게 존재하고, 및 (d) 상기 제 1 전도성 타입의 도펀트의 농도는 (i) 상기 제 1 표면하부 최대 농도 위치로부터 상기 제 1 존을 거치는 선택된 제 1 수직 위치를 따라 상기 보디의 상부 표면으로 상향 이동할 때에 상기 제 1 표면하부 최대 농도의 1/10 이하로 감소하고, (ii) 상기 제 1 표면하부 최대 농도 위치로부터 상기 제 1 수직 위치를 따라 상기 제 1 pn 접합으로 이동할 때에 상기 제 1 표면하부 최대 농도의 1/10 보다 큰 농도로 실질적으로 단조롭게 (monotonically) 감소하고, 또한 (iii) 상기 제 2 표면하부 최대 농도 위치로부터 상기 제 2 존을 거치는 선택된 제 2 수직 위치를 따라 상기 보디의 상부 표면으로 상향 이동할 때에 적어도 하나의 추가적인 표면하부 최대 농도에 도달하는, 반도체 구조.
  2. 제 1 항에 있어서,
    상기 제 1 전도성 타입의 도펀트의 농도는, 또한 상기 제 1 표면하부 최대 농도 위치로부터 상기 제 1 수직 위치를 따라 상기 제 1 pn 접합으로 이동할 때에 실질적으로 굴곡없이 (inflectionlessly) 감소하는, 반도체 구조.
  3. 제 1 항에 있어서,
    상기 제 1 전도성 타입의 도펀트의 농도는, 상기 제 1 표면하부 최대 농도 위치로부터 상기 제 1 존을 거치는 상기 제 1 수직 위치를 따라 상기 보디의 상부 표면으로 이동할 때에 상기 제 1 표면하부 최대 농도의 1/20 이하로 감소하는, 반도체 구조.
  4. 제 1 항에 있어서,
    상기 제 1 전도성 타입의 도펀트의 농도는, 상기 제 1 pn 접합으로부터 상기 제 1 수직 위치를 따라서 상기 제 1 pn 접합의 최대 깊이의 20% 보다 상기 보디의 상부 표면으로부터 멀지 않은 지점까지 이동할 때에 실질적으로 단조롭게 감소하는, 반도체 구조.
  5. 제 1 항에 있어서,
    상기 제 1 표면하부 최대 농도는, 상기 제 1 표면하부 최대 농도 위치로부터 상기 제 1 pn 접합의 최대 깊이의 10배 깊이까지 아래로 이동할 때에, 상기 제 1 전도성 타입의 도펀트의 농도에서 실질적으로 유일한 로컬 표면하부 최대 (local subsurface maximum) 인, 반도체 구조.
  6. 제 1 항에 있어서,
    상기 제 1 전도성 타입의 도펀트의 농도는, 상기 제 1 표면하부 최대 농도 위치 아래에 위치해 있는 추가적인 표면하부 최대 농도 위치에서 상기 제 1 수직 위치를 따라 추가적인 표면하부 최대 농도에 도달하는, 반도체 구조.
  7. 제 6 항에 있어서,
    상기 제 1 표면하부 최대 농도 및 상기 추가적인 표면하부 최대 농도는 상기 제 1 전도성 타입의 메인 및 추가 반도체 도펀트들로부터 각각 발생하고; 또한
    상기 제 1 전도성 타입의 추가 도펀트는 상기 제 1 전도성 타입의 도펀트의 농도로 하여금 상기 제 1 표면하부 최대 농도의 깊이보다 작은 임의의 깊이에서 25% 이하 만큼 상승되게 하는, 반도체 구조.
  8. 제 7 항에 있어서,
    상기 추가적인 표면하부 최대 농도 위치는, 상기 제 1 pn 접합의 최대 깊이보다 상기 보디의 상부 표면 아래에서 10배 이하 더 깊게 존재하는, 반도체 구조.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 1 전도성 타입의 도펀트의 농도는, 상기 제 2 표면하부 최대 농도 위치로부터 상기 제 2 존을 거치는 상기 제 2 수직 위치를 따라 상기 보디의 상부 표면으로 상향 이동할 때에, 상기 제 2 표면하부 최대 농도의 10배 미만 만큼 증가하거나 또는 상기 제 2 표면하부 최대 농도의 1/10 보다 큰 농도로 감소하는, 반도체 구조.
  10. 제 9 항에 있어서,
    상기 제 1 전도성 타입의 도펀트의 농도는, 상기 제 2 수직 위치를 따르는 각각의 추가적인 표면하부 농도 최대의 깊이에서 상기 제 1 수직 위치를 따라 대체로 단조롭게 변화하는, 반도체 구조.
  11. 적어도 하나의 제 1 FET 및 적어도 하나의 제 2 FET 를 포함하는 복수의 유사-극성 전계-효과 트랜지스터 ("FET") 들을 포함하는 구조로서, 상기 FET 들은 제 1 전도성 타입을 갖도록 하기 위해 상기 제 1 전도성 타입의 반도체 도펀트로 도핑된 보디 재료를 가진 반도체 보디의 상부 표면을 따라 제공되고, 각각의 FET 는,
    상기 보디 재료의 영역의 채널 존;
    상기 반도체 보디의 상부 표면을 따라 상기 반도체 보디에 위치해 있고, 상기 채널 존에 의해 측방으로 분리된 제 1 및 제 2 소스/드레인 ("S/D") 존들로서, 보디-재료 영역과 각각의 pn 접합들을 형성하도록 상기 제 1 전도성 타입과 반대인 제 2 전도성 타입을 가져서 (a) 각각의 pn 접합은 상기 보디의 상부 표면 아래에서 최대 깊이에 도달하고, (b) 상기 보디-재료 영역은 양 S/D 존들 모두의 아래에서 측방으로 확장되고, (c) 상기 제 1 전도성 타입의 도펀트는 양 S/D 존들 모두에 존재하고 또한 상기 채널 및 S/D 존들의 각각의 대체로 모두의 아래에서 측방으로 연장되는 메인 표면하부 최대 농도 위치에서 메인 표면하부 최대 농도에 국부적으로 도달하는 농도를 갖고, 및 (d) 상기 메인 표면하부 최대 농도 위치는 각각의 S/D 존에 관한 pn 접합의 최대 깊이 보다 상기 보디의 상부 표면 아래에서 10배 이하 더 깊게 존재하는, 상기 제 1 및 제 2 소스/드레인 ("S/D") 존들;
    상기 채널 존의 위에 놓인 게이트 유전체 층; 및
    상기 채널 존 위의 상기 게이트 유전체 층의 위에 놓인 게이트 전극을 포함하고,
    상기 제 1 전도성 타입의 도펀트의 농도는 (i) 각각의 제 1 FET 에 관한 메인 표면하부 최대 농도 위치로부터 상기 제 1 FET 의 S/D 존들 중의 특정한 S/D 존을 거치는 상기 제 1 FET 에 관해 선택된 수직 위치를 따라 상기 보디의 상부 표면으로 상향 이동할 때에 상기 각각의 제 1 FET 에 관한 상기 메인 표면하부 최대 농도의 1/10 이하로 감소하고, (ii) 상기 제 1 FET 에 관한 메인 표면하부 최대 농도 위치로부터 상기 제 1 FET 에 관해 선택된 수직 위치를 따라 상기 제 1 FET 의 특정한 S/D 존에 관한 pn 접합으로 이동할 때에 상기 제 1 FET 에 관한 상기 메인 표면하부 최대 농도의 1/10 보다 큰 농도로 실질적으로 단조롭게 (monotonically) 감소하고 또한 (iii) 각각의 제 2 FET 에 관한 메인 표면하부 최대 농도 위치와 상기 보디의 상부 표면 사이의 적어도 하나의 추가적인 표면하부 최대 농도에 도달하여서, 상기 제 2 FET 에 관한 각각의 추가적인 표면하부 최대 농도가 상기 제 2 FET 의 채널 존 위에 놓인 상기 제 2 FET 의 게이트 전극 및 상기 제 2 FET 의 S/D 존들 각각의 적어도 일부분의 대체로 모든 재료 아래에서 측방으로 연장되는 추가적인 표면하부 최대 농도 위치에서 존재하는, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  12. 제 11 항에 있어서,
    상기 제 1 전도성 타입의 도펀트의 농도는 또한, 하나의 이러한 제 1 FET 에 관한 메인 표면하부 최대 농도 위치로부터 상기 제 1 FET 에 관해 선택된 수직 위치를 따라 상기 제 1 FET 의 특정한 S/D 존에 관한 pn 접합으로 이동할 때에 실질적으로 굴곡없이 (inflectionlessly) 감소하는, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  13. 제 11 항에 있어서,
    상기 제 1 전도성 타입의 도펀트의 농도는, 하나의 이러한 제 1 FET 에 관한 메인 표면하부 최대 농도 위치로부터 상기 제 1 FET 의 특정한 S/D 존을 거치는 상기 제 1 FET 에 관해 선택된 수직 위치를 따라 상기 보디의 상부 표면으로 이동할 때에 상기 하나의 이러한 제 1 FET 에 관한 상기 메인 표면하부 최대 농도의 1/20 이하로 감소하는, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  14. 제 11 항에 있어서,
    상기 제 1 전도성 타입의 도펀트의 농도는, 하나의 이러한 제 1 FET 의 특정한 S/D 존에 관한 pn 접합으로부터 상기 제 1 FET 에 관해 선택된 수직 위치를 따라 상기 제 1 FET 의 특정한 S/D 존에 관한 pn 접합의 최대 깊이의 20% 보다 상기 보디의 상부 표면으로부터 더 멀지 않은 지점까지 이동할 때에 실질적으로 단조롭게 감소하는, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  15. 제 11 항에 있어서,
    하나의 이러한 제 1 FET 에 관한 상기 메인 표면하부 최대 농도는, 상기 제 1 FET 에 관한 메인 표면하부 최대 농도 위치로부터 상기 제 1 FET 에 관해 선택된 수직 위치를 따라 상기 제 1 FET 의 특정한 S/D 존에 관한 pn 접합의 최대 깊이의 10배 깊이까지 아래로 이동할 때에 상기 제 1 전도성 타입의 도펀트 농도에서 실질적으로 유일한 로컬 표면하부 최대인, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  16. 제 11 항에 있어서,
    상기 제 1 전도성 타입의 도펀트의 농도는, 하나의 이러한 제 1 FET 에 관한 상기 메인 표면하부 최대 농도 위치 아래에 위치하고 또한 상기 제 1 FET 의 채널 존의 대체로 모두의 아래에서 측방으로 연장되는 추가적인 표면하부 최대 농도 위치에서 추가적인 표면하부 최대 농도에 도달하는, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  17. 제 16 항에 있어서,
    상기 제 1 FET 에 관한 메인 표면하부 최대 농도 및 추가적인 표면하부 최대 농도는 상기 제 1 전도성 타입의 메인 반도체 도펀트 및 추가적인 반도체 도펀트로부터 각각 발생하고; 또한
    상기 제 1 전도성 타입의 상기 추가적인 도펀트는 상기 제 1 전도성 타입의 도펀트의 농도로 하여금 상기 제 1 FET 에 관한 메인 표면하부 최대 농도의 깊이 보다 더 작은 임의의 깊이에서 25% 이하 만큼 상승되게 하는, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  18. 제 17 항에 있어서,
    상기 제 1 전도성 타입의 상기 추가적인 도펀트는 상기 제 1 전도성 타입의 도펀트의 농도로 하여금 상기 제 1 FET 에 관한 메인 표면하부 최대 농도의 깊이 보다 더 작은 임의의 깊이에서 10% 이하 만큼 상승되게 하는, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  19. 제 17 항에 있어서,
    상기 제 1 FET 에 관한 상기 추가적인 표면하부 최대 농도는, 상기 제 1 FET 의 각각의 S/D 존에 관한 pn 접합의 최대 깊이 보다 상기 보디의 상부 표면 아래에서 10배 이하 더 깊게 존재하는, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  20. 제 11 항에 있어서,
    각각의 FET 에 관한 상기 메인 표면하부 최대 농도 위치는, 상기 FET 의 각각의 S/D 존에 관한 pn 접합의 최대 깊이 보다 상기 보디의 상부 표면 아래에서 5배 이하 더 깊게 존재하는, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  21. 제 11 항에 있어서,
    상기 FET 들 중의 하나의 게이트 유전체 층은 하부 및 상부 게이트 유전체 표면들을 갖고, 평균 게이트 유전체 두께를 가지며, 또한 반도체 재료, 산소, 및 (i) 상기 상부 게이트 유전체 표면 아래의 정규화된 깊이가 0.2 이하의 정규화된 최대-질소-농도 깊이 값에 있는 경우 상기 게이트 유전체 층의 최대-질소-농도 위치를 따라 2×1021 - 6×1021 atoms/cm3 의 최대 농도에 도달하고 또한 (ii) 상기 정규화된 깊이가 0.9 까지의 더 높은 값에 있는 경우 1×1020 atoms/cm3 로 떨어지는 게이트 유전체 질소 농도에서의 질소를 포함하고, 상기 정규화된 깊이는 상기 상부 게이트 유전체 표면 아래의 실제 깊이를 상기 평균 게이트 유전체 두께로 나눈 것인, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  22. 제 21 항에 있어서,
    상기 FET 들은 p-채널 FET 들인, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  23. 제 11 항 내지 제 22 항 중 어느 한 항에 있어서,
    상기 제 1 전도성 타입의 도펀트의 농도는, 하나의 이러한 제 2 FET 에 관한 메인 표면하부 최대 농도 위치로부터 상기 제 2 FET 의 어느 일방의 S/D 존을 거치는 상기 제 2 FET 에 관해 선택된 수직 위치를 따라 상기 보디의 상부 표면으로 상향 이동할 때에, 상기 하나의 이러한 제 2 FET 에 관한 상기 메인 표면하부 최대 농도의 10배 미만 만큼 증가하거나 또는 상기 하나의 이러한 제 2 FET 에 관한 메인 표면하부 최대 농도의 1/10 보다 큰 농도로 감소하는, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  24. 제 23 항에 있어서,
    상기 제 1 전도성 타입의 도펀트의 농도는, 하나의 이러한 제 2 FET 에 관해 선택된 수직 위치를 따르는 각각의 추가적인 표면하부 농도 최대의 깊이에서, 하나의 이러한 제 1 FET 에 관해 선택된 수직 위치를 따라 대체로 단조롭게 변화하는, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  25. 적어도 하나의 제 1 FET 및 적어도 하나의 제 2 FET 를 포함하는 복수의 유사-극성 전계-효과 트랜지스터 ("FET") 들을 포함하는 구조로서, 상기 FET 들은 제 1 전도성 타입을 갖도록 하기 위해 상기 제 1 전도성 타입의 반도체 도펀트로 도핑된 보디 재료를 가진 반도체 보디의 상부 표면을 따라 제공되고, 각각의 FET 는,
    상기 보디 재료의 영역의 채널 존;
    상기 반도체 보디의 상부 표면을 따라 상기 반도체 보디에 위치해 있고, 상기 채널 존에 의해 측방으로 분리된 제 1 및 제 2 소스/드레인 ("S/D") 존들로서, 보디-재료 영역과 각각의 pn 접합들을 형성하도록 상기 제 1 전도성 타입과 반대인 제 2 전도성 타입을 가져서 (a) 각각의 pn 접합은 상기 보디의 상부 표면 아래에서 최대 깊이에 도달하고, (b) 상기 보디-재료 영역은 양 S/D 존들 모두의 아래에서 측방으로 확장되고, (c) 상기 제 1 전도성 타입의 도펀트는 양 S/D 존들 모두에 존재하고 또한 상기 채널 및 S/D 존들의 각각의 대체로 모두의 아래에서 측방으로 연장되는 메인 표면하부 최대 농도 위치에서 메인 표면하부 최대 농도에 국부적으로 도달하는 농도를 갖고, 및 (d) 상기 메인 표면하부 최대 농도 위치는 각각의 S/D 존에 관한 pn 접합의 최대 깊이 보다 상기 보디의 상부 표면 아래에서 10배 이하 더 깊게 존재하는, 상기 제 1 및 제 2 소스/드레인 ("S/D") 존들;
    상기 채널 존의 위에 놓인 게이트 유전체 층; 및
    상기 채널 존 위의 상기 게이트 유전체 층의 위에 놓인 게이트 전극을 포함하고,
    상기 제 1 전도성 타입의 도펀트의 농도는 (i) 각각의 제 1 FET 에 관한 메인 표면하부 최대 농도 위치로부터 상기 제 1 FET 의 S/D 존들 중의 특정한 S/D 존을 거치는 상기 제 1 FET 에 관해 선택된 수직 위치를 따라 상기 보디의 상부 표면으로 상향 이동할 때에 상기 각각의 제 1 FET 에 관한 상기 메인 표면하부 최대 농도의 1/10 이하로 감소하고, (ii) 상기 제 1 FET 에 관한 메인 표면하부 최대 농도 위치로부터 상기 제 1 FET 에 관해 선택된 수직 위치를 따라 상기 제 1 FET 의 특정한 S/D 존에 관한 pn 접합으로 이동할 때에 실질적으로 단조롭게(monotonically) 감소하고 또한 (iii) 각각의 제 2 FET 에 관한 메인 표면하부 최대 농도 위치와 상기 보디의 상부 표면 사이의 적어도 하나의 추가적인 표면하부 최대 농도에 도달하여서, 상기 제 2 FET 에 관한 각각의 추가적인 표면하부 최대 농도가 상기 제 2 FET 의 채널 존 위에 놓인 상기 제 2 FET 의 게이트 전극 및 상기 제 2 FET 의 S/D 존들 각각의 적어도 일부분의 대체로 모든 재료 아래에서 측방으로 연장되는 추가적인 표면하부 최대 농도 위치에서 존재하고, 상기 게이트 유전체 층들은 다음의 게이트 유전체 층 요건들:
    a. 하나의 이러한 제 1 FET 의 게이트 유전체 층은 하나의 이러한 제 2 FET 의 게이트 유전체 층 보다 재료적으로 더 큰 두께를 가짐;
    b. 하나의 이러한 제 1 FET 및 하나의 이러한 제 2 FET 의 게이트 유전체 층들은 거의 동일한 두께를 가짐;
    c. 하나의 이러한 제 2 FET 의 게이트 유전체 층은 하나의 이러한 제 1 FET 의 게이트 유전체 층 보다 재료적으로 더 큰 두께를 가짐;
    d. 하나의 이러한 제 1 FET 의 게이트 유전체 층은 또 다른 이러한 제 1 FET 의 게이트 유전체 층과 재료적으로 상이한 두께를 가짐; 및
    e. 하나의 이러한 제 2 FET 의 게이트 유전체 층은 또 다른 이러한 제 2 FET 의 게이트 유전체 층과 재료적으로 상이한 두께를 가짐,
    중의 적어도 2 개를 선택적으로 만족시키는, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  26. 제 25 항에 있어서,
    상기 게이트 유전체 층들은, 상기 게이트 유전체 층 요건들 중의 적어도 3 개를 선택적으로 만족시키는, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  27. 제 25 항에 있어서,
    상기 게이트 유전체 층들은, 상기 게이트 유전체 층 요건들 중의 적어도 4 개를 선택적으로 만족시키는, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  28. 제 25 항에 있어서,
    상기 게이트 유전체 층들은, 상기 게이트 유전체 층 요건들 모두를 만족시키는, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  29. 제 25 항에 있어서,
    상기 FET 들 중의 하나의 게이트 유전체 층은 하부 및 상부 게이트 유전체 표면들을 갖고, 평균 게이트 유전체 두께를 가지며, 또한 반도체 재료, 산소, 및 (i) 상기 상부 게이트 유전체 표면 아래의 정규화된 깊이가 0.2 이하의 정규화된 최대-질소-농도 깊이 값에 있는 경우 상기 게이트 유전체 층의 최대-질소-농도 위치를 따라 2×1021 - 6×1021 atoms/cm3 의 최대 농도에 도달하고 또한 (ii) 상기 정규화된 깊이가 0.9 까지의 더 높은 값에 있는 경우 1×1020 atoms/cm3 로 떨어지는, 게이트 유전체 질소 농도에서의 질소를 포함하고, 상기 정규화된 깊이는 상기 상부 게이트 유전체 표면 아래의 실제 깊이를 상기 평균 게이트 유전체 두께로 나눈 것인, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  30. 제 29 항에 있어서,
    상기 FET 들은 p-채널 FET 들인, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  31. 제 25 항 내지 제 30 항 중 어느 한 항에 있어서,
    상기 제 1 전도성 타입의 도펀트의 농도는, 각각의 제 1 FET 에 관한 메인 표면하부 최대 농도 위치로부터 상기 제 1 FET 에 관해 선택된 수직 위치를 따라 상기 제 1 FET 의 특정한 S/D 존에 관한 pn 접합으로 이동할 때에 상기 각각의 제 1 FET 에 관한 상기 메인 표면하부 최대 농도의 1/10 보다 큰 농도로 감소하는, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  32. 적어도 하나의 제 1 FET 및 적어도 하나의 제 2 FET 를 포함하는 복수의 유사-극성 전계-효과 트랜지스터 ("FET") 들을 포함하는 구조로서, 상기 FET 들은 제 1 전도성 타입을 갖도록 하기 위해 상기 제 1 전도성 타입의 반도체 도펀트로 도핑된 보디 재료를 가진 반도체 보디의 상부 표면을 따라 제공되고, 각각의 FET 는,
    상기 보디 재료의 영역의 채널 존;
    상기 반도체 보디의 상부 표면을 따라 상기 반도체 보디에 위치해 있고, 상기 채널 존에 의해 측방으로 분리된 제 1 및 제 2 소스/드레인 ("S/D") 존들로서, 보디-재료 영역과 각각의 pn 접합들을 형성하도록 상기 제 1 전도성 타입과 반대인 제 2 전도성 타입을 가져서 (a) 각각의 pn 접합은 상기 보디의 상부 표면 아래에서 최대 깊이에 도달하고, (b) 상기 보디-재료 영역은 양 S/D 존들 모두의 아래에서 측방으로 확장되고, (c) 상기 제 1 전도성 타입의 도펀트는 양 S/D 존들 모두에 존재하고 또한 상기 채널 및 S/D 존들의 각각의 대체로 모두의 아래에서 측방으로 연장되는 메인 표면하부 최대 농도 위치에서 메인 표면하부 최대 농도에 국부적으로 도달하는 농도를 갖고, 및 (d) 상기 메인 표면하부 최대 농도 위치는 각각의 S/D 존에 관한 pn 접합의 최대 깊이 보다 상기 보디의 상부 표면 아래에서 10배 이하 더 깊게 존재하는, 상기 제 1 및 제 2 소스/드레인 ("S/D") 존들;
    상기 채널 존의 위에 놓인 게이트 유전체 층; 및
    상기 채널 존 위의 상기 게이트 유전체 층의 위에 놓인 게이트 전극을 포함하고,
    상기 제 1 전도성 타입의 도펀트의 농도는 (i) 각각의 제 1 FET 에 관한 메인 표면하부 최대 농도 위치로부터 상기 제 1 FET 의 S/D 존들 중의 특정한 S/D 존을 거치는 상기 제 1 FET 에 관해 선택된 수직 위치를 따라 상기 보디의 상부 표면으로 상향 이동할 때에 상기 각각의 제 1 FET 에 관한 상기 메인 표면하부 최대 농도의 1/10 이하로 감소하고, (ii) 상기 제 1 FET 에 관한 메인 표면하부 최대 농도 위치로부터 상기 제 1 FET 에 관해 선택된 수직 위치를 따라 상기 제 1 FET 의 특정한 S/D 존에 관한 pn 접합으로 이동할 때에 실질적으로 단조롭게 (monotonically) 감소하고 또한 (iii) 각각의 제 2 FET 에 관한 메인 표면하부 최대 농도 위치와 상기 보디의 상부 표면 사이의 적어도 하나의 추가적인 표면하부 최대 농도에 도달하여서, 상기 제 2 FET 에 관한 각각의 추가적인 표면하부 최대 농도가 상기 제 2 FET 의 채널 존 위에 놓인 상기 제 2 FET 의 게이트 전극 및 상기 제 2 FET 의 S/D 존들 각각의 적어도 일부분의 대체로 모든 재료 아래에서 측방으로 연장되는 추가적인 표면하부 최대 농도 위치에서 존재하고, 하나의 제 1 FET 가 하나의 제 2 FET 보다 재료적으로 더 작은 크기의 문턱 전압을 갖는 복수의 인스턴스 (instance) 들이 존재하고 또한 상기 복수의 인스턴스들에서의 상기 FET 들의 게이트 유전체 층들은 다음의 게이트 유전체 층 요건들:
    a. 하나의 이러한 제 1 FET 및 하나의 이러한 제 2 FET 의 게이트 유전체 층들은 거의 동일한 두께를 가짐;
    b. 하나의 이러한 제 1 FET 의 게이트 유전체 층은 하나의 이러한 제 2 FET 의 게이트 유전체 층 보다 재료적으로 더 큰 두께를 가짐; 및
    c. 하나의 이러한 제 2 FET 의 게이트 유전체 층은 하나의 이러한 제 1 FET 의 게이트 유전체 층 보다 재료적으로 더 큰 두께를 가짐,
    중의 적어도 2 개를 선택적으로 만족시키는, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  33. 제 32 항에 있어서,
    상기 복수의 인스턴스들에서의 상기 FET 들의 게이트 유전체 층들은 상기 게이트 유전체 층 요건들의 모두를 만족시키는, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  34. 제 32 항에 있어서,
    상기 FET 들 중의 하나의 게이트 유전체 층은 하부 및 상부 게이트 유전체 표면들을 갖고, 평균 게이트 유전체 두께를 가지며, 또한 반도체 재료, 산소, 및 (i) 상기 상부 게이트 유전체 표면 아래의 정규화된 깊이가 0.2 이하의 정규화된 최대-질소-농도 깊이 값에 있는 경우 상기 게이트 유전체 층의 최대-질소-농도 위치를 따라 2×1021 - 6×1021 atoms/cm3 의 최대 농도에 도달하고 또한 (ii) 상기 정규화된 깊이가 0.9 까지의 더 높은 값에 있는 경우 1×1020 atoms/cm3 로 떨어지는, 게이트 유전체 질소 농도에서의 질소를 포함하고, 상기 정규화된 깊이는 상기 상부 게이트 유전체 표면 아래의 실제 깊이를 상기 평균 게이트 유전체 두께로 나눈 것인, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  35. 제 32 항 내지 34 항 중 어느 한 항에 있어서,
    상기 제 1 전도성 타입의 도펀트의 농도는, 각각의 제 1 FET 에 관한 메인 표면하부 최대 농도 위치로부터 상기 제 1 FET 에 관해 선택된 수직 위치를 따라 상기 제 1 FET 의 상기 특정한 S/D 존에 관한 pn 접합으로 이동할 때에 상기 각각의 제 1 FET 에 관한 상기 메인 표면하부 최대 농도의 1/10 보다 큰 농도로 감소하는, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  36. 적어도 하나의 제 1 FET 및 적어도 하나의 제 2 FET 를 포함하는 복수의 유사-극성 전계-효과 트랜지스터 ("FET") 들을 포함하는 구조로서, 상기 FET 들은 제 1 전도성 타입을 갖도록 하기 위해 상기 제 1 전도성 타입의 반도체 도펀트로 도핑된 보디 재료를 가진 반도체 보디의 상부 표면을 따라 제공되고, 각각의 FET 는,
    상기 보디 재료의 영역의 채널 존;
    상기 반도체 보디의 상부 표면을 따라 상기 반도체 보디에 위치해 있고, 상기 채널 존에 의해 측방으로 분리된 제 1 및 제 2 소스/드레인 ("S/D") 존들로서, 보디-재료 영역과 각각의 pn 접합들을 형성하도록 상기 제 1 전도성 타입과 반대인 제 2 전도성 타입을 가져서 (a) 각각의 pn 접합은 상기 보디의 상부 표면 아래에서 최대 깊이에 도달하고, (b) 상기 보디-재료 영역은 양 S/D 존들 모두의 아래에서 측방으로 확장되고, (c) 상기 제 1 전도성 타입의 도펀트는 양 S/D 존들 모두에 존재하고 또한 상기 채널 및 S/D 존들의 각각의 대체로 모두의 아래에서 측방으로 연장되는 메인 표면하부 최대 농도 위치에서 메인 표면하부 최대 농도에 국부적으로 도달하는 농도를 갖고, 및 (d) 상기 메인 표면하부 최대 농도 위치는 각각의 S/D 존에 관한 pn 접합의 최대 깊이 보다 상기 보디의 상부 표면 아래에서 10배 이하 더 깊게 존재하는, 상기 제 1 및 제 2 소스/드레인 ("S/D") 존들;
    상기 채널 존의 위에 놓인 게이트 유전체 층; 및
    상기 채널 존 위의 상기 게이트 유전체 층의 위에 놓인 게이트 전극을 포함하고,
    상기 제 1 전도성 타입의 도펀트의 농도는 (i) 각각의 제 1 FET 에 관한 메인 표면하부 최대 농도 위치로부터 상기 제 1 FET 의 S/D 존들 중의 특정한 S/D 존을 거치는 상기 제 1 FET 에 관해 선택된 수직 위치를 따라 상기 보디의 상부 표면으로 상향 이동할 때에 상기 각각의 제 1 FET 에 관한 상기 메인 표면하부 최대 농도의 1/10 이하로 감소하고, (ii) 상기 제 1 FET 에 관한 메인 표면하부 최대 농도 위치로부터 상기 제 1 FET 에 관해 선택된 수직 위치를 따라 상기 제 1 FET 의 특정한 S/D 존에 관한 pn 접합으로 이동할 때에 실질적으로 단조롭게 (monotonically) 감소하고 또한 (iii) 각각의 제 2 FET 에 관한 메인 표면하부 최대 농도 위치와 상기 보디의 상부 표면 사이의 적어도 하나의 추가적인 표면하부 최대 농도에 도달하여서, 상기 제 2 FET 에 관한 각각의 추가적인 표면하부 최대 농도가 상기 제 2 FET 의 채널 존 위에 놓인 상기 제 2 FET 의 게이트 전극 및 상기 제 2 FET 의 S/D 존들 각각의 적어도 일부분의 대체로 모든 재료 아래에서 측방으로 연장되는 추가적인 표면하부 최대 농도 위치에서 존재하고, FET 의 각각의 S/D 존이 메인 S/D 부분, 및 상기 메인 S/D 부분과 측면으로 연속되고 상기 FET 의 게이트 전극 아래에서 측방으로 확장되는 상기 메인 S/D 부분 보다 더 저농도로 도핑된 측면 S/D 확장부를 포함하여서, 상기 FET 의 채널 존이 상기 보디의 상부 표면을 따르는 상기 FET 의 S/D 확장부들에 의해 종결되는 복수의 인스턴스 (instance) 들이 존재하고, 또한 상기 복수의 인스턴스들에서의 FET 들의 S/D 확장부들은 다음의 S/D 확장부 요건들:
    a. 하나의 이러한 제 1 FET 의 S/D 확장부들 중의 하나는 상기 제 1 FET 의 S/D 확장부들의 나머지 것보다 상기 보디의 상부 표면 아래에서 더 깊게 확장됨;
    b. 하나의 이러한 제 1 FET 의 각각의 S/D 확장부는 하나의 이러한 제 2 FET 의 각각의 S/D 확장부 보다 상기 보디의 상부 표면 아래에서 재료적으로 더 깊게 확장됨; 및
    c. 하나의 이러한 제 2 FET 의 각각의 S/D 확장부는 또 다른 이러한 제 2 FET 의 각각의 S/D 확장부 보다 상기 보디의 상부 표면 아래에서 재료적으로 더 깊게 확장됨,
    중의 적어도 2 개를 선택적으로 만족시키는, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  37. 제 36 항에 있어서,
    상기 복수의 인스턴스들에서의 FET 들의 S/D 확장부들은 상기 S/D 확장부 요건들의 모두를 만족시키는, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  38. 제 36 항에 있어서,
    상기 게이트 유전체 층들은 다음의 게이트 유전체 층 요건들:
    a. 하나의 이러한 제 1 FET 의 게이트 유전체 층은 하나의 이러한 제 2 FET 의 게이트 유전체 층 보다 재료적으로 더 큰 두께를 가짐;
    b. 하나의 이러한 제 1 FET 및 하나의 이러한 제 2 FET 의 게이트 유전체 층들은 거의 동일한 두께를 가짐;
    c. 하나의 이러한 제 2 FET 의 게이트 유전체 층은 하나의 이러한 제 1 FET 의 게이트 유전체 층 보다 재료적으로 더 큰 두께를 가짐;
    d. 하나의 이러한 제 1 FET 의 게이트 유전체 층은 또 다른 이러한 제 1 FET 의 게이트 유전체 층과 재료적으로 상이한 두께를 가짐; 및
    e. 하나의 이러한 제 2 FET 의 게이트 유전체 층은 또 다른 이러한 제 2 FET 의 게이트 유전체 층과 재료적으로 상이한 두께를 가짐,
    중의 적어도 2 개를 선택적으로 만족시키는, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  39. 제 38 항에 있어서,
    상기 게이트 유전체 층들은 상기 게이트 유전체 층 요건들 중의 적어도 3 개를 선택적으로 만족시키는, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  40. 제 38 항에 있어서,
    상기 게이트 유전체 층들은 상기 게이트 유전체 층 요건들 중의 적어도 4 개를 선택적으로 만족시키는, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  41. 제 36 항 내지 제 40 항 중 어느 한 항에 있어서,
    상기 제 1 전도성 타입의 도펀트의 농도는, 각각의 제 1 FET 에 관한 메인 표면하부 최대 농도 위치로부터 상기 제 1 FET 에 관해 선택된 수직 위치를 따라 상기 제 1 FET 의 상기 특정한 S/D 존에 관한 pn 접합으로 이동할 때에 상기 각각의 제 1 FET 에 관한 상기 메인 표면하부 최대 농도의 1/10 보다 큰 농도로 감소하는, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  42. 적어도 하나의 제 1 FET 및 적어도 하나의 제 2 FET 를 포함하는 복수의 유사-극성 전계-효과 트랜지스터 ("FET") 들을 포함하는 구조로서, 상기 FET 들은 제 1 전도성 타입을 갖도록 하기 위해 상기 제 1 전도성 타입의 반도체 도펀트로 도핑된 보디 재료를 가진 반도체 보디의 상부 표면을 따라 제공되고, 각각의 FET 는,
    상기 보디 재료의 영역의 채널 존;
    상기 반도체 보디의 상부 표면을 따라 상기 반도체 보디에 위치해 있고, 상기 채널 존에 의해 측방으로 분리된 제 1 및 제 2 소스/드레인 ("S/D") 존들로서, 보디-재료 영역과 각각의 pn 접합들을 형성하도록 상기 제 1 전도성 타입과 반대인 제 2 전도성 타입을 가져서 (a) 각각의 pn 접합은 상기 보디의 상부 표면 아래에서 최대 깊이에 도달하고, (b) 상기 보디-재료 영역은 양 S/D 존들 모두의 아래에서 측방으로 확장되고, (c) 상기 제 1 전도성 타입의 도펀트는 양 S/D 존들 모두에 존재하고 또한 상기 채널 및 S/D 존들의 각각의 대체로 모두의 아래에서 측방으로 연장되는 메인 표면하부 최대 농도 위치에서 메인 표면하부 최대 농도에 국부적으로 도달하는 농도를 갖고, 및 (d) 상기 메인 표면하부 최대 농도 위치는 각각의 S/D 존에 관한 pn 접합의 최대 깊이 보다 상기 보디의 상부 표면 아래에서 10배 이하 더 깊게 존재하는, 상기 제 1 및 제 2 소스/드레인 ("S/D") 존들;
    상기 채널 존의 위에 놓인 게이트 유전체 층; 및
    상기 채널 존 위의 상기 게이트 유전체 층의 위에 놓인 게이트 전극을 포함하고,
    상기 제 1 전도성 타입의 도펀트의 농도는 (i) 각각의 제 1 FET 에 관한 메인 표면하부 최대 농도 위치로부터 상기 제 1 FET 의 S/D 존들 중의 특정한 S/D 존을 거치는 상기 제 1 FET 에 관해 선택된 수직 위치를 따라 상기 보디의 상부 표면으로 상향 이동할 때에 상기 각각의 제 1 FET 에 관한 상기 메인 표면하부 최대 농도의 1/10 이하로 감소하고, (ii) 상기 제 1 FET 에 관한 메인 표면하부 최대 농도 위치로부터 상기 제 1 FET 에 관해 선택된 수직 위치를 따라 상기 제 1 FET 의 특정한 S/D 존에 관한 pn 접합으로 이동할 때에 실질적으로 단조롭게 (monotonically) 감소하고 또한 (iii) 각각의 제 2 FET 에 관한 메인 표면하부 최대 농도 위치와 상기 보디의 상부 표면 사이의 적어도 하나의 추가적인 표면하부 최대 농도에 도달하여서, 상기 제 2 FET 에 관한 각각의 추가적인 표면하부 최대 농도가 상기 제 2 FET 의 채널 존 위에 놓인 상기 제 2 FET 의 게이트 전극 및 상기 제 2 FET 의 S/D 존들 각각의 적어도 일부분의 대체로 모든 재료 아래에서 측방으로 연장되는 추가적인 표면하부 최대 농도 위치에서 존재하고, FET 의 보디-재료 영역의 포켓 부분이 상기 FET 의 제 1 S/D 존을 따라 상기 FET 의 채널 존으로 확장되고 상기 보디-재료 영역의 측면으로 인접한 재료 보다 더 고농도로 도핑된 복수의 인스턴스 (instance) 들이 존재하고 또한 상기 복수의 인스턴스들에서의 FET 들의 포켓 부분들은 다음의 포켓 부분 요건들:
    a. 하나의 이러한 제 1 FET 의 포켓 부분이 상기 제 1 FET 의 채널 존으로 하여금 상기 제 1 FET 의 S/D 존들에 대해 비대칭적으로 되게 함;
    b. 하나의 이러한 제 1 FET 의 보디-재료 영역의 또 다른 포켓 부분이 상기 제 1 FET 의 S/D 존을 따라 상기 제 1 FET 의 채널 존으로 확장되고 상기 보디-재료 영역의 측면으로 인접한 재료 보다 더 고농도로 도핑됨; 및
    c. 하나의 이러한 제 2 FET 의 보디-재료 영역의 또 다른 포켓 부분이 상기 제 2 FET 의 제 2 S/D 존을 따라 상기 제 2 FET 의 채널 존으로 확장되고 상기 보디-재료 영역의 측면으로 인접한 재료 보다 더 고농도로 도핑됨,
    중의 적어도 2 개를 선택적으로 만족시키는, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  43. 제 42 항에 있어서,
    상기 복수의 인스턴스들에서의 FET 들의 포켓 부분들은 상기 포켓 부분 요건들의 모두를 만족시키는, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  44. 제 42 항에 있어서,
    FET 의 각각의 S/D 존이 메인 S/D 부분, 및 상기 메인 S/D 부분과 측면으로 연속되고 상기 FET 의 게이트 전극 아래에서 측방으로 확장되는 상기 메인 S/D 부분 보다 더 저농도로 도핑된 측면 S/D 확장부를 포함하여서, 상기 FET 의 채널 존이 상기 보디의 상부 표면을 따르는 상기 FET 의 S/D 확장부들에 의해 종결되는 복수의 인스턴스들이 존재하고, 또한 상기 복수의 인스턴스들에서의 FET 들의 S/D 확장부들은 다음의 S/D 확장부 요건들:
    a. 하나의 이러한 제 1 FET 의 S/D 확장부들 중의 하나는 상기 제 1 FET 의 S/D 확장부들의 나머지 것보다 상기 보디의 상부 표면 아래에서 더 깊게 확장됨;
    b. 하나의 이러한 제 1 FET 의 각각의 S/D 확장부는 하나의 이러한 제 2 FET 의 각각의 S/D 확장부 보다 상기 보디의 상부 표면 아래에서 재료적으로 더 깊게 확장됨; 및
    c. 하나의 이러한 제 2 FET 의 각각의 S/D 확장부는 또 다른 이러한 제 2 FET 의 각각의 S/D 확장부 보다 상기 보디의 상부 표면 아래에서 재료적으로 더 깊게 확장됨,
    중의 적어도 2 개를 선택적으로 만족시키는, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  45. 제 44 항에 있어서,
    상기 복수의 인스턴스들에서의 FET 들의 포켓 부분들은 상기 S/D 확장부 요건들의 모두를 만족시키는, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  46. 제 42 항에 있어서,
    상기 게이트 유전체 층들은 다음의 게이트 유전체 층 요건들:
    a. 하나의 이러한 제 1 FET 의 게이트 유전체 층은 하나의 이러한 제 2 FET 의 게이트 유전체 층 보다 재료적으로 더 큰 두께를 가짐;
    b. 하나의 이러한 제 1 FET 및 하나의 이러한 제 2 FET 의 게이트 유전체 층들은 거의 동일한 두께를 가짐;
    c. 하나의 이러한 제 2 FET 의 게이트 유전체 층은 하나의 이러한 제 1 FET 의 게이트 유전체 층 보다 재료적으로 더 큰 두께를 가짐;
    d. 하나의 이러한 제 1 FET 의 게이트 유전체 층은 또 다른 이러한 제 1 FET 의 게이트 유전체 층과 재료적으로 상이한 두께를 가짐; 및
    e. 하나의 이러한 제 2 FET 의 게이트 유전체 층은 또 다른 이러한 제 2 FET 의 게이트 유전체 층과 재료적으로 상이한 두께를 가짐,
    중의 적어도 2 개를 선택적으로 만족시키는, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  47. 제 46 항에 있어서,
    상기 게이트 유전체 층들은 상기 게이트 유전체 층 요건들 중의 적어도 3 개를 선택적으로 만족시키는, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  48. 제 46 항에 있어서,
    상기 게이트 유전체 층들은 상기 게이트 유전체 층 요건들 중의 적어도 4 개를 선택적으로 만족시키는, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  49. 제 46 항에 있어서,
    FET 의 각각의 S/D 존이 메인 S/D 부분, 및 상기 메인 S/D 부분과 측면으로 연속되고 상기 FET 의 게이트 전극 아래에서 측방으로 확장되는 상기 메인 S/D 부분 보다 더 저농도로 도핑된 측면 S/D 확장부를 포함하여서, 상기 FET 의 채널 존이 상기 보디의 상부 표면을 따르는 상기 FET 의 S/D 확장부들에 의해 종결되는 복수의 인스턴스들이 존재하고, 또한 상기 복수의 인스턴스들에서의 FET 들의 S/D 확장부들은 다음의 S/D 확장부 요건들:
    a. 하나의 이러한 제 1 FET 의 S/D 확장부들 중의 하나는 상기 제 1 FET 의 S/D 확장부들 중의 나머지 것보다 상기 보디의 상부 표면 아래에서 더 깊게 확장됨;
    b. 하나의 이러한 제 1 FET 의 각각의 S/D 확장부는 하나의 이러한 제 2 FET 의 각각의 S/D 확장부 보다 상기 보디의 상부 표면 아래에서 재료적으로 더 깊게 확장됨; 및
    c. 하나의 이러한 제 2 FET 의 각각의 S/D 확장부는 또 다른 이러한 제 2 FET 의 각각의 S/D 확장부 보다 상기 보디의 상부 표면 아래에서 재료적으로 더 깊게 확장됨,
    중의 적어도 2 개를 선택적으로 만족시키는, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  50. 제 42 항 내지 49 항 중 어느 한 항에 있어서,
    상기 제 1 전도성 타입의 도펀트의 농도는, 각각의 제 1 FET 에 관한 메인 표면하부 최대 농도 위치로부터 상기 제 1 FET 에 관해 선택된 수직 위치를 따라 상기 제 1 FET 의 상기 특정한 S/D 존에 관한 pn 접합으로 이동할 때에 상기 각각의 제 1 FET 에 관한 상기 메인 표면하부 최대 농도의 1/10 보다 큰 농도로 감소하는, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  51. 적어도 하나의 제 1 FET 및 적어도 하나의 제 2 FET 를 포함하는 복수의 유사-극성 전계-효과 트랜지스터 ("FET") 들을 포함하는 구조로서, 상기 FET 들은 제 1 전도성 타입을 갖도록 하기 위해 상기 제 1 전도성 타입의 반도체 도펀트로 도핑된 보디 재료를 가진 반도체 보디의 상부 표면을 따라 제공되고, 각각의 FET 는,
    상기 보디 재료의 영역의 채널 존;
    상기 반도체 보디의 상부 표면을 따라 상기 반도체 보디에 위치해 있고, 상기 채널 존에 의해 측방으로 분리된 제 1 및 제 2 소스/드레인 ("S/D") 존들로서, 보디-재료 영역과 각각의 pn 접합들을 형성하도록 상기 제 1 전도성 타입과 반대인 제 2 전도성 타입을 가져서 (a) 각각의 pn 접합은 상기 보디의 상부 표면 아래에서 최대 깊이에 도달하고, (b) 상기 보디-재료 영역은 양 S/D 존들 모두의 아래에서 측방으로 확장되고, (c) 상기 제 1 전도성 타입의 도펀트는 양 S/D 존들 모두에 존재하고 또한 상기 채널 및 S/D 존들의 각각의 대체로 모두의 아래에서 측방으로 연장되는 메인 표면하부 최대 농도 위치에서 메인 표면하부 최대 농도에 국부적으로 도달하는 농도를 갖고, 및 (d) 상기 메인 표면하부 최대 농도 위치는 각각의 S/D 존에 관한 pn 접합의 최대 깊이 보다 상기 보디의 상부 표면 아래에서 10배 이하 더 깊게 존재하는, 상기 제 1 및 제 2 소스/드레인 ("S/D") 존들;
    상기 채널 존의 위에 놓인 게이트 유전체 층; 및
    상기 채널 존 위의 상기 게이트 유전체 층의 위에 놓인 게이트 전극을 포함하고,
    상기 제 1 전도성 타입의 도펀트의 농도는 (i) 각각의 제 1 FET 에 관한 메인 표면하부 최대 농도 위치로부터 상기 제 1 FET 의 S/D 존들 중의 특정한 S/D 존을 거치는 상기 제 1 FET 에 관해 선택된 수직 위치를 따라 상기 보디의 상부 표면으로 상향 이동할 때에 상기 각각의 제 1 FET 에 관한 상기 메인 표면하부 최대 농도의 1/10 이하로 감소하고, (ii) 상기 제 1 FET 에 관한 메인 표면하부 최대 농도 위치로부터 상기 제 1 FET 에 관해 선택된 수직 위치를 따라 상기 제 1 FET 의 특정한 S/D 존에 관한 pn 접합으로 이동할 때에 실질적으로 단조롭게 (monotonically) 감소하고 또한 (iii) 각각의 제 2 FET 에 관한 메인 표면하부 최대 농도 위치와 상기 보디의 상부 표면 사이의 적어도 하나의 추가적인 표면하부 최대 농도에 도달하여서, 상기 제 2 FET 에 관한 각각의 추가적인 표면하부 최대 농도가 상기 제 2 FET 의 채널 존 위에 놓인 상기 제 2 FET 의 게이트 전극 및 상기 제 2 FET 의 S/D 존들 각각의 적어도 일부분의 대체로 모든 재료 아래에서 측방으로 연장되는 추가적인 표면하부 최대 농도 위치에서 존재하고, 상기 FET 들은 다음의 조합적 요건들 (combinational requirements):
    a. 하나의 이러한 제 1 FET 는 하나의 이러한 제 2 FET 보다 재료적으로 더 작은 크기의 문턱 전압을 갖고, 상기 제 1 FET 의 게이트 유전체 층은 상기 제 2 FET 의 게이트 유전체 층 보다 재료적으로 더 큰 두께를 가짐;
    b. 하나의 이러한 제 1 FET 는 하나의 이러한 제 2 FET 보다 재료적으로 더 작은 크기의 문턱 전압을 갖고, 상기 제 1 FET 의 게이트 유전체 층은 상기 제 2 FET 의 게이트 유전체 층 보다 재료적으로 더 작은 두께를 가짐;
    c. 하나의 이러한 제 1 FET 는 하나의 이러한 제 2 FET 보다 재료적으로 더 작은 크기의 문턱 전압을 갖고, 그들 2 개의 제 1 FET 및 제 2 FET 의 게이트 유전체 층들은 또 다른 이러한 FET 의 게이트 유전체 층 보다 재료적으로 더 큰 두께를 가짐;
    d. 하나의 이러한 제 1 FET 는 하나의 이러한 제 2 FET 보다 재료적으로 더 작은 크기의 문턱 전압을 갖고, 그들 2 개의 제 1 FET 및 제 2 FET 의 게이트 유전체 층들은 또 다른 이러한 FET 의 게이트 유전체 층 보다 재료적으로 더 작은 두께를 가짐;
    e. 하나의 이러한 제 1 FET 는 2 개의 이러한 제 2 FET 들의 각각 보다 재료적으로 더 작은 크기의 문턱 전압을 갖고, 상기 2 개의 이러한 제 2 FET 들의 각각의 문턱 전압들의 크기가 재료적으로 상이하고, 상기 제 1 FET 의 게이트 유전체 층은 그들 제 2 FET 들의 각각의 게이트 유전체 층 보다 재료적으로 더 큰 두께를 가짐; 및
    f. 하나의 이러한 제 1 FET 는 2 개의 이러한 제 2 FET 들의 각각 보다 재료적으로 더 작은 크기의 문턱 전압을 갖고, 상기 2 개의 이러한 제 2 FET 들의 각각의 문턱 전압들의 크기가 재료적으로 상이하고, 각각의 그들 3 개 FET 들의 게이트 유전체 층은 또 다른 이러한 FET 의 게이트 유전체 층 보다 재료적으로 더 작은 두께를 가짐,
    중의 적어도 하나를 선택적으로 만족시키는, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  52. 제 51 항에 있어서,
    상기 FET 들은 상기 조합적 요건들 중의 적어도 2 개를 선택적으로 만족시키는, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  53. 제 51 항에 있어서,
    상기 FET 들은 상기 조합적 요건들 중의 적어도 3 개를 선택적으로 만족시키는, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  54. 제 51 항에 있어서,
    상기 FET 들은 상기 조합적 요건들 중의 적어도 4 개를 선택적으로 만족시키는, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  55. 제 51 항에 있어서,
    상기 FET 들은 상기 조합적 요건들 중의 적어도 5 개를 선택적으로 만족시키는, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  56. 제 51 항에 있어서,
    상기 FET 들은 상기 조합적 요건들의 모두를 만족시키는, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  57. 제 51 항 내지 제 56 항 중 어느 한 항에 있어서,
    상기 제 1 전도성 타입의 도펀트의 농도는, 각각의 제 1 FET 에 관한 메인 표면하부 최대 농도 위치로부터 상기 제 1 FET 에 관해 선택된 수직 위치를 따라 상기 제 1 FET 의 상기 특정한 S/D 존에 관한 pn 접합으로 이동할 때에 상기 각각의 제 1 FET 에 관한 상기 메인 표면하부 최대 농도의 1/10 보다 큰 농도로 감소하는, 복수의 유사-극성 전계-효과 트랜지스터들을 포함하는 구조.
  58. 반도체 보디의 상부 표면을 따라 제공된 한 쌍의 반대-극성 제 1 및 제 2 전계-효과 트랜지스터 ("FET") 들을 포함하는 구조로서, 각각의 FET 는 (i) 상기 반도체 보디의 보디 재료의 채널 존, (ii) 상기 반도체 보디의 상부 표면을 따라 상기 반도체 보디에 위치해 있고, 상기 채널 존에 의해 측방으로 분리된 제 1 및 제 2 소스/드레인 ("S/D") 존들로서, 상기 보디 재료와 각각의 pn 접합들을 형성하여서 각각의 pn 접합이 상기 보디의 상부 표면 아래에서 최대 깊이에 도달하고 또한 상기 보디 재료가 양 S/D 존들 모두의 아래에서 측방으로 연장되는, 상기 제 1 및 제 2 소스/드레인 ("S/D") 존들, (iii) 상기 채널 존 위에 놓인 게이트 유전체 층, 및 (iv) 상기 채널 존 위의 게이트 유전체 층 위에 놓인 게이트 전극을 포함하는, 상기 구조로서,
    상기 제 1 FET 의 보디 재료는 제 1 전도성 타입의 반도체 도펀트로 도핑된 제 1 보디 재료로 구성되어서 상기 제 1 전도성 타입을 갖고, 이에 의해 상기 제 1 FET 의 S/D 존들이 상기 제 1 전도성 타입과 반대인 제 2 전도성 타입을 갖고;
    상기 제 2 FET 의 보디 재료는 상기 제 2 전도성 타입의 반도체 도펀트로 도핑된 제 2 보디 재료로 구성되어서 상기 제 2 전도성 타입을 갖고, 이에 의해 상기 제 2 FET 의 S/D 존들이 상기 제 1 전도성 타입을 갖고;
    상기 제 1 전도성 타입의 도펀트가 상기 제 1 FET 의 S/D 존들에 또한 존재하고, (a) 상기 제 1 FET 의 상기 채널 및 S/D 존들의 각각의 대체로 모두의 아래에서 측방으로 연장되는 제 1 표면하부 보디-재료 위치에서 표면하부 농도 최대에 국부적으로 도달하고, (b) 상기 제 1 표면하부 보디-재료 위치로부터 상기 제 1 FET 의 S/D 존들 중의 특정한 S/D 존을 거치는 선택된 제 1 수직 위치를 따라 상기 보디의 상부 표면으로 이동할 때에 상기 제 1 표면하부 보디-재료 위치에서의 상기 표면하부 농도 최대의 1/10 이하로 감소하고, 또한 (c) 상기 제 1 표면하부 보디-재료 위치로부터 상기 선택된 제 1 수직 위치를 따라 상기 제 1 FET 의 상기 특정한 S/D 존에 관한 pn 접합으로 이동할 때에 실질적으로 단조롭고 (monotonically) 실질적으로 굴곡없이 감소하는 농도를 갖고;
    상기 제 1 표면하부 보디-재료 위치는 상기 제 1 FET 의 상기 특정한 S/D 존에 관한 pn 접합의 최대 깊이 보다 상기 보디의 상부 표면 아래에서 10배 이하 더 깊게 존재하고;
    상기 제 2 전도성 타입의 도펀트가 상기 제 2 FET 의 S/D 존들에 또한 존재하고, (a) 상기 제 2 FET 의 상기 채널 및 S/D 존들의 각각의 대체로 모두의 아래에서 측방으로 연장되는 제 2 표면하부 보디-재료 위치에서 표면하부 농도 최대에 국부적으로 도달하고, (b) 상기 제 2 표면하부 보디-재료 위치로부터 상기 제 2 FET 의 각각의 S/D 존을 거치는 임의의 수직 위치를 따라 상기 보디의 상부 표면으로 이동할 때에 상기 제 2 표면하부 보디-재료 위치에서의 상기 표면하부 농도 최대의 적어도 10배 만큼 증가하거나 상기 표면하부 농도 최대의 1/10 보다 큰 농도로 감소하고; 및
    상기 제 2 표면하부 보디-재료 위치는 상기 제 2 FET 의 각각의 S/D 존에 관한 pn 접합의 최대 깊이 보다 상기 보디의 상부 표면 아래에서 10배 이하 더 깊게 존재하는, 한 쌍의 반대-극성 제 1 및 제 2 전계-효과 트랜지스터들을 포함하는 구조.
  59. 제 58 항에 있어서,
    상기 제 1 전도성 타입의 도펀트의 농도는, 상기 제 1 표면하부 보디-재료 위치로부터 상기 제 1 FET 의 상기 특정한 S/D 존을 거치는 선택된 제 1 수직 위치를 따라 상기 보디의 상부 표면으로 이동할 때에 상기 제 1 표면하부 보디-재료 위치에서의 상기 표면하부 농도 최대의 1/20 이하로 감소하는, 한 쌍의 반대-극성 제 1 및 제 2 전계-효과 트랜지스터들을 포함하는 구조.
  60. 제 59 항에 있어서,
    상기 제 1 전도성 타입의 도펀트의 농도는, 상기 제 1 FET 의 상기 특정한 S/D 존에 관한 pn 접합으로부터 상기 선택된 제 1 수직 위치를 따라 상기 제 1 FET 의 상기 특정한 S/D 존에 관한 pn 접합의 최대 깊이의 20% 보다 상기 보디의 상부 표면으로부터 더 멀지 않은 지점까지 이동할 때에 실질적으로 단조롭게 감소하는, 한 쌍의 반대-극성 제 1 및 제 2 전계-효과 트랜지스터들을 포함하는 구조.
  61. 제 58 항에 있어서,
    상기 제 1 FET 의 게이트 유전체 층은 상기 제 2 FET 의 게이트 유전체 층 보다 재료적으로 더 큰 두께를 가진, 한 쌍의 반대-극성 제 1 및 제 2 전계-효과 트랜지스터들을 포함하는 구조.
  62. 제 58 항에 있어서,
    상기 제 1 및 제 2 FET 들의 게이트 유전체 층들은 거의 동일한 두께를 가진, 한 쌍의 반대-극성 제 1 및 제 2 전계-효과 트랜지스터들을 포함하는 구조.
  63. 제 58 항에 있어서,
    상기 제 2 FET 의 게이트 유전체 층은 상기 제 1 FET 의 게이트 유전체 층 보다 재료적으로 더 큰 두께를 가진, 한 쌍의 반대-극성 제 1 및 제 2 전계-효과 트랜지스터들을 포함하는 구조.
  64. 제 58 항에 있어서,
    각각의 FET 의 각각의 S/D 존은 메인 S/D 부분 및 상기 메인 S/D 부분과 측면으로 연속되고 상기 FET 의 게이트 전극 아래에서 측방으로 확장되는 상기 메인 S/D 부분 보다 더 저농도로 도핑된 측면 S/D 확장부를 포함하여서 상기 FET 의 채널 존이 상기 보디의 상부 표면을 따르는 상기 FET 의 S/D 확장부들에 의해 종결되는, 한 쌍의 반대-극성 제 1 및 제 2 전계-효과 트랜지스터들을 포함하는 구조.
  65. 제 58 항에 있어서,
    상기 제 1 보디 재료의 측면으로 인접한 재료 보다 더 고농도로 도핑된 상기 제 1 보디 재료의 포켓 부분이, 상기 제 1 FET 의 제 1 S/D 존을 따라 상기 제 1 FET 의 채널 존으로 확장되는, 한 쌍의 반대-극성 제 1 및 제 2 전계-효과 트랜지스터들을 포함하는 구조.
  66. 제 65 항에 있어서,
    상기 제 1 보디 재료의 포켓 부분은 상기 제 1 FET 의 채널 존으로 하여금 상기 제 1 FET의 S/D 존들에 대해 비대칭적으로 되게 하는, 한 쌍의 반대-극성 제 1 및 제 2 전계-효과 트랜지스터들을 포함하는 구조.
  67. 제 66 항에 있어서,
    상기 제 1 FET 의 각각의 S/D 존은 메인 S/D 부분 및 상기 메인 S/D 부분과 측면으로 연속되고 상기 제 1 FET 의 게이트 전극 아래에서 측방으로 확장되는 상기 메인 S/D 부분 보다 더 저농도로 도핑된 측면 S/D 확장부를 포함하여서 상기 제 1 FET 의 채널 존이 상기 보디의 상부 표면을 따르는 상기 제 1 FET 의 S/D 확장부들에 의해 종결되고; 또한
    상기 제 1 FET 의 제 2 S/D 존의 S/D 확장부는 상기 제 1 FET 의 제 1 S/D 존의 S/D 확장부 보다 상기 보디의 상부 표면 아래에서 더 깊게 확장되는, 한 쌍의 반대-극성 제 1 및 제 2 전계-효과 트랜지스터들을 포함하는 구조.
  68. 제 58 항에 있어서,
    상기 제 2 보디 재료의 측면으로 인접한 재료 보다 더 고농도로 도핑된 상기 제 2 보디 재료의 포켓 부분이, 상기 제 2 FET 의 제 1 S/D 존을 따라 상기 제 2 FET 의 채널 존으로 확장되는, 한 쌍의 반대-극성 제 1 및 제 2 전계-효과 트랜지스터들을 포함하는 구조.
  69. 제 58 항에 있어서,
    상기 제 2 보디 재료의 측면으로 인접한 재료 보다 더 고농도로 도핑된 상기 제 2 보디 재료의 또 다른 포켓 부분이, 상기 제 2 FET 의 제 2 S/D 존을 따라 상기 제 2 FET 의 채널 존으로 확장되는, 한 쌍의 반대-극성 제 1 및 제 2 전계-효과 트랜지스터들을 포함하는 구조.
  70. 반도체 구조의 제조 방법으로서,
    반도체 보디의 한 쌍의 부분들 내에 제 1 전도성 타입의 반도체 도펀트를 도입하여 제 1 및 제 2 웰 영역들을 규정함으로써, 각각의 웰 영역이 상기 제 1 전도성 타입을 갖도록 하는 단계; 및
    상기 반도체 보디의 한 쌍의 부분들 내에 상기 제 1 전도성 타입과 반대인 제 2 전도성 타입의 반도체 도펀트를 도입하여 상기 제 2 전도성 타입의 제 1 및 제 2 존들을 각각 규정함으로써, 상기 반도체 구조의 제조 완료시에, (a) 상기 제 1 및 제 2 웰 영역들이 각각의 상기 제 1 및 제 2 존들과 함께 제 1 및 제 2 pn 접합들을 각각 형성하고, 또한 상기 제 1 및 제 2 존들 아래에서 측방으로 각각 확장되고, (b) 각각의 pn 접합이 상기 반도체 보디의 상부 표면 아래에서 최대 깊이까지 확장되고, (c) 상기 제 1 전도성 타입의 반도체 도펀트가 상기 제 1 및 제 2 존들 양자 모두에 존재하고, (d) 상기 반도체 보디 내의 상기 제 1 전도성 타입의 모든 반도체 도펀트는, 상기 제 1 및 제 2 웰 영역들에 각각 위치해 있고 또한 상기 제 1 및 제 2 존들 아래에서 각각 측방으로 연장되는 각각의 제 1 및 제 2 표면하부 최대 농도 위치들에서 제 1 및 제 2 표면하부 최대 농도들에 국부적으로 도달하는 농도를 갖고, (e) 상기 제 1 및 제 2 표면하부 최대 농도 위치들은 상기 제 1 및 제 2 pn 접합들의 최대 깊이들 보다 각각 상기 보디의 상부 표면 아래에서 10배 이하 더 깊게 존재하고, (f) 상기 반도체 보디에서의 상기 제 1 전도성 타입의 모든 도펀트의 농도는 (i) 상기 제 1 표면하부 최대 농도 위치로부터 상기 제 1 존을 거치는 선택된 제 1 수직 위치를 따라 상기 보디의 상부 표면으로 이동할 때에 상기 제 1 표면하부 최대 농도의 1/10 이하로 감소하고, (ii) 상기 제 1 표면하부 최대 농도 위치로부터 상기 제 1 수직 위치를 따라 상기 제 1 pn 접합으로 이동할 때에 상기 제 1 표면하부 최대 농도의 1/10 보다 큰 농도로 실질적으로 단조롭게 (monotonically) 감소하고, 또한 (iii) 상기 제 2 표면하부 최대 농도 위치로부터 상기 제 2 존을 거치는 선택된 제 2 수직 위치를 따라 상기 보디의 상부 표면으로 이동할 때에 적어도 하나의 추가적인 표면하부 최대 농도에 도달하도록 하는, 반도체 구조의 제조 방법.
  71. 제 70 항에 있어서,
    상기 반도체 구조의 제조 완료시에, 상기 반도체 보디에서의 상기 제 1 전도성 타입의 모든 도펀트의 농도는 또한 상기 제 1 표면하부 최대 농도 위치로부터 상기 제 1 수직 위치를 따라 상기 제 1 pn 접합으로 이동할 때에 실질적으로 굴곡없이 (inflectionlessly) 감소하는, 반도체 구조의 제조 방법.
  72. 제 70 항에 있어서,
    상기 제 1 전도성 타입의 도펀트를 도입하는 것은, 상기 제 1 전도성 타입의 제 1 및 제 2 반도체 도펀트들을 제 1 및 제 2 웰 영역들을 위해 각각 의도된 상기 반도체 보디의 한 쌍의 부분들 내에 각각 별도로 도입하는 것을 포함하는, 반도체 구조의 제조 방법.
  73. 제 72 항에 있어서,
    상기 제 1 전도성 타입의 제 1 도펀트는 상기 제 1 전도성 타입의 제 1 웰 반도체 도펀트를 포함하고;
    상기 제 1 전도성 타입의 제 2 도펀트는 상기 제 1 전도성 타입의 제 2 웰 반도체 도펀트 및 상기 제 1 전도성 타입의 적어도 하나의 추가적인 웰 반도체 도펀트를 포함하고; 또한
    상기 각각 별도로 도입하는 것은 (a) 제 1 마스크의 적어도 하나의 개구를 통해 상기 제 1 웰 도펀트를 상기 제 1 웰 영역을 위해 의도된 상기 반도체 보디의 재료 내에 도입하고 또한 (b) 제 2 마스크의 적어도 하나의 개구를 통해 상기 제 2 웰 도펀트 및 각각의 추가적인 웰 도펀트를 상기 제 2 웰 영역을 위해 의도된 상기 반도체 보디의 재료 내에 도입함으로써 (i) 상기 제 1 웰 도펀트가 상기 제 1 표면하부 최대 농도를 주로 규정하고, (ii) 상기 제 2 웰 도펀트가 상기 제 2 표면하부 최대 농도를 주로 규정하고, 또한 (iii) 각각의 추가적인 웰 도펀트가 하나의 이러한 추가적인 표면하부 최대 농도를 주로 규정하는 것을 포함하는, 반도체 구조의 제조 방법.
  74. 제 70 항에 있어서,
    상기 제 1 전도성 타입의 추가적인 반도체 도펀트를 상기 제 1 웰 영역을 위해 의도된 상기 반도체 보디의 재료 내에 도입함으로써, 상기 반도체 보디에서의 상기 제 1 전도성 타입의 모든 도펀트의 농도가 상기 제 1 표면하부 최대 농도 위치 아래에 위치해 있는 추가적인 표면하부 최대 농도 위치에서 추가적인 표면하부 최대 농도에 도달하는 것을 더 포함하는, 반도체 구조의 제조 방법.
  75. 제 74 항에 있어서,
    상기 반도체 구조의 제조 완료시에, 상기 제 1 전도성 타입의 추가적인 도펀트는 상기 반도체 보디에서의 제 1 전도성 타입의 모든 도펀트의 농도로 하여금 상기 제 1 표면하부 최대 농도의 깊이 보다 작은 임의의 깊이에서 25% 이하만큼 상승되게 하는, 반도체 구조의 제조 방법.
  76. 제 75 항에 있어서,
    상기 반도체 구조의 제조 완료시에, 상기 추가적인 표면하부 최대 농도 위치는 상기 제 1 pn 접합의 최대 깊이 보다 상기 보디의 상부 표면 아래에서 10배 이하 더 깊게 존재하는, 반도체 구조의 제조 방법.
  77. 제 70 항 내지 제 76 항 중 어느 한 항에 있어서,
    상기 반도체 구조의 제조 완료시에, 상기 반도체 보디에서의 상기 제 1 전도성 타입의 모든 도펀트의 농도는 상기 제 2 표면하부 최대 농도 위치로부터 상기 제 2 존을 거치는 상기 제 2 수직 위치를 따라 상기 보디의 상부 표면으로 상향 이동할 때에 상기 제 2 표면하부 최대 농도의 10배 미만 만큼 증가하거나 상기 제 2 표면하부 최대 농도의 1/10 보다 큰 농도로 감소하는, 반도체 구조의 제조 방법.
  78. 제 77 항에 있어서,
    상기 반도체 구조의 제조 완료시에, 상기 반도체 보디에서의 상기 제 1 전도성 타입의 모든 도펀트의 농도는 상기 제 2 수직 위치를 따르는 각각의 추가적인 표면하부 최대 농도의 깊이에서 상기 제 1 수직 위치를 따라 대체로 단조롭게 변화하는, 반도체 구조의 제조 방법.
  79. 적어도 하나의 제 1 FET 및 적어도 하나의 제 2 FET 를 포함하는 복수의 유사-극성 전계-효과 트랜지스터 ("FET") 들을 포함하는 구조의 제조 방법으로서,
    각각의 보디-재료 영역이 제 1 전도성 타입을 갖도록 반도체 보디의 유사한 복수의 보디-재료 영역들 내에 상기 제 1 전도성 타입의 반도체 도펀트를 도입하는 단계로서, 상기 보디-재료 영역들은 하나의 대응하는 제 1 FET 를 위해 각각 의도된 적어도 하나의 제 1 보디-재료 영역 및 하나의 대응하는 제 2 FET 를 위해 각각 의도된 적어도 하나의 제 2 보디-재료 영역을 포함하는, 상기 제 1 전도성 타입의 반도체 도펀트를 도입하는 단계;
    상기 FET 들에 관해 유사한 복수의 게이트 전극들을 각각 규정하는 단계로서, (a) 각각의 제 1 FET 의 게이트 전극은 상기 제 1 FET 에 관한 채널 존이 되는 것으로 의도된 하나의 대응하는 제 1 보디-재료 영역의 일부분 위에 위치되고, 또한 대응하는 게이트 유전체 층에 의해서 상기 제 1 FET 에 관한 채널 존이 되는 것으로 의도된 하나의 대응하는 제 1 보디-재료 영역의 일부분으로부터 수직으로 분리되며 및 (b) 각각의 제 2 FET 의 게이트 전극은 상기 제 2 FET 에 관한 채널 존이 되는 것으로 의도된 하나의 대응하는 제 2 보디-재료 영역의 일부분 위에 위치되고, 또한 대응하는 게이트 유전체 층에 의해서 상기 제 2 FET 에 관한 채널 존이 되는 것으로 의도된 하나의 대응하는 제 2 보디-재료 영역의 일부분으로부터 수직으로 분리되도록, 상기 FET 들에 관해 유사한 복수의 게이트 전극들을 각각 규정하는 단계; 및
    상기 반도체 보디의 부분들 내에 상기 제 1 전도성 타입과 반대인 제 2 전도성 타입의 반도체 도펀트를 도입하여, 각각의 FET 에 관해 상기 FET의 채널 존에 의해 측방으로 분리된 상기 제 2 전도성 타입의 한 쌍의 소스/드레인 ("S/D") 존들을 형성함으로써, 상기 구조의 제조 완료시에, (a) 각각의 FET 에 관한 보디-재료 영역이 상기 FET 의 S/D 존들과 함께 한 쌍의 pn 접합들을 각각 형성하고 상기 FET 의 S/D 존들 아래에서 측방으로 연장되며, (b) 각각의 pn 접합이 상기 반도체 보디의 상부 표면 아래에서 최대 깊이까지 확장되고, (c) 상기 제 1 전도성 타입의 반도체 도펀트가 각각의 S/D 존 내에 존재하고, (d) 상기 반도체 보디에서의 상기 제 1 전도성 타입의 모든 반도체 도펀트는, 각각의 FET 에 관해, 상기 보디의 상부 표면 아래의 대응하는 메인 표면하부 최대 농도 위치에서 대응하는 메인 표면하부 최대 농도에 도달하는 농도를 갖고, (e) 각각의 FET에 관한 메인 표면하부 최대 농도 위치는 상기 FET 의 상기 채널 및 S/D 존들의 각각의 대체로 모두의 아래에서 측방으로 연장되고 상기 FET 의 각각의 S/D 존에 관한 pn 접합의 최대 깊이보다 상기 보디의 상부 표면 아래에서 10배 이하 더 깊게 존재하며, 또한 (f) 상기 반도체 보디에서의 상기 제 1 전도성 타입의 모든 도펀트의 농도는 (i) 각각의 제 1 FET 에 관한 메인 표면하부 최대 농도 위치로부터 상기 제 1 FET 의 S/D 존들 중의 특정한 S/D 존을 거치는 상기 제 1 FET 에 관해 선택된 수직 위치를 따라서 상기 보디의 상부 표면으로 상향 이동할 때에 상기 각각의 제 1 FET 에 관한 상기 메인 표면하부 최대 농도의 1/10 이하로 감소하고, (ii) 상기 제 1 FET 에 관한 메인 표면하부 최대 농도 위치로부터 상기 제 1 FET 에 관해 선택된 수직 위치를 따라서 상기 제 1 FET 의 특정한 S/D 존에 관한 pn 접합으로 이동할 때에 상기 제 1 FET 에 관한 상기 메인 표면하부 최대 농도의 1/10 보다 큰 농도로 실질적으로 단조롭게 감소하고, 또한 (iii) 상기 보디의 상부 표면과 각각의 제 2 FET 에 관한 메인 표면하부 최대 농도 위치 사이에서 적어도 하나의 추가적인 표면하부 최대 농도에 도달함으로써, 각각의 제 2 FET 에 관한 각각의 추가적인 표면하부 최대 농도가, 상기 제 2 FET 의 채널 존 위에 놓인 상기 제 2 FET 의 게이트 전극 및 상기 제 2 FET 의 S/D 존들의 각각의 적어도 일부분의 대체로 모든 재료 아래에서 측방으로 연장되는 대응하는 추가적인 표면하부 최대 농도 위치에 존재하도록 하는 단계를 포함하는, 제조 방법.
  80. 제 79 항에 있어서,
    상기 구조의 제조 완료시에, 상기 반도체 보디에서의 상기 제 1 전도성 타입의 모든 도펀트의 농도는 또한 하나의 이러한 제 1 FET 에 관한 메인 표면하부 최대 농도 위치로부터 상기 제 1 FET 에 관해 선택된 수직 위치를 따라 상기 제 1 FET 의 특정한 S/D 존에 관한 pn 접합으로 이동할 때에 실질적으로 굴곡없이 (inflectionlessly) 감소하는, 제조 방법.
  81. 제 77 항에 있어서,
    상기 제 1 전도성 타입의 도펀트를 도입하는 것은, 상기 제 1 전도성 타입의 제 1 및 제 2 반도체 도펀트들을 제 1 및 제 2 보디-재료 영역들을 위해 각각 의도된 상기 반도체 보디의 한 쌍의 부분들 내에 각각 별도로 도입하는 것을 포함하는, 제조 방법.
  82. 제 81 항에 있어서,
    상기 제 1 전도성 타입의 제 1 도펀트는 상기 제 1 전도성 타입의 제 1 메인 웰 반도체 도펀트를 포함하고;
    상기 제 1 전도성 타입의 제 2 도펀트는 상기 제 1 전도성 타입의 제 2 메인 웰 반도체 도펀트 및 상기 제 1 전도성 타입의 적어도 하나의 추가적인 웰 반도체 도펀트를 포함하고; 또한
    상기 별도로 도입하는 것은 (a) 제 1 마스크의 적어도 하나의 개구를 통해 상기 제 1 메인 웰 도펀트를 상기 제 1 보디-재료 영역 내에 도입하고 또한 (b) 제 2 마스크의 적어도 하나의 개구를 통해 상기 제 2 메인 웰 도펀트 및 각각의 추가적인 웰 도펀트를 상기 제 2 보디-재료 영역 내에 도입함으로써 (i) 상기 제 1 메인 웰 도펀트가 각각의 제 1 메인 표면하부 농도 최대를 주로 규정하고, (ii) 상기 제 2 메인 웰 도펀트가 각각의 제 2 메인 표면하부 농도 최대를 주로 규정하고, 또한 (iii) 각각의 추가적인 웰 도펀트가 적어도 하나의 이러한 추가적인 표면하부 농도 최대를 주로 규정하는 것을 포함하는, 제조 방법.
  83. 제 79 항에 있어서,
    상기 제 1 전도성 타입의 추가적인 반도체 도펀트를 상기 제 1 보디-재료 영역들 중의 적어도 하나의 내에 도입함으로써, 상기 반도체 보디에서의 상기 제 1 전도성 타입의 모든 도펀트의 농도가 하나의 이러한 제 1 FET 에 관한 메인 표면하부 최대 농도 위치 아래에 위치되고 상기 제 1 FET 의 채널 존의 대체로 모두의 아래에서 측방으로 연장되는 추가적인 표면하부 최대 농도 위치에서 추가적인 표면하부 최대 농도에 도달하는 것을 더 포함하는, 제조 방법.
  84. 제 83 항에 있어서,
    상기 구조의 제조 완료시에, 상기 제 1 전도성 타입의 추가적인 도펀트는 상기 반도체 보디에서의 제 1 전도성 타입의 모든 도펀트의 농도로 하여금 상기 제 1 FET 에 관한 메인 표면하부 최대 농도의 깊이 보다 작은 임의의 깊이에서 25% 이하만큼 상승되게 하는, 제조 방법.
  85. 제 83 항에 있어서,
    상기 구조의 제조 완료시에, 상기 제 1 FET 에 관한 추가적인 표면하부 최대 농도는 상기 제 1 FET 의 각각의 S/D 존에 관한 pn 접합의 최대 깊이 보다 상기 보디의 상부 표면 아래에서 10배 이하 더 깊게 존재하는, 제조 방법.
  86. 제 76 항에 있어서,
    상기 게이트 전극들을 규정하는 것은 상기 제 1 전도성 타입의 도펀트를 도입하는 것에 후속하여 주로 수행되는, 제조 방법.
  87. 제 86 항에 있어서,
    상기 제 2 전도성 타입의 도펀트를 도입하는 것은 상기 게이트 전극들을 규정하는 것에 후속하여 주로 수행되는, 제조 방법.
  88. 제 79 항에 있어서,
    상기 FET 들 중의 하나의 게이트 유전체 층은 하부 및 상부 게이트 유전체 표면들을 갖고, 평균 게이트 유전체 두께를 가지며, 또한 반도체 재료, 산소, 및 (i) 상기 상부 게이트 유전체 표면 아래의 정규화된 깊이가 0.2 이하의 정규화된 최대-질소-농도 깊이 값에 있는 경우 상기 게이트 유전체 층에서의 최대-질소-농도 위치를 따라서 2×1021 - 6×1021 atoms/cm3 의 최대 농도에 도달하고 또한 (ii) 상기 정규화된 깊이가 0.9 까지의 더 높은 값에 있는 경우 1×1020 atoms/cm3 으로 떨어지는, 게이트 유전체 질소 농도에서의 질소를 포함하도록 형성되고, 상기 정규화된 깊이는 상기 상부 게이트 유전체 표면 아래의 실제 깊이를 상기 평균 게이트 유전체 두께로 나눈 것인, 제조 방법.
  89. 제 88 항에 있어서,
    상기 FET 들은 p-채널 FET 들인, 제조 방법.
  90. 제 79 항 내지 제 89 항 중 어느 한 항에 있어서,
    상기 구조의 제조 완료시에, 상기 반도체 보디에서의 상기 제 1 전도성 타입의 모든 도펀트의 농도는, 하나의 이러한 제 2 FET 에 관한 메인 표면하부 최대 농도 위치로부터 상기 제 2 FET 의 어느 일방의 S/D 존을 거치는 상기 제 2 FET 에 관한 선택된 수직 위치를 따라 상기 보디의 상부 표면으로 상향 이동할 때에, 상기 하나의 이러한 제 2 FET 에 관한 상기 메인 표면하부 최대 농도의 10배 미만 만큼 증가하거나 상기 하나의 이러한 제 2 FET 에 관한 상기 메인 표면하부 최대 농도의 1/10 보다 큰 농도로 감소하는, 제조 방법.
  91. 제 90 항에 있어서,
    상기 구조의 제조 완료시에, 상기 반도체 보디에서의 상기 제 1 전도성 타입의 모든 도펀트의 농도는 하나의 이러한 제 2 FET 에 관해 선택된 수직 위치를 따르는 각각의 추가적인 표면하부 최대 농도의 깊이에서 하나의 이러한 제 1 FET 에 관해 선택된 수직 위치를 따라서 대체로 단조롭게 변화하는, 제조 방법.
  92. 적어도 하나의 제 1 FET 및 적어도 하나의 제 2 FET 를 포함하는 복수의 유사-극성 전계-효과 트랜지스터 ("FET") 들을 포함하는 구조의 제조 방법으로서,
    각각의 보디-재료 영역이 제 1 전도성 타입을 갖도록 반도체 보디의 유사한 복수의 보디-재료 영역들 내에 상기 제 1 전도성 타입의 반도체 도펀트를 도입하는 단계로서, 상기 보디-재료 영역들은 하나의 대응하는 제 1 FET 를 위해 각각 의도된 적어도 하나의 제 1 보디-재료 영역 및 하나의 대응하는 제 2 FET 를 위해 각각 의도된 적어도 하나의 제 2 보디-재료 영역을 포함하는, 상기 제 1 전도성 타입의 반도체 도펀트를 도입하는 단계;
    상기 FET 들에 관해 유사한 복수의 게이트 전극들을 각각 규정하는 단계로서, (a) 각각의 제 1 FET 의 게이트 전극은 상기 제 1 FET 에 관한 채널 존이 되는 것으로 의도된 하나의 대응하는 제 1 보디-재료 영역의 일부분 위에 위치되고, 또한 대응하는 게이트 유전체 층에 의해서 상기 제 1 FET 에 관한 채널 존이 되는 것으로 의도된 하나의 대응하는 제 1 보디-재료 영역의 일부분으로부터 수직으로 분리되며 및 (b) 각각의 제 2 FET 의 게이트 전극은 상기 제 2 FET 에 관한 채널 존이 되는 것으로 의도된 하나의 대응하는 제 2 보디-재료 영역의 일부분 위에 위치되고, 또한 대응하는 게이트 유전체 층에 의해서 상기 제 2 FET 에 관한 채널 존이 되는 것으로 의도된 하나의 대응하는 제 2 보디-재료 영역의 일부분으로부터 수직으로 분리되도록, 상기 FET 들에 관해 유사한 복수의 게이트 전극들을 각각 규정하는 단계; 및
    상기 반도체 보디의 부분들 내에 상기 제 1 전도성 타입과 반대인 제 2 전도성 타입의 반도체 도펀트를 도입하여, 각각의 FET 에 관해, 상기 FET의 채널 존에 의해 측방으로 분리된 상기 제 2 전도성 타입의 한 쌍의 소스/드레인 ("S/D") 존들을 형성함으로써, 상기 구조의 제조 완료시에, (a) 각각의 FET 에 관한 보디-재료 영역이 상기 FET 의 S/D 존들과 함께 한 쌍의 pn 접합들을 각각 형성하고 상기 FET 의 S/D 존들 아래에서 측방으로 연장되며, (b) 각각의 pn 접합이 상기 반도체 보디의 상부 표면 아래에서 최대 깊이까지 확장되고, (c) 상기 제 1 전도성 타입의 반도체 도펀트가 각각의 S/D 존 내에 존재하고, (d) 상기 반도체 보디에서의 상기 제 1 전도성 타입의 모든 반도체 도펀트는, 각각의 FET 에 관해, 상기 보디의 상부 표면 아래의 대응하는 메인 표면하부 최대 농도 위치에서 대응하는 메인 표면하부 최대 농도에 도달하는 농도를 갖고, (e) 각각의 FET에 관한 메인 표면하부 최대 농도 위치는 상기 FET 의 상기 채널 및 S/D 존들의 각각의 대체로 모두의 아래에서 측방으로 연장되고 상기 FET 의 각각의 S/D 존에 관한 pn 접합의 최대 깊이보다 상기 보디의 상부 표면 아래에서 10배 이하 더 깊게 존재하며, 또한 (f) 상기 반도체 보디에서의 상기 제 1 전도성 타입의 모든 도펀트의 농도는 (i) 각각의 제 1 FET 에 관한 메인 표면하부 최대 농도 위치로부터 상기 제 1 FET 의 S/D 존들 중의 특정한 S/D 존을 거치는 상기 제 1 FET 에 관해 선택된 수직 위치를 따라서 상기 보디의 상부 표면으로 상향 이동할 때에 상기 각각의 제 1 FET 에 관한 상기 메인 표면하부 최대 농도의 1/10 이하로 감소하고, (ii) 상기 제 1 FET 에 관한 메인 표면하부 최대 농도 위치로부터 상기 제 1 FET 에 관해 선택된 수직 위치를 따라서 상기 제 1 FET 의 특정한 S/D 존에 관한 pn 접합으로 이동할 때에 실질적으로 단조롭게 감소하고, 또한 (iii) 상기 보디의 상부 표면과 각각의 제 2 FET 에 관한 메인 표면하부 최대 농도 위치 사이에서 적어도 하나의 추가적인 표면하부 최대 농도에 도달함으로써, 각각의 제 2 FET 에 관한 각각의 추가적인 표면하부 최대 농도가, 상기 제 2 FET 의 채널 존 위에 놓인 상기 제 2 FET 의 게이트 전극 및 상기 제 2 FET 의 S/D 존들의 각각의 적어도 일부분의 대체로 모든 재료의 아래에서 측방으로 연장되는 대응하는 추가적인 표면하부 최대 농도 위치에 존재하도록 하는 단계를 포함하며, 상기 게이트 유전체 층들은 다음의 게이트 유전체 층 요건들:
    a. 하나의 이러한 제 1 FET 의 게이트 유전체 층은 하나의 이러한 제 2 FET 의 게이트 유전체 층 보다 재료적으로 더 큰 두께를 가짐;
    b. 하나의 이러한 제 1 FET 및 하나의 이러한 제 2 FET 의 게이트 유전체 층들은 거의 동일한 두께를 가짐;
    c. 하나의 이러한 제 2 FET 의 게이트 유전체 층은 하나의 이러한 제 1 FET 의 게이트 유전체 층 보다 재료적으로 더 큰 두께를 가짐;
    d. 하나의 이러한 제 1 FET 의 게이트 유전체 층은 또 다른 이러한 제 1 FET 의 게이트 유전체 층과 재료적으로 상이한 두께를 가짐; 및
    e. 하나의 이러한 제 2 FET 의 게이트 유전체 층은 또 다른 이러한 제 2 FET 의 게이트 유전체 층과 재료적으로 상이한 두께를 가짐,
    중의 적어도 2 개를 선택적으로 만족시키는, 제조 방법.
  93. 제 92 항에 있어서,
    상기 게이트 유전체 층들은, 상기 게이트 유전체 층 요건들 중의 적어도 3 개를 선택적으로 만족시키는, 제조 방법.
  94. 제 92 항에 있어서,
    상기 게이트 유전체 층들은, 상기 게이트 유전체 층 요건들 중의 적어도 4 개를 선택적으로 만족시키는, 제조 방법.
  95. 제 92 항에 있어서,
    상기 게이트 유전체 층들은, 상기 게이트 유전체 층 요건들의 모두를 만족시키는, 제조 방법.
  96. 제 92 항에 있어서,
    상기 FET 들 중의 하나의 게이트 유전체 층은 하부 및 상부 게이트 유전체 표면들을 갖고, 평균 게이트 유전체 두께를 가지며, 또한 반도체 재료, 산소, 및 (i) 상기 상부 게이트 유전체 표면 아래의 정규화된 깊이가 0.2 이하의 정규화된 최대-질소-농도 깊이 값에 있는 경우 상기 게이트 유전체 층에서의 최대-질소-농도 위치를 따라서 2×1021 - 6×1021 atoms/cm3 의 최대 농도에 도달하고 또한 (ii) 상기 정규화된 깊이가 0.9 까지의 더 높은 값에 있는 경우 1×1020 atoms/cm3 으로 떨어지는, 게이트 유전체 질소 농도에서의 질소를 포함하도록 형성되고, 상기 정규화된 깊이는 상기 상부 게이트 유전체 표면 아래의 실제 깊이를 상기 평균 게이트 유전체 두께로 나눈 것인, 제조 방법.
  97. 제 92 항 내지 제 96 항 중 어느 한 항에 있어서,
    상기 구조의 제조 완료시에, 상기 반도체 보디에서의 상기 제 1 전도성 타입의 모든 도펀트의 농도는 각각의 제 1 FET 에 관한 메인 표면하부 최대 농도 위치로부터 상기 제 1 FET 에 관해 선택된 수직 위치를 따라 상기 제 1 FET 의 특정한 S/D 존에 관한 pn 접합으로 이동할 때에 상기 각각의 제 1 FET 에 관한 상기 메인 표면하부 최대 농도의 1/10 보다 큰 농도로 감소하는, 제조 방법.
  98. 적어도 하나의 제 1 FET 및 적어도 하나의 제 2 FET 를 포함하는 복수의 유사-극성 전계-효과 트랜지스터 ("FET") 들을 포함하는 구조의 제조 방법으로서,
    각각의 보디-재료 영역이 제 1 전도성 타입을 갖도록 반도체 보디의 유사한 복수의 보디-재료 영역들 내에 상기 제 1 전도성 타입의 반도체 도펀트를 도입하는 단계로서, 상기 보디-재료 영역들은 하나의 대응하는 제 1 FET 를 위해 각각 의도된 적어도 하나의 제 1 보디-재료 영역 및 하나의 대응하는 제 2 FET 를 위해 각각 의도된 적어도 하나의 제 2 보디-재료 영역을 포함하는, 상기 제 1 전도성 타입의 반도체 도펀트를 도입하는 단계;
    상기 FET 들에 관해 유사한 복수의 게이트 전극들을 각각 규정하는 단계로서, (a) 각각의 제 1 FET 의 게이트 전극은 상기 제 1 FET 에 관한 채널 존이 되는 것으로 의도된 하나의 대응하는 제 1 보디-재료 영역의 일부분 위에 위치되고, 또한 대응하는 게이트 유전체 층에 의해서 상기 제 1 FET 에 관한 채널 존이 되는 것으로 의도된 하나의 대응하는 제 1 보디-재료 영역의 일부분으로부터 수직으로 분리되며 및 (b) 각각의 제 2 FET 의 게이트 전극은 상기 제 2 FET 에 관한 채널 존이 되는 것으로 의도된 하나의 대응하는 제 2 보디-재료 영역의 일부분 위에 위치되고, 또한 대응하는 게이트 유전체 층에 의해서 상기 제 2 FET 에 관한 채널 존이 되는 것으로 의도된 하나의 대응하는 제 2 보디-재료 영역의 일부분으로부터 수직으로 분리되도록, 상기 FET 들에 관해 유사한 복수의 게이트 전극들을 각각 규정하는 단계; 및
    상기 반도체 보디의 부분들 내에 상기 제 1 전도성 타입과 반대인 제 2 전도성 타입의 반도체 도펀트를 도입하여, 각각의 FET 에 관해, 상기 FET의 채널 존에 의해 측방으로 분리된 상기 제 2 전도성 타입의 한 쌍의 소스/드레인 ("S/D") 존들을 형성함으로써, 상기 구조의 제조 완료시에, (a) 각각의 FET 에 관한 보디-재료 영역이 상기 FET 의 S/D 존들과 함께 한 쌍의 pn 접합들을 각각 형성하고 상기 FET 의 S/D 존들 아래에서 측방으로 연장되며, (b) 각각의 pn 접합이 상기 반도체 보디의 상부 표면 아래에서 최대 깊이까지 확장되고, (c) 상기 제 1 전도성 타입의 반도체 도펀트가 각각의 S/D 존 내에 존재하고, (d) 상기 반도체 보디에서의 상기 제 1 전도성 타입의 모든 반도체 도펀트는, 각각의 FET 에 관해, 상기 보디의 상부 표면 아래의 대응하는 메인 표면하부 최대 농도 위치에서 대응하는 메인 표면하부 최대 농도에 도달하는 농도를 갖고, (e) 각각의 FET에 관한 메인 표면하부 최대 농도 위치는 상기 FET 의 상기 채널 및 S/D 존들의 각각의 대체로 모두의 아래에서 측방으로 연장되고 상기 FET 의 각각의 S/D 존에 관한 pn 접합의 최대 깊이보다 상기 보디의 상부 표면 아래에서 10배 이하 더 깊게 존재하며, 또한 (f) 상기 반도체 보디에서의 상기 제 1 전도성 타입의 모든 도펀트의 농도는 (i) 각각의 제 1 FET 에 관한 메인 표면하부 최대 농도 위치로부터 상기 제 1 FET 의 S/D 존들 중의 특정한 S/D 존을 거치는 상기 제 1 FET 에 관해 선택된 수직 위치를 따라서 상기 보디의 상부 표면으로 상향 이동할 때에 상기 각각의 제 1 FET 에 관한 상기 메인 표면하부 최대 농도의 1/10 이하로 감소하고, (ii) 상기 제 1 FET 에 관한 메인 표면하부 최대 농도 위치로부터 상기 제 1 FET 에 관해 선택된 수직 위치를 따라서 상기 제 1 FET 의 특정한 S/D 존에 관한 pn 접합으로 이동할 때에 실질적으로 단조롭게 감소하고, 또한 (iii) 상기 보디의 상부 표면과 각각의 제 2 FET 에 관한 메인 표면하부 최대 농도 위치 사이에서 적어도 하나의 추가적인 표면하부 최대 농도에 도달함으로써, 각각의 제 2 FET 에 관한 각각의 추가적인 표면하부 최대 농도가, 상기 제 2 FET 의 채널 존 위에 놓인 상기 제 2 FET 의 게이트 전극 및 상기 제 2 FET 의 S/D 존들의 각각의 적어도 일부분의 대체로 모든 재료 아래에서 측방으로 연장되는 대응하는 추가적인 표면하부 최대 농도 위치에 존재하도록 하는 단계를 포함하며, 상기 제 2 전도성 타입의 도펀트를 도입하는 것은, 상기 구조의 제조 완료시에, FET 의 각각의 S/D 존이 메인 S/D 부분 및 상기 메인 S/D 부분과 측면으로 연속되고 상기 FET 의 게이트 전극 아래에서 측방으로 확장되는 상기 메인 S/D 부분 보다 더 저농도로 도핑된 측면 S/D 확장부를 포함하여서 상기 FET 의 채널 존이 상기 보디의 상부 표면을 따르는 상기 FET 의 S/D 확장부들에 의해 종결되는 복수의 인스턴스 (instance) 들이 존재하고 또한 상기 복수의 인스턴스들에서의 FET 들의 S/D 확장부들은 다음의 S/D 확장부 요건들:
    a. 하나의 이러한 제 1 FET 의 S/D 확장부들 중의 하나는 상기 제 1 FET 의 S/D 확장부들 중의 나머지 것보다 상기 보디의 상부 표면 아래에서 더 깊게 확장됨;
    b. 하나의 이러한 제 1 FET 의 각각의 S/D 확장부는 하나의 이러한 제 2 FET 의 각각의 S/D 확장부 보다 상기 보디의 상부 표면 아래에서 재료적으로 더 깊게 확장됨; 및
    c. 하나의 이러한 제 2 FET 의 각각의 S/D 확장부는 또 다른 이러한 제 2 FET 의 각각의 S/D 확장부 보다 상기 보디의 상부 표면 아래에서 재료적으로 더 깊게 확장됨,
    중의 적어도 2 개를 선택적으로 만족시키도록 상기 S/D 존들을 규정하는 것을 수반하는, 제조 방법.
  99. 제 98 항에 있어서,
    상기 복수의 인스턴스들에서의 FET 들의 S/D 확장부들은 상기 S/D 확장부 요건들의 모두를 만족시키는, 제조 방법.
  100. 제 98 항에 있어서,
    상기 게이트 유전체 층들은 다음의 게이트 유전체 층 요건들:
    a. 하나의 이러한 제 1 FET 의 게이트 유전체 층은 하나의 이러한 제 2 FET 의 게이트 유전체 층 보다 재료적으로 더 큰 두께를 가짐;
    b. 하나의 이러한 제 1 FET 및 하나의 이러한 제 2 FET 의 게이트 유전체 층들은 거의 동일한 두께를 가짐;
    c. 하나의 이러한 제 2 FET 의 게이트 유전체 층은 하나의 이러한 제 1 FET 의 게이트 유전체 층 보다 재료적으로 더 큰 두께를 가짐;
    d. 하나의 이러한 제 1 FET 의 게이트 유전체 층은 또 다른 하나의 이러한 제 1 FET 의 게이트 유전체 층과 재료적으로 상이한 두께를 가짐; 및
    e. 하나의 이러한 제 2 FET 의 게이트 유전체 층은 또 다른 이러한 제 2 FET 의 게이트 유전체 층과 재료적으로 상이한 두께를 가짐,
    중의 적어도 2 개를 선택적으로 만족시키도록 형성된, 제조 방법.
  101. 제 100 항에 있어서,
    상기 게이트 유전체 층들은, 상기 게이트 유전체 층 요건들 중의 적어도 3 개를 선택적으로 만족시키는, 제조 방법.
  102. 제 98 항에 있어서,
    하나의 이러한 제 1 FET 의 게이트 유전체 층은 하나의 이러한 제 2 FET 의 게이트 유전체 층 보다 재료적으로 더 작은 두께를 갖도록 형성되고; 또한
    상기 도펀트들을 도입하는 것은 상기 구조의 제조 완료시에 상기 제 1 FET 가 상기 제 2 FET 의 문턱 전압보다 재료적으로 더 작은 크기의 문턱 전압을 갖도록, 상기 제 2 전도성 타입의 반도체 도펀트를 선택적으로 그들 2 개의 제 1 및 제 2 FET 들의 각각의 각 S/D 확장부의 적어도 일부를 위해 의도된 반도체 보디의 재료 내에 실질적으로 동시에 도입하는 것을 포함하는, 제조 방법.
  103. 제 98 항에 있어서,
    하나의 이러한 제 1 FET 및 하나의 이러한 제 2 FET 의 각각의 게이트 유전체 층은 또 다른 이러한 FET 의 게이트 유전체 층보다 재료적으로 더 큰 두께를 갖도록 형성되고; 또한
    상기 도펀트들을 도입하는 것은 상기 구조의 제조 완료시에 상기 제 1 FET 가 상기 제 2 FET 의 문턱 전압보다 재료적으로 더 작은 크기의 문턱 전압을 갖도록, 상기 제 2 전도성 타입의 반도체 도펀트를 선택적으로 그들 2 개의 제 1 및 제 2 FET 들의 각각의 각 S/D 확장부의 적어도 일부를 위해 의도된 반도체 보디의 재료 내에 실질적으로 동시에 도입하는 것을 포함하는, 제조 방법.
  104. 제 98 항에 있어서,
    하나의 이러한 제 1 FET 의 게이트 유전체 층은 또 다른 이러한 제 1 FET 의 게이트 유전체 층보다 재료적으로 더 작은 두께를 갖도록 형성되고; 또한
    상기 도펀트들을 도입하는 것은 상기 제 2 전도성 타입의 반도체 도펀트를 선택적으로 각각의 그들 2 개의 제 1 FET 들의 각각의 각 S/D 확장부의 적어도 일부를 위해 의도된 반도체 보디의 재료 내에 실질적으로 동시에 도입하는 것을 포함하는, 제조 방법.
  105. 제 98 항에 있어서,
    2 개의 이러한 제 2 FET 들의 각각의 게이트 유전체 층은 또 다른 이러한 FET 의 게이트 유전체 층보다 재료적으로 더 큰 두께를 갖도록 형성되고; 또한
    상기 도펀트들을 도입하는 것은 상기 구조의 제조 완료시에 그들 2 개의 제 2 FET 들이 재료적으로 상이한 크기의 각각의 문턱 전압들을 갖도록, 상기 제 2 전도성 타입의 반도체 도펀트를 선택적으로 그들 2 개의 제 2 FET 들의 각각의 각 S/D 확장부의 적어도 일부를 위해 의도된 반도체 보디의 재료 내에 실질적으로 동시에 도입하는 것을 포함하는, 제조 방법.
  106. 제 98 항 내지 제 105 항 중 어느 한 항에 있어서,
    상기 구조의 제조 완료시에, 상기 반도체 보디에서의 상기 제 1 전도성 타입의 모든 도펀트의 농도는 각각의 제 1 FET 에 관한 메인 표면하부 최대 농도 위치로부터 상기 제 1 FET 에 관해 선택된 수직 위치를 따라 상기 제 1 FET 의 특정한 S/D 존에 관한 pn 접합으로 이동할 때에 상기 각각의 제 1 FET 에 관한 상기 메인 표면하부 최대 농도의 1/10 보다 큰 농도로 감소하는, 제조 방법.
  107. 적어도 하나의 제 1 FET 및 적어도 하나의 제 2 FET 를 포함하는 복수의 유사-극성 전계-효과 트랜지스터 ("FET") 들을 포함하는 구조의 제조 방법으로서,
    각각의 보디-재료 영역이 제 1 전도성 타입을 갖도록 반도체 보디의 유사한 복수의 보디-재료 영역들 내에 상기 제 1 전도성 타입의 반도체 도펀트를 도입하는 단계로서, 상기 보디-재료 영역들은 하나의 대응하는 제 1 FET 를 위해 각각 의도된 적어도 하나의 제 1 보디-재료 영역 및 하나의 대응하는 제 2 FET 를 위해 각각 의도된 적어도 하나의 제 2 보디-재료 영역을 포함하는, 상기 제 1 전도성 타입의 반도체 도펀트를 도입하는 단계;
    상기 FET 들에 관해 유사한 복수의 게이트 전극들을 각각 규정하는 단계로서, (a) 각각의 제 1 FET 의 게이트 전극은 상기 제 1 FET 에 관한 채널 존이 되는 것으로 의도된 하나의 대응하는 제 1 보디-재료 영역의 일부분 위에 위치되고, 또한 대응하는 게이트 유전체 층에 의해서 상기 제 1 FET 에 관한 채널 존이 되는 것으로 의도된 하나의 대응하는 제 1 보디-재료 영역의 일부분으로부터 수직으로 분리되며 및 (b) 각각의 제 2 FET 의 게이트 전극은 상기 제 2 FET 에 관한 채널 존이 되는 것으로 의도된 하나의 대응하는 제 2 보디-재료 영역의 일부분 위에 위치되고, 또한 대응하는 게이트 유전체 층에 의해서 상기 제 2 FET 에 관한 채널 존이 되는 것으로 의도된 하나의 대응하는 제 2 보디-재료 영역의 일부분으로부터 수직으로 분리되도록, 상기 FET 들에 관해 유사한 복수의 게이트 전극들을 각각 규정하는 단계;
    상기 반도체 보디의 부분들 내에 상기 제 1 전도성 타입과 반대인 제 2 전도성 타입의 반도체 도펀트를 도입하여, 각각의 FET 에 관해, 상기 FET의 채널 존에 의해 측방으로 분리된 상기 제 2 전도성 타입의 한 쌍의 소스/드레인 ("S/D") 존들을 형성함으로써, 상기 구조의 제조 완료시에, (a) 각각의 FET 에 관한 보디-재료 영역이 상기 FET 의 S/D 존들과 함께 한 쌍의 pn 접합들을 각각 형성하고 상기 FET 의 S/D 존들 아래에서 측방으로 연장되며, (b) 각각의 pn 접합이 상기 반도체 보디의 상부 표면 아래에서 최대 깊이까지 확장되고, (c) 상기 제 1 전도성 타입의 반도체 도펀트가 각각의 S/D 존 내에 존재하고, (d) 상기 반도체 보디에서의 상기 제 1 전도성 타입의 모든 반도체 도펀트는, 각각의 FET 에 관해, 상기 보디의 상부 표면 아래의 대응하는 메인 표면하부 최대 농도 위치에서 대응하는 메인 표면하부 최대 농도에 도달하는 농도를 갖고, (e) 각각의 FET에 관한 메인 표면하부 최대 농도 위치는 상기 FET 의 상기 채널 및 S/D 존들의 각각의 대체로 모두의 아래에서 측방으로 연장되고 상기 FET 의 각각의 S/D 존에 관한 pn 접합의 최대 깊이보다 상기 보디의 상부 표면 아래에서 10배 이하 더 깊게 존재하며, 또한 (f) 상기 반도체 보디에서의 상기 제 1 전도성 타입의 모든 도펀트의 농도는 (i) 각각의 제 1 FET 에 관한 메인 표면하부 최대 농도 위치로부터 상기 제 1 FET 의 S/D 존들 중의 특정한 S/D 존을 거치는 상기 제 1 FET 에 관해 선택된 수직 위치를 따라서 상기 보디의 상부 표면으로 상향 이동할 때에 상기 각각의 제 1 FET 에 관한 상기 메인 표면하부 최대 농도의 1/10 이하로 감소하고, (ii) 상기 제 1 FET 에 관한 메인 표면하부 최대 농도 위치로부터 상기 제 1 FET 에 관해 선택된 수직 위치를 따라서 상기 제 1 FET 의 특정한 S/D 존에 관한 pn 접합으로 이동할 때에 실질적으로 단조롭게 감소하고, 또한 (iii) 상기 보디의 상부 표면과 각각의 제 2 FET 에 관한 메인 표면하부 최대 농도 위치 사이에서 적어도 하나의 추가적인 표면하부 최대 농도에 도달함으로써, 각각의 제 2 FET 에 관한 각각의 추가적인 표면하부 최대 농도가, 상기 제 2 FET 의 채널 존 위에 놓인 상기 제 2 FET 의 게이트 전극 및 상기 제 2 FET 의 S/D 존들의 각각의 적어도 일부분의 대체로 모든 재료 아래에서 측방으로 연장되는 대응하는 추가적인 표면하부 최대 농도 위치에 존재하도록 하는 단계; 및
    상기 반도체 보디의 부분들 내에 상기 제 1 전도성 타입의 추가적인 반도체 도펀트를 도입하여 상기 보디-재료 영역들의 포켓 부분들을 규정함으로써, 상기 구조의 제조 완료시에, FET 의 보디-재료 영역의 포켓 부분이 상기 FET 의 제 1 S/D 존을 따라 상기 FET 의 채널 존으로 확장되고 상기 보디-재료 영역의 측면으로 인접한 재료 보다 더 고농도로 도핑된 복수의 인스턴스들이 존재하고, 상기 복수의 인스턴스들에서의 FET 들의 포켓 부분들은 다음의 포켓 부분 요건들:
    a. 하나의 이러한 제 1 FET 의 포켓 부분이 상기 제 1 FET 의 채널 존으로 하여금 상기 제 1 FET 의 S/D 존들에 대해 비대칭적으로 되게 함;
    b. 하나의 이러한 제 1 FET 의 보디-재료 영역의 또 다른 포켓 부분이 상기 제 1 FET 의 S/D 존을 따라 상기 제 1 FET 의 채널 존으로 확장되고 상기 보디-재료 영역의 측면으로 인접한 재료 보다 더 고농도로 도핑됨; 및
    c. 하나의 이러한 제 2 FET 의 보디-재료 영역의 또 다른 포켓 부분이 상기 제 2 FET 의 제 2 S/D 존을 따라 상기 제 2 FET 의 채널 존으로 확장되고 상기 보디-재료 영역의 측면으로 인접한 재료 보다 더 고농도로 도핑됨,
    중의 적어도 2 개를 선택적으로 만족시키는 단계를 포함하는, 제조 방법.
  108. 제 107 항에 있어서,
    상기 복수의 인스턴스들에서의 FET 들의 포켓 부분들은 상기 포켓 부분 요건들의 모두를 만족시키는, 제조 방법.
  109. 제 107 항에 있어서,
    상기 제 2 전도성 타입의 도펀트를 도입하는 것은, 상기 구조의 제조 완료시에, FET 의 각각의 S/D 존이 메인 S/D 부분 및 상기 메인 S/D 부분과 측면으로 연속되고 상기 FET 의 게이트 전극 아래에서 측방으로 확장되는 상기 메인 S/D 부분 보다 더 저농도로 도핑된 측면 S/D 확장부를 포함하여서 상기 FET 의 채널 존이 상기 보디의 상부 표면을 따르는 상기 FET 의 S/D 확장부들에 의해 종결되는 복수의 인스턴스들이 존재하고 또한 상기 복수의 인스턴스들에서의 FET 들의 S/D 확장부들은 다음의 S/D 확장부 요건들:
    a. 하나의 이러한 제 1 FET 의 S/D 확장부들 중의 하나는 상기 제 1 FET 의 S/D 확장부들 중의 나머지 것보다 상기 보디의 상부 표면 아래에서 더 깊게 확장됨;
    b. 하나의 이러한 제 1 FET 의 각각의 S/D 확장부는 하나의 이러한 제 2 FET 의 각각의 S/D 확장부 보다 상기 보디의 상부 표면 아래에서 재료적으로 더 깊게 확장됨; 및
    c. 하나의 이러한 제 2 FET 의 각각의 S/D 확장부는 또 다른 이러한 제 2 FET 의 각각의 S/D 확장부 보다 상기 보디의 상부 표면 아래에서 재료적으로 더 깊게 확장됨,
    중의 적어도 2 개를 선택적으로 만족시키도록, 상기 S/D 존들을 규정하는 것을 수반하는, 제조 방법.
  110. 제 107 항에 있어서,
    상기 게이트 유전체 층들은 다음의 게이트 유전체 층 요건들:
    a. 하나의 이러한 제 1 FET 의 게이트 유전체 층은 하나의 이러한 제 2 FET 의 게이트 유전체 층 보다 재료적으로 더 큰 두께를 가짐;
    b. 하나의 이러한 제 1 FET 및 하나의 이러한 제 2 FET 의 게이트 유전체 층들은 거의 동일한 두께를 가짐;
    c. 하나의 이러한 제 2 FET 의 게이트 유전체 층은 하나의 이러한 제 1 FET 의 게이트 유전체 층 보다 재료적으로 더 큰 두께를 가짐;
    d. 하나의 이러한 제 1 FET 의 게이트 유전체 층은 또 다른 이러한 제 1 FET 의 게이트 유전체 층과 재료적으로 상이한 두께를 가짐; 및
    e. 하나의 이러한 제 2 FET 의 게이트 유전체 층은 또 다른 이러한 제 2 FET 의 게이트 유전체 층과 재료적으로 상이한 두께를 가짐,
    중의 적어도 2 개를 선택적으로 만족시키도록 형성된, 제조 방법.
  111. 제 110 항에 있어서,
    상기 제 2 전도성 타입의 도펀트를 도입하는 것은, 상기 구조의 제조 완료시에, FET 의 각각의 S/D 존이 메인 S/D 부분 및 상기 메인 S/D 부분과 측면으로 연속되고 상기 FET 의 게이트 전극 아래에서 측방으로 확장되는 상기 메인 S/D 부분 보다 더 저농도로 도핑된 측면 S/D 확장부를 포함하여서 상기 FET 의 채널 존이 상기 보디의 상부 표면을 따르는 상기 FET 의 S/D 확장부들에 의해 종결되는 복수의 인스턴스들이 존재하고 또한 상기 복수의 인스턴스들에서의 FET 들의 S/D 확장부들은 다음의 S/D 확장부 요건들:
    a. 하나의 이러한 제 1 FET 의 S/D 확장부들 중의 하나는 상기 제 1 FET 의 S/D 확장부들 중의 나머지 것보다 상기 보디의 상부 표면 아래에서 더 깊게 확장됨;
    b. 하나의 이러한 제 1 FET 의 각각의 S/D 확장부는 하나의 이러한 제 2 FET 의 각각의 S/D 확장부 보다 상기 보디의 상부 표면 아래에서 재료적으로 더 깊게 확장됨; 및
    c. 하나의 이러한 제 2 FET 의 각각의 S/D 확장부는 또 다른 이러한 제 2 FET 의 각각의 S/D 확장부 보다 상기 보디의 상부 표면 아래에서 재료적으로 더 깊게 확장됨,
    중의 적어도 2 개를 선택적으로 만족시키도록, 상기 S/D 존들을 규정하는 것을 수반하는, 제조 방법.
  112. 제 107 항 내지 제 111 항 중 어느 한 항에 있어서,
    상기 구조의 제조 완료시에, 상기 반도체 보디에서의 상기 제 1 전도성 타입의 모든 도펀트의 농도는 각각의 제 1 FET 에 관한 메인 표면하부 최대 농도 위치로부터 상기 제 1 FET 에 관해 선택된 수직 위치를 따라 상기 제 1 FET 의 특정한 S/D 존에 관한 pn 접합으로 이동할 때에 상기 각각의 제 1 FET 에 관한 상기 메인 표면하부 최대 농도의 1/10 보다 큰 농도로 감소하는, 제조 방법.
  113. 한 쌍의 반대-극성 제 1 및 제 2 전계-효과 트랜지스터 ("FET") 들을 포함하는 구조의 제조 방법으로서,
    (i) 반도체 보디의 제 1 보디 재료 내에 제 1 전도성 타입의 제 1 반도체 도펀트를 도입하여 상기 제 1 보디 재료가 상기 제 1 전도성 타입을 갖도록 하고 또한 (ii) 상기 반도체 보디의 제 2 보디 재료 내에 상기 제 1 전도성 타입과 반대인 제 2 전도성 타입의 제 1 반도체 도펀트를 도입하여 상기 제 2 보디 재료가 상기 제 2 도펀트 전도성 타입을 갖도록 하는 단계;
    상기 FET 들에 관한 한 쌍의 게이트 전극들을 각각 규정하여, 상기 게이트 전극들이 상기 제 1 및 제 2 FET 들에 관한 한 쌍의 각 채널 존들이 되는 것으로 의도된 상기 제 1 및 제 2 보디 재료들의 한 쌍의 일부분들 위에 위치되고, 또한 한 쌍의 각 게이트 유전체 층들에 의해서 상기 제 1 및 제 2 FET 들에 관한 한 쌍의 각 채널 존들이 되는 것으로 의도된 상기 제 1 및 제 2 보디 재료들의 한 쌍의 일부분들로부터 수직으로 분리되도록 하는 단계; 및
    (i) 상기 반도체 보디 내에 상기 제 2 전도성 타입의 제 2 반도체 도펀트를 도입하여 상기 제 1 FET 의 채널 존에 의해 측방으로 분리된 상기 제 1 FET 에 관한 상기 제 2 전도성 타입의 한 쌍의 소스/드레인 ("S/D") 존들을 형성하고 또한 (ii) 상기 반도체 보디 내에 상기 제 1 전도성 타입의 제 2 반도체 도펀트를 도입하여 상기 제 2 FET 의 채널 존에 의해 측방으로 분리된 상기 제 2 FET 에 관한 상기 제 1 전도성 타입의 한 쌍의 S/D 존들을 형성함으로써, 상기 구조의 제조 완료시에, (a) 상기 제 1 보디 재료가 상기 제 1 FET 의 S/D 존들과 함께 한 쌍의 pn 접합들을 각각 형성하고 또한 상기 제 1 FET 의 S/D 존들 아래에서 측방으로 연장되며 (b) 상기 제 2 보디 재료가 상기 제 2 FET 의 S/D 존들과 함께 한 쌍의 pn 접합들을 각각 형성하고 또한 상기 제 2 FET 의 S/D 존들 아래에서 측방으로 연장되며, (c) 각각의 pn 접합은 이에 따라 그 상부 표면 아래에서 반도체 보디 내로 최대 깊이까지 연장되고, (c) 상기 제 1 전도성 타입의 반도체 도펀트가 상기 제 1 FET 의 S/D 존들 내에 존재하고, (d) 상기 반도체 보디에서의 상기 제 1 전도성 타입의 모든 반도체 도펀트는 상기 제 1 FET 의 상기 채널 및 S/D 존들의 각각의 대체로 모두의 아래에서 측방으로 연장되는 제 1 표면하부 보디-재료 위치에서 표면하부 농도 최대에 국부적으로 도달하고, 상기 제 1 표면하부 보디-재료 위치로부터 상기 제 1 FET 의 S/D 존들 중의 특정한 S/D 존을 거치는 선택된 제 1 수직 위치를 따라 상기 보디의 상부 표면으로 상향 이동할 때에 상기 제 1 표면하부 보디-재료 위치에서의 상기 표면하부 농도 최대의 1/10 이하로 감소하며, 또한 상기 제 1 표면하부 보디-재료 위치로부터 상기 선택된 제 1 수직 위치를 따라 상기 제 1 FET 의 상기 특정한 S/D 존에 관한 pn 접합으로 이동할 때에 실질적으로 단조롭게 (monotonically) 및 실질적으로 굴곡없이 (inflectionlessly) 감소하는 농도를 갖고, (e) 상기 제 1 표면하부 보디-재료 위치는 상기 제 1 FET 의 상기 특정한 S/D 존에 관한 pn 접합의 최대 깊이보다 상기 보디의 상부 표면 아래에서 10배 이하 더 깊게 존재하고, (f) 상기 제 2 전도성 타입의 반도체 도펀트는 상기 제 2 FET 의 S/D 존들 내에 존재하고, (g) 상기 반도체 보디에서의 상기 제 2 전도성 타입의 모든 반도체 도펀트는 상기 제 2 FET 의 상기 채널 및 S/D 존들의 각각의 대체로 모두의 아래에서 측방으로 연장되는 제 2 표면하부 보디-재료 위치에서 표면하부 농도 최대에 국부적으로 도달하고 또한 상기 제 2 표면하부 보디-재료 위치로부터 상기 제 2 FET 의 각각의 S/D 존을 거치는 임의의 수직 위치를 따라 상기 보디의 상부 표면으로 상향 이동할 때에, 상기 제 2 표면하부 보디-재료 위치에서의 상기 표면하부 농도 최대의 적어도 10배 미만 만큼 증가하거나 상기 표면하부 농도 최대의 1/10 보다 큰 농도로 감소하고, 및 (h) 상기 제 2 표면하부 보디-재료 위치는 상기 제 2 FET 의 각각의 S/D 존에 관한 pn 접합의 최대 깊이보다 상기 보디의 상부 표면 아래에서 10배 이하 더 깊게 존재하도록 하는 단계를 포함하는, 제조 방법.
  114. 제 113 항에 있어서,
    상기 구조의 제조 완료시에, 상기 반도체 보디에서의 상기 제 1 전도성 타입의 모든 도펀트의 농도는, 상기 제 1 표면하부 보디-재료 위치로부터 상기 제 1 FET 의 상기 특정한 S/D 존을 거치는 상기 선택된 제 1 수직 위치를 따라 상기 보디의 상부 표면으로 이동할 때에 상기 제 1 표면하부 보디-재료 위치에서의 상기 표면하부 농도 최대의 1/20 이하로 감소하는, 제조 방법.
  115. 제 113 항에 있어서,
    상기 제 1 및 제 2 FET 들의 게이트 유전체 층들은 재료적으로 상이한 두께를 갖도록 형성된, 제조 방법.
  116. 제 113 항에 있어서,
    상기 제 1 및 제 2 FET 들의 게이트 유전체 층들은 거의 동일한 두께를 갖도록 형성된, 제조 방법.
  117. 제 113 항에 있어서,
    상기 제 2 도펀트들을 도입하는 것은 메인 S/D 부분 및 상기 메인 S/D 부분과 측면으로 연속되고 또한 상기 FET 의 게이트 전극 아래에서 측방으로 확장되는 상기 메인 S/D 부분 보다 더 저농도로 도핑된 측면 S/D 확장부를 포함하도록 각각의 FET 의 각 S/D 존을 형성하는 것을 수반함으로써, 상기 구조의 제조 완료시에, 각각의 FET 의 채널 존은 상기 보디의 상부 표면을 따르는 상기 각각의 FET 의 S/D 확장부들에 의해 종결되는, 제조 방법.
  118. 제 113 항에 있어서,
    상기 반도체 보디 내에 상기 제 1 전도성 타입의 제 3 반도체 도펀트를 도입하여 상기 제 1 보디 재료의 측면으로 인접한 재료보다 더 고농도로 도핑되고 상기 제 1 FET 의 제 1 S/D 존을 따라 상기 제 1 FET 의 채널 존으로 확장되는 상기 제 1 보디 재료의 포켓 부분을 규정하는 것을 더 포함하는, 제조 방법.
  119. 제 118 항에 있어서,
    상기 보디 재료의 포켓 부분은 상기 제 1 FET 의 채널 존으로 하여금 상기 제 1 FET 의 S/D 존들에 대해 비대칭적으로 되게 하는, 제조 방법.
  120. 제 113 항에 있어서,
    상기 제 2 도펀트들을 도입하는 것은 메인 S/D 부분 및 상기 메인 S/D 부분과 측면으로 연속되고 또한 상기 제 1 FET 의 게이트 전극 아래에서 측방으로 확장되는 상기 메인 S/D 부분 보다 더 저농도로 도핑된 측면 S/D 확장부를 포함하도록 상기 제 1 FET 의 각 S/D 존을 형성하는 것을 수반함으로써, 상기 구조의 제조 완료시에, (i) 상기 제 1 FET 의 채널 존이 상기 보디의 상부 표면을 따르는 상기 제 1 FET 의 S/D 확장부들에 의해 종결되고 또한 (ii) 상기 제 1 FET 의 제 2 S/D 존의 S/D 확장부가 상기 제 1 FET 의 제 1 S/D 존의 S/D 확장부 보다 상기 보디의 상부 표면 아래에서 더 깊게 확장되는, 제조 방법.
  121. 제 113 항에 있어서,
    상기 반도체 보디 내에 상기 제 2 전도성 타입의 제 3 반도체 도펀트를 도입하여 상기 제 2 보디 재료의 측면으로 인접한 재료보다 더 고농도로 도핑되고 상기 제 2 FET 의 제 1 S/D 존을 따라 상기 제 2 FET 의 채널 존으로 확장되는 상기 제 2 보디 재료의 포켓 부분을 규정하는 것을 더 포함하는, 제조 방법.
  122. 제 121 항에 있어서,
    상기 제 2 전도성 타입의 제 3 도펀트를 도입하는 것은, 상기 반도체 보디 내에 상기 제 2 전도성 타입의 제 3 반도체 도펀트를 도입하여 상기 제 2 보디 재료의 측면으로 인접한 재료보다 더 고농도로 도핑되고 상기 제 2 FET 의 제 2 S/D 존을 따라 상기 제 2 FET 의 채널 존으로 확장되는 상기 제 2 보디 재료의 또 다른 포켓 부분을 규정하는 것을 포함하는, 제조 방법.
  123. 제 1 전도성 타입의 반도체 도펀트로 도핑되어 상기 제 1 전도성 타입을 갖는 보디 재료를 가지는 반도체 보디의 상부 표면을 따라 제공된 전계-효과 트랜지스터를 포함하는 구조로서, 상기 전계-효과 트랜지스터는,
    상기 보디 재료의 채널 존;
    상기 반도체 보디의 상부 표면을 따라 상기 반도체 보디에 위치해 있고, 상기 채널 존에 의해 측방으로 분리된 제 1 및 제 2 소스/드레인 ("S/D") 존들로서, 상기 제 1 전도성 타입과 반대인 제 2 전도성 타입을 가지고서 상기 보디 재료와 함께 각각의 pn 접합들을 형성함으로써 (a) 각각의 pn 접합이 상기 보디의 상부 표면 아래에서 최대 깊이에 도달하고, (b) 상기 제 2 S/D 존은 상기 제 1 S/D 존보다 상기 보디의 상부 표면 아래에서 재료적으로 더 깊게 확장되고, (c) 상기 보디 재료는 양 S/D 존들 모두의 아래에서 측방으로 연장되고, (d) 상기 제 1 전도성 타입의 도펀트가 양 S/D 존들 모두에 존재하고, 채널 존 및 각 S/D 존의 적어도 일부분의 대체로 모두의 아래에서 측방으로 연장되는 표면하부 최대 농도 위치에서 표면하부 최대 농도에 국부적으로 도달하는 농도를 갖고, (e) 상기 표면하부 최대 농도 위치는 상기 제 2 S/D 존에 관한 pn 접합의 최대 깊이보다 상기 보디의 상부 표면 아래에서 10배 이하 더 깊게 존재하고, 또한 (f) 상기 제 1 전도성 타입의 도펀트의 농도는 (i) 상기 표면하부 최대 농도 위치로부터 상기 S/D 존들 중의 특정한 S/D 존을 거치는 선택된 수직 위치를 따라 상기 보디의 상부 표면으로 상향 이동할 때에 상기 표면하부 최대 농도의 1/10 이하로 감소하고 또한 (ii) 상기 표면하부 최대 농도 위치로부터 상기 선택된 수직 위치를 따라 상기 특정한 S/D 존에 관한 pn 접합으로 이동할 때에 상기 표면하부 최대 농도의 1/10 보다 큰 농도로 감소하는, 상기 제 1 및 제 2 소스/드레인 ("S/D") 존들;
    상기 채널 존 위에 놓인 게이트 유전체 층; 및
    상기 채널 존 위의 상기 게이트 유전체 층 위에 놓인 게이트 전극을 포함하는, 전계-효과 트랜지스터를 포함하는 구조.
  124. 제 123 항에 있어서,
    상기 제 1 전도성 타입의 도펀트의 농도는, 상기 표면하부 최대 농도 위치로부터 상기 특정한 S/D 존을 거치는 상기 선택된 수직 위치를 따라 상기 보디의 상부 표면으로 이동할 때에 상기 표면하부 최대 농도의 1/20 이하로 감소하는, 전계-효과 트랜지스터를 포함하는 구조.
  125. 제 123 항에 있어서,
    상기 제 1 전도성 타입의 도펀트의 농도는, 상기 표면하부 최대 농도 위치로부터 상기 선택된 수직 위치를 따라 상기 특정한 S/D 존에 관한 pn 접합으로 이동할 때에 실질적으로 단조롭게 (monotonically) 감소하는, 전계-효과 트랜지스터를 포함하는 구조.
  126. 제 125 항에 있어서,
    상기 제 1 전도성 타입의 도펀트의 농도는 또한, 상기 특정한 S/D 존에 관한 pn 접합으로부터 상기 선택된 수직 위치를 따라 상기 보디의 상부 표면으로 이동할 때에 실질적으로 단조롭게 감소하는, 전계-효과 트랜지스터를 포함하는 구조.
  127. 제 123 항에 있어서,
    상기 제 1 전도성 타입의 도펀트의 농도는, 상기 특정한 S/D 존에 관한 pn 접합으로부터 상기 선택된 수직 위치를 따라서 상기 특정한 S/D 존에 관한 pn 접합의 최대 깊이의 20%보다 상기 보디의 상부 표면으로부터 멀지 않은 지점까지 이동할 때에 실질적으로 단조롭게 감소하는, 전계-효과 트랜지스터를 포함하는 구조.
  128. 제 123 항에 있어서,
    상기 표면하부 최대 농도 위치는 상기 제 2 S/D 존에 관한 pn 접합의 최대 깊이보다 상기 보디의 상부 표면 아래에서 5배 이하 더 깊은, 전계-효과 트랜지스터를 포함하는 구조.
  129. 제 123 항에 있어서,
    상기 S/D 존들 중의 하나는 메인 부분 및 상기 S/D 존들 중의 나머지를 향해 연장되는 상기 메인 부분 보다 더 저농도로 도핑된 측면 확장부를 포함하는, 전계-효과 트랜지스터를 포함하는 구조.
  130. 제 123 항에 있어서,
    상기 S/D 존들의 각각은 메인 부분 및 상기 메인 부분 보다 더 저농도로 도핑된 측면 확장부를 포함하여서, 상기 채널 존이 상기 보디의 상부 표면을 따르는 상기 측면 확장부들에 의해 종결되는, 전계-효과 트랜지스터를 포함하는 구조.
  131. 제 123 항에 있어서,
    상기 보디 재료의 측면으로 인접한 재료보다 더 고농도로 도핑된 보디 재료의 포켓 부분이 상기 S/D 존들 중의 하나를 따라서 상기 채널 존 내로 확장되는, 전계-효과 트랜지스터를 포함하는 구조.
  132. 제 131 항에 있어서,
    상기 보디 재료의 포켓 부분은 대체로 상기 S/D 존들 중의 제 1 S/D 존만을 따라서 확장되어서 상기 채널 존이 상기 S/D 존들에 대해 비대칭이 되는, 전계-효과 트랜지스터를 포함하는 구조.
  133. 제 123 항 내지 제 132 항 중 어느 한 항에 있어서,
    상기 특정한 S/D 존은 상기 제 2 S/D 존인, 전계-효과 트랜지스터를 포함하는 구조.
  134. 제 133 항에 있어서,
    상기 제 2 S/D 존의 S/D 확장부는 상기 제 1 S/D 존 보다 상기 보디의 상부 표면 아래에서 더 깊게 확장되는, 전계-효과 트랜지스터를 포함하는 구조.
  135. 제 133 항에 있어서,
    상기 제 2 S/D 존의 S/D 확장부는 상기 제 1 S/D 존의 S/D 확장부 보다 더 저농도로 도핑된, 전계-효과 트랜지스터를 포함하는 구조.
  136. 제 133 항에 있어서,
    상기 제 1 및 제 2 S/D 존들은 소스 및 드레인을 각각 구성하는, 전계-효과 트랜지스터를 포함하는 구조.
  137. 제 1 전도성 타입의 보디 재료를 가지는 반도체 보디의 상부 표면을 따라 제공된 전계-효과 트랜지스터 (field-effect transistor; FET) 를 포함하는 구조로서, 상기 FET 는,
    상기 보디 재료의 채널 존;
    상기 반도체 보디의 상부 표면을 따라 상기 반도체 보디에 위치해 있고, 상기 채널 존에 의해 측방으로 분리된 제 1 및 제 2 소스/드레인 ("S/D") 존들로서, 상기 제 1 전도성 타입과 반대인 제 2 전도성 타입을 가지고서 상기 보디 재료와 함께 각각의 pn 접합들을 형성하는, 상기 제 1 및 제 2 소스/드레인 ("S/D") 존들;
    상기 채널 존의 위에 놓인 게이트 유전체 층; 및
    상기 채널 존 위의 상기 게이트 유전체 층 위에 놓인 게이트 전극을 포함하고,
    상기 제 1 S/D 존은 제 1 메인 S/D 부분 및 상기 제 1 메인 S/D 부분 보다 더 저농도로 도핑된 제 1 측면 S/D 확장부를 포함하고, 상기 제 2 S/D 존은 제 2 메인 S/D 부분 및 상기 제 2 메인 S/D 부분 보다 더 저농도로 도핑된 제 2 측면 S/D 확장부를 포함하고, 상기 양 S/D 확장부들 모두는 상기 게이트 전극 아래에서 측방으로 확장되어 상기 보디의 상부 표면을 따르는 상기 채널 존을 종결시키고, 상기 제 2 S/D 확장부는 상기 제 1 S/D 존 보다 상기 보디의 상부 표면 아래에서 재료적으로 더 깊게 확장되고, 상기 보디 재료의 측면으로 인접한 재료 보다 더 고농도로 도핑된 보디 재료의 포켓 부분은 대체로 상기 S/D 존들 중의 특정한 S/D 존 만을 따라 연장되어서 상기 채널 존으로 하여금 상기 S/D 존들에 대해 비대칭으로 되게 하는, 전계-효과 트랜지스터를 포함하는 구조.
  138. 제 137 항에 있어서,
    상기 특정한 S/D 존은 상기 제 1 S/D 존이며, 이에 따라 상기 포켓 부분은 대체로 상기 제 1 S/D 존 만을 따라서 확장되는, 전계-효과 트랜지스터를 포함하는 구조.
  139. 제 137 항에 있어서,
    상기 제 2 S/D 확장부는 상기 제 2 메인 S/D 부분 보다 상기 보디의 상부 표면 아래에서 재료적으로 더 깊게 확장되는, 전계-효과 트랜지스터를 포함하는 구조.
  140. 제 137 항 내지 제 139 항 중 어느 한 항에 있어서,
    상기 제 1 메인 S/D 부분은 상기 제 1 S/D 확장부 보다 상기 보디의 상부 표면 아래에서 재료적으로 더 깊게 확장되는, 전계-효과 트랜지스터를 포함하는 구조.
  141. 제 1 전도성 타입의 보디 재료를 가지는 반도체 보디의 상부 표면을 따라 제공된 전계-효과 트랜지스터 (field-effect transistor; FET) 를 포함하는 구조로서, 상기 전계-효과 트랜지스터는,
    상기 보디 재료의 채널 존;
    상기 반도체 보디의 상부 표면을 따라 상기 반도체 보디에 위치해 있고, 상기 채널 존에 의해 측방으로 분리된 소스 및 드레인으로서, 상기 제 1 전도성 타입과 반대인 제 2 전도성 타입을 가지고서 상기 보디 재료와 함께 각각의 pn 접합들을 형성하는, 상기 소스 및 드레인;
    상기 채널 존 위에 놓인 게이트 유전체 층; 및
    상기 채널 존 위의 상기 게이트 유전체 층 위에 놓인 게이트 전극을 포함하고,
    상기 소스는 메인 소스 부분 및 상기 메인 소스 부분과 측면으로 연속된 상기 메인 소스 부분 보다 더 저농도로 도핑된 측면 소스 확장부를 포함하고, 상기 드레인은 메인 드레인 부분 및 상기 메인 드레인 부분과 측면으로 연속된 상기 메인 드레인 부분 보다 더 저농도로 도핑된 측면 드레인 확장부를 포함하고, 상기 양 측면 확장부들 모두는 상기 게이트 전극 아래에서 측방으로 확장되어서 상기 보디의 상부 표면을 따르는 채널 존을 종결시키고, 상기 드레인 확장부는 상기 소스 보다 상기 보디의 상부 표면 아래에서 재료적으로 더 깊게 확장되고, 상기 보디 재료의 측면으로 인접한 재료 보다 더 고농도로 도핑된 보디 재료의 포켓 부분은 대체로 상기 소스 만을 따라서 상기 채널 존 내로 확장되어서 상기 채널 존으로 하여금 상기 소스 및 상기 드레인에 대해 비대칭으로 되게 하는, 전계-효과 트랜지스터를 포함하는 구조.
  142. 제 141 항에 있어서,
    상기 드레인 확장부는 상기 소스 확장부 보다 더 저농도로 도핑된, 전계-효과 트랜지스터를 포함하는 구조.
  143. 제 141 항에 있어서,
    상기 소스 및 상기 드레인 중의 하나는 상기 소스 및 상기 드레인 중의 하나의 메인 부분의 아래에 놓여 있고, 상기 소스 및 상기 드레인 중의 하나의 메인 부분과 수직으로 연속되며, 상기 소스 및 상기 드레인 중의 하나의 메인 부분 보다 더 저농도로 도핑된 하부 부분을 더 포함하는, 전계-효과 트랜지스터를 포함하는 구조.
  144. 제 141 항에 있어서,
    상기 소스 및 상기 드레인 중의 각 하나는 상기 소스 및 상기 드레인 중의 상기 하나의 메인 부분의 아래에 놓여 있고, 상기 소스 및 상기 드레인 중의 상기 하나의 메인 부분과 수직으로 연속되며, 상기 소스 및 상기 드레인 중의 상기 하나의 메인 부분 보다 더 저농도로 도핑된 하부 부분을 더 포함하는, 전계-효과 트랜지스터를 포함하는 구조.
  145. 제 141 항에 있어서,
    상기 드레인 확장부는 상기 메인 드레인 부분 보다 상기 보디의 상부 표면 아래에서 재료적으로 더 깊게 확장되는, 전계-효과 트랜지스터를 포함하는 구조.
  146. 제 141 항 내지 제 145 항 중 어느 한 항에 있어서,
    상기 메인 소스 부분은 상기 소스 확장부 보다 상기 보디의 상부 표면 아래에서 재료적으로 더 깊게 확장되는, 전계-효과 트랜지스터를 포함하는 구조.
  147. 전계-효과 트랜지스터를 포함하는 구조로서,
    상부 표면을 가진 반도체 보디의 보디 재료의 채널 존으로서, 상기 보디 재료는 제 1 전도성 타입을 가진, 상기 채널 존;
    상기 반도체 보디의 상부 표면을 따라 상기 반도체 보디에 위치해 있고, 상기 채널 존에 의해 측방으로 분리되어 있으며, 상기 제 1 전도성 타입과 반대인 제 2 전도성 타입을 가지고서 상기 보디 재료와 함께 각각의 pn 접합들을 형성하는 한 쌍의 소스/드레인 ("S/D") 존들로서, 상기 보디 재료는 상기 보디의 상부 표면에 일반적으로 수직하고 상기 채널 존을 거치며 상기 보디 재료의 언더라잉 물질 (underlying matter) 을 향해 연장되는 가상의 선을 따라서 적어도 3 개의 수직으로 분리된 로컬 표면하부 최대들에 도달하는 네트 도펀트 농도를 갖고, 상기 로컬 표면하부 최대들 중의 가장 얕은 것은 상기 보디의 상부 표면 아래에서 0.1 μm 보다 더 작은 표면하부 위치에 존재하고, 상기 보디 재료의 네트 도펀트 농도에서의 가장 얕은 것이 아닌 로컬 표면하부 최대들의 각각은 연속해서 측방으로 연장되어서 각 S/D 존의 적어도 일부분의 아래에 놓이는 표면하부 위치에서 존재하고, 상기 보디 재료의 측면으로 인접한 물질 보다 더 고농도로 도핑된 상기 보디 재료의 포켓 부분은 상기 S/D 존들 중의 하나를 따라서 확장되는, 상기 한 쌍의 소스/드레인 ("S/D") 존들;
    상기 채널 존 위에 놓인 게이트 유전체 층; 및
    상기 채널 존 위의 상기 게이트 유전체 층 위에 놓인 게이트 전극을 포하하는, 전계-효과 트랜지스터를 포함하는 구조.
  148. 제 147 항에 있어서,
    상기 보디 재료의 측면으로 인접한 물질 보다 더 고농도로 도핑된 상기 보디 재료의 또 다른 포켓 부분이 상기 S/D 존들 중의 나머지 S/D 존을 따라서 확장되는, 전계-효과 트랜지스터를 포함하는 구조.
  149. 제 148 항에 있어서,
    상기 포켓 부분들은 상기 S/D 존들을 따라 일반적으로 대칭적으로 위치해 있는, 전계-효과 트랜지스터를 포함하는 구조.
  150. 제 147 항에 있어서,
    상기 보디 재료의 네트 도펀트 농도에서의 가장 얕은 것이 아닌 로컬 표면하부 최대들의 각각의 표면하부 위치는 S/D 존들의 각각의 대체로 모두의 아래에 놓여 있는, 전계-효과 트랜지스터를 포함하는 구조.
  151. 제 147 항 내지 150 항 중 어느 한 항에 있어서,
    상기 보디 재료의 네트 도펀트 농도는, 상기 보디 재료의 네트 도펀트 농도에서의 로컬 표면하부 최대들의 각각의 표면하부 위치로부터 멀리 상향과 하향 양 방향으로 이동할 때에 감소하는, 전계-효과 트랜지스터를 포함하는 구조.
  152. 상기 제 147 항 내지 제 150 항 중 어느 한 항에 있어서,
    상기 S/D 존들 중의 하나는, 메인 부분 및 상기 S/D 존들 중의 다른 것을 향해 확장되는 상기 메인 부분 보다 더 저농도로 도핑된 측면 확장부를 포함하는, 전계-효과 트랜지스터를 포함하는 구조.
  153. 제 147 항 내지 제 150 항 중 어느 한 항에 있어서,
    상기 S/D 존들의 각각은 메인 부분 및 상기 메인 부분 보다 더 저농도로 도핑된 측면 확장부를 포함하여서 상기 채널 존이 상기 보디의 상부 표면을 따르는 상기 측면 확장부들에 의해 종결되는, 전계-효과 트랜지스터를 포함하는 구조.
  154. 제 147 항 내지 제 150 항 중 어느 한 항에 있어서,
    상기 보디 재료의 네트 도펀트 농도에서의 가장 얕은 로컬 표면하부 최대는, 트랜지스터로 하여금 감소된 크기의 문턱 전압을 갖게 하는 연관된 도펀트 분포를 가지는, 전계-효과 트랜지스터를 포함하는 구조.
  155. 적어도 하나의 제 1 FET 및 적어도 하나의 제 2 FET 를 포함하는 복수의 유사-극성 전계-효과 트랜지스터 ("FET") 들을 포함하는 구조의 제조 방법으로서,
    각각의 보디-재료 영역이 제 1 전도성 타입을 갖도록 반도체 보디의 유사한 복수의 보디-재료 영역들 내에 상기 제 1 전도성 타입의 반도체 도펀트를 도입하는 단계로서, 상기 보디-재료 영역들은 하나의 대응하는 제 1 FET 를 위해 각각 의도된 적어도 하나의 제 1 보디-재료 영역 및 하나의 대응하는 제 2 FET 를 위해 각각 의도된 적어도 하나의 제 2 보디-재료 영역을 포함하는, 상기 제 1 전도성 타입의 반도체 도펀트를 도입하는 단계;
    상기 FET 들에 관해 유사한 복수의 게이트 전극들을 각각 규정하는 단계로서, (a) 각각의 제 1 FET 의 게이트 전극은 상기 제 1 FET 에 관한 채널 존이 되는 것으로 의도된 하나의 대응하는 제 1 보디-재료 영역의 일부분 위에 위치되고, 또한 대응하는 게이트 유전체 층에 의해서 상기 제 1 FET 에 관한 채널 존이 되는 것으로 의도된 하나의 대응하는 제 1 보디-재료 영역의 일부분으로부터 수직으로 분리되며 및 (b) 각각의 제 2 FET 의 게이트 전극은 상기 제 2 FET 에 관한 채널 존이 되는 것으로 의도된 하나의 대응하는 제 2 보디-재료 영역의 일부분 위에 위치되고, 또한 대응하는 게이트 유전체 층에 의해서 상기 제 2 FET 에 관한 채널 존이 되는 것으로 의도된 하나의 대응하는 제 2 보디-재료 영역의 일부분으로부터 수직으로 분리되도록, 상기 FET 들에 관해 유사한 복수의 게이트 전극들을 각각 규정하는 단계;
    상기 반도체 보디의 부분들 내에 상기 제 1 전도성 타입과 반대인 제 2 전도성 타입의 반도체 도펀트를 도입하여, 각각의 FET 에 관해, 상기 FET의 채널 존에 의해 측방으로 분리된 상기 제 2 전도성 타입의 한 쌍의 소스/드레인 ("S/D") 존들을 형성함으로써, 상기 구조의 제조 완료시에, (a) 각각의 FET 에 관한 보디-재료 영역이 상기 FET 의 S/D 존들과 함께 한 쌍의 pn 접합들을 각각 형성하고 상기 FET 의 S/D 존들 아래에서 측방으로 연장되며, (b) 각각의 pn 접합이 상기 반도체 보디의 상부 표면 아래에서 최대 깊이까지 확장되고, (c) 상기 제 1 전도성 타입의 반도체 도펀트가 각각의 S/D 존 내에 존재하고, (d) 상기 반도체 보디에서의 상기 제 1 전도성 타입의 모든 반도체 도펀트는, 각각의 FET 에 관해, 상기 보디의 상부 표면 아래의 대응하는 메인 표면하부 최대 농도 위치에서 대응하는 메인 표면하부 최대 농도에 도달하는 농도를 갖고, (e) 각각의 FET에 관한 메인 표면하부 최대 농도 위치는 상기 FET 의 상기 채널 및 S/D 존들의 각각의 대체로 모두의 아래에서 측방으로 연장되고 상기 FET 의 각각의 S/D 존에 관한 pn 접합의 최대 깊이보다 상기 보디의 상부 표면 아래에서 10배 이하 더 깊게 존재하며, 또한 (f) 상기 반도체 보디에서의 상기 제 1 전도성 타입의 모든 도펀트의 농도는 (i) 각각의 제 1 FET 에 관한 메인 표면하부 최대 농도 위치로부터 상기 제 1 FET 의 S/D 존들 중의 특정한 S/D 존을 거치는 상기 제 1 FET 에 관해 선택된 수직 위치를 따라서 상기 보디의 상부 표면으로 상향 이동할 때에 상기 각각의 제 1 FET 에 관한 상기 메인 표면하부 최대 농도의 1/10 이하로 감소하고, (ii) 상기 제 1 FET 에 관한 메인 표면하부 최대 농도 위치로부터 상기 제 1 FET 에 관해 선택된 수직 위치를 따라서 상기 제 1 FET 의 특정한 S/D 존에 관한 pn 접합으로 이동할 때에 실질적으로 단조롭게 감소하고, 또한 (iii) 상기 보디의 상부 표면과 각각의 제 2 FET 에 관한 메인 표면하부 최대 농도 위치 사이에서 적어도 하나의 추가적인 표면하부 최대 농도에 도달함으로써, 각각의 제 2 FET 에 관한 각각의 추가적인 표면하부 최대 농도가, 상기 제 2 FET 의 채널 존 위에 놓인 상기 제 2 FET 의 게이트 전극 및 상기 제 2 FET 의 S/D 존들의 각각의 적어도 일부분의 대부분 재료 아래에서 측방으로 연장되는 대응하는 추가적인 표면하부 최대 농도 위치에 존재하도록 하는 단계를 포함하고,
    상기 제 1 전도성 타입의 도펀트를 도입하는 것이 수행되고, 또한 게이트 유전체 층들이 형성되어서, 하나의 제 1 FET 가 하나의 제 2 FET 보다 재료적으로 더 작은 크기의 문턱 전압을 갖는 복수의 인스턴스 (instance) 들이 존재하게 되고 또한 상기 복수의 인스턴스들에서의 상기 FET 들의 게이트 유전체 층들은 다음의 게이트 유전체 층 요건들:
    a. 하나의 이러한 제 1 FET 및 하나의 이러한 제 2 FET 의 게이트 유전체 층들은 거의 동일한 두께를 가짐;
    b. 하나의 이러한 제 1 FET 의 게이트 유전체 층은 하나의 이러한 제 2 FET 의 게이트 유전체 층 보다 재료적으로 더 큰 두께를 가짐; 및
    c. 하나의 이러한 제 2 FET 의 게이트 유전체 층은 하나의 이러한 제 1 FET 의 게이트 유전체 층 보다 재료적으로 더 큰 두께를 가짐,
    중의 적어도 2 개를 선택적으로 만족시키게 되는, 제조 방법.
  156. 제 155 항에 있어서,
    상기 복수의 인스턴스들에서의 상기 FET 들의 게이트 유전체 층들은 상기 게이트 유전체 층 요건들의 모두를 만족시키는, 제조 방법.
  157. 제 155 항에 있어서,
    상기 제 1 전도성 타입의 도펀트를 도입하는 것은, 상기 제 1 전도성 타입의 도펀트를 각각의 제 2 FET 의 채널 존이 되는 것으로 의도된 각각의 제 2 FET 의 상기 제 2 보디-재료 영역의 일부분 내에 도입하여서, 각각의 제 2 FET 의 채널 존이 각각의 제 1 FET 의 채널 존 보다 더 많은 제 1 전도성 타입의 도펀트를 포함하도록 하는, 제조 방법.
  158. 제 155 항에 있어서,
    상기 게이트 유전체 층들은,
    적어도 상기 게이트 유전체 층들을 위한 위치들에서 상기 반도체 보디를 따르는 제 1 게이트-유전체-포함 (gate-dielectric-containing) 유전체 층을 형성하는 단계;
    상기 FET 들 중의 선택된 FET 들의 게이트 유전체 층들을 위한 위치들에서 상기 제 1 게이트-유전체-포함 유전체 층의 재료를 제거하여서, 상기 제 1 게이트-유전체-포함 유전체 층의 재료가 상기 FET 들 중의 나머지 FET 들의 게이트 유전체 층들을 위한 위치들에 남도록 하는 단계; 및
    상기 선택된 FET 들의 게이트 유전체 층들을 위한 위치들을 따라서 및 상기 나머지 FET 들의 게이트 유전체 층들을 위한 위치들에 남아있는 상기 제 1 게이트-유전체-포함 유전체 층의 재료 위에서, 제 2 게이트-유전체-포함 유전체 층을 형성하는 단계를 포함하는 절차에 따라 형성되는, 제조 방법.
  159. 제 155 항 내지 제 158 항 중 어느 한 항에 있어서,
    상기 반도체 보디에서의 상기 제 1 전도성 타입의 모든 도펀트의 농도는 각각의 제 1 FET 에 관한 메인 표면하부 최대 농도 위치로부터 상기 제 1 FET 에 관해 선택된 수직 위치를 따라 상기 제 1 FET 의 특정한 S/D 존에 관한 pn 접합으로 이동할 때에 상기 각각의 제 1 FET 에 관한 상기 메인 표면하부 최대 농도의 1/10 보다 큰 농도로 감소하는, 제조 방법.
  160. 적어도 하나의 제 1 FET 및 적어도 하나의 제 2 FET 를 포함하는 복수의 유사-극성 전계-효과 트랜지스터 ("FET") 들을 포함하는 구조의 제조 방법으로서,
    각각의 보디-재료 영역이 제 1 전도성 타입을 갖도록 반도체 보디의 유사한 복수의 보디-재료 영역들 내에 상기 제 1 전도성 타입의 반도체 도펀트를 도입하는 단계로서, 상기 보디-재료 영역들은 하나의 대응하는 제 1 FET 를 위해 각각 의도된 적어도 하나의 제 1 보디-재료 영역 및 하나의 대응하는 제 2 FET 를 위해 각각 의도된 적어도 하나의 제 2 보디-재료 영역을 포함하는, 상기 제 1 전도성 타입의 반도체 도펀트를 도입하는 단계;
    상기 FET 들에 관해 유사한 복수의 게이트 전극들을 각각 규정하는 단계로서, (a) 각각의 제 1 FET 의 게이트 전극은 상기 제 1 FET 에 관한 채널 존이 되는 것으로 의도된 하나의 대응하는 제 1 보디-재료 영역의 일부분 위에 위치되고, 또한 대응하는 게이트 유전체 층에 의해서 상기 제 1 FET 에 관한 채널 존이 되는 것으로 의도된 하나의 대응하는 제 1 보디-재료 영역의 일부분으로부터 수직으로 분리되며 및 (b) 각각의 제 2 FET 의 게이트 전극은 상기 제 2 FET 에 관한 채널 존이 되는 것으로 의도된 하나의 대응하는 제 2 보디-재료 영역의 일부분 위에 위치되고, 또한 대응하는 게이트 유전체 층에 의해서 상기 제 2 FET 에 관한 채널 존이 되는 것으로 의도된 하나의 대응하는 제 2 보디-재료 영역의 일부분으로부터 수직으로 분리되도록, 상기 FET 들에 관해 유사한 복수의 게이트 전극들을 각각 규정하는 단계; 및
    상기 반도체 보디의 부분들 내에 상기 제 1 전도성 타입과 반대인 제 2 전도성 타입의 반도체 도펀트를 도입하여, 각각의 FET 에 관한 상기 FET의 채널 존에 의해 측방으로 분리된 상기 제 2 전도성 타입의 한 쌍의 소스/드레인("S/D") 존들을 형성함으로써, 상기 구조의 제조 완료시에, (a) 각각의 FET 에 관한 보디-재료 영역이 상기 FET 의 S/D 존들과 함께 한 쌍의 pn 접합들을 각각 형성하고 상기 FET 의 S/D 존들 아래에서 측방으로 연장되며, (b) 각각의 pn 접합이 상기 반도체 보디의 상부 표면 아래에서 최대 깊이까지 확장되고, (c) 상기 제 1 전도성 타입의 반도체 도펀트가 각각의 S/D 존 내에 존재하고, (d) 상기 반도체 보디에서의 상기 제 1 전도성 타입의 모든 반도체 도펀트는, 각각의 FET 에 관해, 상기 보디의 상부 표면 아래의 대응하는 메인 표면하부 최대 농도 위치에서 대응하는 메인 표면하부 최대 농도에 도달하는 농도를 갖고, (e) 각각의 FET에 관한 메인 표면하부 최대 농도 위치는 상기 FET 의 상기 채널 및 S/D 존들의 각각의 대체로 모두의 아래에서 측방으로 연장되고 상기 FET 의 각각의 S/D 존에 관한 pn 접합의 최대 깊이보다 상기 보디의 상부 표면 아래에서 10배 이하 더 깊게 존재하며, 또한 (f) 상기 반도체 보디에서의 상기 제 1 전도성 타입의 모든 도펀트의 농도는 (i) 각각의 제 1 FET 에 관한 메인 표면하부 최대 농도 위치로부터 상기 제 1 FET 의 S/D 존들 중의 특정한 S/D 존을 거치는 상기 제 1 FET 에 관해 선택된 수직 위치를 따라서 상기 보디의 상부 표면으로 이동할 때에 상기 각각의 제 1 FET 에 관한 상기 메인 표면하부 최대 농도의 1/10 이하로 감소하고, (ii) 상기 제 1 FET 에 관한 메인 표면하부 최대 농도 위치로부터 상기 제 1 FET 에 관해 선택된 수직 위치를 따라서 상기 제 1 FET 의 특정한 S/D 존에 관한 pn 접합으로 이동할 때에 실질적으로 단조롭게 감소하고, 또한 (iii) 상기 보디의 상부 표면과 각각의 제 2 FET 에 관한 메인 표면하부 최대 농도 위치 사이에서 적어도 하나의 추가적인 표면하부 최대 농도에 도달함으로써, 각각의 제 2 FET 에 관한 각각의 추가적인 표면하부 최대 농도가, 상기 제 2 FET 의 채널 존 위에 놓인 상기 제 2 FET 의 게이트 전극 및 상기 제 2 FET 의 S/D 존들의 각각의 적어도 일부분의 대체로 모든 재료 아래에서 측방으로 연장되는 대응하는 추가적인 표면하부 최대 농도 위치에 존재하도록 하는 단계를 포함하고,
    상기 제 1 전도성 타입의 도펀트를 도입하는 것이 수행되고, 또한 게이트 유전체 층들이 형성되어서, 상기 FET 들이 다음의 조합적 요건들:
    a. 하나의 이러한 제 1 FET 가 하나의 이러한 제 2 FET 보다 재료적으로 더 작은 크기의 문턱 전압을 갖고, 또한 상기 제 1 FET 의 게이트 유전체 층은 상기 제 2 FET 의 게이트 유전체 층 보다 재료적으로 더 큰 두께를 가짐;
    b. 하나의 이러한 제 1 FET 가 하나의 이러한 제 2 FET 보다 재료적으로 더 작은 크기의 문턱 전압을 갖고, 또한 상기 제 1 FET 의 게이트 유전체 층은 상기 제 2 FET 의 게이트 유전체 층 보다 재료적으로 더 작은 두께를 가짐;
    c. 하나의 이러한 제 1 FET 가 하나의 이러한 제 2 FET 보다 재료적으로 더 작은 크기의 문턱 전압을 갖고, 또한 그들 2 개의 제 1 및 제 2 FET 들의 게이트 유전체 층들은 또 다른 이러한 FET 의 게이트 유전체 층 보다 재료적으로 더 큰 두께를 가짐;
    d. 하나의 이러한 제 1 FET 가 하나의 이러한 제 2 FET 보다 재료적으로 더 작은 크기의 문턱 전압을 갖고, 또한 그들 2 개의 제 1 및 제 2 FET 들의 게이트 유전체 층들은 또 다른 이러한 FET 의 게이트 유전체 층 보다 재료적으로 더 작은 두께를 가짐;
    e. 하나의 이러한 제 1 FET 가 2 개의 이러한 제 2 FET 들의 각각 보다 재료적으로 더 작은 크기의 문턱 전압을 갖고, 상기 2 개의 이러한 제 2 FET 들의 각각의 문턱 전압들이 재료적으로 크기가 상이하고, 상기 제 1 FET 의 게이트 유전체 층은 그들 제 2 FET 들의 각각의 게이트 유전체 층 보다 재료적으로 더 큰 두께를 가짐; 및
    f. 하나의 이러한 제 1 FET 가 2 개의 이러한 제 2 FET 들의 각각 보다 재료적으로 더 작은 크기의 문턱 전압을 갖고, 상기 2 개의 이러한 제 2 FET 들의 각각의 문턱 전압들이 재료적으로 크기가 상이하고, 각각의 그들 3 개의 FET 들의 게이트 유전체 층은 또 다른 이러한 FET 의 게이트 유전체 층 보다 재료적으로 더 작은 두께를 가짐,
    중의 적어도 하나를 선택적으로 만족시키는, 제조 방법.
  161. 제 160 항에 있어서,
    상기 FET 들은 상기 조합적 요건들 중의 적어도 2 개를 선택적으로 만족시키는, 제조 방법.
  162. 제 160 항에 있어서,
    상기 FET 들은 상기 조합적 요건들 중의 적어도 3 개를 선택적으로 만족시키는, 제조 방법.
  163. 제 160 항에 있어서,
    상기 FET 들은 상기 조합적 요건들 중의 적어도 4 개를 선택적으로 만족시키는, 제조 방법.
  164. 제 160 항에 있어서,
    상기 제 1 전도성 타입의 도펀트를 도입하는 것은, 상기 제 1 전도성 타입의 도펀트를 각각의 제 2 FET 의 채널 존이 되는 것으로 의도된 각각의 제 2 FET 의 제 2 보디-재료 영역의 부분 내에 도입하여서, 각각의 제 2 FET 의 채널 존이 각각의 제 1 FET 의 채널 존 보다 더 많은 제 1 전도성 타입의 도펀트를 포함하도록 하는 것을 포함하는, 제조 방법.
  165. 제 160 항에 있어서,
    상기 게이트 유전체 층들은,
    적어도 상기 게이트 유전체 층들을 위한 위치들에서 상기 반도체 보디를 따르는 제 1 게이트-유전체-포함 (gate-dielectric-containing) 유전체 층을 형성하는 단계;
    상기 FET 들 중의 선택된 FET 들의 게이트 유전체 층들을 위한 위치들에서 상기 제 1 게이트-유전체-포함 유전체 층의 재료를 제거하여서, 상기 제 1 게이트-유전체-포함 유전체 층의 재료가 상기 FET 들 중의 나머지 FET 들의 게이트 유전체 층들을 위한 위치들에 남도록 하는 단계; 및
    상기 선택된 FET 들의 게이트 유전체 층들을 위한 위치들을 따라서 및 상기 나머지 FET 들의 게이트 유전체 층들을 위한 위치들에 남아있는 상기 제 1 게이트-유전체-포함 유전체 층의 재료 위에서, 제 2 게이트-유전체-포함 유전체 층을 형성하는 단계를 포함하는 절차에 따라 형성되는, 제조 방법.
  166. 제 160 항 내지 제 165 항 중 어느 한 항에 있어서,
    상기 구조의 제조 완료시에, 상기 반도체 보디에서의 상기 제 1 전도성 타입의 모든 도펀트의 농도는 각각의 제 1 FET 에 관한 메인 표면하부 최대 농도 위치로부터 상기 제 1 FET 에 관해 선택된 수직 위치를 따라 상기 제 1 FET 의 특정한 S/D 존에 관한 pn 접합으로 이동할 때에 상기 각각의 제 1 FET 에 관한 상기 메인 표면하부 최대 농도의 1/10 보다 큰 농도로 감소하는, 제조 방법.
  167. 전계-효과 트랜지스터를 포함하는 구조의 제조 방법으로서,
    반도체 보디의 보디 재료 내에 제 1 전도성 타입의 주 (primary) 반도체 도펀트를 도입하여서 상기 보디 재료가 상기 제 1 전도성 타입을 갖도록 하는 단계;
    채널 존이 되는 것으로 의도된 상기 보디 재료의 일부분 위에 있고, 게이트 유전체 층에 의해 상기 채널 존이 되는 것으로 의도된 상기 보디 재료의 일부분으로부터 수직으로 분리되는 게이트 전극을 규정하는 단계; 및
    상기 반도체 보디의 부분들 내에 상기 제 1 전도성 타입과 반대인 제 2 전도성 타입의 복합 반도체 도펀트를 도입하여 상기 채널 존에 의해 측방으로 분리된 상기 제 2 전도성 타입의 제 1 및 제 2 소스/드레인 ("S/D") 존들을 형성함으로써, 상기 구조의 제조 완료시에, (a) 상기 보디 재료가 상기 S/D 존들과 함께 한 쌍의 pn 접합들을 각각 형성하고, 상기 S/D 존들 아래에서 측방으로 연장되며, (b) 각각의 pn 접합이 상기 반도체 보디의 상부 표면 아래에서 최대 깊이까지 연장되며, (c) 상기 제 2 S/D 존이 상기 제 1 S/D 존 보다 상기 상부 표면 아래에서 재료적으로 더 깊게 확장되고, (d) 상기 제 1 전도성 타입의 반도체 도펀트가 각각의 S/D 존에 존재하고, (e) 상기 반도체 보디에서의 상기 제 1 전도성 타입의 모든 반도체 도펀트는 채널 존 및 각 S/D 존의 적어도 일부분의 대체로 모두의 아래에서 측방으로 연장되는 표면하부 최대 농도 위치에서 표면하부 최대 농도에 도달하는 농도를 갖고, (f) 상기 표면하부 최대 농도 위치는 상기 제 2 S/D 존에 관한 pn 접합의 최대 깊이 보다 상기 보디의 상부 표면 아래에서 10배 이하 더 깊게 존재하고, 또한 (g) 상기 제 1 전도성 타입의 모든 도펀트의 농도는 (i) 상기 표면하부 최대 농도 위치로부터 상기 S/D 존들 중의 특정한 S/D 존을 거치는 선택된 수직 위치를 따라 상기 보디의 상부 표면으로 상향 이동할 때에 상기 표면하부 최대 농도의 1/10 이하로 감소하고 또한 (ii) 상기 표면하부 최대 농도 위치로부터 상기 선택된 수직 위치를 따라 상기 특정한 S/D 존에 관한 pn 접합으로 이동할 때에 상기 표면하부 최대 농도의 1/10 보다 큰 농도로 감소하는 단계를 포함하는, 제조 방법.
  168. 제 167 항에 있어서,
    상기 제 1 전도성 타입의 제 1 도펀트를 도입하는 것은 상기 제 1 전도성 타입의 제 1 도펀트의 종 (species) 을 이온 주입하는 것을 포함하는, 제조 방법.
  169. 제 167 항에 있어서,
    상기 구조의 제조 완료시에, 상기 제 1 전도성 타입의 도펀트의 농도는 상기 표면하부 최대 농도 위치로부터 상기 특정한 S/D 존을 거치는 상기 선택된 수직 위치를 따라 상기 보디의 상부 표면으로 이동할 때에 상기 표면하부 최대 농도의 1/20 이하로 감소하는, 제조 방법.
  170. 제 167 항에 있어서,
    상기 구조의 제조 완료시에, 상기 표면하부 최대 농도 위치는 상기 제 2 S/D 존에 관한 pn 접합의 최대 깊이 보다 상기 보디의 상부 표면 아래에서 5배 이하 더 깊게 존재하는, 제조 방법.
  171. 제 167 항에 있어서,
    적어도 상기 보디 재료의 의도된 채널-존 부분 내에 제 1 전도성 타입의 추가적인 반도체 도펀트를 도입하여, 상기 구조의 제조 완료시에, 상기 보디 재료의 측면으로 인접한 물질 보다 더 고농도로 도핑된 상기 보디 재료의 포켓 부분이 상기 S/D 존들 중의 하나를 따라 확장되도록 하는 것을 더 포함하는, 제조 방법.
  172. 제 167 항에 있어서,
    상기 구조의 제조 완료시에, 상기 보디 재료의 포켓 부분이 대체로 상기 S/D 존들 중의 제 1 S/D 존만을 따라 확장되어서 상기 채널 존은 상기 S/D 존들에 대해 비대칭이 되는, 제조 방법.
  173. 제 167 항 내지 제 172 항 중 어느 한 항에 있어서,
    상기 특정한 S/D 존은 상기 제 2 S/D 존인, 제조 방법.
  174. 제 173 항에 있어서,
    상기 제 2 전도성 타입의 복합 도펀트를 도입하는 것은 상기 반도체 보디 내에 상기 제 2 전도성 타입의 한 쌍의 반도체 도펀트들을 별도로 도입하여 상기 제 1 및 제 2 S/D 존들을 각각 적어도 부분적으로 규정하고 또한 상기 제 1 및 제 2 S/D 존들의 pn 접합들의 최대 깊이들을 각각 대체로 확립함으로써, 상기 구조의 제조 완료시에, 상기 제 2 S/D 존이 상기 제 1 S/D 존 보다 상기 보디의 표면 아래에서 재료적으로 더 깊게 확장되도록 하는 것을 포함하는, 제조 방법.
  175. 제 173 항에 있어서,
    상기 제 2 전도성 타입의 복합 도펀트를 도입하는 것은,
    (i) 도펀트-차단 실드 (dopant-blocking shield) 로서 제 1 마스크, 상기 게이트 전극, 및 상기 게이트 전극을 따르는 임의의 재료를 이용하여 상기 제 1 마스크의 개구를 통해 상기 제 2 전도성 타입의 제 1 반도체 도펀트를 상기 반도체 보디 내에 도입함으로써 전구체 제 1 S/D 확장부를 규정하고 또한 (ii) 도펀트-차단 실드로서 제 2 마스크, 상기 게이트 전극, 및 상기 게이트 전극을 따르는 임의의 재료를 이용하여 상기 제 1 마스크와 다른 상기 제 2 마스크의 개구를 통해 상기 제 2 전도성 타입의 제 2 반도체 도펀트를 상기 반도체 보디 내에 도입함으로써 전구체 제 2 S/D 확장부를 규정하는 단계;
    상기 게이트 전극의 횡방향 측면들에 대해 스페이서 재료를 제공하는 단계; 및
    상기 반도체 보디 내에 상기 제 2 전도성 타입의 추가적인 반도체 도펀트를 도입하여 상기 전구체 제 1 및 제 2 S/D 확장부를 각각 부분적으로 둘러싸는 제 1 및 제 2 메인 S/D 부분들을 규정함으로써, (i) 상기 제 1 S/D 존이 상기 제 1 메인 S/D 부분 및 상기 제 1 메인 S/D 부분 바깥쪽의 상기 전구체 제 1 S/D 확장부의 재료에 의해 구성된 잔류 제 1 S/D 확장부를 포함하고 또한 (ii) 상기 제 2 S/D 존이 상기 제 2 메인 S/D 부분 및 상기 제 2 메인 S/D 부분 바깥쪽의 상기 전구체 제 2 S/D 확장부의 재료에 의해 구성된 잔류 제 2 S/D 확장부를 포함하도록 하는 단계를 포함하는, 제조 방법.
  176. 제 175 항에 있어서,
    상기 제 2 전도성 타입의 추가적인 도펀트 및 제 2 도펀트는 상기 제 1 및 제 2 S/D 존들의 pn 접합들의 최대 깊이들을 각각 확립하고, 상기 제 2 전도성 타입의 추가적인 도펀트 및 제 2 도펀트를 도입하는 것이 수행됨으로써, 상기 구조의 제조 완료시에, 상기 제 2 S/D 확장부가 상기 제 1 S/D 존 보다 상기 보디의 표면 아래에서 재료적으로 더 깊게 확장되는, 제조 방법.
  177. 제 175 항에 있어서,
    상기 제 2 전도성 타입의 상기 복합 도펀트를 도입하는 것이 수행됨으로써, 상기 구조의 제조 완료시에, 상기 제 2 S/D 존의 S/D 확장부는 상기 제 1 S/D 존의 S/D 확장부 보다 더 저농도로 도핑되는, 제조 방법.
  178. 제 173 항에 있어서,
    상기 제 1 및 제 2 S/D 존들은 소스 및 드레인을 각각 구성하는, 제조 방법.
  179. 제 1 전도성 타입의 보디 재료를 갖는 반도체 보디로부터 전계-효과 트랜지스터를 포함하는 구조를 제조하는 방법으로서,
    채널 존이 되는 것으로 의도된 상기 보디 재료의 부분 위에 있고, 게이트 유전체 층에 의해 상기 채널 존이 되는 것으로 의도된 상기 보디 재료의 부분으로부터 수직으로 분리되는 게이트 전극을 규정하는 단계; 및
    (i) 적어도 상기 보디 재료의 의도된 채널-존 부분 내에 상기 제 1 전도성 타입의 반도체 도펀트 및 (ii) 상기 반도체 보디 내에 상기 제 1 전도성 타입과 반대인 제 2 전도성 타입의 복합 반도체 도펀트를 후속적으로 도입함으로써, (a) 상기 제 2 전도성 타입의 복합 도펀트가 상기 채널 존에 의해 측방으로 분리된 상기 제 2 전도성 타입의 제 1 및 제 2 소스/드레인 ("S/D") 존들을 형성하고, (b) 상기 제 1 S/D 존이 제 1 메인 S/D 부분 및 상기 제 1 메인 S/D 부분 보다 더 저농도로 도핑된 제 1 측면 S/D 확장부를 포함하고, (c) 상기 제 2 S/D 존이 제 2 메인 S/D 부분 및 상기 제 2 메인 S/D 부분 보다 더 저농도로 도핑된 제 2 측면 S/D 확장부를 포함하고, (d) 상기 S/D 확장부들 양자 모두가 상기 게이트 전극 아래에서 확장되어 상기 게이트 유전체 층 바로 아래의 채널 존을 종결시키고, (e) 상기 제 2 S/D 확장부는 상기 제 1 S/D 존 보다 상기 반도체 보디 내로 재료적으로 더 깊게 확장되고, 또한 (f) 상기 보디 재료의 측면으로 인접한 재료 보다 더 고농도로 도핑되고 상기 제 1 전도성 타입의 도펀트에 의해 적어도 부분적으로 규정된, 상기 보디 재료의 포켓 부분이 대체로 상기 S/D 존들 중의 특정한 S/D 존만을 따라서 상기 채널 존 내로 확장되어서 상기 채널 존이 상기 S/D 존들에 대해 비대칭이 되게 하는 단계를 포함하는, 제조 방법.
  180. 제 179 항에 있어서,
    상기 특정한 S/D 존은 상기 제 1 S/D 존이며, 이에 따라 상기 포켓 부분은 대체로 상기 제 1 S/D 존만을 따라서 확장되는, 제조 방법.
  181. 제 179 항에 있어서,
    상기 제 2 S/D 확장부는 상기 제 2 메인 S/D 부분 보다 상기 반도체 보디 내로 재료적으로 더 깊게 확장되는, 제조 방법.
  182. 제 179 항 내지 제 181 항 중 어느 한 항에 있어서,
    상기 제 1 메인 S/D 부분은 상기 제 1 S/D 확장부 보다 반도체 보디 내로 재료적으로 더 깊게 확장되는, 제조 방법.
  183. 제 1 전도성 타입의 보디 재료를 갖는 반도체 보디로부터 전계-효과 트랜지스터를 포함하는 구조를 제조하는 방법으로서,
    채널 존이 되는 것으로 의도된 상기 보디 재료의 부분 위에 있고, 게이트 유전체 층에 의해 상기 채널 존이 되는 것으로 의도된 상기 보디 재료의 부분으로부터 수직으로 분리되는 게이트 전극을 규정하는 단계; 및
    (i) 적어도 상기 보디 재료의 의도된 채널-존 부분 내에 상기 제 1 전도성 타입의 반도체 도펀트 및 (ii) 상기 반도체 보디 내에 상기 제 1 전도성 타입과 반대인 제 2 전도성 타입의 복합 반도체 도펀트를 후속적으로 도입함으로써, (a) 상기 제 2 전도성 타입의 복합 도펀트가 상기 채널 존에 의해 측방으로 분리된 상기 제 2 전도성 타입의 소스 및 드레인을 형성하고, (b) 상기 소스는 메인 소스 부분 및 상기 메인 소스 부분 보다 더 저농도로 도핑된 측면 소스 확장부를 포함하고, (c) 상기 드레인은 메인 소스 부분 및 상기 메인 소스 부분 보다 더 저농도로 도핑된 측면 소스 확장부를 포함하고, (d) 그 측면 확장부들 양자 모두가 상기 게이트 전극 아래에서 확장되어 상기 게이트 유전체 층 바로 아래의 채널 존을 종결시키고, (e) 상기 드레인 확장부는 상기 소스 보다 상기 반도체 보디 내로 재료적으로 더 깊게 확장되고, 또한 (f) 상기 보디 재료의 측면으로 인접한 재료 보다 더 고농도로 도핑되고 상기 제 1 전도성 타입의 도펀트에 의해 적어도 부분적으로 규정된, 상기 보디 재료의 포켓 부분이 대체로 상기 소스만을 따라서 상기 채널 존 내로 확장되어서 상기 채널 존이 상기 소스 및 상기 드레인에 대해 비대칭이 되게 하는 단계를 포함하는, 제조 방법.
  184. 제 183 항에 있어서,
    상기 드레인 확장부는 상기 소스 확장부 보다 더 저농도로 도핑되게 형성되는, 제조 방법.
  185. 제 183 항에 있어서,
    상기 제 1 전도성 타입의 도펀트 및 상기 제 2 전도성 타입의 복합 도펀트를 도입하는 것은,
    (i) 제 1 마스크의 개구를 통해 상기 제 2 전도성 타입의 제 1 반도체 도펀트를 상기 반도체 보디 내에 도입하여 상기 측면 소스 확장부를 적어도 부분적으로 규정하고 또한 (ii) 상기 제 1 마스크의 개구를 통해 상기 제 1 전도성 타입의 도펀트를 적어도 상기 보디 재료 내에 도입하여 상기 보디 재료의 상기 포켓 부분을 적어도 부분적으로 규정하는 단계; 및
    상기 제 1 마스크와 다른 제 2 마스크의 개구를 통해 상기 제 2 전도성 타입의 제 2 반도체 도펀트를 상기 반도체 보디 내에 도입하여 상기 측면 드레인 확장부를 적어도 부분적으로 규정하고 이에 따라 상기 제 2 전도성 타입의 상기 복합 도펀트가 상기 제 2 전도성 타입의 제 1 및 제 2 도펀트들을 포함하도록 하는 단계를 포함하는, 제조 방법.
  186. 제 185 항에 있어서,
    상기 제 2 전도성 타입의 상기 제 2 도펀트는 상기 제 2 전도성 타입의 상기 제 1 도펀트 보다 더 적은 용량으로 상기 반도체 보디 내로 도입되는, 제조 방법.
  187. 제 183 항에 있어서,
    상기 드레인 확장부는 상기 메인 드레인 부분 보다 상기 반도체 보디 내로 재료적으로 더 깊게 확장되도록 형성되는, 제조 방법.
  188. 제 183 항 내지 제 187 항 중 어느 한 항에 있어서,
    상기 메인 소스 부분은 상기 소스 확장부 보다 상기 반도체 보디 내로 재료적으로 더 깊게 확장되도록 형성되는, 제조 방법.
  189. 제 1 전도성 타입의 보디 재료를 갖는 반도체 보디로부터의 전계-효과 트랜지스터를 포함하는 구조를 제조하는 방법으로서,
    상기 보디 재료 내에 상기 제 1 전도성 타입의 제 1, 제 2, 및 제 3 보디-재료 반도체 도펀트들을 별도로 도입하여, 상기 제 1 전도성 타입의 제 1, 제 2, 및 제 3 도펀트들이 상기 보디 재료의 각각 재료적으로 상이한 제 1, 제 2, 및 제 3 표면하부 위치들에서 각각의 최대 도펀트 농도들에 도달하도록 하는 단계;
    상기 트랜지스터를 위한 채널 존이 되는 것으로 의도된 보디 재료의 일부분 위에 있고, 게이트 유전체 재료에 의해 상기 트랜지스터를 위한 채널 존이 되는 것으로 의도된 보디 재료의 일부분으로부터 수직으로 분리된 게이트 전극을 후속적으로 규정하는 단계; 및
    (1) 상기 반도체 보디 내에 상기 제 1 전도성 타입과 반대인 제 2 전도성 타입의 반도체 도펀트를 후속적으로 도입하여, 상기 채널 존에 의해 측방으로 분리된 상기 제 2 전도성 타입의 한 쌍의 소스/드레인 ("S/D") 존들을 형성하고 또한 (2) 적어도 상기 보디 재료의 의도된 채널-존 부분 내에 상기 제 1 전도성 타입의 제 4 보디-재료 반도체 도펀트를 후속적으로 도입함으로써, 상기 구조의 제조 완료시에, (a) 상기 반도체 보디는 상기 채널 및 상기 S/D 존들이 확장된 상부 표면을 갖고, (b) 상기 보디 재료는 상기 보디의 상부 표면에 일반적으로 수직하고 상기 채널 존을 거치며 상기 보디 재료의 언더라잉 물질 (underlying matter) 을 향해 연장되는 가상의 선을 따라서 적어도 3 개의 수직으로 분리된 로컬 표면하부 최대들에 도달하는 네트 도펀트 농도를 갖고, (c) 상기 보디 재료의 상기 네트 도펀트 농도에서의 상기 3 개의 로컬 표면하부 최대들은 각각 상기 제 1 전도성 타입의 제 1, 제 2, 및 제 3 도펀트들의 최대 농도들의 표면하부 위치들을 따라서 대체로 존재하고, (d) 상기 로컬 표면하부 최대들 중의 가장 얕은 것의 표면하부 위치는 상기 보디의 상부 표면 아래에서 0.1 μm 보다 더 작고, (e) 상기 보디 재료의 네트 도펀트 농도에서의 가장 얕은 것이 아닌 로컬 표면하부 최대들의 각각의 표면하부 위치는 연속해서 측방으로 연장되어서 각 S/D 존의 적어도 일부분의 아래에 놓이고, 또한 (f) 상기 보디 재료의 측면으로 인접한 물질 보다 더 고농도로 도핑된 상기 보디 재료의 포켓 부분은 상기 S/D 존들 중의 하나를 따라서 확장되도록 하는 단계를 포함하는, 제조 방법.
  190. 제 189 항에 있어서,
    상기 제 1 전도성 타입의 제 4 도펀트의 도입이 수행됨으로써, 상기 구조의 제조 완료시에, 상기 보디 재료의 측면으로 인접한 물질 보다 더 고농도로 도핑된 상기 보디 재료의 또 다른 포켓 부분이 상기 S/D 존들 중의 나머지 S/D 존을 따라서 확장되는, 제조 방법.
  191. 제 190 항에 있어서,
    상기 제 1 전도성 타입의 상기 제 4 도펀트의 도입이 수행됨으로써, 상기 구조의 제조 완료시에, 상기 포켓 부분들은 상기 S/D 존들을 따라서 일반적으로 대칭적으로 위치되는, 제조 방법.
  192. 제 189 항 내지 제 191 항 중 어느 한 항에 있어서,
    상기 구조의 제조 완료시에, 상기 보디 재료의 네트 도펀트 농도는 상기 보디 재료의 네트 도펀트 농도에서의 로컬 표면하부 최대들의 각각의 표면하부 위치로부터 멀리 상향과 하향 양 방향으로 이동할 때에 감소하는, 제조 방법.
  193. 제 189 항 내지 제 191 항 중 어느 한 항에 있어서,
    상기 구조의 제조 완료시에, 상기 보디 재료의 네트 도펀트 농도에서의 가장 얕은 것이 아닌 로컬 표면하부 최대들의 각각의 표면하부 위치는 S/D 존들의 각각의 실질적으로 모두의 아래에 놓여 있는, 제조 방법.
  194. 제 189 항 내지 제 191 항 중 어느 한 항에 있어서,
    상기 제 1 전도성 타입의 상기 제 1, 제 2, 및 제 3 도펀트들을 도입하는 것은 그들 3 개의 도펀트들의 각각의 종 (species) 을 이온 주입하는 것을 포함하는, 제조 방법.
  195. 제 189 항 내지 제 191 항 중 어느 한 항에 있어서,
    상기 제 2 전도성 타입의 도펀트를 도입하는 것이 수행됨으로써, 상기 구조의 제조 완료시에, 상기 S/D 존들 중의 하나는 메인 부분 및 상기 S/D 존들 중의 나머지 S/D 존을 향해 확장되는 상기 메인 부분 보다 더 저농도로 도핑된 측면 확장부를 포함하는, 제조 방법.
  196. 제 189 항 내지 제 191 항 중 어느 한 항에 있어서,
    상기 제 2 전도성 타입의 도펀트를 도입하는 것이 수행됨으로써, 상기 구조의 제조 완료시에, 상기 S/D 존들의 각각은 메인 부분 및 상기 메인 부분 보다 더 저농도로 도핑된 측면 확장부를 포함하고, 상기 채널 존은 상기 보디의 상부 표면을 따르는 측면 확장부들에 의해 종결되는, 제조 방법.
  197. 제 196 항에 있어서,
    상기 제 2 전도성 타입의 도펀트를 도입하는 것은,
    도펀트-차단 실드로서 제 1 마스크, 상기 게이트 전극, 및 상기 게이트 전극을 따르는 임의의 재료를 사용하여 상기 제 1 마스크의 개구를 통해, 상기 보디의 그때 존재하는 상부 표면을 거쳐서, 상기 반도체 보디의 한 쌍의 측방으로 분리된 주 세그먼트 (primary segment) 들 내로 상기 제 2 전도성 타입의 제 1 반도체 도펀트를 도입하는 단계;
    상기 게이트 전극의 횡방향 측면들에 대해 스페이서 재료를 제공하는 단계; 및
    도펀트-차단 실드로서 제 2 마스크, 상기 게이트 전극, 및 상기 스페이서 재료를 사용하여 상기 제 2 마스크의 개구를 통해, 상기 보디의 그때 존재하는 상부 표면을 거쳐서, 상기 반도체 보디의 한 쌍의 측방으로 분리된 추가적인 세그먼트들 내로 상기 제 2 전도성 타입의 제 2 반도체 도펀트를 도입하는 단계를 포함하는, 제조 방법.
  198. 제 189 항 내지 제 191 항 중 어느 한 항에 있어서,
    상기 제 1 전도성 타입의 제 4 도펀트를 도입하는 것은, 상기 보디의 그때 존재하는 상부 표면에 일반적으로 수직한 방향에 대해 적어도 15°의 평균 경사각으로 상기 제 1 전도성 타입의 제 4 도펀트의 종 (species) 의 이온들을 주입하는 것을 포함하는, 제조 방법.
KR1020117025420A 2009-03-27 2010-03-25 엠프티 웰 및 충진된 웰을 이용한 반도체 구조의 구성 및 제조 KR20120003910A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/382,973 US8304835B2 (en) 2009-03-27 2009-03-27 Configuration and fabrication of semiconductor structure using empty and filled wells
US12/382,973 2009-03-27

Publications (1)

Publication Number Publication Date
KR20120003910A true KR20120003910A (ko) 2012-01-11

Family

ID=42781340

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117025420A KR20120003910A (ko) 2009-03-27 2010-03-25 엠프티 웰 및 충진된 웰을 이용한 반도체 구조의 구성 및 제조

Country Status (7)

Country Link
US (2) US8304835B2 (ko)
EP (1) EP2412027A1 (ko)
JP (1) JP2012522364A (ko)
KR (1) KR20120003910A (ko)
CN (1) CN102365749A (ko)
TW (1) TW201044572A (ko)
WO (1) WO2010110893A1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9755068B2 (en) 2015-06-18 2017-09-05 Dongbu Hitek Co., Ltd. Semiconductor device and radio frequency module formed on high resistivity substrate
US10217740B2 (en) 2015-06-18 2019-02-26 Db Hitek Co., Ltd Semiconductor device and radio frequency module formed on high resistivity substrate
US10325867B2 (en) 2015-06-18 2019-06-18 Db Hitek Co., Ltd Semiconductor device and radio frequency module formed on high resistivity substrate

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8450808B1 (en) * 2012-01-16 2013-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. HVMOS devices and methods for forming the same
US8822295B2 (en) 2012-04-03 2014-09-02 International Business Machines Corporation Low extension dose implants in SRAM fabrication
CN102664161B (zh) * 2012-05-25 2016-11-16 杭州士兰集成电路有限公司 高压bcd工艺中高压器件的隔离结构及其制造方法
KR20130142789A (ko) * 2012-06-20 2013-12-30 삼성전자주식회사 전력 ｍｏｓ 트랜지스터를 포함하는 반도체 소자
US8779509B2 (en) 2012-07-02 2014-07-15 Infineon Technologies Austria Ag Semiconductor device including an edge area and method of manufacturing a semiconductor device
US8716097B2 (en) * 2012-08-13 2014-05-06 Texas Instruments Incorporated MOS transistors having reduced leakage well-substrate junctions
JP2014229624A (ja) * 2013-05-17 2014-12-08 ソニー株式会社 半導体装置および電子機器
US9917168B2 (en) 2013-06-27 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Metal oxide semiconductor field effect transistor having variable thickness gate dielectric
US9520404B2 (en) 2013-07-30 2016-12-13 Synopsys, Inc. Asymmetric dense floating gate nonvolatile memory with decoupled capacitor
US20150129977A1 (en) * 2013-11-08 2015-05-14 United Microelectronics Corporation Semiconductor electrostatic discharge protection apparatus
US9455332B2 (en) * 2014-03-06 2016-09-27 Texas Instruments Incorporated LDMOS transistor and method of forming the LDMOS transistor with improved Rds*Cgd
CN105514105B (zh) * 2014-09-26 2019-08-06 联华电子股份有限公司 集成电路与其形成方法
JP2018125518A (ja) * 2017-02-03 2018-08-09 ソニーセミコンダクタソリューションズ株式会社 トランジスタ、製造方法
CN108630740B (zh) * 2017-03-16 2021-07-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR102068395B1 (ko) * 2017-03-29 2020-01-21 매그나칩 반도체 유한회사 낮은 소스-드레인 저항을 갖는 반도체 소자 구조 및 그 제조 방법
KR102256226B1 (ko) * 2017-08-02 2021-05-25 매그나칩 반도체 유한회사 낮은 소스-드레인 저항을 갖는 반도체 소자 및 그 제조 방법
JP6538908B2 (ja) * 2017-09-12 2019-07-03 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． エントロピービットを用いたセキュリティシステム
KR102465356B1 (ko) 2018-02-09 2022-11-10 삼성전자주식회사 반도체 소자
KR101932661B1 (ko) 2018-10-18 2018-12-26 삼성전자 주식회사 전력 ｍｏｓ 트랜지스터를 포함하는 반도체 소자
US11860417B2 (en) * 2019-09-09 2024-01-02 Cisco Technology, Inc. Precision spacing control for optical waveguides
US11605732B2 (en) * 2019-11-06 2023-03-14 Semiconductor Components Industries, Llc Power device with graded channel
KR102274813B1 (ko) * 2020-02-27 2021-07-07 주식회사 키 파운드리 게이트 전극 통과 이온 주입을 이용한 반도체 소자 제조방법
KR20220169543A (ko) * 2021-06-21 2022-12-28 삼성전자주식회사 엘디디 영역을 포함하는 비대칭 반도체 소자 및 이의 제조 방법
CN115084298B (zh) * 2022-06-10 2024-02-02 电子科技大学 一种cmos图像传感器及其制备方法

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0083447B1 (en) 1981-12-30 1989-04-26 Thomson Components-Mostek Corporation Triple diffused short channel device structure
USH986H (en) 1989-06-09 1991-11-05 International Business Machines Corporation Field effect-transistor with asymmetrical structure
US6081010A (en) 1992-10-13 2000-06-27 Intel Corporation MOS semiconductor device with self-aligned punchthrough stops and method of fabrication
JP2978345B2 (ja) * 1992-11-26 1999-11-15 三菱電機株式会社 半導体装置の製造方法
JPH07142565A (ja) * 1993-11-16 1995-06-02 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5482878A (en) 1994-04-04 1996-01-09 Motorola, Inc. Method for fabricating insulated gate field effect transistor having subthreshold swing
JP2837821B2 (ja) * 1994-04-15 1998-12-16 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体デバイス
KR0144959B1 (ko) * 1994-05-17 1998-07-01 김광호 반도체장치 및 제조방법
US5622880A (en) 1994-08-18 1997-04-22 Sun Microsystems, Inc. Method of making a low power, high performance junction transistor
US5650340A (en) 1994-08-18 1997-07-22 Sun Microsystems, Inc. Method of making asymmetric low power MOS devices
US5744372A (en) 1995-04-12 1998-04-28 National Semiconductor Corporation Fabrication of complementary field-effect transistors each having multi-part channel
JP3714995B2 (ja) 1995-07-05 2005-11-09 シャープ株式会社 半導体装置
US6127700A (en) 1995-09-12 2000-10-03 National Semiconductor Corporation Field-effect transistor having local threshold-adjust doping
JP3529549B2 (ja) 1996-05-23 2004-05-24 東芝マイクロエレクトロニクス株式会社 半導体装置の製造方法
US5963801A (en) 1996-12-19 1999-10-05 Lsi Logic Corporation Method of forming retrograde well structures and punch-through barriers using low energy implants
US5793090A (en) 1997-01-10 1998-08-11 Advanced Micro Devices, Inc. Integrated circuit having multiple LDD and/or source/drain implant steps to enhance circuit performance
US5952693A (en) 1997-09-05 1999-09-14 Advanced Micro Devices, Inc. CMOS semiconductor device comprising graded junctions with reduced junction capacitance
US6093661A (en) 1999-08-30 2000-07-25 Micron Technology, Inc. Integrated circuitry and semiconductor processing method of forming field effect transistors
US6566204B1 (en) 2000-03-31 2003-05-20 National Semiconductor Corporation Use of mask shadowing and angled implantation in fabricating asymmetrical field-effect transistors
US6548842B1 (en) 2000-03-31 2003-04-15 National Semiconductor Corporation Field-effect transistor for alleviating short-channel effects
US6797576B1 (en) 2000-03-31 2004-09-28 National Semiconductor Corporation Fabrication of p-channel field-effect transistor for reducing junction capacitance
JP2002198529A (ja) * 2000-10-18 2002-07-12 Hitachi Ltd 半導体装置およびその製造方法
US6933248B2 (en) 2000-10-19 2005-08-23 Texas Instruments Incorporated Method for transistor gate dielectric layer with uniform nitrogen concentration
US6610615B1 (en) 2000-11-15 2003-08-26 Intel Corporation Plasma nitridation for reduced leakage gate dielectric layers
US6759302B1 (en) 2002-07-30 2004-07-06 Taiwan Semiconductor Manufacturing Company Method of generating multiple oxides by plasma nitridation on oxide
US6855985B2 (en) 2002-09-29 2005-02-15 Advanced Analogic Technologies, Inc. Modular bipolar-CMOS-DMOS analog integrated circuit & power transistor technology
US7144825B2 (en) 2003-10-16 2006-12-05 Freescale Semiconductor, Inc. Multi-layer dielectric containing diffusion barrier material
JP4342429B2 (ja) * 2004-02-09 2009-10-14 株式会社東芝 半導体装置の製造方法
US7176530B1 (en) 2004-03-17 2007-02-13 National Semiconductor Corporation Configuration and fabrication of semiconductor structure having n-channel channel-junction field-effect transistor
US7419863B1 (en) * 2005-08-29 2008-09-02 National Semiconductor Corporation Fabrication of semiconductor structure in which complementary field-effect transistors each have hypoabrupt body dopant distribution below at least one source/drain zone
US7838369B2 (en) * 2005-08-29 2010-11-23 National Semiconductor Corporation Fabrication of semiconductor architecture having field-effect transistors especially suitable for analog applications
US7642574B2 (en) 2005-08-29 2010-01-05 National Semiconductor Corporation Semiconductor architecture having field-effect transistors especially suitable for analog applications

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9755068B2 (en) 2015-06-18 2017-09-05 Dongbu Hitek Co., Ltd. Semiconductor device and radio frequency module formed on high resistivity substrate
US10217740B2 (en) 2015-06-18 2019-02-26 Db Hitek Co., Ltd Semiconductor device and radio frequency module formed on high resistivity substrate
US10325867B2 (en) 2015-06-18 2019-06-18 Db Hitek Co., Ltd Semiconductor device and radio frequency module formed on high resistivity substrate

Also Published As

Publication number Publication date
US8735980B2 (en) 2014-05-27
TW201044572A (en) 2010-12-16
CN102365749A (zh) 2012-02-29
US20130126970A1 (en) 2013-05-23
US8304835B2 (en) 2012-11-06
US20100244128A1 (en) 2010-09-30
WO2010110893A1 (en) 2010-09-30
WO2010110893A8 (en) 2011-08-11
EP2412027A1 (en) 2012-02-01
JP2012522364A (ja) 2012-09-20

Similar Documents

Publication Publication Date Title
KR20120003910A (ko) 엠프티 웰 및 충진된 웰을 이용한 반도체 구조의 구성 및 제조
KR20110133621A (ko) 소스/드레인 존을 따르는 테일러링된 포켓 부분을 가진 비대칭 전계-효과 트랜지스터를 구비한 반도체 구조의 구성 및 제조
KR20110123814A (ko) 드레인 확장형 전계-효과 트랜지스터를 가진 반도체 구조의 구성 및 제조
KR20110135978A (ko) 전계-효과 트랜지스터의 소스 확장부와 드레인 확장부가 상이한 도펀트들로 규정된 반도체 구조의 구성 및 제조
KR20110132470A (ko) 엠프티 웰을 소스/드레인 확장부들 또는/및 할로 포켓과 조합하여 사용하는 전계-효과 트랜지스터의 구조 및 제조
KR20110133622A (ko) 소스/드레인 확장부들, 할로 포켓들, 및 게이트 유전체 두께의 상이한 구성들을 갖는 유사-극성 전계-효과 트랜지스터들의 구조 및 제조
KR20120003467A (ko) 비대칭 채널 존 및 상이하게 구성된 소스/드레인 확장부들을 가진 비대칭 전계-효과 트랜지스터의 구조 및 제조
KR20110126760A (ko) Ｌ 형상 스페이서를 사용하는 비대칭 전계-효과 트랜지스터의 제조 및 구조
KR20110135979A (ko) 테일러링된 수직 질소 농도 프로파일을 가진 질화 게이트 유전체 층을 갖는 전계-효과 트랜지스터의 구조 및 제조
KR20120003468A (ko) 복수의 로컬 농도 최대들에 의해 규정된 소스/드레인 확장부를 가진 전계-효과 트랜지스터의 구조 및 제조

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid