KR20120001628A - 스페이서 및 자기-정렬된 어시스트 패턴들을 이용하는 다중 패터닝 리소그래피 - Google Patents

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Abstract

본 발명은 리소그래피 장치 및 공정들에 관한 것으로, 더 특별하게는 리소그래피 장치의 분해능 한계들을 넘는 타겟 패턴들을 프린트하는 다중 패터닝 리소그래피에 관한 것이다. 자기-정렬된 어시스트 패턴(SAP)은 몇몇 사전정의된 설계 규칙들을 토대로 지오메트릭 불 연산들을 이용하여 자동화된 방식으로 원래 설계 레이아웃으로부터 유도되며, 다중 패터닝 리소그래피 공정 동안에 타겟 패턴의 다양한 설계-레이아웃들의 효율적인 자기-정렬을 위해 마스크 레이아웃 내에 포함된다. SAP는 여하한의 형상 및 크기로 되어 있을 수 있으며, 연속적인 피처들(예를 들어, 링), 또는 불연속적인 피처들(예를 들어, 서로 연결되지 않는 바아)을 가질 수 있다. 스페이서 및 SAP를 이용하는 엔드-투-엔드 다중 패터닝 리소그래피는 포지티브 톤 리소그래피를 사용할 수 있으며, 및/또는 라인 및/또는 공간 프린팅을 위해 네거티브 톤 리소그래피를 사용할 수 있다.

Description

스페이서 및 자기-정렬된 어시스트 패턴들을 이용하는 다중 패터닝 리소그래피{MULTIPLE PATTERNING LITHOGRAPHY USING SPACER AND SELF-ALIGNED ASSIST PATTERNS}
본 발명은 리소그래피 장치 및 공정에 관한 것으로, 더 상세하게는 다중 임계 치수들을 수용하면서, 리소그래피 장치의 분해능 한계를 넘는 패턴들을 프린트하는 다중 패터닝 리소그래피에 관한 것이다.
리소그래피 장치는, 예를 들어 집적 회로(IC)의 제조에 사용될 수 있다. 이러한 경우, 마스크는 IC의 개별층에 대응하는 회로 패턴을 포함할 수 있으며, 이 패턴은 방사선-감응재(레지스트) 층으로 코팅된 기판(실리콘 웨이퍼) 상의 (예를 들어, 1 이상의 다이를 포함하는) 타겟부 상으로 이미징될 수 있다. 일반적으로, 단일 웨이퍼는 투영 시스템을 통해 한번에 하나씩 연속적으로 조사되는 인접한 타겟부들의 전체적인 네트워크를 포함할 것이다. 일 형태의 리소그래피 투영 장치에서는, 전체 마스크 패턴을 타겟부 상으로 한번에 노광함으로써 각각의 타겟부가 조사되며; 이러한 장치는 통상적으로 웨이퍼 스테퍼(wafer stepper)라 칭해진다. 통상적으로 스텝-앤드-스캔(step-and-scan) 장치라 칭해지는 대안적인 장치에서는, 투영 빔 하에서 주어진 기준 방향("스캐닝" 방향)으로 마스크 패턴을 점진적으로 스캐닝하는 한편, 이 방향과 평행하게(같은 방향으로 평행하게) 또는 역-평행하게(반대 방향으로 평행하게) 기판 테이블을 동기적으로 스캐닝함으로써 각각의 타겟부가 조사된다.
리소그래피 투영 장치를 사용하는 제조 공정에서, 마스크 패턴은 방사선-감응재(레지스트) 층에 의해 적어도 부분적으로 덮여 있는 기판 상에 이미징된다. 이러한 이미징 단계에 앞서, 기판은 트리밍(priming), 레지스트 코팅 및 소프트 베이크(soft bake)와 같은 다양한 과정들을 거칠 수 있다. 노광 후, 기판은 노광후 베이크(post-exposure bake: PEB), 현상, 하드 베이크(hard bake) 및 이미징된 피처들의 측정/검사와 같은 다른 과정들을 거칠 수 있다. 이러한 일련의 과정들은 디바이스, 예컨대 IC의 개별 층을 패터닝하는 기초로서 사용된다. 그 후, 이러한 패터닝된 층은 에칭, 이온-주입(도핑), 금속화(metallization), 산화, 화학-기계적 폴리싱 등과 같은 다양한 공정들을 거칠 수 있으며, 이는 모두 개별 층을 마무리하도록 의도된다. 여러 층이 요구되는 경우에는, 각각의 새로운 층에 대해 전체 과정 또는 그 변형이 반복되어야 할 것이다. 최후에는, 디바이스들의 어레이가 기판(웨이퍼) 상에 존재할 것이다. 그 후, 이 디바이스들은 다이싱(dicing) 또는 소잉(sawing)과 같은 기술에 의해 서로 분리되며, 개개의 디바이스들은 캐리어에 장착되고 핀에 연결되는 등의 단계를 거칠 수 있다.
간명함을 위해, 투영 시스템은 이후에 "렌즈"라고 언급될 수 있다; 하지만, 이 용어는 예를 들어 굴절 광학기, 반사 광학기 및 카타디옵트릭(catadioptric) 시스템을 포함하는 다양한 타입의 투영 시스템들을 포괄하는 것으로서 폭넓게 해석되어야 한다. 또한, 방사선 시스템은 방사선 투영 빔을 지향, 성형 또는 제어하기 위해 이 설계 유형들 중 어느 하나에 따라 작동하는 구성요소들을 포함할 수 있으며, 이러한 구성요소들은 아래에서 집합적으로 또는 개별적으로 "렌즈"라고 언급될 수 있다.
앞서 언급된 포토리소그래피 마스크는 실리콘 웨이퍼 상에 집적화될 회로 구성요소에 대응하는 기하학적인 패턴들을 포함한다. 이러한 마스크를 생성하는데 사용되는 패턴들은 CAD(computer-aided design) 프로그램들을 사용하여 생성되며, 이 공정은 흔히 EDA(electronic design automation)라고 칭해진다. 대부분의 CAD 프로그램은 기능적인 마스크를 생성하기 위해 한 세트의 사전설정된 설계 규칙을 따른다. 이러한 규칙들은 처리 및 설계 제한들에 의해 설정된다. 예를 들어, 설계 규칙은 (게이트, 캐패시터 등과 같은) 회로 디바이스들 또는 상호연결 라인들이 바람직하지 않은 방식으로 서로 상호작용하지 않을 것을 보장하기 위해, 상기 회로 디바이스들 또는 라인들 사이에 간격 공차(space tolerance)를 정의한다. 설계 규칙 제한들은 통상적으로 "임계 치수(CD)"라고도 칭해진다. 회로의 임계 치수는 라인 또는 홀의 최소폭, 또는 두 라인들 또는 두 홀들 간의 최소 간격으로서 정의될 수 있다. 따라서, CD는 설계된 회로의 전체 크기 및 밀도를 결정한다. 물론, 집적 회로 제작의 목적들 중 하나는 원래 회로 설계를 (마스크를 통해) 웨이퍼 상에 충실하게 재현(reproduce)하는 것이다.
반도체 제조 공정이 계속해서 진보함에 따라, 통상적으로 '무어의 법칙(Moore's law)'이라 칭하는 추세를 따라 회로 요소들의 치수가 계속 감소된 한편, 디바이스당 트랜지스터와 같은 기능성 요소들의 양은 10 년에 걸쳐 꾸준히 증가하였다. 현재의 기술 수준에서, 전연(leading-edge) 디바이스들의 임계 층들은 DUV(deep-ultraviolet) 레이저 광 소스로부터 나온 조명을 이용하여 기판 상에 마스크 이미지를 투영하는 스캐너로서 알려진 광학 리소그래피 투영 시스템을 이용하여 제조되며, 100 nm보다 훨씬 낮은 치수들, 즉 투영 광 파장의 절반보다 작은 치수들을 갖는 개별 회로 피처들을 생성한다.
이 공정 - 이때, 광학 투영 시스템의 전형적인 분해능 한계보다 작은 치수들을 갖는 피처들이 프린트됨 - 은 통상적으로 분해능 공식 CD = k 1 x λ/NA에 따른 낮은(low)-k 1 리소그래피로서 알려져 있으며, 이때 λ는 채택된 방사선의 파장(현재 대부분의 경우 248 nm 또는 193 nm)이고, NA는 투영 광학기의 개구수(numerical aperture)이며, CD는 '임계 치수' - 일반적으로, 프린트되는 최소 피처 크기 - 이고, k 1 은 경험적인 분해능 인자이다. 일반적으로, k 1 이 작을수록, 특정한 전기적 기능 및 성능을 달성하기 위하여 회로 설계자에 의해 계획된 형상 및 치수들과 비슷한 패턴을 웨이퍼 상에 재현하기가 더 어려워진다. 이 어려움을 극복하기 위해, 정교한 미세조정 단계들이 마스크 설계뿐만 아니라 투영 시스템에도 적용된다. 이들은, 예를 들어 NA 및 광 간섭성(optical coherence) 세팅들의 최적화, 맞춤(customized) 조명 방식, 위상 시프팅 마스크들의 사용, 마스크 레이아웃 내의 광 근접성 보정(OPC), 또는 일반적으로 '분해능 향상 기술들'(RET)로 정의된 다른 방법들을 포함하며, 이로 제한되지는 않는다.
더블 패터닝 리소그래피(DPL)는, 특히 NA의 추가적인 증가가 더 이상 실현가능한 선택이 아닌 경우에 리소그래피 노광 장치의 분해능 한계를 효과적으로 극복하는 방법들 중 하나이다. 일반적으로, 더블 패터닝 리소그래피에서, 개별 피처 CD 및/또는 인터-피처 피치(inter-feature pitch)가 리소그래피 장치의 분해능 한계 이하인 조밀한 타겟 패턴들은, 각각의 부분에서 독립적으로, 패턴 프린팅 동안에 극복해야 하는 분해능-관련 문제들이 존재하지 않도록 2 개의 부분들로 분할된다[이 공정은 "컬러링(coloring)이라고 칭해짐]. 이 부분들은 순차적으로 패터닝되며, 제 1 리소그래피에서 프린트된 피처들 사이에 제 2 리소그래피에서 프린트된 피처들을 배치시켜, 전체 패턴을 재현한다. 예를 들어, Proceedings of SPIE vol.6154(2006)에 발간된 Lim 외의 "Positive and negative tone double patterning lithography for 50 nm flash memory"이라는 제목의 참조문헌에 설명된 바와 같이, 더블 패터닝 리소그래피는 포지티브 톤(positive tone) 또는 네거티브 톤(negative tone)을 채택할 수 있다. 하지만, 서로에 대한 타겟 패턴의 다양한 부분들의 정렬은 기존의 더블 패터닝 리소그래피 공정들에서 도전적인 공정이며, 흔히 정렬 오차로 인해 낮은 수율과 연관된다.
정렬 오차를 감소시키기 위해, 더블 패터닝 리소그래피 공정 플로우에서 스페이서가 사용되었다. 일 예시에서, Proceedings of SPIE vol.6156(2007)에 발간된 Jung 외의, "Patterning with amorphous carbon spacer for expanding the resolution limit of current lithography tool"이라는 제목의 논문에 설명된 바와 같이, 비정질 탄소 스페이서가 추가되었다. 스페이서-보조(Spacer-assisted) 더블 패터닝 리소그래피 방법은 32 nm 기술 노드(technology node)의 볼륨 제조(volume manufacturing)에 사용되었다. 여전히, 기존의 스페이서-보조 더블 패터닝 방법들에서, 특히 폴리실리콘 게이트와 같은 임계 디바이스 피처들에 대한 오버레이 제어 문제가 오차의 근원으로 남아 있다. 종래의 스페이서-보조 포지티브 톤 방법은 자기-정렬된(self-aligned) 단일 CD를 갖는 패턴들만을 프린트할 수 있다. 다중 CD들에 대해 추가적인 마스크 및 오버레이-임계 단계들이 요구된다. 종래의 스페이서-보조 네거티브 톤 방법은 상이한 CD들을 프린트할 수 있지만, 후속 트리밍 방법의 추가적인 미세-조정이 없다면, 때때로 자기-정렬 정확성이 허용가능하지 않다.
타겟 패턴의 다중 부분들을 패터닝하기 위해서는 포괄적인 자동 자기-정렬 방법과 같은 보다 단순한 정렬 방법이 요구된다. 추가적으로, 타겟 패턴의 임계 및 비-임계 피처들 간의 차이를 구별할 필요가 없고, 따라서 타겟 패턴의 상이한 부분들을 스티칭(stitching)할 필요성을 없애는 적합한 공정 플로우를 채택함으로써, 자기-정렬 방법은 오버레이-관련 문제들을 극복하거나 단순화해야 한다.
본 발명의 실시예들은 기판 상에 타겟 패턴 레이아웃의 다양한 분해된 부분들[서브-레이아웃(sub-layout)이라고도 함]을 자기-정렬하는 스페이서-보조 다중 패터닝 리소그래피용 장치들, 컴퓨터 프로그램물들 및 방법들을 제공한다. 명세서에 설명되는 예시들 중 대부분에서 타겟 패턴 레이아웃이 2 개의 서브-레이아웃들로만 분해되지만, 본 발명의 범위는 서브-레이아웃들의 개수에 의해 제한되지 않음을 유의한다. 따라서, "더블 패터닝"이라는 용어는 2 이상의 서브-레이아웃들이 수반되는 다중 패터닝 방법들 또한 포괄한다. 자기-정렬된 어시스트 패턴(SAP)은 몇몇 사전정의된 설계 규칙에 기초하여 자동화된 방식으로 원래 설계 레이아웃으로부터 유도되며, SAP 피처(들)는 다중 패터닝 리소그래피 공정 동안에 다양한 서브-레이아웃들의 효율적인 자기-정렬을 위해 마스크 레이아웃에 포함된다. 타겟 패턴 레이아웃의 임계 부분들 상에 타겟 패턴 레이아웃의 비-임계 부분들의 스티칭 또는 오버레이에 대한 요구가 존재하지 않음에 따라, 본 방법의 실시예들은 오버레이 오차들을 극복하기에 본질적으로 적합하다. 결과적으로, 오버레이의 문제에 부딪힐 필요없이, 다중 CD들이 공정 플로우에서 본질적으로 수용될 수 있다.
SAP 피처들은 여하한의 형상[예를 들어, 바아(bar), 라인, 공간, 링, 규칙적 또는 비규칙적 형상의 다각형 등등] 및 크기로 되어 있을 수 있으며, 연속적(예를 들어, 링), 또는 불연속적(예를 들어, 서로 연결되지 않는 바아)일 수 있다. 몇몇 실시예들에서는, 복잡한 상호연결된 SAP 피처 레이아웃(예를 들어, 링으로 통합되기 위해 라인들이 연장됨)을 생성하기 위해 불연속적인 SAP 피처들이 변형된다.
스페이서 및 SAP-보조 공정 플로우는 어두운(dark) 필드 리소그래피 또는 밝은(bright) 필드 리소그래피를 채택할 수 있거나, 부분적으로 어두운 필드 리소그래피를 사용하고 또 부분적으로 밝은 필드 리소그래피를 사용하는 방법을 채택할 수도 있다. 포지티브 톤 또는 네거티브 톤 다중 패터닝 리소그래피가 사용되는지에 따라 마스크 및 레지스트들이 설계/선택된다. 엔드-투-엔드(end-to-end) 다중 패터닝 리소그래피는 부분적으로 포지티브 톤 리소그래피를 사용할 수 있으며, 또한 부분적으로는 네거티브 톤 리소그래피를 사용할 수 있다.
다음의 상세한 설명 및 첨부한 도면들을 참조하여, 또 다른 목적들 및 장점들과 함께 본 발명 자체가 더 잘 이해될 수 있다.
이하, 대응하는 참조 부호들이 대응하는 부분들을 나타내는 첨부된 개략적인 도면들을 참조하여, 단지 예시의 방식으로만 본 발명의 실시예들을 설명할 것이다:
도 1a는 전형적인 리소그래피 투영 시스템을 도시한 예시적인 블록도;
도 1b는 리소그래피 시뮬레이션 모델의 기능적인 모듈들을 도시한 예시적인 블록도;
도 2 및 도 3은 본 발명의 실시예들에 따른 방법들의 다양한 단계들을 예시하는 예시 흐름도들;
도 4는 종래 기술 방법과 연계된 오버레이 문제의 일 예시를 나타낸 도면;
도 5a 내지 도 5c는 본 발명의 일 예시에 따른 SAP 피처들의 유도(derivation) 및 타겟 패턴 레이아웃의 분해를 나타낸 도면;
도 6a 내지 도 6h는 본 발명의 예시 방법의 다양한 단계들에서의 다중 패터닝 리소그래피의 결과들을 개략적으로 나타낸 도면;
도 7은 본 발명의 예시 실시예에 따른 타겟 패턴 레이아웃의 다중 서브-레이아웃들로의 분해의 예시를 나타낸 도면;
도 8a 및 도 8b는 도 7의 분해된 서브-레이아웃들로부터의 주변 SAP 유도의 2 개의 상이한 예시들;
도 9는 도 8b의 주변 SAP 및 추가 SAP 피처들을 포함한 리소그래피 마스크 레이아웃 생성의 완성도;
도 10 및 도 11은 본 발명의 2 개의 상이한 실시예들에 따른 트림 마스크(trim mask)를 이용하여, 각각 공간 프린팅 및 라인 프린팅의 예시들을 나타낸 도면들;
도 12a 내지 도 12e는 본 발명의 예시 방법 실시예에 따른 제 1 리소그래피 단계 및 스페이서 증착을 위한 예시 공정 플로우;
도 12f 내지 도 12i는 포지티브 포토레지스트 공정이 채택된 때에 도 12e의 단계를 따른 잔여 공정 플로우;
도 13a 내지 도 13d는 네거티브 포토레지스트 공정이 채택된 때에 도 12e의 단계를 따른 잔여 공정 플로우;
도 14는 본 발명의 시뮬레이션 방법의 구현에 도움을 줄 수 있는 컴퓨터 시스템을 도시한 블록도; 및
도 15는 본 발명의 방법과 함께 사용하기에 적합한 리소그래피 투영 장치를 개략적으로 도시한 도면이다.
이제, 본 발명은 당업자가 본 발명을 실시할 수 있도록 본 발명의 예시적인 예시들로서 제공된 도면들을 참조하여 자세히 설명될 것이다. 주목할 것은, 아래의 도면들 및 예시들이 본 발명의 범위를 단일 실시예로 제한하려는 것을 의미하는 것이 아니라, 설명되거나 도시된 요소들 중 일부 또는 전부를 상호교환하는 방식으로 다른 실시예들이 가능하다. 더욱이, 본 발명의 소정 요소들이 알려진 구성요소들을 이용하여 부분적으로 또는 완전히 구현될 수 있다면, 본 발명의 이해에 필요한 이러한 알려진 구성요소들의 일부분들만이 설명될 것이며, 이러한 알려진 구성요소들의 다른 부분들의 상세한 설명은 본 발명을 모호하게 하지 않도록 생략될 것이다. 소프트웨어로 구현되는 것으로 설명된 실시예들은 이로 제한되는 것이 아니라, 당업자라면 이해할 수 있는 바와 같이, 여기서 다르게 언급되지 않는다면, 하드웨어, 또는 소프트웨어와 하드웨어의 조합들(또한, 이와 반대로도 가능함)로 구현되는 실시예들을 포함할 수 있다. 본 명세서에서, 단일 구성요소를 나타낸 실시예는 제한하려는 것이 아니라; 그보다는, 여기에 명시적으로 다르게 언급되지 않는다면, 본 발명은 복수의 동일한 구성요소를 포함하는 다른 실시예들을 포괄하도록 의도된다(또한, 이와 반대로도 가능함). 더욱이, 이와 같이 명시적으로 설명되지 않는다면, 본 출원인들은 본 명세서 또는 청구항들의 여하한의 용어가 특이하거나 특별한 의미를 갖는 것으로 의도하지 않는다. 또한, 본 발명은 여기에 예시의 방식으로 언급된 알려진 구성요소들과 동등한 현재 및 향후에 알려질 등가물들을 포괄한다.
본 명세서에서는, IC의 제조에 있어서 본 발명의 특정 사용예에 대하여 언급되지만, 본 발명은 다수의 다른 가능한 적용예들을 갖는다는 것을 명확히 이해하여야 한다. 예를 들어, 이는 집적 광학 시스템, 자기 도메인 메모리용 안내 및 검출 패턴, 액정 디스플레이, 박막 자기 헤드 등의 제조시에 채택될 수 있다. 당업자라면, 이러한 대안적인 적용예와 관련하여, 본 명세서의 "레티클", "웨이퍼" 또는 "다이"와 같은 어떠한 용어의 사용도 각각 "마스크", "기판" 또는 "타겟부"와 같은 좀 더 일반적인 용어로 대체되는 것으로 간주되어야 한다.
본 발명의 예시 실시예들을 구현하기 위한 리소그래피 시스템의 일반적인 환경
본 발명을 설명하기에 앞서, 전반적인 설계 및 이미징 공정에 관한 간략한 설명이 제공된다. 도 1a는 예시적인 리소그래피 투영 시스템(10)을 도시한다. 주요 구성요소들은 DUV 엑시머 레이저 소스일 수 있는 광 소스(12); 부분 간섭(partial coherence)(시그마로서 나타냄)을 정의하고 특정한 소스 형상 광학기를 포함할 수 있는 조명 광학기(14, 16a 및 16b); 마스크 또는 레티클(18); 및 웨이퍼 평면(22) 상에 레티클 패턴의 이미지를 생성하는 투영 광학기(16c)이다. 퓨필 평면에서 조정가능한 필터 또는 어퍼처(20)가 웨이퍼 평면(22) 상에 입사되는 빔 각도의 범위를 제한할 수 있으며, 이때 가능한 최대 각도는 투영 광학기의 개구수를 정의한다[NA = sin(Θmax)].
리소그래피 시스템에서, 이 주요 시스템 구성요소들은 예를 들어 도 1b에 도시된 바와 같은 별도의 기능적 모듈들에 의해 설명될 수 있다. 도 1b를 참조하면, 기능적 모듈들은 타겟 설계를 정의하는 설계 레이아웃 모듈(26); 이미징 공정에서 이용될 마스크를 정의하는 마스크 레이아웃 모듈(28); 시뮬레이션 공정 시에 이용될 마스크 레이아웃의 모델을 정의하는 마스크 모델 모듈(30); 리소그래피 시스템의 광학 구성요소들의 성능을 정의하는 광학 모델 모듈(32); 및 주어진 공정에서 이용되는 레지스트의 성능을 정의하는 레지스트 모델 모듈(34)을 포함한다. 알려진 바와 같이, 시뮬레이션 공정의 결과는 예를 들어 결과 모듈(36)에서의 예측된 윤곽(contour) 및 CD를 생성한다.
더 구체적으로, 조명 및 투영 광학기의 특성들은 NA-시그마(σ) 세팅들과, 여하한의 특정한 조명 소스 형상(예를 들어, 환형, 4-중극, 및 2-중극 등과 같은 오프-액시스 광원들)을 포함하지만 이로 제한되지는 않는 광학 모델(32)에서 캡처(capture)된다는 것을 유의한다. 또한, 기판 상에 코팅된 포토-레지스트 층의 광학 특성들 -- 즉, 굴절률, 필름 두께, 전파 및 편광 효과들 -- 도 광학 모델(32)의 일부로서 캡처될 수 있다. 마스크 모델(30)은 레티클의 설계 피처들을 캡처하며, 마스크의 상세한 물리적 특성들의 표현을 포함할 수도 있다. 최종적으로, 레지스트 모델(34)은 예를 들어 기판 웨이퍼 상에 형성되는 레지스트 피처들의 윤곽들을 예측하기 위해, 레지스트 노광, PEB 및 현상시 일어나는 화학적 공정들의 효과들을 설명한다.
본 발명은 주로 도 1b에 도시된 바와 같은 설계 레이아웃 모듈(26) 및 마스크 레이아웃 모듈(28)에 관한 것이다. 타겟 설계는 일반적으로 GDSⅡ 또는 OASIS와 같은 표준화된 디지털 파일 포맷으로 제공된다. SAP는 타겟 설계로부터 유도되며, 마스크 레이아웃 내에 포함된다.
본 발명의 예시 방법들
도 2는 본 발명의 일 실시예에 따른 다중 패터닝 리소그래피에서 SAP 및 스페이서를 이용하는 방법을 나타낸 예시적인 흐름도이다.
도 2의 흐름도 200은 일 예시 실시예에 따라 다중 패터닝 리소그래피에서 SAP 및 스페이서들을 통합함으로써 기판 상으로 타겟 패턴을 전사하는 방법의 몇몇 핵심 단계들을 나타낸다.
흐름도 200은 타겟 패턴의 설계 레이아웃이 선택되는 단계 202에서 시작한다. 설계 레이아웃은 GDS 또는 여하한의 다른 표준/주문 디지털 포맷으로 되어 있을 수 있다.
단계 204에서, 설계 레이아웃은 적어도 2 개의 서브-레이아웃들로 분해된다. 분해의 일부분은 "컬러링"이라고 칭해진다. 컬러링은 몇몇 사전정의된 설계 규칙들을 이용하여 행해질 수 있다. 일 예시에서는, 상이한 CD를 갖는 분리된 지오메트리들에 기초하여 컬러링이 행해지며, 즉 서브-레이아웃들 중 하나가 제 1 CD를 갖는 피처들을 수용하고, 다른 서브-레이아웃이 제 2 CD를 갖는 피처들을 수용한다. 서브-레이아웃들 중 하나는 스페이서 층을 추가하기 위해 타겟들을 생성하는 것을 촉진하도록 구성된다. 상기 서브-레이아웃은 스페이서-타겟 서브-레이아웃으로 칭해진다. 스페이서-타겟 서브-레이아웃은 부가(add-on) 레이아웃 피처로서 SAP를 수용하도록 구성되어, 후속하는 리소그래피 마스크 레이아웃이 SAP 피처들뿐만 아니라, 서브-레이아웃들 자체로부터 원래 피처들을 포함한다. 이 마스크 레이아웃은 개선된 스페이서-타겟 서브-레이아웃으로서 칭해질 수 있다. 개선된 스페이서-타겟 서브-레이아웃은 동일한 "컬러" 또는 다중 "컬러들"의 선택적인 피처들을 수용할 수 있음을 유의한다.
단계 206에서, 단일 SAP 또는 한 세트의 SAP 피처들이 원래 설계 레이아웃으로부터 유도된다. 도 7 내지 도 9를 참조하여 더 자세히 설명되는 바와 같이, SAP는 설계 레이아웃 내에 포함된 피처들 및 특성들에 지오메트릭 불 연산(geometric Boolean operation)을 적용함으로써 자동생성될 수 있다. 여기에 도시된 예시에서 구체적으로 설명되지 않지만, 당업자라면 최종 세트의 SAP 피처들이 반복 공정으로 생성될 수 있으며, 설계 규칙 기준을 모두 충족시키는 최종 세트의 SAP 피처들이 생성될 때까지, 초기 세트의 SAP 피처들은 후속 세트의 SAP 피처들을 미세-조정하는데 사용된다. 전체적으로, SAP 피처들이 유도되고, 단계 208에 나타낸 바와 같이 (서브-레이아웃들 자체로부터 원래 피처들 및 유도된 SAP 피처들을 포함하는 "개선된 스페이서-타겟 서브-레이아웃"으로부터 생성된) 제 1 리소그래피 마스크 레이아웃 내에 포함된다. 제 1 리소그래피 공정에 대한 물리적 마스크는 개선된 스페이서-타겟 서브-레이아웃을 이용하여 만들어진다. 선택적으로는, 광 근접성 보정(OPC)이 개선된 스페이서-타겟 서브-레이아웃에 적용될 수 있다.
공정 플로우에 따라, 단계 205에 나타낸 바와 같이 트림 마스크로 알려진 또 다른 물리적 마스크가 이와 병행하여 만들어질 수도 있으며, 선택적으로 OPC는 트림 마스크 패턴에 적용될 수 있다. 트림 마스크의 사용은 선택적이며, 스페이서-타겟 서브-레이아웃에 의해 수용되지 않은 피처들의 전사를 묘획(delineate)/미세-조정/완성하기 위해, 공정 플로우에서 이후에(스페이서-타겟 서브-레이아웃의 피처들이 기판 상에 리소그래피적으로 전사된 이후에) 사용될 수도 있다.
단계 210에서, 단일 또는 다중 SAP 피처들 및 스페이서-타겟 서브-레이아웃을 포함하는 개선된 스페이서-타겟 서브-레이아웃의 피처들이 표준 포토리소그래피 및 에칭/평탄화 공정을 이용하여 기판 상으로 전사된다. 이는 도 12a, 도 12c 및 도 12d와 관련하여 이후 보다 자세히 설명된다. 선택적으로, 제 1 리소그래피/에칭 공정 동안에 하드 마스크가 사용될 수 있다. 채택된 리소그래피의 톤에 따라, 밝은 필드 또는 어두운 필드 마스크가 사용될 수 있다.
단계 212에서, 스페이서가 형성된다. 기판 상에 프린트된 SAP 피처들 및 리소그래피적으로 전사된 설계-레이아웃 피처들의 측벽들 주위에 스페이서가 형성될 수 있다. 특정 공정 플로우의 적합성 및 요구에 따라, 스페이서는 비정질 탄소 또는 다른 재료들을 포함할 수 있다. 스페이서는 필름 증착에 의해 형성될 수도 있다. 증착된 스페이서 필름 층을 평탄화하기 위해 몇몇 후-처리가 요구될 수 있다. 평탄화는 화학적 물리적 폴리싱(CMP) 또는 에칭 백(etch back)에 의해 행해질 수 있다. 증착된 스페이서 모두 또는 대부분은 후속하여 공정 플로우 동안에 제거될 수 있다. 그러므로, 스페이서의 적어도 일부분이 희생 층으로서 사용된다. 도 12e는 리소그래피적으로 전사된 설계 서브-레이아웃 피처들 및 SAP에 바로 인접한 스페이서 형성물(1214)(도 12e 참조)을 나타낸다. 스페이서들은 타겟 패턴 내에 포함된 개별 피처들의 에지들뿐만 아니라, 전체 타겟 패턴의 주변 에지들을 정의한다. 더 상세하게는, 제 1 리소그래피에서 프린트되지 않은 서브-레이아웃의 피처들의 에지들이 스페이서들에 의해 정의된다.
단계 214에서, 제 2 리소그래피 공정에서 [단계 205로부터의] 트림 마스크를 이용한 후, 요구되는 필름 증착, 트리밍 및 스페이서 제거 후-공정들을 이용하여, 기판으로 설계 서브-레이아웃들의 전사가 완성된다. 당업자라면, 단계 214에서 제 2 리소그래피 및 후-공정 플로우가 다양한 표준 방식들로 행해질 수 있으며, 트림 마스크를 이용하는 것은 여기에 설명된 단지 하나의 예시에 지나지 않는다는 것을 이해할 것이다(이러한 예시 방법의 세부사항들은 도 3에 도시됨). 밝은 필드 또는 어두운 필드 마스크는 채택된 리소그래피의 톤에 따라 사용될 수 있다. 일 실시예에서는, (도 11에 도시된) 라인 프린팅을 위해 밝은 필드 트림 마스크가 사용된다. 또 다른 실시예에서는, (도 10에 도시된) 공간/트렌치 프린팅을 위해 어두운 필드 트림 마스크가 사용된다.
단계 216에서, 전체 타겟 패턴이 기판 상에 재현된다. 원래 타겟 레이아웃이 2 이상의 서브-레이아웃들로 분할된 경우, 흐름도 200의 적어도 몇몇 단계들 이 반복되어야 할 필요가 있으며, 2 이상의 리소그래피 단계들이 필수적이었고, 2 이상의 마스크들이 사용되었음을 이해하여야 한다. 예를 들어, 단계 216에서 전체 타겟 패턴이 얻어질 때까지, 단계 214는 반복되어야 할 것이다.
도 3의 흐름도 300은 흐름도 200의 단계 214가 구체적으로 몇몇 핵심적인 서브-단계들로 분류된 한가지 가능한 공정 플로우를 나타낸다. SAP 피처들 및 스페이서-타겟 서브-레이아웃의 피처들이 이미 기판 상으로 전사되고 스페이서들이 정의된 후, 단계 314A에서 필름의 블랭크 증착(blank deposition)이 수행된다. 이러한 블랭크 증착된 필름은 스페이서들 및/또는 피처들 간의 갭들을 채운다. 상기 갭들은 스페이서-타겟 서브-레이아웃 이외의 서브-레이아웃으로부터 피처들의 위치들을 정의할 수 있다. 원래 설계 레이아웃으로부터 유도된 자동생성된 SAP 피처들로 인해, 후속 서브-레이아웃의 피처들의 위치설정은 제 1 서브-레이아웃, 즉 스페이서-타겟 서브-레이아웃의 피처들과 이미 자기-정렬된다.
단계 314B에서, 블랭크 증착된 필름은 CMP 또는 에칭 백에 의해 또는 다른 평탄화 기술들을 이용하여 평탄화된다. 도 12h는 공간 프린팅을 위한 단계를 나타내고, 도 13c는 라인 프린팅을 위한 단계를 나타낸다.
단계 314C에서, 트림 마스크는 SAP 피처들 및 스페이서들에 의해 정의된, 이미 전사된 라인들 및 공간들에 대해 정렬된다. 마찬가지로, 트림 마스크의 사용은 선택적일 수 있고, 이 단계는 다소 오버레이에 민감하지만, 단계 314A에 앞서 이전의 단계들(즉, 도 2의 흐름도 200에서 단계 212까지) 동안에 개별 서브-레이아웃들의 자기-정렬이 이미 달성되었음에 따라, 오버레이의 임계성(criticality)이 비교적 완화된다. 그 후, 정렬된 트림 마스크를 이용하여 제 2 리소그래피가 수행된다. 도 12g는 공간 프린팅을 위한 단계를 나타내고, 도 13b는 라인 프린팅을 위한 단계를 나타낸다.
단계 314D에서, 스페이서는 화학적 에칭 공정 또는 다른 방법들을 이용하여 제거되며, 자기-정렬되는 방식으로 서로 배합된, 전사된 서브-레이아웃들을 포함한 원래 설계 레이아웃 피처들만이 남는다. 도 12i는 공간 프린팅을 위한 단계를 나타내고, 도 13d는 라인 프린팅을 위한 단계를 나타낸다.
당업자라면, 도 2 및 도 3에 나타낸 방법들이 단지 예시적인 단계들을 도시한 것임을 알 수 있을 것이다. 모든 단계들이 모든 실시예들에 포함되어 있을 필요는 없으며, 적용할 수 있는 바와 같이 추가적인 중간/최종 단계들이 상기 방법들 내에 포함될 수 있다. 상기 단계들의 순서가 변경될 수 있다.
종래의 더블 패터닝 리소그래피에 대한 가장 중요한 문제들 중 하나는 2 개의 리소그래피 단계들 간의 오버레이 제어이다. 전체 설계 레이아웃을 충실히 재현하기 위해서는, 제 1 리소그래피 단계를 통해 기판 상에 이미 전사된 제 1 서브-레이아웃에 대해 가장 높은 정밀도로 후속 서브-레이아웃을 위치시키는("오버레이하는") 것이 결정적으로 중요하다. 오버레이 오차가 더 커진다면, CD 균일성이 더 나빠지며, 결과적으로 설계 레이아웃의 개별 피처들(예를 들어, 라인들) 및/또는 이 사이의 공간들의 CD 오차를 유발하게 된다. 예를 들어, 제 1 서브-레이아웃의 피처들의 선폭은 의도된 것보다 더 넓을 수 있으며, 후속 서브-레이아웃의 피처들의 선폭은 의도된 것보다 좁을 수 있다. 이와 동시에, 피처들 간의 간격 또한 의도된 것과 차이가 날 수 있다. 본 발명의 스페이서-기반 다중 패터닝 리소그래피에서, 고려된 후속 서브-레이아웃의 위치설정을 이용하여 SAP가 유도되기 때문에, 후속 서브-레이아웃 피처들의 위치들은 제 1 리소그래피 단계 동안에 이미 정의된다. 후속 서브-레이아웃에서 개별 피처들의 폭 및/또는 이 사이의 공간들의 폭은 스페이서 증착 및 에칭 후에 정밀하게 정의된다. 그러므로, 오버레이 제어에 대한 요구가 제거되며, 자기-정렬 애스팩트(self-alignment aspect)로 인해 부수적인 이점이 다중 패터닝 리소그래피 공정으로 만들어짐에 따라, 자동적으로 CD 균일성이 달성된다. 리소그래피업자는 설계 레이아웃을 다중 부분들/서브-레이아웃들로 분해하도록 선택할 수 있으며, 상기 부분들/서브-레이아웃들의 각각은 그 자체 CD를 갖는다. 본 발명은 CD 균일성 문제에 대처하기 위해 여하한의 특별한 기술을 채택할 필요가 없다. 그러므로, 본 발명은 다중 CD를 갖는 피처들을 다루기에 특히 적합하게 되어 있다.
SAP 스페이서들을 이용하여 재현된 SAP 타겟 패턴들의 예시들
배경기술과 과제의 해결 수단에 설명된 바와 같이, SAP 피처들은 다중 패터닝 리소그래피에서 오버레이-관련 오차들을 극복하는데 도움을 주는 원래 설계 레이아웃으로부터 유도된 자동생성된 피처들이다.
도 4는 기존의 더블 패터닝 방법과 연계된 오버레이 문제를 개략적으로 나타낸다. 상기 방법은 임계 피처들, 즉 조밀하게 이격된 라인들(402)을 먼저 패터닝한 다음, 비-임계 피처들, 예를 들어 패드들(404)을 대응하는 라인들(402)에 스티칭하는 단계를 필요로 한다. 더블 패터닝 동안에 어시스트 피처로서 추가 비-임계 정렬 바아(406)가 통합될 수 있다. 비-임계 패드들(404)이 임계 라인들(402)에 대해 정렬되는 원(408) 안의 영역은, 자기-정렬 메커니즘이 여기에 사용되지 않음에 따라, 오버레이 오차에 매우 민감하다. 본 발명의 장점들 중 하나는, 앞서 설명된 바와 같이, 공정 플로우가 임계 오버레이 제어에 대한 요구를 자동으로 제거한다는 것이다. 비-임계 오버레이 제어는, 앞서 설명된 바와 같이, 특히 선택적인 트림 마스크가 사용될 때, 후속 공정 플로우에 따라 필요할 수 있거나 필요하지 않을 수도 있으며, 이는 아래에 더 자세히 설명될 것이다.
도 5a는 플래시 메모리 회로들에서 볼 수 있는 예시 타겟 패턴 레이아웃(500)을 나타낸다. 이 레이아웃(500)은 조밀하게 배치된 라인들(502) 및 대응하는 패드들(504)을 갖는다. 본 발명의 실시예들에서, 라인들(502) 및 패드들(504)은 임계 및 비-임계 피처들로서 구별되지 않는다. 그보다는, 도 5b에 나타낸 바와 같이 전체 레이아웃(500)이 2 개의 컬러들로 분해된다. 하나의 컬러는 보다 어두운 음영의 피처들을 포함하고, 다른 상보적인 컬러는 보다 밝은 음영의 피처들을 포함한다. 이 예시에서, 스페이서-타겟 서브-레이아웃은 두 컬러들로부터 피처들을 가질 수 있거나 가질 수 없다. 이전에 언급된 바와 같이, 필요하다면, 레이아웃은 2 이상의 서브-레이아웃들로 분해될 수 있다. 개별 서브-레이아웃들은 서로에 대해 동일하거나 상이한 CD들을 가질 수 있다. 특정 CD를 갖는 한 세트의 피처들은 단일 서브-레이아웃 또는 다중 서브-레이아웃들로 그룹화될 수 있다. 일반적으로, 단일 서브-레이아웃 내의 피처들 간의 임계 간격은 리소그래피 장치의 분해능 한계 이상이므로, 전체 서브-레이아웃은 하나의 리소그래피 노광으로 프린트될 수 있다.
도 5b의 점선 박스(510) 내의 영역은 도 5c에 확대된 도면으로 나타나 있으며, 크로스-해치(cross-hatch)에 나타낸 보다 밝은 음영의 피처들을 갖는다. 전체 레이아웃(500)의 주변 에지들을 식별하고, 점선 원(514) 내에 나타낸 바와 같이 제 2 컬러의 피처들에 인접하게 에지들을 조정하며, 불 규칙(Boolean rule)들을 적용함으로써, SAP(512)가 생성된다. 유도된 SAP는 (단일 바아, 링 등과 같은) 연속적인 피처인 단일 SAP 피처를 포함할 수 있거나, 유도된 SAP는 (다중 바아들, 다중 링들 등과 같은) 복수의 SAP 피처들을 포함할 수 있음을 유의한다. 복수의 SAP 피처들은 서로 연결될 수 있지만, 불연속적일 수도 있다.
도 6a 내지 도 6h는 도 5a의 레이아웃(500)을 이용하는, 본 발명의 일 예시에 따른 공정 플로우의 다양한 순차적 결과(평면도)를 나타낸다. 이 예시에서, 설계 레이아웃(500)으로부터 2 개의 SAP 링들: 내측 링(612) 및 갭(613)에 의해 상기 내측 링(612)으로부터 분리된 외측 링(614)이 생성된다. 내측 링(612)은 [중실(solid) 피처들(622)과 대조적으로, 중공(hollow) 피처들(620)로서 나타낸] 제 2 컬러의 피처들에 인접하게 에지들을 미세-조정하는 것에 대 더 임계적이다. 제 1 리소그래피 마스크 레이아웃은 원래 스페이서-타겟 서브-레이아웃 피처들(622) 및 SAP 피처들(612 및 614)을 포함하는 개선된 스페이서-타겟 서브-레이아웃을 포함한다. 어두운 음영의 중실 피처들을 이용한 마스크 레이아웃의 일부분이 도 6a에 도시되어 있다.
도 6b는 OPC 기술들을 적용함으로써 도 6a의 레이아웃으로부터 생성된 예시적인 후-OPC 밝은 필드 마스크 레이아웃(630)을 나타낸다. OPC 단계는 선택적이며, 본 발명의 방법들에 의해 달성된 것을 넘는 추가적인 분해능 개선을 위해 사용된다.
도 6c는 제 1 리소그래피 이후의 그리고 스페이서 증착 이전의 윤곽(640)을 나타낸다.
도 6d는 스페이서 증착 및 에칭 이후의 패턴을 나타낸다. 스페이서 필름은 어두운 피처들(650)로 나타나 있다.
도 6e는 트림 마스크의 레이아웃(660)을 나타낸다.
도 6f는 OPC 기술들을 적용함으로써 도 6e의 레이아웃으로부터 생성된 OPC-처리된(OPC-ed) 어두운 필드 트림 마스크 레이아웃(670)을 나타낸다. OPC 단계는 선택적이며, 추가적인 분해능 개선에 사용된다.
도 6g는 트림 마스크를 이용한 제 2 리소그래피 이후의 기판 상의 패턴을 나타낸다.
도 6h는 제 1 리소그래피로부터 여분의(excess) 부분들이 트리밍된 후에, 타겟 레이아웃(500)이 어떻게 기판 패턴(690)으로서 재현되는지를 나타낸다.
도 7은 본 발명의 예시 실시예에 따른, 타겟 패턴 레이아웃을 다중 서브-레이아웃들로 분해하는 또 다른 예시를 나타내며, 각각의 서브-레이아웃은 하나의 컬러의 피처들을 갖는다. 타겟 설계 레이아웃(700)은 상기 피처들을 2 개의 컬러들로 나눔으로써 컬러링되며, 서브-레이아웃들(702 및 704)이 생성된다. 서브-레이아웃 702는 제 1 리소그래피 단계에서 프린트되며, 서브-레이아웃 704는 제 2 리소그래피 단계에서 프린트된다. 서브-레이아웃들(702 또는 704) 중 어느 하나는 제 1 리소그래피 마스크에 대해 SAP 피처들을 유도하는데 사용될 수 있다.
도 8a 및 도 8b는 지오메트리 불 연산들이 SAP 피처들을 유도하는데 어떻게 사용되었는지를 나타낸다. 도 8a는 주변 링을 갖지 않는 SAP 피처들의 생성을 나타내고, 도 8b는 주변 링을 갖는 주변 SAP 피처들의 생성을 나타낸다. SAP들을 생성하기 위해, 타겟 레이아웃의 개별 부분들의 폭/길이뿐만 아니라, 타겟 레이아웃의 전체 폭 및/또는 길이가 조정된다. 예를 들어, 도 8a에서, 중간 패턴 802는 타겟 레이아웃(700)의 전체 폭/길이로부터 생성되며, 중간 패턴 804는 불 OR 연산을 이용하여 서브-레이아웃들(702 및 704)의 부분들의 폭/길이를 조정함에 의해 생성된다. 그 후, 패턴들(802 및 804)로부터 불 NOT 연산을 이용하여, [다양한 SAP 피처들(808)을 포함하는] 최종 SAP 패턴(806)이 생성된다.
도 8b는 중간 패턴들(810 및 812)을 생성하는 유사한 불 연산들을 나타내지만, 폭/길이 조정 파라미터들이 도 8a에 비해 상이하게 스케일링되었거나 조정되었을 수 있다. 추가적인 불 NOT 및 OR 연산들은 링(814)을 생성한다. 그 후, 패턴들(810, 812 및 814)로부터 불 NOT 연산을 이용하여, [다양한 SAP 피처들(816)을 포함하는] 링을 갖는 최종 SAP 패턴(818)이 생성된다.
도 9는 제 1 서브-레이아웃(702)으로부터의 피처들뿐만 아니라, 패턴(818) 내의 SAP 피처들을 포함하는 개선된 스페이서-타겟 서브-레이아웃(900)의 생성을 나타낸다. 점선의 원(902) 내에 나타난 바와 같이, SAP 피처들에 대해 패턴(702)의 피처들을 통합하기 위해 몇몇 라인 단부들이 연장된다.
도 10은 공간/트렌치 프린팅을 위한 레이아웃 타겟 설계(700)로부터 설계된 어두운 필드 트림 마스크(1000)를 나타낸다. 스페이서 증착 및 블랭킷 필름 증착 후(예를 들어, 도 3의 단계 314A 후), 레이아웃은 기판 상에서 패턴(1002)처럼 보인다. 제 2 리소그래피 동안에 트림 마스크(1000)가 사용되며, 후속하는 트리밍 및 스페이서 제거 후, 타겟 패턴(1106)이 기판 상에 재현된다.
도 11은 라인 프린팅을 위한 레이아웃 타겟 설계(700)로부터 설계된 어두운 필드 트림 마스크(1100)를 나타낸다. 스페이서 증착 및 블랭킷 필름 증착 후(예를 들어, 도 3의 단계 314A 후), 레이아웃은 기판 상에서 패턴(1102)처럼 보인다. 제 2 리소그래피 동안에 트림 마스크(1100)가 사용되며, 후속하는 트리밍 및 스페이서 제거 후, 타겟 패턴(1106)이 기판 상에 재현된다.
도 10 및 도 11에서, 트림 마스크(1000)(또는 1100)의 정렬은 어느 정도 오버레이에 민감하다. 하지만, 이 오버레이는 서브-레이아웃들의 개별 피처들의 상대 정렬만큼 결정적이지 않으며, 이는 트림 마스크를 공정 플로우 내로 가져오기 전에 이전의 공정 단계들에서 이미 자기-정렬된다.
도 12a는, 타겟-스페이서 레이아웃으로부터의 피처들(1202) 및 SAP 피처들(1210)이 프린트되는 한편, 해치 패턴(hatched pattern)으로 나타낸 제 2 서브-레이아웃으로부터의 피처들(1204)은 SAP들을 유도하는데 사용되는, 제 1 리소그래피 후의 예시 공정 플로우의 평면도를 나타낸다. 단면 C1을 따른 도 12a의 측면도는 도 12c에 도시되어 있으며, 이때 층 1206은 후속 에칭에 대한 타겟-스페이서 서브-레이아웃의 피처들 및 SAP와 비슷한 하드 마스크 층이고, 층 1208은 기판 층(1212)의 최상부 상의 하부 유전 층이다. 에칭 후, 도 12d에 도시된 바와 같이 SAP 피처들(1210) 및 스페이서-타겟 서브-레이아웃 피처들(1202)이 기판 상에 정의된다. 도 12b는 스페이서 증착 및 후-처리 후의 평면도를 나타낸다. 스페이서(1214)는 자기-정렬될 수 있거나, 도 12e의 측면도에 나타낸 바와 같이 피처들(1202 및 1210)에 인접하여 국부화되도록 리소그래피적으로 패터닝될 수 있으며, 이 사이에 필름의 후속 블랭크 증착에 의해 채워질 공간들/트렌치들을 생성한다.
도 12f는 필름(1216)의 블랭크 증착 후의 평면도를 나타낸다. 라인 C1을 따른 단면도는 도 12h에 측면도로 나타나 있으며, 스페이서(1214) 사이의 갭들을 채우는 필름(1216)이 나타나 있다. 그리고 최종적으로, 도 12g의 평면도에 도시된 바와 같이, 어두운 필드 트림 마스크(1218)가 제 2 리소그래피 공정 동안에 사용되며, 도 12i의 측면도에 도시된 바와 같이 공간/트렌치들을 정의하도록 스페이서 제거가 후속된다.
도 13a 내지 도 13d는 도 12f 내지 도 12i의 공정 플로우의 대안인 공정 플로우를 나타낸다. 도 12b(및 도 12e)까지의 공정 플로우는 두 공정 플로우에 대해 동일하게 유지됨을 유의한다.
도 13a는 필름(1216)의 블랭크 증착 후의 평면도를 나타낸다. 라인 C1을 따른 단면도는 도 13c에 측면도로 나타나 있으며, 스페이서(1214) 사이의 갭들을 채우는 필름(1216)이 나타나 있다. 그리고 최종적으로, 도 13b의 평면도에 도시된 바와 같이, 밝은 필드 트림 마스크(1318)가 제 2 리소그래피 공정 동안에 사용되며, 도 13d의 측면도에 도시된 바와 같이 자기-정렬된 서브-레이아웃들로부터 분산된 라인들을 정의하도록 스페이서 제거가 후속된다.
당업자라면, 도 12 및 도 13에 도시된 공정 플로우는 선택된 리소그래피의 톤에 따라 쉽게 수정될 수 있다는 것을 이해할 것이다.
본 발명의 실시예들을 구현하기 위한 컴퓨터 시스템의 상세설명
도 14는 본 명세서에 개시된 SAP 유도 방법들을 구현하는데 도움을 줄 수 있는 컴퓨터 시스템(100)을 예시하는 블록도이다. 컴퓨터 시스템(100)은 정보를 전달하는 버스(102) 또는 다른 통신 기구, 및 정보를 처리하는 버스(102)와 커플링된 프로세서(104)를 포함한다. 또한, 컴퓨터 시스템(100)은 프로세서(104)에 의해 실행될 정보 및 명령어들을 저장하는 RAM(random access memory) 또는 다른 동적 저장 디바이스와 같은, 버스(102)에 커플링된 주 메모리(106)를 포함한다. 또한, 주 메모리(106)는 프로세서(104)에 의해 실행될 명령어들의 실행 시 임시 변수(temporary variable)들 또는 다른 매개 정보(intermediate information)를 저장하는데 사용될 수도 있다. 또한, 컴퓨터 시스템(100)은 프로세서(104)에 대한 정적 정보 및 명령어들을 저장하는, 버스(102)에 커플링된 ROM(read only memory: 108) 또는 다른 정적 저장 디바이스를 포함한다. 정보 및 명령어들을 저장하는 자기 디스크 또는 광학 디스크와 같은 저장 디바이스(110)가 제공되며 버스(102)에 커플링된다.
컴퓨터 시스템(100)은 버스(102)를 통해, 컴퓨터 사용자에게 정보를 보여주는 CRT(cathode ray tube) 또는 평판(flat panel) 또는 터치 패널 디스플레이(touch panel display)와 같은 디스플레이(112)에 커플링될 수 있다. 영숫자 및 다른 키들을 포함한 입력 디바이스(114)는 정보 및 명령 선택(command selection)들을 프로세서(104)로 전달하기 위해 버스(102)에 커플링된다. 또 다른 형태의 사용자 입력 디바이스는 방향 정보 및 명령 선택들을 프로세서(104)로 전달하고, 디스플레이(112) 상의 커서의 움직임을 제어하는 마우스, 트랙볼(trackball) 또는 커서 방향 키와 같은 커서 제어부(cursor control: 116)이다. 이 입력 디바이스는, 통상적으로 디바이스로 하여금 평면에서의 위치들을 명시하게 하는 2 개의 축인 제 1 축(예를 들어, x) 및 제 2 축(예를 들어, y)에서 2 자유도를 갖는다. 또한, 입력 디바이스로서 터치 패널(스크린) 디스플레이가 사용될 수도 있다.
본 발명의 일 실시예에 따르면, 주 메모리(106)에 포함된 1 이상의 명령어들의 1 이상의 시퀀스들을 실행하는 프로세서(104)에 응답하여 컴퓨터 시스템(100)에 의해 SAP 유도 및 이미지 전사 공정의 부분들이 수행될 수 있다. 이러한 명령어들은 저장 디바이스(110)와 같은 또 다른 컴퓨터 판독가능한 매체로부터 주 메모리(106)로 판독될 수 있다. 주 메모리(106) 내에 포함된 명령어들의 시퀀스들의 실행은, 프로세서(104)가 본 명세서에 설명된 공정 단계들을 수행하게 한다. 또한, 주 메모리(106) 내에 포함된 명령어들의 시퀀스들을 실행하기 위해 다중 처리 구성(multi-processing arrangement)의 1 이상의 프로세서가 채택될 수도 있다. 대안적인 실시예들에서, 하드웨어에 내장된 회로(hard-wired circuitry)가 본 발명을 구현하는 소프트웨어 명령어들과 조합하거나 이를 대신하여 사용될 수 있다. 따라서, 본 발명의 실시예들은 하드웨어 회로와 소프트웨어의 여하한의 특정 조합에 제한되지 않는다.
본 명세서에서 사용된 "컴퓨터 판독가능한 매체"라는 용어는 실행을 위해 프로세서(104)에 명령어를 제공하는데 관여하는 여하한의 매체를 칭한다. 이러한 매체는 비휘발성 매체(non-volatile media), 휘발성 매체 및 전송 매체를 포함하는 다수의 형태를 취할 수 있으며, 이로 제한되지는 않는다. 비휘발성 매체는, 예를 들어 저장 디바이스(110)와 같은 광학 또는 자기 디스크를 포함한다. 휘발성 매체는 주 메모리(106)와 같은 동적 메모리를 포함한다. 전송 매체는 버스(102)를 포함하는 와이어(wire)들을 포함하여, 동축 케이블(coaxial cable), 구리선 및 광섬유(fiber optics)를 포함한다. 또한, 전송 매체는 무선 주파수(RF) 및 적외선(IR) 데이터 통신 시 발생되는 파장들과 같이 음파(acoustic wave) 또는 광파의 형태를 취할 수도 있다. 컴퓨터 판독가능한 매체의 보편적인 형태들은, 예를 들어 플로피 디스크(floppy disk), 플렉시블 디스크(flexible disk), 하드 디스크, 자기 테이프, 여하한의 다른 자기 매체, CD-ROM, DVD, 여하한의 다른 광학 매체, 펀치 카드(punch card), 종이 테이프(paper tape), 홀(hole)들의 패턴을 갖는 여하한의 다른 물리적 매체, RAM, PROM, EPROM, FLASH-EPROM, 여하한의 다른 메모리 칩 또는 카트리지(cartridge), 본 명세서에 설명된 반송파(carrier wave), 또는 컴퓨터가 판독할 수 있는 여하한의 다른 매체를 포함한다.
다양한 형태의 컴퓨터 판독가능한 매체는 실행을 위해 1 이상의 명령어들의 1 이상의 시퀀스들을 프로세서(104)로 전달하는데 관련될 수 있다. 예를 들어, 명령어들은 초기에 원격 컴퓨터의 자기 디스크 상에 지원(bear)될 수 있다. 상기 원격 컴퓨터는 그 동적 메모리로 명령어들을 로딩(load)할 수 있으며, 모뎀을 이용하여 전화선을 통해 명령어들을 보낼 수 있다. 컴퓨터 시스템(100)에 대한 모뎀 로컬(modem local)은 전화선 상의 데이터를 수신할 수 있으며, 상기 데이터를 적외선 신호로 전환하기 위해 적외선 송신기를 사용할 수 있다. 버스(102)에 커플링된 적외선 검출기는 적외선 신호로 전달된 데이터를 수신할 수 있으며, 상기 데이터를 버스(102)에 놓을 수 있다. 버스(102)는, 프로세서(104)가 명령어들을 검색하고 실행하는 주 메모리(106)로 상기 데이터를 전달한다. 주 메모리(106)에 의해 수신된 명령어들은 프로세서(104)에 의한 실행 이전 또는 이후에 저장 디바이스(110)에 선택적으로 저장될 수 있다.
또한, 컴퓨터 시스템(100)은 바람직하게 버스(102)에 커플링된 통신 인터페이스(118)를 포함한다. 통신 인터페이스(118)는 로컬 네트워크(122)에 연결되는 네트워크 링크(120)에 커플링하여 쌍방향(two-way) 데이터 통신을 제공한다. 예를 들어, 통신 인터페이스(118)는 ISDN(integrated services digital network) 카드 또는 대응하는 형태의 전화선에 데이터 통신 연결을 제공하는 모뎀일 수 있다. 또 다른 예시로서, 통신 인터페이스(118)는 호환성(compatible) LAN(local area network)에 데이터 통신 연결을 제공하는 LAN 카드일 수 있다. 또한, 무선 링크가 구현될 수도 있다. 여하한의 이러한 구현에서, 통신 인터페이스(118)는 다양한 형태의 정보를 나타내는 디지털 데이터 스트림들을 전달하는 전기적, 전자기적 또는 광학적 신호들을 송신하고 수신한다.
통상적으로, 네트워크 링크(120)는 1 이상의 네트워크를 통해 다른 데이터 디바이스에 데이터 통신을 제공한다. 예를 들어, 네트워크 링크(120)는 로컬 네트워크(122)를 통해 호스트 컴퓨터(host computer: 124), 또는 ISP(Internet Service Provider: 126)에 의해 작동되는 데이터 장비로의 연결을 제공할 수 있다. 그 결과 ISP(126)는, 이하 통상적으로 "인터넷"(128)이라고 칭하는 월드와이드 패킷 데이터 통신 네트워크를 통해 데이터 통신 서비스를 제공한다. 로컬 네트워크(122) 및 인터넷(128)은 디지털 데이터 스트림을 전달하는 전기적, 전자기적 또는 광학적 신호를 사용한다. 다양한 네트워크를 통한 신호, 및 컴퓨터 시스템(100)에 또한 그로부터 디지털 데이터를 전달하는 통신 인터페이스(118)를 통한 네트워크 링크(120) 상의 신호는 정보를 전달하는 반송파의 예시적인 형태이다.
컴퓨터 시스템(100)은 네트워크(들), 네트워크 링크(120) 및 통신 인터페이스(118)를 통해 프로그램 코드를 포함하는 메시지를 송신하고 데이터를 수신할 수 있다. 인터넷 예시에서 서버(130)는 인터넷(128), ISP(126), 로컬 네트워크(122) 및 통신 인터페이스(118)를 통해 응용 프로그램에 대한 요청된 코드를 전송할 수 있다. 본 발명에 따르면, 예를 들어 이러한 다운로드된 어플리케이션은 본 실시예의 SAP 유도 및 배치 규칙에 대해 제공된다. 수신된 코드는 수신되고, 및/또는 저장 디바이스(110) 또는 추후 실행을 위한 다른 비휘발성 저장소에 저장됨에 따라 프로세서(104)에 의해 실행될 수 있다. 이러한 방식으로 컴퓨터 시스템(100)은 반송파의 형태로 응용 코드를 얻을 수 있다.
예시 리소그래피
도 15는 본 발명의 리소그래피 이미지 전사 공정을 수행하는 예시적인 리소그래피 투영 장치를 개략적으로 도시한다. 상기 장치는:
- 방사선의 투영 빔(PB)을 공급하는 방사선 시스템(Ex, IL)- 이러한 특정한 경우, 방사선 시스템은 방사선 소스(LA)도 포함함 -;
- 마스크(MA)(예를 들어, 레티클)를 지지하는 마스크 홀더가 제공되고, 아이템(PL)에 대하여 마스크를 정확히 위치시키는 제 1 위치설정 수단에 연결된 제 1 대상물 테이블(마스크 테이블)(MT);
- 기판(W)(예를 들어, 레지스트-코팅된 실리콘 웨이퍼)을 유지하는 기판 홀더가 제공되고, 아이템(PL)에 대하여 기판을 정확히 위치시키는 제 2 위치설정 수단에 연결된 제 2 대상물 테이블(기판 테이블)(WT); 및
- 기판(W)의 (예를 들어, 1 이상의 다이를 포함하는) 타겟부(C) 상으로 마스크(MA)의 조사된 부분을 이미징하는 투영 시스템("렌즈")(PL)[예를 들어, 굴절, 카톱트릭(catoptric) 또는 카타디옵트릭(catadioptric) 광학 시스템]을 포함한다.
본 명세서에 서술된 바와 같이, 상기 장치는 투과형으로 구성된다(즉, 투과 마스크를 가짐). 하지만, 일반적으로 상기 장치는 예를 들어 (반사 마스크를 갖는) 반사형으로 구성될 수도 있다. 대안적으로, 상기 장치는 마스크의 사용의 대안예로서 또 다른 종류의 패터닝 수단을 채택할 수 있다; 예시들로는 프로그램가능한 거울 어레이 또는 LCD 매트릭스를 포함한다.
상기 소스(LA)[예를 들어, 수은 램프 또는 엑시머 레이저(excimer laser)]는 방사선 빔을 생성한다. 이 빔은 곧바로 또는, 예를 들어 빔 익스팬더(Ex)와 같은 컨디셔닝 수단을 거친 다음에 조명 시스템(일루미네이터)(IL)으로 공급된다. 상기 일루미네이터(IL)는 빔의 세기 분포의 외반경 및/또는 내반경 크기(통상적으로, 각각 외측-σ 및 내측-σ라 함)를 설정하는 조정 수단(AM)을 포함할 수 있다. 또한, 이는 일반적으로 인티그레이터(IN) 및 콘덴서(CO)와 같은 다양한 다른 구성요소들을 포함할 것이다. 이러한 방식으로, 마스크(MA)에 입사하는 빔(PB)은 그 단면에 원하는 균일성 및 세기 분포를 갖는다.
도 15와 관련하여, 상기 소스(LA)는 [흔히 상기 소스(LA)가, 예를 들어 수은 램프인 경우와 같이] 리소그패피 투영 장치의 하우징 내에 놓이지만, 그것은 리소그래피 투영 장치로부터 멀리 떨어져 있을 수도 있으며, 그것이 생성한 방사선 빔은 (예를 들어, 적절한 지향 거울의 도움으로) 장치 내부로 들어올 수도 있다는 것을 유의하여야 한다; 이 후자의 시나리오는 흔히 상기 소스(LA)가 [예를 들어, KrF, ArF 또는 F2 레이징(lasing)에 기초한] 엑시머 레이저인 경우이다. 본 발명은 적어도 이 시나리오 둘을 포함한다.
이후, 상기 빔(PB)은 마스크 테이블(MT) 상에 유지되어 있는 마스크(MA)를 통과(intercept)한다. 마스크(MA)를 가로질렀으면, 상기 빔(PB)은 렌즈(PL)를 통과하며, 이는 기판(W)의 타겟부(C) 상에 상기 빔(PB)을 포커스한다. 제 2 위치설정 수단[및 간섭계 측정 수단(IF)]의 도움으로, 기판 테이블(WT)은 예를 들어 상기 빔(PB)의 경로 내에 상이한 타겟부(C)를 위치시키도록 정확하게 이동될 수 있다. 이와 유사하게, 제 1 위치설정 수단은 예를 들어 마스크 라이브러리(mask library)로부터의 마스크(MA)의 기계적인 회수 후에 또는 스캔하는 동안, 상기 빔(PB)의 경로에 대해 마스크(MA)를 정확히 위치시키는데 사용될 수 있다. 일반적으로, 대상물 테이블(MT, WT)들의 이동은, 장-행정 모듈(long-stroke module)(개략 위치설정) 및 단-행정 모듈(short-stroke module)(미세 위치설정)의 도움으로 실현될 것이며, 이는 도 15에 명확히 도시되지는 않는다. 하지만, [스텝-앤드-스캔 툴(step-and-scan tool)과는 대조적으로] 웨이퍼 스테퍼의 경우 마스크 테이블(MT)은 단지 단-행정 액추에이터에만 연결되거나 고정될 수 있다.
도시된 툴은 두 가지 상이한 모드로 사용될 수 있다:
- 스텝 모드에서, 마스크 테이블(MT)은 본질적으로 정지 상태로 유지되며, 전체 마스크 이미지가 한번에 [즉, 단일 "플래시(flash)"로] 타겟부(C) 상으로 투영된다. 그 후, 상이한 타겟부(C)가 상기 빔(PB)에 의해 조사될 수 있도록 기판 테이블(WT)이 x 및/또는 y 방향으로 시프트된다;
- 스캔 모드에서는, 주어진 타겟부(C)가 단일 "플래시"로 노광되지 않는 것을 제외하고는 본질적으로 동일한 시나리오가 적용된다. 그 대신에, 마스크 테이블(MT)은 v의 속도로 주어진 방향(소위 "스캔 방향", 예를 들어 y 방향)으로 이동가능하여, 투영 빔(PB)이 마스크 이미지 전체에 걸쳐 스캐닝하도록 유도된다; 동시발생적으로, 기판 테이블(WT)은 속도 V = Mv로 동일한 방향 또는 그 반대 방향으로 동시에 이동되며, 여기서 M은 렌즈(PL)의 배율(통상적으로, M = 1/4 또는 1/5)이다. 이러한 방식으로, 분해능을 떨어뜨리지 않고도 비교적 넓은 타겟부(C)가 노광될 수 있다.
본 명세서에 개시된 개념들은 조밀한 피처들을 이미징하는 여하한의 일반적인 이미징 시스템을 나타낼 수 있으며, 점점 더 작은 크기의 파장들을 생성할 수 있는 신흥 이미징 기술들을 이용하는데 특히 유용할 수 있다. 이미 사용중인 신흥 기술들로는 ArF 레이저를 사용하여 193 nm의 파장을 생성하고, 심지어 플루오린 레이저를 사용하여 157 nm의 파장도 생성할 수 있는 EUV(extreme ultra violet) 리소그래피를 포함한다. 또한, EUV 리소그래피는 싱크로트론(synchrotron)을 이용하거나, 이 범위 내의 광자(photon)를 생성하기 위해 고에너지 전자로 재료(고체 또는 플라즈마)를 가격함(hit)으로써 20 내지 5 nm 범위 내의 파장들을 생성할 수 있다. 대부분의 재료들이 이 범위 내에서 흡수성이기 때문에, 다중-스택의 몰리브덴 및 실리콘을 갖는 반사 거울들에 의해 조명이 생성될 수 있다. 다중-스택 거울은 각 층의 두께가 1/4 파장인 40 층의 몰리브덴 및 실리콘 쌍을 갖는다. X-선 리소그래피를 이용하여 훨씬 더 작은 파장들이 생성될 수 있다. 전형적으로, 싱크로트론은 X-선 파장을 생성하는데 사용된다. 대부분의 재료가 X-선 파장들에서 흡수성이기 때문에, 얇은 조각의 흡수성 재료는 피처들이 프린트되거나(포지티브 레지스트) 또는 프린트되지 않는(네거티브 레지스트) 곳을 정의한다.
본 명세서에 개시된 개념들은 실리콘 웨이퍼와 같은 기판 상에 이미징하기 위해 사용될 수 있지만, 개시된 개념들은 여하한 타입의 리소그래피 이미징 시스템들, 예를 들어 실리콘 웨이퍼들 이외의 기판들 상에 이미징을 위해 사용되는 것들로 사용될 수도 있다는 것을 이해하여야 한다.
본 발명은 다음의 항목들을 이용하여 더욱 설명될 수 있다:
1. 복수의 피처들을 포함하는 타겟 패턴을 기판으로 전사하는 스페이서-기반 다중 패터닝 리소그래피 공정을 개선하는 방법에 있어서, 상기 방법은:
상기 스페이서-기반 다중 패터닝 리소그래피 공정 동안에 상기 타겟 패턴의 설계 레이아웃을 복수의 서브-레이아웃들로 분해하는 단계 - 상기 다중 서브-레이아웃들 중 적어도 하나는 스페이서-타겟 서브-레이아웃이고, 상기 스페이서-타겟 서브-레이아웃은 상기 기판으로 상기 스페이서-타겟 서브-레이아웃의 패터닝 후에 스페이서 재료의 추가로 구성된 피처들을 포함함 - ;
자기-정렬된 어시스트 패턴(SAP)을 유도하는 단계 - 상기 SAP는 적어도 상기 스페이서-타겟 서브-레이아웃 이외의 서브-레이아웃 내에 포함된 피처의 에지를 정의하도록 구성됨 - ;
개선된 스페이서-타겟 서브-레이아웃을 생성하도록, 상기 스페이서-타겟 서브-레이아웃에 상기 SAP를 추가하는 단계; 및
리소그래피 마스크 내에 상기 개선된 스페이서-타겟 서브-레이아웃을 이용하는 상기 스페이서-기반 다중 패터닝 리소그래피 공정을 통해 상기 타겟 패턴을 상기 기판으로 전사하는 단계 - 상기 스페이서-기반 다중 패터닝 리소그래피는 다중 임계 치수들을 수용하도록 구성됨 - 를 포함한다.
2. 리소그래피 장치를 이용하여 기판 상에 타겟 패턴을 전사하는 방법에 있어서, 상기 방법은:
(a) 상기 타겟 패턴의 설계 레이아웃을 적어도 2 개의 설계 서브-레이아웃들로 분해하는 단계;
(b) 상기 설계 레이아웃으로부터 자기-정렬된 어시스트 패턴(SAP)을 유도하는 단계;
(c) 개선된 설계 서브-레이아웃 내에 상기 유도된 SAP를 포함시키는 단계 - 상기 개선된 설계 서브-레이아웃은 상기 유도된 SAP 및 적어도 하나의 서브-레이아웃의 피처들을 포함함 - ;
(d) 마스크 레이아웃으로서 상기 개선된 설계 서브-레이아웃을 이용하여, 마스크를 생성하는 단계;
(e) 상기 마스크를 이용하여, 상기 기판 상에 상기 유도된 SAP 및 제 1 서브-레이아웃을 리소그래피적으로 전사하는 단계;
(f) 스페이서를 형성하는 단계; 및
(g) 상기 기판 상에 후속 서브-레이아웃을 리소그래피적으로 전사하여, 전사된 후속 서브-레이아웃이 전사된 제 1 서브-레이아웃과 자기-정렬되는 단계를 포함한다.
3. 상기 2 방법에서, 상기 스페이서를 형성하는 단계는:
스페이서 재료 층을 증착하는 단계; 및
상기 스페이서 재료 층을 패터닝하는 단계를 포함한다.
4. 상기 3 방법에서, 증착된 스페이서 재료는 화학적-기계적 폴리싱 또는 에칭 백에 의해 평탄화된다.
5. 상기 2 방법에서, 상기 기판 상에 타겟 패턴의 후속 서브-레이아웃을 리소그래피적으로 전사하는 단계는:
상기 기판 상에 필름 층을 블랭크 증착하는 단계를 포함한다.
6. 상기 5 방법에서, 증착된 필름 층은 화학적-기계적 폴리싱 또는 에칭 백에 의해 평탄화된다.
7. 상기 2 방법에서, 상기 서브-레이아웃들은 임계 피처들과 비-임계 피처들 간의 차이를 구별하지 않는다.
앞선 설명들은 예시를 위한 것이며, 제한하려는 것이 아니다. 따라서, 당업자라면 아래에서 설명되는 청구항들의 범위를 벗어나지 않고 설명된 본 발명에 대한 변형예들이 수행될 수 있다는 것을 이해할 것이다.

Claims (15)

  1. 복수의 피처들을 포함하는 타겟 패턴을 기판으로 전사(transfer)하는 스페이서-기반 다중 패터닝 리소그래피 공정을 개선하는 방법에 있어서,
    상기 스페이서-기반 다중 패터닝 리소그래피 공정 동안 상기 타겟 패턴의 설계 레이아웃을 복수의 서브-레이아웃들로 분해하는 단계 - 상기 다중 서브-레이아웃들 중 적어도 하나는 스페이서-타겟 서브-레이아웃이고, 상기 스페이서-타겟 서브-레이아웃은 상기 기판에 대한 상기 스페이서-타겟 서브-레이아웃의 패터닝 후에 스페이서 재료의 추가로 구성되는 피처들을 포함함 - ;
    자기-정렬된 어시스트 패턴(SAP)을 유도하는 단계 - 상기 SAP는 상기 스페이서-타겟 서브-레이아웃 이외의 서브-레이아웃 내에 포함된 피처의 에지를 적어도 정의하도록 구성됨 - ;
    개선된 스페이서-타겟 서브-레이아웃을 생성하도록, 상기 스페이서-타겟 서브-레이아웃에 상기 SAP를 추가하는 단계; 및
    리소그래피 마스크 내에 상기 개선된 스페이서-타겟 서브-레이아웃을 이용하는 상기 스페이서-기반 다중 패터닝 리소그래피 공정을 통해 상기 타겟 패턴을 상기 기판으로 전사하는 단계를 포함하는 스페이서-기반 다중 패터닝 리소그래피 공정 개선 방법.
  2. 제 1 항에 있어서,
    단일 SAP 피처 또는 복수의 SAP 피처들은 상기 스페이서-타겟 서브-레이아웃 이외의 상기 서브-레이아웃의 피처들의 세트를 정의하도록 구성되는 스페이서-기반 다중 패터닝 리소그래피 공정 개선 방법.
  3. 제 2 항에 있어서,
    상기 단일 SAP 피처는 피처의 에지를 자기-정렬하도록 구성되거나, 상기 복수의 SAP 피처들은 상기 스페이서-기반 다중 패터닝 리소그래피 공정에서 다중 패턴들을 자기-정렬하도록 구성되는 스페이서-기반 다중 패터닝 리소그래피 공정 개선 방법.
  4. 제 1 항에 있어서,
    상기 스페이서-타겟 서브-레이아웃 이외의 상기 서브-레이아웃의 상기 피처의 에지의 위치설정은 상기 스페이서-타겟 서브-레이아웃의 피처들에 대해 비교적 임계적인(critical) 스페이서-기반 다중 패터닝 리소그래피 공정 개선 방법.
  5. 리소그래피 장치를 이용하여 기판 상에 타겟 패턴을 전사하는 방법에 있어서,
    (a) 상기 타겟 패턴의 설계 레이아웃을 적어도 2 개의 설계 서브-레이아웃들로 분해하는 단계;
    (b) 상기 설계 레이아웃으로부터 자기-정렬된 어시스트 패턴(SAP)을 유도하는 단계;
    (c) 개선된 설계 서브-레이아웃 내에 상기 유도된 SAP를 포함시키는 단계 - 상기 개선된 설계 서브-레이아웃은 상기 유도된 SAP 및 적어도 하나의 서브-레이아웃의 피처들을 포함함 - ;
    (d) 마스크 레이아웃으로서 상기 개선된 설계 서브-레이아웃을 이용하여, 마스크를 생성하는 단계;
    (e) 상기 마스크를 이용하여, 상기 기판 상에 상기 유도된 SAP 및 제 1 서브-레이아웃을 리소그래피적으로(lithographically) 전사하는 단계;
    (f) 스페이서를 형성하는 단계; 및
    (g) 상기 기판 상에 후속 서브-레이아웃을 리소그래피적으로 전사하여, 전사된 후속 서브-레이아웃이 상기 전사된 제 1 서브-레이아웃과 자기-정렬되는 단계를 포함하는 타겟 패턴 전사 방법.
  6. 제 5 항에 있어서,
    상기 타겟 패턴 내에 포함된 개별 피처들 간의 적어도 하나의 임계 간격; 및 상기 타겟 패턴의 개별 피처의 적어도 하나의 임계 치수 중 1 이상은 상기 리소그래피 장치의 분해능 한계 아래에 있는 타겟 패턴 전사 방법.
  7. 제 5 항에 있어서,
    상기 SAP를 유도하는 단계는:
    상기 타겟 패턴의 상기 설계 레이아웃의 주변 에지들을 식별하는 단계; 및
    상기 서브-레이아웃들 중 적어도 하나 내에 포함된 피처들에 인접하게 주변 에지들을 조정하는 단계를 포함하는 타겟 패턴 전사 방법.
  8. 제 5 항에 있어서,
    상기 SAP를 유도하는 단계는:
    상기 타겟 패턴의 상기 설계 레이아웃 내의 주변 에지를 식별하는 단계; 및
    1 이상의 SAP 피처들을 유도하도록 지오메트릭 불 연산(geometric Boolean operation)들을 이용하는 단계를 더 포함하고, 상기 1 이상의 SAP 피처들은 상기 서브-레이아웃들의 상기 피처들의 자기-정렬을 용이하게 하는 타겟 패턴 전사 방법.
  9. 제 5 항에 있어서,
    상기 스페이서를 형성하는 단계는:
    스페이서 재료 층을 증착하는 단계; 및
    상기 스페이서 재료 층을 패터닝하는 단계를 포함하는 타겟 패턴 전사 방법.
  10. 제 5 항에 있어서,
    상기 기판 상으로 상기 타겟 패턴의 전사를 완성하도록, 단계 (g) 후에 후-리소그래피 처리(post-lithography processing)를 수행하는 단계를 더 포함하는 타겟 패턴 전사 방법.
  11. 제 10 항에 있어서,
    상기 후-리소그래피 처리는 상기 스페이서의 적어도 일부분을 제거하는 단계를 포함하는 타겟 패턴 전사 방법.
  12. 제 10 항에 있어서,
    상기 후-리소그래피 처리는, 원하는 타겟 패턴을 묘획(delineate)하도록 상기 단계 (e)로부터 SAP 및 상기 피처들의 여분들을 리소그래적으로 트리밍하는(trimming) 단계를 포함하는 타겟 패턴 전사 방법.
  13. 제 5 항에 있어서,
    상기 단계 (e) 또는 상기 단계 (g)에 사용된 포토레지스트의 톤(tone)은 상기 리소그래피 장치의 분해능 한계 아래의 간격 또는 치수에 기초하여 선택되는 타겟 패턴 전사 방법.
  14. 제 5 항에 있어서,
    상기 방법은 SAP를 이용함으로써 달성된 자기-정렬로 인해 다중 임계 치수들을 수용하도록 구성된 타겟 패턴 전사 방법.
  15. 명령어들이 기록된 컴퓨터 판독가능한 매체에 있어서,
    컴퓨터에 의해 판독될 때, 상기 컴퓨터로 하여금 리소그래피 장치를 이용하여 기판 상에 타겟 패턴을 전사하는 방법을 수행하게 하며, 상기 방법은:
    (a) 상기 타겟 패턴의 설계 레이아웃을 적어도 2 개의 설계 서브-레이아웃들로 분해하는 단계;
    (b) 상기 설계 레이아웃으로부터 자기-정렬된 어시스트 패턴(SAP)을 유도하는 단계;
    (c) 개선된 설계 서브-레이아웃 내에 상기 유도된 SAP를 포함시키는 단계 - 상기 개선된 설계 서브-레이아웃은 상기 유도된 SAP 및 적어도 하나의 서브-레이아웃의 피처들을 포함함 - ;
    (d) 마스크에 대한 레이아웃으로서 상기 개선된 설계 서브-레이아웃을 이용하여, 마스크를 생성하는 단계;
    (e) 상기 마스크를 이용하여, 상기 기판 상에 상기 유도된 SAP 및 제 1 서브-레이아웃을 리소그래피적으로 전사하는 단계;
    (f) 스페이서를 형성하는 단계; 및
    (g) 상기 기판 상에 후속 서브-레이아웃을 리소그래피적으로 전사하여, 전사된 후속 서브-레이아웃이 전사된 제 1 서브-레이아웃과 자기-정렬되는 단계를 포함하는 컴퓨터 판독가능한 매체.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180011480A (ko) * 2015-06-23 2018-02-01 케이엘에이-텐코 코포레이션 멀티-패터닝 단계 오버레이 오차의 결정
KR20190073585A (ko) * 2016-11-16 2019-06-26 도쿄엘렉트론가부시키가이샤 분해능이하 기판 패터닝 방법

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101828492B1 (ko) * 2010-10-13 2018-03-29 삼성전자 주식회사 패턴 형성 방법, 레티클, 및 패턴 형성 프로그램이 기록된 기록 매체
US20130145340A1 (en) * 2011-06-28 2013-06-06 Qiao Li Determination Of Uniform Colorability Of Layout Data For A Double Patterning Manufacturing Process
US8745559B2 (en) * 2011-07-06 2014-06-03 Taiwan Semiconductor Manufacturing Co., Ltd. Systems and methods for creating frequency-dependent netlist
US8516402B1 (en) * 2011-08-22 2013-08-20 Cadence Design Systems, Inc. Method and apparatus for automatically fixing double patterning loop violations
US8473874B1 (en) 2011-08-22 2013-06-25 Cadence Design Systems, Inc. Method and apparatus for automatically fixing double patterning loop violations
US20130065397A1 (en) * 2011-09-12 2013-03-14 Vigma Nanoelectronics Methods to increase pattern density and release overlay requirement by combining a mask design with special fabrication processes
US20130232456A1 (en) * 2012-03-02 2013-09-05 Globalfoundries Inc. Optical proximity correction methods for masks to be used in multiple patterning processes
US8782571B2 (en) * 2012-03-08 2014-07-15 Globalfoundries Inc. Multiple patterning process for forming trenches or holes using stitched assist features
US8677289B1 (en) * 2012-09-14 2014-03-18 Nanya Technology Corporation Method of generating assistant feature
US8799834B1 (en) * 2013-01-30 2014-08-05 Taiwan Semiconductor Manufacturing Company Limited Self-aligned multiple patterning layout design
US8850368B2 (en) * 2013-01-30 2014-09-30 Taiwan Semiconductor Manufacturing Company Limited Double patterning technology (DPT) layout routing
KR102055206B1 (ko) 2013-07-08 2019-12-12 삼성전자주식회사 레이아웃 분할 방법 및 이를 이용한 반도체 소자 제조 방법
US9454631B2 (en) 2014-05-23 2016-09-27 International Business Machines Corporation Stitch-derived via structures and methods of generating the same
US9710592B2 (en) 2014-05-23 2017-07-18 International Business Machines Corporation Multiple-depth trench interconnect technology at advanced semiconductor nodes
US9564371B2 (en) 2014-10-14 2017-02-07 United Microelectronics Corp. Method for forming semiconductor device
US9477804B2 (en) * 2015-01-20 2016-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit design method
US10838309B2 (en) * 2015-02-23 2020-11-17 Asml Netherlands B.V. Device manufacturing method and patterning devices for use in device manufacturing method
TWI585512B (zh) * 2015-03-12 2017-06-01 力晶科技股份有限公司 提升圖案精密度的方法
US10175571B2 (en) 2015-06-19 2019-01-08 Qualcomm Incorporated Hybrid coloring methodology for multi-pattern technology
US9911606B2 (en) * 2016-04-28 2018-03-06 Taiwan Semiconductor Manufacturing Co., Ltd. Mandrel spacer patterning in multi-pitch integrated circuit manufacturing
CN110140088B (zh) * 2016-12-28 2021-08-31 Asml荷兰有限公司 量测图像与设计之间的模拟辅助的对准
US10192021B1 (en) * 2017-02-21 2019-01-29 Cadence Design Systems, Inc. Generating and inserting metal and metal etch shapes in a layout to correct design rule errors
US10147607B1 (en) 2017-08-24 2018-12-04 Micron Technology, Inc. Semiconductor pitch patterning
US11177160B2 (en) 2020-03-24 2021-11-16 International Business Machines Corporation Double patterned lithography using spacer assisted cuts for patterning steps
US11373880B2 (en) 2020-09-22 2022-06-28 International Business Machines Corporation Creating different width lines and spaces in a metal layer

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004341064A (ja) 2003-05-13 2004-12-02 Sharp Corp 露光用マスクパターンの作成方法および露光用マスクと、それを用いた半導体装置の製造方法
US7588970B2 (en) * 2005-06-10 2009-09-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8158333B2 (en) * 2006-04-11 2012-04-17 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor device
US8852851B2 (en) * 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
JP4700664B2 (ja) * 2006-09-13 2011-06-15 エーエスエムエル マスクツールズ ビー.ブイ. アンカーリングフィーチャを利用したパターンピッチ分割分解を行うための方法
KR100817064B1 (ko) * 2006-10-02 2008-03-27 삼성전자주식회사 미세패턴을 형성하기 위한 마스크 및 그 형성방법
JP2008091720A (ja) * 2006-10-03 2008-04-17 Toshiba Corp 半導体装置の製造方法
KR100780775B1 (ko) 2006-11-24 2007-11-30 주식회사 하이닉스반도체 자기 조립 더미 패턴이 삽입된 회로 레이아웃을 이용한반도체 소자 제조 방법
JP2008233383A (ja) * 2007-03-19 2008-10-02 Toshiba Corp パターン作成方法、パターン作成プログラム、マスクの製造方法、および半導体装置の製造方法
KR100905157B1 (ko) * 2007-09-18 2009-06-29 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
US20090246706A1 (en) 2008-04-01 2009-10-01 Applied Materials, Inc. Patterning resolution enhancement combining interference lithography and self-aligned double patterning techniques
KR100935734B1 (ko) 2008-07-08 2010-01-08 주식회사 하이닉스반도체 스페이서 패터닝 과정을 이용하여 라인 및 패드들이 혼재된혼합 패턴들을 형성하는 방법
KR101435520B1 (ko) * 2008-08-11 2014-09-01 삼성전자주식회사 반도체 소자 및 반도체 소자의 패턴 형성 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180011480A (ko) * 2015-06-23 2018-02-01 케이엘에이-텐코 코포레이션 멀티-패터닝 단계 오버레이 오차의 결정
KR20190073585A (ko) * 2016-11-16 2019-06-26 도쿄엘렉트론가부시키가이샤 분해능이하 기판 패터닝 방법

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