KR20110131716A - 비휘발성 메모리 장치, 이를 위한 페이지 버퍼 회로 및 리프레시 방법 - Google Patents

비휘발성 메모리 장치, 이를 위한 페이지 버퍼 회로 및 리프레시 방법 Download PDF

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KR20110131716A
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Abstract

복수의 워드라인 및 복수의 비트라인 간에 접속되는 복수의 메모리 셀을 포함하는 메모리 셀 블럭, 센싱 노드에 인가되는 비트라인의 전위를 감지하여 저장하는 메인 래치회로와, 메인 래치회로의 데이터를 임시 저장하는 임시 래치회로를 포함하고, 리프레시 모드시 메인 래치회로의 데이터를 센싱 노드에 전달하고, 메인 레치 회로가 지정된 전위로 프리차지됨에 따라 메인 래치회로와 임시 래치회로가 차지 쉐어링되도록 하는 페이지 버퍼 회로를 포함하는 비휘발성 메모리 장치를 제시한다.

Description

비휘발성 메모리 장치, 이를 위한 페이지 버퍼 회로 및 리프레시 방법{Non Volatile Memory Apparatus, Page Buffer Circuit and Refresh Method Therefor}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 비휘발성 메모리 장치, 이를 위한 페이지 버퍼 및 리프레시 방법에 관한 것이다.
비휘발성 메모리 장치의 일종인 플래시 메모리 장치는 페이지 단위로 데이터를 프로그램하거나 독출한다. 그리고, 이를 위해 페이지 버퍼를 구비하여 짧은 시간 동안 대용량의 데이터를 프로그램하거나 독출하는 동작을 수행한다.
특히, 다이나믹 래치를 구비하는 페이지 버퍼 회로는 저장되어 있는 데이터를 보존하기 위해 지정된 시간 간격으로 리프레시를 수행하며, 일반적인 플래시 메모리 장치에서의 리프레시 동작을 설명하면 다음과 같다.
도 1은 일반적인 플래시 메모리 장치에서 페이지 버퍼 회로도이다.
도 1을 참조하면, 일반적인 페이지 버퍼 회로는 비트라인 센싱부(11), 프리차지부(13), 래치부(15-1, 15-2, 15-3) 및 리셋부(17)를 포함한다.
래치부를 구성하는 제 1 래치 회로(15-1)는 캐시 프로그램을 위한 데이터를 임시 저장하거나 검증을 수행하는 데 이용된다. 제 2 래치 회로(15-2)는 프로그램 및 리드 동작을 위한 메인 래치이며, 제 3 래치 회로(15-3)는 임시 래치 동작을 수행한다.
제 3 래치 회로(15-3)에 저장된 데이터를 리프레시하고자 할 때 즉, 제 1 노드(TB)의 데이터를 리프레시하고자 할 때에는 제 1 노드(TB)의 데이터를 센싱 노드(SO)로 전달하고, 메인 레치(제 2 래치 회로(15-2))의 데이터인 제 2 노드(MB_N)의 데이터를 제 3 래치 회로(15-3)로 전달한 후, 센싱 노드(SO)에 전달된 데이터를 제 2 래치 회로(15-5)로 전달한다. 이에 따라, 임시 래치인 제 3 래치 회로(15-3)에는 제 2 노드(MB_N)의 데이터가, 메인 래치인 제 2 래치 회로(15-2)에는 제 1 노드(TB)의 데이터가 저장된다.
따라서, 상기와 같은 동작을 한번 더 반복 수행하여 리프레시 동작을 완료한다. 즉, 제 3 래치 회로(15-3)의 데이터(MB_N)를 센싱 노드(SO)로 전달하고, 제 2 래치 회로(15-2)의 데이터(TB)를 제 3 래치 회로(15-3)로 전달한 후, 센싱 노드(SO)에 전달된 데이터(MB_N)를 제 2 래치 회로(15-2)로 전달하는 것이다.
도 2는 도 1에 도시한 페이지 버퍼 회로에서의 리프레시 동작을 설명하기 위한 타이밍도이다.
먼저, 제 3 래치 회로(15-3)의 임시 데이터 전송신호(TTRAN)를 인에이블시켜 스위칭 소자(N12)를 턴온시킨다. 이에 따라, 제 3 래치 회로(15-3)의 제 1 노드(TB)에 저장된 데이터가 센싱 노드(SO)로 전달된다(구간 ①).
다음, 임시 세트신호(TSET)를 인에이블시켜 스위칭 소자(N13)을 턴온시킴으로써, 제 2 래치 회로(15-2)에 저장되어 있던 제 2 노드(MB_N)의 데이터를 제 1 노드(TB)로 전달한다(구간 ②).
이어서, 메인 세트신호(MSET)와 페이지 버퍼 리셋 신호(PBRST)를 인에이블시켜 스위칭 소자(N15, N19)를 턴온시키며, 이에 의해 센싱 노드(SO)에 전달되어 있던 제 3 래치 회로(15-3)의 데이터가 래치(LAT11)에 저장되며, 저장이 완료되면 메인 리셋 신호(MRST)를 인에이블시켜 데이터가 래치(LAT11)에 유지되도록 한다(구간 ③).
이와 같이 하여 제 1 루프가 완료되면, 제 2 루프를 통해 마찬가지 동작을 1회 더 수행하게 된다. 즉, 구간 ④에서 임시 데이터 전송 신호(TTRAN)를 인에이블시켜 제 3 래치 회로(15-3)에 전달되어 있던 제 2 래치 회로(15-2)의 데이터를 센싱 노드(SO)로 전달한다. 그리고, 구간 ⑤에서, 임시 세트신호(TSET)를 인에이블시켜 제 2 래치 회로(15-2)에 저장되어 있던 제 3 래치 회로(15-3)의 데이터를 복귀시키며, 구간 ⑥에서, 메인 세트신호(MSET)와 페이지 버퍼 리셋 신호(PBRST)를 인에이블시켜 센싱 노드(SO)에 전달되어 있던 제 2 래치 회로(15-2)의 데이터가 래치(LAT11)에 저장되도록 한 후, 저장이 완료되면 메인 리셋 신호(MRST)를 인에이블시켜 제 2 래치 회로(15-2)의 데이터가 래치(LAT11)에 유지되도록 한다.
미설명 부호 N11, N14, N16, N17, N18, P11은 각각 스위칭 소자를 의미한다.
상술한 바와 같이, 현재의 페이지 버퍼 회로는 임시 래치에 저장된 데이터를 리프레시할 때 임시 래치, 센싱 노드, 메인 래치 간에 수 차례 데이터 교환이 이루어지기 때문에 리프레시에 많은 시간이 소요된다. 따라서, 플래시 메모리 장치의 동작 속도를 일정 속도로 유지할 수 없게 된다.
본 발명은 페이지 버퍼의 데이터를 고속으로 리프레시할 수 있는 비휘발성 메모리 장치, 이를 위한 페이지 버퍼 회로 및 리프레시 방법을 제공하는 데 그 기술적 과제가 있다.
본 발명의 다른 기술적 과제는 복잡한 데이터 교환 과정을 생략하고 프리차지 및 차지 쉐어링 동작을 통해 리프레시 효율을 향상시킬 수 있는 비휘발성 메모리 장치, 이를 위한 페이지 버퍼 회로 및 리프레시 방법을 제공하는 데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 비휘발성 메모리 장치는 복수의 워드라인 및 복수의 비트라인 간에 접속되는 복수의 메모리 셀을 포함하는 메모리 셀 블럭; 센싱 노드에 인가되는 상기 비트라인의 전위를 감지하여 저장하는 메인 래치회로와, 상기 메인 래치회로의 데이터를 임시 저장하는 임시 래치회로를 포함하고, 리프레시 모드시 상기 메인 래치회로의 데이터를 상기 센싱 노드에 전달하고, 상기 메인 레치 회로가 지정된 전위로 프리차지됨에 따라 상기 메인 래치회로와 상기 임시 래치회로가 차지 쉐어링되도록 하는 페이지 버퍼 회로;를 포함한다.
한편, 본 발명의 일 실시예에 의한 페이지 버퍼 회로는 센싱 노드에 인가되는 비트라인의 전위를 감지하여 저장하고, 리프레시 모드시 상기 센싱 노드로 데이터를 전달하는 제 1 래치회로; 상기 리프레시 모드시 상기 제 1 래치회로를 지정된 전위로 프리차지시키는 리프레시 프리차지부; 및 상기 제 1 래치회로의 데이터를 임시 저장하며, 상기 리프레시 모드시 상기 지정된 전위로 프리차지된 제 1 래치회로와 차지 쉐어링을 수행하는 제 2 래치회로;를 포함한다.
다른 한편, 본 발명의 일 실시예에 의한 비휘발성 메모리 장치를 위한 리프레시 방법은 센싱노드에 인가되는 비트라인의 전위를 감지하여 저장하는 제 1 래치회로와 상기 제 1 래치회로의 데이터를 임시저장하는 제 2 래치회로를 구비하는 페이지 버퍼 회로;를 포함하는 비휘발성 메모리 장치의 리프레시 방법으로서, 리프레시 모드로 천이함에 따라, 상기 제 1 래치회로의 데이터를 상기 센싱노드로 전달하는 단계; 상기 제 1 래치회로를 프리차지시키는 단계; 및 상기 제 1 래치회로와 제 2 래치회로 간에 차지 쉐어링이 이루어지도록 하는 단계;를 포함한다.
본 발명에 의하면 메인 래치, 임시 래치 및 센싱 노드 간의 복잡한 데이터 교환 과정을 수행하지 않고 단시간에 페이지 버퍼의 데이터를 리프레시할 수 있다.
아울러, 이러한 리프레시 동작이 프리차지 및 차지 쉐어링 동작을 통해 이루어지기 때문에 리프레시할 데이터의 레벨을 더욱 효과적으로 유지시킬 수 있다.
도 1은 일반적인 플래시 메모리 장치에서 페이지 버퍼 회로도,
도 2는 도 1에 도시한 페이지 버퍼 회로에서의 리프레시 동작을 설명하기 위한 타이밍도,
도 3은 본 발명의 일 실시예에 의한 페이지 버퍼 회로의 개념도,
도 4는 도 3에 도시한 페이지 버퍼 회로의 구성도,
도 5는 도 4에 도시한 제어신호 생성 회로의 구성도,
도 6은 도 3에 도시한 페이지 버퍼 회로에서의 리프레시 동작을 설명하기 위한 타이밍도,
도 7은 본 발명의 일 실시예에 의한 비휘발성 메모리 장치의 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 보다 구체적으로 설명한다.
도 3은 본 발명의 일 실시예에 의한 페이지 버퍼 회로의 개념도이다.
본 발명의 일 실시예에 의한 페이지 버퍼 회로(100)는 센싱부(110), 프리차지부(120), 래치부(130), 리셋부(140) 및 리프레시 프리차지부(150)를 포함한다.
센싱부(110)는 비트라인 선택부(미도시)와 접속되어 데이터 독출시 입력 어드레스에 의해 연결된 비트라인의 전압을 감지하며, 감지 결과는 센싱 노드(SO)에 전달된다. 아울러, 프리차지부(120)는 센싱 노드(SO)에 프리차지 전압을 인가한다.
래치부(130)는 복수의 래치 회로(132, 134, 136)를 포함한다. 제 1 래치 회로(132)는 캐시 프로그램을 임시 저장하거나 검증을 수행하는 데 이용되고, 제 2 래치 회로(134)는 데이터 프로그램 및 리드를 위한 메인 래치이며, 제 3 래치 회로(136)는 제 2 래치 회로(134)에서 리드한 데이터를 전달받아 저장하는 임시 래치이다.
리셋부(140)는 센싱 노드(SO)에 접속되어 페이지 버퍼 회로를 초기화시킨다.
아울러, 리프레시 프리차지부(150)는 제 3 래치 회로(136)에 저장된 데이터에 대한 리프레시 동작시 제 2 래치 회로(134)를 지정된 전위로 프리차지시킨다.
예를 들어, 제 3 래치 회로(136)의 제 1 노드(TB)에 저장된 데이터를 프리차지하고자 하는 경우, 먼저 제 2 래치 회로(134)의 제 2 노드(MB_N)에 저장된 데이터를 센싱 노드(SO)로 옮긴다(①).
그리고, 제 2 래치 회로(134)를 일정 전위로 프리차지한 후(②), 제 3 래치 회로(136)에 저장된 데이터 레벨에 따라 제 2 래치 회로(134)와 제 3 래치 회로(136) 간에 차지 쉐어링이 이루어지도록 한다(③).
다음, 제 2 래치 회로(134)를 통해 제 3 래치 회로(136)로 리프레시 레벨의 전위를 인가하여 리프레시가 이루어지도록 한 후(④), 리프레시가 완료되면 센싱 노드(SO)에 옮겨 두었던 데이터를 다시 제 2 래치 회로(134)로 가져온다(⑤).
이와 같이, 본 발명에서는 제 2 래치 회로(134)의 데이터를 센싱 노드(SO)로 전달하는 단 한 번의 데이터 교환 동작만 이루어질 뿐, 프리차지와 차지 쉐어링 동작을 통해 제 3 래치 회로(136)의 데이터를 리프레시시킨다. 따라서, 리프레시에 소요되는 시간은 대폭 감소시킬 수 있다.
도 4는 도 3에 도시한 페이지 버퍼 회로의 구성도이다.
도 4를 참조하면, 센싱부(110)는 센싱 인에이블 신호(PBSENSE)에 의해 구동되는 제 1 스위칭 소자(N21)를 포함한다.
제 2 래치 회로(134)는 센싱 노드(SO)에 드레인 단자가 접속되며 메인 데이터 전송 신호(MTRAN)에 의해 구동되는 제 2 스위칭 소자(N22), 제 2 스위칭 소자(N22)와 리프레시 프리차지부(150) 간에 접속되어 메인 세트신호(MSET)에 의해 구동되는 제 3 스위칭 소자(N23), 센싱 노드(SO)에 드레인 단자 접속되어 메인 데이터 전송 신호(MTRAN_N)에 의해 구동되는 제 4 스위칭 소자(N24), 제 4 스위칭 소자(N24)와 리프레시 프리차지부(150) 간에 접속되어 메인 리셋 신호(MRST)에 의해 구동되는 제 5 스위칭 소자(N25) 및 제 2 스위칭 소자(N22)의 소스 단자와 제 4 스위칭 소자(N24)의 소스 단자 간에 접속되는 래치(LAT21)를 포함한다.
특히, 래치(LAT21)는 센스앰프 파워라인 신호(RTO) 및 센스앰프 접지라인 신호(SB)에 의해 구동되며, 병렬 접속되는 한 쌍의 인버터를 포함하도록 구성할 수 있다.
리셋부(140)는 래치부(130)와 접지 단자 간에 병렬 접속되는 제 6 및 제 7 스위칭 소자(N26, N27)를 포함하고, 리프레시 프리차지부(150)는 제 2 래치 회로(134)와 프리차지전압 공급 단자(VPCG) 간에 접속되어 리프레시 프리차지 신호(REFRESH_PCG)에 의해 구동되는 제 8 스위칭 소자(N28)를 포함한다.
한편, 제 3 래치 회로(136)는 제 2 스위칭 소자(N21)의 소스 단자에 접속되어 임시 세트신호(TSET)에 의해 구동되는 제 9 스위칭 소자(N29), 제 9 스위칭 소자(N29)의 소스 단자와 접지단자(VSS) 간에 접속되는 캐패시터(CAP21), 센싱 노드(SO)에 접속되어 임시 데이터 전송 신호(TTRAN)에 의해 구동되는 제 10 스위칭 소자(N30), 제 10 스위칭 소자(N321)의 소스 단자와 접지단자(VSS) 간에 접속되며 제 9 스위칭 소자(N29)의 소스 단자에 인가되는 전압에 의해 구동되는 제 11 스위칭 소자(N31)를 포함한다.
한편, 래치(LAT21)를 구동하는 센스앰프 파워라인 신호(RTO) 및 센스앰프 접지라인 신호(SB)는 도 5와 같이 생성할 수 있다.
도 5는 도 4에 도시한 제어신호 생성 회로의 구성도이다.
도시한 것과 같이, 센스앰프 접지라인 신호(SB)는 리프레시 인에이블 신호(REFRESH_EN)에 의해 구동되며, 소스 단자가 접지 단자(VSS)에 접속되는 스위칭 소자(N41)로부터 생성할 수 있다. 아울러, 센스앰프 파워라인 신호(RTO)는 리프레시 인에이블 신호(REFRESH_EN)에 의해 구동되며, 드레인 단자가 전원전압 공급 단자(VDD)에 접속되는 스위칭 소자(P41)로부터 생성할 수 있다.
따라서, 페이지 버퍼 회로에 대한 리프레시 동작 모드시 센스앰프 파워라인 신호(RTO)는 전원전압 레벨이 되고, 센스앰프 접지라인 신호(SB)는 접지전압 레벨이 된다.
도 4에 도시한 페이지 버퍼 회로의 리프레쉬 동작을 도 6을 참조하여 설명하면 다음과 같다.
도 6은 도 3에 도시한 페이지 버퍼 회로에서의 리프레시 동작을 설명하기 위한 타이밍도이다.
먼저, 메인 데이터 전송 신호(MTRAN)를 인에이블시켜 제 2 스위칭 소자(N22)를 턴온시킴으로써, 제 2 래치 회로(134)의 제 2 노드(MB_N)에 저장되어 있는 데이터를 센싱 노드(SO)로 전달한다(①).
그리고, 리프레시 인에이블 신호(REFRESH_EN)를 인에이블시켜 래치(LAT21)를 플로팅시킨다. 이러한 상태에서 메인 세트신호(MSET), 메인 리셋신호(MRST) 및 리프레시 프리차지 신호(REFRESH_PCG)를 인에이블시켜 제 2 래치 회로(134)에 프리차지 전압(VPCG)을 공급하여 프리차지시킨다(②). 여기에서, 프리차지 전압은 전원전압 레벨(VDD) 또는 1/2 전원전압 레벨이 될 수 있다.
이후, 리프레시 인에이블 신호(REFRESH_EN)가 여전히 인에이블되어 있는 상태에서 임시 세트신호(TSET)를 인에이블시켜 제 9 스위칭 소자(N29)를 턴온시키면 제 2 래치 회로(134)와 제 3 래치 회로(136) 간에 차지 쉐어링이 이루어진다(③). 차지 쉐어링이 이루어진 다음 리프레시 인에이블 신호(REFRESH_EN)를 디스에이블시키면, 제 1 노드(TB)에 대한 리프레시 동작이 완료된다(④).
그러면 센싱 노드(SO)에 옮겨 두었던 데이터를 다시 제 2 래치 회로(134)로 복귀시키기 위해 메인 세트신호(MSET)와 페이지 버퍼 리셋 신호(PBRST)를 인에이블시켜 제 3 및 제 7 스위칭 소자(N23, N27)를 구동하여 전류 경로를 형성한다. 이후 제 3 및 제 7 스위칭 소자(N23, N27)를 턴오프하고 메인 리셋 신호(MRST)에 의해 제 5 스위칭 소자(N25)를 턴온시키면 센싱 노드(SO)의 데이터가 다시 래치(LAT21)에 저장되게 된다(⑤).
페이지 버퍼 회로(100)에 저장된 데이터를 리프레시하기 위해, 반복적인 데이터 교환을 수행하지 않고도 제 2 래치 회로(134)를 프리차지시키고 제 3 래치 회로(136)와 차지 쉐어링이 이루어지도록 함으로써, 리프레시 동작을 간단하게 고속으로 수행할 수 있다.
도 7은 본 발명의 일 실시예에 의한 비휘발성 메모리 장치의 구성도이다.
도시한 것과 같이, 비휘발성 메모리 장치(200)는 비트라인 및 워드라인 간에 접속되는 복수의 플래시 메모리 셀들로 이루어지는 메모리 셀 블럭(210), 복수의 비트라인 중 짝수번째 비트라인 또는 홀수번째 비트라인을 선택하는 비트라인 선택부(220), 동작 모드에 따라 메모리 셀 블럭(210)에 저장된 데이터를 리드하거나, 메모리 셀 블럭(210)으로 데이터를 프로그램하거나, 프로그램 모드 중 정확한 데이터가 프로그램되었는지 검증하는 페이지 버퍼 회로(230)를 포함한다.
페이지 버퍼 회로(230)는 센싱부(231), 프리차지부(233), 래치부(235), 리셋부(237) 및 리프레시 프리차지부(239)를 포함한다. 그리고, 래치부(235)는 제 1 내지 제 3 래치 회로(235-1, 235-2, 235-3)를 포함하여, 제 1 래치 회로(235-1)는 캐시 프로그램이나 검증 동작을 위해 사용되고, 제 2 래치 회로(235-2)는 메인 래치로, 제 3 래치 회로(235-3)는 임시 래치로 사용된다.
이러한 래치부(235)는 다이나믹 래치로 구현할 수 있으며, 이 경우 제 3 래치에 저장된 데이터를 지정된 주기로 리프레시하여야 한다. 이를 위해, 본 발명의 페이지 버퍼 회로(230)는 상술한 도 4와 같이 구성할 수 있다.
즉, 리프레시 동작 모드시, 제 2 래치 회로(235-2)의 데이터를 센싱 노드로 전달해 두고, 리프레시 프리차지부(239)를 통해 제 2 래치 회로(235-2)를 프리차지시킨다. 이때 제 2 래치 회로(235-2)를 구성하는 래치를 센스앰프 파워라인 신호에 의해 구동하여 구동력을 크게 제어함으로써, 제 2 래치 회로(235-5)와 제 3 래치 회로(235-3)간의 차지 쉐어링에 의해 제 3 래치 회로(235-3)의 데이터가 리프레시될 수 있도록 한다. 리프레시가 완료되면 센싱 노드(SO)에 옮겨 두었던 제 2 래치 회로(235-2)의 데이터를 다시 제 2 래치 회로(235-2)에 저장한다.
이에 따라, 한 번의 데이터 교환 동작만을 수행할 뿐, 복잡한 데이터 교환 동작을 생략할 수 있으며, 리프레시에 소요되는 시간을 획기적으로 줄일 수 있다. 따라서, 플래시 메모리 장치의 동작 속도를 개선하여 데이터 처리 속도를 향상시킬 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 페이지 버퍼 회로
110 : 센싱부
120 : 프리차지부
130 : 래치부
140 : 리셋부
150 : 리프레시 프리차지부

Claims (10)

  1. 복수의 워드라인 및 복수의 비트라인 간에 접속되는 복수의 메모리 셀을 포함하는 메모리 셀 블럭;
    센싱 노드에 인가되는 상기 비트라인의 전위를 감지하여 저장하는 메인 래치회로와, 상기 메인 래치회로의 데이터를 임시 저장하는 임시 래치회로를 포함하고, 리프레시 모드시 상기 메인 래치회로의 데이터를 상기 센싱 노드에 전달하고, 상기 메인 레치 회로가 지정된 전위로 프리차지됨에 따라 상기 메인 래치회로와 상기 임시 래치회로가 차지 쉐어링되도록 하는 페이지 버퍼 회로;
    를 포함하는 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 페이지 버퍼 회로는, 상기 리프레시 모드시 상기 메인 래치 회로에 프리차지 전압을 인가하기 위한 리프레시 프리차지부를 더 포함하는 비휘발성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 메인 래치회로는, 상기 리프레시 모드시 전원전압에 의해 구동되는 래치를 포함하는 비휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 페이지 버퍼 회로는, 상기 메인 래치회로와 상기 임시 래치회로 간의 차지 쉐어링됨에 따라 상기 센싱 노드의 데이터를 재저장하는 비휘발성 메모리 장치.
  5. 센싱 노드에 인가되는 비트라인의 전위를 감지하여 저장하고, 리프레시 모드시 상기 센싱 노드로 데이터를 전달하는 제 1 래치회로;
    상기 리프레시 모드시 상기 제 1 래치회로를 지정된 전위로 프리차지시키는 리프레시 프리차지부; 및
    상기 제 1 래치회로의 데이터를 임시 저장하며, 상기 리프레시 모드시 상기 지정된 전위로 프리차지된 제 1 래치회로와 차지 쉐어링을 수행하는 제 2 래치회로;
    를 포함하는 페이지 버퍼 회로.
  6. 제 5 항에 있어서,
    상기 제 1 래치회로는 상기 차지 쉐어링 완료 후 상기 센싱 노드의 데이터를 재저장하는 페이지 버퍼 회로.
  7. 제 5 항에 있어서,
    상기 제 1 래치회로는 전원전압에 의해 구동되는 래치를 포함하는 페이지 버퍼 회로.
  8. 센싱노드에 인가되는 비트라인의 전위를 감지하여 저장하는 제 1 래치회로와 상기 제 1 래치회로의 데이터를 임시저장하는 제 2 래치회로를 구비하는 페이지 버퍼 회로를 포함하는 비휘발성 메모리 장치의 리프레시 방법으로서,
    리프레시 모드로 천이함에 따라, 상기 제 1 래치회로의 데이터를 상기 센싱노드로 전달하는 단계;
    상기 제 1 래치회로를 프리차지시키는 단계; 및
    상기 제 1 래치회로와 제 2 래치회로 간에 차지 쉐어링이 이루어지도록 하는 단계;
    를 포함하는 비휘발성 메모리 장치를 위한 리프레시 방법.
  9. 제 8 항에 있어서,
    상기 차지 쉐어링이 이루어지도록 하는 단계는 상기 제 2 래치회로의 데이터를 리프레시하는 단계인 비휘발성 메모리 장치를 위한 리프레시 방법.
  10. 제 8 항에 있어서,
    상기 차지 쉐어링이 이루어진 후, 상기 센싱 노드의 데이터를 상기 제 1 래치회로로 전달하는 단계를 더 포함하는 비휘발성 메모리 장치를 위한 리프레시 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130142421A (ko) * 2012-06-19 2013-12-30 삼성전자주식회사 비휘발성 메모리 장치 및 그 동작 방법
US11869579B2 (en) 2021-05-17 2024-01-09 Samsung Electronics Co., Ltd. Page buffer circuit and memory device including the same

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