KR20110121236A

KR20110121236A - 고 전압의 레벨 시프팅을 구현하는 레벨 시프터

Info

Publication number: KR20110121236A
Application number: KR1020100040737A
Authority: KR
Inventors: 김지석
Original assignee: 주식회사엘디티
Priority date: 2010-04-30
Filing date: 2010-04-30
Publication date: 2011-11-07
Also published as: KR101155853B1

Abstract

본 발명의 고 전압의 레벨 시프팅을 구현하는 레벨 시프터는 디지털 입력신호(IN)를 인가받아 레벨 시프팅(level shifting) 하여 디지털 출력신호(OUT)를 출력하는 레벨 시프터(level shifter)에 있어서, 상기 디지털 입력신호(IN)를 인가 받아 전압을 상승시켜 제 1 출력 신호를 출력하는 전압 부스터(voltage booster, 410); 상기 전압 부스터(voltage booster, 410)가 정확한 타이밍(Timing)에 구동될 수 있도록 하는 클록(clock)을 발생시켜 제2 출력 신호를 출력하는 3상 클록 발생기(3 phase clock generator, 440); 상기 제1 출력 신호 및 상기 제2 출력 신호 각각을 노드A 및 노드 B에 입력받아 전압을 레벨 시프팅(level shifting) 하는 쿼지-인버터(Quasi-inverter, 430); 및 상기 쿼지-인버터(Quasi-inverter, 430)에서 레벨 시프팅(level shifting) 된 신호를 인가받아 인버팅(inverting) 하여 디지털 출력신호(OUT)를 출력하는 인버터(420)를 제공함에 기술적 특징이 있다.

Description

고 전압의 레벨 시프팅을 구현하는 레벨 시프터{LEVEL SHIFTER RUNNING HIGH VOLTAGE LEVEL SHIFTING}

본 발명은 레벨 시프터에 관한 것으로, 더욱 상세하게는 부스팅 기법을 사용하여 고 전압의 레벨 시프팅(level shifting)을 구현하는 레벨 시프터(level shifter)에 관한 것이다.

일반적으로 디지털 로직 회로들은 상이한 공급 전압들로부터 파워를 공급받을 수 있다. 이를테면, 집적 회로는 제1 공급전압으로 동작하는 제1 디지털 로직 블록은 물론 제2 공급 전압으로 동작하는 제2 디지털 로직 블록을 포함한다.

만일 디지털 신호가 공급전압이 다른 로직 블록으로 통과해야할 경우, 신호의 전압 레벨들은 시프팅(shifting) 되어야 한다. 레벨 시프터(level shifter)로 지칭된 회로는 이러한 레벨 시프팅(level shifting) 기능을 수행하는데 종종 사용된다.

도 1은 종래의 레벨 시프터(level shifter)의 회로를 도시한 것이다.

도 1을 참조하면, 종래의 레벨 시프터(level shifter, 100)는 입력부에서 디지털 입력신호(IN)를 인가받아 그라운드(GND) 전압과 제1 전원전압(vddl) 범위 내에서 인버팅(inverting) 된 제1 출력신호를 출력하는 제1 인버터(110), 상기 인버팅(inverting) 된 제1 출력신호를 인가받아 그라운드(GND) 전압과 제1 전원전압(vddl) 범위 내에서 인버팅(inverting) 된 제2 출력 신호를 출력하는 제2 인버터(140), 상기 제1 출력 신호와 상기 제2 출력 신호를 노드A, 노드 B를 통해 입력받아 전압 레벨을 시프팅 하기 위한 쿼지-인버터(Quasi-inverter, 130) 및 상기 레벨 시프팅 된 신호를 인가받아 그라운드(GND) 전압과 제2 전원전압(vddh) 범위 내에서 인버팅(inverting) 된 제3 출력신호를 출력부(OUT)에 출력하는 제3 인버터(120)를 구비한다.

종래의 레벨 시프터(level shifter, 100)는 노드 A와 노드 B의 전압을 로직 레벨(Logic Level)로 변환하여 컨텐션(Contention)을 억제하기 위해 레벨 시프터(Level Shifter) 내부에 래치(latch) 구조를 갖는 쿼지-인버터(Quasi-inverter, 130)를 사용하였고, 이로 인해 노드 A, 노드 B를 로직 레벨( Logic Level)로 구동 가능하여지연 시간(delay time) 및 소비 전력(power)이 적은 레벨 시프터(level shifter)를 구현할 있는 장점이 있었다.

하지만, 종래 기술은 최근 서브마이크론 공정(Submicron Process)을 사용할 경우, 즉 입력 단자(Input Terminal) 쪽으로 입력되는 저 전압( Low Voltage) 구동 입력전압에 의해 고전압(High Voltage)의 트랜지스터(mp0~mp3)로 이루어진 레벨 시프터(Level Shifter)를 쉽게 구동할 수 없는 문제점이 있었다.

도 2는 종래의 레벨 시프터(level shifter)를 사용할 경우 공급전압과 소비전력의 관계를 그래프로 나타낸 것이다.

도 2를 참조하면, 종래의 레벨 시프터(level shifter, 100)는 제2 공급전(Vddh)의 전압이 8V 이상일 경우 쿼지-인버터(Quasi-inverter, 130)의 PMOS 트랜지스터(mp0~mp3)에 걸리는 드레인-소스 간 전압(Vds)이 상승하여 PMOS가 정상적인 동작 구간에서 동작하지 못하므로 공급전압(Supply Voltage)이 상승할수록 레벨 시프터(level shifter)를 정상적으로 동작하기 어렵고, 이로 인해 지연 시간(delay time) 및 소비 전력(power)이 증가하는 문제점이 있음을 보여준다.

즉 종래 기술은 쿼지-인버터(Quasi-inverter)의 구동전압 한계 때문에 레벨 시프터(level shifter)에서 변환할 수 있는 전압의 범위가 한정되게 되며 이러한 구조의 레벨 시프터(level shifter)는 고 전압(High Voltage) 레벨 시프트(Level Shift)에는 적합하지 않다.

만약 종래의 레벨 시프터(level shifter) 구조를 갖고 고 전압(High Voltage)으로 레벨 시프트(Level Shift)를 구현하고자 할 경우 중간 전압 레벨 시프터(Mid-Voltage Level Shifter) 및 별도의 고전압 레벨 시프터(High Voltage Level Shifter)가 필요하게 되므로 레벨 시프터(level shifter)의 구조가 복잡해지고 전력소모와 면적이 증가하는 문제점을 초래하게 된다.

본 발명이 해결하고자 하는 기술적 과제는, 지연 시간(delay time) 및 소비 전력(power)이 적으며 고 전압의 레벨 시프팅(level shifting)을 구현하는 레벨 시프터(level shifter)를 제공하는데 있다.

상기 기술적 과제를 이루기 위한 본 발명에 따른 고 전압의 레벨 시프팅을 구현하는 레벨 시프터는, 디지털 입력신호(IN)를 인가받아 레벨 시프팅(level shifting) 하여 디지털 출력신호(OUT)를 출력하는 레벨 시프터(level shifter)에 있어서, 상기 디지털 입력신호(IN)를 인가 받아 전압을 상승시켜 제 1 출력 신호를 출력하는 전압 부스터(voltage booster, 410); 상기 전압 부스터(voltage booster, 410)가 정확한 타이밍(Timing)에 구동될 수 있도록 하는 클록(clock)을 발생시켜 제2 출력 신호를 출력하는 3상 클록 발생기(3 phase clock generator, 440); 상기 제1 출력 신호 및 상기 제2 출력 신호 각각을 노드A 및 노드 B에 입력받아 전압을 레벨 시프팅(level shifting) 하는 쿼지-인버터(Quasi-inverter, 430); 및 상기 쿼지-인버터(Quasi-inverter, 430)에서 레벨 시프팅(level shifting) 된 신호를 인가받아 인버팅(inverting) 하여 디지털 출력신호(OUT)를 출력하는 인버터(420)를 제공한다.

본 발명은 고 전압의 레벨 시프팅(level shifting)을 구현하기 위해 레벨 시프터(level shifter)의 구조를 복잡하게 하지 않고, 지연 시간(delay time) 및 전력(power) 소비가 적은 장점이 있다.

도 1은 종래의 레벨 시프터(level shifter)의 회로를 도시한 것이다.
도 2는 종래의 레벨 시프터(level shifter)를 사용할 경우 공급전압과 소비전력의 관계를 그래프로 나타낸 것이다.
도 3은 본 발명의 제 1 실시예로서 레벨 시프터(level shifter)의 회로를 도시한 것이다.
도 4는 본 발명의 제2 실시예로서 레벨 시프터(level shifter)의 회로를 도시한 것이다.
도 4a는 도 4의 전압 부스터(voltage booster)를 구성하는 회로를 도시한 것이다.
도 4b는 도 4의 3상 클록 발생기(3 phase clock generator)를 구성하는 회로를 도시한 것이다.
도 5는 도3과 도4의 각각의 레벨 시프터(level shifter)를 사용할 경우 공급전압과 소비전력의 관계를 그래프로 나타낸 것이다.
도 6은 도3과 도4의 각각의 레벨 시프터(level shifter)를 사용할 경우 공급전압과 지연(delay) 시간과의 관계를 그래프로 나타낸 것이다.

이하에서는 본 발명의 구체적인 실시 예를 도면을 참조하여 상세히 설명하도록 한다.

도 3은 본 발명의 제1 실시예로서 레벨 시프터(level shifter)의 회로를 도시한 것이다.

도 3을 참조하면, 본 발명의 MCMLS(Modified Contention Mitigated Level Shifter, 300)는 입력부(IN)와 출력부(out) 사이에 제1 인버터(310), 제2 인버터(340), 제3 인버터(320), 쿼지-인버터(Quasi-inverter, 330) 및 전류 싱크부(current sink, 350)를 구비한다.

제1 인버터(310)는 입력부에서 디지털 입력신호(IN)를 인가받아 그라운드(GND) 전압과 제1 전원전압(vddl) 범위 내에서 인버팅(inverting) 된 제1 출력신호를 출력하여 노드 A에게 신호를 전달한다.

제2 인버터(340)는 제1 인버터(310)에서 출력된 제1 출력신호를 인가받아 그라운드(GND) 전압과 제1 전원전압(vddl) 범위 내에서 인버팅(inverting) 된 제2 출력 신호를 출력하여 노드 B에게 신호를 전달한다.

본 발명의 경우 제1 전원전압(vddl)은 1.40V ~ 1.8V의 전압을 사용하였지만, 이에 한정되지 않고 기술발전에 따라 다양한 범위의 공급전압을 사용할 수 있음은 당연하다.

쿼지-인버터(Quasi-inverter, 330)는 상기 제1 출력 신호와 상기 제2 출력 신호를 노드A, 노드 B를 통해 입력받아 전압 레벨을 시프팅(shifting) 한다.

제3 인버터(320)는 쿼지-인버터(Quasi-inverter, 330)에서 레벨 시프팅 된 신호를 인가받아 그라운드(GND) 전압과 제2 전원전압(vddh) 범위 내에서 인버팅(inverting) 된 제3 출력신호를 출력부(OUT)에 출력한다.

쿼지-인버터(Quasi-inverter, 330)는 복수 개의 PMOS 트랜지스터(mp0~mp7)를 구비하여 제2 전원전압(vddh)과 노드A 전압 또는 제2 전원전압(vddh) 노드B 전압 사이에서 노드 A 또는 노드 B 전압을 로직 레벨(logic level)로 변환하여 컨텐션(contention)을 억제하는 기능을 하도록 레벨 시프터 내부에 위치한다.

쿼지-인버터(Quasi-inverter, 330)는 제2 전원전압(vddh)과 노드A 사이에 차례로 직렬 연결된 mp0, mp4, mp2 및 제2 전원전압(vddh)과 노드B 사이에 차례로 직렬 연결된 mp1, mp5, mp3을 구비한다.

또한 쿼지-인버터(Quasi-inverter, 330)는 mp0의 게이트 단자가 노드 B와 연결되고, mp1의 게이트 단자가 노드 A와 연결되어 서로 교차(cross)된 형태를 갖는 래치(latch) 회로를 형성한다.

본 발명의 쿼지-인버터(Quasi-inverter, 330)는 종래와 비교할 경우 mp4, mp5을 각각 mp0와 mp2 사이와 mp1와 mp3 사이에 추가 연결함으로 전압 공급 범위(Voltage Supply Range)를 증가시킴으로 고 전압(High Voltage)에 대해 레벨 시프터에서 사용할 수 있다.

즉, 종래의 노드 A와 mp2 사이에 걸리는 로직 레벨(logic lwvel)이 Vddh-Vdat, mp0 값을 갖지만, 본 발명의 경우 노드 A와 mp2 사이에 걸리는 로직 레벨(logic lwvel)이 Vddh-Vdsat, mp6의 값을 갖는데, 이는 추가된 mp6의 드레인 소스 간 전압만큼 감소된 값임을 알 수 있다.

전류 싱크부(current sink, 350)는 래치(latch) 구조를 갖는 쿼지-인버터(Quasi-inverter, 330)의 mp1와 노드 A 사이에 앤모스 트랜지스터 mn4 및 mp0와 노드 B 사이에 연결된 앤모스 트랜지스터 mn5를 구비하여 노드 A와 노드 B가 접지 레벨(ground level)로 떨어지는 것을 도와줌으로 정적 전류(static current)의 소비를 줄이는 기능을 한다.

mn4의 드레인 단자는 mp1와 노드 A 사이에 연결되며, mn4의 소스단자는 접지(ground)와 연결된다. mn5의 드레인 단자는 mp0와 노드 B 사이에 연결되며, mn5의 소스단자는 접지(ground)와 연결된다.

이하 본 발명의 MCMLS(Modified Contention Mitigated Level Shifter)의 회로 동작을 설명한다.

디지털 입력신호(IN)는 제1 인버터(310)와 제2 인버터(340)에 입력되어 반전된 제1 출력신호와 제2 출력신호를 생성하고, 이를 쿼지-인버터(Quasi-inverter, 330)의 노드A와 노드B에 각각 인가되어 레벨 시프팅(level shifting) 되고, 레벨 시프팅 된 신호를 제3 인버터(320)가 입력받아 인버팅 된 디지털 출력신호(OUT)를 생성한다.

이를 테면, 디지털 입력신호(IN)가 로직 하이(logic high)일 경우 제1 인버터(310)의 출력은 로직 로우(logic low)가 되며, 로직 로우(logic low)는 쿼지-인버터(Quasi-inverter, 330)의 노드 A에 인가된다. 반면 제2 인버터(340)는 제1 인버터(310)에서 출력된 로직 로우(logic low)가 입력되어 인버팅 되면 로직 하이(logic high)를 출력되며, 로직 하이(logic high)는 쿼지-인버터(Quasi-inverter, 330)의 노드 B에 인가된다.

쿼지-인버터(Quasi-inverter, 330)의 노드 B는 로직 하이(logic high)가 인가되므로 mp3는 턴 오프(turn off) 되며, 또한 mp3와 래치 연결된 mp0는 턴 오프(turn off) 되고, mp6는 턴 오프(turn off) 된다.

반면, 쿼지-인버터(Quasi-inverter, 330)의 노드 A는 로직 로우(logic low)가 인가되어 mp2는 턴 온(turn on) 되며, 또한 mp2와 래치 연결된 mp1은 턴 온(turn on) 되고, mp7은 턴 온(turn on) 된다.

따라서, 본 발명의 MCMLS(Modified Contention Mitigated Level Shifter, 300)는 mp7의 드레인 단자에 레벨 시프팅 된 전압을 제3 인버터(320)가 입력받아 제2 전원전압(vddh)의 크기를 갖는 인버팅(inverting) 된 디지털 출력신호(OUT)를 출력부에 출력한다.

마찬가지 방식으로, 디지털 입력신호(IN)가 로직 로우(logic low)일 경우 노드 A는 로직 하이(logic high) 되어 mp2, mp1, mp5은 턴 오프(turn off)되고, 노드 B는 로직 로우(logic low) 되어 mp3, mn2가 턴 온(turn on)되어 그라운드(GND) 전압으로 레벨 시프팅 된 신호를 인가받아 인버팅(inverting) 된 디지털 출력신호(OUT)를 출력부에 출력한다.

만일 입력부에 제1 인버터(310)를 사용하지 않고, 로직 하이(logic high)를 인가하는 경우 노드 A는 로직 하이(logic high)가 입력되고, 노드 B는 반전된 로직 로우(logic low)를 입력하는 방식만 제1 인버터(310)를 사용하는 경우와 차이가 있으므로, 필요에 따라 입력부에 제1 인버터(310)를 선택적으로 실시할 수 있음은 당연하다.

도 4는 본 발명의 제2 실시예로서 레벨 시프터(level shifter)의 회로를 도시한 것이다.

도 4를 참조하면, 본 발명의 부스팅(Boosting) 기법을 이용한 MCMLS(Modified Contention Mitigated Level Shifter) (이하, "BoostingLS" 라 함)는 디지털 입력부와 디지털 출력부 사이에 전압 부스터(voltage booster, 410), 3상 클록 발생기(3 phase clock generator, 440), 쿼지-인버터(Quasi-inverter, 430), 제2 전원전압 인가 인버터(420) 및 전류 싱크부(current sink, 450)를 구비한다.

전압 부스터(voltage booster, 410)는 고전압(High Voltage) 트랜지스터의 구동 능력을 높여 지연 시간(Delay Time)을 줄여주는 기능을 한다.

3상 클록 발생기(3 phase clock generator, 440)는 동일한 크기를 갖는 제1의 3상 클록 발생기(441), 제2의 3상 클록 발생기(442), 제3의 3상 클록 발생기(443)를 구비하여 전압 부스터(voltage booster, 410)가 정확한 타이밍(Timing)에 구동될 수 있도록 하는 클록(clock)을 발생시킨다.

쿼지-인버터(Quasi-inverter, 430), 제2 전원전압 인가 인버터(420) 및 전류 싱크부(current sink, 450)에 대해서는 도 3에서 상세히 설명하였으므로 상세한 설명은 생략한다.

도 4a는 도 4의 전압 부스터(voltage booster)를 구성하는 회로를 도시한 것이다.

도 4a를 참조하면, 전압 부스터(voltage booster, 410)는 제1 위상 vss 인가부(411), 제2 위상 vddl 인가부(412), 제2 위상 vss 인가부(413), 제3 위상 vddl 인가부(414) 및 제1 커패시터(C1)를 구비한다.

노드 b1과 노드 b2 사이에 제1 커패시터(C1)가 연결되어 있고, 노드 b1 양쪽에 제1 위상 vss 인가부(411)와 제2 위상 vddl 인가부(412)가 연결되어 있고, 노드 b2 양쪽에 제2 위상 vss 인가부(413)와 제3 위상 vddl 인가부(414)가 연결되어 있다.

제1 위상 vss 인가부(411)는 제1 위상(p1) 신호와 제1 반전 위상(p1b) 신호를 비교기에 인가받아 접지 전압(vss)을 발생시키고, 제2 위상 vddl 인가부(412)는 제2 위상(p2) 신호와 제2 반전 위상(p2b) 신호를 비교기에 인가받아 제1 공급전압(vddl)을 발생시킨다.

마찬가지로, 제2 위상 vss 인가부(413)는 제2 위상(p2) 신호와 제2 반전 위상(p2b) 신호를 비교기에 인가받아 접지 전압(vss)을 발생시키고, 제3 위상 vddl 인가부(414)는 제3 위상(p3) 신호와 제3 반전 위상(p3b) 신호를 비교기에 인가받아 제1 공급전압(vddl)을 발생시킨다.

전압 부스터(voltage booster, 410)는 제1 커패시터(C1)에 전하를 충전하고, 충전된 제1 커패시터(C1)의 노드 b1 또는 노드 b2의 한 쪽의 전압을 상승시킴으로 상승된 입력 전압을 출력부(OUT)에 보낸다.

이는 전하량 보전 법칙에 의해, 제1 커패시터(C1)의 노드 b1 또는 노드 b2의 양단에 걸리는 전압이 변하더라도 커패시터(capacitor)가 보존하려는 전하의 양은 항상 일정하므로 커패시터(capacitor) 한 쪽 끝의 전압을 상기 제1 위상 vss 인가부(411), 제2 위상 vddl 인가부(412) 또는 제2 위상 vss 인가부(413), 제3 위상 vddl 인가부(414)의 동작에 의해 제1 공급전압(vddl)의 크기로 올릴 경우 입력 전압(vddl)에 비해 2배 상승된 출력전압(2vddl)을 출력부(OUT)로 보낼 수 있는 것이다.

도 4b는 도 4의 3상 클록 발생기(3 phase clock generator)를 구성하는 회로를 도시한 것이다.

도 4b를 참조하면, 3상 클록 발생기(3 phase clock generator, 440)는 디지털 입력신호(IN), 지연부(Delay unit, 10), 복수의 인버터(11, 13, 15, 17, 19), 복수의 낸드 게이트(23, 21), 제1 위상 클록(P1), 제2 위상 클록(P2), 제3 위상 클록(P3)을 포함한다.

제1 위상 클록(P1)을 생성하는 동작을 살펴보면, 제1 낸드 게이트(21)의 제1 입력은 디지털 입력신호(IN)가 제1 인버터(11)와 제2 인버터에 차례로 인가되어(S1, S2) 출력된 신호(S3)를 가지며, 제1 낸드 게이트(21)의 제2 입력은 디지털 입력신호(IN)가 지연부(10)에 인가되어 출력된 출력신호(S6)를 갖는다. 제1 낸드 게이트(21)는 제1 입력신호(S3)와 제2 입력신호(S6)를 낸드(NAND) 논리 조합하여 출력신호(S4)를 발생시키고, 출력신호(S4)는 제3 인버터(15)에 인가하여 출력신호(S5)를 발생시킨다.

제2 위상 클록(P2)을 생성하는 동작을 살펴보면, 제2 낸드 게이트(23)의 제1 입력은 디지털 입력신호(IN)가 제1 인버터(11)에 인가되어(S1) 출력된 신호(S2)를 가지며, 제2 낸드 게이트(23)의 제2 입력은 디지털 입력신호(IN)가 지연부(10)에 인가되어 출력된 출력신호(S6)를 갖는다. 제2 낸드 게이트(23)는 제1 입력신호(S2)와 제2 입력신호(S6)를 낸드(NAND) 논리 조합하여 출력신호(S7)를 발생시키고, 출력신호(S7)는 제4 인버터(17)에 인가하여 출력신호(S8)를 발생시킨다.

제3 위상 클록(P3)을 생성하는 동작을 살펴보면, 디지털 입력신호(IN)가 지연부(10)에 인가되어 출력된 출력신호(S6)가 제5 인버터(19)에 인가되어 출력신호(S9)를 발생시킨다.

도 5는 도3과 도4의 각각의 레벨 시프터(level shifter)를 사용할 경우 공급전압과 소비전력의 관계를 그래프로 나타낸 것이다.

도 5를 참조하면, 본 발명의 제1 실시예로서 MCMLS는 제2 공급전압(Vddh)가 15V ~ 20V로 증가할 경우 전력 소모가 3.00E-04 ~ 8.00E-04로 증가하는 기울기가 다소 가파른 분포를 보였으며, 본 발명의 제2 실시예로서 BoostingLS는 제2 공급전압(Vddh)가 15V ~ 20V로 증가할 경우 전력 소모가 1.00E-04 ~ 2.00E-04로 증가하는 기울기가 완만한 보였다.

이는 제2 실시예로서 BoostingLS가 제1 실시예로서 MCMLS에 비해 고전압을 공급하는 전압 당 소모되는 전력이 적은 우수한 특성을 나타내었음을 의미한다.

또한 제1 실시예로서 MCMLS는 도2의 종래의 7V에서 8V로 상승할 경우 기울기가 급격히 증가하는 분포와 달리, 15V이상의 고전압을 공급할 경우 전압 당 소모되는 전력에 있어서 다소 증가하는 기울기를 갖는 우수한 특성을 나타내었음을 의미한다.

도 6은 도3과 도4의 각각의 레벨 시프터(level shifter)를 사용할 경우 공급전압과 지연(delay) 시간과의 관계를 그래프로 나타낸 것이다.

도 6을 참조하면, 본 발명의 제1 실시예로서 MCMLS는 제2 공급전압(Vddh)이 15V ~ 20V로 증가할 경우 상승 지연 시간(Rising Delay Time)은 8.00E-08 ~ 1.00E-07로 증가하는 기울기가 다소 가파른 분포를 보였으며, 본 발명의 제2 실시예로서 BoostingLS는 제2 공급전압(Vddh)이 15V ~ 20V로 증가할 경우 상승 지연 시간(Rising Delay Time)이 4.00E-08 ~ 6.00E-08로 증가하는 기울기가 완만한 보였다.

이는 제2 실시예로서 BoostingLS가 제1 실시예로서 MCMLS에 비해 고전압을 공급하는 전압 당 상승 지연 시간(Rising Delay Time)이 감소하는 우수한 특성을 나타내었음을 의미한다.

이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 이라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.

410 : 전압 부스터(voltage booster)
420 : 제2 전원전압 인가 인버터
430 : 쿼지-인버터(Quasi-inverter)
440 : 3상 클록 발생기(3 phase clock generator)
450 : 전류 싱크부(current sink)

Claims

디지털 입력신호(IN)를 인가받아 레벨 시프팅(level shifting) 하여 디지털 출력신호(OUT)를 출력하는 레벨 시프터(level shifter)에 있어서,
상기 디지털 입력신호(IN)를 인가 받아 전압을 상승시켜 제 1 출력 신호를 출력하는 전압 부스터(voltage booster, 410);
상기 전압 부스터(voltage booster, 410)가 정확한 타이밍(Timing)에 구동될 수 있도록 하는 클록(clock)을 발생시켜 제2 출력 신호를 출력하는 3상 클록 발생기(3 phase clock generator, 440);
상기 제1 출력 신호 및 상기 제2 출력 신호 각각을 노드A 및 노드 B에 입력받아 전압을 레벨 시프팅(level shifting) 하는 쿼지-인버터(Quasi-inverter, 430); 및
상기 쿼지-인버터(Quasi-inverter, 430)에서 레벨 시프팅(level shifting) 된 신호를 인가받아 인버팅(inverting) 하여 디지털 출력신호(OUT)를 출력하는 인버터(420)를 구비한 것을 특징으로 하는 고 전압의 레벨 시프팅을 구현하는 레벨 시프터.
제 1항에 있어서, 상기 전압 부스터(voltage booster, 410)는,
제1 위상(p1) 신호와 제1 반전 위상(p1b) 신호를 제1 비교기에 인가받아 접지 전압(vss)을 발생시키기 위한 제1 위상 vss 인가부(411);
제2 위상(p2) 신호와 제2 반전 위상(p2b) 신호를 제2 비교기에 인가받아 제1 공급전압(vddl)을 발생시키기 위한 제2 위상 vddl 인가부(412);
제2 위상(p2) 신호와 제2 반전 위상(p2b) 신호를 제3 비교기에 인가받아 접지 전압(vss)을 발생시키기 위한 제2 위상 vss 인가부(413);
제3 위상(p3) 신호와 제3 반전 위상(p3b) 신호를 제4 비교기에 인가받아 제1 공급전압(vddl)을 발생 시키기 위한 제3 위상 vddl 인가부(414); 및
상기 전압 부스터(voltage booster)에서 상승시킨 전압에 상응하는 전하를 저장하기 위한 제1 커패시터(C1)를 구비하는 것을 특징으로 하는 고 전압의 레벨 시프팅을 구현하는 레벨 시프터.
제 2항에 있어서, 상기 전압 부스터(voltage booster, 410)는,
상기 제1 커패시터(C1)에 상기 제1 공급전압(vddl)에 상응하는 전하를 충전하고, 충전된 상기 제1 커패시터(C1)의 양단의 노드 b1, 노드 b2 중 어느 한 쪽 노의 전압을 상승시켜 상기 제1 공급전압(vddl)의 2배에 해당하는 출력 전압(2vddl)을 발생시키는 것을 특징으로 하는 고 전압의 레벨 시프팅을 구현하는 레벨 시프터.
제 3항에 있어서, 상기 제1 공급전압(vddl)은,
1.4V ~ 1.8V의 전압을 갖는 것을 특징으로 하는 고 전압의 레벨 시프팅을 구현하는 레벨 시프터.
제 1항에 있어서, 상기 3상 클록 발생기(3 phase clock generator, 440)는,
동일한 크기를 가지며, 연쇄(chain) 적으로 연결된 제1의 3상 클록 발생기(441), 제2의 3상 클록 발생기(442) 및 제3의 3상 클록 발생기(443)를 구비하는 것을 특징으로 하는 고 전압의 레벨 시프팅을 구현하는 레벨 시프터.
제 5항에 있어서, 상기 제1, 제2, 제3의 3상 클록 발생기(441, 442, 443)는,
지연부(delay unit, 10), 복수의 인버터(11, 13, 15, 17, 19), 복수의 낸드 게이트(23, 21)를 구비하여 제1 위상 클록(P1), 제2 위상 클록(P2) 및 제3 위상 클록(P3)을 발생시키는 것을 특징으로 하는 고 전압의 레벨 시프팅을 구현하는 레벨 시프터.
제 1항에 있어서, 상기 쿼지-인버터(Quasi-inverter, 430)는,
제2 전원전압(vddh)과 상기 노드 A 사이에 차례로 직렬 연결된 PMOS 트랜지스터 mp0, mp4, mp2 및 제2 전원전압(vddh)과 상기 노드 B 사이에 차례로 직렬 연결된 PMOS 트랜지스터 mp1, mp5, mp3을 구비하는 것을 특징으로 하는 고 전압의 레벨 시프팅을 구현하는 레벨 시프터.
제 7항에 있어서, 상기 제2 전원전압(vddh)은,
15V ~２0V의 전압을 갖는 것을 특징으로 하는 고 전압의 레벨 시프팅을 구현하는 레벨 시프터.
제 7항에 있어서, 상기 쿼지-인버터(Quasi-inverter, 430)는,
상기 mp0의 게이트 단자가 상기 노드 B와 연결되고, 상기 mp1의 게이트 단자가 상기 노드 A와 연결되어 서로 교차(cross)된 형태를 갖는 래치(latch) 회로를 형성하는 것을 특징으로 하는 고 전압의 레벨 시프팅을 구현하는 레벨 시프터.
제 9항에 있어서, 상기 래치(latch) 회로는,
상기 노드 A 및 상기 노드 B가 접지 레벨(ground level)로 떨어지는 것을 도와주기 위한 전류 싱크부(current sink, 350)를 더 포함하는 것을 특징으로 하는 고 전압의 레벨 시프팅을 구현하는 레벨 시프터.
제 10항에 있어서, 상기 전류 싱크부(current sink, 350)는,
상기 mp1와 상기 노드A 사이에 연결된 NMOS 트랜지스터 mn4 및 상기 mp0와 상기 노드B 사이에 연결된 NMOS 트랜지스터 mn5를 포함하는 것을 특징으로 하는 고 전압의 레벨 시프팅을 구현하는 레벨 시프터.