KR20110120948A - Ｃｕ막의 성막 방법 및 기억 매체 - Google Patents

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야스히코 고지마
겐지 히와
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도쿄엘렉트론가부시키가이샤
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Abstract

챔버(1)내에 웨이퍼 W를 수용하고, 챔버(1)내에 1가 Cuβ 디케톤 착체인 Cu(hfac)TMVS와 이것을 환원하는 환원제를 기체 상태에서 도입하여, 웨이퍼W 상에 CVD법에 의해 Cu막을 성막한다.

Description

Ｃｕ막의 성막 방법 및 기억 매체{METHOD FOR FORMING Cu FILM AND STORAGE MEDIUM}
본 발명은 반도체 기판 등의 기판에 CVD에 의해 Cu막을 성막하는 Cu막의 성막 방법 및 기억 매체에 관한 것이다．
최근, 반도체 디바이스의 고속화, 배선 패턴의 미세화 등에 호응하여, Al보다도 도전성이 높고, 또한 일렉트로 마이그레이션 내성 등도 양호한 Cu가 배선, Cu 도금의 시드층, 콘택트 플러그의 재료로서 주목받고 있다.
이 Cu의 성막 방법으로서는 스퍼터링으로 대표되는 물리 증착(PVD)법이 많이 이용되고 있지만, 반도체 디바이스의 미세화에 수반하여 스텝 커버리지가 나쁘다고 하는 결점이 있다.
따라서, Cu막의 성막 방법으로서, Cu를 포함하는 원료 가스의 열분해 반응이나, 해당 원료 가스의 환원성 가스에 의한 환원 반응으로 기판상에 Cu를 성막하는 화학 기상 성장(CVD)법이 이용되고 있다. 이러한 CVD법에 의해 성막된 Cu막(CVD-Cu막)은 스텝 커버리지(단차 피복성)가 높고, 가늘고 길고 깊은 패턴내로의 성막성이 우수하기 때문에, 미세한 패턴으로의 추종성이 높고, 배선, Cu 도금의 시드층, 콘택트 플러그의 형성에는 바람직하다.
이 CVD법에 의해 Cu막을 성막함에 있어서, 성막 원료(전구체)에 헥사플루오로아세틸아세토네이트·트리메틸비닐실란동(Cu(hfac)TMVS) 등의 Cu 착체를 이용하고, 이것을 열분해하는 기술이 알려져 있다(예를 들면, 일본 특허 공개 공보 제2000-282242호).
한편, Cu의 밀착층이나 배리어 메탈로서, CVD법에 의한 Ru막(CVD-Ru막)을 이용하는 기술이 알려져 있다(일본 특허 공개 공보 평성10-229084호). CVD-Ru막은 스텝 커버리지가 높고, Cu막과의 밀착성도 높기 때문에, Cu의 밀착층이나 배리어 메탈에 적합하다.
그러나, CVD에 의해 Cu막을 성막하는 경우에는 성막시에 열을 공급할 필요가 있기 때문에, Cu막 표면에 있어서의 Cu의 마이그레이션이 촉진되고, 응집 반응이 생겨, 평활한 Cu막을 얻는 것이 곤란하다. 종래부터 사용되고 있는 성막 원료인 Cu(hfac)TMVS는 저온에서의 열분해 특성이 양호하고, 비교적 저온에서의 성막이 가능하지만, 아직 충분하다고는 할 수 없다. Cu(hfac)TMVS를 이용하는 경우에는 불균화 반응을 경유한 열분해 반응에 의해 Cu를 얻기 때문에, 원리적으로 더욱 저온화가 곤란하다.
또, 성막 원료로서 상술한 Cu(hfac)TMVS와 같은 1가의 β디케톤 착체를 이용하는 경우에는 성막 중에 증기압이 낮은 Cu(hfac)2와 같은 부생성물이 발생하고, 이 부생성물이 성막 표면에 흡착된다. 이 때문에, Cu 원료의 흡착 저해가 발생하고, Cu의 초기 핵 밀도가 저하하기 때문에, 이것에 의해서도 Cu막의 평활성이 악화된다.
따라서, CVD-Cu막은 높은 평활성이 요구되는 용도나, 극히 얇은 Cu막이 필요한 용도에 적용하는 것이 곤란하다.
본 발명의 목적은 평활하고 고품질의 CVD-Cu막을 성막할 수 있는 Cu막의 성막 방법을 제공하는 것에 있다.
발명의 다른 목적은 그러한 성막 방법을 실행하기 위한 프로그램을 기억한 기억 매체를 제공하는 것에 있다.
본 발명자들은 평활성이 높은 Cu막을 얻기 위해 검토한 결과, 성막 원료인 Cu착체로서 1가의 β디케톤 착체를 이용한 경우에, 소정의 환원제를 첨가하는 것에 의해, Cu 생성 반응의 활성화 에너지를 저하시켜, 더욱 저온에서 성막할 수 있고, 또한 Cu의 흡착 저해에 의한 Cu의 초기 핵 밀도의 저하도 해소되는 것을 발견하고, 본 발명을 완성하기에 이르렀다.
즉, 본 발명에 의하면，처리 용기내에 기판을 수용하는 공정과, 상기 처리 용기내에 1가 Cuβ디케톤 착체와 해당 1가 Cuβ디케톤 착체를 환원하는 환원제를 기체 상태에서 도입하는 공정과, 기판상에서 상기 1가 Cuβ디케톤 착체를 상기 환원제에 의해 환원해서 CVD법에 의해 기판상에 Cu를 퇴적시키고, Cu막을 성막하는 공정을 갖는 Cu막의 성막 방법이 제공된다.
또한, 본 발명에 의하면，컴퓨터상에서 동작하고, 성막 장치를 제어하기 위한 프로그램이 기억된 기억 매체로서, 상기 프로그램은, 실행시에, 처리 용기내에 기판을 수용하는 공정과, 상기 처리 용기내에 1가 Cuβ디케톤 착체와 해당 1가 Cuβ디케톤 착체를 환원하는 환원제를 기체 상태에서 도입하는 공정과, 기판상에서 상기 1가 Cuβ디케톤 착체를 상기 환원제에 의해 환원하여 CVD법에 의해 기판상에 Cu를 퇴적시키고, Cu막을 성막하는 공정을 갖는 Cu막의 성막 방법이 실행되도록, 컴퓨터에게 상기 성막 장치를 제어시키는 기억 매체가 제공된다.
도 1은 본 발명의 일실시형태에 따른 Cu막의 성막 방법을 실시하는 성막 장치의 구성의 일예를 나타내는 대략적인 단면도이다.
도 2는 본 발명의 일실시형태에 따른 Cu막의 성막 방법이 적용되는 기판인 반도체 웨이퍼의 구조의 일예를 나타내는 단면도이다.
도 3은 성막 시퀀스의 일예를 나타내는 타이밍도이다.
도 4는 성막 시퀀스의 다른 예를 나타내는 타이밍도이다.
도 5는 성막 시퀀스의 또 다른 예를 나타내는 타이밍도이다.
도 6은 도 2에 도시된 구조의 반도체 웨이퍼에 대해 CVD-Cu막을 배선재로서 형성한 상태를 나타내는 단면도이다.
도 7은 도 2에 도시된 구조의 반도체 웨이퍼에 대해 CVD-Cu막을 Cu 도금의 시드막으로서 형성한 상태를 나타내는 단면도이다.
도 8은 도 6에 도시된 구조의 반도체 웨이퍼에 대해 CMP를 행한 상태를 나타내는 단면도이다.
도 9는 도 7에 도시된 구조의 반도체 웨이퍼에 대해 Cu 도금을 실시한 상태를 나타내는 단면도이다.
도 10은 도 9에 도시된 구조의 반도체 웨이퍼에 대해 CMP를 행한 상태를 나타내는 단면도이다.
도 11은 본 발명의 일실시형태에 따른 Cu막의 성막 방법이 적용되는 기판인 반도체 웨이퍼 구조의 다른 예를 나타내는 단면도이다.
이하, 첨부 도면을 참조하여, 본 발명의 실시형태에 대해 설명한다.
<본 발명의 성막 방법을 실시하기 위한 성막 장치의 구성>
도 1은 본 발명의 일실시형태에 따른 Cu막의 성막 방법을 실시하는 성막 장치의 구성의 일예를 대략적으로 나타내는 단면도이다.
이 성막 장치(100)는 처리 용기로서 기밀하게 구성된 대략 원통 형상의 챔버(1)를 갖고 있으며, 그 중에는 피처리 기판인 반도체 웨이퍼 W를 수평으로 지지하기 위한 서셉터(2)가 그 중앙 하부에 마련된 원통 형상의 지지 부재(3)에 의해 지지된 상태로 배치되어 있다. 이 서셉터(2)는 AlN 등의 세라믹스로 이루어져 있다. 또한, 서셉터(2)에는 히터(5)가 매립되어 있고, 이 히터(5)에는 히터 전원(6)이 접속되어 있다. 한편, 서셉터(2)의 상면 근방에는 열전쌍(7)이 마련되어 있으며, 열전쌍(7)의 신호는 히터 컨트롤러(8)에 전송되도록 되어 있다. 그리고, 히터 컨트롤러(8)는 열전쌍(7)의 신호에 따라 히터 전원(6)에 지령을 송신하고, 히터(5)의 가열을 제어해서 웨이퍼 W를 소정의 온도로 제어하도록 되어 있다.
챔버(1)의 천정벽(1a)에는 원형의 구멍(1b)이 형성되어 있으며, 그곳으로부터 챔버(1)내로 돌출하도록 샤워 헤드(10)가 삽입 마련되어 있다. 샤워 헤드(10)는 후술하는 가스 공급 기구(30)로부터 공급된 성막용 가스를 챔버(1)내로 토출하기 위한 것이고, 그 상부에는 성막 원료 가스로서 1가 Cuβ디케톤 착체, 예를 들면, 헥사플루오로아세틸아세토네이트·트리메틸비닐실란동(Cu(hfac)TMVS)이 도입되는 제 1 도입로(11)와, 챔버(1)내에 환원제가 도입되는 제 2 도입로(12)를 갖고 있다. 이들 제 1 도입로(11)와 제 2 도입로(12)는 샤워 헤드(10)내에서 별개로 마련되어 있고, 성막 원료 가스와 환원제는 토출 후에 혼합되도록 되어 있다.
샤워 헤드(10)의 내부에는 상하 2단으로 공간(13, 14)이 마련되어 있다. 상측의 공간(13)에는 제 1 도입로(11)가 연결되어 있으며, 이 공간(13)으로부터 제 1 가스 토출로(15)가 샤워 헤드(10)의 저면까지 연장되어 있다. 하측의 공간(14)에는 제 2 도입로(12)가 연결되어 있으며, 이 공간(14)으로부터 제 2 가스 토출로(16)가 샤워 헤드(10)의 저면까지 연장되어 있다. 즉, 샤워 헤드(10)는 성막 원료로서의 Cu 착체 가스와 환원제를 각각 독립적으로 토출로(15, 16)로부터 토출하도록 되어 있다.
챔버(1)의 저벽에는 아래쪽을 향해 돌출된 배기실(21)이 마련되어 있다. 배기실(21)의 측면에는 배기관(22)이 접속되어 있으며, 이 배기관(22)에는 진공 펌프나 압력 제어 밸브 등을 갖는 배기 장치(23)가 접속되어 있다. 그리고, 이 배기 장치(23)를 작동시키는 것에 의해 챔버(1)내를 소정의 진공도까지 감압하는 것이 가능하게 되어 있다.
챔버(1)의 측벽에는 웨이퍼 반송실(도시하지 않음)과의 사이에서 웨이퍼 W의 반입 반출을 행하기 위한 반입출구(24)와, 이 반입출구(24)를 개폐하는 게이트밸브 G가 마련되어 있다. 또한, 챔버(1)의 벽부에는 히터(26)가 마련되어 있고, 성막 처리시에 챔버(1)의 내벽의 온도를 제어 가능하게 되어 있다.
가스 공급 기구(30)는 액체상태의 1가 Cuβ-디케톤 착체, 예를 들면, Cu(hfac)TMVS를 성막 원료로서 저장하는 성막 원료 탱크(31)를 갖고 있다. 1가 Cuβ-디케톤 착체로서는 Cu(hfac)MHY, Cu(hfac)ATMS, Cu(hfac)DMDVS, Cu(hfac)TMOVS, Cu(hfac)COD 등을 이용할 수 있다. 이용하는 1가 Cuβ-디케톤 착체가 상온에서 고체인 경우에는 용매에 녹인 상태에서 성막 원료 탱크(31)에 저장할 수 있다.
성막 원료 탱크(31)에는 위쪽으로부터 He 가스 등의 압송 가스를 공급하기 위한 압송 가스 배관(32)이 삽입되어 있고, 압송 가스 배관(32)에는 밸브(33)가 개재되어 있다. 또한, 성막 원료 탱크(31)내의 성막 원료에는 원료 송출 배관(34)이 위쪽으로부터 삽입되어 있고, 이 원료 송출 배관(34)의 타단에는 기화기(VU)(37)가 접속되어 있다. 원료 송출 배관(34)에는 밸브(35) 및 액체 매스플로우 컨트롤러(36)가 개재되어 있다. 그리고, 압송 가스 배관(32)을 거쳐서 성막 원료 탱크(31)내에 압송 가스를 도입함으로써, 성막 원료 탱크(31)내의 Cu 착체, 예를 들면 Cu(hfac)TMVS가 액체인 채로 기화기(37)에 공급된다. 이 때의 액체 공급량은 액체 매스플로우 컨트롤러(36)에 의해 제어된다. 기화기(37)에는 캐리어 가스로서 Ar 또는 H2 등을 공급하는 캐리어 가스 배관(38)이 접속되어 있다. 캐리어 가스 배관(38)에는 매스플로우 컨트롤러(39) 및 매스플로우 컨트롤러(39) 양측에 2개의 밸브(40)가 마련되어 있다. 또한, 기화기(37)에는 기화된 Cu 착체를 샤워 헤드(10)를 향해 공급하는 성막 원료 가스 공급 배관(41)이 접속되어 있다. 성막 원료 가스 공급 배관(41)에는 밸브(42)가 개재되어 있고, 그 타단은 샤워 헤드(10)의 제 1 도입로(11)에 접속되어 있다. 그리고, 기화기(37)에서 기화한 Cu 착체가 캐리어 가스에 실려서 성막 원료 가스 공급 배관(41)에 송출되고, 제 1 도입로(11)로부터 샤워 헤드(10)내에 공급된다. 기화기(37) 및 성막 원료 가스 공급 배관(41) 및 캐리어 가스 배관의 하류측의 밸브(40)까지의 부분에는 성막 원료 가스의 응축 방지를 위한 히터(43)가 마련되어 있다. 히터(43)에는 히터 전원(도시하지 않음)으로부터 급전되고, 컨트롤러(도시하지 않음)에 의해 온도 제어되도록 되어 있다.
샤워 헤드(10)의 제 2 도입로(12)에는 기체 상태의 환원제를 공급하는 환원제 공급 배관(44)이 접속되어 있다. 이 환원제 공급 배관(44)에는 환원제 공급원(46)이 접속되어 있다. 또한, 이 환원제 공급 배관(44)의 제 2 도입로(12) 근방에는 밸브(45)가 개재되어 있다. 또한, 이 환원제 공급 배관(44)에는 매스플로우 컨트롤러(47) 및 이 매스플로우 컨트롤러(47)의 양측에 2개의 밸브(48)가 마련되어 있다. 그리고, 환원제 공급원(46)으로부터 환원제 공급 배관(44)을 통해, 챔버(1)내로 1가 Cuβ-디케톤 착체를 환원시키는 환원제가 공급되도록 되어 있다.
성막 장치(100)는 제어부(50)를 갖고, 이 제어부(50)에 의해 각 구성부, 예를 들면, 히터 전원(6), 배기 장치(23), 매스플로우 컨트롤러(36, 39), 밸브(33, 35, 40, 42, 45) 등의 제어나 히터 컨트롤러(8)를 통한 서셉터(2)의 온도 제어 등을 행하도록 되어 있다. 이 제어부(50)는 마이크로 프로세서(컴퓨터)를 구비한 프로세스 컨트롤러(51)와, 유저 인터페이스(52)와, 기억부(53)를 갖고 있다. 프로세스 컨트롤러(51)에는 성막 장치(100)의 각 구성부가 전기적으로 접속되어 제어되는 구성으로 되어 있다. 유저 인터페이스(52)는 프로세스 컨트롤러(51)에 접속되어 있고, 오퍼레이터가 성막 장치(100)의 각 구성부를 관리하기 위해 커맨드의 입력 조작 등을 실행하는 키보드나, 성막 장치(100)의 각 구성부의 가동 상황을 가시화해서 표시하는 디스플레이 등으로 이루어져 있다. 기억부(53)도 프로세스 컨트롤러(51)에 접속되어 있고, 이 기억부(53)에는 성막 장치(100)에서 실행되는 각종 처리를 프로세스 컨트롤러(51)의 제어로 실현하기 위한 제어 프로그램이나, 처리 조건에 따라 성막 장치(100)의 각 구성부에 소정의 처리를 실행시키기 위한 제어 프로그램, 즉, 처리 레시피나, 각종 데이터베이스 등이 저장되어 있다. 처리 레시피는 기억부(53)내의 기억 매체(도시하지 않음)에 기억되어 있다. 기억 매체는 하드 디스크 등의 고정적으로 마련되어 있는 것이라도 좋고, CDROM, DVD, 플래시 메모리 등의 휴대형이라도 좋다. 또한, 다른 장치로부터, 예를 들면, 전용 회선을 거쳐서 레시피를 적절히 전송시키도록 해도 좋다.
그리고, 필요에 따라, 유저 인터페이스(52)로부터의 지시 등으로 소정의 처리 레시피를 기억부(53)로부터 호출하여 프로세스 컨트롤러(51)에게 실행시킴으로써, 프로세스 컨트롤러(51)의 제어하에, 성막 장치(100)에서 소정의 처리가 행해진다.
<본 발명의 실시형태에 따른 Cu막의 성막 방법>
다음으로, 이상과 같이 구성된 성막 장치를 이용한 본 실시형태의 Cu막의 성막 방법에 대해 설명한다.
여기서는, 성막 원료인 1가 Cuβ디케톤 착체로서 Cu(hfac)TMVS를 이용한 경우를 예로 들어 설명한다.
또한, 여기서는 CVD법에 의해 성막된 Ru막(CVD-Ru막)의 위에 CVD법에 의해 Cu막(CVD-Cu막)을 성막한다. 예를 들면, 도 2에 나타내는 바와 같이, CVD-Ru막(102)을 거쳐서 하층의 Cu 배선층(101)이 형성된 하층의 배선 절연층(103)의 위에, 캡 절연막(104)을 사이에 두고 층간 절연막(105)이 형성되고, 그 위에 하드 마스크층(106)을 사이에 두고 상층의 배선 절연층(107)이 형성되며, 하드 마스크층(106), 층간 절연막(105), 캡 절연막(104)을 관통하고, 하층의 Cu 배선층(101)에 도달하는 비어 홀(108)이 형성되고, 상층 배선 절연층(107)에 배선 홈인 트렌치(109)가 형성되고, 또한 비어 홀(108)과 트렌치(109)의 내벽 및 상층의 배선 절연층(107)의 위에 배리어층(확산 방지층)으로서 CVD-Ru막(110)이 형성된 웨이퍼 W에 대해, CVD-Cu막을 성막한다.
CVD-Ru막은 성막 원료로서 Ru3(CO)12를 이용하여 성막한 것이 바람직하다. 이에 따라, 고순도의 CVD-Ru막을 얻을 수 있기 때문에, 청정하고 또한 강고한 Cu와 Ru의 계면을 형성할 수 있다. CVD-Ru막을 성막하는 장치로서는 상온에서 고체인 Ru3(CO)12를 가열해서 발생한 증기를 공급하도록 한 것 이외는 도 1의 장치와 마찬가지로 구성된 것을 이용할 수 있다.
Cu막의 성막시에는 우선, 게이트 밸브 G를 열고, 도시하지 않은 반송 장치에 의해 상기 구성의 웨이퍼 W를 챔버(1)내에 도입하여, 서셉터(2)상에 탑재한다. 이어서, 챔버(1)내를 배기 장치(23)에 의해 배기하여 챔버(1)내의 압력을 1.33∼266.6Pa(10mTorr∼2Torr)로 하고, 히터(5)에 의해 서셉터(2)를 가열하고, 캐리어 가스 배관(38), 기화기(37), 성막 원료 가스 배관(41), 샤워 헤드(10)를 거쳐서 챔버(1)내에 100∼1500mL/min(sccm)의 유량으로 캐리어 가스를 공급하여 안정화를 행한다.
안정화를 소정 시간 행하여 조건이 안정된 시점에서, 캐리어 가스를 공급한 상태인 채, 액체의 Cu(hfac)TMVS를 50∼70℃의 기화기(37)로 기화시켜 챔버(1)내에 도입하고, 또한 환원제 공급원(46)으로부터 기체상태의 환원제를 챔버(1)내에 도입하여, 웨이퍼 W로의 Cu막의 성막을 시작한다.
환원제로서는 성막 원료인 1가 Cuβ-디케톤 착체를 환원 가능한 것이 이용되는데, NH3, 환원성 Si 화합물, 카복실산을 바람직하게 이용할 수 있다. 환원성 Si 화합물로서는 디에틸실란계 화합물, 예를 들면, 디에틸실란, 디에틸디클로로실란 등을 바람직한 것으로서 들 수 있다. 또한, 카복실산으로서는 포름산(HCOOH), 초산(CH3COOH), 프로피온산(CH3CH2COOH), 낙산(CH3(CH2)2COOH), 길초산(CH3(CH2)3COOH) 등을 들 수 있고, 이들 중에서는 포름산(HCOOH)이 특히 바람직하다.
Cu막 성막시의 Cu(hfac)TMVS의 유량은 액체로서 100∼500mg/min 정도로 한다. 또한, 환원제의 유량은 환원제에 따라서도 다르지만, 0.1∼100mL/min(sccm) 정도이다.
그런데, 성막원료인 Cu(hfac)TMVS는 종래, 서셉터(2)의 히터(5)에 의해 가열된 피처리 기판인 웨이퍼W 상에서 이하의 (1)식으로 나타내는 불균화 반응에 의해 분해되어, Cu를 생성하고 있었다.
2Cu(hfac)TMVS →Cu+Cu(hfac)2+2TMVS …(1)
Cu(hfac)TMVS는 1가 Cuβ-디케톤 착체 중에서는 분해 반응이 가장 저온에서 진행하는 것 중의 하나이지만, 그래도 상기 (1)식의 반응을 진행시키기 위해서는 150∼200℃로 비교적 고온에서 가열할 필요가 있다. 이 때문에，성막시에 Cu막 표면에 있어서의 Cu의 마이그레이션이 촉진되고, 응집 반응이 생겨, 평활한 Cu막을 얻는 것이 곤란하다.
또한, 1가 Cuβ-디케톤 착체인 Cu(hfac)TMVS는 성막중에 부생성물로서 증기압이 낮은 Cu(hfac)2를 생성하고, 이것은 성막 표면에 흡착된다. 이 때문에，Cu(hfac)TMVS의 흡착 저해가 발생하고, Cu의 초기 핵 밀도가 저하하기 때문에, 이것에 의해서도 Cu막의 평활성이 저해된다.
이것에 대해, 본 실시형태에서는 1가 Cuβ-디케톤 착체인 Cu(hfac)TMVS를 환원제에 의해 환원하여 Cu를 발생시키고, 그와 같이 해서 발생한 Cu를 웨이퍼 W상에 퇴적시킨다.
환원제에 의한 환원 반응은 활성화 에너지가 상기 (1)식의 경우보다도 낮기 때문에，(1)식의 열분해 반응보다도 더욱 저온에서 진행한다. 이 때문에，성막시의 온도를 130℃ 정도까지 저하시킬 수 있다.
또한, 이러한 환원제는 부생성물인 Cu(hfac)2보다도 하지막에 흡착되기 쉽고, 이들 환원제가 흡착된 부위에 Cu(hfac)TMVS가 공급되면, 환원되어 Cu가 생성되어 흡착되므로, Cu의 초기 핵 밀도를 높일 수 있다.
이러한 성막 온도를 저하시키는 효과와, Cu의 초기 핵 밀도를 높이는 효과에 의해, 평활성이 높은 고품질의 Cu막을 얻을 수 있다.
성막의 시퀀스로서는 도 3에 나타내는 바와 같이, Cu(hfac)TMVS와 환원제를 동시에 공급하는 것을 들 수 있다. 도 3의 예에서는 환원제의 유량은 성막 초기부터 성막 종료까지 동일한 유량이지만, 도 4에 나타내는 바와 같이, 성막 초기에 환원제를 제 1 유량으로 공급하고, 그 후에는 제 1 유량보다도 적은 제 2 유량으로 공급하거나 공급을 정지(유량 0)하도록 해도 좋다. 이에 따라, 성막 온도의 저온화 효과는 작아지지만, 막 중에 환원제 성분이 잔류하는 것을 극력 방지할 수 있어, Cu막의 품질을 더욱 높일 수 있다.
또한, 성막의 시퀀스로서, 도 5에 나타내는 바와 같이, Cu(hfac)TMVS와 환원제를 퍼지를 사이에 끼워서 교대로 실행하는, 소위 ALD(Atomic Layer Deposition)적 방법을 이용할 수도 있다. 퍼지는 캐리어 가스를 공급함으로써 행할 수 있다. 이 ALD적 방법에 의해, 성막온도를 더욱 저하시킬 수 있다.
그리고, 이와 같이 하여 Cu막을 성막한 후, 퍼지 공정을 실행한다. 퍼지 공정에서는 Cu(hfac)TMVS의 공급을 정지한 후, 배기 장치(23)의 진공 펌프를 인절 상태(pull-end state)로 하고, 캐리어 가스를 퍼지 가스로 하여 챔버(1)내에 흘려 챔버(1)내를 퍼지한다. 이 경우에, 가능한 한 신속하게 챔버(1)내를 퍼지하는 관점에서, 캐리어 가스의 공급은 단속적으로 실행하는 것이 바람직하다.
퍼지 공정이 종료한 후, 게이트밸브 G를 열고, 도시하지 않은 반송 장치에 의해, 반입출구(25)를 거쳐서 웨이퍼 W를 반출한다. 이에 따라, 1장의 웨이퍼 W에 대한 일련의 공정이 종료한다.
이상과 같이 해서 성막된 CVD-Cu막은 배선재로서 이용할 수도 있고, Cu 도금의 시드층으로서 이용할 수도 있다. CVD-Cu막을 배선재로서 이용하는 경우에는 도 6에 나타내는 바와 같이, 비어 홀(108) 및 트렌치(109)를 모두 메울 때까지 CVD-Cu막(111)을 성막하여, 배선 및 플러그를 모두 CVD-Cu막(111)으로 형성한다. 또한, Cu 도금의 시드막으로서 이용하는 경우에는 도 7에 나타내는 바와 같이, CVD-Cu막(111)을 CVD-Ru막(110)의 표면 및 Cu 배선층(101)의 노출면에 얇게 형성한다.
도 6과 같이 배선 및 플러그를 모두 CVD-Cu막(111)으로 형성하는 경우에는 그 후, CMP(화학 기계 연마)를 행하여 여분의 Cu 부분을 제거하고, 도 8에 나타내는 바와 같이, 배선 절연막(107)과 CVD-Cu막(111)이 면일치로 되도록 한다. 또한, 도 7과 같이 CVD-Cu막(111)을 Cu 도금의 시드막으로서 얇게 형성하는 경우에는 그 후, 도 9에 나타내는 바와 같이 Cu 도금(112)을 형성해서 배선 및 플러그를 형성하고, 그 상태로부터 CMP(화학 기계 연마)를 행하여 여분의 Cu 부분을 제거하고, 도 10에 나타내는 바와 같이 배선 절연막(107)과 Cu 도금층(112)이 면일치로 되도록 한다.
또, 상기 예에서는 배리어층(확산 방지층)으로서 CVD-Ru막(110)의 단층을 이용한 예를 나타냈지만, 도 11에 나타내는 바와 같이, 상층의 CVD-Ru막(110)과 하층으로서의 고융점 재료막(113)의 적층 구조라도 좋다. 이 경우에, 하층으로서는 Ta, TaN, Ti, W, TiN, WN, 산화 망간 등 중의 어느 것을 이용할 수 있다.
본 실시형태에 의하면， 처리 용기인 챔버(1)내에 1가 Cuβ디케톤 착체와 해당 1가 Cuβ디케톤 착체를 환원하는 환원제를 기체 상태에서 도입하여, 기판으로서의 웨이퍼W 상에 CVD법에 의해 Cu막을 성막하므로, 성막 반응의 활성화 에너지를 저하시켜 저온에서 성막할 수 있다. 또한, 성막 초기에 우선적으로 환원제가 하지막에 흡착되므로, Cu의 초기 핵 밀도를 상승시킬 수 있다. 이에 따라, 평활성이 높은 Cu막을 얻을 수 있다.
<본 발명의 다른 적용>
또, 본 발명은 상기 실시형태에 한정되지 않고 다양하게 변형 가능하다. 예를 들면, 상기 실시형태에 있어서는 열분해하여 생성되는 부생성물의 증기압이 그의 증기압보다도 낮은 Cu 착체로서 Cu(hfac)TMVS를 이용한 경우에 대해 나타냈지만, 이것에 한정되는 것은 아니고, 상술한 바와 같이， Cu(hfac)MHY, Cu(hfac)ATMS, Cu(hfac)DMDVS, Cu(hfac)TMOVS, Cu(hfac)COD 등의 다른 1가 Cuβ-디케톤 착체를 이용할 수도 있다. 또한, 환원제로서도 상기의 것에 한정되는 것은 아니다. 또한, 성막의 하지로서 CVD-Ru막을 이용한 경우에 대해 나타냈지만, 이것에 한정되는 것은 아니다.
또한, 상기 실시형태에서는 액체상태의 Cu 착체를 압송하여 기화기에 공급하고, 기화기에서 기화시켰지만, 이것에 한정되지 않고, 예를 들면, 버블링 등에 의해 기화시켜 공급하는 등, 다른 방법으로 기화시켜도 좋다.
또한, 성막 장치에 대해서도 상기 실시형태의 것에 한정되지 않고, 예를 들면, 성막 원료 가스의 분해를 촉진하기 위해 플라즈마를 형성하는 기구를 마련한 것 등, 각종 장치를 이용할 수 있다.
또한, 피처리 기판의 구조는 도 2 및 도 10에 도시된 것에 한정되는 것은 아니다. 또한, 피처리 기판으로서 반도체 웨이퍼를 이용한 경우를 설명했지만, 이것에 한정되지 않고, 플랫 패널 디스플레이(FPD) 기판 등의 다른 기판이어도 좋다.

Claims (17)

  1. 처리 용기내에 기판을 수용하는 공정과,
    상기 처리 용기내에 1가 Cuβ디케톤 착체와 이 1가 Cuβ디케톤 착체를 환원시키는 환원제를 기체 상태에서 도입하는 공정과,
    기판상에서 상기 1가 Cuβ디케톤 착체를 상기 환원제에 의해 환원시켜 CVD법에 의해 기판상에 Cu를 퇴적시켜서, Cu막을 성막하는 공정
    을 갖는 Cu막의 성막 방법.
  2. 제 1 항에 있어서,
    상기 환원제는 NH3인 Cu막의 성막 방법.
  3. 제 1 항에 있어서,
    상기 환원제는 환원성 Si 화합물인 Cu막의 성막 방법.
  4. 제 3 항에 있어서,
    상기 환원성 Si 화합물은 디에틸실란계 화합물인 Cu막의 성막 방법.
  5. 제 1 항에 있어서,
    상기 환원제는 카복실산인 Cu막의 성막 방법.
  6. 제 1 항에 있어서,
    상기 1가 Cuβ 디케톤 착체는 헥사플루오로아세틸아세토네이트·트리메틸비닐실란동(Cu(hfac)TMVS)인 Cu막의 성막 방법.
  7. 제 1 항에 있어서,
    상기 처리 용기내에 상기 1가 Cuβ 디케톤 착체와 상기 환원제를 동시에 공급하여 Cu막을 성막하는 Cu막의 성막 방법.
  8. 제 7 항에 있어서,
    상기 환원제는 성막 초기에 제 1 유량으로 공급하고, 그 후는 제 1 유량보다도 적은 제 2 유량으로 공급하거나 공급을 정지하는 Cu막의 성막 방법.
  9. 제 1 항에 있어서,
    상기 1가 Cuβ디케톤 착체와 상기 환원제는 퍼지 가스의 공급을 사이에 끼워서 교대로 공급되는 Cu막의 성막 방법.
  10. 제 1 항에 있어서,
    상기 기판으로서, 표면에 CVD법에 의해 성막한 Ru막을 갖는 것을 이용하고, 그 Ru막의 위에 Cu막을 성막하는 Cu막의 성막 방법.
  11. 제 10 항에 있어서,
    상기 Ru막은 성막 원료로서 Ru3(CO)12를 이용하여 성막된 것인 Cu막의 성막 방법.
  12. 제 10 항에 있어서,
    상기 Ru막은 확산 방지막의 전부 또는 일부로서 이용되는 Cu막의 성막 방법.
  13. 제 12 항에 있어서,
    상기 확산 방지막은 상기 Ru막의 하층으로서, 고융점 재료막을 갖는 Cu막의 성막 방법.
  14. 제 13 항에 있어서,
    상기 고융점 재료막은 Ta, TaN, Ti, W, TiN, WN 및 산화 망간 중 어느 것으로 이루어지는 Cu막의 성막 방법.
  15. 제 1 항에 있어서,
    얻어진 Cu막을 배선재로서 이용하는 Cu막의 성막 방법.
  16. 제 1 항에 있어서,
    얻어진 Cu막을 Cu 도금의 시드막으로서 이용하는 것을 특징으로 하는 Cu막의 성막 방법.
  17. 컴퓨터상에서 동작하고, 성막 장치를 제어하기 위한 프로그램이 기억된 기억 매체로서,
    상기 프로그램은, 실행시에,
    처리 용기내에 기판을 수용하는 공정과,
    상기 처리 용기내에 1가 Cuβ디케톤 착체와 이 1가 Cuβ디케톤 착체를 환원시키는 환원제를 기체 상태에서 도입하는 공정과,
    기판상에서 상기 1가 Cuβ디케톤 착체를 상기 환원제에 의해 환원하여 CVD법에 의해 기판상에 Cu를 퇴적시켜서, Cu막을 성막하는 공정
    을 갖는 Cu막의 성막 방법이 실행되도록, 컴퓨터에게 상기 성막 장치를 제어시키는
    기억 매체.
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* Cited by examiner, † Cited by third party
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US20120183435A1 (en) * 2011-01-14 2012-07-19 Carestream Health, Inc. Nanowire preparation methods, compositions, and articles
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Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3052278B2 (ja) * 1994-11-09 2000-06-12 日本電信電話株式会社 配線用銅薄膜の形成方法とそれを用いた半導体装置の製造方法
WO2001073159A1 (fr) * 2000-03-27 2001-10-04 Mitsubishi Heavy Industries, Ltd. Procede et appareil permettant de former un film metallique
JP2002060942A (ja) * 2000-06-07 2002-02-28 Anelva Corp 銅薄膜形成方法及び銅薄膜形成装置
WO2002032839A1 (fr) * 2000-10-18 2002-04-25 Jsr Corporation Film de ruthenium et film d"oxyde de ruthenium, et leur procede de formation
US6576293B2 (en) * 2001-03-26 2003-06-10 Sharp Laboratories Of America, Inc. Method to improve copper thin film adhesion to metal nitride substrates by the addition of water
JP2005520053A (ja) * 2002-01-18 2005-07-07 イー・アイ・デュポン・ドウ・ヌムール・アンド・カンパニー 原子層堆積によって銅薄膜を堆積させるための揮発性銅（ｉｉ）錯体
WO2006101130A1 (ja) * 2005-03-23 2006-09-28 Tokyo Electron Limited 成膜装置及び成膜方法
JP2006299407A (ja) * 2005-03-23 2006-11-02 Tokyo Electron Ltd 成膜方法、成膜装置およびコンピュータ読取可能な記憶媒体

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