KR20110104693A - Light emitting device and fabrication method thereof - Google Patents
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Abstract
실시예에 따른 발광 소자는 기판; 상기 기판 상에 제1 반도체층; 상기 기판 하면과, 상기 기판을 관통하는 적어도 하나의 연결홀에 형성되며 상기 제1 반도체층 상면의 적어도 일 둘레에 형성된 도전구조; 상기 제1 반도체층 상면의 적어도 일 둘레를 제외하고 형성된 활성층; 및 상기 활성층 상에 제2 도전형 반도체층을 포함한다.The light emitting device according to the embodiment includes a substrate; A first semiconductor layer on the substrate; A conductive structure formed in a lower surface of the substrate and at least one connection hole penetrating the substrate and formed around at least one of the upper surfaces of the first semiconductor layer; An active layer formed except at least one circumference of an upper surface of the first semiconductor layer; And a second conductivity type semiconductor layer on the active layer.
Description
실시예는 발광 소자 및 그 제조방법에 관한 것이다.The embodiment relates to a light emitting device and a method of manufacturing the same.
발광 다이오드(Light Emitting Diode: LED)는 전류를 빛으로 변환시키는 반도체 발광 소자이다. 최근 발광 다이오드는 휘도가 점차 증가하게 되어 디스플레이용 광원, 자동차용 광원 및 조명용 광원으로 사용이 증가하고 있으며, 형광 물질을 이용하거나 다양한 색의 발광 다이오드를 조합함으로써 효율이 우수한 백색 광을 발광하는 발광 다이오드도 구현이 가능하다.Light emitting diodes (LEDs) are semiconductor light emitting devices that convert current into light. Recently, the light emitting diode is gradually increasing in brightness, and is being used as a light source for a display, an automotive light source, and an illumination light source. A light emitting diode that emits white light having high efficiency by using a fluorescent material or by combining various color light emitting diodes. It is also possible to implement.
발광 다이오드의 휘도 및 성능을 더욱 향상시키기 위해 광 추출 구조를 개선하는 방법, 활성층의 구조를 개선하는 방법, 전류 퍼짐을 향상하는 방법, 전극의 구조를 개선하는 방법, 발광 다이오드 패키지의 구조를 개선하는 방법 등 다양한 방법들이 시도되고 있다. How to improve the light extraction structure to further improve the brightness and performance of the light emitting diode, how to improve the structure of the active layer, how to improve the current spreading, how to improve the structure of the electrode, to improve the structure of the light emitting diode package Various methods, including the method, have been tried.
실시예는 새로운 구조를 가지는 발광 소자를 제공한다.The embodiment provides a light emitting device having a new structure.
실시예는 광 추출 효율이 향상된 발광 소자 및 그 제조방법을 제공한다.The embodiment provides a light emitting device having improved light extraction efficiency and a method of manufacturing the same.
실시예는 제조방법이 간단한 발광 소자를 제공한다.The embodiment provides a light emitting device having a simple manufacturing method.
실시예에 따른 발광 소자는 기판; 상기 기판 상에 제1 반도체층; 상기 기판 하면과, 상기 기판을 관통하는 적어도 하나의 연결홀에 형성되며 상기 제1 반도체층 상면의 적어도 일 둘레에 형성된 도전구조; 상기 제1 반도체층 상면의 적어도 일 둘레를 제외하고 형성된 활성층; 및 상기 활성층 상에 제2 도전형 반도체층을 포함한다.The light emitting device according to the embodiment includes a substrate; A first semiconductor layer on the substrate; A conductive structure formed in a lower surface of the substrate and at least one connection hole penetrating the substrate and formed around at least one of the upper surfaces of the first semiconductor layer; An active layer formed except at least one circumference of an upper surface of the first semiconductor layer; And a second conductivity type semiconductor layer on the active layer.
실시예는 새로운 구조를 가지는 발광 소자를 제공할 수 있다.The embodiment can provide a light emitting device having a new structure.
실시예는 광 추출 효율이 향상된 발광 소자 및 그 제조방법을 제공할 수 있다.The embodiment can provide a light emitting device capable of improving light extraction efficiency and a method of manufacturing the same.
실시예는 제조방법이 간단한 발광 소자를 제공할 수 있다.The embodiment can provide a light emitting device having a simple manufacturing method.
도 1 내지 도 17은 실시예에 따른 발광 소자를 설명하는 도면이다.
도 18은 실시예에 따른 발광소자를 포함하는 발광소자 패키지의 단면도이다.
도 20은 1 to 17 are diagrams illustrating a light emitting device according to an embodiment.
18 is a cross-sectional view of a light emitting device package including a light emitting device according to the embodiment.
20 is
실시예들의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.In the description of the embodiments, it is to be understood that each layer (film), region, pattern or structure is formed "on" or "under" a substrate, each layer The terms " on "and " under " encompass both being formed" directly "or" indirectly " In addition, the criteria for the top or bottom of each layer will be described with reference to the drawings.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다. In the drawings, the thickness or size of each layer is exaggerated, omitted, or schematically illustrated for convenience and clarity of description. In addition, the size of each component does not necessarily reflect the actual size.
이하, 첨부된 도면을 참조하여 실시예들에 따른 발광 소자 및 그 제조방법에 대해 설명한다.
Hereinafter, a light emitting device and a method of manufacturing the same according to embodiments will be described with reference to the accompanying drawings.
<제1 실시예><First Embodiment>
도 1은 제1 실시예에 따른 발광 소자(1)의 단면도이다.1 is a cross-sectional view of the
도 1을 참조하면, 상기 발광 소자(1)는 기판(110), 상기 기판(110) 상에 제1 반도체층(130), 상기 기판(110)의 하면과 상기 기판(110)을 관통하는 적어도 하나의 연결홀(185)에 형성되는 도전구조(180), 상기 제1 반도체층(130) 상에 활성층(140), 상기 활성층(140) 상에 제2 도전형 반도체층(150), 상기 제2 도전형 반도체층(150) 상에 전극층(160), 상기 전극층(160) 상에 제2 전극(170)을 포함한다.Referring to FIG. 1, the
상기 기판(110)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나를 이용할 수 있다. 상기 기판(110)은 표면에 요철 패턴 등을 가져서 상기 발광 소자(1)의 광 추출 효율을 향상시킬 수 있다. 즉, 상기 기판(110)을 투과하거나, 상기 기판(110)에 의해 반사되어 상기 활성층(140)에서 생성되는 광이 방출될 수 있다. The
상기 기판(110) 상에는 상기 제1 반도체층(130)이 형성될 수 있다. The
상기 제1 반도체층(130)은 제1 도전형 반도체층 만을 포함하거나, 상기 제1 도전형 반도체층과 상기 제1 도전형 반도체층 아래에 비전도성 반도체층 및 버퍼층 중 적어도 하나를 포함할 수 있으나, 이에 대해 한정하지는 않는다.The
또한, 상기 제1 반도체층(130)과 상기 기판(110) 사이에는 금속층이 포함될 수도 있으며, 이에 대해 한정하지는 않는다.In addition, a metal layer may be included between the
상기 버퍼층은 상기 기판(110)과 상기 제1 도전형 반도체층 사이의 격자 상수 차이를 줄이기 위해 형성될 수 있다. 상기 버퍼층은 InxAlyGa1-x-yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어, InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중에서 어느 하나로 형성될 수 있다.The buffer layer may be formed to reduce the lattice constant difference between the
상기 비전도성 반도체층은 도전형 도펀트가 주입되지 않아, 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층(150)에 비해 현저히 낮은 전기 전도성을 가지는 층이다. 상기 비전도성 반도체층은 예를 들어, 언도프드(Undoped) GaN 일 수 있으나, 이에 대해 한정하지는 않는다.The non-conductive semiconductor layer is a layer having no significantly lower electrical conductivity than the first conductive semiconductor layer and the second
상기 제1 도전형 반도체층은 예를 들어, n형 반도체층을 포함할 수 있는데, 상기 n형 반도체층은 InxAlyGa1-x-yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 등에서 선택될 수 있으며, Si, Ge, Sn 등의 n형 도펀트가 도핑될 수 있다.The first conductivity-type semiconductor layer may include, for example, an n-type semiconductor layer. The n-type semiconductor layer may include In x Al y Ga 1-xy N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, A semiconductor material having a composition formula of 0 ≦ x + y ≦ 1), for example, InAlGaN, GaN, AlGaN, InGaN, AlN, InN, or the like, and n-type dopants such as Si, Ge, Sn, and the like may be doped. .
상기 도전구조(180)는 상기 기판(110)의 하면과, 상기 기판(110)을 관통하는 적어도 하나의 연결홀(185)에 형성될 수 있다. 상기 도전구조(180)는 상기 제1 반도체층(130)에 전기적으로 연결되어 상기 발광 소자(1)에 전원을 제공할 수 있다. The
상기 도전구조(180)는 상기 기판(110)의 하면에 형성된 상기 도전층(182)과, 상기 연결홀(185)에 형성된 상기 도전홀(181)을 포함할 수 있다. 상기 도전홀(181) 및 도전층(182)은 일체로 형성될 수 있으며, 이에 대해 한정하지는 않는다.The
상기 도전구조(180)는 예를 들어, 구리(Cu), 니켈(Ni), 알루미늄(Al), 금(Au), 은(Ag), 주석(Sn) 등의 금속을 적어도 하나 포함하여 형성될 수 있다. 또는, 상기 도전구조(180)는 도전성 세라믹이나 도전성 폴리머 등 도전성을 가지는 물질들로 형성될 수 있으며, 이에 대해 한정하지는 않는다.The
상기 도전홀(181)은 상기 기판(110)이 관통되고 상기 제1 반도체층(130)이 노출되도록 레이저 공정 등에 의해 연결홀(185)을 형성한 후, 상기 연결홀(185)에 도전성 물질을 도금 공정 등에 의해 충진하거나, 증착함으로써 형성될 수 있다. 또한, 상기 도전층(182)은 상기 기판(110) 하면에 도전성 물질을 도금 공정에 의해 형성하거나, 증착함으로써 형성할 수 있다. The
이때, 도시된 바와 같이, 상기 연결홀(185)은 상기 제1 반도체층(130)의 하면이 일부 패이는 제1 깊이(D1)를 가지도록 형성되거나, 상기 기판(110)의 두께와 실질적으로 같은 제2 깊이(D2)까지 형성될 수 있으며, 이에 대해 한정하지는 않는다. In this case, as shown in the drawing, the
상기 제1 깊이(D1)는 상기 제2 깊이(D2)보다 크며, 상기 제1 깊이(D1) 및 제2 깊이(D2)는 예를 들어, 0.001mm 내지 10mm 일 수 있다. 또한, 상기 연결홀(185)의 너비(t)는 0.001mm 내지 10mm 일 수 있다.The first depth D1 may be greater than the second depth D2, and the first depth D1 and the second depth D2 may be, for example, 0.001 mm to 10 mm. In addition, the width t of the
다만, 상기 연결홀(185)의 깊이 및 너비는, 상기 연결홀(185)을 형성하기 위한 공정의 종류, 상기 기판(110)의 종류 및 두께 등에 의해 다양한 값을 가질 수 있으며, 이에 대해 한정하지는 않는다.However, the depth and width of the
도 5는 상기 발광 소자(1)의 하면을 나타내는 도면이다. 상기 연결홀(185) 은 복수 개가 형성될 수 있으며, 상기 연결홀(185)의 수와 배치는 상기 발광 소자(1)의 설계에 따라 다양하게 변형할 수 있다.5 is a view showing the bottom surface of the
상기 연결홀(185)의 형태는 예를 들어, 원기둥 형태, 상부가 절단된 원뿔 형태, 다각뿔 형태 등 일 수 있으며, 이에 대해 한정하지는 않는다.The shape of the
도 6은 상기 연결홀(185)의 형태가 상기 상부가 절단된 원뿔 형태인 발광 소자(1B)를 도시한 도면이다. FIG. 6 is a view illustrating a light emitting device 1B in which the
도 6을 참조하면, 상기 상부가 절단된 원뿔 형태의 연결홀(185)의 밑면과 빗면은 제1 각도(θ)를 가질 수 있으며, 상기 제1 각도(θ)는 예를 들어, 5° 내지 100° 일 수 있다. 상기 제1 각도(θ)는 상기 도전홀(181)을 형성하는 레이저 공정 등에 의해 결정될 수 있다.Referring to FIG. 6, the bottom surface and the inclined surface of the cone-
상기 제1 반도체층(130) 상에는 활성층(140)이 형성될 수 있다. An
상기 활성층(140)은 제1 도전형 반도체층을 통해서 주입되는 전자(또는 정공)와 이후 형성되는 제2 도전형 반도체층(150)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(140)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. In the
상기 활성층(140)은 단일 양자 우물 구조 또는 다중 양자 우물 구조(MQW : Multi Quantum Well)로 형성될 수 있으나, 이에 한정되는 것은 아니다. The
상기 활성층(140)이 상기 다중 양자 우물 구조로 형성된 경우, 상기 활성층(140)은 복수의 우물층과 복수의 장벽층이 적층되어 형성될 수 있으며, 예를 들어, InGaN 우물층/GaN 장벽층의 주기로 형성될 수 있다. When the
상기 활성층(140)의 위 및/또는 아래에는 n형 또는 p형 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있으며, 상기 클래드층(미도시)은 AlGaN층 또는 InAlGaN층으로 구현될 수 있다.A clad layer (not shown) doped with an n-type or p-type dopant may be formed on and / or under the
상기 활성층(140) 상에는 상기 제2 도전형 반도체층(150)이 형성된다. 상기 제2 도전형 반도체층(150)은 예를 들어, p형 반도체층으로 구현될 수 있는데, 상기 p형 반도체층은 InxAlyGa1-x-yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다. The second conductivity
상기 제1 도전형 반도체층, 활성층(140) 및 제2 도전형 반도체층(150)은 최소한의 발광 구조물을 이룬다.The first conductive semiconductor layer, the
상기 제2 도전형 반도체층(150) 상에는 상기 제2 전극(170)이 형성될 수 있다. 상기 제2 전극(170)은 상기 도전구조(180)와 함께, 상기 발광 소자(1)에 전원을 제공한다. 상기 제2 전극(170)과 상기 도전구조(180)는 적어도 일부분이 수직 평면 상에 배치되는 수직형 전극 구조를 이룬다.The
한편, 상기 제2 도전형 반도체층(150)과 상기 제2 전극(170) 사이에는 전극층(160)이 형성될 수 있다. 상기 전극층(160)은 투명전극층 또는 반사전극층 일 수 있다. Meanwhile, an
상기 투명전극층은 ITO, IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함하며, 이러한 재료로 한정하지는 않는다. 상기 반사전극층은 반사율이 높은 은(Ag), 은(Ag)을 포함하는 합금, 알루미늄(Al) 또는 알루미늄(Al)을 포함하는 합금 중 적어도 어느 하나로 형성될 수 있다.The transparent electrode layer includes ITO, IZO (In-ZnO), GZO (Ga-ZnO), AZO (Al-ZnO), AGZO (Al-Ga ZnO), IGZO (In-Ga ZnO), IrOx, RuOx, RuOx / ITO At least one of Ni / IrOx / Au and Ni / IrOx / Au / ITO, but is not limited to these materials. The reflective electrode layer may be formed of at least one of silver (Ag) having a high reflectance, an alloy containing silver (Ag), aluminum (Al), or an alloy containing aluminum (Al).
상기 제2 전극(170)은 적어도 하나가 형성될 수 있으며, 상기 제2 전극(170)의 수와 배치는 상기 도전구조(180)의 형태를 고려하여, 상기 발광 소자(1)가 효과적인 전류 특성을 가지도록 결정될 수 있으며, 이에 대해 한정하지는 않는다.
At least one
이하, 도 1 내지 도 4 및 도 15를 참조하여 제1 실시예에 따른 발광 소자(1)의 제조방법에 대해 상세히 설명한다. Hereinafter, a method of manufacturing the
도 2 내지 도 4는 상기 발광 소자(1)의 제조방법을 나타내는 도면이고, 도 15는 상기 발광 소자(1)의 제조방법에 대한 흐름도이다.2 to 4 are diagrams illustrating a manufacturing method of the
도 2를 참조하면, 상기 기판(110) 상에 상기 발광 구조물을 형성할 수 있다(도 15의 S100).Referring to FIG. 2, the light emitting structure may be formed on the substrate 110 (S100 of FIG. 15).
상기 발광 구조물은 상기 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 상기 활성층(140), 상기 활성층(140) 상에 상기 제2 도전형 반도체층(150)을 포함할 수 있다. The light emitting structure may include the first conductive semiconductor layer, the
또한, 상기 제1 도전형 반도체층 및 상기 기판(110) 사이에는 비전도성 반도체층 및 버퍼층 중 적어도 어느 하나를 포함할 수 있으나, 이에 대해 한정하지는 않는다.In addition, at least one of a non-conductive semiconductor layer and a buffer layer may be included between the first conductive semiconductor layer and the
도 3을 참조하면, 상기 기판(110)이 관통되고 상기 제1 반도체층(130)이 노출되도록 상기 연결홀(185)을 형성할 수 있다(도 15의 S101). Referring to FIG. 3, the
상기 연결홀(185)은 레이저 공정 또는/및 에칭 공정에 의해 형성될 수 있으나 이에 대해 한정하지는 않는다.The
상기 레이저 공정은 상기 기판(110)을 효과적으로 관통할 수 있도록 높은 출력을 가질 수 있다. 상기 레이저 공정은 예를 들어, 355nm의 파장을 가지는 Nd:YAG 레이저를 사용할 수 있으나, 이에 대해 한정하지는 않는다. 또한, 상기 레이저 공정의 출력 파워는 3W 이상일 수 있으며, 상기 레이저 공정의 출력 주파수는 1Hz 내지 1000KHz 일 수 있다. The laser process may have a high power to effectively penetrate the
상기 에칭 공정은 드라이 에칭(Dry Etching)과 웨트 에칭(Wet Etching)을 포함할 수 있다. 상기 드라이 에칭은 이온 빔, 가스 등을 이용하며, 예를 들어, RIE(반응성 이온 식각 : Reactive Ion Etching), ICP(Inductively Coupled Plasma) 방법 등을 포함할 수 있다. 상기 웨트 에칭은 HF, KOH, H2SO4, H2O2, HCl, NaOH, NH4OH, HNO3 등의 에칭액을 이용하여 실시될 수 있다. 다만, 상기 에칭 공정에 대해 한정하지는 않는다.The etching process may include dry etching and wet etching. The dry etching may use an ion beam, a gas, and the like, and may include, for example, RIE (Reactive Ion Etching), ICP (Inductively Coupled Plasma) method, or the like. The wet etching may be performed using an etchant such as HF, KOH, H 2 SO 4 , H 2 O 2 , HCl, NaOH, NH 4 OH, HNO 3, and the like. However, it does not limit about the said etching process.
이때, 도시된 바와 같이, 상기 연결홀(185)은 상기 제1 반도체층(130)의 하면이 일부 패이도록 형성되거나, 상기 제1 반도체층(130)의 하면이 노출되도록 형성될 수 있으며, 이에 대해 한정하지는 않는다.In this case, as shown in the drawing, the
도 4를 참조하면, 상기 연결홀(185) 및 상기 기판(110)의 하면에 도전성 물질을 형성하여, 상기 도전홀(181) 및 상기 도전층(182)을 포함하는 상기 도전구조(180)를 형성할 수 있다(도 15의 S102).Referring to FIG. 4, a conductive material is formed on the lower surface of the
상기 도전홀(181)은 상기 연결홀(185)에 도전성 물질을 도금하거나 증착함으로써 형성될 수 있다. 또한, 상기 도전층(182)은 상기 기판(110) 하면에 도전성 물질을 도금하거나, 증착함으로써 형성할 수 있다.The
상기 도금은 무전해 도금(Electroless Plating)과 전기 도금(Electric Plating)을 포함할 수 있으며, 먼저 상기 연결홀(185)의 내벽에 무전해 도금을 실시하여 씨드층을 형성한 다음, 상기 씨드층을 이용해 전기도금을 실시할 수 있다.The plating may include electroless plating and electric plating. First, an electroless plating is performed on an inner wall of the
또는 씨드층을 증착에 의해 형성한 다음, 상기 씨드층을 이용해 전기도금을 실시할 수도 있으며, 이에 대해 한정하지는 않는다.Alternatively, the seed layer may be formed by vapor deposition, and then electroplating may be performed using the seed layer, but is not limited thereto.
이때, 도시된 바와 같이, 상기 연결홀(185)은 상기 제1 반도체층(130)의 하면이 일부 패이는 제1 깊이(D1)를 가지도록 형성되거나, 상기 기판(110)의 두께와 실질적으로 같은 제2 깊이(D2)까지 형성될 수 있으며, 이에 대해 한정하지는 않는다. In this case, as shown in the drawing, the
상기 제1 깊이(D1)는 상기 제2 깊이(D2)보다 크며, 상기 제1 깊이(D1) 및 제2 깊이(D2)는 예를 들어, 0.001mm 내지 10mm 일 수 있다. 또한, 상기 연결홀(185)의 너비(t)는 0.001mm 내지 10mm 일 수 있다.The first depth D1 may be greater than the second depth D2, and the first depth D1 and the second depth D2 may be, for example, 0.001 mm to 10 mm. In addition, the width t of the
다만, 상기 연결홀(185)의 깊이 및 너비는, 상기 연결홀(185)을 형성하기 위한 공정의 종류, 상기 기판(110)의 종류 및 두께 등에 의해 다양한 값을 가질 수 있으며, 이에 대해 한정하지는 않는다.However, the depth and width of the
상기 연결홀(185)의 형태는 예를 들어, 원기둥 형태, 상부가 절단된 원뿔 형태, 다각뿔 형태 등 일 수 있으며, 이에 대해 한정하지는 않는다.The shape of the
상기 도전구조(180)는 상기 제1 반도체층(130)과 전기적으로 연결되어 상기 발광 소자(1)에 전원을 제공할 수 있다. 상기 기판(110)을 제거하지 않고도 상기 도전구조(180)에 의해 상기 발광 소자(1)에 전원을 제공할 수 있으므로, 상기 기판(110)을 제거하는 레이저 리프트 오프(LLO : Laser Lift Off) 공정 등에 따른 결함 또는 균열을 방지할 수 있으므로, 상기 발광 소자(1)의 신뢰성을 확보할 수 있다. The
도 4 및 도 1을 참조하면, 상기 발광 구조물 상에 전극 구조를 형성할 수 있다(도 15의 S103).4 and 1, an electrode structure may be formed on the light emitting structure (S103 of FIG. 15).
상기 전극 구조는 상기 발광 구조물 상에 상기 제2 전극(170)을 포함한다. 또한, 상기 제2 전극(170)과 상기 발광 구조물 사이에 상기 전극층을 포함할 수 있다. The electrode structure includes the
한편, 상기 발광 소자(1)의 제조 방법에 대해 한정하지는 않으며, 앞에서 설명한 제조 방법의 순서는 바뀔 수 있다.
The manufacturing method of the
<제2 실시예>Second Embodiment
이하, 제2 실시예에 따른 발광 소자(2) 및 그 제조방법에 대해 상세히 설명한다. 제2 실시예를 설명함에 있어서, 상기 제1 실시예와 동일한 부분에 대해서는 제1 실시예를 참조하며, 중복 설명은 생략하기로 한다.Hereinafter, the
도 7은 제2 실시예에 따른 발광 소자(2)의 단면도이고, 도 16은 상기 발광 소자(2)의 제조방법에 대한 흐름도이다. 상기 발광 소자(2)는 제1 실시예에 따른 발광 소자(1)에 비해 도전구조(280)의 형태를 제외하고는 유사하다.FIG. 7 is a cross-sectional view of the
도 7을 참조하면, 상기 발광 소자(2)는 기판(210), 상기 기판(210) 상에 제1 반도체층(230), 상기 기판(210)의 하면과 상기 기판(210)을 관통하는 적어도 하나의 연결홀(285)에 형성되는 도전구조(280), 상기 제1 반도체층(230) 상에 활성층(240), 상기 활성층(240) 상에 제2 도전형 반도체층(250), 상기 제2 도전형 반도체층(250) 상에 전극층(260), 상기 전극층(260) 상에 제2 전극(270)을 포함한다.Referring to FIG. 7, the
상기 연결홀(285)은 상기 기판(110)의 두께와 실질적으로 같은 제2 깊이(D2)까지 형성될 수 있다. 후술할 상기 발광 소자(2)의 제조방법에 의해, 상기 연결홀(285)은 상기 제2 깊이(D2)를 가지도록 형성될 수 있다. The
상기 제2 깊이(D2)는 예를 들어, 0.001mm 내지 10mm 일 수 있다. 또한, 상기 도전홀(281)의 너비(t)는 0.001mm 내지 10mm 일 수 있다. 다만, 상기 연결홀(285)의 깊이 및 너비는, 상기 연결홀(285)을 형성하기 위한 공정의 종류, 상기 기판(210)의 종류 및 두께 등에 의해 다양한 값을 가질 수 있으며, 이에 대해 한정하지는 않는다.The second depth D2 may be, for example, 0.001 mm to 10 mm. In addition, the width t of the
이하, 도 16을 참조하여, 상기 발광 소자(2)의 제조방법에 대해 설명한다. Hereinafter, with reference to FIG. 16, the manufacturing method of the said
먼저, 상기 기판(210)을 관통하는 연결홀(285)을 형성한다. 상기 연결홀(285)은 레이저 공정 또는/및 에칭 공정에 의해 형성될 수 있으나, 이에 대해 한정하지는 않는다(S200).First, a
다음으로, 상기 기판(210) 상에 발광 구조물을 형성한다(S201). Next, a light emitting structure is formed on the substrate 210 (S201).
상기 발광 구조물은 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 상기 활성층(240), 상기 활성층(240) 상에 상기 제2 도전형 반도체층(250)을 포함할 수 있다. The light emitting structure may include a first conductive semiconductor layer, the
상기 제1 도전형 반도체층은 상기 제1 반도체층(130)에 포함되며, 상기 제1 반도체층(130)은 상기 제1 도전형 반도체층 아래에 비전도성 반도체층 및 버퍼층 중 적어도 하나를 포함할 수 있다.The first conductive semiconductor layer may be included in the
상기 연결홀(285)이 형성된 상기 기판(210) 상에 상기 발광 구조물을 형성하므로, 상기 연결홀(285)의 두께는 상기 기판(210)의 두께와 상응하게 된다. 또한, 상기 연결홀(285)은 상기 발광 구조물, 즉, 상기 제1 반도체층(130)의 하면이 노출되도록 형성될 수 있다. Since the light emitting structure is formed on the
다음으로, 상기 연결홀(285) 및 상기 기판(210)의 하면에 도전성 물질을 형성하여, 상기 도전홀(281) 및 상기 도전층(282)을 포함하는 상기 도전구조(280)를 형성할 수 있다(S202).Next, a conductive material may be formed on the lower surface of the
상기 도전홀(281)은 상기 연결홀(285)에 도전성 물질을 도금하거나 증착함으로써 형성될 수 있다. 또한, 상기 도전층(282)은 상기 기판(210) 하면에 도전성 물질을 도금하거나, 증착함으로써 형성할 수 있다.The
상기 도전홀(281)은 상기 기판(110)의 두께와 실질적으로 같은 상기 제2 깊이(D2)를 가질 수 있다. The
다음으로, 상기 발광 구조물 상에 전극 구조가 형성될 수 있다(S203). Next, an electrode structure may be formed on the light emitting structure (S203).
상기 전극 구조는 상기 발광 구조물 상에 상기 제2 전극(270)을 포함한다. 또한, 상기 제2 전극(270)과 상기 발광 구조물 사이에 상기 전극층(260)을 포함할 수 있다. The electrode structure includes the
한편, 상기 발광 소자(2)의 제조 방법에 대해 한정하지는 않으며, 앞에서 설명한 제조 방법의 순서는 바뀔 수 있다.
Meanwhile, the manufacturing method of the
<제3 실시예>Third Embodiment
이하, 제3 실시예에 따른 발광 소자(3) 및 그 제조방법에 대해 상세히 설명한다. 제3 실시예를 설명함에 있어서, 상기 제1 실시예와 동일한 부분에 대해서는 제1 실시예를 참조하며, 중복 설명은 생략하기로 한다.Hereinafter, the
도 8은 제3 실시예에 따른 발광 소자(3)의 단면도이고, 도 9는 상기 발광 소자(3)의 상면도이다.8 is a cross-sectional view of the
도 8 및 도 9를 참조하면, 상기 발광 소자(3)는 적어도 하나의 연결홀(385)이 형성된 기판(310), 상기 기판(310) 상에 제1 반도체층(330), 상기 제1 반도체층(330) 상면의 적어도 일 둘레(331)와 상기 연결홀(385)과 상기 기판(310) 하면에 형성된 도전구조(380), 상기 제1 반도체층(330) 상에 활성층(340), 상기 활성층(340) 상에 제2 도전형 반도체층(350), 상기 제2 도전형 반도체층(350) 상에 전극층(360), 상기 전극층(360) 상에 제2 전극(370)을 포함한다. 8 and 9, the
상기 제1 반도체층(330)의 상면의 적어도 일 둘레(331)는 메사 에칭(Mesa Etching)에 의해 노출될 수 있으며, 상기 제1 반도체층(330)의 상면의 적어도 일 둘레(331), 상기 연결홀(385) 및 상기 기판(310)의 하면에는 상기 도전구조(380)가 형성될 수 있다. At least one
상기 도전구조(380)는 상기 제1 반도체층(330)과 전기적으로 연결되어 상기 발광 소자(3)에 전원을 제공할 수 있다.The
이하, 도 10 내지 도 14 및 도 17을 참조하여, 상기 발광 소자(3)의 제조방법에 대해 설명한다. Hereinafter, a method of manufacturing the
도 10을 참조하면, 상기 기판(310) 상에 발광 구조물을 형성할 수 있다(도 17의 S300).Referring to FIG. 10, a light emitting structure may be formed on the substrate 310 (S300 of FIG. 17).
상기 발광 구조물은 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 상기 활성층(340), 상기 활성층(340) 상에 상기 제2 도전형 반도체층(350)을 포함할 수 있다. The light emitting structure may include a first conductive semiconductor layer, the
상기 제1 도전형 반도체층은 상기 제1 반도체층(330)에 포함되며, 상기 제1 반도체층(330)은 상기 제1 도전형 반도체층 아래에 비전도성 반도체층 및 버퍼층 중 적어도 하나를 포함할 수 있다.The first conductive semiconductor layer may be included in the
도 11을 참조하면, 상기 기판(310) 및 상기 발광 구조물을 관통하는 연결홀(385)을 형성할 수 있다(도 17의 S301).Referring to FIG. 11, a
상기 연결홀(385)은 레이저 공정 또는/및 에칭 공정에 의해 형성될 수 있으나, 이에 대해 한정하지는 않는다.The
도 12를 참조하면, 상기 발광 구조물 상에 전극 구조를 형성할 수 있다(도 17의 S302).Referring to FIG. 12, an electrode structure may be formed on the light emitting structure (S302 of FIG. 17).
상기 전극 구조는 상기 발광 구조물 상에 상기 제2 전극(370)을 포함한다. 또한, 상기 제2 전극(370)과 상기 발광 구조물 사이에 상기 전극층(360)을 포함할 수 있다. The electrode structure includes the
도 13을 참조하면, 상기 발광 구조물에 메사 에칭(Mesa Etching)을 실시하여 상기 제1 도전층(330) 상면의 적어도 일 둘레(331)가 노출될 수 있다(도 17의 S303).Referring to FIG. 13, at least one
상기 메사 에칭에 의해 에칭 홈(390)이 형성될 수 있다. 또한, 상기 메사 에칭은 상기 발광 소자(3)의 제조 공정에서 복수개의 발광 소자들을 칩 단위로 구분할 수 있도록 한다. An
도 14를 참조하면, 상기 메사 에칭에 의해 노출된 상기 제1 반도체층(330) 상면의 적어도 일 둘레(331), 상기 연결홀(385) 및 상기 기판(310)의 하면에는 상기 도전구조(380)가 형성될 수 있다(도 17의 S304).Referring to FIG. 14, the
상기 도전구조(380)는 도금 또는/및 증착에 의해 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 도전구조(380)는 상기 제1 반도체층(330)과 상기 기판(310)의 하면을 전기적으로 연결하므로, 상기 기판(310)을 제거하지 않고도, 상기 제1 반도체층(330)에 전원을 원활히 제공할 수 있다. The
도 14 및 도 8을 참조하면, 브레이킹 공정을 실시하여 복수개의 발광 소자들을 칩 단위로 분리함으로써 상기 발광 소자(3)를 제공할 수 있다(도 17의 S305). 14 and 8, the
상기 브레이킹 공정은 레이저 공정, 에칭 공정, 기계 등에 의해 물리적인 힘을 가하는 공정 등을 포함할 수 있으며, 이에 대해 한정하지는 않는다.
The breaking process may include a process of applying a physical force by a laser process, an etching process, a machine, or the like, but is not limited thereto.
<발광소자 패키지><Light emitting device package>
도 18은 실시예에 따른 발광소자(1)를 포함하는 발광소자 패키지의 단면도이다. 18 is a cross-sectional view of a light emitting device package including the
도 18을 참조하면, 실시예에 따른 발광소자 패키지(500)는 몸체부(511)와, 상기 몸체부(511)에 설치된 제1 전극층(512) 및 제2 전극층(513)과, 상기 몸체부(511)에 설치되어 상기 제1 전극층(512) 및 제2 전극층(513)과 전기적으로 연결되는 실시예에 따른 발광소자(1)와, 상기 발광소자(1)를 포위하는 몰딩부재(517)를 포함한다.Referring to FIG. 18, the light emitting
상기 몸체부(511)는 실리콘 재질, 합성수지 재질 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광소자(1)의 주위에 경사면이 형성될 수 있다.The
상기 제1 전극층(512) 및 제2 전극층(513)은 서로 전기적으로 분리되며, 상기 발광소자(1)에 전원을 제공한다. 또한, 상기 제1 전극층(512) 및 제2 전극층(513)은 상기 발광소자(1)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광소자(1)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.The
상기 발광소자(1)는 상기 몸체부(511) 상에 설치되거나 상기 제1 전극층(512) 또는 제2 전극층(513) 상에 설치될 수 있다.The
상기 발광소자(1)는 와이어를 통해 상기 제1 전극층(512) 및 제2 전극층(513)과 전기적으로 연결되는 와이어(516) 방식으로 도시되었으나, 이에 대해 한정하지는 않으며, 예를 들어, 상기 발광소자(1)는 상기 제1 전극층(512) 및 제2 전극층(513)과 플립칩 방식 또는 다이 본딩 방식에 의해 전기적으로 연결될 수도 있다. The
상기 몰딩부재(517)는 상기 발광소자(1)를 포위하여 상기 발광소자(1)를 보호할 수 있다. 또한, 상기 몰딩부재(517)에는 형광체가 포함되어 상기 발광소자(1)에서 방출된 광의 파장을 변화시킬 수 있다.The
상기 발광 소자 패키지는 상기에 개시된 실시 예들의 발광 소자 중 적어도 하나를 하나 또는 복수개로 탑재할 수 있으며, 이에 대해 한정하지는 않는다.The light emitting device package may mount at least one of the light emitting devices of the above-described embodiments as one or more, but is not limited thereto.
실시 예에 따른 발광 소자 또는 발광 소자 패키지는 복수개가 기판 상에 어레이되며, 상기 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다. 또 다른 실시 예는 상술한 실시 예들에 기재된 반도체 발광소자 또는 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등, 전광판, 차량 전조등을 포함할 수 있다. A plurality of light emitting devices or light emitting device packages according to the embodiment may be arranged on a substrate, and a light guide plate, a prism sheet, a diffusion sheet, or the like, which is an optical member, may be disposed on an optical path of the light emitting device package. The light emitting device package, the substrate, and the optical member may function as a light unit. Another embodiment may be implemented as a display device, an indicator device, or a lighting system including the semiconductor light emitting device or the light emitting device package described in the above embodiments, for example, the lighting system may be a lamp, a street lamp, an electronic sign, a vehicle headlight, or the like. It may include.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
Features, structures, effects, and the like described in the above embodiments are included in at least one embodiment of the present invention, and are not necessarily limited to only one embodiment. Furthermore, the features, structures, effects, and the like illustrated in the embodiments may be combined or modified with respect to other embodiments by those skilled in the art to which the embodiments belong. Therefore, it should be understood that the present invention is not limited to these combinations and modifications.
1: 발광소자, 110: 기판, 130: 제1반도체층, 140: 활성층, 150: 제2도전형 반도체층, 160: 전극층, 170: 제2전극, 185: 연결 홀, 180: 도전 구조DESCRIPTION OF
Claims (13)
상기 기판 상에 제1 반도체층;
상기 기판 하면과, 상기 기판을 관통하는 적어도 하나의 연결홀에 형성되며 상기 제1 반도체층 상면의 적어도 일 둘레에 형성된 도전구조;
상기 제1 반도체층 상면의 적어도 일 둘레를 제외하고 형성된 활성층; 및
상기 활성층 상에 제2 도전형 반도체층을 포함하는 발광 소자.Board;
A first semiconductor layer on the substrate;
A conductive structure formed on a lower surface of the substrate and at least one connection hole penetrating the substrate and formed around at least one circumference of the upper surface of the first semiconductor layer;
An active layer formed except at least one circumference of an upper surface of the first semiconductor layer; And
A light emitting device comprising a second conductivity type semiconductor layer on the active layer.
상기 연결홀은 상기 기판을 관통하고 상기 제1 반도체층의 하면이 일부 패이는 제1 깊이로 형성된 발광 소자.The method of claim 1,
The connection hole penetrates through the substrate and has a first depth in which a bottom surface of the first semiconductor layer is partially recessed.
상기 연결홀은 상기 기판의 두께와 실질적으로 같은 제2 깊이로 형성된 발광 소자.The method of claim 1,
The connection hole is a light emitting device formed with a second depth substantially the same as the thickness of the substrate.
상기 연결홀의 깊이는 0.001mm 내지 10mm 이고, 상기 연결홀의 너비는 0.001mm 내지 10mm 인 발광 소자.4. The method according to any one of claims 1 to 3,
The depth of the connection hole is 0.001mm to 10mm, the width of the connection hole is 0.001mm to 10mm light emitting device.
상기 연결홀은 원기둥 형태, 상부가 절단된 원뿔 형태 또는 상부가 절단된 다각뿔 형태 중 어느 하나인 발광 소자.The method of claim 1,
The connection hole is a light emitting device of any one of a cylindrical shape, a cone shape cut at the top or a polygonal shape cut at the top.
상기 연결홀이 상부가 절단된 원뿔 형태 또는 상부가 절단된 다각뿔 형태인 경우, 상기 연결홀의 밑면과 빗면은 제1 각도를 가지며, 상기 제1 각도는 5° 내지 100°인 발광 소자.6. The method of claim 5,
When the connecting hole is in the form of a cone cut off the top or a polygonal pyramid cut off, the bottom surface and the oblique surface of the connection hole has a first angle, the first angle is 5 ° to 100 °.
상기 도전구조는 금속, 도전성 폴리머 및 도전성 세라믹 중 어느 하나를 포함하는 발광 소자.The method of claim 1,
The conductive structure includes a light emitting device including any one of a metal, a conductive polymer, and a conductive ceramic.
상기 제2 도전형 반도체층 상에 제2 전극 및 전극층 중 적어도 하나를 포함하는 발광 소자.The method of claim 1,
A light emitting device comprising at least one of a second electrode and an electrode layer on the second conductive semiconductor layer.
상기 기판은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나로 형성된 발광 소자.The method of claim 1,
The substrate is a light emitting device formed of at least one of sapphire (Al 2 O 3 ), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge.
상기 제1 반도체층 상에 활성층을 형성하는 단계;
상기 활성층 상에 제2 도전형 반도체층을 형성하는 단계;
상기 기판을 관통하는 적어도 하나의 연결홀을 형성하는 단계; 및
상기 연결홀 및 상기 기판의 하면에 도전구조를 형성하는 단계를 포함하는 발광 소자 제조방법.Forming a first semiconductor layer on the substrate;
Forming an active layer on the first semiconductor layer;
Forming a second conductivity type semiconductor layer on the active layer;
Forming at least one connection hole penetrating the substrate; And
Forming a conductive structure on the connection hole and a lower surface of the substrate.
상기 기판 상에 제1 반도체층을 형성하는 단계 전에,
상기 기판에 상기 연결홀을 형성하는 발광 소자 제조방법.The method of claim 10,
Before forming the first semiconductor layer on the substrate,
The light emitting device manufacturing method of forming the connection hole in the substrate.
상기 제2 도전형 반도체층, 활성층 및 제1 반도체층에, 상기 제1 반도체층 상면의 적어도 일 둘레가 노출되도록 메사 에칭을 실시하는 단계를 포함하고,
상기 도전구조는 상기 제1 반도체층 상면의 적어도 일 둘레에 더 형성되는 발광 소자 제조방법.The method of claim 10,
Mesa etching the second conductive semiconductor layer, the active layer, and the first semiconductor layer to expose at least one circumference of an upper surface of the first semiconductor layer;
The conductive structure is a light emitting device manufacturing method is further formed around at least one of the upper surface of the first semiconductor layer.
상기 연결홀은 레이저 공정 및 에칭 공정 중 적어도 하나에 의해 형성된 발광 소자 제조방법.
The method according to any one of claims 10 to 12,
The connection hole is a light emitting device manufacturing method formed by at least one of a laser process and an etching process.
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