KR20120042289A - A light emitting device - Google Patents

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Abstract

PURPOSE: A light emitting device is provided to arrange a first electrode on the lower part of a non-overlapped region of a first conductivity type semiconductor layer, thereby improving brightness of the light emitting device. CONSTITUTION: A second conductivity type semiconductor layer(132) is formed on a second electrode layer(105). An active layer(134) is formed on the second conductivity type semiconductor layer. A first conductivity type semiconductor layer(136) which has a first region and a second region is formed on the active layer. A first electrode(152) is formed on one side of the first region. A passivation layer(140) is formed on a side surface and the lower surface of the first conductivity type semiconductor layer of the first region.

Description

발광 소자{A light emitting device}Light emitting device

본 발명은 발광 소자 및 그 제조 방법에 관한 것이다.The present invention relates to a light emitting device and a method of manufacturing the same.

질화갈륨(GaN)의 금속 유기화학기상 증착법 및 분자선 성장법 등의 발달을 바탕으로 고휘도 및 백색광 구현이 가능한 적색, 녹색 및 청색 LED(Light Emitting Diode)가 개발되었다.Based on the development of gallium nitride (GaN) metal organic chemical vapor deposition method and molecular beam growth method, red, green, and blue light emitting diodes (LEDs) capable of high luminance and white light have been developed.

이러한 LED은 백열등과 형광등 등의 기존 조명기구에 사용되는 수은(Hg)과 같은 환경 유해물질이 포함되어 있지 않아 우수한 친환경성을 가지며, 긴 수명, 저전력 소비특성 등과 같은 장점이 있기 때문에 기존의 광원들을 대체하고 있다. 이러한 LED 소자의 핵심 경쟁 요소는 고효율ㆍ고출력칩 및 패키징 기술에 의한 고휘도의 구현이다.These LEDs do not contain environmentally harmful substances such as mercury (Hg) used in existing lighting equipment such as incandescent lamps and fluorescent lamps, so they have excellent eco-friendliness and have advantages such as long life and low power consumption. It is replacing. A key competitive factor of such LED devices is high brightness and high brightness by high efficiency and high power chip and packaging technology.

고휘도를 구현하기 위해서 광추출 효율을 높이는게 중요하다. 광 추출 효율을 높이기 위하여 플립칩(flip-chip) 구조, 표면 요철 형성(surface texturing), 요철이 형성된 사파이어 기판(patterned sapphire substrate: PSS), 광결정 (photonic crystal) 기술, 및 반사 방지막 (anti-reflection layer) 구조 등을 이용한 다양한 방법들이 연구되고 있다.In order to realize high brightness, it is important to increase light extraction efficiency. Flip-chip structure, surface texturing, patterned sapphire substrate (PSS), photonic crystal technology, and anti-reflection to improve light extraction efficiency Various methods have been studied using the layer structure.

실시예는 광도를 향상시킬 수 있는 발광 소자를 제공한다.The embodiment provides a light emitting device capable of improving the brightness.

실시예에 따른 발광 소자는 제2 전극층, 상기 제2 전극층 상의 제2 도전형 반도체층, 상기 제2 도전형 반도체층 상의 활성층, 상기 활성층 상에 형성되고, 상기 활성층 및 상기 제2 도전형 반도체층과 오버랩되는 제1 영역과 오버랩되지 않는 제2 영역을 갖는 제1 도전형 반도체층, 및 상기 제1 영역의 적어도 일 측에 형성되는 제1 전극을 포함하며, 상기 제1 전극은 상기 제2 도전형 반도체층으로 돌기를 형성한다.The light emitting device according to the embodiment is formed on the second electrode layer, the second conductive semiconductor layer on the second electrode layer, the active layer on the second conductive semiconductor layer, the active layer, the active layer and the second conductive semiconductor layer. And a first conductivity type semiconductor layer having a first region overlapping the first region and a second region not overlapping the first region, and a first electrode formed on at least one side of the first region, wherein the first electrode is the second conductive layer. The protrusions are formed of the type semiconductor layer.

실시 예는 광도를 향상시킬 수 있다.The embodiment may improve the brightness.

도 1은 실시예에 따른 발광 소자를 나타낸다.
도 2 내지 도 9는 실시예에 따른 발광 소자의 제조 방법을 나타낸다.
도 10은 다른 실시예에 따른 발광 소자를 나타낸다.
도 11은 실시예에 따른 발광 소자 패키지를 나타낸다.
도 12는 실시예에 따른 발광소자를 포함하는 조명 장치를 나타낸다.1 shows a light emitting device according to an embodiment.
2 to 9 show a method of manufacturing a light emitting device according to the embodiment.
10 illustrates a light emitting device according to another embodiment.
11 illustrates a light emitting device package according to an embodiment.
12 illustrates a lighting device including a light emitting device according to the embodiment.

이하, 실시예들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 도면에서 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다. 또한 동일한 참조번호는 도면의 설명을 통하여 동일한 요소를 나타낸다. 이하, 첨부된 도면을 참조하여 실시예에 따른 발광 소자, 그 제조 방법, 및 발광 소자 패키지를 설명한다.BRIEF DESCRIPTION OF THE DRAWINGS The above and other features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings, in which: FIG. In the drawings, dimensions are exaggerated, omitted, or schematically illustrated for convenience and clarity of illustration. In addition, the size of each component does not necessarily reflect the actual size. The same reference numerals denote the same elements throughout the description of the drawings. Hereinafter, a light emitting device, a method of manufacturing the same, and a light emitting device package according to embodiments will be described with reference to the accompanying drawings.

도 1은 실시예에 따른 발광 소자를 나타낸다. 발광 소자(100)는 제2 전극층(105), 발광 구조물(130), 패시베이션층(passivation layer, 140), 및 제1 전극(152,154)을 포함한다.1 shows a light emitting device according to an embodiment. The light emitting device 100 includes a second electrode layer 105, a light emitting structure 130, a passivation layer 140, and first electrodes 152 and 154.

제2 전극층(105)은 지지 기판(110), 접합층(115), 반사층(120), 및 오믹층(ohmic contact layer, 125)을 포함한다.The second electrode layer 105 includes a support substrate 110, a bonding layer 115, a reflective layer 120, and an ohmic contact layer 125.

지지 기판(110)은 전도성이며, 발광 구조물(130)을 지지한다. 예를 들어, 지지 기판(110)은 구리(Cu), 금(Au), 니켈(Ni), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예를 들어, Si, Ge, GaAs, ZnO, SiC, SiGe) 중 적어도 하나를 포함할 수 있다.The support substrate 110 is conductive and supports the light emitting structure 130. For example, the support substrate 110 may include copper (Cu), gold (Au), nickel (Ni), molybdenum (Mo), copper-tungsten (Cu-W), carrier wafers (eg, Si, Ge, GaAs, ZnO, SiC, SiGe) may be included.

접합층(115)은 지지 기판(110) 상에 형성된다. 접합층(115)은 지지 기판(110)과 반사층(120)을 본딩하기 위한 본딩층으로서, 지지 기판(110)과 반사층(120) 사이에 형성된다. 접합층(115)은 반사층(120)에 접촉되어 반사층(120)이 지지 기판(110)에 접합될 수 있도록 한다.The bonding layer 115 is formed on the support substrate 110. The bonding layer 115 is a bonding layer for bonding the support substrate 110 and the reflective layer 120 and is formed between the support substrate 110 and the reflective layer 120. The bonding layer 115 contacts the reflective layer 120 to allow the reflective layer 120 to be bonded to the support substrate 110.

접합층(115)은 지지 기판(110)을 본딩 방식으로 접합하기 위해 형성되므로 지지 기판(110)을 도금이나 증착 방법으로 형성하는 경우에는 접합층(115)이 반드시 형성되어야 하는 것은 아니며, 이때 접합층(115)은 생략될 수도 있다.Since the bonding layer 115 is formed to bond the supporting substrate 110 by a bonding method, the bonding layer 115 is not necessarily formed when the supporting substrate 110 is formed by plating or deposition. Layer 115 may be omitted.

접합층(115)은 베리어 금속(barrier metal) 또는 본딩 금속(bonding metal) 등을 포함한다. 예를 들어, 접합층(115)은 Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있다.The bonding layer 115 may include a barrier metal, a bonding metal, or the like. For example, the bonding layer 115 may include at least one of Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag, or Ta.

반사층(120)은 접합층(115) 상에 형성된다. 반사층(120)은 발광 구조물(130)로부터 입사되는 광을 반사시켜 주어, 광 추출 효율을 개선시켜 줄 수 있다. 예를 들어, 반사층(120)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하는 금속 또는 합금으로 형성될 수 있다.The reflective layer 120 is formed on the bonding layer 115. The reflective layer 120 may reflect light incident from the light emitting structure 130, thereby improving light extraction efficiency. For example, the reflective layer 120 may be formed of a metal or an alloy including at least one of Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, and Hf.

반사층(120)은 상기 금속들 또는 이들의 합금일 수 있다. 또한 반사층(120)은 IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등의 투광성 전도성 물질을 이용하여 다층으로 형성할 수 있다. 예를 들어, 반사층(120)은 IZO/Ni, AZO/Ag, IZO/Ag/Ni, AZO/Ag/Ni 등이 적층된 형태일 수 있다. 반사층(120)은 광 효율을 증가시키기 위한 것으로 반드시 형성되어야 하는 것은 아니다.The reflective layer 120 may be the metals or alloys thereof. In addition, the reflective layer 120 may be formed in a multilayer using a light-transmitting conductive material such as IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, and the like. For example, the reflective layer 120 may have a form in which IZO / Ni, AZO / Ag, IZO / Ag / Ni, AZO / Ag / Ni, and the like are stacked. The reflective layer 120 is to increase the light efficiency and does not have to be formed.

오믹층(125)은 반사층(120) 상에 형성된다. 오믹층(125)은 발광 구조물(130)의 제2 도전형 반도체층(132)에 오믹 접촉되어 발광 구조물(130)에 전원이 원활히 공급되도록 할 수 있다.The ohmic layer 125 is formed on the reflective layer 120. The ohmic layer 125 may be in ohmic contact with the second conductive semiconductor layer 132 of the light emitting structure 130 to smoothly supply power to the light emitting structure 130.

오믹층(125)은 투광성 전도층과 금속이 선택적으로 사용될 수 있으며, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni, Ag, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 하나 이상을 이용하여 단층 또는 다층으로 구현할 수 있다.The ohmic layer 125 may be selectively formed of a light transmissive conductive layer and a metal, for example, indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc tin oxide (IZTO), and indium aluminum zinc oxide (AZO). ), Indium gallium zinc oxide (IGZO), indium gallium tin oxide (IGTO), aluminum zinc oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IrO x , RuO x , RuO x / ITO, One or more of Ni, Ag, Ni / IrO x / Au, and Ni / IrO x / Au / ITO may be used to implement a single layer or multiple layers.

오믹층(125)은 제2 도전형 반도체층(132)에 캐리어의 주입을 원활히 하기 위한 것으로, 반드시 형성되어야 하는 것은 아니다. 예를 들어, 반사층(120)으로 사용되는 물질은 제2 도전형 반도체층(132)과 오믹 접촉을 하는 물질로 선택될 수 있다.The ohmic layer 125 is for smoothly injecting a carrier into the second conductivity-type semiconductor layer 132 and is not necessarily formed. For example, the material used as the reflective layer 120 may be selected as a material in ohmic contact with the second conductive semiconductor layer 132.

발광 구조물(130)은 오믹층(125) 상에 형성된다. 발광 구조물(130)은 복수의 3족 내지 5족 원소의 화합물 반도체층을 포함할 수 있다. 예를 들어, 발광 구조물(130)은 제2 도전형 반도체층(132), 활성층(134), 및 제1 도전형 반도체층(136)이 오믹층(125) 상에 순차로 적층되는 구조일 수 있다.The light emitting structure 130 is formed on the ohmic layer 125. The light emitting structure 130 may include a compound semiconductor layer of a plurality of Group 3 to Group 5 elements. For example, the light emitting structure 130 may have a structure in which the second conductive semiconductor layer 132, the active layer 134, and the first conductive semiconductor layer 136 are sequentially stacked on the ohmic layer 125. have.

제2 도전형 반도체층(132)은 오믹층(125) 상에 형성되며, 제2 도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 제2 도전형 도펀트는 Mg, Zn 등과 같은 P형 도펀트일 수 있다. 제2 도전형 반도체층(132)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.The second conductivity-type semiconductor layer 132 is formed on the ohmic layer 125 and is a compound semiconductor of Group III-V group elements doped with the second conductivity type dopant, for example, GaN, AlN, AlGaN, InGaN, InN, InAlGaN. , AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP and the like. The second conductivity type dopant may be a P type dopant such as Mg, Zn, or the like. The second conductivity-type semiconductor layer 132 may be formed as a single layer or multiple layers, but is not limited thereto.

활성층(134)은 제2 도전형 반도체층(132) 상에 형성되며, 단일 양자 우물 구조, 다중 양자 우물 구조(MQW), 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다. 활성층(134)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층, 예를 들면 InGaN 우물층/GaN 장벽층 또는 InGaN 우물층/AlGaN 장벽층으로 형성될 수 있다.The active layer 134 is formed on the second conductivity type semiconductor layer 132 and may include any one of a single quantum well structure, a multi quantum well structure (MQW), a quantum dot structure, or a quantum line structure. The active layer 134 may be formed of a well layer and a barrier layer, for example, an InGaN well layer / GaN barrier layer or an InGaN well layer / AlGaN barrier layer, using a compound semiconductor material of Group III-V elements.

활성층(134)과 제1 도전형 반도체층(136) 사이 또는 활성층(120)과 제2 도전형 반도체층(132) 사이에는 도전형 클래드층이 형성될 수도 있으며, 도전형 클래드층은 AlGaN계 반도체로 형성될 수 있다.A conductive clad layer may be formed between the active layer 134 and the first conductive semiconductor layer 136 or between the active layer 120 and the second conductive semiconductor layer 132, and the conductive clad layer may be an AlGaN-based semiconductor. It can be formed as.

제1 도전형 반도체층(136)은 활성층(134) 상에 형성되며, 제1 도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체, 예를 들어, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 제1 도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 N형 도펀트를 포함한다. 제1 도전형 반도체층(136)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.The first conductivity type semiconductor layer 136 is formed on the active layer 134, and is a compound semiconductor of group III-V group elements doped with the first conductivity type dopant, for example, GaN, AlN, AlGaN, InGaN, InN. , InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP and the like. The first conductivity type dopant includes an N type dopant such as Si, Ge, Sn, Se, Te, or the like. The first conductivity type semiconductor layer 136 may be formed as a single layer or a multilayer, but is not limited thereto.

제1 도전형 반도체층(136)은 수직 방향으로 활성층(134) 및 제2 도전형 반도체층(132)과 오버랩되는 영역(D)과 적어도 하나의 오버랩되지 않는 영역(B,C)을 갖는다. 이하 오버랩되는 영역(D)을 "오버랩된 영역"이라 하고, 오버랩되지 않는 영역은 "비오버랩 된 영역"이라 한다. 여기서 수직 방향은 제2 전극층(105)으로부터 제1 도전형 반도체층(136)으로 향하는 방향을 말한다.The first conductive semiconductor layer 136 has a region D overlapping the active layer 134 and the second conductive semiconductor layer 132 and at least one region B and C in the vertical direction. Hereinafter, the overlapping area D is referred to as an "overlapped area", and the area not overlapping is referred to as a "non-overlapped area". In this case, the vertical direction refers to the direction from the second electrode layer 105 toward the first conductive semiconductor layer 136.

도 1에는 비오버랩된 영역(B,C)이 오버랩된 영역(D)을 둘러싸고 있는 형태이지만, 이에 한정되는 것은 아니다. 예컨대, 비오버랩된 영역이 오버랩된 영역의 일측에만 형성될 수도 있다.In FIG. 1, the non-overlapped regions B and C surround the overlapped region D, but are not limited thereto. For example, the non-overlapped region may be formed only on one side of the overlapped region.

제1 도전형 반도체층(136)의 오버랩된 영역(D)은 제2 전극층(105)과 오버랩된다. 그러나 제1 도전형 반도체층(136)의 적어도 하나의 비오버랩된 영역(B,C)은 제2 전극층(105)과 오버랩되지 않는다.The overlapped region D of the first conductive semiconductor layer 136 overlaps the second electrode layer 105. However, at least one non-overlapped region B and C of the first conductivity type semiconductor layer 136 does not overlap with the second electrode layer 105.

오버랩된 영역(D)의 제1 도전형 반도체층(136) 부분은 활성층(134)과 접하나, 비오버랩된 영역(B,C)의 제1 도전형 반도체층(136)의 부분은 활성층(134)과 접하지 않는다. 오버랩된 영역(D)의 제1 도전형 반도체층(136) 부분과 비오버랩된 영역(B,C)의 제1 도전형 반도체층(136) 부분은 단차를 갖는다. 예컨대, 비오버랩된 영역(B,C)의 제1 도전형 반도체층(136)의 하면 부분은 오버랩된 영역(D)의 제1 도전형 반도체층(136)의 하면 부분보다 높게 위치한다. 즉 비오버랩된 영역(B,C)의 제1 도전형 반도체층(136)은 활성층(134)보다 높게 위치한다.A portion of the first conductivity-type semiconductor layer 136 in the overlapped region D is in contact with the active layer 134, but a portion of the first conductivity-type semiconductor layer 136 in the non-overlapped regions B and C is formed in the active layer ( 134). Portions of the first conductivity-type semiconductor layer 136 in the overlapped region D and portions of the first conductivity-type semiconductor layer 136 in the non-overlapped regions B and C have a step. For example, the lower surface portion of the first conductivity-type semiconductor layer 136 in the non-overlapped regions B and C is positioned higher than the lower surface portion of the first conductivity-type semiconductor layer 136 in the overlapped region D. FIG. That is, the first conductivity-type semiconductor layer 136 in the non-overlapped regions B and C is positioned higher than the active layer 134.

이때 제2 전극층(105)은 오버랩된 영역(D)의 제1 도전형 반도체층(136) 부분, 활성층(134), 및 제2 도전형 반도체층(132)에 의하여 발생하는 빛을 수직 방향으로 반사한다.In this case, the second electrode layer 105 vertically receives light generated by the first conductive semiconductor layer 136, the active layer 134, and the second conductive semiconductor layer 132 in the overlapped region D in the vertical direction. Reflect.

패시베이션층(passivation layer, 140)은 제2 도전형 반도체층(132)과 활성층(134)의 측면 및 오버랩된 영역(D)의 제1 도전형 반도체층(136)의 측면 상에 형성된다. 또한 패시베이션층(140)은 비오버랩된 영역(B,C)의 제1 도전형 반도체층(136)의 하부면 상에도 형성될 수 있다.The passivation layer 140 is formed on the side surfaces of the second conductive semiconductor layer 132 and the active layer 134 and the side surfaces of the first conductive semiconductor layer 136 in the overlapped region D. In addition, the passivation layer 140 may be formed on the bottom surface of the first conductivity-type semiconductor layer 136 in the non-overlapped regions B and C.

제1 전극(152,154)은 오버랩된 영역(D)의 적어도 일측에 배치되며, 제1 도전형 반도체층(136)으로 돌기를 형성한다. 제1 전극(152,154)의 돌기는 제1 도전형 반도체층(136)과 접한다. 또한 제1 전극(152,154)의 돌기는 제1 도전형 반도체층(136)을 관통할 수 있다.The first electrodes 152 and 154 are disposed on at least one side of the overlapped region D and form protrusions on the first conductivity type semiconductor layer 136. The protrusions of the first electrodes 152 and 154 are in contact with the first conductivity type semiconductor layer 136. In addition, the protrusions of the first electrodes 152 and 154 may penetrate the first conductive semiconductor layer 136.

즉 제1 전극(152,154)은 비오버랩된 영역(B,C)의 제1 도전형 반도체층(136)과 접하도록 오버랩된 영역(D)의 적어도 일 측에 형성된다. 예컨대, 제1 전극(152,154)은 오버랩된 영역(D)의 둘레에 형성될 수 있다. 또한 제1 전극(152,154)은 비오버랩된 영역(B,C) 하부에 형성되며, 패시베이션층(140)을 관통하여 제1 도전형 반도체층(136)과 접할 수 있다.That is, the first electrodes 152 and 154 are formed on at least one side of the overlapped region D so as to contact the first conductive semiconductor layer 136 of the non-overlapped regions B and C. For example, the first electrodes 152 and 154 may be formed around the overlapped area D. FIG. In addition, the first electrodes 152 and 154 may be formed under the non-overlapped regions B and C and may pass through the passivation layer 140 to be in contact with the first conductive semiconductor layer 136.

패시베이션층(140)은 제1 전극(152,154)과 활성층(134) 사이 및 제1 전극(152,154)과 제2 도전형 반도체층(132) 사이에 개재된다. 제1 전극(152, 154)는 서로 이격하며, 그 사이에 절연층(미도시)이 개재될 수도 있다.The passivation layer 140 is interposed between the first electrodes 152 and 154 and the active layer 134 and between the first electrodes 152 and 154 and the second conductive semiconductor layer 132. The first electrodes 152 and 154 may be spaced apart from each other, and an insulating layer (not shown) may be interposed therebetween.

도 1에는 제1 전극(152,154)과 비오버랩된 영역(B,C)의 하부면 사이에 패시베이션층(140)이 개재되나, 이에 한정하는 것은 아니다. 상술한 바와 같이 제1 전극(152,154)과 비오버랩된 영역(B,C)의 제1 도전형 반도체층(136)의 하부면 사이에 패시베이션층(140)의 개재없이 제1 전극(152,154)은 비오버랩된 영역(B,C)의 하부면과 접할 수 있다.In FIG. 1, the passivation layer 140 is interposed between the first electrodes 152 and 154 and lower surfaces of the non-overlapped regions B and C, but is not limited thereto. As described above, the first electrodes 152 and 154 are not interposed between the first electrodes 152 and 154 and the lower surface of the first conductive semiconductor layer 136 in the non-overlapped regions B and C. The lower surfaces of the non-overlapped regions B and C may be in contact with each other.

또한 제1 전극(152,154)은 패시베이션층(140) 및 제1 도전형 반도체층(136)을 관통하여 그 상부 면이 제1 도전형 반도체층(136) 밖으로 노출될 수 있으나, 이에 한정되는 것은 아니다. 예컨대, 제1 전극(152,154)의 상부면은 제1 도전형 반도체층(136) 밖으로 노출되지 않을 수 있다.In addition, the first electrodes 152 and 154 may pass through the passivation layer 140 and the first conductivity-type semiconductor layer 136, and an upper surface thereof may be exposed outside the first conductivity-type semiconductor layer 136, but is not limited thereto. . For example, the top surfaces of the first electrodes 152 and 154 may not be exposed outside the first conductive semiconductor layer 136.

또한 도 1에서는 제1 전극(152,154)이 제2 전극층(105)의 상부에 위치하는 것으로 도시되었으나, 이에 한정되는 것은 아니다.In addition, in FIG. 1, the first electrodes 152 and 154 are illustrated as being positioned above the second electrode layer 105, but are not limited thereto.

도 10은 다른 실시예에 따른 발광 소자를 나타낸다. 도 1과 동일한 도면 부호는 동일한 구성을 나타내며, 앞에서 설명한 내용과 중복되는 내용은 생략하거나 간략히 설명한다. 10 illustrates a light emitting device according to another embodiment. The same reference numerals as in FIG. 1 denote the same components, and the descriptions overlapping with the above description will be omitted or briefly described.

도 10을 참조하면, 도 10에 도시된 실시예의 제1 전극(952,954)은 제2 전극층(105)의 최하부층인 지지 기판(110)의 하면과 동일한 수평면까지 확장될 수 있다.Referring to FIG. 10, the first electrodes 952 and 954 of the embodiment illustrated in FIG. 10 may extend to the same horizontal plane as the bottom surface of the support substrate 110, which is the lowermost layer of the second electrode layer 105.

또한 제1 도전형 패드 형성시 제1 전극(152,154 또는 952,954)의 상부 면과 하부 면을 모두 이용할 수 있다. 예컨대, 제1 전극(152,154 또는 952,954)의 상부 면은 와이어 본딩(wire bonding)될 수 있고, 제1 전극(952,954)의 하부면은 직접 본딩(eutectic bonding) 또는 다이 본딩(die bonding)이 가능하다.In addition, both top and bottom surfaces of the first electrode 152, 154, or 952, 954 may be used to form the first conductive pad. For example, an upper surface of the first electrode 152, 154 or 952, 954 may be wire bonded, and a lower surface of the first electrode 952, 954 may be directly bonded or die bonding. .

이와 같이 실시 예는 제1 전극(152,154, 또는 952,954)이 제1 도전형 반도체층(136) 상에 형성되는 것이 아니라, 제1 도전형 반도체층(136)의 비오버랩된 영역의 하부에 위치하므로 광추출 영역을 차단하지 않으므로 발광 소자의 광도를 향상시킬 수 있다.As such, the first electrode 152, 154, or 952, 954 is not formed on the first conductivity type semiconductor layer 136, but is located below the non-overlapped region of the first conductivity type semiconductor layer 136. Since the light extraction area is not blocked, the luminous intensity of the light emitting device can be improved.

또한 와이어 본딩(wire bonding) 및 직접 본딩(eutectic bonding)/다이 본딩(die bonding) 등과 같은 다양한 본딩 방법에 의하여 패드 형성이 가능하다.In addition, the pad may be formed by various bonding methods such as wire bonding, direct bonding, and die bonding.

또한 제1 전극(152,154 또는 952,954)이 제2 전극층(105)과 오버랩되지 않으므로 전류 차단층(Current Blocking Layer)을 오믹층(125)과 제2 도전형 반도체층(132) 사이에 형성하지 않아도 전류 집중에 의한 발광 효율이 떨어지지 않는다.In addition, since the first electrode 152, 154, or 952, 954 does not overlap the second electrode layer 105, a current blocking layer may be formed even if the current blocking layer is not formed between the ohmic layer 125 and the second conductive semiconductor layer 132. The luminous efficiency by concentration does not fall.

도 2 내지 도 9는 실시예에 따른 발광 소자의 제조 방법을 나타낸다. 도 2 내지 도 9는 단위 칩 영역(A)의 발광 소자를 도시한다 2 to 9 show a method of manufacturing a light emitting device according to the embodiment. 2 to 9 show light emitting elements of the unit chip region A. FIG.

도 2에 도시된 바와 같이, 성장 기판(210) 상에 발광 구조물(130)을 형성한다. 성장 기판(210)은 예를 들어, 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나로 형성될 수 있으며, 이에 대해 한정하지는 않는다.As shown in FIG. 2, the light emitting structure 130 is formed on the growth substrate 210. The growth substrate 210 may be formed of, for example, at least one of sapphire (Al 2 O 3 ), SiC, GaAs, GaN, ZnO, Si, GaP, InP, and Ge, but is not limited thereto.

발광 구조물(130)은 성장 기판(210) 상에 제1 도전형의 반도체층(136), 활성층(134) 및 제2 도전형의 반도체층(132)을 순차적으로 성장함으로써 형성될 수 있다.The light emitting structure 130 may be formed by sequentially growing the first conductive semiconductor layer 136, the active layer 134, and the second conductive semiconductor layer 132 on the growth substrate 210.

예를 들어 발광 구조물(130)은 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.For example, the light emitting structure 130 may include a metal organic chemical vapor deposition (MOCVD), a chemical vapor deposition (CVD), a plasma chemical vapor deposition (PECVD), a molecular beam growth method. (MBE; Molecular Beam Epitaxy), Hydride Vapor Phase Epitaxy (HVPE), or the like, and the like, but are not limited thereto.

한편, 발광 구조물(130) 및 상기 성장 기판(101) 사이에는 격자 상수 차이를 완화하기 위해 버퍼층(미도시) 및/또는 언도프트 질화물층(미도시)이 형성될 수도 있다.Meanwhile, a buffer layer and / or an undoped nitride layer (not shown) may be formed between the light emitting structure 130 and the growth substrate 101 to alleviate the lattice constant difference.

다음으로 도 3에 도시된 바와 같이, 단위 칩 영역(A) 내의 발광 구조물(130)을 선택적으로 메사 식각(mesa etch)하여 제1 도전형 반도체층(136)의 적어도 일 영역을 노출시킨다.Next, as shown in FIG. 3, at least one region of the first conductivity-type semiconductor layer 136 is exposed by selectively mesa etching the light emitting structure 130 in the unit chip region A. Referring to FIG.

예컨대, 단위 칩 영역(A)의 둘레 영역의 제2 도전형 반도체층(132), 활성층(134), 및 제1 도전형 반도체층(136)을 식각하여 제1 도전형 반도체층(136)의 일부를 노출시킨다. 이하, 단위 칩 영역(A) 내의 발광 구조물(130)이 식각되어 제1 도전형 반도체층(136)이 노출되는 적어도 하나의 영역을 제1 영역(B,C)이라 하고, 식각되지 않는 다른 영역을 제2 영역(D)이라 한다. 이때 노출되는 제1 영역의 제1 도전형 반도체층(136)은 활성층(134)보다 낮으며, 제2 영역(D)의 일 측의 식각 영역을 제1 식각 영역(B)이라 하고, 다른 일 측의 식각 영역을 제2 식각 영역(C)이라 한다.For example, the second conductive semiconductor layer 132, the active layer 134, and the first conductive semiconductor layer 136 in the peripheral region of the unit chip region A may be etched to form the first conductive semiconductor layer 136. Expose some. Hereinafter, at least one region in which the light emitting structure 130 in the unit chip region A is etched to expose the first conductivity-type semiconductor layer 136 is referred to as a first region B or C and another region that is not etched. Is referred to as a second region (D). In this case, the first conductivity-type semiconductor layer 136 of the exposed first region is lower than the active layer 134, and the etching region on one side of the second region D is called the first etching region B. The etching region on the side is called a second etching region (C).

다음으로 도 4에 도시된 바와 같이, 제1 영역의 노출되는 제1 도전형 반도체층(136)을 식각하여 적어도 하나의 홈 또는 구멍(222,224)을 형성한다. 예컨대, 제1 식각 영역(B)의 제1 도전형 반도체층(136) 내에 제1 구멍(222)을 형성하고, 제2 식각 영역(C)의 제1 도전형 반도체층(136) 내에 제2 구멍(224)을 형성할 수 있다.Next, as shown in FIG. 4, at least one groove or hole 222 or 224 is formed by etching the exposed first conductive semiconductor layer 136 in the first region. For example, a first hole 222 is formed in the first conductivity type semiconductor layer 136 of the first etching region B, and a second hole is formed in the first conductivity type semiconductor layer 136 of the second etching region C. The hole 224 can be formed.

도 4에는 적어도 하나의 구멍(222,224)이 성장 기판(210)의 일부를 노출하지만, 실시예는 이에 한정되는 것은 아니며, 적어도 하나의 구멍(222,224)이 성장 기판(210)을 노출시키지 않을 수도 있다.In FIG. 4, at least one hole 222, 224 exposes a portion of the growth substrate 210, but embodiments are not limited thereto and at least one hole 222, 224 may not expose the growth substrate 210. .

다음으로 도 5에 도시된 바와 같이, 제2 영역(D)의 발광 구조물(130) 측면 및 제1 영역의 제1 도전형 반도체층(136) 상에 패시베이션층(140)을 형성한다. 패시베이션층(140)은 전도성 물질 또는 비전도성 물질일 수 있다. 예컨대, 패시베이션층(140)은 SiO2층일 수 있다. 이때 적어도 하나의 구멍(222,224) 내에는 패시베이션층(140)이 형성되지 않는다. 패시베이션층(140)은 제2 영역(D)의 발광 구조물(130)의 측면에 인접하는 제2 도전형 반도체층(132)의 상부 면에도 형성될 수 있다. Next, as illustrated in FIG. 5, the passivation layer 140 is formed on the light emitting structure 130 side surface of the second region D and the first conductivity-type semiconductor layer 136 of the first region. The passivation layer 140 may be a conductive material or a nonconductive material. For example, passivation layer 140 may be a SiO 2 layer. In this case, the passivation layer 140 is not formed in the at least one hole 222, 224. The passivation layer 140 may also be formed on the top surface of the second conductive semiconductor layer 132 adjacent to the side surface of the light emitting structure 130 in the second region D. FIG.

예컨대, 제2 영역(D)의 제2 도전형 반도체층(132)과 적어도 하나의 구멍(222,224)이 형성된 제1 영역의 제1 도전형 반도체층(136) 상에 절연층(예컨대, SiO2)을 증착하고, 증착된 절연층을 식각하여 제2 영역(D)의 제2 도전형 반도체층(132) 및 제1 영역의 적어도 하나의 구멍(222,224)을 노출하는 패시베이션층(140)을 형성할 수 있다.For example, an insulating layer (eg, SiO 2 ) is formed on the first conductive semiconductor layer 136 of the first region in which the second conductive semiconductor layer 132 and the at least one hole 222 and 224 of the second region D are formed. Evaporation of the deposited insulating layer to form the passivation layer 140 exposing the second conductive semiconductor layer 132 of the second region D and at least one hole 222, 224 of the first region. can do.

도 5에 도시된 바와 달리, 패시베이션층(140)은 제2 영역(D)의 발광 구조물(130) 측면에만 형성되고, 제1 영역의 제1 도전형 반도체층(136) 상에는 형성되지 않을 수 있다.Unlike FIG. 5, the passivation layer 140 may be formed only on the side of the light emitting structure 130 of the second region D, and may not be formed on the first conductive semiconductor layer 136 of the first region. .

다음으로 도 6에 도시된 바와 같이, 적어도 하나의 구멍(222,224)을 채우는 제1 전극(152,154)을 제1 제1 영역 및 제2 식각 영역의 패시베이션층(140) 상에 형성한다. 적어도 하나의 구멍(222,224)에 채워진 제1 전극(152,154) 부분은 제1 도전형 반도체층(136)과 접하며, 채워진 제1 전극(152,154)은 성장 기판(210)에 접할 수 있다.Next, as shown in FIG. 6, first electrodes 152 and 154 filling the at least one hole 222 and 224 are formed on the passivation layer 140 of the first and second etching regions. Portions of the first electrodes 152 and 154 filled in the at least one hole 222 and 224 may be in contact with the first conductive semiconductor layer 136, and the filled first electrodes 152 and 154 may be in contact with the growth substrate 210.

이때 제1 전극(152,154)은 제2 영역(D)의 발광 구조물(130)의 둘레 또는 양측에 형성되며, 발광 구조물(130)의 측면과 제1 전극(152,154)은 그 사이에 패시베이션층(140)이 개재되어 양자는 전기적으로 절연될 수 있다.In this case, the first electrodes 152 and 154 are formed on the circumference or both sides of the light emitting structure 130 in the second region D, and the side surface of the light emitting structure 130 and the first electrode 152 and 154 passivation layer 140 therebetween. ) May be electrically insulated from each other.

다음으로 도 7에 도시된 바와 같이, 제2 영역(D)의 제2 도전형 반도체층(132) 상에 오믹층(125)을 형성하고, 오믹층(125) 상에 반사층(120)을 형성한다.Next, as shown in FIG. 7, the ohmic layer 125 is formed on the second conductivity-type semiconductor layer 132 of the second region D, and the reflective layer 120 is formed on the ohmic layer 125. do.

예를 들면, 오믹층(125) 및 반사층(120)은 전자빔(E-beam) 증착, 스퍼터링(Sputtering), PECVD(Plasma Enhanced Chemical Vapor Deposition) 중 어느 하나의 방법에 의해 형성될 수 있다.For example, the ohmic layer 125 and the reflective layer 120 may be formed by any one of electron beam (E-beam) deposition, sputtering, and plasma enhanced chemical vapor deposition (PECVD).

다음으로 도 8에 도시된 바와 같이, 반사층(120) 상에 접합층(115)을 매개로 하여 지지 기판(110)을 형성한다. 지지 기판(110)은 접합층(115) 상에 부착된다.Next, as shown in FIG. 8, the support substrate 110 is formed on the reflective layer 120 through the bonding layer 115. The support substrate 110 is attached on the bonding layer 115.

다음으로 도 9를 참조하면, 성장 기판(210)을 발광 구조물(130)로부터 제거하여 제1 도전형 반도체층(136)을 노출시킨다. 이때 제1 전극(152,154)의 일부도 노출될 수 있다. 도 9는 도 8에 도시된 구조물을 뒤집어서 도시한다.Next, referring to FIG. 9, the growth substrate 210 is removed from the light emitting structure 130 to expose the first conductivity type semiconductor layer 136. In this case, a portion of the first electrodes 152 and 154 may also be exposed. 9 shows the structure shown in FIG. 8 upside down.

성장 기판(210)은 레이저 리프트 오프(Laser Lift Off) 방법 또는 화학적 리프트 오프(Chemical Lift Off) 방법에 의해 제거될 수 있다. 제1 도전형의 반도체층(136)의 상면에 광 추출 효율 향상을 위한 러프니스 패턴(910)을 형성한다. 러프니스 패턴(910)은 습식 식각 공정 또는 건식 식각 공정에 의해 형성될 수 있다.The growth substrate 210 may be removed by a laser lift off method or a chemical lift off method. A roughness pattern 910 is formed on the upper surface of the first conductive semiconductor layer 136 to improve light extraction efficiency. The roughness pattern 910 may be formed by a wet etching process or a dry etching process.

그리고, 칩 분리 공정을 통해 단위 칩 영역으로 분리하면 복수 개의 발광 소자를 제작할 수 있다. 칩 분리 공정은 예를 들어, 블레이드(blade)를 이용해 물리적인 힘을 가하여 분리시키는 브레이킹 공정, 칩 경계에 레이저를 조사하여 칩을 분리시키는 레이저 스크라이빙 공정, 및 습식 식각 또는 건식 식각을 포함하는 식각 공정 등을 포함할 수 있으나, 이에 대해 한정하지는 않는다.In addition, when the light emitting device is separated into a unit chip region through a chip separation process, a plurality of light emitting devices may be manufactured. The chip separation process includes, for example, a braking process for separating physical force by using a blade, a laser scribing process for separating a chip by irradiating a laser to a chip boundary, and wet etching or dry etching. It may include an etching process, but is not limited thereto.

도 11은 실시예에 따른 발광 소자 패키지를 나타낸다. 도 11을 참조하면 실시 예에 따른 발광 소자 패키지는 패키지 몸체(710), 제1 금속층(712), 제2 금속층(714), 발광 소자(720), 반사판(725), 와이어(730), 및 봉지층(740)을 포함한다.11 illustrates a light emitting device package according to an embodiment. Referring to FIG. 11, the light emitting device package according to the embodiment may include a package body 710, a first metal layer 712, a second metal layer 714, a light emitting device 720, a reflector 725, a wire 730, and An encapsulation layer 740 is included.

패키지 몸체(710)는 일측 영역에 캐버티(cavity)가 형성된 구조이다. 이때 캐버티의 측벽은 경사지게 형성될 수 있다. 패키지 몸체(710)는 실리콘 기반의 웨이퍼 레벨 패키지(wafer level package), 실리콘 기판, 실리콘 카바이드(SiC), 질화알루미늄(aluminum nitride, AlN) 등과 같이 절연성 또는 열전도도가 좋은 기판으로 형성될 수 있으며, 복수 개의 기판이 적층되는 구조일 수 있다. 실시 예는 상술한 몸체의 재질, 구조, 및 형상으로 한정되지 않는다. The package body 710 has a structure in which a cavity is formed in one region. At this time, the side wall of the cavity may be formed to be inclined. The package body 710 may be formed of a substrate having good insulation or thermal conductivity, such as a silicon-based wafer level package, a silicon substrate, silicon carbide (SiC), aluminum nitride (AlN), or the like. It may have a structure in which a plurality of substrates are stacked. Embodiment is not limited to the material, structure, and shape of the body described above.

제1 금속층(712) 및 제2 금속층(714)은 열 배출이나 발광 소자의 장착을 고려하여 서로 전기적으로 분리되도록 패키지 몸체(710)의 표면(710)에 배치된다. 발광 소자(720)는 제1 금속층(712) 및 제2 금속층(714)과 전기적으로 연결된다.The first metal layer 712 and the second metal layer 714 are disposed on the surface 710 of the package body 710 to be electrically separated from each other in consideration of heat dissipation or mounting of a light emitting device. The light emitting device 720 is electrically connected to the first metal layer 712 and the second metal layer 714.

예컨대, 도 1 또는 도 10에 도시된 발광 소자의 제2 전극층(105)은 제2 금속층(714)에 전기적으로 연결된다. 와이어(730)의 일측은 제1 전극(152,154 또는 952,954)의 상부 면과 본딩되고, 와이어(730)의 타측은 제1 금속층(712)에 본딩될 수 있다. 또는 제1 전극(952,954)은 하부 면이 제1 금속층(712)과 직접 본딩 또는 다이 본딩될 수도 있다.For example, the second electrode layer 105 of the light emitting device illustrated in FIG. 1 or 10 is electrically connected to the second metal layer 714. One side of the wire 730 may be bonded to the top surface of the first electrode 152, 154 or 952, 954, and the other side of the wire 730 may be bonded to the first metal layer 712. Alternatively, the bottom surface of the first electrodes 952 and 954 may be directly bonded or die bonded to the first metal layer 712.

반사판(725)은 발광 소자에서 방출된 빛을 소정의 방향으로 지향하도록 패키지 몸체(710)의 캐버티 측벽에 형성된다. 반사판(725)은 광반사 물질로 이루어지며, 예컨대, 금속 코팅이거나 금속 박편일 수 있다.The reflecting plate 725 is formed on the side wall of the cavity of the package body 710 to direct light emitted from the light emitting element in a predetermined direction. The reflector plate 725 is made of a light reflective material, and may be, for example, a metal coating or a metal flake.

봉지층(740)은 패키지 몸체(710)의 캐버티 내에 위치하는 발광 소자(720)를 포위하여 발광 소자(720)를 외부 환경으로부터 보호한다. 봉지층(740)은 에폭시 또는 실리콘과 같은 무색 투명한 고분자 수지 재질로 이루어진다. 봉지층(740)은 발광 소자(720)에서 방출된 광의 파장을 변화시킬 수 있도록 형광체가 포함될 수 있다. The encapsulation layer 740 surrounds the light emitting device 720 positioned in the cavity of the package body 710 to protect the light emitting device 720 from the external environment. The encapsulation layer 740 is made of a colorless transparent polymer resin material such as epoxy or silicon. The encapsulation layer 740 may include a phosphor to change the wavelength of light emitted from the light emitting device 720.

실시예에 따른 발광 소자 패키지는 복수 개가 기판 상에 어레이되며, 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다.A plurality of light emitting device packages according to the embodiment may be arranged on a substrate, and a light guide plate, a prism sheet, a diffusion sheet, or the like, which is an optical member, may be disposed on an optical path of the light emitting device package.

또 다른 실시예는 상술한 실시 예들에 기재된 발광 소자 또는 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.Another embodiment may be implemented as a display device, an indicator device, or a lighting system including the light emitting device or the light emitting device package described in the above embodiments, and for example, the lighting system may include a lamp or a street lamp.

도 12는 실시예에 따른 발광 소자를 포함하는 조명 장치를 나타낸다. 도 12를 참조하면, 조명장치(800)는 전원 결합부(810), 열발산판(heat sink, 820), 발광 모듈(830), 반사경(reflector, 840), 및 커버 캡(cover cap, 850), 및 렌즈부(860)를 포함한다.12 illustrates a lighting device including a light emitting device according to the embodiment. Referring to FIG. 12, the lighting device 800 includes a power coupling unit 810, a heat sink 820, a light emitting module 830, a reflector 840, and a cover cap 850. ), And a lens unit 860.

전원 결합부(810)는 상단이 외부의 전원 소켓(미도시)에 삽입되는 스크류 형상이며, 외부 전원 소켓에 삽입되어 발광 모듈(830)에 전원을 공급한다. 열발산판(820)은 측면에 형성되는 열발산핀 통하여 발광 모듈(830)로부터 발생하는 열을 외부로 방출한다. 열발산판(820)의 상단은 전원 결합부(810)의 하단과 스크루 결합된다.The power coupling unit 810 has a screw shape in which an upper end is inserted into an external power socket (not shown), and is inserted into an external power socket to supply power to the light emitting module 830. The heat dissipation plate 820 emits heat generated from the light emitting module 830 to the outside through the heat dissipation pins formed at the side surfaces. The upper end of the heat dissipation plate 820 is screwed with the lower end of the power coupling unit 810.

열발산판(820)의 밑면에는 회로 기판 상에 실장되는 발광 소자 패키지들을 포함하는 발광 모듈(840)이 고정된다. 이때 발광 소자 패키지들은 도 10에 도시된 실시예에 따른 발광 소자 패키지일 수 있다.A light emitting module 840 including light emitting device packages mounted on a circuit board is fixed to a bottom surface of the heat dissipation plate 820. In this case, the light emitting device packages may be light emitting device packages according to the exemplary embodiment illustrated in FIG. 10.

조명 장치(800)는 발광 모듈(830) 하부에는 발광 모듈을 전기적으로 보호하기 위한 절연 시트(832) 및 반사 시트(834) 등을 더 포함할 수 있다. 또한 발광 모듈(840)에 의하여 조사된 광의 진행 경로 상에 다양한 광학적 기능을 수행하는 광학 부재가 배치될 수 있다.The lighting device 800 may further include an insulating sheet 832 and a reflective sheet 834 for electrically protecting the light emitting module under the light emitting module 830. In addition, an optical member that performs various optical functions may be disposed on a path of the light radiated by the light emitting module 840.

반사경(840)은 원뿔대 형상으로 열발산판(820)의 하단과 결합하며, 발광 모듈(830)로부터 조사되는 광을 반사시킨다. 커버 캡(850)은 원형의 링 형상을 가지며, 반사경(840) 하단에 결합된다. 렌즈부(860)는 커버 캡(850)에 끼워진다. 도 11에 도시된 조명 장치(800)는 건물의 천장이나 벽체 내에 매입되어 다운라이트(downlight)로 이용할 수 있다.The reflector 840 is combined with the lower end of the heat dissipation plate 820 in the shape of a truncated cone and reflects light emitted from the light emitting module 830. The cover cap 850 has a circular ring shape and is coupled to the bottom of the reflector 840. The lens unit 860 is fitted to the cover cap 850. The lighting device 800 illustrated in FIG. 11 may be embedded in a ceiling or a wall of a building and used as a downlight.

이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.Features, structures, effects, and the like described in the above embodiments are included in at least one embodiment of the present invention, and are not necessarily limited to only one embodiment. Furthermore, the features, structures, effects, and the like illustrated in each embodiment may be combined or modified with respect to other embodiments by those skilled in the art to which the embodiments belong. Therefore, it should be understood that the present invention is not limited to these combinations and modifications.

110: 지지 기판 115: 접합층
120: 반사층 125: 오믹층
130: 발광 구조물 132: 제2 도전형 반도체층
134: 활성층 136: 제1 도전형 반도체층
140: 패시베이션층 152,154: 제1 전극
910: 러프니스 패턴.110: support substrate 115: bonding layer
120: reflective layer 125: ohmic layer
130: light emitting structure 132: second conductive semiconductor layer
134: active layer 136: first conductive semiconductor layer
140: passivation layer 152, 154: first electrode
910: Roughness pattern.

Claims (10)

제2 전극층;
상기 제2 전극층 상의 제2 도전형 반도체층;
상기 제2 도전형 반도체층 상의 활성층;
상기 활성층 상에 형성되고, 상기 활성층 및 상기 제2 도전형 반도체층과 오버랩되는 제1 영역과 오버랩되지 않는 제2 영역을 갖는 제1 도전형 반도체층; 및
상기 제1 영역의 적어도 일 측에 형성되는 제1 전극을 포함하며,
상기 제1 전극은 상기 제1 도전형 반도체층으로 돌기를 형성하는 발광 소자.A second electrode layer;
A second conductivity type semiconductor layer on the second electrode layer;
An active layer on the second conductivity type semiconductor layer;
A first conductivity type semiconductor layer formed on the active layer and having a second area not overlapping the first area overlapping the active layer and the second conductivity type semiconductor layer; And
A first electrode formed on at least one side of the first region,
The first electrode is a light emitting device for forming a projection to the first conductive semiconductor layer. 제1항에 있어서, 상기 발광 소자는,
상기 제1 영역의 제1 도전형 반도체층과 상기 제2 영역의 제1 도전형 반도체층은 단차를 갖는 발광 소자.The method of claim 1, wherein the light emitting device,
The light emitting device of claim 1, wherein the first conductive semiconductor layer in the first region and the first conductive semiconductor layer in the second region have steps. 제1항에 있어서, 상기 발광 소자는,
상기 제1 전극과 상기 활성층 사이 및 상기 제1 전극과 상기 제2 도전형 반도체층 사이에 형성되는 패시베이션층을 더 포함하는 발광 소자.The method of claim 1, wherein the light emitting device,
And a passivation layer formed between the first electrode and the active layer and between the first electrode and the second conductive semiconductor layer. 제1항에 있어서, 상기 발광 소자는,
상기 제2 도전형 반도체층과 상기 활성층 각각의 측면, 상기 제1 영역의 상기 제1 도전형 반도체층의 측면 및 하부면에 형성되는 패시베이션층을 더 포함하며,
상기 제1 전극은,
상기 하부면 상에 형성되는 패시베이션층을 관통하여 상기 제1 도전형 반도체층과 접하는 발광 소자.The method of claim 1, wherein the light emitting device,
A passivation layer formed on side surfaces of each of the second conductive semiconductor layer and the active layer, and on side and bottom surfaces of the first conductive semiconductor layer in the first region,
The first electrode,
A light emitting device passing through the passivation layer formed on the lower surface and in contact with the first conductive semiconductor layer. 제4항에 있어서, 상기 제1 전극의 돌기는,
상기 패시베이션층 및 상기 제1 도전형 반도체층을 관통하는 발광 소자.The protrusion of the first electrode according to claim 4,
The light emitting device penetrating the passivation layer and the first conductive semiconductor layer. 제1항에 있어서,
상기 제2 영역의 제1 도전형 반도체층은 상기 제2 전극층과 오버랩되지 않는 발광 소자.The method of claim 1,
The first conductive semiconductor layer of the second region does not overlap with the second electrode layer. 제2항에 있어서,
상기 제2 영역의 상기 제1 도전형 반도체층은 상기 활성층보다 높게 위치하는 발광 소자.The method of claim 2,
The first conductive semiconductor layer of the second region is located higher than the active layer. 제1항에 있어서,
상기 제1 전극과 상기 제2 전극층은 서로 이격하는 발광 소자.The method of claim 1,
The first electrode and the second electrode layer is spaced apart from each other. 제1항에 있어서, 상기 제2 전극층은,
지지 기판;
상기 지지 기판 상의 반사층;
상기 지지 기판과 상기 반사층 사이의 접합층; 및
상기 반사층 상의 오믹층을 포함하는 발광 소자.The method of claim 1, wherein the second electrode layer,
Support substrates;
A reflective layer on the support substrate;
A bonding layer between the support substrate and the reflective layer; And
A light emitting device comprising an ohmic layer on the reflective layer. 제9항에 있어서, 상기 제1 전극은,
상기 지지 기판의 하면과 동일한 수평면까지 확장되는 발광 소자.The method of claim 9, wherein the first electrode,
The light emitting device is extended to the same horizontal plane as the lower surface of the support substrate.
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