KR20110082932A - 전기 이중층 커패시터 및 그 제조방법 - Google Patents

전기 이중층 커패시터 및 그 제조방법 Download PDF

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Abstract

본 발명은 전기 이중층 커패시터 및 그 제조방법에 관한 것으로서, 본 발명의 일 실시 형태에 따른 전기 이중층 커패시터는 내부에 수납공간을 가지며 절연성 수지로 이루어진 외장 케이스; 상기 외장 케이스에 매립되며, 상기 수납공간으로 노출되는 제1면과 상기 외장 케이스의 외부영역으로 노출되는 제2면을 각각 갖는 제1 및 제2 외부 단자; 및 상기 수납공간에 배치되며, 상기 제1면과 전기적으로 연결된 칩형 전기 이중층 커패시터 셀;을 포함하고, 상기 칩형 전기 이중층 커패시터 셀은 서로 대향 배치되며, 서로 반대 극성의 전기가 인가되는 제1 및 제2 전극, 상기 제1 및 제2 전극 사이에 배치되며, 전기가 인가되지 않는 적어도 하나 이상의 유도 전극층, 및 상기 제1 및 제2 전극과 상기 유도 전극층 사이에 각각 배치된 제1 및 제2 분리막을 포함한다.

Description

전기 이중층 커패시터 및 그 제조방법{Electric double layer capacitor and method for manufacturing the same}
본 발명은 전기 이중층 커패시터 및 그 제조방법에 관한 것으로서, 보다 구체적으로는 내전압 및 동작 전압이 증가되고, 높은 에너지 저장 밀도를 갖는 전기 이중층 커패시터 및 그 제조방법에 관한 것이다.
전기이중층 커패시터(EDLC ; Electric Double Layer Capacitor)는 분리막을 사이에 두고 양극과 음극의 2개의 전극을 서로 대향하게 배치하고, 대향 면에 각각 부호가 다른 한 쌍의 전하층(전기 이중층)이 생성된 것을 이용한 에너지 저장 매체이다.
전기이중층 커패시터는 각종 전기ㆍ전자기기의 보조전원, IC 백업전원 등으로 주로 사용되고 있으며, 최근에는 장난감, 산업용 전원, UPS(UNINTERRUPTED POWER SUPPLY), 태양열 에너지 저장, HEV/EV SUB POWER 등에까지 폭넓게 응용되고 있다.
전기이중층 커패시터는 일반적으로 케이스 내에 단위 셀을 내장한 다음 전해질을 수용함으로써 제작된다. 이때, 단위 셀은 한 쌍의 전극과 분리막이 교호(交互)로 적층되어 구성된다.
통상적으로 전기이중층 커패시터에 요구되는 적정 전압 및 용량을 갖도록 위와 같은 단위 셀이 두개 이상 직렬 및 병렬로 연결되어 전기이중층 커패시터를 구성한다.
한 쌍의 전극은 외부에서 인가되는 전기의 부호에 따라 양극(+) 또는 음극(-)으로 그 부호가 결정되며, 이러한 한 쌍의 전극에는 외부에서 전기를 인가하기 위한 단자가 인출되어 있다.
한 쌍의 전극에는 각각 양전하(+)와 음전하(-)가 분극되어 하나의 단위 셀에는 2곳의 전하층(전기 이중층)이 생성된다.
그러나 종래의 단위 셀은 내전압(Surge Voltage)이 3.0V이하, 일반적으로는 동작전압(Operating Voltage)이 2.3V 내지 2.7V로 낮아 실제 전자제품에 적용하기 위한 동작전압을 갖게 위해서는 2개 이상의 단위 셀을 직렬로 연결하여 사용하였다.
전기이중층 커패시터는 활성탄 전극을 이용하여 대향면적(비표면적)을 증가시키고, 전해질을 사용하여 용량을 향상시킨 것으로, 전극의 대향면적을 늘려 용량을 증가시킬 수 있다.
또한, 순간 충방전이 가능한 전기이중층 커패시터는 전지에 비하여 출력 특성이 좋지만, 방전과 동시에 전압이 점진적으로 떨어져 단위 셀 당 낮은 전압을 가지고, 에너지 저장 밀도가 전지에 비해 작다. 이에 따라, 전지의 출력용 보조전원 및 기타 전기 전자 장치의 보조전원 장치로 사용되는 것이 일반적이었다.
IC 및 백업전원 제품 등의 전자제품은 동작전압이 1.8V 이상, 유용하게는 3V에서 48V까지의 넓은 전압 범위가 요구된다. 이에 따라 이러한 제품에 사용하기 위해서는 2개 이상의 단위 셀을 직렬로 연결하여 동작 전압을 증가시킨 뒤에 사용하였다.
그러나 2개 이상의 각 단위 셀을 외부 직렬연결을 통하여 커패시터의 동작전압을 증가시키는 경우에는 필연적으로 발생하는 각 단위 셀 간의 밸런스 문제를 해결해야 한다. 구체적으로, 단위 셀의 용량, 등가직렬저항(ESR), 누설전류 등을 고려하여 커패시터의 전체 동작 전압이 하나의 단위 셀에 집중되지 않도록 저항, 다이오드, 기타 IC 등의 전압 밸런스 보호 회로를 필요로 하게 된다.
한편, 에너지 저장 매체는 저장 할 수 있는 에너지 양에 대하여 고유한 값으로 표기하고 있는데, 전지는 안정적인 전압 범위를 가지고 있어, 전지의 경우에는 1AH(1A전류를 1시간 동안 쓸 수있는 저장용량)으로 표기한다.
그러나, 전기 이중층 커패시터의 경우에는 F(Farad)로 표기한다. 이것은 전기이중층 커패시터의 전압이 방전과 동시에 변화되기 때문에 일반적인 축전지(커패시터)의 용량 표기법을 따라 F로 표기한 것이다. 또한, 초고용량 전기이중층 커패시터는 기존의 mF, uF 등의 용량을 가지는 콘덴서에 비하여 약 1,000배 내지는 백만배가 되기 때문에 초고용량이라고 한다. 하지만 종래의 전기이중층 커패시터는 그 전압에 있어서 전술한 바와 같이 기존의 전지나 콘덴서에 비하여 상당히 낮은 동작전압을 가지고 있다.
에너지 저장에 관한 하나의 자료가 되는 에너지 저장량은 전지 및 콘덴서와 마찬가지로 전기이중층 커패시터에 있어서도 에너지의 양을 비교할 수 있는 좋은 지표라 할 수 있다. 에너지 저장량은 아래와 같이 식을 통하여 구해질 수 있다.
최대 에너지 저장량(J) = 1/2CV2
(위 식에서 C는 셀당의 정전용량(F), V는 셀에 인가 가능한 전압이다.)
위 식에 나타낸 바와 같이, 최대 에너지 저장량는 용량에 비례하지만, 전압에는 제곱에 비례한다는 것을 알 수 있다. 즉, 동일한 면적에서 전압을 2배 증가시키면 최대 에너지 저장량은 4배 증가하지만, 용량을 2배 증가시키면 최대 에너지 저장량는 2배의 증가만이 발생한다. 따라서, 전기이중층 커패시터의 사용할 수 있는 최대 에너지의 양을 증가시키는 가장 좋은 방법은 전압을 증가시키는 것이라 할 수 있다.
그러나 전술한 바와 같이, 종래에는 단위 셀을 직렬로 연결하여 동작전압을 높여 왔으나, 이러한 방법은 단위 셀의 용량, 용량변화율, ESR, 저항변화율, 누설전류, 누설 전류 변화율 등 반복 싸이클에 의하여 단위 셀 간의 전압 균형이 깨지게 되면서 어느 하나의 단위 셀에 높은 전압이 걸리는 문제점이 있었다. 이는 결국 전해질 물질이 분해(3.0V이상의 전압이 인가되는 경우 전해질이 분해됨)되고, 내부저항이 증가되며, 정전용량의 저하 등의 문제점을 유발시킨다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명은 내전압 및 동작 전압이 증가되고, 높은 에너지 저장 밀도를 갖는 전기 이중층 커패시터 및 그 제조방법을 제공하는 것이다.
본 발명의 일 실시형태는 서로 대향 배치되며, 서로 반대 극성의 전기가 인가되는 제1 및 제2 전극; 상기 제1 및 제2 전극 사이에 배치되며, 전기가 인가되지 않는 적어도 하나 이상의 유도 전극층; 및 상기 제1 및 제2 전극과 상기 유도 전극층 사이에 각각 배치된 제1 및 제2 분리막;을 포함하는 칩형 전기 이중층 캐패시터 셀을 제공한다.
상기 유도 전극층은 집전체와 상기 집전체의 양면에 형성된 전극물질을 포함할 수 있다.
본 발명의 다른 실시형태는 내부에 수납공간을 가지며 절연성 수지로 이루어진 외장 케이스; 상기 외장 케이스에 매립되며, 상기 수납공간으로 노출되는 제1면과 상기 외장 케이스의 외부영역으로 노출되는 제2면을 갖는 제1 및 제2 외부 단자; 및 상기 수납공간에 배치되며, 상기 제1면과 전기적으로 연결된 칩형 전기 이중층 커패시터 셀;을 포함하고, 상기 칩형 전기 이중층 커패시터 셀은 서로 대향 배치되며, 서로 반대 극성의 전기가 인가되는 제1 및 제2 전극, 상기 제1 및 제2 전극 사이에 배치되며, 전기가 인가되지 않는 적어도 하나 이상의 유도 전극층, 및 상기 제1 및 제2 전극과 상기 유도 전극층 사이에 각각 배치된 제1 및 제2 분리막을 포함하는 전기 이중층 캐패시터를 제공한다.
상기 유도 전극층은 집전체와 상기 집전체의 양면에 형성된 전극물질을 포함할 수 있다.
상기 칩형 전기 이중층 커패시터 셀은 서로 대향 배치되며, 서로 반대 극성의 전기가 인가되는 제1 및 제2 전극, 상기 제1 및 제2 전극 사이에 배치되며, 전기가 인가되지 않는 적어도 하나 이상의 유도 전극층, 및 상기 제1 및 제2 전극과 상기 유도 전극층 사이에 각각 배치된 제1 및 제2 분리막을 포함하는 단위 셀이 적층된 것일 수 있다.
상기 외장 케이스는 상기 절연성 수지와 상기 제1 및 제2 외부 단자가 일체로 성형된 것일 수 있다.
상기 제1 및 제2 외부 단자는 상기 외장 케이스의 동일 면에 형성된 것일 수 있다.
상기 외장 케이스는 상면이 개방된 수납공간을 가지며, 제1 및 제2 외부단자가 매립된 하부 케이스 및 상기 수납공간을 덮도록 상기 하부 케이스에 장착된 상부 캡으로 이루어질 수 있다.
본 발명의 또 다른 실시 형태는 절연성 수지와 제1 및 제2 외부 단자를 일체로 성형하여 상면이 개방된 수납공간을 가지면서, 상기 제1 및 제2 외부단자의 제1면은 외부 영역으로 노출되고, 제2면은 상기 수납 공간으로 노출되도록 하부 케이스를 형성하는 단계; 서로 대향 배치되며, 서로 반대 극성의 전기가 인가되는 제1 및 제2 전극, 상기 제1 및 제2 전극 사이에 배치되며, 전기가 인가되지 않는 적어도 하나 이상의 유도 전극층, 및 상기 제1 및 제2 전극과 상기 유도 전극층 사이에 각각 배치된 제1 및 제2 분리막을 포함하는 칩형 전기 이중층 캐패시터 셀을 마련하는 단계; 상기 수납 공간으로 노출된 상기 제1면과 전기적으로 연결되도록 상기 수납공간에 상기 칩형 전기 이중층 커패시터 셀을 실장하는 단계; 및 상기 수납 공간을 덮도록 상부 갭을 상기 하부 케이스 상에 장착하는 단계;를 포함하는 전기 이중층 커패시터의 제조방법을 제공한다.
상기 유도 전극층은 집전체와 상기 집전체의 양면에 형성된 전극물질을 포함할 수 있다.
상기 칩형 전기 이중층 커패시터 셀은 서로 대향 배치되며, 서로 반대 극성의 전기가 인가되는 제1 및 제2 전극, 상기 제1 및 제2 전극 사이에 배치되며, 전기가 인가되지 않는 적어도 하나 이상의 유도 전극층, 및 상기 제1 및 제2 전극과 상기 유도 전극층 사이에 각각 배치된 제1 및 제2 분리막을 포함하는 단위 셀이 적층된 것일 수 있다.
상기 하부 케이스의 형성은 인서트 사출 성형에 의하여 수행될 수 있다.
본 발명에 따른 칩형 전기 이중층 커패시터 셀은 전기가 인가되는 제1 및 제2 전극과 상기 제1 및 제2 전극 사이에 전기가 인가되지 않는 적어도 하나 이상의 유도 전극층을 포함한다. 상기 칩형 전기 이중층 커패시터 셀은 대향하는 전극의 개수가 증가되고, 전극의 대향면이 증가하여 전하층이 증가한다. 이에 따라 칩형 전기 이중층 커패시터 셀의 내전압 및 동작 전압이 증가된다.
또한, 상기 칩형 전기 이중층 커패시터 셀을 포함하는 전기 이중층 커패시터는 외장 케이스와 외부단자가 일체로 형성되어 공간활용도가 높다. 이에 따라, 전기 이중층 커패시터가 소형화되면서 내전압 및 동작 전압이 증가되어 높은 에너지 저장 밀도를 가질 수 있다.
도 1a은 본 발명의 일 실시 형태에 따른 칩형 전기 이중층 커패시터를 나타내는 개략적인 사시도이고, 도 1b는 도 1a의 I-I'을 따라 취한 칩형 전기 이중층 커패시터 패키지를 나타내는 개략적인 단면도이다.
도 2a는 본 발명의 일 실시 형태에 따른 칩형 전기 이중층 커패시터 셀의 단위 셀을 나타내는 개략적인 단면도이고, 도 2b는 도 2a에 도시된 단위 셀의 전하 분포 및 분극된 모습을 개략적으로 나타낸 모식도이다.
도 3a 내지 도 3c는 본 발명의 일 실시형태에 따른 전기 이중층 커패시터의 제조방법을 설명하기 위한 공정별 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1a은 본 발명의 일 실시 형태에 따른 칩형 전기 이중층 커패시터를 나타내는 개략적인 사시도이고, 도 1b는 도 1a의 I-I'을 따라 취한 칩형 전기 이중층 커패시터 패키지를 나타내는 개략적인 단면도이다.
도 1a 및 도 1b를 참조하면, 본 실시 형태에 따른 전기 이중층 커패시터는 내부에 수납공간(111)을 가지며, 절연성 수지로 이루어진 외장 케이스(110)와 상기 외장 케이스(110)의 수납 공간에 배치되는 칩형 전기 이중층 커패시터 셀(120)를 포함한다.
상기 제1 및 제2 외부단자(130a, 130b)는 상기 외장 케이스(110)에 매립되며, 상기 제 1 및 제2 외부단자(130a, 130b)는 상기 수납공간(111)으로 노출되는 제1면(131a, 131b)과 상기 외장 케이스의 외부영역으로 노출되는 제2면(132a, 132b)을 갖는다. 즉, 상기 제1 및 제2 외부단자(130a, 130b)는 상기 외장 케이스(110)의 외부 영역과 상기 수납공간(111)의 내부 영역을 연결하는 구조이다.
상기 외장 케이스(110)는 인서트 성형 등에 의하여 절연성 수지와 제1 및 제2 외부단자(130a, 130b)를 일체로 성형하여 제조할 수 있다.
상기 외장 케이스(110)의 수납공간(111)에는 칩형 전기 이중층 커패시터 셀(120)이 배치되며, 상기 칩형 전기 이중층 커패시터 셀(120)은 상기 수납공간(111)으로 노출된 제1 및 제2 외부단자(130a, 130b)의 제1면(131a, 131b)과 전기적으로 연결된다. 상기 제1 및 제2 외부단자(130a, 130b)의 제2면(132a, 132b)은 칩형 전기 이중층 커패시터 셀(120)을 외부 전원과 전기적으로 연결하기 위한 일 수단일 수 있다.
상기 제1 및 제2 외부단자(130a, 130b)는 외장 케이스(110)의 동일 면에 형성될 수 있다. 또한, 도시되지 않았으나, 제1 및 제2 외부단자는 각각 외장 케이스의 다른 면에 형성될 수 있다.
상기 제1 및 제2 외부단자(130a, 130b)가 동일 면에 형성되는 경우 상기 전기 이중층 커패시터는 추가 구조물 없이 그 구조 자체로 표면실장(SMT)이 가능하다. 이를 위하여, 제1 및 제2 외부단자(130a, 130b)와 외장 케이스(110)는 하나의 평면을 이루는 것이 바람직하다.
상기 칩형 전기 이중층 커패시터 셀(120)은 제1 및 제2 전극(123a, 123b), 상기 제1 및 제2 전극 사이에 배치되는 유도 전극층(123c), 상기 제1 및 제2 전극과 상기 유도 전극층 사이에 각각 배치된 제1 및 제2 분리막(124a, 124b)을 포함할 수 있다.
보다 구체적으로, 상기 칩형 전기 이중층 커패시터 셀(120)은 제1 및 제2 전극(123a, 123b), 상기 제1 및 제2 전극 사이에 배치되는 적어도 하나의 이상의 유도 전극층(123c), 상기 제1 및 제2 전극과 상기 유도 전극층 사이에 각각 배치된 제1 및 제2 분리막(124a, 124b)을 포함하는 단위 셀(120A, 120B, 120C)이 하나 이상 적층된 것일 수 있다. 또한 도시되지 않았으나, 상기 칩형 전기 이중층 커패시터 셀은 하나의 단위 셀로 구성될 수도 있다.
도 2a는 본 발명의 일 실시 형태에 따른 칩형 전기 이중층 커패시터 셀의 단위 셀을 나타내는 개략적인 단면도이고, 도 2b는 도 2a에 도시된 단위 셀의 전하 분포 및 분극된 모습을 개략적으로 나타낸 모식도이다.
도 2a 및 도 2b를 참조하면, 상기 칩형 전기 이중층 커패시터 셀(120A)은 제1 및 제2 전극(123a, 123b), 상기 제1 및 제2 전극 사이에 배치되는 유도 전극층(123c), 상기 제1 및 제2 전극과 상기 유도 전극층 사이에 각각 배치된 제1 및 제2 분리막(124a, 124b)을 포함한다.
상기 제1 및 제2 전극(123a, 123b)은 서로 대향 배치되며, 서로 다른 극성의 전기가 인가된다. 상기 제1 및 제2 전극(123a, 123b)은 제1 및 제2 집전체(121a, 121b)와 상기 제1 및 제2 집전체에 형성된 전극물질(122a, 122b)로 이루어질 수 있다. 또한, 도 1b에 도시된 바와 같이, 단위 셀을 적층하기 위하여, 상기 제1 및 제2 전극은 전극 물질이 집전체의 양면에 형성된 양면 전극일 수 있다.
상기 제1 및 제2 집전체(121a, 121b)는 각각 상기 제1 및 제2 전극물질(122a, 122b)에 전기적 신호를 전달하기 위한 도전성 시트로서, 도전성 폴리머나 고무시트 또는 금속박(metallic foil)으로 이루어질 수 있다. 본 실시형태에서, 칩형 전기 이중층 커패시터 셀(120A)은 상기 제1 및 제2 집전체(121a, 121b)에 의하여 제1 및 제2 외부단자(130a, 130b)와 전기적으로 연결된다. 상기 제1 및 제2 집전체(121a, 121b)는 상기 제1 및 제2 외부단자(130a, 130b)와 전기적으로 연결되도록 그 형상은 적절히 변경될 수 있다. 이러한 형상의 변경은 칩형 전기 이중층 커패시터 셀의 형상이나 크기에 영향을 받을 수 있다.
상기 제1 및 제2 전극이 제1 및 제2 집전체를 포함하지 않는 경우라면, 상기 제1 및 제2 전극물질을 고체 상태의 시트로 제조하여 사용될 수 있다.
상기 제1 및 제2 전극물질(122a, 122b)은 분극성 전극 재료를 사용할 수 있으며, 비표면적이 비교적 높은 활성탄 등을 이용할 수 있다. 상기 제1 및 제2 전극(122a, 122b)은 분말 활성탄을 주재료로 한 전극 물질 슬러리를 제1 및 제2 집전체(121a, 121b)에 고착시켜 제조할 수 있다.
상기 제1 및 제2 전극(123a, 123b) 사이에는 전기가 인가되지 않는 유도 전극층(123c)이 배치된다. 유도 전극층(123c)은 제3 집전체(121c)와 상기 집전체에 형성된 전극물질(122c)을 포함할 수 있다. 상기 전극물질(122c)은 상기 제3 집전체(121c)의 양면에 형성될 수 있다.
상기 제1 및 제2 전극(123a, 123b)과 상기 유도 전극층(123c) 사이에는 각각 제1 및 제2 분리막(124a, 124b)이 배치된다.
상기 제1 및 제2 분리막(124a, 124b)은 이온의 투과가 가능하도록 다공성 물질로 이루어질 수 있다. 이에 제한되는 것은 아니나 예를 들면, 폴리프로필렌, 폴리에틸렌, 또는 유리섬유 등의 다공성 물질을 사용할 수 있다.
도 2b를 참조하면, 본 실시형태에 따른 칩형 전기 이중층 커패시터 셀은 4개의 전기 이중층이 형성된다. 제1 및 제2 전극(123a, 123b)에 전기가 인가되면, 상기 제1 및 제2 전극(123a, 123b)은 각각 양극 및 음극으로 분극되고, 제1 및 제2 전극의 대향 면에 전기 이중층이 형성된다. 또한, 상기 유도 전극층(123c)에는 전기가 인가되지 않으나, 제1 및 제2 전극 사이에 배치되어, 유도 전기에 의하여 전하층(전기 이중층)이 형성된다.
본 발명에 따르면, 대향하는 전극의 개수가 증가되고, 전극의 대향면이 증가하여 전하층이 증가한다. 이에 따라 칩형 전기 이중층 커패시터 셀의 내전압 및 동작 전압을 증가시킨다.
상기 제1 및 제2 전극 사이에 배치되는 유도 전극층(123c)의 개수는 제한되지 않으며, 하나 이상 배치될 수 있다. 하나 이상의 유도 전극층이 배치되는 경우, 복수 개의 유도 전극층 사이에는 각각 분리막이 배치될 수 있다. 유도 전극층의 갯수가 증가될수록 전극 대향면이 증가하고, 이에 따라 내전압 및 동작 전압이 증가될 수 있다.
본 실시형태에서, 상기 외장 케이스(110)는 상면이 개방된 수납공간을 가지며, 제1 및 제2 외부단자(130a, 130b)가 매립된 하부 케이스(110a) 및 상기 수납 공단을 덮도록 상기 하부 케이스(110a) 상에 장착된 상부 캡(110b)으로 이루어질 수 있다.
상기 외장 케이스(110)는 절연성 수지로 이루어질 수 있다. 상기 절연성 수지는 이에 제한되는 것은 아니나, 예를 들면 폴리페닐렌 설파이드(Polyphenylene sulfide, PPS) 또는 액정 고분자(Liquid crystal polymer, LCP)일 수 있다. 이에 따라 상기 전기 이중층 커패시터는 높은 온도(약 240-270℃ 정도)로 진행되는 표면 실장 과정에서 내부 구조를 보호할 수 있다.
도 3a 내지 도 3c는 본 발명의 일 실시형태에 따른 전기 이중층 커패시터의 제조방법을 설명하기 위한 공정별 단면도이다.
우선, 도 3a에 도시된 바와 같이, 개방된 수납공간(111)을 가지면서, 상기 수납공간(111)으로 노출되는 제1면(131a, 131b)과 외부영역으로 노출되는 제2면(132a, 132b)을 갖도록 제1 및 제2 외부단자(130a, 130b)가 매립된 하부 케이스(110b)를 형성한다.
상기 하부 케이스(110b)를 형성하는 방법은 절연성 수지와 제1 및 제2 외부단자(130a, 130b)를 일체로 성형하여, 상기 절연성 수지에 제1 및 제2 외부단자(130a, 130b)가 매립될 수 있는 방법이면 특별히 제한되지 않는다. 예를 들면 인서트 사출성형(insert injection molding)을 이용할 수 있다.
보다 구체적으로, 원하는 하부 케이스의 형상을 갖는 금형 내에 제1 및 제2 외부단자를 배치하고, 상기 금형 내에 절연성 수지를 충진한다. 금형에 충진된 절연성 수지는 금형 내에서 냉각 또는 가교에 의하여 제1 및 제2 외부단자와 함께 고화된다. 인서트 성형에 따라 다른 재질을 갖는 절연성 수지 및 제1 및 제2 외부단자는 일체화된다.
다음으로, 도 3b에 도시된 바와 같이, 상기 하부 케이스(110b)의 수납공간으로 노출된 제1 및 제2의 외부단자(130a, 130b)의 제1면(131a, 131b)과 전기적으로 연결되도록 상기 수납공간에 칩형 전기 이중층 커패시터 셀(120)을 실장한다.
상기 칩형 전기 이중층 커패시터 셀(120A)은 상기 제1 전극(123a), 제1 분리막(124a), 유도 전극층(123c), 제2 분리막(124b), 제2 전극(124b)을 순차적으로 적층하여 제조될 수 있다.
상술한 바와 같이, 제1 및 제2 전극(123a, 123b)은 제1 및 제2 집전체(121a, 121b)상에 전극물질(122a, 122b)을 형성하여 제조될 수 있다.
또한 상기 유도 전극층(123c)은 상기 제1 및 제2 전극 사이에 하나 이상 적층될 수 있다. 상기 유도 전극층(123c)은 제3 집전체(121c)의 양면에 전극물질(123c)이 형성된 것 일 수 있다.
상기 칩형 전기 이중층 커패시터 셀(120)은 제1 및 제2 전극(123a, 123b), 상기 제1 및 제2 전극 사이에 배치되는 적어도 하나의 이상의 유도 전극층(123c), 상기 제1 및 제2 전극과 상기 유도 전극층 사이에 각각 배치된 제1 및 제2 분리막(124a, 124b)을 포함하는 단위 셀(120A, 120B, 120C)이 하나 이상 적층된 것일 수 있다.
또한 도시되지 않았으나, 상기 칩형 전기 이중층 커패시터 셀은 하나의 단위 셀로 구성될 수도 있다.
다음으로, 도 3c에 도시된 바와 같이, 하부 케이스(110a)에 칩형 전기 이중층 커패시터 셀(120)을 실장하고, 전해액을 충진한다. 상기 전해액은 수계 전해액 또는 비수계 전해액을 사용할 수 있다. 이후, 상기 수납공간(111)을 덮도록 상부 캡(110b)을 상기 하부 케이스(110a) 상에 장착한다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
110: 외장 케이스 120: 칩형 전기 이중층 커패시터 셀
123a, 123b: 제1 및 제2 전극 124a, 124b: 제1 및 제2 분리막
123c: 유도 전극층 130a, 130b: 제1 및 제2 외부 단자

Claims (12)

  1. 서로 대향 배치되며, 서로 반대 극성의 전기가 인가되는 제1 및 제2 전극;
    상기 제1 및 제2 전극 사이에 배치되며, 전기가 인가되지 않는 적어도 하나 이상의 유도 전극층; 및
    상기 제1 및 제2 전극과 상기 유도 전극층 사이에 각각 배치된 제1 및 제2 분리막;
    을 포함하는 칩형 전기 이중층 캐패시터 셀.
  2. 제1항에 있어서,
    상기 유도 전극층은 집전체와 상기 집전체의 양면에 형성된 전극물질을 포함하는 것을 특징으로 하는 칩형 전기 이중층 커패시터 셀.
  3. 내부에 수납공간을 가지며 절연성 수지로 이루어진 외장 케이스;
    상기 외장 케이스에 매립되며, 상기 수납공간으로 노출되는 제1면과 상기 외장 케이스의 외부영역으로 노출되는 제2면을 갖는 제1 및 제2 외부 단자; 및
    상기 수납공간에 배치되며, 상기 제1면과 전기적으로 연결된 칩형 전기 이중층 커패시터 셀;을 포함하고,
    상기 칩형 전기 이중층 커패시터 셀은 서로 대향 배치되며, 서로 반대 극성의 전기가 인가되는 제1 및 제2 전극, 상기 제1 및 제2 전극 사이에 배치되며, 전기가 인가되지 않는 적어도 하나 이상의 유도 전극층, 및 상기 제1 및 제2 전극과 상기 유도 전극층 사이에 각각 배치된 제1 및 제2 분리막을 포함하는 전기 이중층 캐패시터.
  4. 제3항에 있어서,
    상기 유도 전극층은 집전체와 상기 집전체의 양면에 형성된 전극물질을 포함하는 것을 특징으로 하는 전기 이중층 커패시터.
  5. 제3항에 있어서,
    상기 칩형 전기 이중층 커패시터 셀은 서로 대향 배치되며, 서로 반대 극성의 전기가 인가되는 제1 및 제2 전극, 상기 제1 및 제2 전극 사이에 배치되며, 전기가 인가되지 않는 적어도 하나 이상의 유도 전극층, 및 상기 제1 및 제2 전극과 상기 유도 전극층 사이에 각각 배치된 제1 및 제2 분리막을 포함하는 단위 셀이 적층된 것을 특징으로 하는 전기 이중층 커패시터.
  6. 제3항에 있어서,
    상기 외장 케이스는 상기 절연성 수지와 상기 제1 및 제2 외부 단자가 일체로 성형된 것을 특징으로 하는 전기 이중층 커패시터.
  7. 제3항에 있어서,
    상기 제1 및 제2 외부 단자는 상기 외장 케이스의 동일 면에 형성된 것을 특징으로 하는 전기 이중층 커패시터.
  8. 제3항에 있어서,
    상기 외장 케이스는 상면이 개방된 수납공간을 가지며, 제1 및 제2 외부단자가 매립된 하부 케이스 및 상기 수납공간을 덮도록 상기 하부 케이스에 장착된 상부 캡으로 이루어지는 것을 특징으로 하는 전기 이중층 커패시터.
  9. 절연성 수지와 제1 및 제2 외부 단자를 일체로 성형하여 상면이 개방된 수납공간을 가지면서, 상기 제1 및 제2 외부단자의 제1면은 외부 영역으로 노출되고, 제2면은 상기 수납 공간으로 노출되도록 하부 케이스를 형성하는 단계;
    서로 대향 배치되며, 서로 반대 극성의 전기가 인가되는 제1 및 제2 전극, 상기 제1 및 제2 전극 사이에 배치되며, 전기가 인가되지 않는 적어도 하나 이상의 유도 전극층, 및 상기 제1 및 제2 전극과 상기 유도 전극층 사이에 각각 배치된 제1 및 제2 분리막을 포함하는 칩형 전기 이중층 캐패시터 셀을 마련하는 단계;
    상기 수납 공간으로 노출된 상기 제1면과 전기적으로 연결되도록 상기 수납공간에 상기 칩형 전기 이중층 커패시터 셀을 실장하는 단계; 및
    상기 수납 공간을 덮도록 상부 갭을 상기 하부 케이스 상에 장착하는 단계;
    를 포함하는 전기 이중층 커패시터의 제조방법.
  10. 제9항에 있어서,
    상기 유도 전극층은 집전체와 상기 집전체의 양면에 형성된 전극물질을 포함하는 것을 특징으로 하는 전기 이중층 커패시터의 제조방법.
  11. 제9항에 있어서,
    상기 칩형 전기 이중층 커패시터 셀은 서로 대향 배치되며, 서로 반대 극성의 전기가 인가되는 제1 및 제2 전극, 상기 제1 및 제2 전극 사이에 배치되며, 전기가 인가되지 않는 적어도 하나 이상의 유도 전극층, 및 상기 제1 및 제2 전극과 상기 유도 전극층 사이에 각각 배치된 제1 및 제2 분리막을 포함하는 단위 셀이 적층된 것을 특징으로 하는 전기 이중층 커패시터의 제조방법.
  12. 제9항에 있어서,
    상기 하부 케이스의 형성은 인서트 사출 성형에 의하여 수행되는 것을 특징으로 하는 전기 이중층 커패시터의 제조방법.
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