KR101101455B1 - 전기 이중층 커패시터 패키지 및 그 제조방법 - Google Patents

전기 이중층 커패시터 패키지 및 그 제조방법 Download PDF

Info

Publication number
KR101101455B1
KR101101455B1 KR1020100047517A KR20100047517A KR101101455B1 KR 101101455 B1 KR101101455 B1 KR 101101455B1 KR 1020100047517 A KR1020100047517 A KR 1020100047517A KR 20100047517 A KR20100047517 A KR 20100047517A KR 101101455 B1 KR101101455 B1 KR 101101455B1
Authority
KR
South Korea
Prior art keywords
capacitor
electrodes
double layer
electrically connected
electrode
Prior art date
Application number
KR1020100047517A
Other languages
English (en)
Other versions
KR20110127963A (ko
Inventor
이상균
양완석
노정은
고상철
박동섭
조영수
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020100047517A priority Critical patent/KR101101455B1/ko
Priority to JP2010247798A priority patent/JP2011243944A/ja
Priority to CN2010105371264A priority patent/CN102254707A/zh
Publication of KR20110127963A publication Critical patent/KR20110127963A/ko
Application granted granted Critical
Publication of KR101101455B1 publication Critical patent/KR101101455B1/ko

Links

Images

Classifications

    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
    • Y02E60/13—Energy storage using capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electric Double-Layer Capacitors Or The Like (AREA)

Abstract

본 발명은 전기 이중층 커패시터 패키지 및 그 제조방법에 관한 것으로서, 본 발명의 일 실시 형태에 따른 전기 이중층 커패시터 패키지는 내부에 수납공간을 가지며 절연성 수지로 이루어진 외장 케이스; 상기 외장 케이스에 매립되며, 각각 상기 수납공간으로 노출되는 제1면과 상기 외장 케이스의 외부영역으로 노출되는 제2면을 갖는 제1 및 제2 외부 단자; 상기 수납공간에 서로 이격되어 배치되며, 상기 제1 외부단자와 연결되는 제1 커패시터 셀과 상기 제2 외부단자와 연결되는 제2 커패시터 셀; 및 상기 제1 및 제2 커패시터 셀을 직렬 연결하는 직렬 연결용 내부 단자;를 포함한다.

Description

전기 이중층 커패시터 패키지 및 그 제조방법{Electric double layer capacitor package and method for manufacturing the same}
본 발명은 전기 이중층 커패시터 패키지 및 그 제조방법에 관한 것으로서, 보다 구체적으로는 내전압 및 동작 전압이 증가된 전기 이중층 커패시터 패키지 및 그 제조방법에 관한 것이다.
전기이중층 커패시터(EDLC ; Electric Double Layer Capacitor)는 분리막을 사이에 두고 양극과 음극의 2개의 전극을 서로 대향하게 배치하고, 대향 면에 각각 부호가 다른 한 쌍의 전하층(전기 이중층)이 생성된 것을 이용한 에너지 저장 장치이다.
전기이중층 커패시터는 각종 전기ㆍ전자기기의 보조전원, IC 백업전원 등으로 주로 사용되고 있으며, 최근에는 장난감, 산업용 전원, UPS(UNINTERRUPTED POWER SUPPLY), 태양열 에너지 저장, HEV/EV SUB POWER 등에까지 폭넓게 응용되고 있다.
전기이중층 커패시터는 일반적으로 케이스 내에 단위 셀을 내장한 다음 전해질을 수용함으로써 제작된다. 이때, 단위 셀은 한 쌍의 전극과 분리막이 적층되어 구성된다.
한 쌍의 전극은 외부에서 인가되는 전기의 부호에 따라 양극(+) 또는 음극(-)으로 그 부호가 결정되며, 이러한 한 쌍의 전극에는 외부에서 전기를 인가하기 위한 단자가 인출되어 있다.
한 쌍의 전극에는 각각 양전하(+)와 음전하(-)가 분극되어 하나의 단위 셀에는 2곳의 전하층(전기 이중층)이 생성된다.
그러나 종래의 단위 셀은 내전압(Surge Voltage)이 3.0V이하, 일반적으로는 동작전압(Operating Voltage)이 2.3V 내지 2.7V로 낮아 실제 전자제품에 적용하기 위한 동작전압을 갖게 위해서는 2개 이상의 전기 이중층 커패시터를 직렬로 연결하여 사용하였다.
그러나 2개 이상의 전기 이중층 커패시터를 외부 직렬연결을 통하여 동작전압을 증가시키는 경우에는 필연적으로 발생하는 각 전기 이중층 커패시터 간의 밸런스 문제를 해결해야 한다. 구체적으로, 각 전기 이중층 커패시터의 용량, 등가직렬저항(ESR), 누설전류 등을 고려하여 커패시터의 전체 동작 전압이 하나의 전기 이중층 커패시터에 집중되지 않도록 저항, 다이오드, 기타 IC 등의 전압 밸런스 보호 회로를 필요로 하게 된다.
그러나, 반복 싸이클에 의하여 전기 이중층 커패시터 간의 전압 균형이 깨지게 되면서 어느 하나의 전기 이중층 커패시터에 높은 전압이 걸리는 문제점이 있다. 이는 결국 전해질 물질이 분해(3.0V이상의 전압이 인가되는 경우 전해질이 분해됨)되고, 내부저항이 증가되며, 정전용량의 저하 등의 문제점을 유발시킨다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 내전압 및 동작 전압이 증가된 전기 이중층 커패시터 패키지 및 그 제조방법을 제공하는 것이다.
본 발명의 일 실시형태는 내부에 수납공간을 가지며 절연성 수지로 이루어진 외장 케이스; 상기 외장 케이스에 매립되며, 각각 상기 수납공간으로 노출되는 제1면과 상기 외장 케이스의 외부영역으로 노출되는 제2면을 갖는 제1 및 제2 외부 단자; 상기 수납공간에 서로 이격되어 배치되며, 상기 제1 외부단자와 연결되는 제1 커패시터 셀과 상기 제2 외부단자와 연결되는 제2 커패시터 셀; 및 상기 제1 및 제2 커패시터 셀을 직렬 연결하는 직렬 연결용 내부 단자;를 포함하는 전기 이중층 커패시터 패키지를 제공한다.
상기 제1 및 제2 외부 단자는 인서트 사출 성형에 의하여 상기 외장 케이스에 매립될 수 있다.
상기 외장 케이스는 상기 수납 공간을 제1 및 제2 수납공간으로 구획하는 격벽을 추가로 포함하고, 상기 제1 및 제2 커패시터 셀은 각각 상기 제1 및 제2 수납공간에 배치되 수 있다.
상기 제1 및 제2 외부 단자는 상기 외장 케이스 중 하면으로 정의되는 일면에 형성될 수 있다.
상기 직렬 연결용 내부단자는 상기 수납공간 중 상면으로 정의되는 일면에 형성될 수 있다.
상기 제1 및 제2 커패시터 셀은 각각 제1 및 제2 전극과 상기 제1 및 제2 전극 사이에 배치된 분리막을 포함하고, 상기 직렬 연결용 내부단자는 상기 제1 커패시터 셀의 제2 전극과 상기 제2 커패시터 셀의 제1 전극을 직렬 연결할 수 있다.
상기 외장 케이스는 상면이 개방된 수납공간을 가지며, 제1 및 제2 외부단자가 매립된 하부 케이스 및 상기 수납공간을 덮도록 상기 하부 케이스에 장착된 상부 캡으로 이루어질 수 있다.
상기 직렬 연결용 내부단자는 상기 상부 캡에 형성될 수 있다.
상기 제1 및 제2 커패시터 셀은 각각 제1 및 제2 전극, 상기 제1 및 제2 전극 사이에 배치되는 분리막을 포함하고, 상기 제1 커패시터 셀의 제1 전극은 상기 제1 외부단자와 전기적으로 연결되고, 상기 제2 커패시터 셀의 제2 전극은 상기 제2 외부단자와 전기적으로 연결될 수 있다.
상기 제1 커패시터 셀은 제1 및 제2 전극, 상기 제1 및 제2 전극 사이에 배치되는 분리막, 및 상기 제1 전극과 전기적으로 연결되는 제1 집전체를 포함하고, 상기 제1 집전체는 상기 제1 외부단자와 전기적으로 연결될 수 있다.
상기 제2 커패시터 셀은 제1 및 제2 전극, 상기 제1 및 제2 전극 사이에 배치되는 분리막, 및 상기 제2 전극과 전기적으로 연결되는 제2 집전체를 포함하고, 상기 제2 집전체는 상기 제2 외부단자와 전기적으로 연결될 수 있다.
본 발명의 다른 실시형태는 개방된 수납공간을 가지며, 상기 수납공간으로 노출되는 제1면과 외부영역으로 노출되는 제2면을 갖도록 제1 및 제2 외부단자가 매립된 하부 케이스를 형성하는 단계; 상기 수납공간에 서로 이격되고, 상기 제1 외부단자와 전기적으로 연결되는 제1 커패시터 셀과 상기 제2 외부단자와 전기적으로 연결되는 제2 커패시터 셀을 배치하는 단계; 상기 제1 커패시터 셀과 상기 제2 커패시터 셀을 직렬 연결하는 직렬 연결용 내부단자를 형성하는 단계; 및 상기 수납 공간을 덮도록 상부 캡을 상기 하부 케이스 상에 장착하는 단계; 를 포함하는 전기 이중층 커패시터 패키지의 제조방법을 제공한다.
상기 하부 케이스의 형성은 인서트 사출 성형에 의하여 수행될 수 있다.
상기 하부 케이스를 형성하는 단계는 상기 수납공간을 제1 및 제2 수납 공간으로 구획하는 격벽을 형성하는 단계를 추가로 포함할 수 있다.
상기 직렬 연결용 내부단자는 상부 캡 상에 형성되고, 상기 상부 캡의 장착에 의하여 상기 제1 및 제2 커패시터 셀에 형성될 수 있다.
상기 제1 및 제2 커패시터 셀은 각각 제1 및 제2 전극과 상기 제1 및 제2 전극 사이에 분리막을 배치하여 마련되고, 상기 직렬 연결용 내부단자는 상기 제1 커패시터의 제2 전극과 상기 제2 커패시터의 제1 전극을 직렬 연결하도록 형성될 수 있다.
상기 제1 및 제2 커패시터 셀은 각각 제1 및 제2 전극과 상기 제1 및 제2 전극 사이에 분리막을 배치하여 마련되고, 상기 제1 커패시터의 제1 전극은 상기 제1 외부단자와 전기적으로 연결되고, 상기 제2 커패시터의 제2 전극은 상기 제2 외부단자와 전기적으로 연결되도록 배치될 수 있다.
상기 제1 커패시터 셀은 제1 및 제2 전극, 상기 제1 전극과 전기적으로 연결되는 제1 집전체, 및 상기 제1 및 제2 전극 사이에 분리막을 배치하여 마련되고, 상기 제1 집전체는 상기 제1 외부단자와 전기적으로 연결되도록 배치될 수 있다.
상기 제2 커패시터 셀은 제1 및 제2 전극, 상기 제2 전극과 전기적으로 연결되는 제2 집전체, 및 상기 제1 및 제2 전극 사이에 분리막을 배치하여 마련되고, 상기 제2 집전체는 상기 제2 외부단자와 전기적으로 연결되도록 배치될 수 있다.
본 발명에 따른 전기 이중층 커패시터 패키지는 하나의 패키지 내에서 커패시터 셀 간의 직렬 연결이 가능하다. 이에 따라, 전기 이중층 커패시터의 내전압 및 동작 전압이 증가될 수 있다.
또한, 본 발명에 따른 전기 이중층 커패시터 패키지는 외장 케이스와 외부단자가 일체로 형성되어 공간활용도가 높다. 또한, 전기 이중층 커패시터 패키지는 추가 구조물 없이 그 구조 자체로 표면실장(SMT)이 가능하다.
도 1a은 본 발명의 일 실시 형태에 따른 전기 이중층 커패시터 패키지를 나타내는 개략적인 사시도이고, 도 1b는 도 1a의 I-I'을 따라 취한 전기 이중층 커패시터 패키지를 나타내는 개략적인 단면도이다.
도 2는 본 발명의 일 실시형태에 따른 제1 및 제2 외부 단자를 나타내는 개략적인 사시도이다.
도 3a는 본 발명의 일 실시 형태에 따른 하부 케이스를 개략적으로 나타태는 상부 평면도이고, 도 3b는 본 발명의 일 실시 형태에 따른 상부 캡을 개략적으로 나타내는 단면도이고, 도 3c는 도 3b에 도시된 상부 캡의 하부 평면도이다.
도 4a 내지 도 4c는 본 발명의 일 실시형태에 따른 전기 이중층 커패시터 패키지의 제조방법을 설명하기 위한 공정별 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1a은 본 발명의 일 실시 형태에 따른 전기 이중층 커패시터 패키지를 나타내는 개략적인 사시도이고, 도 1b는 도 1a의 I-I'을 따라 취한 전기 이중층 커패시터 패키지를 나타내는 개략적인 단면도이다.
도 2는 본 발명의 일 실시형태에 따른 제1 및 제2 외부 단자를 나타내는 개략적인 사시도이다.
도 3a는 본 발명의 일 실시 형태에 따른 하부 케이스를 개략적으로 나타태는 상부 평면도이고, 도 3b는 본 발명의 일 실시 형태에 따른 상부 캡을 개략적으로 나타내는 단면도이고, 도 3c는 도 3b에 도시된 상부 캡의 하부 평면도이다.
도 1a 및 도 1b를 참조하면, 본 실시 형태에 따른 전기 이중층 커패시터 패키지는 내부에 수납공간을 가지며, 절연성 수지로 이루어진 외장 케이스(10), 상기 외장 케이스(10)의 수납 공간에 이격되어 배치되는 제1 및 제2 커패시터 셀(20, 30) 및 상기 제1 및 제2 커패시터 셀을 직렬연결하는 직렬연결용 내부 단자(12)를 포함한다.
상기 외장 케이스(10)에는 제1 및 제2 외부단자(11a, 11b)가 매립되어 있다. 제1 및 제2 외부단자(11a, 11b)는 인서트 사출 성형에 의하여 상기 외장 케이스에 매립될 수 있다.
상기 제1 및 제2 외부단자(11a, 11b)는 상기 외장 케이스(10)에 매립된 것으로, 상기 제 1 및 제2 외부단자(11a, 11b)는 각각 상기 수납공간으로 노출되는 제1면(11a-1, 11b-1)과 상기 외장 케이스의 외부영역으로 노출되는 제2면(11a-2, 11b-2)을 갖는다. 상기 제1 및 제2 외부단자(11a, 11b)는 상기 외장 케이스(10)의 외부 영역과 상기 수납공간을 연결하는 구조이다.
상기 제1 및 제2 외부단자(11a, 11b)는 제1 및 제2 커패시터 셀(20, 30)에 전기를 인가하기 위한 일 수단으로써, 상기 제1 및 제2 외부단자의 제1면(11a-1, 11b-1)은 제1 및 제2 커패시터 셀(20, 30)과 각각 연결되고, 상기 제1 및 제2 외부단자의 제2면(11a-2, 11b-2)은 외부 전원과 연결될 수 있다.
도 2는 본 발명의 일 실시형태에 따른 제1 및 제2 외부 단자(11a, 11b)를 나타내는 개략적인 사시도이다. 상기 제1 및 제2 외부단자(11a, 11b)의 형상은 특별히 제한되지 않으며, 제1면 및 제2면의 면적이 확보되고, 절연성 수지와의 접촉 면적이 넓어 외장 케이스에 용이하게 매립될 수 있는 구조로 적졀히 변경될 수 있다.
상기 제1 및 제2 외부단자(11a, 11b)는 외장 케이스(10)의 동일 면에 형성될 수 있다. 이에 따라, 전기 이중층 커패시터 패키지는 추가 구조물 없이 그 구조 자체로 표면실장(SMT)이 가능하다.
상기 외장 케이스(10)는 절연성 수지로 이루어질 수 있고, 상기 절연성 수지는 이에 제한되는 것은 아니나, 예를 들면 폴리페닐렌 설파이드(Polyphenylene sulfide, PPS) 또는 액정 고분자(Liquid crystal polymer, LCP)일 수 있다. 이에 따라 상기 전기 이중층 커패시터 패키지는 높은 온도(약 240-270℃ 정도)로 진행되는 표면 실장 과정에서 내부 구조를 보호할 수 있다.
도 3a 내지 도 3c를 참조하면, 본 발명의 일 실시 형태에 따른 외장 케이스는 상면이 개방된 수납공간을 가지는 하부 케이스(10a)와 상기 수납공간을 덮는 상부 캡(10b)으로 이루어 질 수 있다.
상기 하부 케이스(10a)는 인서트 사출성형(insert injection molding) 등에 의하여 절연성 수지와 제1 및 제2 외부단자(11a, 11b)를 일체로 성형하여 제조될 수 있다.
상기 제1 및 제2 외부단자(11a, 11b)는 하부 케이스(10a)의 동일면에 형성되어 있고, 하부 케이스(10a)의 수납공간에는 제1 및 제2 외부단자(11a, 11b)의 제1면(11a-1, 11b-1)이 노출되어 있다. 상기 동일면은 하부 케이스의 하면이라고 정의될 수 있고, 상기 하면은 표면 실장면으로 제공될 수 있다.
상기 하부 케이스(10a)에는 격벽(13)이 형성될 수 있고, 상기 격벽(13)에 의하여 수납 공간이 제1 및 제2 수납공간(S1, S2)으로 구획될 수 있다. 상기 격벽(13)은 동일면에 형성된 제1 및 제2 외부단자(11, 11b) 사이에 위치할 수 있다.
상기 하부 케이스(10a)의 수납공간에는 제1 및 제2 커패시터 셀(20, 30)이 서로 이격되어 배치될 수 있다.
본 실시형태와 같이, 상기 제1 수납공간(S1)에는 제1 커패시터 셀(20)이 배치되고, 제2 수납공간(S2)에는 제2 커패시터 셀(30)이 배치될 수 있다.
상기 제1 커패시터 셀(20)은 제1 외부단자(11a)와 전기적으로 연결되고, 상기 제2 커패시터 셀(30)은 제2 외부단자(11b)와 전기적으로 연결된다. 상기 제1 및 제2 외부단자(11a, 11b)는 커패시터 셀(20, 30)을 외부 전원과 전기적으로 연결하기 위한 일 수단일 수 있다.
상기 제1 커패시터 셀(20)은 제1 및 제2 전극(22a, 22b), 상기 제1 및 제2 전극 사이에 배치된 분리막(23)을 포함할 수 있다. 또한, 제2 커패시터 셀(30)은 제1 및 제2 전극(32a, 32b), 상기 제1 및 제2 전극 사이에 배치된 분리막(33)을 포함할 수 있다.
상기 제1 커패시터 셀의 제1 및 제2 전극(22a, 22b)과 상기 제2 커패시터 셀의 제1 및 제2 전극(32a, 32b)은 각각 서로 대향 배치되며, 서로 다른 극성을 갖게 된다.
상기 제1 및 제2 전극(22a, 22b, 32a, 32b)들은 분극성 전극 물질로 형성될 수 있고, 상기 분극성 전극물질은 예를 들면 비표면적이 비교적 높은 활성탄 등을 이용할 수 있다.
상기 제1 커패시터 셀의 제1 전극(22a)은 제1 집전체(21a)에 형성될 수 있고, 상기 제2 커패시터 셀의 제2 전극(32b)은 제2 집전체(31b)에 형성될 수 있다.
상기 제1 및 제2 집전체(21a, 31b)는 각각 상기 제1 및 제2 전극(22a, 32b)에 전기적 신호를 전달하기 위한 도전성 시트로서, 도전성 폴리머나 고무시트 또는 금속박(metallic foil)으로 이루어질 수 있다.
본 실시형태에서, 제1 커패시터 셀(20)은 상기 제1 집전체(21a)에 의하여 제1 외부단자(11a)와 전기적으로 연결되고, 제2 커패시터 셀(30)은 상기 제2 집전체(31b)에 의하여 제2 외부단자(11b)와 전기적으로 연결된다.
상기 제1 및 제2 집전체(21a, 31b)는 상기 제1 및 제2 외부단자(11a, 11b)와 전기적으로 연결되도록 그 형상은 적절히 변경될 수 있다. 이러한 형상의 변경은 커패시터 셀의 형상이나 크기와 외부단자의 형상 및 위치에 영향을 받을 수 있다.
또한, 도시된 바와 같이, 상기 제1 커패시터 셀의 제1 전극(22a)과 상기 제2 커패시터 셀의 제2 전극(32b)은 전극 물질이 집전체의 양면에 형성된 양면 전극일 수 있다.
상기 제1 및 제2 전극(22a, 32b)이 제1 및 제2 집전체(21a, 31b)에 형성되지 않은 경우라면, 상기 제1 및 제2 전극물질을 고체 상태의 시트로 제조하여 사용될 수 있고, 상기 제1 전극(22a)은 제1 외부단자(11a)와 연결되고, 상기 제2 전극(32b)은 제2 외부단자(11b)와 연결될 수 있다.
상기 제1 및 제2 분리막(23, 33)은 이온의 투과가 가능하도록 다공성 물질로 이루어질 수 있다. 이에 제한되는 것은 아니나 예를 들면, 폴리프로필렌, 폴리에틸렌, 또는 유리섬유 등의 다공성 물질을 사용할 수 있다.
상기 제1 커패시터 셀의 제2 전극(22b)과 제2 커패시터 셀의 제1 전극(32a)은 직렬 연결용 내부단자(12)에 의하여 직렬 연결된다. 상기 직렬연결용 내부단자(12)는 수납 공간 중 상면으로 정의되는 일면에 형성되어 상기 제1 및 제2 전극(22b, 32a)을 직렬 연결할 수 있다.
상기 직렬 연결용 내부단자는 도전성이 우수한 재료이면 특별히 제한되지 않고, 예를 들면, 도전성 폴리머나 고무시트 또는 금속박(metallic foil)으로 이루어질 수 있다.
도 3b 및 도 3c에 도시된 바와 같이, 상기 직렬연결용 내부단자(12)는 상부 캡 상에 형성되어, 수평 배치된 제1 커패시터 셀의 제2 전극(22b)과 제2 커패시터 셀의 제1 전극(32a)을 직렬 연결할 수 있다.
본 실시형태에 따른 제1 커패시터 셀의 제2 전극(22b)과 제2 커패시터 셀의 제1 전극(32a)은 직렬 연결용 내부 단자(12)에 의하여 직렬 연결되어, 한 쌍의 전극을 형성한다. 이에 따라 본 실시형태에 따른 전기 이중층 커패시터 패키지는 하나의 패키지 내에서 직렬 연결이 가능하여 내전압 및 동작 전압이 증가될 수 있다.
도 4a 내지 도 4c는 본 발명의 일 실시형태에 따른 전기 이중층 커패시터 패키지의 제조방법을 설명하기 위한 공정별 단면도이다.
우선, 도 4a에 도시된 바와 같이, 개방된 수납공간을 가지면서, 각각 상기 수납공간으로 노출되는 제1면(11a-1, 11b-1)과 외부영역으로 노출되는 제2면(11a-2, 11b-2)을 갖도록 제1 및 제2 외부단자(11a, 11b)가 매립된 하부 케이스(10a)를 형성한다.
상기 하부 케이스(10a)에는 상기 수납 공간을 구획하도록 제1 외부단자(11a) 및 제2 외부단자(11b) 사이에 격벽(13)을 형성할 수 있다.
상기 격벽(13)에 의하여 상기 수납공간은 제1 및 제2 수납공간(S1, S2)으로 구획될 수 있다.
상기 하부 케이스(10a)를 형성하는 방법은 절연성 수지와 제1 및 제2 외부단자(11a, 11b)를 일체로 성형하여, 상기 절연성 수지에 제1 및 제2 외부단자(11a, 11b)가 매립될 수 있는 방법이면 특별히 제한되지 않는다. 예를 들면 인서트 사출성형(insert injection molding)을 이용할 수 있다.
보다 구체적으로, 원하는 하부 케이스의 형상을 갖는 금형 내에 제1 및 제2 외부단자를 배치하고, 상기 금형 내에 절연성 수지를 충진한다. 금형에 충진된 절연성 수지는 금형 내에서 냉각 또는 가교에 의하여 제1 및 제2 외부단자와 함께 고화된다. 인서트 사출 성형에 따라 다른 재질을 갖는 절연성 수지 및 제1 및 제2 외부단자는 일체화될 수 있다.
다음으로, 도 4b에 도시된 바와 같이, 상기 하부 케이스(10a)의 제1 및 제2 수납공간(S1, S2)에 각각 제1 및 제2 커패시터 셀(20, 30)을 배치한다. 이때, 상기 수납공간으로 노출된 제1 및 제2의 외부단자(11a, 11b)와 전기적으로 연결되도록 제1 및 제2 커패시터 셀(20, 30)을 실장한다.
보다 구체적으로, 상기 제1 및 제2 외부단자의 제1면이 상기 수납공간으로 노출되고, 상기 제1면과 상기 제1 및 제2 커패시터 셀이 전기적으로 연결된다.
상기 제1 커패시터 셀(20)은 제1 및 제2 전극(22a, 22b), 상기 제1 및 제2 전극 사이에 분리막(23)을 배치하여 마련될 수 있다. 또한, 제2 커패시터 셀(30)은 제1 및 제2 전극(32a, 32b), 상기 제1 및 제2 전극 사이에 분리막(33)을 배치하여 마련될 수 있다.
또한, 상기 제1 커패시터 셀의 제1 전극(22a)은 제1 집전체(21a)에 형성될 수 있고, 상기 제2 커패시터 셀의 제2 전극(32b)은 제2 집전체(31b)에 형성될 수 있다.
상기 제1 및 제2 커패시터 셀(20, 30)을 제1 및 제2 수납 공간(S1, S2)에 배치하는 단계에서, 상기 제1 커패시터 셀(20)의 제1 집전체(21a)를 상기 제1 외부단자(11a)와 전기적으로 연결할 수 있다. 또한, 제2 커패시터 셀(30)의 제2 집전체(31b)를 상기 제2 외부단자(11b)와 전기적으로 연결할 수 있다.
상기 제1 및 제2 집전체(21a, 31b)는 상기 제1 및 제2 외부단자(11a, 11b)와 전기적으로 연결되도록 그 형상은 적절히 변경될 수 있다.
또한, 도시되지 않았으나, 상기 제1 및 제2 전극이 제1 및 제2 집전체에 형성되지 않은 경우라면, 상기 제1 및 제2 전극물질을 고체 상태의 시트로 제조하여 사용될 수 있고, 상기 제1 전극은 제1 외부단자와 연결되고, 상기 제2 전극은 제2 외부단자와 연결될 수 있다.
다음으로, 도 4c에 도시된 바와 같이, 하부 케이스(10a)의 제1 및 제2 수납공간(S1, S2) 상에 전해액을 충진한다. 상기 전해액은 수계 전해액 또는 비수계 전해액을 사용할 수 있다. 이후, 상기 제1 및 제2 수납공간(S1, S2)을 덮도록 상부 캡(10b)을 상기 하부 케이스(10a) 상에 장착한다.
직렬 연결용 내부단자(12)는 상부 캡(10b) 상에 형성될 수 있다. 상부 캡(10b)의 장착에 의하여 상기 수평 배치된 제1 커패시터 셀의 제2 전극(22b)과 제2 커패시터 셀의 제1 전극(32a) 상에 형성될 수 있다. 이에 따라 제1 커패시터 셀(20)과 제2 커패시터 셀(30)은 직렬 연결될 수 있다.
또한, 도시되지 않았으나, 상기 수평 배치된 제1 및 제2 커패시터 셀 상에 직렬 연결용 내부단자를 형성하고, 이후에 상부 캡을 장착할 수 있다.
본 실시형태에 따른 전기 이중층 커패시터 패키지는 하나의 패키지 내에서 직렬 연결이 가능하여 내전압 및 동작 전압이 증가될 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10: 외장 케이스 11a, 11b: 제1 및 제2 외부 단자
12: 직렬 연결용 내부단자 13: 격벽
20, 30: 제1 및 제2 커패시터 셀 21a, 31b: 제1 및 제2 집전체
22a, 32a: 제1 전극 22b, 32b: 제2 전극
23, 33: 분리막

Claims (19)

  1. 내부에 수납공간을 가지며 절연성 수지로 이루어진 외장 케이스;
    인서트 사출 성형에 의하여 상기 절연성 수지와 함께 금형 내에서 고화되어 상기 외장 케이스에 매립되며, 각각 상기 수납공간으로 노출되는 제1면과 상기 외장 케이스의 외부영역으로 노출되는 제2면을 갖는 제1 및 제2 외부 단자;
    상기 수납공간에 서로 이격되어 배치되며, 상기 제1 외부단자와 연결되는 제1 커패시터 셀과 상기 제2 외부단자와 연결되는 제2 커패시터 셀;
    상기 수납공간에 충진되는 전해액; 및
    상기 제1 및 제2 커패시터 셀을 직렬 연결하는 직렬 연결용 내부 단자;
    를 포함하는 전기 이중층 커패시터 패키지.
  2. 삭제
  3. 제1항에 있어서,
    상기 외장 케이스는 상기 수납 공간을 제1 및 제2 수납공간으로 구획하는 격벽을 추가로 포함하고, 상기 제1 및 제2 커패시터 셀은 각각 상기 제1 및 제2 수납공간에 배치되는 전기 이중층 커패시터 패키지.
  4. 제1항에 있어서,
    상기 제1 및 제2 외부 단자는 상기 외장 케이스 중 하면으로 정의되는 일면에 형성되는 전기 이중층 커패시터 패키지.
  5. 제1항에 있어서,
    상기 직렬 연결용 내부단자는 상기 수납공간 중 상면으로 정의되는 일면에 형성되는 전기 이중층 커패시터 패키지.
  6. 제1항에 있어서,
    상기 제1 및 제2 커패시터 셀은 각각 제1 및 제2 전극과 상기 제1 및 제2 전극 사이에 배치된 분리막을 포함하고, 상기 직렬 연결용 내부단자는 상기 제1 커패시터 셀의 제2 전극과 상기 제2 커패시터 셀의 제1 전극을 직렬 연결하는 전기 이중층 커패시터 패키지.
  7. 제1항에 있어서,
    상기 외장 케이스는 상면이 개방된 수납공간을 가지며, 제1 및 제2 외부단자가 매립된 하부 케이스 및 상기 수납공간을 덮도록 상기 하부 케이스에 장착된 상부 캡으로 이루어지는 전기 이중층 커패시터 패키지.
  8. 제7항에 있어서,
    상기 직렬 연결용 내부단자는 상기 상부 캡에 형성된 전기 이중층 커패시터 패키지.
  9. 제1항에 있어서,
    상기 제1 및 제2 커패시터 셀은 각각 제1 및 제2 전극, 상기 제1 및 제2 전극 사이에 배치되는 분리막을 포함하고, 상기 제1 커패시터 셀의 제1 전극은 상기 제1 외부단자와 전기적으로 연결되고, 상기 제2 커패시터 셀의 제2 전극은 상기 제2 외부단자와 전기적으로 연결되는 전기 이중층 커패시터 패키지.
  10. 제1항에 있어서,
    상기 제1 커패시터 셀은 제1 및 제2 전극, 상기 제1 및 제2 전극 사이에 배치되는 분리막, 및 상기 제1 전극과 전기적으로 연결되는 제1 집전체를 포함하고, 상기 제1 집전체는 상기 제1 외부단자와 전기적으로 연결되는 전기 이중층 커패시터 패키지.
  11. 제1항에 있어서,
    상기 제2 커패시터 셀은 제1 및 제2 전극, 상기 제1 및 제2 전극 사이에 배치되는 분리막, 및 상기 제2 전극과 전기적으로 연결되는 제2 집전체를 포함하고, 상기 제2 집전체는 상기 제2 외부단자와 전기적으로 연결되는 전기 이중층 커패시터 패키지.
  12. 인서트 사출 성형에 의하여 절연성 수지와 함께 금형 내에서 제1 및 제2 외부단자를 고화하여 개방된 수납공간을 가지며, 상기 수납공간으로 상기 제1 및 제2 외부단자의 제1면이 노출되고, 외부영역으로 상기 제1 및 제2 외부단자의 제2면이 노출되도록 상기 제1 및 제2 외부단자가 매립된 하부 케이스를 형성하는 단계;
    상기 수납공간에 서로 이격되고, 상기 제1 외부단자와 전기적으로 연결되는 제1 커패시터 셀과 상기 제2 외부단자와 전기적으로 연결되는 제2 커패시터 셀을 배치하는 단계;
    상기 수납공간에 전해액을 충진하는 단계;
    상기 제1 커패시터 셀과 상기 제2 커패시터 셀을 직렬 연결하는 직렬 연결용 내부단자를 형성하는 단계; 및
    상기 수납 공간을 덮도록 상부 캡을 상기 하부 케이스 상에 장착하는 단계;
    를 포함하는 전기 이중층 커패시터 패키지의 제조방법.
  13. 삭제
  14. 제12항에 있어서,
    상기 하부 케이스를 형성하는 단계는
    상기 수납공간을 제1 및 제2 수납 공간으로 구획하는 격벽을 형성하는 단계를 추가로 포함하는 전기 이중층 커패시터 패키지의 제조방법.
  15. 제12항에 있어서,
    상기 직렬 연결용 내부단자는 상부 캡 상에 형성되고, 상기 상부 캡의 장착에 의하여 상기 제1 및 제2 커패시터 셀에 형성되는 전기 이중층 커패시터 패키지의 제조방법.
  16. 제12항에 있어서,
    상기 제1 및 제2 커패시터 셀은 각각 제1 및 제2 전극과 상기 제1 및 제2 전극 사이에 분리막을 배치하여 마련되고, 상기 직렬 연결용 내부단자는 상기 제1 커패시터의 제2 전극과 상기 제2 커패시터의 제1 전극을 직렬 연결하도록 형성되는 전기 이중층 커패시터 패키지의 제조방법.
  17. 제12항에 있어서,
    상기 제1 및 제2 커패시터 셀은 각각 제1 및 제2 전극과 상기 제1 및 제2 전극 사이에 분리막을 배치하여 마련되고, 상기 제1 커패시터의 제1 전극은 상기 제1 외부단자와 전기적으로 연결되고, 상기 제2 커패시터의 제2 전극은 상기 제2 외부단자와 전기적으로 연결되도록 배치되는 전기 이중층 커패시터 패키지의 제조방법.
  18. 제12항에 있어서,
    상기 제1 커패시터 셀은 제1 및 제2 전극, 상기 제1 전극과 전기적으로 연결되는 제1 집전체, 및 상기 제1 및 제2 전극 사이에 분리막을 배치하여 마련되고, 상기 제1 집전체는 상기 제1 외부단자와 전기적으로 연결되도록 배치되는 전기 이중층 커패시터 패키지의 제조방법.
  19. 제12항에 있어서,
    상기 제2 커패시터 셀은 제1 및 제2 전극, 상기 제2 전극과 전기적으로 연결되는 제2 집전체, 및 상기 제1 및 제2 전극 사이에 분리막을 배치하여 마련되고, 상기 제2 집전체는 상기 제2 외부단자와 전기적으로 연결되도록 배치되는 전기 이중층 커패시터 패키지의 제조방법.
KR1020100047517A 2010-05-20 2010-05-20 전기 이중층 커패시터 패키지 및 그 제조방법 KR101101455B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020100047517A KR101101455B1 (ko) 2010-05-20 2010-05-20 전기 이중층 커패시터 패키지 및 그 제조방법
JP2010247798A JP2011243944A (ja) 2010-05-20 2010-11-04 電気二重層キャパシタパッケージ及びその製造方法
CN2010105371264A CN102254707A (zh) 2010-05-20 2010-11-05 电双层电容器封装及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100047517A KR101101455B1 (ko) 2010-05-20 2010-05-20 전기 이중층 커패시터 패키지 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20110127963A KR20110127963A (ko) 2011-11-28
KR101101455B1 true KR101101455B1 (ko) 2012-01-03

Family

ID=44981898

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100047517A KR101101455B1 (ko) 2010-05-20 2010-05-20 전기 이중층 커패시터 패키지 및 그 제조방법

Country Status (3)

Country Link
JP (1) JP2011243944A (ko)
KR (1) KR101101455B1 (ko)
CN (1) CN102254707A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8652672B2 (en) * 2012-03-15 2014-02-18 Aquion Energy, Inc. Large format electrochemical energy storage device housing and module

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05308034A (ja) * 1992-02-26 1993-11-19 Nec Corp 電気二重層コンデンサおよびその製造方法
JP2004327887A (ja) * 2003-04-28 2004-11-18 Sanyo Electric Co Ltd コンデンサアレイ又は電池アレイ
JP2006128247A (ja) * 2004-10-27 2006-05-18 Nec Tokin Corp 表面実装型コンデンサ及びその製造方法
JP2008186945A (ja) * 2007-01-29 2008-08-14 Sanyo Electric Co Ltd 電気二重層キャパシタ及び電気二重層キャパシタの製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59176136U (ja) * 1983-05-10 1984-11-24 日本ケミコン株式会社 電気二重層コンデンサ
JP2005032669A (ja) * 2003-07-10 2005-02-03 Nok Corp 封口板用電極端子
JP2005166975A (ja) * 2003-12-03 2005-06-23 Sanyo Electric Co Ltd 電気二重層コンデンサ、電解質電池及びこれらの製造方法
JP2005353628A (ja) * 2004-06-08 2005-12-22 Nec Tokin Corp 電気二重層コンデンサ及びその製造方法
WO2006123892A1 (en) * 2005-05-17 2006-11-23 Lg Chem, Ltd. Polymer binder for electrochemcal device comprising multiply stacked electrochemical cells
JP2007201382A (ja) * 2006-01-30 2007-08-09 Sanyo Electric Co Ltd 蓄電デバイス

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05308034A (ja) * 1992-02-26 1993-11-19 Nec Corp 電気二重層コンデンサおよびその製造方法
JP2004327887A (ja) * 2003-04-28 2004-11-18 Sanyo Electric Co Ltd コンデンサアレイ又は電池アレイ
JP2006128247A (ja) * 2004-10-27 2006-05-18 Nec Tokin Corp 表面実装型コンデンサ及びその製造方法
JP2008186945A (ja) * 2007-01-29 2008-08-14 Sanyo Electric Co Ltd 電気二重層キャパシタ及び電気二重層キャパシタの製造方法

Also Published As

Publication number Publication date
JP2011243944A (ja) 2011-12-01
CN102254707A (zh) 2011-11-23
KR20110127963A (ko) 2011-11-28

Similar Documents

Publication Publication Date Title
JP5079780B2 (ja) チップ型電気二重層キャパシタ及びその製造方法
KR101141447B1 (ko) 칩형 전기 이중층 커패시터 및 그 제조방법
CN105210229A (zh) 储能结构及其制造方法
US9318269B2 (en) Packaging structures of an energy storage device
US9070513B2 (en) Method of manufacturing chip-type electric double layer capacitor
US20100214721A1 (en) Electric double layer capacitor package
KR101141352B1 (ko) 전기 이중층 커패시터 및 그 제조방법
KR100720994B1 (ko) 초박형 전기 이중층 캐패시터의 제조방법
JP5240629B2 (ja) 電気二重層キャパシタパッケージ及びこの製造方法
KR101141351B1 (ko) 전기 이중층 커패시터 패키지 및 그 제조방법
KR101101455B1 (ko) 전기 이중층 커패시터 패키지 및 그 제조방법
CN102103933B (zh) 使用表面黏着技术的电容器封装结构
KR101067177B1 (ko) 칩형 전기 이중층 커패시터 및 그 제조방법
JPH11274014A (ja) 電気二重層キャパシタ
KR101060850B1 (ko) 칩형 전기 이중층 캐패시터
KR101133374B1 (ko) 칩형 전기 이중층 커패시터 및 그 제조방법
KR101549814B1 (ko) 표면 실장형 슈퍼 커패시터 및 그의 제조 방법
CN113013557A (zh) 蓄电装置及蓄电装置组结构
KR101070084B1 (ko) 칩형 전기 이중층 커패시터 및 그 제조방법
JP2001015388A (ja) 電気二重層コンデンサ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141001

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20151005

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee