KR20110082611A - 후면-조명된 ｃｍｏｓ 이미지 센서들 - Google Patents
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Abstract
후면-조명된 이미지 센서(500)는 절연층(604)과 센서층에 전기적으로 연결된 회로층 사이에 배치되는 센서층(606)을 포함한다. 이미징 영역은 이미징 영역에 걸쳐있는 웰(800) 및 센서층에 형성되는 다수의 광검출기들(616)을 포함한다. 웰은 센서층의 후면과 광검출기들 사이에 배치될 수 있거나, 웰은 광검출기들과 매립 웰 사이에 형성되는 영역을 포함하는 센서층의 후면에 인접하게 형성된 매립층일 수 있다. 하나 이상의 측면 웰들은 각각의 광검출기들에 인접하게 측방으로(laterally) 형성될 수 있다. 웰의 도펀트는 도펀트가 센서층과 절연층 사이의 인터페이스(704)의 센서층 측면상에 축적되게 하는 편절 계수(segregation coefficient)를 갖는다.
Description
본 발명은 일반적으로 디지털 카메라들 및 다른 타입의 이미지 캡쳐 디바이스들에서 사용하기 위한 이미지 센서들과 관련되며, 특히, 후면-조명된 이미지 센서들과 관련된다.
전자 이미지 센서는 입사광을 전기 신호들로 변환하는 감광 광검출기들을 사용하여 이미지들을 캡쳐한다. 이미지 센서들은 일반적으로 전면-조명된 이미지 센서들 또는 후면-조명된 이미지 센서들 중 하나로서 분류된다. 도 1은 종래 기술에 따른 전면-조명된 이미지 센서의 간략화된 예시이다. 이미지 센서(100)는 센서층(108)가 회로층(110) 내에 형성되는 픽셀들(102, 104, 106)을 포함한다. 광검출기들(112, 114, 116)은 센서층(108)에 형성된다. 게이트들 및 커넥터들과 같은 도전성 상호접속부들(118, 120, 122)이 회로층(110)에 형성된다.
불행히도, 광검출기들(112, 114, 116) 상에서의 도전성 상호접속부들(118, 120, 122) 및 회로층(110)과 연관되는 다양한 다른 피쳐들의 배치는 이미지 센서(110)의 필-팩터(fill factor) 및 양자 효율(quantum efficiency)에 악영향을 미친다. 이것은 광검출기들(112, 114, 116)에 의하여 검출되기 이전에 해당 씬으로부터의 광(124)이 회로층(110)을 통과해야 하기 때문이다.
후면-조명된 이미지 센서는 해당 씬으로부터의 광이 센서층의 후면상에 입사하도록 이미지를 구성함으로써 필 팩터 및 양자 효율 문제들을 처리한다. 센서층(108)의 "전면"(126)은 일반적으로 회로층(110)에 인접해 있는 센서층(108)의 측면으로서 공지되는 반면, "후면"(128)은 전면(126)에 대향하는 센서층(108)의 측면이다. 도 2는 종래 기술에 따른 후면-조명된 이미지 센서의 간략화된 예시이다. 회로층(110)은 지지 기판(202)과 센서층(108) 사이에 위치된다. 이것은 광(124)이 센서층(108)의 후면(128)에 충돌하도록 하며, 광은 광검출기들(112, 114, 116)에 의하여 검출된다. 광검출기들(112, 114, 116)에 의한 광(124)의 검출은 금속화 레벨 상호접속부들 및 회로층(110)의 다른 피쳐들에 의하여 더 이상 영향을 받지 않는다.
그러나 후면-조명된 이미지 센서들은 새로운 세트의 도전들을 나타낼 수 있다. 센서층(108)과 절연층(206) 사이의 인터페이스들(204)은 특히 청색광 스펙트럼에서 높은 레벨의 암전류 및 양자 효율의 손실을 생성할 수 있다. 이것은 후면(128)의 에칭된 실리콘 표면에서 댕글링 결합(dangling bond)들의 존재로 인한 것이다. 또한, 인터페이스(204)를 패시베이팅(passivating)하기 위한 종래의 패시베이션 기술들은 이미지 센서(200)의 제작 동안에 후속 프로세싱 단계들에 의하여 악영향을 받을 수 있다.
도 3은 도 2의 라인 A-A'를 따른 인터페이스(204)의 예시적인 도핑 프로파일을 도시한다. 종래의 후면-조명된 이미지 센서들은 n-타입 금속-산화물-반도체(NMOS) 이미지 센서로서 구성된다. 따라서, n-도핑된 광검출기들은 하나 이상의 p-타입 도펀트들로 도핑되는 층 또는 웰에 형성된다. 라인(300)은 이미지 센서(200)상에 후속 상보성 금속 산화물 반도체(CMOS) 제작 단계들의 수행에 앞서 인터페이스(204)에서 붕소 도펀트들(p-타입)의 도핑 프로파일을 묘사하는 반면, 라인(302)은 후속 CMOS 제작 단계들의 수행 이후에 인터페이스(204)에서 붕소의 도핑 프로파일을 예시한다. 도 3에 도시되는 바와 같이, 붕소는 후속 CMOS 제작 단계들 동안에 센서층(108) 밖으로 그리고 절연층(206)으로 확산한다. 이러한 확산은 인터페이스(204)의 센서층 측면상에 도핑 프로파일(304)의 하락(drop)을 생성한다. 도핑 프로파일의 하락은 인터페이스(204)에서 광-유도된 전하 캐리어들을 가두는 원치 않는 정전기 웰을 생성한다. 인듐과 같은 더 느린 확산 p-타입 도펀트들을 붕소로 대체하는 것은 프로세싱 동안에 열적 확산을 감소시킬 수 있으나, 인듐은 이미지 센서의 암시야 밝은 점(dark field bright point) 결함들의 개수를 증가시킨다.
따라서, 후면-조명된 이미지 센서들을 형성하기 위한 개선된 프로세싱 기술들에 대한 필요성이 존재한다.
간략히 요약하면, 본 발명의 일 양상에 따라, 후면-조명된 이미지 센서는 절연층과 회로층 사이에 배치되는 센서층을 포함하고, 상기 회로층은 상기 센서층에 전기적으로 연결된다. 다수의 픽셀들을 포함하는 이미징 영역이 센서층에 형성되고, 각각의 픽셀은 하나 이상의 p-타입 도펀트들로 도핑되는 광검출기를 갖는다. 발명에 따른 일 실시예에서, 하나 이상의 n-타입 도펀트들로 도핑되는 웰(well)은 이미징 영역에 걸쳐 있으며(span), 센서층의 후면과 광검출기들의 사이에 배치된다. 발명의 다른 실시예에 따라, 웰은 매립 웰이며, p-타입 도핑된 영역은 광검출기와 매립 웰 사이에 생성된다. n-타입 도펀트로 도핑되는 하나 이상의 부가적인 측면 웰들은 각각의 광검출기에 인접하게 측방으로 형성될 수 있다.
웰 또는 매립 웰의 n-타입 도펀트 또는 도펀트들은 n-타입 도펀트로 하여금 절연층과 센서층의 후면 사이의 인터페이스의 센서층 측면에 축적되도록 하는 편절 계수(segregation coefficient)를 갖는다. 이러한 n-타입 도펀트 또는 도펀트들의 축적은 센서층과 절연층 사이의 인터페이스를 패시베이팅하고, 인터페이스에서 정전기 웰의 형성을 방지한다. 부가적으로, 웰 또는 매립 웰은 광생성 전하들을 센서층의 가장 가까운 개별적인 광검출기로 몰아넣기 위한 접지에 대하여 미리 결정된 전위에서 바이어스될 수 있다. 웰 또는 매립 웰은 또한 광생성 전하들을 센서층의 가장 가까운 개별적인 광검출기로 몰아가는 도핑 그래디언트(gradient)를 포함할 수 있다. 그리고 최종적으로 하나 이상의 활성 전자 컴포넌트들은 각각의 픽셀 내의 센서층에 배치될 수 있으며, 이미징 영역에 전기적으로 연결되는 전자 회로는 이미징 영역 외부에 배치될 수 있다.
편절로 인하여, 웰 또는 매립 웰의 n-타입 도펀트들은 절연층과 센서층의 후면 사이에 인터페이스의 센서층 측면에 축적되는 반면, p-타입 도펀트들은 인터페이스의 센서층 측면에서 약화된다. 인터페이스에서 p-타입 도펀트의 감소된 농도와 n-타입 도펀트의 증가된 농도의 조합은 인터페이스의 센서층 측면에 전위 웰의 형성을 방지한다. 웰 또는 매립 웰의 도핑은 얕은 트렌치 절연 영역들의 열적 산화 이후에 발생할 수 있다. 이것은 웰 또는 매립 웰에서 도펀트들의 열적 확산을 최소화한다. 부가적으로, 제작 프로세스 동안에 센서층과 절연층 사이의 인터페이스에서 가둬지는 임의의 광생성 전하는 PMOS 이미지 센서에서 통상적으로 양(positive)이다. 양전하는 광생성 전하들을 광검출기들 쪽으로 지향시키고, 인터페이스를 알맞게 패시베이팅한다.
발명의 상기 그리고 다른 목적들, 피쳐들 및 장점들은 첨부된 도면들과 함께 취해지는 발명에 대한 하기의 상세한 설명을 참조함으로써 보다 명확해질 것이다.
도 1은 종래 기술에 따른 전면 조명된 이미지 센서의 간략화된 횡단면도이다.
도 2는 종래 기술에 따른 후면-조명된 이미지 센서의 간략화된 횡단면도이다.
도 3은 도 2에서 라인 A-A'를 따르는 인터페이스(204)의 예시적인 도핑 프로파일을 개시한다.
도 4는 발명에 따른 일 실시예에서의 이미지 캡쳐 디바이스의 간략화된 블록도이다.
도 5는 발명에 따른 일 실시예에서의 도 4에 도시된 이미지 센서(406)의 간략화된 블록도이다.
도 6(a)-6(c)는 발명에 따른 일 실시예에서의 후면-조명된 이미지 센서를 제작하는 방법을 예시하는데 사용되는 이미지 센서의 일부분의 간략화된 횡단면도들이다.
도 7은 발명에 따른 일 실시예에서의 이미지 센서(406)의 일부의 도 5의 라인 B-B'를 따르는 횡단면도이다.
도 8은 발명에 따른 일 실시예에서의 제1 픽셀 구조의 횡단면도이다.
도 9는 발명에 따른 일 실시예에서의 도 8의 라인 C-C'를 따르는 인터페이스(704)의 예시적인 도핑 프로파일을 도시한다.
도 10은 발명에 따른 일 실시예에서의 도 8의 라인 C-C'를 따르는 인터페이스(704)의 대안적인 예시적 도핑 프로파일의 에시이다.
도 11은 발명에 따른 일 실시예에서의 표준 CMOS 회로의 일부의 횡단면도이다.
도 12는 발명에 따른 일 실시예에서의 대안적인 픽셀 구조의 횡단면도이다.
도 13(a)-13(e)는 발명에 따른 일 실시예에서의 도 12에 도시된 광검출기(616), 매립 웰(1202), 및 측면 웰들(1204, 1206)을 제작하는 방법을 예증하는데 사용되는 픽셀의 일부의 횡단면도들이다.
도 14는 발명에 따른 일 실시예에서의 도 6(c)에 도시된 제작 프로세스의 포인트에서의 픽셀을 예시하는데 사용되는 픽셀의 일부의 횡단면도이다.
도 15(a)-15(b)는 발명에 따른 일 실시예에서의 도 13(b)에 도시된 단계를 대신하여 수행될 수 있는 매립 웰(1202)을 제작하기 위한 제1 대안적 방법을 예증하는데 사용되는 픽셀의 일부의 횡단면도들이다.
도 16(a)-16(b)는 발명에 따른 일 실시예에서의 도 13(b)에 도시된 단계를 대신하여 수행될 수 있는 매립 웰(1202)을 제작하기 위한 제2 대안적 방법을 예증하는데 사용되는 픽셀의 일부의 횡단면도들이다.
도 2는 종래 기술에 따른 후면-조명된 이미지 센서의 간략화된 횡단면도이다.
도 3은 도 2에서 라인 A-A'를 따르는 인터페이스(204)의 예시적인 도핑 프로파일을 개시한다.
도 4는 발명에 따른 일 실시예에서의 이미지 캡쳐 디바이스의 간략화된 블록도이다.
도 5는 발명에 따른 일 실시예에서의 도 4에 도시된 이미지 센서(406)의 간략화된 블록도이다.
도 6(a)-6(c)는 발명에 따른 일 실시예에서의 후면-조명된 이미지 센서를 제작하는 방법을 예시하는데 사용되는 이미지 센서의 일부분의 간략화된 횡단면도들이다.
도 7은 발명에 따른 일 실시예에서의 이미지 센서(406)의 일부의 도 5의 라인 B-B'를 따르는 횡단면도이다.
도 8은 발명에 따른 일 실시예에서의 제1 픽셀 구조의 횡단면도이다.
도 9는 발명에 따른 일 실시예에서의 도 8의 라인 C-C'를 따르는 인터페이스(704)의 예시적인 도핑 프로파일을 도시한다.
도 10은 발명에 따른 일 실시예에서의 도 8의 라인 C-C'를 따르는 인터페이스(704)의 대안적인 예시적 도핑 프로파일의 에시이다.
도 11은 발명에 따른 일 실시예에서의 표준 CMOS 회로의 일부의 횡단면도이다.
도 12는 발명에 따른 일 실시예에서의 대안적인 픽셀 구조의 횡단면도이다.
도 13(a)-13(e)는 발명에 따른 일 실시예에서의 도 12에 도시된 광검출기(616), 매립 웰(1202), 및 측면 웰들(1204, 1206)을 제작하는 방법을 예증하는데 사용되는 픽셀의 일부의 횡단면도들이다.
도 14는 발명에 따른 일 실시예에서의 도 6(c)에 도시된 제작 프로세스의 포인트에서의 픽셀을 예시하는데 사용되는 픽셀의 일부의 횡단면도이다.
도 15(a)-15(b)는 발명에 따른 일 실시예에서의 도 13(b)에 도시된 단계를 대신하여 수행될 수 있는 매립 웰(1202)을 제작하기 위한 제1 대안적 방법을 예증하는데 사용되는 픽셀의 일부의 횡단면도들이다.
도 16(a)-16(b)는 발명에 따른 일 실시예에서의 도 13(b)에 도시된 단계를 대신하여 수행될 수 있는 매립 웰(1202)을 제작하기 위한 제2 대안적 방법을 예증하는데 사용되는 픽셀의 일부의 횡단면도들이다.
명세서 및 청구항들 전반을 통해, 하기의 용어들은 콘텍스트가 명백하게 달리 진술하지 않는 한 명백하게 본 명세서와 연관된 의미들을 취한다. 단수 관사("a", "an" 및 "the")의 의미는 다수의 참조를 포함하며, 에서("in")의 의미는 내부에("in") 및 상에("on")를 포함한다. "연결된(connected)"이라는 용어는 연결된 아이템들간의 직접적인 전기적 연결 또는 하나 이상의 수동 또는 활성 중간 디바이스들을 통한 간접적 연결 중 하나를 의미한다. "회로"라는 용어는 원하는 기능을 제공하기 위하여 함께 연결되는 활성 또는 수동의 단일 컴포넌트 또는 다수의 컴포넌트들 중 하나를 의미한다. "신호"라는 용어는 적어도 하나의 전류, 전압, 또는 데이터 신호를 의미한다. 도면들을 참고할 때, 동일한 번호들은 도면들 전반을 통해 동일한 부분들을 나타낸다.
부가적으로, 이미지 센서 웨이퍼 또는 대응 이미지 센서의 층들과 함께 사용될 때, 상에("on") 또는 위에("over")와 같은 용어들은 폭넓게 해석되도록 의도되고, 따라서 하나 이상의 중간층들 또는 다른 중간 이미지 센서 피쳐들 또는 엘리먼트들의 존재를 배제시키도록 해석되어서는 안 된다. 따라서, 다른 층상에 형성되거나 또는 다른 층 위에 형성되는 것으로 본 명세서에서 설명되는 주어진 층은 하나 이상의 부가적인 층들에 의하여 추후의 층으로부터 분리될 수 있다.
이제 도 4를 참고하여, 발명에 따른 일 실시예에서의 이미지 캡쳐 디바이스가 도시된다. 이미지 캡쳐 디바이스(400)는 도 4의 디지털 카메라로서 구현된다. 본 기술분야의 당업자들은 디지털 카메라가 본 발명을 구체화하는 이미지 센서를 이용할 수 있는 이미지 캡쳐 디바이스의 단지 일 실시예라는 것을 인지할 것이다. 예를 들어, 셀 전화 카메라들 및 디지털 비디오 캠코더들과 같은 다른 타입의 이미지 캡쳐 디바이스들은 본 발명과 함께 사용될 수 있다.
디지털 카메라(400)에서, 해당 씬으로부터의 광(402)이 이미징 스테이지(404)로 입력된다. 이미징 스테이지(404)는 렌즈, 중성 밀도 필터, 조리개 및 셔터와 같은 종래의 엘리먼트들을 포함할 수 있다. 광(402)은 이미지 센서(406)상에 이미지를 형성하기 위하여 이미징 스테이지(404)에 의하여 포커싱된다. 이미지 센서(406)는 입사광을 전기 신호들로 변환함으로써 하나 이상의 이미지들을 캡쳐한다. 디지털 카메라(400)는 프로세서(408), 메모리(410), 디스플레이(412), 및 하나 이상의 부가적인 입력/출력(I/O) 엘리먼트들(414)을 더 포함한다. 도 4의 실시예에서 개별 엘리먼트들로서 도시되었으나, 이미징 스테이지(404)는 이미지 센서(406)와, 가능하면 디지털 카메라(400)의 하나 이상의 부가적인 엘리먼트들과 통합되어, 콤팩트 카메라 모듈을 형성할 수 있다.
프로세서(408)는 예를 들어, 마이크로프로세서, 중앙 처리 유닛(CPU), 주문형 반도체(ASIC), 디지털 신호 프로세서(DSP), 또는 다른 프로세싱 디바이스, 또는 다수의 그러한 디바이스들의 조합들로서 구현될 수 있다. 이미징 스테이지(404) 및 이미지 센서(406)의 다양한 엘리먼트들은 타이밍 신호들 또는 프로세서(408)로부터 공급되는 다른 신호들에 의하여 제어될 수 있다.
메모리(410)는 예를 들어, 랜덤 액세스 메모리(RAM), 리드-온리 메모리(ROM), 플래시 메모리, 디스크-기반 메모리, 소거가능 메모리, 또는 다른 타입의 저장 엘리먼트들의 임의의 조합과 같은 임의의 타입의 메모리로서 구성될 수 있다. 이미지 센서(406)에 의하여 캡쳐되는 주어진 이미지는 메모리(410)의 프로세서(408)에 의하여 저장되고, 디스플레이(412)상에 제시될 수 있다. 다른 타입의 디스플레이들이 사용될 수 있으나, 디스플레이(412)는 통상적으로 능동 매트릭스 컬러 액정 디스플레이(LCD)이다. 부가적인 I/O 엘리먼트들(414)은 예를 들어, 다양한 온-스크린 제어(on-screen control)들, 버튼들 또는 다른 사용자 인터페이스들, 네트워크 인터페이스들, 또는 메모리 카드 인터페이스들을 포함할 수 있다.
도 4에 도시되는 디지털 카메라는 종래 기술의 당업자에게 공지되는 타입의 부가적인 또는 대안적인 엘리먼트들을 포함할 수 있다는 것을 인지할 수 있다. 본 명세서에 특별히 도시되거나 설명되지 않는 엘리먼트들이 종래 기술에 공지된 것들로부터 선택될 수 있다. 이전에 논의된 바와 같이, 본 발명은 광범위한 이미지 캡쳐 디바이스들에서 구현될 수 있다. 또한, 앞서 언급된 바와 같이, 본 명세서에 설명된 실시예들의 특정 양상들은 이미지 캡쳐 디바이스의 하나 이상의 프로세싱 엘리먼트들에 의하여 실행되는 소프트웨어의 형태로 적어도 부분적으로 구현될 수 있다. 그러한 소프트웨어는 본 기술분야의 당업자들에 의하여 인지되는 바와 같이 본 명세서에서 제공되는 교지들을 고려하여 간단한 방식으로 구현될 수 있다.
도 5는 발명에 따른 일 실시예에서 도 4에 도시되는 이미지 센서(406)의 간략화된 블록도이다. 이미지 센서(406)는 통상적으로 이미징 영역(502)을 형성하는 픽셀들의 어레이(500)를 포함한다. 이미지 센서(406)는 열 디코더(504), 행 디코더(506), 디지털 로직(508), 및 아날로그 또는 디지털 출력 회로들(510)을 더 포함한다. 이미지 센서(406)는 발명에 따른 일 실시예에서 후면-조명된 상보성 금속 산화물 반도체(CMOS) 이미지 센서로서 구현된다. 따라서, 열 디코더(504), 행 디코더(506), 디지털 로직(508), 및 아날로그 또는 디지털 출력 회로들(510)은 이미징 영역(502)에 전기적으로 연결되는 표준 CMOS 전자 회로들로서 구현된다.
이미징 영역(502)의 샘플링 및 판독과 대응 이미지 데이터의 프로세싱과 연관되는 기능은 메모리(410)에 저장되고 프로세서(408)에 의하여 실행되는 소프트웨어의 형태로 적어도 부분적으로 구현될 수 있다(도 4 참고). 샘플링 및 판독 회로의 부분들은 이미지 센서(406) 외부에 정렬되거나, 이미징 영역(502)과 통합되어, 예를 들어, 광검출기들 또는 이미징 영역의 다른 엘리먼트들을 갖는 공통 통합 회로상에 형성될 수 있다. 본 기술분야의 당업자는 다른 주변 회로 구성들 또는 아키텍쳐들이 발명에 따른 다른 실시예들에서 구현될 수 있다는 것을 인지할 것이다.
이제 도 6(a)-6(c)를 참고하여, 발명에 따른 일 실시예에서 후면-조명된 이미지 센서를 제작하는 방법을 예증하는데 사용되는 이미지 센서의 일부의 간략화된 횡단면도들이 도시된다. 예시적인 CMOS 제작 프로세스의 다수의 최초 단계들의 완료시 이미지 센서 웨이퍼(600)의 일부를 도시한다. 이러한 스테이지에서 이미지 센서 웨이퍼(600)는 기판(602), 기판(602) 위에 형성되는 절연층(604), 절연층(604) 위에 형성되는 센서층(606), 및 센서층(606) 위에 형성되는 회로층(608)을 포함한다. 도전성 상호접속부들(610, 612), 게이트들(614) 또는 다른 회로 엘리먼트들과 같은 다양한 이미지 센서 피쳐들은 종래의 기술들을 사용하여 회로층(608) 내에 형성될 수 있다.
센서층(606)은 광검출기들(616) 및 센서층(606) 내에 다른 회로 엘리먼트들을 형성하기 위하여 프로세싱된다. 센서층(606)은 전면(618) 및 후면(620)을 갖는다. 본 명세서에서 이전에 설명된 바와 같이, 센서층(606)의 "전면"(618)은 종래에 회로층(608)에 인접한 센서층(606)의 측면으로서 공지된 반면, "후면"(620)은 전면(618)에 대향되는 센서층(606)의 측면이다. 기판(602) 및 센서층(606)은 발명에 따른 일 실시예에서 통상적으로 실리콘 물질, 실리콘 이산화물 물질을 갖는 절연층(604), 및 절연체 물질을 갖는 회로층(608)으로 형성된다. 회로층(608)의 게이트들(614) 및 상호접속부들(610, 612)은 다양한 금속화 레벨들과 연관된다.
도 6(a)에 개시되는 이미지 센서 웨이퍼(600)는 실리콘-온-절연체(SOI) 웨이퍼의 일 실시예이다. 그러한 웨이퍼에서, 다른 두께들이 사용될 수 있으나, 센서층(606)의 두께는 대략 1 내지 50 마이크로미터일 수 있으며, 절연층(604)의 두께는 대략 0.1 내지 3 마이크로미터일 수 있다. 기판(602)은 통상적으로 센서층(606) 또는 절연층(604)보다 실질적으로 두꺼우며, 대략 300 내지 1000 마이크로미터 두께일 수 있다. 발명에 따른 다른 실시예들은 예를 들어, 절연층(604)을 포함하지 않는 벌크 반도체들 또는 에피택셜 웨이퍼들과 같은 후면-조명된 이미지 센서들을 형성하기 위하여 다른 타입의 웨이퍼들을 사용할 수 있다.
도 6(b)는 지지 웨이퍼(622)가 회로층(608)에 결합된 이후에 이미지 센서 웨이퍼(600)를 개시한다. 지지 웨이퍼(622)는 통상적으로 하나 이상의 접착층들(미도시)을 갖는 회로층(608)에 결합되거나, 압력 또는 온도의 애플리케이션을 이용하여 직접 결합된다. 직접 결합을 위해 사용될 수 있는 물질의 일 실시예는 실리콘 이산화물이다.
기판(602)은 그 후 제거되어, 도 6(c)에 도시되는 바와 같은 이미지 센서 웨이퍼 구조를 초래한다. 기판(602)은 예를 들어, 그라인딩(grinding), 연마, 또는 에칭 기술들을 임의의 조합으로 사용하여 제거될 수 있다. 기판(602)은 발명에 따른 일 실시예에서 에치 스탑(etch stop)으로서 작용하는 절연층(604)과 통째로 제거된다. 에피택셜 또는 벌크 반도체 웨이퍼를 수반하는 것과 같은, 발명에 따른 다른 실시예들에서, 기판(602)은 완전히 제거되기보다는 박막화될 수 있으며, 절연층이 에칭된 표면으로 증착된다.
기판(602)의 제거 이후에, 구조물은 뒤집히고(flipped over)(도시되는 바와 같이), 추가로 프로세싱된다. 후속 프로세싱 단계들은 절연층(604)의 후면(624)상에 컬러 필터 어레이 및 연관된 마이크로렌즈들의 형성을 포함할 수 있다(도 7 참고).
이제 도 7을 참고하여, 발명에 따른 일 실시예에서의 이미지 센서(406)의 일부의 도 5의 라인 B-B'을 따르는 횡단면도가 도시된다. 이미지 센서(406)는 회로층(608) 및 센서층(606) 내에 형성되는 픽셀들(500)을 포함한다. 광검출기들(616)은 센서층(606)에 형성된다. 게이트들 및 커넥터들과 같은 도전성 상호접속부들(610, 612, 614)이 회로층(608)에 형성된다.
절연층(604)상에 형성되는 컬러 필터 엘리먼트들(700)이 도시된다. 또한 각각의 컬러 필터 엘리먼트(700)와 대응 마이크로렌즈(702)가 연관된다. 컬러 필터 엘리먼트들(700)은 개별적인 광검출기들(616) 위에 정렬되고, 통상적으로 각각의 광검출기(616)가 특정 파장 범위들에서 광 전파를 검출하도록 허용하는 밴드패스 필터들로서 작용한다. 예를 들어, 하나의 컬러 필터 엘리먼트는 적색 광에 대응하는 파장 범위에서 전파되는 광이 광검출기에 의하여 검출되도록 허용하는 반면, 인접한 컬러 필터 엘리먼트는 녹색 광에 대응하는 파장 범위에서 전파되는 광이 광검출기에 의하여 검출되도록 허용한다.
도 8 및 12-16과 함께 본 명세서에서 설명되는 바와 같이, 센서층(606)은 센서층(606)과 절연층(604) 사이의 인터페이스(704)를 패시베이팅하는 방식으로 형성되어, 암전류를 감소시키고 양자 효율을 개선한다. 또한, 센서층(606)은 광생성 전하들, 특히 후면-조명된 이미지 센서의 후면 표면 근처에서 생성된 전하들을 가장 근접한 광검출기에 몰아넣기 위하여 접지에 대하여 공지된 전위로 바이어스된다. 그리고 최종적으로, 센서층(606)은 가장 근접한 광검출기로 광생성 전하들을 몰아넣는 도펀트 그래디언트를 포함할 수 있다. 광생성 전하들을 가장 근접한 광검출기들로 몰아넣는 것은 이미지 센서 내에 혼선 및 랙(lag)을 최소화시킨다.
도 8은 발명에 따른 일 실시예에서 제1 픽셀 구조의 횡단면도이다. 픽셀(500)은 웰(800) 내에 형성되는 광검출기(616)를 포함한다. 광검출기(616)는 도 8의 실시예에서 포토다이오드로서 구현된다. 피닝층(802)은 광검출기(616) 위에 형성된다. 하나 이상의 얕은 트렌치 절연(STI) 영역들(803)이 픽셀(500) 내에 형성된다.
전송 게이트(804)는 광검출기(616)로부터 전하-대-전압 변환기(806)로 광생성 전하들을 전송하는데 사용된다. 전하-대-전압 변환기(806)는 발명에 따른 일 실시예에서 플로팅 확산으로서 구성된다. 변환기(806)는 전하를 전압 신호로 변환한다. 소스-팔로워 트랜지스터(808)는 전하-대-전압 변환기(806)에 저장되는 전압 신호를 버퍼링한다. 리셋 트랜지스터(806, 810, 812)는 픽셀 판독 이전에 공지된 전위로 변환기(806)를 리셋하는데 사용된다.
웰(800)은 웰 콘택(814)을 통해 공지된 전압 레벨 VDD로 바이어스된다. 웰을 접지에 대하여 공지된 전위로 바이어스하는 것은 광생성 전하들을 광검출기(616)로 몰아넣는다. 웰 콘택(814)은 발명에 따른 일 실시예에서 이미지 센서(406)의 주변부에서 이미징 영역(502)(도 5)의 외부에 위치된다. 다른 웰 콘택들(816)은 도 8에 도시된 실시예에서 웰(800)의 유효 저항을 감소시키고, 웰 바운스를 감소시키거나 제거하기 위하여 이미징 영역(502)(도 5)에 걸쳐 주기적으로 이격된다.
픽셀(500)은 발명에 따른 일 실시예에서 p-타입 금속-산화물-반도체(PMOS) 호로에 기반한다. 따라서, 광검출기(616)는 하나 이상의 p-타입 도펀트들로 도핑되고, 웰(800) 및 피닝칭(802)은 하나 이상의 n-타입 도펀트들로 도핑된다. n-타입 도펀트들의 실시예들은 인, 안티몬, 및 비소를 포함하나, 이에 제한되는 것은 아니다. 붕소 및 갈륨은 p-타입 도펀트들의 실시예들이다.
도 9는 발명에 따른 일 실시예에서 도 8의 라인 C-C'를 따르는 인터페이스(704)의 예시적인 도핑 프로파일을 개시한다. 라인(900)은 STI 영역들(803)의 산화 이후에 붕소 도핑된 SOI 웨이퍼의 도핑 프로파일을 예증하는 반면, 라인(902)은 STI 영역들의 산화 이후에 웰(800)에 주입된 인 도펀트들의 도핑 프로파일을 개시한다. 도 9에 도시되는 바와 같이, 붕소 및 인 도펀트들은 STI 영역들의 산화 동안에 확산한다. 편절로 인하여, 인 도펀트들은 인터페이스(704)의 실리콘 측면상에 축적되고(포인트(904) 참고), 붕소 도펀트들은 인터페이스(704)의 실리콘 측면상에서 감소한다(포인트(906) 참고). 인터페이스(704)에서 n-타입 인 도펀트들의 증가된 농도 및 p-타입 붕소 도펀트들의 감소된 농도의 조합은 인터페이스의 센서층 측면상에 전위 웰의 형성을 감소시키거나 방지한다.
인터페이스(704)에서 인의 편절은 실리콘과 인에 대한 실리콘 이산화물과 붕소 사이에 편절 계수들이 인터페이스(704)의 실리콘 측면상에 네트(net) n-타입 도펀트들의 효율적인 구축을 제공하기 때문에 이미지 센서의 성능을 추가로 개선한다. 인터페이스(704)에서 실리콘에서의 이러한 향상된 네트 n-타입 도핑 농도는 광생성 전하들(즉, 홀들)을 광검출기로 지향시키는 전위 그래디언트를 생성한다. 전계 그래디언트가 작을 수 있음에도 불구하고, 종래의 웰(304)(도 3 참고)과 같은 정전기 웰이 표면에서 생성되지 않는다. 또한, 후속 CMOS 제작 단계들 동안에, 양 전하가 인터페이스(704)에서 가둬질 수 있으며, 이는 광생성 전하를 광검출기 쪽으로 추가로 지향시킨다.
인터페이스(704)의 센서층 측면상에 효율적인 n-도펀트 구축은 또한 PMOS 이미지 센서에 대한 암전류 성능을 개선한다. 쇼클리-리드-홀(Shockley-Read-Hall)의 원리에 따라, 단일 타입의 트랩에 대한 생성 속도는 다음과 같다.
여기서 U는 생성 속도이고, σ는 트랩의 캡쳐 횡단면이고, Vth는 열적 속도, Nt는 트랩 밀도, n은 로컬 전자 농도, p는 로컬 홀 농도, ni는 진성 캐리어 농도, Et는 트랩 에너지, Ei는 진성 페르미 에너지이다. 종결되지 않은 실리콘 결합들은 거의 미드-갭(Et=Ei)이어서, U는 
로 효율적으로 감소하고, 여기서 np 항은 0으로 취해진다. 실온에서 ni는 1.6E10 cm-3이다. 따라서, 인터페이스(704)에서 2El6 cm-3의 전자 농도는 거의 106만큼 댕글링 실리콘 결합들로부터 암전류 생성을 억제하고, 인터페이스(704)를 효율적으로 패시베이팅할 것이다. 이것은 도 2에 도시된 NMOS 이미지 센서와 다르고, 여기서 인터페이스(204)의 실리콘 측면상의 효율적인 n-도펀트 구축은 붕소 농도에서 웰을 생성한다(도 3의 포인트(304) 참조).
발명에 따른 다른 실시예에서, 웰(800)의 도펀트들은 향상된 도펀트 그래디언트가 웰(800)에 형성되도록 도핑될 수 있다. 도펀트 그래디언트는 예를 들어, 인터페이스(704)에서 많은 n-타입 도펀트들을 초래하는 주입들의 체인을 수행함으로써 형성된다. 이러한 도펀트 그래디언트는 광생성 전하들이 광검출기(616)로 보다 효율적으로 몰아넣어지도록 웰(800)에 보다 균일한 전계를 제공한다.
도 10은 3개의 인 주입물들이 웰(800)로 주입될 때, 도 8의 라인 C-C'를 따르는 인터페이스(704)의 대안적인 예시적 도핑 프로파일을 도시한다. 라인(1000)은 라인(1000)은 깊은 웰 주입 이후의 그리고 STI 영역들(803)의 열적 산화물 이전에 인 도펀트들을 개시한다. 라인(1002)은 STI 영역들의 열적 산화 이후에 인 도펀트들을 개시한다. STI 산화는 웰(800)에서 n-타입 도펀트들을 열적으로 확산시키고, 도핑 프로파일(1000)에서 피크(peak)들 및 밸리(valley)들을 제거한다. 피크들 및 밸리들을 제거하는 것은 인터페이스(704)와 광검출기(616) 사이에 정전 프로파일에서 전위 웰들을 감소시킨다. 또한, 웰(800)의 n-타입 도펀트가 인일 때, 인터페이스(704)에서의 인 편절은 앞서 설명된 바와 같이 랙 및 암전류 성능을 개선한다. n-타입 웰(800)을 정의하는데 요구되는 고 에너지 주입 도즈(dose)들이 비교가능한 랙 및 암전류 성능을 갖는 대응 NMOS 픽셀에 대한 p-타입 웰을 정의하는데 요구되는 도즈들보다 훨씬 낮다는 것을 알 필요가 있다.
이제 도 11을 참고하여, 발명에 따른 일 실시예에서 표준 CMOS 회로의 일부의 횡단면도가 도시된다. 표준 PMOS(1100) 및 NMOS(1102) 트랜지스터들 및 그들의 연관된 얕은 n-웰(1104) 및 p-웰(1106) 주입들은 이미징 영역(502)(도 5)의 깊은 웰 주입(800)(도 8)에 의하여 영향을 받지 않는다. 이미징 영역(502) 외부의 CMOS 회로에서 p-타입(1100) 및 n-타입(1102) 트랜지스터들이 표준 CMOS 프로세스 플로우를 사용하여 제작된다. 컬러 필터 어레이의 제작 동안에, CMOS 회로는 발명에 따른 일 실시예에서 불투명한 광차폐물(미도시)에 의하여 후면 조명으로부터 보호된다. 광 차폐물은 금속, 적색, 녹색, 청색 컬러 필터 어레이 물질의 적층된 층, 또는 고유한 광 흡수 물질일 수 있다.
도 12는 발명에 따른 일 실시예에서 대안적인 픽셀 구조물의 횡단면도이다. 픽셀(500)은 도 8에 도시되는 다수의 동일한 엘리먼트들을 포함하며, 동일한 참조 번호들이 그러한 엘리먼트들을 표시하는데 사용되었다. 픽셀(500)은 광검출기(616)의 "확장(extension)"을 효율적으로 생성함으로써 영역(1200)과 함께 광검출기(616)의 공핍 깊이를 증가시킨다. 영역(1200)은 발명에 따른 일 실시예에서 하나 이상의 p-타입 도펀트들로 약하게 도핑된다.
매립 웰(1202) 및 측면 웰들(1204, 1206)은 n-타입 도펀트로 도핑되고, 광검출기(616), 매립 웰(1202), 및 측면 웰들(1204, 1206) 사이에서 p-영역(1200)이 생성되도록 형성된다. 측면 n-웰들(1204, 1206)은 광생성 전하들을 광검출기(616)로 몰아넣고, 매립 웰(1202)에 웰 콘택(816)을 전기적으로 연결한다. 발명에 따른 다른 실시예들에서, 측면 웰들(1204, 1206)은 매립 웰(1202)에 인접하지 않고, 거기 직접 접속되지 않는다. 2008년 3월 25일자로 출원된 "A Pixel Structure With A Photodetector Having An Extended Depletion Depth"라는 제목의 미국 특허 출원 제12/054,505호는 본 명세서에 참조로서 통합되며, 도 12의 픽셀 구조 및 측면 웰들(1204, 1206)이 매립 웰(1202)에 인접하지 않는 대안적인 픽셀 구조를 보다 상세히 설명한다.
도 13(a)-13(e)는 발명에 따른 일 실시예에서 도 12에 도시되는 광검출기(616), 매립 웰(1202), 및 측면 웰들(1204, 1206)을 제작하는 방법을 예증하는데 사용되는 픽셀의 일부의 횡단면도들이다. 본 발명을 이해하는데 필수적인 이러한 제작 단계들만이 도 13에 도시된다. 최초에, 도 13(a)에 도시되는 바와 같이, 에피택셜층(1300)이 공지된 제작 기술을 사용하여 절연층(604)(도 6)상에 형성된다. 에피택셜층(1300) 및 기판(602)(도 6)은 발명에 따른 일 실시예에서 p-타입 도펀트로 도핑된다.
다음으로, 도 13(b)에 도시되는 바와 같이, 에피택셜층(1300)의 일부는 매립 웰(1202)(도 12)을 형성하기 위하여 하나 이상의 n-타입 도펀트들로 도핑된다(화살표들(1302)에 의하여 표현되는 도핑). 매립 웰(1202)은 도 13(b)에 도시되는 실시예에서 하나 이상의 n-타입 도펀트들을 에피택셜층(1300)으로 주입함으로써 형성된다. 매립 웰(1202)은 에피택셜층(1300)의 단지 일부에 배치되고, 나머지 에피택셜층(1300)의 일부는 p-영역(1200)을 형성하는데 사용될 것이다.
다음으로, 도 13(c)에 도시되는 바와 같이, 마스크(1304)는 픽셀 위에 증착되고 패터닝된다. 측면 웰들(1204, 1206)(도 12)은 그 후 하나 이상의 n-타입 도펀트들을 에피택셜층(1300)으로 주입함으로써(도 13(c)의 화살표들(1306)에 의하여 표현된 도핑) 에피택셜층(1300)의 부분들에 형성된다. 본 기술분야의 당업자는 얕은 트렌치 절연(STI)(803)이 에피택셜층(1300)에 형성되고, 측면 웰들(1204, 1206)의 형성 이전에 유전체 물질로 충진되는 것을 인지할 것이다(STI(803)의 형성은 선택적인 것이며, 본 발명의 일부가 아님). 도 13(c)에 도시되는 실시예에서, 측면 웰들(1204, 1206)은 매립 웰(1202)에 인접하지 않는다. 발명에 따른 다른 실시예에서, 측면 웰들(1204, 1206)은 매립 웰(1202)과 인접하고 직접 접촉한다(도 12의 실시예에 도시되는 바와 같이).
도 13(d)에 도시되는 바와 같이, 마스크(1304)는 그 후 제거되고, 전송 게이트(1308)가 픽셀의 표면상에 형성된다. 마스크(1310)는 증착되고, 픽셀 위에 패터닝되며, 광검출기(616)는 하나 이상의 p-타입 도펀트들로 에피택셜층(1300)의 일부를 도핑함으로써 에피택셜층(1300)의 일부에 형성된다(화살표들(1312)에 의하여 표현되는 도핑). 광검출기(616)로 주입되는 p-타입 도펀트 또는 도펀트들은 전송 게이트(1308)로 자가-정렬되어, 픽셀의 랙 성능을 개선한다.
다음으로, 도 13(e)에 도시되는 바와 같이, 마스크(1310)는 제거되고, 다른 마스크(1314)가 픽셀의 표면상에 증착되고 패터닝된다. 피닝층(802)(도 8)이 그 후 하나 이상의 n-타입 도펀트들로 광검출기(616)의 일부를 도핑함으로써 광검출기(616) 위에 형성된다(화살표들(1316)에 의하여 표현되는 도핑). 도 13(e)은 광검출기(616) 및 피닝층(802)에 인접하지 않는 것으로 측벽 웰(1206)을 도시하나, 본 기술분야의 당업자는 측면 웰(1206)이 광검출기(616)에 인접하고 거기 직접 접촉하도록 형성될 수 있음을 인지할 것이다.
이제 도 14를 참고하여, 발명에 따른 일 실시예에서 도 6(c)에 도시되는 제작 프로세스의 포인트에서 픽셀을 예증하는데 사용되는 픽셀의 일부의 횡단면도가 도시된다. 센서층(606)의 픽셀(도 6 참고)은 에피택셜층(1300)에 형성되는 매립 웰(1202), 광검출기(616) 및 측면 웰들(1204, 1206)을 포함한다. 피닝층(802)은 광검출기(616) 위에 형성된다. 그리고 마지막으로, 하나 이상의 STI 영역들(803)은 발명에 따른 일 실시예에서 센서층(6060)에 형성된다.
센서층(606)의 후면(620)은 절연층(604)에 인접하며, 센서층(606)의 전면(618)은 회로층(608)에 인접하다(도 6). 회로층(608)은 전송 게이트(1308) 및 다른 피쳐들 및 도전성 상호접속무들(미도시)을 포함한다. 지지 기판(622)은 회로층(608)에 결합된다. 앞서 설명되는 바와 같이, 절연층(604)과 센서층(606) 사이의 인터페이스(704)는 인터페이스(704)의 센서층 측면에 n-타입 도펀트 또는 도펀트들의 축적에 의하여 패시베이팅된다. 이러한 패시베이션은 인터페이스(704)의 센서층에 전위 웰들의 형성을 감소시키거나 방지한다.
도 15(a)-15(b)는 발명에 따른 일 실시예에서 도 13(b)에 도시되는 단계 대신에 수행될 수 있는 매립 웰(1202)을 제작하는 것에 대한 제1 대안적 방법을 예증하는데 사용되는 픽셀의 일부의 횡단면도들이다. 절연층(604) 및 기판(602)의 조합된 두께는 발명에 따른 일 실시에에서 20 내지 10000 옹스트롬이다. 최초에, 시드층으로 공지되는 층(1500)이 공지된 제작 기술을 사용하여 절연층(604)의 표면상에 형성된다(도 15(a) 참고).
마스크(1502)는 그 후 층(1500) 위에 증착되고 패터닝되어 개구(1504)를 형성한다. 층(1500)의 일부는 매립 웰(1202)을 형성하기 위하여 하나 이상의 n-타입 도펀트들로 도핑된다(화살표들(1506)에 의하여 표현된 도핑). 인, 비소, 또는 안티몬과 같은 n-타입 도펀트는 발명에 따른 일 실시예에서 층(1500)으로 주입된다.
다음으로, 도 15(b)에 도시되는 바와 같이, 마스크(1502)는 제거되고 층(1500)상에 에피택셜층(1300)이 성장된다. 에피택셜층(1300)은 발명에 따른 일 실시예에서 진성층 또는 가볍게 p-도핑된 층이다. 도 15(b)에 도시되는 구조물은 그 후 도 13(c)-13(e)에 도시되는 단계들에 따라 프로세싱된다.
이제 도 16(a)-16(b)를 참고하여, 발명에 따른 일 실시예에서 도 13(b)에 도시되는 단계 대신에 수행될 수 있는 매립 웰(1202)을 제작하는데 대한 제2 대안적 방법을 예증하는데 사용되는 픽셀의 일부의 횡단면도들이 도시된다. 최초에, 강하게 n-타입 도핑된 층(1202)이 공지된 제작 기술을 사용하여 절연층(604)상에 형성된다(도 16(a) 참고). 에피택셜층(1300)이 그 후 층(1202)상에 성장되어, 층(1202)이 매립 웰이 되게 한다. 도 16(b)에 도시되는 구조물은 그 후 도 13(c)-13(e)에 도시되는 단계들에 따라 프로세싱된다.
본 발명은 발명의 특정 실시예들을 참고하여 설명되었다. 그러나, 본 기술분야의 당업자는 본 발명의 범위를 벗어나지 않고 변화들 및 변형들이 유효할 수 있다는 것을 인지할 것이다. 예를 들어, 픽셀 구성들은 도 8 및 11에 도시된 것들에 대해 부가적인, 더 적은, 또는 상이한 컴포넌트들을 포함할 수 있다. 벌크 웨이퍼(에피태셜층(1300) 없는)가 이미지 센서를 제작하는데 사용될 수 있다.
부가적으로, 광검출기(616)는 발명에 따른 다른 실시예들에서 대안적인 구조물들을 사용하여 구현될 수 있다. 광검출기(616)는 발명에 따른 다른 실시에에서 p-타입 에피택셜층 또는 기판의 n-웰에 형성되는 피닝되지 않은 p-타입 다이오드로서 구현될 수 있다. 그리고 마지막으로, 단순한 비-공유 픽셀 구조물이 도 8 및 11에 도시되나, 공유된 아키텍쳐가 발명에 따른 다른 실시예들에서 사용될 수 있다. 공유된 아키텍쳐의 일 시시예는 미국 특허 제6,107,655호에 개시된다.
100 이미지 센서
102 픽셀
104 픽셀
106 픽셀
108 센서층
110 회로층
112 광검출기
114 광검출기
116 광검출기
118 상호접속부
120 상호접속부
122 게이트
124 광
126 센서층의 전면
128 센서층의 후면
200 이미지 센서
202 지지 기판
204 인터페이스
206 절연층
300 후속 CMOS 제작 단계들 이전의 도핑 프로파일
302 후속 CMOS 제작 단계들 이후의 도핑 프로파일
304 전위 웰
400 이미지 캡쳐 디바이스
402 광
404 이미징 스테이지
406 이미지 센서
408 프로세서
410 메모리
412 디스플레이
414 다른 I/O
500 픽셀
502 이미징 영역
504 열 디코더
506 행 디코더
508 디지털 로직
510 아날로그 또는 디지털 출력 회로들
600 이미지 센서 웨이퍼
602 기판
604 절연층
606 센서층
608 회로층
610 상호접속부
612 상호접속부
614 게이트
616 광검출기
618 센서층의 전면
620 센서층의 후면
622 지지 웨이퍼
700 컬러 필터 엘리먼트
702 마이크로렌즈
704 센서층과 절연층 사이의 인터페이스
800 웰
802 피닝층
803 얕은 트렌치 절연(STI)
804 전송 게이트
806 전하-대-전압 변환기
808 소스 팔로워 트랜지스터
810 리셋 트랜지스터
812 리셋 트랜지스터
814 웰 콘택
816 웰 콘택
900 붕소 도핑된 SOI 웨이퍼의 도핑 프로파일
902 인 도핑된 웰의 도핑 프로파일
904 인 도펀트의 축적
906 감소된 붕소 도펀트
1000 인 도펀트의 도핑 프로파일
1002 후속 제작 단계들 이후에 인 도펀트의 도핑 프로파일
1100 PMOS 트랜지스터
1102 NMOS 트랜지스터
1104 n-웰
1106 p-웰
1200 p-타입 영역
1202 매립 웰
1204 측면 웰
1206 측면 웰
1300 에피택셜층
1302 도핑을 나타내는 화살표들
1304 마스크
1306 도핑을 나타내는 화살표들
1308 전송 게이트
1310 마스크
1312 도핑을 나타내는 화살표들
1314 마스크
1316 도핑을 나타내는 화살표들
1500 층
1502 마스크
1504 개구
1506 도핑을 나타내는 화살표들
102 픽셀
104 픽셀
106 픽셀
108 센서층
110 회로층
112 광검출기
114 광검출기
116 광검출기
118 상호접속부
120 상호접속부
122 게이트
124 광
126 센서층의 전면
128 센서층의 후면
200 이미지 센서
202 지지 기판
204 인터페이스
206 절연층
300 후속 CMOS 제작 단계들 이전의 도핑 프로파일
302 후속 CMOS 제작 단계들 이후의 도핑 프로파일
304 전위 웰
400 이미지 캡쳐 디바이스
402 광
404 이미징 스테이지
406 이미지 센서
408 프로세서
410 메모리
412 디스플레이
414 다른 I/O
500 픽셀
502 이미징 영역
504 열 디코더
506 행 디코더
508 디지털 로직
510 아날로그 또는 디지털 출력 회로들
600 이미지 센서 웨이퍼
602 기판
604 절연층
606 센서층
608 회로층
610 상호접속부
612 상호접속부
614 게이트
616 광검출기
618 센서층의 전면
620 센서층의 후면
622 지지 웨이퍼
700 컬러 필터 엘리먼트
702 마이크로렌즈
704 센서층과 절연층 사이의 인터페이스
800 웰
802 피닝층
803 얕은 트렌치 절연(STI)
804 전송 게이트
806 전하-대-전압 변환기
808 소스 팔로워 트랜지스터
810 리셋 트랜지스터
812 리셋 트랜지스터
814 웰 콘택
816 웰 콘택
900 붕소 도핑된 SOI 웨이퍼의 도핑 프로파일
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1000 인 도펀트의 도핑 프로파일
1002 후속 제작 단계들 이후에 인 도펀트의 도핑 프로파일
1100 PMOS 트랜지스터
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1106 p-웰
1200 p-타입 영역
1202 매립 웰
1204 측면 웰
1206 측면 웰
1300 에피택셜층
1302 도핑을 나타내는 화살표들
1304 마스크
1306 도핑을 나타내는 화살표들
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1310 마스크
1312 도핑을 나타내는 화살표들
1314 마스크
1316 도핑을 나타내는 화살표들
1500 층
1502 마스크
1504 개구
1506 도핑을 나타내는 화살표들
Claims (20)
- 후면-조명된 이미지 센서로서,
절연층과 회로층 사이에 배치되는 센서층 ― 상기 회로층은 상기 센서층에 전기적으로 연결되며, 상기 센서층의 전면은 상기 회로층에 인접하고, 상기 센서층의 후면은 상기 절연층에 인접함 ― ;
상기 센서층의 후면상에 입사하는 광을 광생성(photo-generated) 전하들로 변환하기 위한 다수의 광검출기들을 포함하는 이미징(imaging) 영역 ― 상기 다수의 광검출기들은 p-타입 도펀트로 도핑되고, 상기 센서층의 전면에 인접하여 상기 센서층에 배치됨 ― ; 및
상기 이미징 영역에 걸쳐 있으며(spanning), 상기 센서층의 상기 후면에 인접한 상기 센서층의 적어도 일부에 형성되는 웰(well) ― 상기 웰은 상기 n-타입 도펀트가 상기 센서층의 후면과 상기 절연층 사이의 인터페이스의 상기 센서층상에 축적되도록 하는 편절 계수(segregation coefficient)를 갖는 n-타입 도펀트로 도핑됨 ―
을 포함하는, 후면-조명된 이미지 센서. - 제1항에 있어서,
상기 회로층에 결합되는 지지 기판을 더 포함하는, 후면-조명된 이미지 센서. - 제1항에 있어서,
상기 웰은 매립 웰을 포함하는, 후면-조명된 이미지 센서. - 제3항에 있어서,
각각의 광검출기의 한 측면에 인접하게 그리고 그 상부에 측방으로(laterally) 형성되는 제1 측면 웰 및 각각의 광검출기의 대향 측면에 인접하게 그리고 그 상부에 측방으로 형성되는 제2 측면 웰을 더 포함하며, 상기 제1 측면 웰 및 상기 제2 측면 웰은 n-타입 도펀트로 도핑되는, 후면-조명된 이미지 센서. - 제4항에 있어서,
상기 매립 웰, 각각의 광검출기, 및 개별적인 제1 측면 웰 및 제2 측면 웰 사이에 배치되는 p-타입 도펀트로 도핑되는 영역을 더 포함하는, 후면-조명된 이미지 센서. - 제5항에 있어서,
상기 n-타입 도펀트는 인 도펀트, 안티몬 도펀트, 및 비소 도펀트 중 하나를 포함하는, 후면-조명된 이미지 센서. - 제1항에 있어서,
상기 센서층은 실리콘층을 포함하는, 후면-조명된 이미지 센서. - 제1항에 있어서,
상기 웰의 상기 n-타입 도펀트는 상기 광생성 전하들을 상기 광생성 전하들에 가장 근접한 개별적인 광검출기들로 몰아넣도록(drive into) 구성되는 도펀트 그래디언트(gradient)를 갖는, 후면-조명된 이미지 센서. - 제1항에 있어서,
상기 웰은 미리 결정된 전위에서 바이어싱되는, 후면-조명된 이미지 센서. - 이미지 캡처 디바이스로서,
후면-조명된 이미지 센서를 포함하며, 상기 후면-조명된 이미지 센서는,
절연층과 회로층 사이에 배치되는 센서층 ― 상기 회로층은 상기 센서층에 전기적으로 연결되며, 상기 센서층의 전면은 상기 회로층에 인접하고, 상기 센서층의 후면은 상기 절연층에 인접함 ― ;
상기 센서층의 후면상에 입사하는 광을 광생성 전하들로 변환하기 위한 다수의 광검출기들을 포함하는 이미징 영역 ― 상기 다수의 광검출기들은 p-타입 도펀트로 도핑되고, 상기 센서층의 전면에 인접하여 배치됨 ― ; 및
상기 이미징 영역에 걸쳐 있으며, 상기 센서층의 상기 후면에 인접한 상기 센서층의 적어도 일부에 형성되는 웰 ― 상기 웰은 상기 n-타입 도펀트가 상기 센서층의 후면과 상기 절연층 사이의 인터페이스의 상기 센서층상에 축적되도록 하는 편절 계수를 갖는 n-타입 도펀트로 도핑됨 ―
을 포함하는, 이미지 캡처 디바이스. - 제10항에 있어서,
상기 웰은 매립 웰을 포함하는, 이미지 캡처 디바이스. - 제11항에 있어서,
각각의 광검출기의 한 측면에 인접하게 그리고 그 상부에 측방으로 형성되는 제1 측면 웰 및 각각의 광검출기의 대향 측면에 인접하게 그리고 그 상부에 측방으로 형성되는 제2 측면 웰을 더 포함하며, 상기 제1 측면 웰 및 상기 제2 측면 웰은 n-타입 도펀트로 도핑되는, 이미지 캡처 디바이스. - 제12항에 있어서,
상기 매립 웰, 각각의 광검출기, 및 개별적인 제1 측면 웰 및 제2 측면 웰 사이에 배치되는 p-타입 도펀트로 도핑되는 영역을 더 포함하는, 이미지 캡처 디바이스. - 제13항에 있어서,
상기 웰의 상기 n-타입 도펀트는 상기 광생성 전하들을 상기 광생성 전하들에 가장 근접한 개별적인 광검출기들로 몰아넣도록 구성되는 도펀트 그래디언트를 갖는, 이미지 캡처 디바이스. - 제10항에 있어서,
상기 웰은 미리 결정된 전위에서 바이어스되는, 이미지 캡처 디바이스. - 절연층과 회로층 사이에 배치되는 센서층을 포함하는 후면-조명된 이미지 센서를 제작하기 위한 방법으로서,
상기 회로층은 상기 센서층에 전기적으로 연결되며, 상기 센서층의 전면은 상기 회로층에 인접하고, 상기 센서층의 후면은 상기 절연층에 인접하고, 상기 방법은,
상기 센서층의 상기 후면에 인접한 상기 센서층의 적어도 일부에 웰을 형성하기 위하여 n-타입 도펀트로 상기 센서층을 도핑하는 단계 ― 상기 n-타입 도펀트는 상기 n-타입 도펀트가 상기 센서층의 후면과 상기 절연층 사이의 인터페이스의 상기 센서층상에 축적되도록 하는 편절 계수를 가짐 ― ; 및
상기 센서층의 상기 후면상에 입사하는 광을 광생성 전하들로 변환하는 다수의 광검출기들을 형성하기 위하여 p-타입 도펀트들로 상기 센서층을 도핑하는 단계 ― 상기 다수의 광검출기들은 상기 센서층의 상기 전면에 인접하게 형성됨 ―
를 포함하는, 후면-조명된 이미지 센서를 제작하기 위한 방법. - 제16항에 있어서,
웰을 형성하기 위하여 n-타입 도펀트로 상기 센서층을 도핑하는 단계는 상기 센서층의 상기 후면에 인접한 상기 센서층의 적어도 일부에 웰을 형성하기 위하여 n-타입 도펀트를 상기 센서층에 주입하는 단계를 포함하는, 후면-조명된 이미지 센서를 제작하기 위한 방법. - 제17항에 있어서,
웰을 형성하기 위하여 n-타입 도펀트를 상기 센서층에 주입하는 단계는 상기 센서층의 상기 후면에 인접한 상기 센서층의 일부에 매립 웰을 형성하기 위하여 n-타입 도펀트를 상기 센서층에 주입하는 단계를 포함하는, 후면-조명된 이미지 센서를 제작하기 위한 방법. - 제18항에 있어서,
각각의 광검출기의 한 측면에 인접하게 그리고 그 상부에 측방으로 제1 측면 웰을 형성하고 각각의 광검출기의 대향 측면에 인접하게 그리고 그 상부에 측방으로 제2 측면 웰을 형성하기 위하여 n-타입 도펀트로 상기 센서층을 도핑하는 단계를 더 포함하는, 후면-조명된 이미지 센서를 제작하기 위한 방법. - 제19항에 있어서,
상기 매립 웰 및 제1 측벽 및 제2 측벽은 p-타입 도펀트로 도핑되는 영역이 상기 매립 웰, 각각의 광검출기 및 상기 개별적인 제1 측면 웰 및 제2 측면 웰 사이에 배치되도록 형성되는, 후면-조명된 이미지 센서를 제작하기 위한 방법.
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