KR20110079959A - 반도체 소자 및 그의 형성 방법 - Google Patents

Abstract

본 발명의 반도체 소자의 형성 방법은 반도체 기판 상에 비트라인 콘택 예정 영역이 돌출된 제 1 층간절연막을 형성하는 단계와, 상기 제 1 층간절연막 측벽에 스페이서를 형성하는 단계와, 상기 스페이서 상면을 노출시키는 제 2 층간절연막을 형성하는 단계와, 상기 스페이서 사이 영역의 상기 반도체 기판이 노출되도록 비트라인 콘택홀을 형성하는 단계와, 상기 비트라인 콘택홀을 매립하는 비트라인 콘택 플러그를 형성하는 단계를 포함하여, 비트라인 콘택홀의 상부 측벽에 형성된 스페이서에 의해 층간절연막의 평탄화 공정에서 발생하는 디싱(dishing)현상을 방지되도록 하여 이웃하는 비트라인 간의 브릿지를 개선하여 반도체 소자의 특성을 향상시킬 수 있는 효과를 제공한다.

Description

반도체 소자 및 그의 형성 방법{Semiconductor device and method for forming the same}

본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 보다 자세하게는 페리 영역의 비트라인 브릿지를 방지하는 반도체 소자 및 그의 형성 방법에 관한 것이다.

현재 정보의 입력과 출력이 자유롭고 고용량을 가져 범용적으로 이용되고 있는 디램(DRAM) 소자는 하나의 액세스 트랜지스터(access transistor)와 하나의 축적 캐패시터(capacitor)를 포함한다. 이때, 캐패시터의 상부전극과 비트라인은 최종 금속 콘택(metal contact)과 연결되는 최종 금속배선을 통해 외부 회로로부터 신호를 인가받게 된다.

이하에서는, 도 1a 내지 도 1c을 참조하여 종래 기술에 따른 반도체 소자의 형성 방법에 대하여 설명한다. 여기에서, 셀 영역과 페리 영역 페리 영역에 대한 설명은 함께하되, 편의상 페리 영역만을 도시한다.

도 1a에 도시된 바와 같이, 소자분리막으로 정의되는 활성영역을 포함하는 반도체 기판(10) 전체 상부에 게이트 전극(12)을 형성한다. 여기서, 게이트 전극(12)은 게이트 산화막, 게이트 도전층인 폴리실리콘막과 텅스텐 실리사이드막 및 질화막 하드마스크가 차례로 적층된 구조로 형성된다. 이어서, 일반적인 스페이서 형성공정을 통해 게이트 전극(12)의 양측벽에 스페이서를 형성한 후, 소스/드레인 이온주입공정을 실시하여 반도체 기판 내에 접합영역, 즉 소스/드레인을 형성한다. 이후, 게이트 전극(12) 사이로 노출된 빈 공간이 매립되도록 절연막(14)을 증착하고 일부 게이트 전극(12) 사이의 절연막(14)을 식각한 다음, 이로 인해 노출된 반도체 기판(10)상의 빈 공간이 매립되도록 플러그용 도전물질을 증착하여 랜딩 플러그를 형성한다. 이어서, 랜딩 플러그를 포함한 전체 구조 상부에 층간절연막(16)을 증착한다. 그리고, 층간절연막(16) 상부에 평탄화 식각공정을 수행하는데, 층간절연막(16)에 디싱현상이 유발되어 'A'와 같이 층간절연막(16)의 표면이 평탄화되지 못하고 단차가 유발된다.

도 1b에 도시된 바와 같이, 셀 영역의 랜딩플러그와 접속되도록 층간절연막(16)을 식각하여 비트라인 콘택홀을 정의한다. 이와 동시에 페리 영역은 반도체 기판(10)이 노출되도록 층간절연막(16,14)을 식각하여 비트라인 콘택홀(18)을 정의한다.

도 1c에 도시된 바와 같이, 비트라인 콘택홀(18)을 포함하는 전체 상부에 배리어 금속층(20) 및 비트라인 콘택용 도전층(22)을 형성하여 비트라인 콘택홀(18)이 매립되도록 한다. 이어서, 비트라인 콘택용 도전층(22)과 접속되는 비트라인(24)을 형성한다. 여기서, 비트라인(24)은 TiN/Ti 적층막, 텅스텐막 및 하드마스크용 질화막을 차례로 적층하여 형성한다.

이때, 배리어 금속층(20)은 비트라인 콘택홀(18) 표면 뿐만 아니라 디싱현상에 의해 'A'와 같이 단차가 유발된 층간절연막(16) 상부에도 남아있게 되어, 비트라인(24)은 전기적으로 연결되어, 이웃한 비트라인과 브릿지되어 반도체 소자의 슈수율 및 신뢰성을 저해시키는 문제가 있다.

본 발명은 페리 영역에 형성된 층간절연막의 평탄화 식각 공정 시 디싱현상이 유발되어 비트라인 콘택홀 표면에 형성된 배리어 금속층이 층간절연막 표면에 남아있게 되어 후속 공정에 형성되는 비트라인이 브릿지되어 반도체 소자의 신뢰성을 저하시키는 문제를 해결하고자 한다.

본 발명의 반도체 소자는 반도체 기판 상에 형성된 게이트 전극과, 상기 반도체 기판과 접속되는 비트라인 콘택 플러그와, 상기 비트라인 콘택 플러그 측벽 상부에 구비된 스페이서를 포함하는 것을 특징으로 한다.

이때, 상기 비트라인 콘택 플러그는 비트라인 콘택과, 상기 비트라인 콘택의 측벽 및 하부에 구비되는 배리어 금속층을 포함하는 것을 특징으로 한다.

그리고, 상기 반도체 소자는 페리 영역을 포함하는 것을 특징으로 한다.

본 발명의 반도체 소자의 형성 방법은 반도체 기판 상에 비트라인 콘택 예정 영역이 돌출된 제 1 층간절연막을 형성하는 단계와, 상기 제 1 층간절연막 측벽에 스페이서를 형성하는 단계와, 상기 스페이서 상면을 노출시키는 제 2 층간절연막을 형성하는 단계와, 상기 스페이서 사이 영역의 상기 반도체 기판이 노출되도록 비트라인 콘택홀을 형성하는 단계와, 상기 비트라인 콘택홀을 매립하는 비트라인 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.

이때, 상기 스페이서를 형성하는 단계는 상기 제 1 층간절연막 상부에 라이너 절연막을 형성하는 단계와, 상기 라이너 절연막에 스페이서 식각을 수행하는 단계를 포함하는 것을 특징으로 한다.

그리고, 상기 라이너 절연막을 형성하는 단계는 질화막을 형성하는 것을 특징으로 한다.

그리고, 상기 제 2 층간절연막을 형성하는 단계는 상기 제 1 층간절연막과 동일한 물질로 형성하는 것을 특징으로 한다.

그리고, 상기 비트라인 콘택 플러그를 형성하는 단계는 상기 비트라인 콘택홀의 표면에 배리어 금속층을 형성하는 단계와, 상기 배리어 금속층 상에 비트라인 콘택용 도전층을 형성하는 단계와, 상기 스페이서가 노출되도록 평탄화 식각 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.

그리고, 상기 반도체 기판과 접속되는 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.

그리고, 상기 반도체 기판은 페리 영역을 포함하는 것을 특징으로 한다.

본 발명은 비트라인 콘택홀의 상부 측벽에 형성된 스페이서에 의해 층간절연막의 평탄화 공정에서 발생하는 디싱(dishing)현상을 방지되도록 하여 이웃하는 비트라인 간의 브릿지를 개선하여 반도체 소자의 특성을 향상시킬 수 있는 효과를 제공한다.

도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
도 2는 본 발명에 따른 반도체 소자를 나타낸 단면도.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.

이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.

도 2는 본 발명에 따른 반도체 소자를 나타낸 단면도이고, 도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.

도 2에 도시된 바와 같이, 본 발명의 반도체 소자는 반도체 기판(100) 상에 형성된 게이트 전극(102)과, 반도체 기판(100)과 접속되는 비트라인 콘택 플러그와, 비트라인 콘택 플러그 측벽 상부에 구비된 스페이서(110)를 포함한다. 여기서, 비트라인 콘택 플러그는 비트라인 콘택(118)과 그 측벽 및 하부에 구비되는 배리어 금속층(116)을 포함하는 것이 바람직하다.

상술한 바와 같이, 본 발명은 비트라인 콘택 플러그 측벽에 구비된 스페이서(110)에 의해 배리어 금속층(116)의 잔여물이 남지 않도록 하여 후속 공정에서 형성되는 비트라인과 이웃하는 비트라인이 전기적으로 브릿지되는 것을 방지할 수 있다.

도 3a에 도시된 바와 같이, 소자분리막으로 정의되는 활성영역을 포함하는 반도체 기판(100) 전체 상부에 게이트 전극(102)을 형성한다. 여기서, 게이트 전극(102)은 게이트 산화막, 게이트 도전층인 폴리실리콘막과 텅스텐 실리사이드막 및 질화막 하드마스크가 차례로 적층된 구조로 형성되는 것이 바람직하다. 이어서, 일반적인 스페이서 형성공정을 통해 게이트 전극(102)의 양측벽에 스페이서를 형성한 후, 소스/드레인 이온주입공정을 실시하여 반도체 기판 내에 접합영역, 즉 소스/드레인(미도시)을 형성한다. 이후, 게이트 전극(102) 사이로 노출된 빈 공간이 매립되도록 절연막(104)을 증착하고 셀 영역(미도시)의 일부 게이트 전극 사이의 절연막을 식각한 다음, 이로 인해 노출된 반도체 기판상의 빈 공간이 매립되도록 플러그용 도전물질을 증착하여 랜딩 플러그를 형성한다. 이어서, 셀 영역(미도시)에 형성된 랜딩 플러그를 포함한 전체 구조 상부에 층간절연막(106)을 증착한다. 그리고, 층간절연막(106) 상부에 비트라인 콘택 예정 영역 상부에 감광막 패턴(미도시)을 형성한 후, 이를 식각마스크로 층간절연막(106)일부를 식각하여 비트라인 콘택 예정 영역 상부가 돌출되도록 형성한다.

도 3b 및 도 3c에 도시된 바와 같이, 층간절연막(106)의 상부에 라이너절연막(108)을 형성한다(도 3b). 여기서, 라이너 절연막(108)은 질화막인 것이 바람직하다. 이후, 라이너 절연막(108)에 대하여 스페이서 식각공정을 수행하여 층간절연막(106)의 돌출부 측벽에 스페이서(110)를 형성한다(도 3c).

도 3d에 도시된 바와 같이, 스페이서(110)를 포함하는 층간절연막(106)상부에 층간절연막(112)을 형성한다. 여기서, 층간절연막(112)은 층간절연막(106)과 동일한 물질인 것이 바람직하다. 이어서, 스페이서(110)의 상면이 노출되도록 층간절연막(112)에 평탄화 식각 공정을 수행한다. 본 발명에서는 층간절연막(112)에 평탄화 식각 공정을 수행하여도 스페이서(110)에 의해 디싱현상이 유발되지 않는다. 여기서, 스페이서(110)는 비트라인 콘택 예정 영역의 측벽 상부에 형성되므로, 비트라인 콘택 예정 영역의 측벽 상부의 층간절연막의 디싱현상을 방지한다. 따라서, 후속 공정에서 비트라인 콘택홀 표면에 형성되는 배리어 금속층이 층간절연막 상부에 남아있어 이웃하는 비트라인과 전기적으로 브릿지되는 것을 근본적으로 방지할 수 있다.

도 3e에 도시된 바와 같이, 비트라인 콘택홀을 정의하는 감광막 패턴(미도시)을 형성한 후, 이를 식각마스크로 하여 반도체 기판(100)이 노출되도록 층간절연막(106,102)을 식각하여 비트라인 콘택홀(114)을 형성한다.

도 3f에 도시된 바와 같이, 비트라인 콘택홀(114)이 매립되도록 비트라인 콘택 플러그를 형성한다. 여기서, 비트라인 콘택 플러그는 비트라인 콘택홀(114)의 표면에 배리어 금속층(116)을 형성한 후, 비트라인 콘택용 도전층(116)을 형성하고, 스페이서(110)가 노출되도록 평탄화 식각 공정을 수행하여 형성하는 것이 바람직하다. 여기서, 배리어 금속층(116)은 비트라인 콘택홀(114) 측벽 상부에 남아있는 스페이서(110)에 의해 층간절연막(112)의 상부에 남아있지 않고 비트라인 콘택홀(114)의 표면에만 남아있게 되므로, 후속 공정에 형성되는 비트라인들이 전기적으로 브릿지되는 현상을 방지할 수 있다.

본 발명은 페리 영역의 비트라인 콘택홀의 측벽 상부에 스페이서를 형성함으로써 층간절연막의 평탄화 식각 공정 시 유발되는 디싱현상을 방지하여 이웃하는 비트라인이 전기적으로 브릿지되는 문제를 해결할 수 있다.

Claims (10)

1. 반도체 기판 상에 형성된 게이트 전극;
   상기 반도체 기판과 접속되는 비트라인 콘택 플러그; 및
   상기 비트라인 콘택 플러그 측벽 상부에 구비된 스페이서를 포함하는 것을 특징으로 하는 반도체 소자.
2. 청구항 1에 있어서,
   상기 비트라인 콘택 플러그는
   비트라인 콘택; 및
   상기 비트라인 콘택의 측벽 및 하부에 구비되는 배리어 금속층을 포함하는 것을 특징으로 하는 반도체 소자.
3. 청구항 1에 있어서,
   상기 반도체 소자는 페리 영역을 포함하는 것을 특징으로 하는 반도체 소자.
4. 반도체 기판 상에 비트라인 콘택 예정 영역이 돌출된 제 1 층간절연막을 형성하는 단계;
   상기 제 1 층간절연막 측벽에 스페이서를 형성하는 단계;
   상기 스페이서 상면을 노출시키는 제 2 층간절연막을 형성하는 단계;
   상기 스페이서 사이 영역의 상기 반도체 기판이 노출되도록 비트라인 콘택홀을 형성하는 단계; 및
   상기 비트라인 콘택홀을 매립하는 비트라인 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
5. 청구항 4에 있어서,
   상기 스페이서를 형성하는 단계는
   상기 제 1 층간절연막 상부에 라이너 절연막을 형성하는 단계; 및
   상기 라이너 절연막에 스페이서 식각을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
6. 청구항 5에 있어서,
   상기 라이너 절연막을 형성하는 단계는
   질화막을 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
7. 청구항 4에 있어서,
   상기 제 2 층간절연막을 형성하는 단계는
   상기 제 1 층간절연막과 동일한 물질로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
8. 청구항 4에 있어서,
   상기 비트라인 콘택 플러그를 형성하는 단계는
   상기 비트라인 콘택홀의 표면에 배리어 금속층을 형성하는 단계;
   상기 배리어 금속층 상에 비트라인 콘택용 도전층을 형성하는 단계; 및
   상기 스페이서가 노출되도록 평탄화 식각 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
9. 청구항 4에 있어서,
   상기 반도체 기판과 접속되는 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
10. 청구항 4에 있어서,
    상기 반도체 기판은 페리 영역을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.

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