KR20110078105A - 반도체 소자의 버팅 콘택 형성 방법 - Google Patents

반도체 소자의 버팅 콘택 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 버팅 콘택 형성 방법에 있어서, 게이트 상부에 형성시키는 리니어 실리콘 질화막 대신에 고유전율을 가지는 절연물질로 리니어 절연막을 형성시켜 버팅 콘택 형성을 위한 PMD막 식각 시 PMD 막을 이루는 실리콘 산화막과 높은 식각 선택비의 구현을 통해 식각 정지층의 역할을 수행하도록 하며, 또한 스페이서를 이루는 실리콘 질화막과도 높은 식각 선택비의 구현을 통해 액티브 영역과의 콘택 형성을 위한 리니어 절연막의 오버식각 공정 진행 시에도 스페이서가 손상되지 않도록 함으로써, 스페이서의 손상에 따른 리키지 커런트의 발생을 방지시켜 소자의 신뢰성을 높일 수 있다.
버팅 콘택, 고유전율, 스페이서, 질화막, 리키지, 오버식각

Description

반도체 소자의 버팅 콘택 형성 방법{METHOD FOR FABRICATING BUTTING CONTACT IN SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치의 콘택 형성 방법에 관한 것으로, 보다 상세하게는 액티브 영역(active area)의 일부와 게이트 전극(gate electrode)의 일부가 공유하는 버팅 콘텍(butting contact)을 형성하기 위한 방법에 관한 것이다.
반도체 기판 내에 형성되어 있는 고립된 소자 영역들을 고전도성 박막을 사용하여 연결시키는 콘택(contact)의 형성은 얼라인 마진(align margin), 소자분리 마진(device isolation margin) 등을 확보하면서 이루어져야 하므로, 소자의 구성에 있어서 상당한 면적을 차지하게 된다. 따라서, 콘택은 메모리 셀(memory cell)의 크기를 결정하는 주요 요인으로 작용한다.
따라서, 최근에는 반도체 소자의 집적도 증가를 위해 공정 마진이 줄어 듬에 따라, 콘택이 차지하는 면적을 축소시키기 위하여 게이트 전극의 일부와 액티브 영역의 일부가 공유하는 영역에 콘택을 형성하는 버팅 콘택(butting contact) 공정을 도입하고 있다.
위와 같은 버팅 콘택을 사용하게 되면 소자의 크기를 줄여 설계할 수 있고, 이를 통하여 1개의 웨이퍼(wafer) 내에 더 많은 개수의 제품을 생산함으로써 원가를 감소시키고, 경쟁력을 확보할 수 있다.
도 1a 내지 도 1d는 종래 반도체 소자의 버팅 콘택을 형성하는 공정 단면도를 도시한 것이다. 이하, 도 1a 내지 도 1d를 참조하여 종래 반도체 소자의 버팅 콘택 형성 공정을 상세히 설명하기로 한다.
먼저, 도 1a에서 보여지는 바와 같이, 반도체 기판(100) 상에 게이트(gate)(101)와 스페이서(spacer)(104)를 형성하고 살리사이드(salicide) 공정을 통해 소오스(source) 또는 드레인(drain)이 형성되는 액티브 영역(active area)(106)과 게이트(101)에 실리사이드(silicide)(108)를 형성시킨다. 이어, 반도체 기판(100) 전면에 리니어 실리콘 질화막(linear SiN)(110)을 약 350Å 두께로 증착시키고, 리니어 실리콘 질화막(110) 상부에 PMD(pre metal dielectric)막(112)을 형성시킨 후, CMP(chemical mechanical polishing) 공정을 통해 평탄화시킨다.
이어, 도 1b에서와 같이 PMD막(112) 상부에 포토레지스트막(photo resist layer)을 도포한 후, 포토레지스트막을 사진 식각(photo lithography) 공정을 통해 패터닝(patterning)하여 포토레지스트 마스크(photo-resist mask)(114)로 형성시킨다.
이어, 도 1c에서 보여지는 바와 같이, 포토레지스트 마스크(114)를 이용하여 하부의 PMD막(112)을 RIE(reactive ion etch) 공정을 통해 식각하고, 다시 바틈(bottom) RIE 공정을 통해 게이트(101)와 액티브 영역(106)에 있는 리니어 실리 콘 질화막(110)을 제거시킨다. 이때 바틈 RIE 공정 후 리니어 실리콘 질화막(110)이 완전히 제거되지 않고 남아있게 되는 경우 콘택 형성이 이루어지지 않기 때문에 리니어 실리콘 질화막(110)의 완전한 제거를 위해 오버식각(over etch)을 50%이상 추가해서 수행하게 된다.
그런 후, 도 1d에서와 같이, 반도체 기판상 PMD막(112)과 리니어 실리콘 질화막(110)이 식각되어 오픈(open)된 영역에 텅스텐(W)을 갭필(gap fill)시킨 후 CMP 공정을 통해 반도체 기판(100)을 평탄화시켜 버팅 콘택(116)을 완성하게 된다.
그러나, 위와 같은 종래 버팅 콘택 형성에서는 도 1c에서 보여지는 바와 같이, 리니어 실리콘 질화막(110)의 오버식각 공정을 수행에 따라 스페이서(104)로 형성된 실리콘 질화막도 같이 식각되어 스페이서(104) 하부의 반도체 기판 영역이 오픈되어 후속 텅스텐 갭필 공정에서 갭필된 텅스텐과 반도체 기판(100)간 콘택이 형성됨으로써 이 부위(118)로 리키지 커런트(leakage current)가 흐르는 등의 문제점이 발생하게 된다.
즉, 종래 버팅 콘택 형성 방법의 경우 식각 공정의 특성 상 게이트(101)의 측벽(side wall)에 있는 스페이서(104)를 유지하면서 구현하기 어렵고, 또한 식각공정의 마진(margin)구현으로 인해 하부 LDD(light doped drain)(102) 및 기타 영역을 오버식각하게 되어 도 2에서 보여지는 바와 같이 버팅 콘택(116)이 단락되어 있어야 하는 반도체 기판과 연결되어 원치 않은 리키지가 발생함으로써 소자의 페일(fail)을 유발하게 되는 문제점이 있었다.
따라서, 본 발명은 게이트 상부에 형성시키는 리니어 실리콘 질화막 대신에 고유전율을 가지는 절연물질로 리니어 절연막을 형성시켜 버팅 콘택 형성을 위한 PMD막 식각 시 PMD 막을 이루는 실리콘 산화막과 높은 식각 선택비의 구현을 통해 식각 정지층의 역할을 수행하도록 하며, 또한 스페이서를 이루는 실리콘 질화막과도 높은 식각 선택비의 구현을 통해 액티브 영역과의 콘택 형성을 위한 리니어 절연막의 오버식각 공정 진행 시에도 스페이서가 손상되지 않도록 하는 반도체 소자의 버팅 콘택 형성 방법을 제공하고자 한다.
상술한 본 발명은 반도체 소자의 버팅 콘택 형성 방법으로서, 반도체 기판의 게이트 상부에 캡핑 절연막으로 고유전율의 리니어 절연막과 PMD막을 순차적으로 형성시키는 단계와, 상기 반도체 기판상 버팅 콘택 영역의 PMD막을 식각시키는 단계와, 상기 버팅 콘택 영역의 상기 리니어 절연막을 오버식각시켜 상기 게이트와 연결될 액티브 영역을 오픈시키는 단계와, 상기 버팅 콘택 영역에 텅스텐을 갭필하여 상기 게이트와 액티브 영역간 콘택을 형성시키는 단계를 포함한다.
또한, 상기 PMD막 식각 단계는, 상기 PMD막 상부에 포토레지스트막을 도포시키는 단계와, 상기 버팅 콘택 영역이 드러나도록 상기 포토레지스트막을 패터닝시키는 단계와, 상기 패터닝된 포토레지스트막을 이용하여 상기 버팅 콘택 영역의 PMD막을 RIE 공정을 통해 식각시키는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 고유전율의 리니어 절연막은, 유전상수가 10∼20 범위이며, 알루미나(AlO3) 또는 하프늄 산화막(HFO2)인 것을 특징으로 한다.
본 발명은 반도체 소자의 버팅 콘택 형성 방법에 있어서, 게이트 상부에 형성시키는 리니어 실리콘 질화막 대신에 고유전율을 가지는 절연물질로 리니어 절연막을 형성시켜 버팅 콘택 형성을 위한 PMD막 식각 시 PMD 막을 이루는 실리콘 산화막과 높은 식각 선택비의 구현을 통해 식각 정지층의 역할을 수행하도록 하며, 또한 스페이서를 이루는 실리콘 질화막과도 높은 식각 선택비의 구현을 통해 액티브 영역과의 콘택 형성을 위한 리니어 절연막의 오버식각 공정 진행 시에도 스페이서가 손상되지 않도록 함으로써, 스페이서의 손상에 따른 리키지 커런트의 발생을 방지시켜 소자의 신뢰성을 높일 수 있는 이점이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 3a 내지 도 3e는 본 발명의 실시 예에 따른 반도체 소자의 버팅 콘택을 형성하는 공정 단면도를 도시한 것이다. 이하, 도 3a 내지 도 3e를 참조하여 본 발명의 실시 예에 따른 반도체 소자의 버팅 콘택 형성 공정을 상세히 설명하기로 한다.
먼저, 도 3a에서 보여지는 바와 같이, 반도체 기판(300) 상에 게이트(gate)(301)와 스페이서(spacer)(304)를 형성하고 살리사이드(salicide) 공정을 통해 소오스(source) 또는 드레인(drain)이 형성되는 액티브 영역(active area)(306)과 게이트(301)에 실리사이드(silicide)(308)를 형성시킨다.
이어, 반도체 기판(300) 전면에 종래의 실리콘 질화막(SiN) 대신에 캡핑(capping) 절연막으로 고유전율(high k)의 리니어 절연막(310)을 100∼500Å 두께로 증착시키고, 고유전율의 리니어 절연막(310) 상부에 PMD(pre metal dielectric)막(312)을 형성시킨 후, CMP(chemical mechanical polishing) 공정을 통해 평탄화시킨다. 이때, 고유전율의 리니어 절연막(310)은 유전상수가 10∼20 범위가 되는 고유전물질로 형성되며, 예를 들어 알루미나(AlO3) 또는 하프늄 산화막(HFO2) 등이 될 수 있다.
이어, 도 3b에서와 같이 PMD막(312) 상부에 포토레지스트막(photo resist layer)을 도포한 후, 포토레지스트막을 사진 식각(photo lithography) 공정을 통해 패터닝(patterning)하여 포토레지스트 마스크(photo-resist mask)(314)로 형성시킨다.
이어, 도 3c에서 보여지는 바와 같이, 포토레지스트 마스크(314)를 이용하여 하부의 PMD막(312)을 RIE(reactive ion etch) 공정을 통해 식각한다. 이때 고유전율의 리니어 절연막(310)은 PMD막(312)을 이루는 실리콘 산화막(SiO2)과 식각 선택비가 10 : 1 정도로 높기 때문에 PMD막(312)에 대한 RIE 공정 시 식각되지 않고 남아 있게 된다.
그런 후, 도 3d에서와 같이 PMD막(312)에 대한 식각 시 식각 정지층(etch stop barrier)으로 사용된 고유전율의 리니어 절연막(310)을 바틈(bottom) RIE 공정을 통해 제거시킨다. 이때, 고유전율의 리니어 절연막(310)은 얇은 두께이고 스페이서(304)로 사용된 실리콘 질화막(SiN)과는 높은 식각 선택비를 가지기 때문에 스페이서(304)는 손상되지 않고 남아 있게 된다.
이어, 도 3e에서 보여지는 바와 같이, 반도체 기판(300) 상 PMD막(312)과 고유전율의 리니어 절연막(310)이 식각되어 오픈된 영역에 텅스텐(W)을 갭필시킨 후 CMP 공정을 통해 반도체 기판(300)을 평탄화시켜 버팅 콘택(316)을 완성하게 된다.
상기한 바와 같이, 본 발명은 반도체 소자의 버팅 콘택 형성 방법에 있어서, 게이트 상부에 형성시키는 리니어 실리콘 질화막 대신에 고유전율을 가지는 절연물 질로 리니어 절연막을 형성시켜 버팅 콘택 형성을 위한 PMD막 식각 시 PMD 막을 이루는 실리콘 산화막과 높은 식각 선택비의 구현을 통해 식각 정지층의 역할을 수행하도록 하며, 또한 스페이서를 이루는 실리콘 질화막과도 높은 식각 선택비의 구현을 통해 액티브 영역과의 콘택 형성을 위한 리니어 절연막의 오버식각 공정 진행 시에도 스페이서가 손상되지 않도록 함으로써, 스페이서의 손상에 따른 리키지 커런트의 발생을 방지시켜 소자의 신뢰성을 높일 수 있다.
한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.
도 1a 내지 도 1d는 종래 반도체 소자의 버팅 콘택 형성 공정 단면도,
도 2는 종래 버팅 콘택 형성시의 스페이서 손상에 따른 리키지 발생을 예시한 SEM 사진 예시도,
도 3a 내지 도 3e는 본 발명의 실시 예에 따른 반도체 소자의 버팅 콘택 형성 공정 단면도.
<도면의 주요 부호에 대한 간략한 설명>
300 : 반도체 기판 301 : 게이트
302 : LDD 304 : 스페이서
306 : 액티브 영역 308 : 실리사이드
310 : 고유전율 리니어 절연막 312 : PMD막
314 : 포토레지스트 마스크 316 : 버팅 콘택

Claims (4)

  1. 반도체 소자의 버팅 콘택 형성 방법으로서,
    반도체 기판의 게이트 상부에 캡핑 절연막으로 고유전율의 리니어 절연막과 PMD막을 순차적으로 형성시키는 단계와,
    상기 반도체 기판상 버팅 콘택 영역의 PMD막을 식각시키는 단계와,
    상기 버팅 콘택 영역의 상기 리니어 절연막을 오버식각시켜 상기 게이트와 연결될 액티브 영역을 오픈시키는 단계와,
    상기 버팅 콘택 영역에 텅스텐을 갭필하여 상기 게이트와 액티브 영역간 콘택을 형성시키는 단계
    를 포함하는 반도체 소자의 버팅 콘택 형성 방법.
  2. 제 1 항에 있어서,
    상기 PMD막 식각 단계는,
    상기 PMD막 상부에 포토레지스트막을 도포시키는 단계와,
    상기 버팅 콘택 영역이 드러나도록 상기 포토레지스트막을 패터닝시키는 단계와,
    상기 패터닝된 포토레지스트막을 이용하여 상기 버팅 콘택 영역의 PMD막을 RIE 공정을 통해 식각시키는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 버팅 콘택 형성 방법.
  3. 제 1 항에 있어서,
    상기 고유전율의 리니어 절연막은,
    유전상수가 10∼20 범위인 것을 특징으로 하는 반도체 소자의 버팅 콘택 형성 방법.
  4. 제 1 항에 있어서,
    상기 고유전율의 리니어 절연막은,
    알루미나(AlO3) 또는 하프늄 산화막(HFO2)인 것을 특징으로 하는 반도체 소자의 버팅 콘택 형성 방법.
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