KR20110069052A - 인터페이스 회로, 아날로그 플립플롭 및 데이터 처리 장치 - Google Patents

Abstract

LSI간, 보드간, 장치(유닛)간 등의 인터페이스에 있어서, 신호선 1개당 데이터 전송 효율을 향상시킨다. 시프트 회로(710-0)는, 1개의 디지털 신호 D1(0)을 시프트시켜, 3개의 디지털 신호 D1S(00) 내지 (02)로서 출력한다. 아날로그 변환 회로(720-0)는, 3개의 디지털 신호 D1S(00) 내지 (02)를 1개의 아날로그 신호 A2(0)으로 변환하여 전송한다. 디지털 변환 회로(730-0)는, 1개의 아날로그 신호 A2(0)을 3개의 디지털 신호 D3(00) 내지 (02)로 변환한다. 선택 회로(740-0)는, 3개의 디지털 신호 D3(00) 내지 (02)로부터 순차 선택하여 1개의 디지털 신호 D4(0)을 출력한다.

Description

인터페이스 회로, 아날로그 플립플롭 및 데이터 처리 장치{INTERFACE CIRCUIT, ANALOG FLIP-FLOP, AND DATA PROCESSOR}

본 발명은, 데이터 처리 장치에 관한 것으로, 특히 LSI간, 보드간, 장치(유닛)간 등에 있어서의 전송을 행하는 인터페이스 회로, 및 특히 회로 내의 아날로그 데이터의 순시값을 아날로그값으로서 유지하거나, 또는 유지하는 아날로그값을 회로 내의 아날로그 데이터로서 공급하는 아날로그 플립플롭에 관한 것이다.

최근, 반도체 기술 및 회로 기술의 진보에 의해, LSI 내나 보드 내의 클록 속도는 고속화의 일로를 걷고 있다. 이와 같이 클록 속도가 고속화된 경우, LSI간, 보드간, 장치(유닛)간 등의 인터페이스가 보틀넥이 되어 온다. 디지털 신호의 데이터를 송수신할 때에는, 지연의 미니멈 보상도 필요하게 되고, 클록 기간보다도 더욱 짧은 기간에 데이터가 전송되도록 조정할 필요가 있다.

이와 같은 클록 속도의 고속화에 대응하기 위하여, 예를 들어, 케이블 지연이나 비트간 스큐를 자동 보정하는 기술이 제안되어 있다(예를 들어, 특허문헌 1 참조).

한편, 현재의 디지털 LSI에 있어서, 그 시험 방법은 큰 기술 혁신이 이루어지고, 그 칩의 시험을 행하기 위한 시험 회로나 시험을 위한 신호열인 테스트 패턴은, 자동적으로 생성할 수 있을 때까지 되어 있다. 즉, 디지털 LSI는, 「0」 및 「1」의 2치 신호 처리를 취급하는 것이며, 아날로그 LSI에 비교하여 시험하기 쉬운 것이나, 단일 축퇴 고장에 한정함으로써 고장 모델을 간소화할 수 있으므로, 스캔 패스 테스트 등의 방법으로 자동화가 되어 있다.

여기서, 스캔 패스 테스트라 함은, 플립플롭끼리를 시리얼로 연결한 패스(스캔 패스)를 설치하고, 이 스캔 패스를 통하여 플립플롭에 임의의 값을 유지시키거나, 또는 스캔 패스를 통하여 플립플롭에 유지되어 있는 값을 판독함으로써, 회로의 상태를 조사하는 방법이다. 이 스캔 패스 테스트에 있어서는, 통상 사용되는 모든 플립플롭을 테스트 모드에 있어서 시리즈로 접속시켜, 모든 플립플롭에 임의의 데이터를 외부로부터 설정할 수 있도록 한다(제어성의 개선). 그리고, 다음에 통상 모드로 전환하여 LSI 내부의 조합 게이트에 외부로부터 설정한 플립플롭의 데이터를 가한 후에, 클록을 1개 가함으로써, 그들 게이트의 출력을 같은 플립플롭에 도입한다. 마지막에, 또한 테스트 모드에서 스캔 아웃(관측성의 개선)하여, LSI의 외부에 내부 게이트의 신호를 출력함으로써 게이트 출력이 정상인지 이상인지를 판정한다. 이 동작이 원하는 폴트 커버리지를 달성할 때까지 반복된다. 이와 같이, 디지털 LSI의 시험을 행하기 위하여 스캔 패스 테스트를 사용하는 예는 널리 알려져 있다(예를 들어, 특허문헌 2 참조).

일본 특허 공개 평11-112483호 공보(도 1) 일본 특허 제2550521호 공보(도 5)

그러나, 특허문헌 1에 개시된 종래 기술에서는, 위상/동기 조정용 테스트 패턴을 미리 송출할 필요가 있어, 취급이 번잡해진다. 이와 같은 조정을 피하기 위하여, 인터페이스에 있어서의 클록 속도를 저속화하는 것도 생각할 수 있지만, 전송 속도의 저하를 초래할 우려가 있다. 클록 속도를 저속화하여 전송 속도를 유지하기 위해서는, 신호선의 개수를 증가시켜 병렬로 전송하는 것도 생각할 수 있지만, 신호선의 증대는 실장상 허용되지 않을 우려가 있다.

한편, 아날로그 LSI의 시험 방법에 대해서는, 아날로그 LSI가 연속적인 아날로그값을 취급하므로, 처리가 복잡해져, 현재에서도 충분한 고장 검출의 알고리즘이 없어, 자동화가 지연되고 있다. 아날로그 신호 처리에서는, 일반적으로 플립플롭은 사용되지 않고, LSI에 교류나 직류의 아날로그 신호가 가해진다. 예를 들어, 증폭기나 필터 등은 LSI에 직접, 여러 가지 레벨이나 주파수의 신호를 가함으로써 비교적 간단하게 제어할 수 있다. 즉, 아날로그 LSI에서는 노드의 전위 등 일의적으로 결정되는 회로가 많아, 제어성은 좋은 경우가 많다. 한편, 예를 들어, LSI의 내부에 필터가 존재하는 것을 상정하면, 필터의 입력에는 전술한 바와 같이 비교적 간단하게 원하는 신호가 가해지므로, 그 출력이 다음 신호 처리 회로에 입력되게 된다. 이 경우, 필터의 출력을 관측하기 위해서는 특수한 시험 회로를 내장할 필요가 있다. 즉, 아날로그 LSI에서는 관측성이 나쁜 것이 일반적이다.

따라서, 아날로그 LSI에 있어서, 내부의 신호나 전위를 파악하는 것은 관측성을 개선하는 점에 있어서 유용하다. 또한, 제어성을 보다 향상시키는 것은 시험의 효율화를 위하여 유용하다.

따라서, LSI간, 보드간, 장치(유닛)간 등의 인터페이스에 있어서, 신호선 1개당 데이터 전송 효율을 향상시킬 수 있는 인터페이스 회로 및 데이터 처리 장치를 얻는 것이 요망된다. 또한, 아날로그 LSI의 데이터 패스 또는 스캔 패스의 동기화를 가능하게 하는 아날로그 플립플롭 및 데이터 처리 장치를 얻는 것이 요망된다.

본 발명의 제1 인터페이스 회로는, k비트(k는 2 이상의 정수)분의 출력 디지털값을 출력하는 출력 디지털값 출력 수단과, n개(n은 「3≤n≤(2의 k승)」이 되는 정수)의 이산값을 포함하는 m개(m은 n 이상의 정수)의 값 중, 상기 k비트의 출력 디지털값에 대응하는 1개의 출력 아날로그값을 출력하는 출력 아날로그값 출력 수단과, 공통 트리거 신호에 기초하여 상기 출력 아날로그값을 유지하여 출력하는 출력 아날로그 플립플롭을 구비한 것이다. 이에 의해, 출력처의 회로 등에서, 공통 트리거 신호에 기초하여 입력함으로써, 그 공통 트리거 신호의 제어에 의해 아날로그값의 출력과 입력을 동기화시키는 것이다. 이 경우, k비트의 디지털값을 통신이나 인터페이스에 의해 그대로 출력 및 입력함으로써, 적어도 k개의 신호선수(예를 들어, 핀수, 배선수, 케이블 개수 등)가 필요해지는 것에 반하여, 그 k비트의 디지털값에 대응하는 1개의 아날로그값으로 통신(또는 인터페이스)함으로써 1개의 신호선수로 되므로, 핀수, 배선수, 케이블 개수 등을 저감시킬 수 있다. 예를 들어, n=(2의 k승)의 이산값을 판별 가능한 정밀도의 범위에서, 1개의 신호선(즉, 1/k의 신호선수)에 의해 전송할 수 있다. 또한, 이들에 의해, 인터페이스에 필요로 하는 영역이나 통신 거리를 저감시킬 수 있으므로, 장치의 소형화나 처리의 고속화를 도모할 수 있다.

또한, 이 제1 인터페이스 회로에 있어서, 상기 출력 디지털값 출력 수단은, 상기 공통 트리거 신호에 기초하여 상기 k비트의 출력 디지털값을 유지하여 출력하는 공통 출력 디지털값 유지 수단을 가져도 된다. 이에 의해, k비트의 출력 디지털값의 유지 타이밍으로부터, 대응하는 1개의 출력 아날로그값의 출력 타이밍까지를, 공통 트리거 신호의 제어에 의해 공통되게 동기화시키는 것이다. 또한, 출력처의 회로 등에 있어서의 공통 트리거 신호에 기초하는 입력에 의해, 아날로그값의 입출력까지도 포함한 전체를 동기화시키는 것이다.

또한, 이 제1 인터페이스 회로에 있어서, 상기 출력 디지털값 출력 수단은, 상기 출력 디지털값의 제어에 고유의 출력 트리거 신호에 기초하여 각각 1비트의 출력 디지털값을 유지하여 출력하는 k개의 고유 출력 디지털값 유지 수단과, 상기 k개 중 i번째(i는 「1≤i≤(k-1)」을 만족하는 임의의 정수)의 고유 출력 디지털값 유지 수단의 출력을 i+1번째의 고유 출력 디지털값 유지 수단의 입력으로 하고, 상기 k개의 고유 출력 디지털값 유지 수단에 의해 유지되는 출력 디지털값을 상기 출력 트리거 신호에 기초하여 시프트시키는 고유 출력 디지털값 시프트 수단을 더 갖고, 상기 공통 출력 디지털값 유지 수단은, 상기 공통 트리거 신호에 기초하여, 상기 k개의 각 고유 출력 디지털값 유지 수단으로부터 출력되는 총 k비트의 출력 디지털값을 입력하고, 상기 k비트의 출력 디지털값으로서 유지하여 출력해도 된다. 이에 의해, 적어도 k개의 출력 트리거 신호분의 주기로 k비트의 출력 디지털값을 출력시키는 것이다.

또한, 이 제1 인터페이스 회로에 있어서, 상기 공통 트리거 신호의 주기가 상기 출력 트리거 신호의 주기의 k배이도록 해도 된다. 이에 의해, 공통 트리거 신호에 기초하여 제어되는 k비트의 출력 디지털값의 출력으로부터, 대응하는 1개의 출력 아날로그값 출력까지의 처리, 나아가, 출력처의 회로 등에 있어서의 공통 트리거 신호에 기초하는 아날로그값의 입력(통신, 인터페이스)까지도 포함한 전체를, 출력 트리거 신호의 주기의 k배라는 느린 주기에 맞추어 동기화시키는 것이다. 이로 인해, 출력 트리거 신호의 주기가 짧은 경우, 바꾸어 말하면 고속으로 동작하는 디지털 회로로부터 출력되는 디지털값을 출력하는 경우 등이어도, 처리량을 낮추지 않고, k배라는 충분한 시간을 들여, 예를 들어 LSI간, 보드간, 유닛간 등의, 장거리의 전송 처리가 가능하게 된다.

또한, 이 제1 인터페이스 회로에 있어서, 상기 출력 아날로그 플립플롭이, 반도체 기체 상에 형성된 확산층 영역에 전하를 축적함으로써 아날로그값을 유지해도 된다. 예를 들어, 전하 전송 소자로서 BBD(Bucket Brigade Device/Bucket Bridge Device)를 사용할 수 있다.

또한, 이 제1 인터페이스 회로에 있어서, 상기 출력 아날로그 플립플롭이, 반도체 기체 상에 발생한 공핍층 영역에 전하를 축적함으로써 아날로그값을 유지해도 된다. 예를 들어, 전하 전송 소자로서 CCD(Charge Coupled Device)을 사용할 수 있다.

또한, 본 발명의 제2 인터페이스 회로는, n개(n은 「3≤n≤(2의 k승)」를 만족하는 정수, k는 2 이상의 정수)의 이산값을 포함하는 m개(m은 n 이상의 정수)의 값 중 어느 하나의 값을 나타내는 입력 아날로그값을, 공통 트리거 신호에 기초하여 입력하여 유지하는 입력 아날로그 플립플롭과, 입력 아날로그값에 대응하는 k비트분의 입력 디지털값을 내부에 입력하여 유지하는 입력 디지털값 입력 수단을 구비한 것이다. 이에 의해, 출력원의 회로 등에서, 공통 트리거 신호에 기초하여 출력함으로써, 그 공통 트리거 신호의 제어에 의해 통신이나 인터페이스에 있어서의 아날로그값의 출력과 입력을 동기화시키는 것이다. 또한, 이 경우, k비트의 디지털값의 통신(또는 인터페이스)에서는, 적어도 k개의 신호선수가 필요해지는 것에 반하여, 그 k비트의 디지털값에 대응하는 1개의 아날로그값으로 통신(또는 인터페이스)함으로써 1개의 신호선수로 되므로, 핀수, 배선수, 케이블 개수 등을 저감시킬 수 있다. 예를 들어, n=(2의 k승)의 이산값을 판별 가능한 정밀도의 범위에서, 1개의 신호선(즉, 1/k의 신호선수)에 의해 전송할 수 있다. 또한, 이들에 의해, 인터페이스에 필요로 하는 영역이나 통신 거리를 저감시킬 수 있으므로, 장치의 소형화나 처리의 고속화를 도모할 수 있다.

또한, 이 제2 인터페이스 회로에 있어서, 상기 입력 디지털값 입력 수단은, 상기 입력 아날로그값에 대응하는 k비트분의 입력 디지털값을 출력하는 입력 디지털값 출력 수단과, 상기 공통 트리거 신호에 기초하여, 상기 k비트의 입력 디지털값을 유지하는 공통 입력 디지털값 유지 수단을 가져도 된다. 이에 의해, 1개의 입력 아날로그값의 입력 타이밍으로부터, 대응하는 k비트의 입력 디지털값의 유지 타이밍까지를, 공통 트리거 신호의 제어에 의해 공통되게 하여 동기화시키고, 나아가 출력원의 회로 등에 있어서의 공통 트리거 신호에 기초하는 출력에 의해 아날로그값의 입출력까지도 포함한 전체를 동기화시키는 것이다.

또한, 이 제2 인터페이스 회로에 있어서, 상기 입력 디지털값 입력 수단은, 상기 입력 디지털값의 제어에 고유의 입력 트리거 신호에 기초하여 1비트의 입력 디지털값을 입력하여 유지하는 고유 입력 디지털값 유지 수단과, 상기 공통 입력 디지털값 유지 수단이 유지하는 상기 k비트 중 1비트의 입력 디지털값을 상기 입력 트리거 신호에 기초하여 순차 선택하고, 상기 고유 입력 디지털값 유지 수단의 입력으로서 공급하는 고유 입력 디지털값 선택 수단을 더 가져도 된다. 이에 의해, 적어도 k개의 입력 트리거 신호분의 주기로, k비트의 입력 디지털값을 입력시키는 것이다.

또한, 이 제2 인터페이스 회로에 있어서, 상기 공통 트리거 신호의 주기가 상기 입력 트리거 신호의 주기의 k배이도록 해도 된다. 이에 의해, 공통 트리거 신호에 기초하여 제어되는 1개의 입력 아날로그값의 입력으로부터, k비트의 입력 디지털값의 유지까지의 처리, 나아가, 출력원의 회로 등에 있어서의 공통 트리거 신호에 기초하는 아날로그값의 출력(통신, 인터페이스)까지도 포함한 전체를, 입력 트리거 신호의 주기의 k배라는 느린 주기에 맞추어 동기화시키는 것이다. 이로 인해, 입력 트리거 신호의 주기가 짧은 경우, 바꾸어 말하면 고속으로 동작하는 디지털 회로에 입력되는 디지털값을 입력하는 경우 등이어도, 처리량을 낮추지 않고, k배라는 충분한 시간을 들여, 예를 들어 LSI간, 보드간, 유닛간 등의, 장거리의 전송 처리가 가능하게 된다.

또한, 이 제2 인터페이스 회로에 있어서, 상기 입력 아날로그 플립플롭이, 반도체 기체 상에 형성된 확산층 영역에 전하를 축적함으로써 아날로그값을 유지해도 된다. 예를 들어, 전하 전송 소자로서 BBD(Bucket Brigade Device/Bucket Bridge Device)를 사용할 수 있다.

또한, 이 제2 인터페이스 회로에 있어서, 상기 입력 아날로그 플립플롭이, 반도체 기체 상에 발생한 공핍층 영역에 전하를 축적함으로써 아날로그값을 유지해도 된다. 예를 들어, 전하 전송 소자로서 CCD(Charge Coupled Device)를 사용할 수 있다.

또한, 본 발명의 제1 데이터 처리 장치는, 공통 트리거 신호에 기초하여, k비트(k는 2 이상의 정수)분의 출력 디지털값을, n개(n은 「3≤n≤(2의 k승)」을 만족하는 정수)의 이산값을 포함하는 m개(m은 n 이상의 정수)의 값 중, 대응하는 1개의 출력 아날로그값으로서 출력하는 출력 인터페이스 회로와, 상기 공통 트리거 신호에 기초하여, 상기 출력 아날로그값을 입력 아날로그값으로서 입력하고, 대응하는 k비트분의 입력 디지털값을 내부에 입력하는 입력 인터페이스 회로와, 상기 출력 인터페이스 회로 및 상기 입력 인터페이스 회로에 대한 상기 공통 트리거 신호의 공급을 제어하는 제어 수단을 구비한 것이다. 이에 의해, 공통 트리거 신호의 제어에 의해, 아날로그값의 출력과 입력(통신, 인터페이스)을 동기화시키는 것이다. 또한, 이 경우, k비트의 디지털값을 그대로 통신(또는 인터페이스)하면, 적어도 k개의 신호선수(예를 들어, 핀수, 배선수, 케이블 개수 등)가 필요해지는 것에 반하여, 대응하는 1개의 아날로그값으로 통신(또는 인터페이스)하면 1개의 신호선수이면 되므로, 핀수, 배선수, 케이블 개수 등을 저감시킬 수 있다. 예를 들어, n=(2의 k승)의 이산값을 판별 가능한 정밀도의 범위에서, 1개의 신호선(즉, 1/k의 신호선수)에 의해 전송할 수 있다. 또한, 이들에 의해, 인터페이스에 필요로 하는 영역이나 통신 거리를 저감시킬 수 있으므로, 장치의 소형화나 처리의 고속화를 도모할 수 있다.

또한, 본 발명의 아날로그 플립플롭은, 입력 아날로그값을 유지하는 입력 아날로그값 유지 수단과, 상기 입력 아날로그값 유지 수단이 유지하는 상기 입력 아날로그값을, 전송 트리거 신호에 기초하여 전송하여 출력 아날로그값으로서 유지하는 출력 아날로그값 유지 수단을 구비한 것이다. 이에 의해, 각 아날로그 플립플롭에 있어서의 출력 아날로그값의 유지 타이밍을, 전송 트리거 신호의 제어에 의해 동기화시키는 것이다.

또한, 이 아날로그 플립플롭에 있어서, 상기 입력 아날로그값은, n개(n은 3 이상의 정수)의 이산값을 포함하는 m개(m은 n 이상의 정수)의 값 중 어느 하나의 값을 나타내는 것이어도 된다. 이에 의해, m개의 이산값을 인식 가능한 정밀도의 범위 내에서, 아날로그 데이터로서의 파형의 변형이나 노이즈의 부가 등을 허용시켜, 파형의 정형이나 재생 등을 허용시키는 것이다.

또한, 이 아날로그 플립플롭에 있어서, 상기 입력 아날로그값 유지 수단은, 입력 트리거 신호에 기초하여, 상기 입력 아날로그값을 입력하는 입력 수단을 가져도 된다. 이에 의해, 마스터 슬레이브 타입의 디지털 플립플롭과 같이, 2개의 트리거 신호(예를 들어, 동일 신호의 정부의 트리거 신호 등)에 의해 제어시키는 것이다.

또한, 이 아날로그 플립플롭에 있어서, 상기 입력 수단은, 제1 트리거 신호에 기초하여 제1 아날로그값을 상기 입력 아날로그값으로서 입력하는 제1 입력 수단과, 제2 트리거 신호에 기초하여 제2 아날로그값을 상기 입력 아날로그값으로서 입력하는 제2 입력 수단을 가져도 된다. 이에 의해, 입력 트리거 신호의 인가의 제어에 기초하여, 입력 아날로그값을 선택적으로 입력 및 유지시키는 것이다.

또한, 이 아날로그 플립플롭에 있어서, 상기 제1 및 제2 트리거 신호의 한쪽은, 스캔 동작 지시를 위한 입력 트리거 신호로 해도 된다. 이에 의해, 인접하는 아날로그 플립플롭의 출력 아날로그값을, 대응하는 (제1 또는 제2)입력 아날로그값으로 하여 접속함으로써, 다른 쪽의 입력 트리거 신호에서 통상 입력이 가능한 스캔 기능을 갖는 플립플롭으로서 실현시키는 것이다.

또한, 이 아날로그 플립플롭에 있어서, 상기 출력 아날로그값 유지 수단이 유지하는 상기 출력 아날로그값을, 출력 트리거 신호에 기초하여 출력하는 출력 수단을 더 가져도 된다. 이에 의해, 출력 트리거 신호의 제어에 기초하여 출력 타이밍을 제어시키는 것이다.

또한, 이 아날로그 플립플롭에 있어서, 상기 입력 아날로그값 유지 수단 및 상기 출력 아날로그값 유지 수단 중 적어도 한쪽이, 반도체 기체 상에 형성된 확산층 영역에 전하를 축적함으로써 아날로그값을 유지해도 된다. 예를 들어, 전하 전송 소자로서 BBD(Bucket Brigade Device/Bucket Bridge Device)를 사용할 수 있다.

또한, 이 아날로그 플립플롭에 있어서, 상기 입력 아날로그값 유지 수단 및 상기 출력 아날로그값 유지 수단 중 적어도 한쪽이, 반도체 기체 상에 발생한 공핍층 영역에 전하를 축적함으로써 아날로그값을 유지해도 된다. 예를 들어, 전하 전송 소자로서 CCD(Charge Coupled Device)를 사용할 수 있다.

또한, 본 발명의 제2 데이터 처리 장치는, 임의의 아날로그값을 나타내는 임의의 아날로그 데이터를 각각 입력하여 유지하여 출력이 가능한 복수의 아날로그 플립플롭과, 이들 복수의 아날로그 플립플롭의 동작 타이밍을 제어하는 제어 수단을 구비하고, 상기 복수의 아날로그 플립플롭의 각각은, 입력 아날로그값을 유지하는 입력 아날로그값 유지 수단과, 상기 입력 아날로그값 유지 수단이 유지하는 상기 입력 아날로그값을, 전송 트리거 신호에 기초하여 입력하여, 출력 아날로그값으로서 유지하는 출력 아날로그값 유지 수단을 갖고, 상기 제어 수단은, 상기 복수의 아날로그 플립플롭에 동일한 상기 전송 트리거 신호를 공급하는 전송 트리거 신호 공급 수단을 갖는 것이다. 이에 의해, 전송 트리거 신호의 제어에 의해, 복수의 각 아날로그 플립플롭의 출력 아날로그값의 유지 타이밍을 동기화시키는 것이다.

이상 설명한 바와 같이, 본 발명의 제1 및 제2 인터페이스 회로 및 제1 데이터 처리 장치에 따르면, LSI간, 보드간, 장치(유닛)간 등의 인터페이스에 있어서, 신호선 1개당 데이터 전송 효율을 향상시킬 수 있다. 또한, 본 발명의 아날로그 플립플롭 및 제2 데이터 처리 장치에 따르면, 아날로그 LSI의 데이터 패스 또는 스캔 패스를 동기화시킬 수 있다.

도 1은 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로(100)와 시험 대상이 되는 회로군의 관계예를 나타내는 도면이다.
도 2는 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로(100)의 제1 실시예를 나타내는 개념도이다.
도 3은 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로(100)의 제1 실시예를 나타내는 레이아웃도이다.
도 4는 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로(100)의 제1 실시예의 타이밍 차트이다.
도 5는 본 발명의 실시 형태에 있어서 BBD 셀을 분산 배치하는 예를 나타내는 도면이다.
도 6은 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로(100)의 제2 실시예를 나타내는 레이아웃도이다.
도 7은 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로(100)의 제2 실시예의 타이밍 차트이다.
도 8은 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로(100)의 제2 실시예의 상세 타이밍 차트이다.
도 9는 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로(100)의 제3 실시예를 나타내는 개념도이다.
도 10은 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로(100)의 제3 실시예를 나타내는 레이아웃도이다.
도 11은 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로(100)의 제3 실시예의 타이밍 차트이다.
도 12는 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로(100)의 제3 실시예를 위한 스캔 인 단자 Sin으로부터의 신호의 예이다.
도 13은 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로(100)의 제4 실시예를 나타내는 레이아웃도이다.
도 14는 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로(100)의 제4 실시예의 타이밍 차트이다.
도 15는 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로(100)의 제4 실시예를 위한 스캔 인 단자 Sin으로부터의 신호의 예이다.
도 16은 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로(100)의 제5 실시예를 나타내는 개념도이다.
도 17은 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로(100)의 제5 실시예를 나타내는 레이아웃도이다.
도 18은 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로(100)의 제5 실시예의 타이밍 차트이다.
도 19는 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로(100)의 제6 실시예를 나타내는 레이아웃도이다.
도 20은 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로(100)의 제7 실시예를 나타내는 레이아웃도이다.
도 21은 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로(100)의 제8 실시예를 나타내는 레이아웃도이다.
도 22는 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로를 사용한 IIR 필터의 구성예를 나타내는 도면이다.
도 23은 본 발명의 실시 형태의 아날로그 스캔 회로를 아날로그 회로의 동기화 제어에 사용한 경우의 예를 나타내는 도면이다.
도 24는 본 발명의 실시 형태의 아날로그 스캔 회로를 아날로그 회로의 동기화 제어에 사용한 경우의 레이아웃도이다.
도 25는 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로를 아날로그 회로의 동기화 제어에 사용한 경우의 타이밍 차트이다.
도 26은 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로를 사용한 LSI간 전송의 일례를 도시하는 도면이다.
도 27은 본 발명의 실시 형태에 있어서의 시프트 회로(710)의 일 구성예를 나타내는 도면이다.
도 28은 본 발명의 실시 형태에 있어서의 플립플롭 회로(711)의 일 구성예를 나타내는 도면이다.
도 29는 본 발명의 실시 형태에 있어서의 플립플롭 회로(711)의 동작 타이밍예를 나타내는 도면이다.
도 30은 본 발명의 실시 형태에 있어서의 아날로그 변환 회로(720)의 일 구성예를 나타내는 도면이다.
도 31은 본 발명의 실시 형태에 있어서의 디지털 변환 회로(730)의 일 구성예를 나타내는 도면이다.
도 32는 본 발명의 실시 형태에 있어서의 선택 회로(740)의 일 구성예를 나타내는 도면이다.
도 33은 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로를 사용한 LSI간 전송(도 26)의 타이밍 차트예를 나타내는 도면이다.
도 34는 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로를 사용한 LSI간 전송의 변형예를 나타내는 도면이다.
도 35는 본 발명의 실시 형태에 있어서의 스캔 패스용 D/A 컨버터의 실현예를 나타내는 도면이다.
도 36은 본 발명의 실시 형태에 있어서의 스캔 패스용 D/A 컨버터의 타이밍 차트예를 나타내는 도면이다.
도 37은 본 발명의 실시 형태에 있어서의 스캔 패스용 D/A 컨버터의 다른 실현예를 나타내는 도면이다.
도 38은 본 발명의 실시 형태에 있어서의 스캔 패스용 A/D 컨버터의 실현예를 나타내는 도면이다.
도 39는 본 발명의 실시 형태에 있어서의 스캔 패스용 A/D 컨버터의 타이밍 차트예를 나타내는 도면이다.

다음에 본 발명의 실시 형태에 대하여 도면을 참조하여 상세하게 설명한다.

도 1은, 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로(100)와 시험 대상이 되는 회로군의 관계예를 나타내는 도면이다. 회로(11 내지 13)는, 시험시에 관측 대상이 되는 회로이다. 회로(31 내지 33)는, 시험시에 제어 대상이 되는 회로이다. 또한, 여기서는 설명의 편의상, 관측 대상이 되는 회로 및 제어 대상이 되는 회로가 각각 3개씩 존재하는 것을 상정하고 있지만, 이에 한정되는 것은 아니다.

아날로그 스캔 회로(100)는, 입력 단자 IN1 내지 IN3에 입력된 회로(11 내지 13)의 내부의 신호 전압을 샘플링하여 아날로그값으로서 유지하고, 또한 출력 단자 VOUT1 내지 VOUT3으로부터 회로(31 내지 33)에 대하여 아날로그값을 공급하여 각 회로의 내부의 신호 전압으로서 설정하는 기능을 갖는다. 또한, 아날로그 스캔 회로(100)는, 스캔 인 단자 Sin 및 스캔 아웃 단자 Sout를 구비하고 있고, (도시하지 않는)테스터로부터 스캔 인 단자 Sin에 입력된 테스트 데이터를 아날로그값으로서 유지하고, 또한 스캔 아웃 단자 Sout로부터 테스터에 대하여 테스트 데이터를 출력하는 기능을 갖는다.

회로(31 내지 33)의 입력 단자에는, 각각 2개의 트랜지스터(51 내지 53 및 61 내지 63)가 접속되어 있고, 어느 한쪽의 트랜지스터가 도통함으로써, 회로(21 내지 23)의 출력 단자 또는 아날로그 스캔 회로(100)의 출력 단자 VOUT1 내지 VOUT3 중 어느 하나의 신호가 입력되도록 되어 있다. 어떠한 트랜지스터를 도통시킬지는, 테스트 단자 TS1 내지 TS3의 신호에 의해 제어된다. 트랜지스터(51 내지 53 및 61 내지 63)의 게이트 단자에는, 인버터(41 내지 43)에 의해 서로 상반되는 극성의 신호가 부여되고, 양 트랜지스터는 서로 다른 상태로 되도록 제어된다.

예를 들어, 회로(31)를 테스트하는 경우에는, 테스트 단자 TS1에 「1」이 설정되고, 트랜지스터(61)가 온 상태로 되고, 트랜지스터(51)가 오프 상태로 된다. 이에 의해, 회로(31)에는 아날로그 스캔 회로(100)의 VOUT1의 신호가 입력된다. 한편, 회로(31)를 테스트하지 않는 통상 동작의 경우에는, 테스트 단자 TS1에 「0」이 설정되고, 트랜지스터(61)가 오프 상태로 되고, 트랜지스터(51)가 온 상태로 된다. 이에 의해, 회로(31)에는 전단의 회로(21)로부터의 신호가 입력된다.

아날로그 스캔 회로(100)는, 아날로그값을 유지하는 셀을 복수 구비하고 있고, 유지되는 아날로그값은 셀 사이에서 시프트 전송할 수 있도록 되어 있다. 이 전송 타이밍을 제어하기 위하여, 아날로그 스캔 회로(100)에는 시프트 전송을 위한 클록 단자 SAck 및 SBck가 설치되어 있다. 또한, 아날로그 스캔 회로(100)에는, 아날로그값을 셀에 새롭게 유지(로드 또는 샘플링)하기 위한 클록 단자 Lck, 및 유지하고 있는 아날로그값을 출력(라이트)하기 위한 클록 단자 Wck가 설치되어 있다. 각 셀에 유지되는 아날로그값은, 아날로그 신호의 펄스 진폭 변조(PAM: Pulse Amplitude Modulation) 신호이다. 즉, 시간 방향에는 양자화(샘플링)되지만, 진폭으로서는 아날로그값이 된다.

또한, 아날로그 스캔 회로(100)에는, 로드용 제어 단자 LCNT1 내지 LCNT3 및 라이트용 제어 단자 WCNT1 내지 WCNT3이 설치된다. 로드용 제어 단자 LCNT1 내지 LCNT3은, 입력 단자 IN1 내지 IN3에 대응하고, 이들을 개별로 제어하기 위한 단자이다. 또한, 라이트용 제어 단자 WCNT1 내지 WCNT3은, 출력 단자 VOUT1 내지 VOUT3에 대응하고, 이들을 개별로 제어하기 위한 단자이다. 이들 제어의 구체적인 내용에 대해서는 후술한다.

도 2는, 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로(100)의 제1 실시예를 나타내는 개념도이다. 또한, 도 3은, 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로(100)의 제1 실시예를 나타내는 레이아웃도이다.

아날로그 스캔 회로(100)는, 예를 들어 P형의 실리콘 기판(101) 상에 형성된다. 실리콘 기판(101)의 표면에는, 산화 공정에 의해 절연막(102)이 형성된다. 절연막(102) 하에는 N형의 확산층 영역(221 내지 226)이 형성된다. 또한, 절연막(102) 상에는 확산층 영역(221 내지 226)에 대응하는 위치에 게이트 전극(211 내지 216)이 형성된다. 이 게이트 전극(211 내지 216)은, 도시한 바와 같이, 확산층 영역(221 내지 226)의 인접하는 한쪽의 상방으로 연장되어 있다.

게이트 전극(211 내지 216)과 확산층 영역(221 내지 226) 사이의 용량에는 각각 전하를 축적할 수 있다. 게이트 전극(211 내지 216)에는, 1개 간격으로 클록 신호선(121 및 122)이 접속된다. 클록 신호선(121)에는 클록 신호 SAck가 공급되고, 클록 신호선(122)에는 클록 신호 SBck가 공급된다. 이 클록 신호 SAck 및 SBck를 제어함으로써, 축적된 전하가 좌측으로부터 우측으로 전송된다.

이 아날로그 스캔 회로(100)는, BBD(Bucket Brigade Device/Bucket Bridge Device)를 기본으로 한 것이며, 전하를 축적하는 단위로서 셀(201 내지 206)로 나눌 수 있다. 또한, 여기서는 설명의 편의상, 6개의 셀(201 내지 206)을 나타내고 있지만, 이에 한정되는 것은 아니다. BBD의 셀 구조는, 예를 들어 일본 특허 공고 소47-27573호 공보에 기재되어 있다.

확산층 영역(221 내지 226)에는, 다른 회로로부터의 출력 신호를 입력할 수 있다. 이 제1 실시예에서는, 확산층 영역(221)에 트랜지스터(301)를, 확산층 영역(223)에 트랜지스터(302)를, 확산층 영역(225)에 트랜지스터(303)를, 각각 접속하고 있다. 트랜지스터(301)의 일단부에는 입력 단자 IN1(311)이 접속되고, 트랜지스터(302)의 일단부에는 입력 단자 IN2(312)가 접속되고, 트랜지스터(303)의 일단부에는 입력 단자 IN3(313)이 접속되어 있다.

또한, 트랜지스터(301 내지 303)의 게이트에는 로드용 클록 신호선(130)이 접속되어 있다. 이 클록 신호선(130)에는, 로드용 클록 신호 Lck가 공급된다. 이에 의해, 클록 신호 Lck가 H(High) 상태이면, 트랜지스터(301 내지 303)가 온 상태로 되어, 입력 단자 IN1 내지 IN3의 아날로그 신호가 확산층 영역(221, 223 및 225)에 공급된다. 이와 같이 하여 공급된 아날로그 신호에 의해, 게이트 전극(211, 213 및 215)과 확산층 영역(221, 223 및 225) 사이의 각각의 용량에는 전하가 충전된다. 그리고, 클록 신호 Lck가 L(Low) 상태로 되면, 트랜지스터(301 내지 303)가 오프 상태로 되어, 전하의 충전은 정지한다.

이 제1 실시예에서는, 확산층 영역(225)에 전하 전압 변환 증폭기(QV 증폭기)(401)가 접속되어 있고, 이 전하 전압 변환 증폭기(401)를 통하여 스캔 아웃 신호 Sout가 스캔 아웃 단자에 출력된다. 이 전하 전압 변환 증폭기(401)는, 축적되어 있는 전하를 전압으로 변환하는 증폭기이다. 또한, 확산층 영역(226)에는 이퀄라이즈용 이니셜 전압 Veq가 공급된다. 클록 신호 SAck 및 SBck를 모두 H 상태로 함으로써, 확산층 영역(221 내지 226)의 전위가 이퀄라이즈용 이니셜 전압 Veq에 일치하게 되고, 게이트 전극(211 내지 216)과 확산층 영역(221 내지 226) 사이의 각 용량으로 유지되고 있던 가동 전하가 이니셜값(Qeq)이 된다. 이 이퀄라이즈는, 데이터 시프트시에 도중의 셀에 축적 전하가 존재하면, 신호로부터 만든 전하에 가산되어 정밀도가 열화되므로, 이를 방지하기 위하여 행해지는 처리이다. 또한, 스캔 동작에 의해 이퀄라이즈가 자동적으로 행해지므로, 2번째의 스캔 이후에서는 다시 이퀄라이즈를 행할 필요는 없다.

도 4는, 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로(100)의 제1 실시예의 타이밍 차트이다.

시각 T1에서는, 클록 신호 SAck 및 SBck가 모두 H 상태로 됨으로써, 확산층 영역(221 내지 226)에 있어서의 전위 VC1 내지 VC6은 이퀄라이즈용 전위 Veq에 일치하게 되고, 가동 전하는 이니셜값(Qeq)이 된다. 따라서, 이때의 스캔 아웃 신호 Sout는, 이니셜 전압(Veq)이 된다.

시각 T2에서는, 클록 신호 Lck가 H 상태로 됨으로써, 입력 단자 IN1 내지 IN3의 아날로그 신호가 확산층 영역(221, 223 및 225)에 공급되고, 각각 VC1 내지 VC3으로서 전하가 축적된다. 이때의 스캔 아웃 신호 Sout는, 입력 단자 IN3에 공급되어 있는 전위와 동일한 전위가 된다.

시각 T3에서는, 클록 신호 SAck가 L 상태, 클록 신호 SBck가 H 상태로 됨으로써, 게이트 전극(211, 213 및 215)과 확산층 영역(221, 223 및 225) 사이의 각각의 용량으로 유지되고 있던 전하가, 게이트 전극(212, 214 및 216)과 확산층 영역(222, 224 및 226) 사이의 각각의 용량으로 전송된다. 이에 의해, 게이트 전극(211, 213 및 215)과 확산층 영역(221, 223 및 225) 사이의 각각의 용량에 있어서의 가동 전하는 이니셜값(Qeq)이 된다.

시각 T4에서는, 클록 신호 SAck가 H 상태, 클록 신호 SBck가 L 상태로 됨으로써, 게이트 전극(212, 214 및 216)과 확산층 영역(222, 224 및 226) 사이의 각각의 용량으로 유지되고 있던 전하가, 게이트 전극(211, 213 및 215)과 확산층 영역(221, 223 및 225) 사이의 각각의 용량으로 전송된다. 이때의 스캔 아웃 신호 Sout는, 시각 T2에 있어서 입력 단자 IN2에 공급되고 있던 전위와 동일한 전위가 된다.

마찬가지로, 시각 T5에서는, 클록 신호 SAck가 L 상태, 클록 신호 SBck가 H 상태로 되고, 계속되는 시각 T6에서는, 클록 신호 SAck가 H 상태, 클록 신호 SBck가 L 상태로 된다. 이에 의해, 시각 T6에 있어서의 스캔 아웃 신호 Sout는, 시각 T2에 있어서 입력 단자 IN1에 공급되고 있던 전위와 동일한 전위가 된다.

시각 T7 이후는, 시각 T2 이후의 동작을 반복하게 된다. 따라서, 클록 신호 SAck 또는 SBck의 반주기분을 1T로서 나타내면, 이 제1 실시예에 있어서의 샘플링(로드) 주기는 5T가 된다.

이와 같이, 본 발명의 실시 형태에 있어서의 제1 실시예에서는, 클록 신호 Lck를 H 상태로 함으로써 입력 단자 IN1 내지 IN3의 아날로그 신호를 도입하고, 그 후, 클록 신호 SAck 및 SBck를 교대로 H 상태로 함으로써 전하를 전송하여, 스캔 아웃 신호 Sout로서 출력할 수 있다.

또한, 실제의 LSI에 있어서 모니터 시체 신호는, LSI 중에 불규칙하게 분산되어 있기 때문에, 이 BBD 셀을 LSI의 일부분에 통합하여 배치해 버리면, 각각의 노드로부터 BBD 셀까지 배선할 필요가 있어, 칩 면적을 증대시키게 된다. 따라서, BBD 셀을 분할하여, 각각의 노드의 근방에 배치하고, 또한 토탈 배선이 최단이 되도록 연속으로 배치하는 것이 바람직하다. 도 5는, 본 발명의 실시 형태에 있어서 BBD 셀을 분산 배치하는 예를 나타내는 도면이다. 이 예와 같이, 한쪽의 BBD 셀에 있어서의 확산층 영역(227)과 다른 쪽의 BBD 셀에 있어서의 확산층 영역(228) 사이를 신호선(251)에 의해 접속함으로써, 분산한 BBD 셀간에 있어서도 연속하는 스캔 패스로서 다룰 수 있게 된다.

도 6은, 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로(100)의 제2 실시예를 나타내는 레이아웃도이다. 제1 실시예에서는 입력 단자 IN1 내지 IN3이 접속되는 트랜지스터의 게이트에는 공통의 로드용 클록 신호선(130)이 접속되어 있었지만, 이 제2 실시예에서는 입력 단자 IN1 내지 IN3이 접속되는 트랜지스터의 게이트 전극(321 내지 323)에는 개별의 제어 신호선이 접속되어 있다. 이들 개별의 신호선에는 논리합 게이트(331 내지 333)의 출력이 접속되어 있다.

논리합 게이트(331 내지 333)는, 제어 신호 LCNT1 내지 LCNT3과 로드용 클록 신호 Lck의 각각의 논리합(OR)을 생성하는 논리 게이트이다. 이에 의해, 로드용 클록 신호 Lck가 H 상태가 아닌 경우라도, 개별로 제어 신호 LCNT1 내지 LCNT3을 H 상태로 함으로써, 대응하는 입력 단자 IN1 내지 IN3의 아날로그 신호를 도입할 수 있다.

도 7은, 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로(100)의 제2 실시예의 타이밍 차트이다. 이 제2 실시예에서는, 입력 단자 IN1의 아날로그 신호만을 도입하기 위하여, 정상적으로 LCNT1=H, LCNT2=L, LCNT3=L, Lck=L로 설정되는 것으로 한다.

시각 T1에서, 제어 신호 LCNT1이 H 상태로 되면, 확산층 영역(221)에 입력 단자 IN1의 아날로그값이 공급되게 된다. 또한, 클록 신호 SAck가 H 상태, 클록 신호 SBck가 L 상태로 됨으로써, 게이트 전극(212 및 214)과 확산층 영역(222 및 224) 사이의 각각의 용량으로 유지되고 있던 전하가, 게이트 전극(213 및 215)과 확산층 영역(223 및 225) 사이의 각각의 용량으로 전송된다.

시각 T2에서는, 클록 신호 SAck가 L 상태, 클록 신호 SBck가 H 상태로 됨으로써, 게이트 전극(211, 213 및 215)과 확산층 영역(221, 223 및 225) 사이의 각각의 용량으로 유지되고 있던 전하가, 게이트 전극(212, 214 및 216)과 확산층 영역(222, 224 및 226) 사이의 각각의 용량으로 전송된다. 즉, 입력 단자 IN1로부터 확산층 영역(221)으로 공급되는 아날로그 신호가, 확산층 영역(222)까지 공급되고, 클록 신호 SBck가 다시 L 상태로 이행하는 타이밍까지 전하가 축적되어 간다.

시각 T3에서는, 클록 신호 SAck가 H 상태, 클록 신호 SBck가 L 상태로 됨으로써, 게이트 전극(212 및 214)과 확산층 영역(222 및 224) 사이의 각각의 용량으로 유지되고 있던 전하가, 게이트 전극(213 및 215)과 확산층 영역(223 및 225) 사이의 각각의 용량으로 전송된다. 즉, 시각 T2에 있어서 입력 단자 IN1로부터 게이트 전극(212)과 확산층 영역(222) 사이에 축적된 전하가, 게이트 전극(213)과 확산층 영역(223) 사이에 전송된다.

시각 T4에서는, 클록 신호 SAck가 L 상태, 클록 신호 SBck가 H 상태로 됨으로써, 게이트 전극(211, 213 및 215)과 확산층 영역(221, 223 및 225) 사이의 각각의 용량으로 유지되고 있던 전하가, 게이트 전극(212, 214 및 216)과 확산층 영역(222, 224 및 226) 사이의 각각의 용량으로 전송된다. 즉, 입력 단자 IN1로부터 확산층 영역(221)으로 공급되는 아날로그 신호가, 확산층 영역(222)까지 공급되고, 클록 신호 SBck가 다시 L 상태로 이행하는 타이밍까지 전하가 축적되어 간다. 또한, 시각 T2에 있어서 입력 단자 IN1로부터 게이트 전극(212)과 확산층 영역(222) 사이에 축적된 전하는, 게이트 전극(214)과 확산층 영역(224) 사이에 전송된다.

시각 T5에서는, 클록 신호 SAck가 H 상태, 클록 신호 SBck가 L 상태로 됨으로써, 게이트 전극(212 및 214)과 확산층 영역(222 및 224) 사이의 각각의 용량으로 유지되고 있던 전하가, 게이트 전극(213 및 215)과 확산층 영역(223 및 225) 사이의 각각의 용량으로 전송된다. 즉, 시각 T4에 있어서 게이트 전극(212)과 확산층 영역(222) 사이에 축적된 전하가 게이트 전극(213)과 확산층 영역(223) 사이에 전송되고, 시각 T2에 있어서 게이트 전극(212)과 확산층 영역(222) 사이에 축적된 전하가 게이트 전극(215)과 확산층 영역(225) 사이에 전송된다. 이에 의해, 시각 T5에 있어서의 스캔 아웃 신호 Sout는, 시각 T2에 있어서 입력 단자 IN1에 공급되고 있던 전위와 동일한 전위가 된다.

이 제2 실시예에 있어서는, 시각 T3 이후는, 시각 T1 이후의 동작을 반복하게 된다. 따라서, 클록 신호 SAck 또는 SBck의 반주기분을 1T로서 나타내면, 이 제2 실시예에 있어서의 샘플링 주기는 2T가 된다. 즉, 제1 실시예에서는 복수의 입력 신호를 병렬로 도입하고 있었기 때문에 샘플링 주기가 길어져 있었지만, 이 제2 실시예와 같이 각 입력 신호에 대응하는 제어 신호를 개별로 설치함으로써, 샘플링 대상을 좁힐 수 있어, 샘플링 주기를 단축할 수 있다.

도 8은, 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로(100)의 제2 실시예의 상세 타이밍 차트이다. 입력 단자 IN1에 정현파가 부여된 경우의 구체예를 나타내고 있다.

LCNT1이 항상 H 상태이므로, 확산층 영역(221)에는 항상 입력 단자 IN1로부터의 아날로그 신호가 공급된다. 또한, 클록 신호 SBck가 H 상태에 있는 기간은, 확산층 영역(222)에도 입력 단자 IN1로부터의 아날로그 신호가 공급된다. 이에 의해, 게이트 전극(212)과 확산층 영역(222) 사이에 전하가 축적된다. 그리고, 클록 신호 SAck 및 SBck가 교대로 제어됨으로써, 축적된 전하가 좌측으로부터 우측으로 전송된다.

도 9는, 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로(100)의 제3 실시예를 나타내는 개념도이다. 또한, 도 10은, 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로(100)의 제3 실시예를 나타내는 레이아웃도이다.

이 제3 실시예에서는, 스캔 인 단자 Sin으로부터의 신호가 확산층 영역(220)에 공급된다. 이에 의해, 게이트 전극(211)과 확산층 영역(221) 사이에 전하가 축적된다. 그리고, 클록 신호 SAck 및 SBck가 교대로 제어됨으로써, 축적된 전하가 좌측으로부터 우측으로 전송된다.

이 제3 실시예에서는, 확산층 영역(221, 223 및 225)에, 전하 전압 변환 증폭기(411 내지 413)를 각각 접속하고 있다. 이 전하 전압 변환 증폭기(411 내지 413)는, 상술한 바와 같이, 축적되어 있는 전하를 전압으로 변환하는 증폭기이다. 이 증폭기의 출력은 전압으로 되고, 하이 임피던스는 되지 않는다.

전하 전압 변환 증폭기(411 내지 413)의 출력은, 확산층 영역(451 내지 453)으로부터 트랜지스터(421 내지 423)에 가해진다. 트랜지스터(421 내지 423)의 게이트에는 출력용 클록 신호 Wck가 클록 신호선(140)을 통하여 공급된다. 이 클록 신호 Wck가 H 상태일 때에 트랜지스터(421 내지 423)는 온 상태로 되어, 확산층 영역(461 내지 463)과 전극(471 내지 473)으로 구성되는 콘덴서(431 내지 433)를 충전한다. 또한, 클록 신호 Wck가 L 상태일 때에 트랜지스터(421 내지 423)는 오프 상태로 되어, 충전된 전압값은 홀드된다. 이와 같이, 트랜지스터(421 내지 423) 및 콘덴서(431 내지 433)는 샘플 앤드 홀드 회로를 구성한다. 이 샘플 앤드 홀드 회로의 출력에는, 각각 증폭기(441 내지 443)가 접속되어 있고, 각 출력은 각각 출력 단자 VOUT1 내지 VOUT3에 공급된다.

도 11은, 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로(100)의 제3 실시예의 타이밍 차트이다.

시각 T1에서는, 클록 신호 SAck 및 SBck가 모두 H 상태로 됨으로써, 확산층 영역(221 내지 226)에 있어서의 전위 VC1 내지 VC6은 이퀄라이즈용 전위 Veq에 일치하게 되고, 가동 전하는 이니셜값(Qeq)이 된다.

시각 T2에서는, 클록 신호 SAck가 H 상태, 클록 신호 SBck가 L 상태로 됨으로써, 스캔 인 단자 Sin으로부터의 신호 A1이 확산층 영역(221)에 공급되고, 확산층 영역(221)과 게이트 전극(211) 사이의 용량에 신호 A1의 전하가 축적된다(VC1).

시각 T3에서는, 클록 신호 SAck가 L 상태, 클록 신호 SBck가 H 상태로 됨으로써, 게이트 전극(211, 213 및 215)과 확산층 영역(221, 223 및 225) 사이의 각각의 용량으로 유지되고 있던 전하가, 게이트 전극(212, 214 및 216)과 확산층 영역(222, 224 및 226) 사이의 각각의 용량으로 전송된다. 즉, 이 시각 T3에서는, 시각 T2에서 확산층 영역(221)과 게이트 전극(211) 사이에 축적된 신호 A1의 전하가, 확산층 영역(222)과 게이트 전극(212) 사이에 전송된다(VC2).

시각 T4에서는, 클록 신호 SAck가 H 상태, 클록 신호 SBck가 L 상태로 됨으로써, 스캔 인 단자 Sin으로부터의 신호 B1이 확산층 영역(221)에 공급되고, 확산층 영역(221)과 게이트 전극(211) 사이의 용량에 신호 B1의 전하가 축적된다. 또한, 게이트 전극(212 및 214)과 확산층 영역(222 및 224) 사이의 각각의 용량으로 유지되고 있던 전하가, 게이트 전극(213 및 215)과 확산층 영역(223 및 225) 사이의 각각의 용량으로 전송된다. 즉, 이 시각 T4에서는, 시각 T2에서 확산층 영역(221)과 게이트 전극(211) 사이에 축적된 신호 A1의 전하가, 확산층 영역(223)과 게이트 전극(213) 사이에 전송된다(VC3).

시각 T5에서는, 클록 신호 SAck가 L 상태, 클록 신호 SBck가 H 상태로 됨으로써, 게이트 전극(211, 213 및 215)과 확산층 영역(221, 223 및 225) 사이의 각각의 용량으로 유지되고 있던 전하가, 게이트 전극(212, 214 및 216)과 확산층 영역(222, 224 및 226) 사이의 각각의 용량으로 전송된다. 즉, 이 시각 T5에서는, 시각 T2에서 확산층 영역(221)과 게이트 전극(211) 사이에 축적된 신호 A1의 전하가, 확산층 영역(224)과 게이트 전극(214) 사이까지 전송되게 되고(VC4), 동시에, 시각 T4에서 확산층 영역(221)과 게이트 전극(211) 사이에 축적된 신호 B1의 전하가 확산층 영역(222)과 게이트 전극(212) 사이에 전송된다(VC2).

시각 T6에서는, 클록 신호 SAck가 H 상태, 클록 신호 SBck가 L 상태로 됨으로써, 스캔 인 단자 Sin으로부터의 신호 C1이 확산층 영역(221)에 공급되고, 확산층 영역(221)과 게이트 전극(211) 사이의 용량에 신호 C1의 전하가 축적된다. 또한, 게이트 전극(212 및 214)과 확산층 영역(222 및 224) 사이의 각각의 용량으로 유지되고 있던 전하가, 게이트 전극(213 및 215)과 확산층 영역(223 및 225) 사이의 각각의 용량으로 전송된다. 즉, 이 시각 T6에서는, 시각 T2에서 확산층 영역(221)과 게이트 전극(211) 사이에 축적된 신호 A1의 전하가, 확산층 영역(225)과 게이트 전극(215) 사이에 전송되게 되고(VC5), 동시에, 시각 T4에서 확산층 영역(221)과 게이트 전극(211) 사이에 축적된 신호 B1의 전하가 확산층 영역(223)과 게이트 전극(213) 사이에 전송된다(VC3).

또한, 이 시각 T6에 있어서, 라이트용 클록 신호 Wck가 H 상태로 됨으로써, 출력 단자 VOUT1 내지 VOUT3에는, 아날로그값 C1, B1 및 A1이 각각 공급된다. 이들 출력 단자 VOUT1 내지 VOUT3의 값은, 샘플 앤드 홀드 회로에 의해, 다음에 클록 신호 Wck가 H 상태로 되는 시각 T12의 직전까지 같은 값이 유지된다.

시각 T7 이후는, 같은 요령으로 동작을 반복한다. 이 경우, 클록 신호 SAck 또는 SBck의 반주기분을 1T로서 나타내면, 이 제3 실시예에 있어서의 출력 주기는 6T가 된다.

도 12는, 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로(100)의 제3 실시예를 위한 스캔 인 단자 Sin으로부터의 신호의 예이다. VOUT1용 신호, VOUT2용 신호, 및 VOUT3용 신호는, 각각 출력 단자 VOUT1 내지 VOUT3으로부터 출력시키고자 하는 신호이다. VOUT1용 신호는, 샘플링된 순서대로, A1, A2, A3 등의 신호열이 된다. VOUT2용 신호는, 샘플링된 순서대로, B1, B2, B3 등의 신호열이 된다. VOUT3용 신호는, 샘플링된 순서대로, C1, C2, C3 등의 신호열이 된다.

스캔 인 신호 Sin은, 이들 VOUT1용 신호, VOUT2용 신호 및, VOUT3용 신호를 합성한 것이며, A1, B1, C1, A2, B2, C2, A3, B3, C3 등의 신호열로 재배열된다. 이와 같이 하여 생성된 스캔 인 신호 Sin은, 도 12와 같이 각 점에서 변화하는 PAM 신호로 된다.

도 13은, 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로(100)의 제4 실시예를 나타내는 레이아웃도이다. 제3 실시예에서는 출력 단자 VOUT1 내지 VOUT3이 접속되는 트랜지스터의 게이트에는 공통의 라이트용 클록 신호선(140)이 접속되어 있었지만, 이 제4 실시예에서는 출력 단자 VOUT1 내지 VOUT3이 접속되는 트랜지스터의 게이트 전극(491 내지 493)에는 개별의 제어 신호선이 접속되어 있다. 이들 개별의 신호선에는 논리곱 게이트(481 내지 483)의 출력이 접속되어 있다.

논리곱 게이트(481 내지 483)는, 라이트용 제어 신호 WCNT1 내지 WCNT3과 라이트용 클록 신호 Wck의 각각의 논리곱(AND)을 생성하는 논리 게이트이다. 이에 의해, 개별로 제어 신호 WCNT1 내지 WCNT3을 H 상태로 함으로써, 라이트용 클록 신호 Wck가 H 상태로 된 타이밍에서, 대응하는 출력 단자 VOUT1 내지 VOUT3에 아날로그 신호를 출력할 수 있다.

도 14는, 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로(100)의 제4 실시예의 타이밍 차트이다. 이 제4 실시예에서는, 개별로 제어 신호 WCNT1 내지 WCNT3을 H 상태로 함으로써, 출력 단자 VOUT1 내지 VOUT3에 대하여 아날로그 신호를 출력한다.

이 예에서는, 스캔 인 신호 Sin은, 시각 T1에서 B1, 시각 T3에서 C1, 시각 T5에서 B3, 시각 T7에서 B4, 시각 T9에서 A1, 시각 T11에서 B6, 시각 T13에서 C2의 각 아날로그값을 나타낸다. 이 스캔 인 신호 Sin은, 클록 신호 SAck가 H 상태로 되는 타이밍에서 게이트 전극(211)과 확산층 영역(221) 사이에 공급되어, 전하가 충전된다. 그리고, 클록 신호 SAck 및 SBck의 제어에 의해, 축적된 전하가 좌측으로부터 우측으로 전송된다.

시각 T4에서는, 클록 신호 Wck가 H 상태로 될 때에, 출력 단자 VOUT1 내지 VOUT3이 모두 H 상태로 된다. 이에 의해, 출력 단자 VOUT1에는 아날로그값 C1이, 출력 단자 VOUT2에는 아날로그값 B1이, 출력 단자 VOUT3에는 아날로그값 「0」이, 각각 출력된다.

시각 T8에서는, 클록 신호 Wck가 H 상태로 될 때에, 출력 단자 VOUT2만이 H 상태로 된다. 이에 의해, 출력 단자 VOUT2에는 아날로그값 B3이 출력되고, 다른 출력 단자 VOUT1 및 VOUT3의 출력에는 변화는 발생하지 않는다.

마찬가지로, 시각 T10에서는, 클록 신호 Wck가 H 상태로 될 때에, 출력 단자 VOUT2만이 H 상태로 된다. 이에 의해, 출력 단자 VOUT2에는 아날로그값 B4가 출력되고, 다른 출력 단자 VOUT1 및 VOUT3의 출력에는 변화는 발생하지 않는다.

또한, 시각 T14에서는, 클록 신호 Wck가 H 상태로 될 때에, 출력 단자 VOUT1 내지 VOUT3이 모두 H 상태로 된다. 이에 의해, 출력 단자 VOUT1에는 아날로그값 C2가, 출력 단자 VOUT2에는 아날로그값 B6이, 출력 단자 VOUT3에는 아날로그값 A1이, 각각 출력된다. 이 경우, 클록 신호 SAck 또는 SBck의 반주기분을 1T로서 나타내면, 이 제4 실시예에 있어서의 출력 주기는 2T가 된다.

도 15는, 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로(100)의 제4 실시예를 위한 스캔 인 단자 Sin으로부터의 신호의 예이다.

스캔 인 신호 Sin에는, 출력 단자 VOUT1 내지 VOUT3에 출력되는 각 신호가 포함되어 있다. 여기서, 출력 단자 VOUT1에 출력되는 신호는 천천히 변화하는 삼각파이며, 출력 단자 VOUT2에 출력되는 신호는 주파수가 높은 사인파이며, 출력 단자 VOUT3에 출력되는 신호는 조금 주파수가 높은 2치 신호이다.

이와 같은 신호를 상정한 경우, 주파수가 높은 신호에 대해서는 출력 주기를 짧게 하고, 주파수가 낮은 신호에 대해서는 출력 주기를 길게 함으로써, 각 셀을 유효하게 이용할 수 있다. 상술한 제4 실시예에 따르면, 출력 단자를 개별로 제어할 수 있으므로, 신호의 성질에 따라서 출력 빈도를 결정할 수 있다.

도 16은, 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로(100)의 제5 실시예를 나타내는 개념도이다. 또한, 도 17은, 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로(100)의 제5 실시예를 나타내는 레이아웃도이다. 이 제5 실시예에서는, 확산층 영역(221)에 트랜지스터(301)를, 확산층 영역(223)에 전하 전압 변환 증폭기(412)를, 확산층 영역(225)에 트랜지스터(303)를, 각각 접속하고 있다. 또한, 확산층 영역(225)에는 전하 전압 변환 증폭기(401)가 접속되어 있고, 이 전하 전압 변환 증폭기(401)의 출력은 스캔 아웃 단자 Sout에 공급된다.

트랜지스터(301)의 일단부에는 입력 단자 IN1이 접속되고, 트랜지스터(303)의 일단부에는 입력 단자 IN3이 접속되어 있다. 트랜지스터(301 및 303)의 게이트에는 로드용 클록 신호선(130)이 접속되어 있다. 이 클록 신호선(130)에는, 로드용 클록 신호 Lck가 공급된다. 이에 의해, 클록 신호 Lck가 H 상태이면, 트랜지스터(301 및 303)가 온 상태로 되고, 입력 단자 IN1 및 IN3의 아날로그 신호가 확산층 영역(221 및 225)에 공급된다. 이와 같이 하여 공급된 아날로그 신호에 의해, 게이트 전극(211 및 215)과 확산층 영역(221 및 225) 사이의 각각의 용량에는 전하가 충전된다. 그리고, 클록 신호 Lck가 L 상태로 되면, 트랜지스터(301 및 303)가 오프 상태로 되어, 전하의 충전은 정지한다.

전하 전압 변환 증폭기(412)의 출력은, 확산층 영역(452)으로부터 트랜지스터(422)에 가해진다. 트랜지스터(422)의 게이트에는 출력용 클록 신호 Wck가 클록 신호선(140)을 통하여 공급된다. 이 클록 신호 Wck가 H 상태일 때에 트랜지스터(422)는 온 상태로 되어, 확산층 영역(462)과 전극(472)으로 구성되는 콘덴서(432)를 충전한다. 또한, 클록 신호 Wck가 L 상태일 때에 트랜지스터(422)는 오프 상태로 되어, 충전된 전압값은 홀드된다. 이와 같이, 트랜지스터(422) 및 콘덴서(432)는 샘플 앤드 홀드 회로를 구성한다. 이 샘플 앤드 홀드 회로의 출력에는 증폭기(442)가 접속되어 있고, 그 출력은 출력 단자 VOUT2에 공급된다.

즉, 이 제5 실시예는, 도 3에 도시한 제1 실시예와 도 10에 도시한 제3 실시예를 동시에 실현한 것이다. 따라서, 그 동작도 양자를 조합한 것이 된다.

도 18은, 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로(100)의 제5 실시예의 타이밍 차트이다. 이 제5 실시예에서는, 클록 신호 Lck가 H 상태로 되는 타이밍에서, 입력 단자 IN1 및 IN3으로부터 아날로그 신호가 공급되어, 각각 게이트 전극(211 및 215)과 확산층 영역(221 및 225) 사이에 전하가 충전된다. 또한, 클록 신호 SAck가 H 상태로 되는 타이밍에서, 스캔 인 단자 Sin으로부터 아날로그 신호가 공급되고, 게이트 전극(211)과 확산층 영역(221) 사이에 전하가 충전된다. 그리고, 클록 신호 SAck 및 SBck의 제어에 의해, 축적된 전하가 좌측으로부터 우측으로 전송된다.

또한, 클록 신호 Wck가 H 상태로 되는 타이밍에서, 출력 단자 VOUT2에는, 게이트 전극(213)과 확산층 영역(223) 사이에 충전되어 있던 전하에 상당하는 전위가 출력된다.

이 제5 실시예에서는, 클록 신호 SAck 또는 SBck의 반주기분을 1T로서 나타내면, 샘플링 주기 및 출력 주기는 모두 5T가 된다.

또한, 본 발명의 실시 형태에 있어서의 BBD는, 전하 전송에 의해 아날로그 신호를 전송하므로, 전하가 도중에 누설되어 전하량이 감쇠되는 경우도 있을 수 있다. 이 신호는 외부로부터 스캔 인 단자 Sin을 통하여 입력한 기지의 신호이며, 판독된 전압으로부터 전하의 변화량을 교정할 수 있다. 예를 들어, 스캔 아웃 단자 Sout의 시각 T9에 있어서의 신호 B1 및 시각 T14에 있어서의 신호 B2는 모두 기지이므로, 양 신호에 기초하여 교정함으로써 전압 어저스트를 실현할 수 있다. 또한, 아날로그 스캔 회로(100)에 고장이 있는 경우에도, 아날로그 스캔 회로(100) 자체를 시험하기 위하여, 이 스캔 아웃 단자 Sout의 출력을 사용할 수 있다.

도 19는, 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로(100)의 제6 실시예를 나타내는 레이아웃도이다. 이 제6 실시예에서는, 확산층 영역(221, 223 및 225)에, 트랜지스터(301 내지 303) 및 전하 전압 변환 증폭기(411 내지 413)의 양자를 각각 접속하고 있다.

즉, 이 제6 실시예는, 도 6에 나타낸 제2 실시예와 도 13에 나타낸 제4 실시예를 동시에 실현한 것이다. 따라서, 그 동작도 양자를 조합한 것이 된다. 단, 도 6에 나타낸 제2 실시예에서는 클록 신호 Lck와 제어 신호 LCNT1 내지 LCNT3의 사이의 논리합을 생성하고 있었지만, 이 제6 실시예에서는, 양자간의 논리곱을 논리곱 게이트(381 내지 383)에 의해 생성하고 있다. 기본적인 동작은 마찬가지이며, 예를 들어, IN1만을 선택하고, 다른 IN2 및 IN3을 비선택으로 하기 위해서는, 클록 신호 Lck 및 제어 신호 LCNT1을 H 상태로 하고, 제어 신호 LCNT2 및 LCNT3을 L 상태로 하면 된다.

또한, 이 제6 실시예에서는, 일반형으로서 동일 셀에 입출력의 양자를 접속하고 있지만, 동일 셀에 있어서는 같은 타이밍에서는 어느 한쪽밖에 동작할 수 없다.

도 20은, 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로(100)의 제7 실시예를 나타내는 레이아웃도이다. 이 제7 실시예는, 제6 실시예와 비교하여, 스캔 인 단자에 D/A(Digital to Analog) 컨버터(209)가 접속되고, 스캔 아웃 단자에 A/D(Analog to Digital) 컨버터(409)가 접속되어 있다. 이에 의해, LSI 테스터로부터 D/A 컨버터(209)를 통하여 디지털 신호를 입력할 수 있게 되고, 또한 A/D 컨버터(409)를 통하여 디지털 신호를 LSI 테스터에 출력할 수 있게 된다.

아날로그 LSI를 측정하는 경우에는, LSI 테스터로부터 아날로그값에 의한 전압을 가하여, 아날로그값에 의한 전압을 판독하는 것이 일반적이다. 그러나, LSI 테스터는 일반적으로, 고속으로 아날로그 신호를 발생하여 측정하는 것은 그다지 전문적이지는 않다. 한편, LSI 테스터는, 디지털 신호이면 고속으로 발생하여 측정하는 것은 가능하다. 특히, LSI로부터 내부 신호를 판독하여, 재배열, 필터링 혹은 신호 처리하는 경우에는, 디지털 데이터로서 도입한 경우 쪽이 처리하기 쉽다. 그로 인해, 이 제7 실시예에서는, D/A 컨버터(209) 및 A/D 컨버터(409)가 새롭게 설치된다.

이들 D/A 컨버터(209) 및 A/D 컨버터(409)는, 필요에 따라서 적절히 사용되는 것이며, LSI의 내부에 구비되어도 되고, LSI의 외부에 구비되어도 된다. LSI의 내부에 구비한 경우는, BIST(Built-In Self-Test)라고 불리고, 변환 속도나 내노이즈성의 점에서 장점이 있지만, 칩 면적이 증대한다는 단점도 있다. 한편, LSI의 외부에 구비한 경우는, BOST(Built-Out Self-Test)라고 불리고, BIST와는 반대의 득실이 있다. 본 발명은 어떠한 경우라도 적용 가능하다. 이들 D/A 컨버터(209) 및 A/D 컨버터(409)를 설치함으로써, 디지털 데이터와 마찬가지로 아날로그 신호를 취급할 수 있게 된다. 또한, 이에 의해, 특히 디지털-아날로그 혼재 LSI와의 친화성을 향상시킬 수 있다.

또한, 여기까지의 실시예에서는, 아날로그값의 전송 기능을 BBD에 의해 실현하는 예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것은 아니며, 예를 들어, CCD(Charge Coupled Device)에 의해 실현해도 된다.

도 21은, 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로(100)의 제8 실시예를 나타내는 레이아웃도이다. 이 제8 실시예는, 아날로그값의 전송 기능을 CCD에 의해 실현하는 예이다. CCD는, 실리콘 기판 상의 산화막 상에 2층의 폴리실리콘 전극이 배치되어 구성된다. 이 CCD에서는, 전극에 전압을 가함으로써 인접하는 공핍층을 연결시켜, 인접 용량의 전하를 펀치스루에 의해 전송한다.

이 제8 실시예에서는, 3상 클록에 의한 CCD를 상정하고, 전극(611 내지 619)에 대하여 3개의 클록 신호선(631 내지 633) 중 어느 1개를 접속하고 있다. 또한, 도 3의 제1 실시예와 마찬가지로, 로드용 클록 신호선(670)을 게이트에 접속한 트랜지스터를 전극(611, 614 및 617)에 접속하고 있다. 트랜지스터의 타단부에는 입력 단자 IN1 내지 IN3이 접속된다. 또한, 트랜지스터는, 소스 및 드레인에 상당하는 확산층 영역(651 내지 653 및 661 내지 663)의 쌍과, 게이트에 상당하는 클록 신호선(670)에 의해 형성된다.

또한, 전극(619)에는, 확산층 영역(664)을 통하여, 전하 전압 변환 증폭기(680) 및 트랜지스터(640)가 접속된다. 전하 전압 변환 증폭기(680)에 의해, 확산층 영역(664)을 통하여 스캔 아웃 신호 Sout가 스캔 아웃 단자에 출력된다. 또한, 트랜지스터(640)의 타단부에는 이퀄라이즈용 단자 Veq가 접속되고, 게이트에는 이퀄라이즈 구동 단자 Teq가 접속된다. 이퀄라이즈 구동 단자 Teq를 H 상태로 함으로써, 확산층 영역(664)을 통하여 이퀄라이즈가 행해진다.

클록 신호선(670)이 H 상태로 되면, 입력 단자 IN1 내지 IN3으로부터의 아날로그 신호가 전극(611, 614 및 617) 아래의 전하 축적 영역(공핍층)에 공급되어, 전하가 축적된다. 그리고, 클록 신호선(631 내지 633)에 의해 3상의 클록 신호 SAck, SBck 및 SCck를 순서대로 H 상태로 함으로써, 좌측으로부터 우측으로 전하가 전송되어 간다. 전송된 전하는 순차, 전하 전압 변환 증폭기(680)에 입력되어 전압으로 변환되고, 스캔 아웃 신호 Sout로서 스캔 아웃 단자에 출력되어 간다.

이와 같이, CCD는 BBD와 비교하여 전하를 전송하는 구조는 상이하지만, 기본적인 동작은 BBD와 마찬가지이다. 또한, 제8 실시예에서는, 3상 클록에 의한 CCD를 상정하였지만, 이 이외에, 2상이나 4상 등의 다른 다상 클록에 의한 CCD에 적용할 수 있다. 2상 및 4상 클록에 의한 CCD의 구조에 대해서는, 예를 들어, 요네모토 가즈야저 「CCD/CMOS의 이미지 센서의 기초와 응용」(CQ 출판)을 참조할 수 있다.

다음에, 본 발명의 실시 형태의 구체적인 적용예에 대하여 설명한다.

도 22는, 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로를 사용한 IIR 필터의 구성예를 나타내는 도면이다. IIR(Infinite Impulse Response) 필터는, 시스템의 임펄스 응답열이 무한히 계속되는 필터(무한 임펄스 응답 필터)이다. IIR 필터는 디지털 필터로서 실현되는 경우가 많고, 이 경우, 각 요소는 디지털 회로에 의해 구성된다. 이에 대하여, 본 발명의 실시 형태에서는, 각 요소를 이하와 같이 아날로그 회로에 의해 실현한다.

본 발명의 실시 형태에 있어서의 IIR 필터는, 아날로그 가산기(810 및 850)와, 아날로그 승산기(831 내지 849)와, 아날로그 동기 회로(821 내지 829)를 구비하고 있다. 아날로그 가산기(810)는, 입력되는 아날로그 신호 X(t)와, 아날로그 승산기(831 내지 839)의 출력을 가산하는 가산기이다. 아날로그 가산기(850)는 아날로그 승산기(840 내지 849)의 출력을 가산하는 가산기이다. 아날로그 승산기(831 내지 839)는, 아날로그 동기 회로(821 내지 829)의 출력에 대하여 각각 상수 a1 내지 an-1을 승산하는 승산기이다. 아날로그 승산기(840 내지 849)는, 아날로그 가산기(810) 및 아날로그 동기 회로(821 내지 829)의 출력에 대하여 각각 상수 b0 내지 bn-1을 승산하는 승산기이다. 아날로그 동기 회로(821 내지 829)는, 아날로그 가산기(810)의 출력을 1샘플링 시간씩 지연시키는 지연기이다. 이 아날로그 동기 회로(821 내지 829)는, 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로에 의해 실현할 수 있다.

즉, 본 발명의 실시 형태에 있어서의 IIR 필터에서는, 아날로그 동기 회로(821 내지 829)를 아날로그 스캔 회로에 의해 실현함으로써, 필터 전체에 걸쳐서 아날로그 신호를 취급하는 것을 가능하게 하고 있다. 이에 의해, 종래의 디지털 필터와 비교하여, 구성 요소를 저감시킬 수 있고, 소비 전력이나 비용을 저감시킬 수 있다. 또한, 디지털 필터의 설계 방법을 사용할 수 있으므로, 종래의 아날로그 필터와 비교하여, 필터 주파수 특성의 조정이 불필요하고, LCR 성분에 의존하지 않고 주파수 특성을 결정할 수 있다.

또한, 여기서는, 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로를 사용한 IIR 필터의 구성예에 대하여 설명하였지만, 본 발명의 아날로그 스캔 회로는 FIR 필터에도 마찬가지로 적용할 수 있다. FIR(Finite Impulse Response) 필터는, 시스템의 임펄스 응답열이 유한 시간에 0에 수렴하는 필터(유한 임펄스 응답 필터)이다.

도 23은, 본 발명의 실시 형태의 아날로그 스캔 회로를 아날로그 회로의 동기화 제어에 사용한 경우의 예를 나타내는 도면이다. 이 예에서는, LSI(900) 내의 회로(910과 회로 920) 사이에 아날로그 스캔 회로(950)가 삽입되고, 회로(920)와 회로(930) 사이에 아날로그 스캔 회로(960)가 삽입되어 있다. 아날로그 스캔 회로(950 및 960)는, 각각 1비트분의 아날로그 플립플롭(AFF)(951 및 961)을 복수 구비할 수 있다. 이에 의해, 회로(910)의 출력은 아날로그 스캔 회로(950)에 있어서 일단 동기화되고, 그 후, 회로(920)에 입력된다. 마찬가지로, 회로(920)의 출력은 아날로그 스캔 회로(960)에 있어서 일단 동기화되고, 그 후, 회로(930)에 입력된다.

아날로그 스캔 회로(950)와 아날로그 스캔 회로(960) 사이는 스캔 체인(959)에 의해 접속되어 있고, 양자는 일체화된 스캔 패스를 형성한다. 또한, 아날로그 스캔 회로(950)의 스캔 인 단자에는 D/A 컨버터(940)가 접속되고, 아날로그 스캔 회로(960)의 스캔 아웃 단자에는 A/D 컨버터(970)가 접속되어 있다. 이에 의해, LSI 테스터와의 사이에서 디지털 신호에 의한 인터페이스를 형성한다. 즉, 임의의 동기화된 타이밍에 있어서, 회로(910 또는 920)로부터 출력되는 아날로그 신호를 판독할 수 있고, 또한 회로(920 또는 930)에 입력되어야 할 아날로그 신호를 설정할 수 있다. 아날로그 스캔 회로(950 및 960)에 유지되는 값은 아날로그값이며, 이에 의해 아날로그 신호의 스캔 패스를 실현할 수 있다.

또한, 이들 스캔 패스는, LSI 단체의 검증시 외에, 장치로서 조립된 후이어도 이용할 수 있다. 장치로서 조립된 후는, 예를 들어 정기적인 유지 보수나, 고장시의 해석을 위한 로그 덤프 채취, 혹은 이들의 경우의 검증 등을 위한 스텝 앤드 덤프(원하는 값을 원하는 개소에 매립하여, 임의의 클록 후의 각 부 출력 데이터 등을 채취하거나, 또는 로그 덤프함)나 테스트 프로그램의 실행 등에 이용할 수 있다.

도 24는, 본 발명의 실시 형태의 아날로그 스캔 회로를 아날로그 회로의 동기화 제어에 사용한 경우의 레이아웃도이다. 여기서는, 아날로그 플립플롭(AFF)의 1개(1개의 아날로그 신호에 상당하는 단위)로서, 게이트 전극(218 및 219)과, 확산층 영역(228 및 229)이 나타내어져 있다. 게이트 전극(218)에는 클록 신호선(121)에 의해 SAck가 공급되고, 게이트 전극(219)에는 클록 신호선(122)에 의해 SBck가 공급된다. 또한, 게이트 전극(218)의 하방의 확산층 영역(227)에는 시프트인 단자 Sin으로부터의 신호가 공급된다. 그리고, 확산층 영역(229)으로부터 시프트 아웃 단자 Sout를 통하여 시프트 아웃 신호가 출력된다. 이 구성에서는, 디지털 회로에 있어서의 1비트용 마스터 슬레이브 타입의 스캔 기능을 갖는 플립플롭과 개념적으로 유사한 동작을 행한다. 이 경우, 확산층 영역(228)의 전위 Vb(i)가 마스터측 래치의 출력에, 확산층 영역(229)의 전위 Vc(i)가 슬레이브측 래치의 출력에, 각각 대응한다고 생각된다. 또한, 이 아날로그 플립플롭은, 당연히 스캔 패스의 일부를 구성한다.

확산층 영역(228)에는 신호선(130)을 게이트 접속한 트랜지스터(309)가 접속된다. 이 트랜지스터(309)의 타단부에는 입력 단자 IN(i)이 접속된다. 확산층 영역(229)에는 전하 전압 변환 증폭기(419)가 접속된다. 이 전하 전압 변환 증폭기(419)에는 신호선(140)을 게이트 접속한 트랜지스터(429)가 접속된다. 이 트랜지스터(429)의 타단부에는 콘덴서(439) 및 증폭기(449)가 접속된다. 트랜지스터(429) 및 콘덴서(439)는 샘플 앤드 홀드 회로를 구성한다.

또한, 게이트 전극(218) 및 확산층 영역(228)은, 특허청구범위에 기재된 입력 아날로그값 유지 수단의 일례이다. 또한, 게이트 전극(219) 및 확산층 영역(229)은, 특허청구범위에 기재된 출력 아날로그값 유지 수단의 일례이다. 또한, 트랜지스터(309)는, 특허청구범위에 기재된 입력 수단, 제1 또는 제2 입력 수단의 일례이다. 또한, 게이트 전극(218) 및 확산층 영역(227)은, 특허청구범위에 기재된 입력 수단, 제1 또는 제2 입력 수단의 일례이다. 또한, 트랜지스터(429)는 특허청구범위에 기재된 출력 수단의 일례이다.

도 25는, 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로를 아날로그 회로의 동기화 제어에 사용한 경우의 타이밍 차트이다. 제i단째의 아날로그 플립플롭에 대해서는 「(i)」의 첨자를 부여하고, 제(i+1)단째의 아날로그 플립플롭에 대해서는 「(i+1)」의 첨자를 부여하고 있다.

시각 T1에서는, 클록 신호 SAck 및 SBck가 모두 H 상태로 됨으로써, 확산층 영역(228 및 229)(Vb(i), Vc(i), Vb(i+1), Vc(i+1))에 있어서의 가동 전하는 이니셜값(Qeq)이 된다.

시각 T2에서는, 클록 신호 Lck가 H 상태로 됨으로써, 입력 단자 IN(i)에 입력되는 아날로그 신호 「a」가 게이트 전극(218)과 확산층 영역(228) 사이에 공급되어, 전하가 축적된다(Vb(i)).

시각 T3에서는, 클록 신호 SBck가 H 상태로 됨으로써, 게이트 전극(218)과 확산층 영역(228) 사이에 유지되는 전하 「a」가 게이트 전극(219)과 확산층 영역(229) 사이에 전송된다(Vc(i)). 또한, 이때, 라이트용 클록 신호 Wck가 H 상태로 됨으로써, 게이트 전극(219)과 확산층 영역(229)의 사이에 전송된 전하 「a」에 상당하는 전위가 출력 단자 VOUT(i)에 출력된다.

제i단째의 아날로그 플립플롭(예를 들어, 도 23의 아날로그 스캔 회로(950))의 출력 단자 VOUT(i)로부터 출력된 신호 전위에 기초하여, 다음단의 회로(예를 들어, 도 23의 회로(920))가 동작한다. 이 다음단의 회로에 있어서 생성된 신호에는, 도 25에 있어서 데쉬 기호를 부여하고 있다. 예를 들어, 시각 T3에 있어서 출력 단자 VOUT(i)로부터 출력된 신호 「a」는, 다음단의 회로에 의해 처리되고, 신호 「a'」로서, 제(i+1)단째의 아날로그 플립플롭의 입력 단자 IN(i+1)에 입력된다.

시각 T4에서는, 클록 신호 Lck가 H 상태로 됨으로써, 제i단째의 IN(i)에 입력된 신호 「b」가 Vb(i)에 공급되고, 전하가 축적된다. 마찬가지로, 제(i+1)단째의 IN(i+1)에 입력된 신호 「a'」가 Vb(i+1)에 공급되고, 전하가 축적된다.

또한, 시각 T5에서는, 클록 신호 SBck가 H 상태로 됨으로써, Vb(i)에 축적되어 있던 전하 「b」가 Vc(i)에 전송되고, Vb(i+1)에 축적되어 있던 전하 「a'」가 Vc(i+1)에 전송된다. 또한, 이때, 라이트용 클록 신호 Wck가 H 상태로 됨으로써, Vc(i)에 전송된 전하 「b」에 상당하는 전위가 출력 단자 VOUT(i)에 출력되고, Vc(i+1)에 전송된 전하 「a'」에 상당하는 전위가 출력 단자 VOUT(i+1)에 출력된다.

이 이후는, 같은 요령으로 동작을 반복한다. 이 경우, 클록 신호 SBck의 반주기분을 1T로서 나타내면, 샘플링 주기 및 출력 주기는 모두 2T가 된다. 즉, 클록 신호 Lck 및 Wck를 반주기씩 어긋나게 하여 부여함으로써, 아날로그 스캔 회로는, 전단의 아날로그 회로로부터 아날로그 신호를 수취하여, 일단 동기를 취하고, 후단의 아날로그 회로에 그 아날로그 신호를 공급할 수 있다.

도 26은, 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로를 사용한 LSI간 전송의 일례를 도시하는 도면이다. 여기서는, LSI-A(701)로부터 LSI-B(702)로 아날로그 신호를 전송하는 경우의 구성예에 대하여 설명한다.

LSI-A(701)은, 디지털 신호를 받아 시프트 동작을 행하는 시프트 회로(710-0 내지 3)와, 디지털 신호로부터 아날로그 신호로 변환하는 아날로그 변환 회로(720-0 내지 3)를 구비한다. 이 LSI-A(701)에 있어서는, 3개의 아날로그 신호선(709-0 내지 2)에 의해 LSI-B(702) 사이를 접속하는 것을 상정하고, 각 회로를 3개씩 설치하고 있지만, 이에 한정되는 것은 아니다. 시프트 회로(710-0 내지 3)의 각각을 시프트 회로(710)라고 칭한다. 또한, 아날로그 변환 회로(720-0 내지 3) 각각을 아날로그 변환 회로(720)라고 칭한다.

LSI-B(702)는, 아날로그 신호를 디지털 신호로 변환하는 디지털 변환 회로(730-0 내지 3)와, 복수의 디지털 신호로부터 1개를 순차 선택하는 선택 회로(740-0 내지 3)를 구비한다. 이 LSI-B(702)에 있어서도, 3개의 아날로그 신호선(709-0 내지 2)에 의해 LSI-A(701)와의 사이를 접속하는 것을 상정하여, 각 회로를 3개씩 설치하고 있지만, 이에 한정되는 것은 아니다. 디지털 변환 회로(730-0 내지 3)의 각각을 디지털 변환 회로(730)라고 칭한다. 또한, 선택 회로(740-0 내지 3)의 각각을 선택 회로(740)라고 칭한다.

도 27은, 본 발명의 실시 형태에 있어서의 시프트 회로(710)의 일 구성예를 나타내는 도면이다. 이 시프트 회로(710)는, 플립플롭 회로(711 내지 713)를 구비하고, 이들을 직렬로 접속한 구성을 갖고 있다. 플립플롭 회로(711 내지 713)는, 입력된 디지털 신호를 유지하여 출력하는 회로이다.

제1단째의 플립플롭 회로(713)의 데이터 입력 단자 Di에는, 시프트 회로(710)의 데이터 입력 단자 Di가 접속된다. 제1단째의 플립플롭 회로(713)의 데이터 출력 단자 Dt는, 제2단째의 플립플롭 회로(712)의 데이터 입력 단자 Di에 접속된다. 제2단째의 플립플롭 회로(712)의 데이터 출력 단자 Dt는, 제3단째의 플립플롭 회로(711)의 데이터 입력 단자 Di에 접속된다. 플립플롭 회로(711 내지 713)의 데이터 출력 단자 Dt는, 시프트 회로(710)의 데이터 출력 단자 Dt(0) 내지 (2)에 접속된다.

제1단째의 플립플롭 회로(713)의 스캔 입력 단자 Sin에는, 시프트 회로(710)의 스캔 입력 단자 DSi가 접속된다. 제1단째의 플립플롭 회로(713)의 스캔 출력 단자 Sout는, 제2단째의 플립플롭 회로(712)의 스캔 입력 단자 Sin에 접속된다. 제2단째의 플립플롭 회로(712)의 스캔 출력 단자 Sout는, 제3단째의 플립플롭 회로(711)의 스캔 입력 단자 Sin에 접속된다. 제3단째의 플립플롭 회로(711)의 스캔 출력 단자 Sout는, 시프트 회로(710)의 스캔 출력 단자 DSt에 접속된다.

플립플롭 회로(711 내지 713)의 데이터 클록 단자 Dc는, 시프트 회로(710)의 데이터 클록 단자 Dc에 접속된다. 또한, 플립플롭 회로(711 내지 713)의 스캔 클록 단자 DSc는, 시프트 회로(710)의 스캔 클록 단자 DSc에 접속된다.

또한, 시프트 회로(710)는, 특허청구범위에 기재된 출력 디지털값 출력 수단, 고유 출력 디지털값 시프트 수단 또는 출력 인터페이스 회로의 일례이다. 또한, 플립플롭 회로(711 내지 713)는, 특허청구범위에 기재된 출력 디지털값 출력 수단 또는 고유 출력 디지털값 유지 수단의 일례이다.

도 28은, 본 발명의 실시 형태에 있어서의 플립플롭 회로(711)의 일 구성예를 나타내는 도면이다. 여기서는, 플립플롭 회로(711)의 구성예에 대하여 설명하지만, 다른 플립플롭 회로(712 및 713)에 대해서도 마찬가지의 구성을 갖는다. 플립플롭 회로(711)는, 논리곱 게이트(511 내지 514, 521 내지 524, 531 내지 534)를 구비한다.

논리곱 게이트(511 내지 514)는, 데이터 클록 단자 Dc 및 스캔 클록 단자 DSc로부터의 입력에 기초하여 클록 신호를 생성하는 것이다. 스캔 모드 단자 Sm이 H 상태이면 데이터 클록이 논리곱 게이트(521)에 공급되고, 스캔 모드 단자 Sm이 L 상태이면 스캔 클록이 논리곱 게이트(522)에 공급된다. 또한, 논리곱 게이트(514)는, 데이터 클록 또는 스캔 클록의 반전 신호 SBck를 논리곱 게이트(531)에 공급한다. 즉, 논리곱 게이트(514)는, 본 발명의 제1 데이터 처리 장치에 있어서의 제어 수단 및 본 발명의 제2 데이터 처리 장치에 있어서의 전송 트리거 신호 공급 수단의 일례이다.

논리곱 게이트(521 내지 524)는, 플립플롭의 마스터측 래치에 상당하는 것이다. 데이터 클록 또는 스캔 클록이 H 상태이면 데이터 입력 단자 Di로부터의 데이터 또는 스캔 입력 단자 Sin으로부터의 스캔 데이터가 도입되고, 데이터 클록 또는 스캔 클록이 L 상태이면 논리곱 게이트(524)의 출력 Bi가 유지된다.

논리곱 게이트(531 내지 534)는, 플립플롭의 슬레이브측 래치에 상당하는 것이다. 논리곱 게이트(531)는, 논리곱 게이트(514)로부터의 클록 SBck가 H 상태의 사이에 논리곱 게이트(524)의 출력 Bi를 도입한다. 논리곱 게이트(532)는, 논리곱 게이트(514)로부터의 클록 SBck의 반전 신호가 H 상태의 사이에 논리곱 게이트(534)의 출력 Sout를 도입한다. 논리곱 게이트(533)의 출력은 데이터 출력 단자 Dt에 접속된다. 논리곱 게이트(534)의 출력은 스캔 출력 단자 Sout에 접속된다. 단, 여기서는 데이터 출력 단자 Dt 및 스캔 출력 단자 Sout는 같은 값을 나타낸다.

도 29는, 본 발명의 실시 형태에 있어서의 플립플롭 회로(711)의 동작 타이밍예를 나타내는 도면이다.

우선, 시각 T1부터 T6까지는, 스캔 모드 단자 Sm의 값이 L 상태, 즉 통상의 데이터 시프트 모드인 것을 상정하고 있다. 이때, 데이터 입력 단자 Di로부터의 입력 신호가, 데이터 클록 단자 Dc의 클록에 따라서 입력된다. 예를 들어, 시각 T1에 있어서 입력된 신호 「a」는, 시각 T1의 전반에 마스터측 래치에 도입되고, 시각 T1의 후반에 슬레이브측 래치에 도입된다.

한편, 시각 T11로부터 T16까지는, 스캔 모드 단자 Sm의 값이 H 상태, 즉 스캔 모드인 것을 상정하고 있다. 이때, 스캔 입력 단자 Sin으로부터의 스캔 입력 신호가, 스캔 클록 단자 DSc의 클록에 따라서 입력된다. 예를 들어, 시각 T11에 있어서 입력된 신호 「a」는, 시각 T1의 전반에 마스터측 래치에 도입되고, 시각 T1의 후반에 슬레이브측 래치에 도입된다.

여기서는, 입력의 각 상태(Sm, Dc, DSc)에 있어서의, 입력 단자(Di, Sin)와 출력 단자(Dt, Sout)의 관계를, 논리 회로적으로 이해할 수 있도록, 논리 게이트에 의해 표현하여 설명하였다. 단, 실제의 회로로서는, 트라이 스테이트 버퍼 타입이나, TTL이나 MOS 그 밖의 트랜지스터를 조합한 회로 등의, 소위 플립플롭의 동작을 행하는 논리적으로 동등한 회로(도 29의 동작을 행하는 회로)에 의해 실현할 수 있다. 또한, 도 26이나 도 27과 마찬가지로, 이후의 도면에 있어서도, 번잡함을 피하기 위하여, 스캔 모드 단자 Sm, 데이터 클록 단자 Dc, 스캔 클록 단자 Sc 등의 도시는 생략한다. 또한, 스캔 모드 단자 Sm, 데이터 클록 단자 Dc, 스캔 클록 단자 Sc 등의 LSI 내에서의 분배도, 1블록에 대하여 1입력이 아니어도 되고, 논리적으로 동등한 동작을 행하는 분배이면, 마찬가지로 적용할 수 있다.

도 30은, 본 발명의 실시 형태에 있어서의 아날로그 변환 회로(720)의 일 구성예를 나타내는 도면이다. 이 아날로그 변환 회로(720)는, 플립플롭 회로(721 내지 723)와, D/A(Digital to Analog) 변환 회로(724)와, 아날로그 플립플롭(725)을 구비하고 있다.

플립플롭 회로(721 내지 723)는, 입력된 디지털 신호를 유지하여 출력하는 회로이며, 도 28에 의해 설명한 플립플롭 회로(711)와 마찬가지의 구성을 구비하는 것이다. 플립플롭 회로(721)의 데이터 입력 단자 Di에는 아날로그 변환 회로(720)의 데이터 입력 단자 Di(0)가 접속된다. 플립플롭 회로(722)의 데이터 입력 단자 Di에는 아날로그 변환 회로(720)의 데이터 입력 단자 Di(1)가 접속된다. 플립플롭 회로(723)의 데이터 입력 단자 Di에는 아날로그 변환 회로(720)의 데이터 입력 단자 Di(2)가 접속된다. 또한, 시프트 회로(710)의 데이터 출력 단자 Dt(0) 내지 (2)는, 각각 신호선 D1S(00) 내지 (02)에 의해, 아날로그 변환 회로(720)의 데이터 입력 단자 Di(0) 내지 (2)에 접속된다.

제1단째의 플립플롭 회로(723)의 스캔 입력 단자 Sin에는, 아날로그 변환 회로(720)의 스캔 입력 단자 DSi가 접속된다. 제1단째의 플립플롭 회로(723)의 스캔 출력 단자 Sout는, 제2단째의 플립플롭 회로(722)의 스캔 입력 단자 Sin에 접속된다. 제2단째의 플립플롭 회로(722)의 스캔 출력 단자 Sout는, 제3단째의 플립플롭 회로(721)의 스캔 입력 단자 Sin에 접속된다. 제3단째의 플립플롭 회로(721)의 스캔 출력 단자 Sout는, 아날로그 변환 회로(720)의 스캔 출력 단자 DSt에 접속된다.

플립플롭 회로(721 내지 723)의 데이터 클록 단자 Dc는, 아날로그 변환 회로(720)의 데이터 클록 단자 Dc에 접속된다. 또한, 플립플롭 회로(721 내지 723)의 스캔 클록 단자 Sc는, 아날로그 변환 회로(720)의 스캔 클록 단자 DSc에 접속된다.

또한, 플립플롭 회로(721 내지 723)의 각 데이터 출력 단자 Dt로부터의 신호는 신호선 Dt(0) 내지 (2)를 통하여 D/A 변환 회로(724)에 공급된다. 이 신호선 Dt(0) 내지 (2)의 데이터는, 후술하는 타이밍 차트에서는 D2(0) 내지 (2)라고 호칭한다.

D/A 변환 회로(724)는, 플립플롭 회로(721 내지 723)의 각 데이터 출력 단자 Dt로부터의 총 3비트를 8치의 아날로그 신호로 변환하여, 1개의 신호선으로서 출력하는 것이다. 이 D/A 변환 회로(724)의 출력은, 아날로그 플립플롭(725)에 공급됨과 함께, 증폭기(726)를 통하여 아날로그 신호 관측 단자 Ait에 공급된다.

아날로그 플립플롭(725)은, D/A 변환 회로(724)로부터 공급된 아날로그값을 유지하는 플립플롭이다. 기본적인 구성은, 도 24에 의해 설명한 것과 마찬가지이다. 아날로그 플립플롭(725)의 데이터 입력 단자 Ai는, D/A 변환 회로(724)의 출력 단자에 접속된다. 아날로그 플립플롭(725)의 데이터 출력 단자 At는, 아날로그 변환 회로(720)의 데이터 출력 단자 At에 접속된다. 아날로그 플립플롭(725)의 스캔 입력 단자 ASin은, 아날로그 변환 회로(720)의 스캔 입력 단자 ASi에 접속된다. 아날로그 플립플롭(725)의 스캔 출력 단자 ASout는, 아날로그 변환 회로(720)의 스캔 출력 단자 ASt에 접속된다.

아날로그 플립플롭(725)의 데이터 클록 단자 Ac는, 아날로그 변환 회로(720)의 아날로그 데이터 클록 단자 Ac에 접속된다. 또한, 아날로그 플립플롭(725)의 스캔 클록 단자 Sc는, 아날로그 변환 회로(720)의 아날로그 스캔 클록 단자 ASc에 접속된다. 아날로그 플립플롭(725)은, 데이터 클록 단자 Ac의 클록에 따라서, 데이터 입력 단자 Ai로부터의 데이터 신호를 유지하고, 데이터 출력 단자 At에 출력한다. 또한, 아날로그 플립플롭(725)은, 스캔 클록 단자 Sc의 클록에 따라서, 스캔 입력 단자 ASin으로부터의 스캔 데이터 신호를 유지하고, 스캔 출력 단자 ASout에 출력한다.

아날로그 플립플롭(725)에서는, 아날로그 데이터 클록 단자 Ac 및 아날로그 스캔 클록 단자 ASc로부터 입력된 클록으로부터, 플립플롭 회로(711)의 논리곱 게이트(511 내지 514)와 마찬가지의 구성에 의해 클록 SBck가 생성된다. 라이트용 클록 Wck는, SBck와 동일한 신호를 이용할 수 있다. 또한, 로드용 클록 Lck는, SBck의 반전 신호를 이용할 수 있다.

이와 같이 하여 아날로그 변환 회로(720)로부터 출력된 아날로그 신호는, LSI-A(701)로부터 LSI-B(702)로 전송된다.

또한, 플립플롭 회로(721 내지 723)는, 특허청구범위에 기재된 출력 디지털값 출력 수단 또는 공통 출력 디지털값 유지 수단의 일례이다. 또한, D/A 변환 회로(724)는, 특허청구범위에 기재된 출력 아날로그값 출력 수단의 일례이다. 또한, 아날로그 플립플롭(725)은, 특허청구범위에 기재된 출력 아날로그 플립플롭의 일례이다. 또한, 아날로그 변환 회로(720)는, 특허청구범위에 기재된 출력 인터페이스 회로의 일례이다.

도 31은, 본 발명의 실시 형태에 있어서의 디지털 변환 회로(730)의 일 구성예를 나타내는 도면이다. 이 디지털 변환 회로(730)는, 아날로그 플립플롭(731)과, A/D(Analog to Digital) 변환 회로(732)와, 플립플롭 회로(733 내지 735)를 구비한다.

아날로그 플립플롭(731)은, LSI-A(701)로부터 공급된 아날로그값을 유지하는 플립플롭이다. 기본적인 구성은 아날로그 플립플롭(725)과 마찬가지이다. 아날로그 플립플롭(731)의 데이터 입력 단자 Ai는, 디지털 변환 회로(730)의 데이터 입력 단자 Ai에 접속된다. 아날로그 플립플롭(731)의 데이터 출력 단자 At는, A/D 변환 회로(732)의 입력 단자에 접속된다. 아날로그 플립플롭(731)의 스캔 입력 단자 ASin은, 디지털 변환 회로(730)의 스캔 입력 단자 ASi에 접속된다. 아날로그 플립플롭(731)의 스캔 출력 단자 ASout는, 디지털 변환 회로(730)의 스캔 출력 단자 ASt에 접속된다.

아날로그 플립플롭(731)의 데이터 클록 단자 Ac는, 디지털 변환 회로(730)의 아날로그 데이터 클록 단자 Ac에 접속된다. 또한, 아날로그 플립플롭(731)의 스캔 클록 단자 Sc는, 디지털 변환 회로(730)의 아날로그 스캔 클록 단자 ASc에 접속된다. 아날로그 플립플롭(731)은, 데이터 클록 단자 Ac의 클록에 따라서, 데이터 입력 단자 Ai로부터의 데이터 신호를 유지하고, 데이터 출력 단자 At에 출력한다. 이 아날로그 플립플롭(731)의 데이터 출력 단자로부터 출력되는 데이터는, 후술하는 타이밍 차트에서는 A3이라 호칭한다. 또한, 아날로그 플립플롭(731)은, 스캔 클록 단자 Sc의 클록에 따라서, 스캔 입력 단자 ASin으로부터의 스캔 데이터 신호를 유지하고, 스캔 출력 단자 ASout에 출력한다.

A/D 변환 회로(732)는, 아날로그 플립플롭(731)으로부터 출력된 아날로그 신호를 양자화하여, 3비트의 디지털 신호로 변환하는 것이다. 이 A/D 변환 회로(732)의 출력 단자 Di(0) 내지 (2)는, 각각 플립플롭 회로(733 내지 735)에 1개씩 공급된다.

플립플롭 회로(733 내지 735)는, 입력된 디지털 신호를 유지하여 출력하는 회로이며, 도 28에 의해 설명한 플립플롭 회로(711)와 마찬가지의 구성을 구비하는 것이다. 플립플롭 회로(733)의 데이터 입력 단자 Di에는 A/D 변환 회로(732)의 출력 단자 Di(0)이 접속된다. 플립플롭 회로(734)의 데이터 입력 단자 Di에는 A/D 변환 회로(732)의 출력 단자 Di(1)이 접속된다. 플립플롭 회로(735)의 데이터 입력 단자 Di에는 A/D 변환 회로(732)의 출력 단자 Di(2)가 접속된다. 플립플롭 회로(733 내지 735)의 데이터 출력 단자 Dt는, 각각 디지털 변환 회로(730)의 데이터 출력 단자 Dt(0) 내지 (2)에 접속된다.

제1단째의 플립플롭 회로(735)의 스캔 입력 단자 Sin에는, 디지털 변환 회로(730)의 스캔 입력 단자 DSi가 접속된다. 제1단째의 플립플롭 회로(735)의 스캔 출력 단자 Sout는, 제2단째의 플립플롭 회로(734)의 스캔 입력 단자 Sin에 접속된다. 제2단째의 플립플롭 회로(734)의 스캔 출력 단자 Sout는, 제3단째의 플립플롭 회로(733)의 스캔 입력 단자 Sin에 접속된다. 제3단째의 플립플롭 회로(733)의 스캔 출력 단자 Sout는, 디지털 변환 회로(730)의 스캔 출력 단자 DSt에 접속된다.

플립플롭 회로(733 내지 735)의 데이터 클록 단자 Dc는, 디지털 변환 회로(730)의 데이터 클록 단자 Dc에 접속된다. 또한, 플립플롭 회로(733 내지 735)의 스캔 클록 단자 Sc는, 디지털 변환 회로(730)의 스캔 클록 단자 DSc에 접속된다.

또한, 아날로그 플립플롭(731)은, 특허청구범위에 기재된 입력 아날로그 플립플롭의 일례이다. 또한, A/D 변환 회로(732)는, 특허청구범위에 기재된 입력 디지털값 입력 수단 또는 입력 디지털값 출력 수단의 일례이다. 또한, 플립플롭 회로(733 내지 735)는, 특허청구범위에 기재된 입력 디지털값 입력 수단 또는 공통 입력 디지털값 유지 수단의 일례이다. 또한, 디지털 변환 회로(730)는, 특허청구범위에 기재된 입력 인터페이스 회로의 일례이다.

도 32는, 본 발명의 실시 형태에 있어서의 선택 회로(740)의 일 구성예를 나타내는 도면이다. 이 선택 회로(740)는, 셀렉터(741) 및 플립플롭 회로(742)를 구비한다.

셀렉터(741)는, 선택 회로(740)의 데이터 입력 단자 Di(0) 내지 (2)로부터 입력된 신호를 순서대로 선택하는 것이다. 이 셀렉터(741)에 의해, 데이터 입력 단자 Di(0) 내지 (2)로부터 입력된 신호는, 1클록마다 플립플롭 회로(742)에 공급된다.

플립플롭 회로(742)는, 입력된 디지털 신호를 유지하여 출력하는 회로이며, 도 28에 의해 설명한 플립플롭 회로(711)와 마찬가지의 구성을 구비하는 것이다.

플립플롭 회로(742)의 데이터 입력 단자 Di에는 셀렉터(741)의 출력 단자가 접속된다. 플립플롭 회로(742)의 데이터 출력 단자 Dt는, 선택 회로(740)의 데이터 출력 단자 Dt에 접속된다. 플립플롭 회로(742)의 스캔 입력 단자 Sin에는, 선택 회로(740)의 스캔 입력 단자 DSi가 접속된다. 플립플롭 회로(742)의 스캔 출력 단자 Sout는, 선택 회로(740)의 스캔 출력 단자 DSt에 접속된다. 플립플롭 회로(742)의 데이터 클록 단자 Dc는, 선택 회로(740)의 데이터 클록 단자 Dc에 접속된다. 또한, 플립플롭 회로(742)의 스캔 클록 단자 Sc는, 선택 회로(740)의 스캔 클록 단자 DSc에 접속된다.

또한, 셀렉터(741)는, 특허청구범위에 기재된 입력 디지털값 입력 수단 또는 고유 입력 디지털값 선택 수단의 일례이다. 또한, 플립플롭 회로(742)는, 특허청구범위에 기재된 입력 디지털값 입력 수단 또는 고유 입력 디지털값 유지 수단의 일례이다. 또한, 선택 회로(740)는, 특허청구범위에 기재된 입력 인터페이스 회로의 일례이다.

도 33은, 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로를 사용한 LSI간 전송(도 26)의 타이밍 차트예를 나타내는 도면이다. 이 예에서는, 디지털 신호를 취급하기 위한 내부 클록과, 아날로그 신호를 전송하기 위한 클록의 속도비를 3대 1로 설정한 예를 나타내고 있다. 즉, 아날로그 신호를 전송하기 위한 클록은, 디지털 신호를 취급하기 위한 클록의 3분의 1의 속도(3배의 주기)로 되어 있다.

시프트 회로(710-0)의 데이터 입력 단자 D1(0)에는, 시각 T1에 신호 「a」, 시각 T2에 신호 「b」, 시각 T3에 신호 「c」와 같은 요령으로, 데이터 클록마다 데이터 신호가 입력되어 간다. 시프트 회로(710-0) 내의 플립플롭 회로(711 내지 713)에 의해 각 데이터는 시프트된다(도 27 참조). 예를 들어, 신호 「a」는, 시각 T2에서 신호선 D1S(02)에, 시각 T3에서 신호선 D1S(01)에, 시각 T4에서 신호선 D1S(00)에, 순차 출력된다. 마찬가지로, 신호 「b」 및 신호 「c」도, 각각 1데이터 클록씩 지연되어 순차 출력된다.

아날로그 변환 회로(720-0)에서는, 플립플롭 회로(721 내지 723)의 데이터 클록 단자 Dc에 아날로그 클록을 부여함으로써, 시각 T5에는, 플립플롭 회로(721 내지 723)로부터 신호 「a」 내지 「c」가 출력된다(도 30 참조). 또한, 아날로그 변환 회로(720)의 데이터 클록 단자 Dc에는, 아날로그 데이터 클록 단자 Ac와 동 신호가 분배되므로, 이들을 1개의 단자에서 공용하여, 동일 입력 단자로부터의 신호를 내부에서 분배해도 된다. 신호 「a」 내지 「c」(D2(00) 내지 (02))는, D/A 변환 회로(724)에 의해 아날로그 신호 「A」로 변환되고, 시각 T8로부터, 신호선(709-0)에 의해 출력된다. 이 신호선(709-0)의 데이터 폭은 1개분이지만, 아날로그값이므로, 다치 표현이 가능하다. 이 예에서는, 3비트의 신호 「a」 내지 「c」가 1개의 아날로그 신호선에 의해 전송된다(A2(0)).

디지털 변환 회로(730-0)에서는, 아날로그 플립플롭(731)에 아날로그 클록을 부여함으로써(도 31 참조), 아날로그 변환 회로(720-0)로부터의 아날로그 신호가 아날로그 플립플롭(731)에 의해 유지되고, 시각 T11로부터 출력된다(A3(0)). 이 아날로그 신호 「A」는, A/D 변환 회로(732)에 의해 디지털 신호 「a」 내지 「c」로 변환되어, 플립플롭 회로(733 내지 735)에 유지되고, 시각 T14로부터 출력된다(D3(00) 내지 (02)). 이 플립플롭 회로(733 내지 735)에도, 아날로그 클록이 부여된다. 여기서, 데이터 클록 단자 Dc에는, 아날로그 데이터 클록 단자 Ac와 동 신호가 분배되므로, 아날로그 변환 회로(720)와 마찬가지로 디지털 변환 회로(730)에 있어서도, 이들을 1개의 단자에서 공용하여, 동일 입력 단자로부터의 신호를 내부에서 분배해도 된다.

선택 회로(740-0)에서는, 플립플롭 회로(742)에 데이터 클록을 부여함으로써(도 32 참조), 데이터 클록마다 데이터 신호가 출력되어 간다(D4(0)). 이 예에서는, 시각 T15에 신호 「a」가 출력되고, 시각 T16에 신호 「b」가 출력되고, 시각 T17에 신호 「c」가 출력되어 있다.

이 예에서는, 아날로그 클록에 동기한 3개의 디지털 신호 D2(00) 내지 (02)가, 마찬가지로 아날로그 클록에 동기한 1개의 아날로그 신호 A2(0)으로서, 신호선(709-0)에 의해 전송되어 있다. 즉, 본 발명의 실시 형태에 따르면, 동일한 클록 속도이면, 데이터 전송에 필요한 신호선의 수를 저감시킬 수 있다.

또한, 이 예에서는, LSI-A(701) 및 LSI-B(702)의 내부의 데이터(D1(0) 및 D4(0))의 클록의 3분의 1의 속도로, LSI-A(701)와 LSI-B(702) 사이의 전송이 행해지고 있다(A2(0) 및 A3(0)). 디지털의 데이터 클록을 기준으로 하여 1T로 하면, 여기서는, 처리량 3T, 턴 어라운드 타임 3T의 전송이 행해지고 있게 된다. 즉, 본 발명의 실시 형태에 따르면, 본래의 클록 속도보다도 낮은 속도에 의해 데이터 전송을 행할 수 있다. 이에 의해, 데이터 전송의 신뢰도를 향상시킬 수 있다. 또한, 도중의 플립플롭이 불필요하게 되므로, 회로 배치를 유연하게 행할 수 있음과 함께, 회로 규모를 작게 할 수 있다.

또한, 여기서는, 처리량 3T, 턴 어라운드 타임 3T의 단순한 아날로그값의 전송예에 대하여 설명하였지만, 아날로그 변환 회로(720)와 디지털 변환 회로(730) 사이에는, 3T 이내로 처리가 가능한 범위이면, 다른 아날로그 회로를 설치할 수 있다. 예를 들어, 도 34의 (a)에 도시한 바와 같이, LSI-A(701)와 LSI-B(702) 사이에 아날로그 회로(751)를 설치해도 된다. 또한, 도 34의 (b)에 도시한 바와 같이, LSI-A(701)의 내부에 아날로그 회로(752)를 설치하도록 해도 된다. 또한, 도 34의 (c)에 도시한 바와 같이, LSI-B(702)의 내부에 아날로그 회로(753)를 설치하도록 해도 된다. 이들은, 상술한 저속 데이터 전송에 의해 도중의 플립플롭이 불필요하게 된 것의 부차적 효과이다.

본 발명의 실시 형태에서는, k=3비트분의 디지털값을, n=8개의 이산값을 포함하는 m=8의 값 중, 대응하는 1개의 아날로그값으로서 1개의 신호선으로 전송(송신: 출력, 수신: 입력)하고 있다. 단, 이것은, m＞8의 분해능(예를 들어 m=9)이 있으면, 표현 가능한 다치(예를 들어 9치) 중 n개의 값(예를 들어 「0」 내지 「7」의 8치)에 대응시켜 할당하면 되므로, m≥n이면 되게 된다. 또한, k=3비트로 통상 표현할 수 있는 「0」 내지 「7」의 8치 중, 논리 구성상 출현하지 않는 값이 존재하는 경우에는, n≤7의 이산값을 표현할 수 있는(분해능이 7 이상인) 아날로그 신호를 이용할 수 있다. 논리 구성상 출현하지 않는 값이라 함은, 예를 들어, 모듈로 7의 경우의 「7」 등이 이에 해당한다.

다음에, 본 발명의 실시 형태에 있어서의 아날로그 스캔 회로를 사용하여 아날로그 및 디지털 혼재의 스캔 패스를 실현하는 예에 대하여 설명한다.

도 35는, 본 발명의 실시 형태에 있어서의 스캔 패스용 D/A 컨버터의 실현예를 나타내는 도면이다. 여기서는, 도 30에 의해 설명한 아날로그 변환 회로(720)를 사용하여, 디지털 회로(791)의 스캔 출력 단자 DSt로부터 아날로그 회로(792)의 스캔 입력 단자 ASi에 접속하는 것을 상정한다.

디지털 회로(791)의 스캔 출력 단자 DSt는, 아날로그 변환 회로(720)의 스캔 입력 단자 DSi에, 신호선 DAin을 통하여 접속된다. 아날로그 회로(792)의 스캔 입력 단자 ASi는, 아날로그 변환 회로(720)의 스캔 출력 단자 ASt에, 신호선 DAout를 통하여 접속된다. 다른 데이터 입출력 단자 및 스캔 입출력 단자는 사용되지 않으므로, 각 입력은 「0」으로 설정된다.

또한, 아날로그 변환 회로(720)의 데이터 클록 단자 Dc에는 「0」이 설정된다. 아날로그 변환 회로(720)의 스캔 클록 단자 DSc에는 내부 데이터용 데이터 클록 Dsck가 입력된다. 아날로그 변환 회로(720)의 아날로그 클록 단자 Ac에는 아날로그 신호용 아날로그 클록 Asck가 입력된다. 아날로그 변환 회로(720)의 아날로그 스캔 클록 단자 ASc에는 「0」이 설정된다.

도 36은, 본 발명의 실시 형태에 있어서의 스캔 패스용 D/A 컨버터의 타이밍 차트예를 나타내는 도면이다.

시각 T1에 있어서 디지털 회로(791)로부터 신호선 DAin을 통하여 입력된 신호 「a」는, 데이터 클록 Dsck에 동기하여, 아날로그 변환 회로(720)의 플립플롭 회로(723)에 유지된다. 신호 「a」는, 시각 T2에 플립플롭 회로(723)로부터 출력되어, 플립플롭 회로(722)에 유지된다. 그리고, 신호 「a」는, 시각 T3에 플립플롭 회로(722)로부터 출력되어, 플립플롭 회로(721)에 유지되고, 시각 T4에 플립플롭 회로(721)로부터 출력된다. 마찬가지로, 신호 「b」 및 신호 「c」도, 각각 1데이터 클록씩 지연되어 순차 출력된다.

시각 T4에는, D/A 변환 회로(724)에 있어서 신호 「a」 내지 「c」가 아날로그 신호 「A」로 변환된다. 그리고, 시각 T5에는, 아날로그 클록 Asck에 동기하고, 아날로그 플립플롭(725)으로부터 아날로그 신호 「A」가 출력된다.

이와 같이, 아날로그 변환 회로(720)를 사용함으로써, 디지털 신호의 스캔 신호를 아날로그 신호의 스캔 신호로 변환할 수 있다. 이에 의해, 1개의 스캔 패스에 있어서 디지털 신호와 아날로그 신호를 혼재시킬 수 있다.

또한, 이 예에서는, 아날로그 회로(792)의 스캔 입력 단자 ASi에 대하여, 아날로그 변환 회로(720)의 스캔 출력 단자 ASt를 접속하는 예에 대하여 설명하였지만, 아날로그 변환 회로(720)의 데이터 출력 단자 At를 접속해도 마찬가지의 결과를 얻을 수 있다. 또한, 이하에 나타내는 바와 같이, 아날로그 변환 회로(720)의 아날로그 신호 관측 단자 Ait를 아날로그 변환 회로(720)의 스캔 입력 단자 ASi에 접속해도 마찬가지의 결과를 얻을 수 있다.

도 37은, 본 발명의 실시 형태에 있어서의 스캔 패스용 D/A 컨버터의 다른 실현예를 나타내는 도면이다. 이 예에서는, 도 35와 달리, 아날로그 변환 회로(720)의 스캔 입력 단자 ASi에 아날로그 신호 관측 단자 Ait를 접속하고 있다. 또한, 아날로그 변환 회로(720)의 아날로그 클록 단자 Ac에는 「0」이 설정되고, 아날로그 스캔 클록 단자 ASc에는 아날로그 신호용 아날로그 클록 Asck가 입력되어 있다. 이와 같이, 아날로그 신호 관측 단자 Ait의 출력을 피드백함으로써, 아날로그 변환 회로(720)의 아날로그 플립플롭(725)의 스캔 패스에 직접 입력하는 것도 가능하다.

도 38은, 본 발명의 실시 형태에 있어서의 스캔 패스용 A/D 컨버터의 실현예를 나타내는 도면이다. 여기서는, 도 31에 의해 설명한 디지털 변환 회로(730) 및 도 32에 의해 설명한 선택 회로(740)를 사용하여, 아날로그 회로(793)의 스캔 출력 단자 ASt로부터 디지털 회로(794)의 스캔 입력 단자 DSi에 접속하는 것을 상정한다.

아날로그 회로(793)의 스캔 출력 단자 ASt는, 디지털 변환 회로(730)의 스캔 입력 단자 DSi에, 신호선 ADin을 통하여 접속된다. 디지털 회로(794)의 스캔 입력 단자 DSi는, 선택 회로(740)의 스캔 출력 단자 DSt에, 신호선 ADout를 통하여 접속된다. 디지털 변환 회로(730)의 데이터 출력 단자 Dt(0) 내지 (2)는, 선택 회로(740)의 데이터 입력 단자 Di(0) 내지 (2)에 접속된다. 다른 데이터 입출력 단자 및 스캔 입출력 단자는 사용되지 않으므로, 각 입력은 「0」으로 설정된다.

또한, 디지털 변환 회로(730)의 아날로그 클록 단자 Ac 및 스캔 클록 단자 DSc에는 「0」이 설정된다. 디지털 변환 회로(730)의 아날로그 스캔 클록 단자 ASc 및 데이터 클록 단자 Dc에는 아날로그 신호용 아날로그 클록 Asck가 입력된다. 선택 회로(740)의 데이터 클록 단자 Dc에는 내부 데이터용 데이터 클록 Dsck가 입력된다. 선택 회로(740)의 스캔 클록 단자 DSc에는 「0」이 설정된다.

도 39는, 본 발명의 실시 형태에 있어서의 스캔 패스용 A/D 컨버터의 타이밍 차트예를 나타내는 도면이다.

시각 T1에 있어서 아날로그 회로(793)로부터 신호선 ADin을 통하여 입력된 아날로그 신호 「A」는, 아날로그 클록 Asck에 동기하여, 디지털 변환 회로(730)의 아날로그 플립플롭 회로(731)에 유지된다. 이 아날로그 신호 「A」는, 디지털 신호 「a」 내지 「c」 로 이루어지는 신호의 아날로그값을 나타낸다. 아날로그 플립플롭 회로(731)는, 시각 T5로부터 아날로그 신호 「A」를 출력한다.

아날로그 신호 「A」는, 디지털 변환 회로(730)의 A/D 변환 회로(732)에 의해 디지털 신호 「a」 내지 「c」로 변환되어, 플립플롭 회로(733 내지 735)에 유지된다. 플립플롭 회로(733 내지 735)는, 아날로그 클록 Asck에 동기하여, 시각 T8로부터 각각 디지털 신호 「a」 내지 「c」를 출력한다.

선택 회로(740)의 플립플롭 회로(742)는, 데이터 클록 Ssck에 동기하여, 신호 「a」 내지 「c」를 순차 유지한다. 이에 의해, 시각 T9로부터 신호 「a」 내지 「c」가 순차 출력된다.

이와 같이, 디지털 변환 회로(730) 및 선택 회로(740)를 사용함으로써, 아날로그 신호의 스캔 신호를 디지털 신호의 스캔 신호로 변환할 수 있다. 이에 의해, 1개의 스캔 패스에 있어서 디지털 신호와 아날로그 신호를 혼재시킬 수 있다.

또한, 본 발명의 실시 형태는 본 발명을 구현화하기 위한 일례를 나타낸 것이며, 상술한 바와 같이 특허청구범위에 있어서의 발명 특정 사항과 각각 대응 관계를 갖는다. 단, 본 발명은 실시 형태에 한정되는 것은 아니며, 본 발명의 요지를 일탈하지 않는 범위에 있어서 다양한 변형을 실시할 수 있다.

또한, 본 발명의 실시 형태에 있어서 설명한 처리 수순은, 이들 일련의 수순을 갖는 방법으로서 취해도 되고, 또한 이들 일련의 수순을 컴퓨터에 실행시키기 위한 프로그램 내지 그 프로그램을 기억하는 기록 매체로서 취해도 된다. 이 기록 매체로서, 예를 들어, CD(Compact Disc), MD(MiniDisc), DVD(Digital Versatile Disk), 메모리 카드, 블루레이 디스크(Blu-rayDisc(등록 상표)) 등을 사용할 수 있다.

Claims (22)

1. 인터페이스 회로로서,
   k비트(k는 2 이상의 정수)분의 출력 디지털값을 출력하는 출력 디지털값 출력 수단과,
   n개(n은 「3≤n≤(2의 k승)」이 되는 정수)의 이산값을 포함하는 m개(m은 n 이상의 정수)의 값 중, 상기 k비트의 출력 디지털값에 대응하는 1개의 출력 아날로그값을 출력하는 출력 아날로그값 출력 수단과,
   공통 트리거 신호에 기초하여 상기 출력 아날로그값을 유지하여 출력하는 출력 아날로그 플립플롭을 구비한, 인터페이스 회로.
2. 제1항에 있어서, 상기 출력 디지털값 출력 수단은, 상기 공통 트리거 신호에 기초하여 상기 k비트의 출력 디지털값을 유지하여 출력하는 공통 출력 디지털값 유지 수단을 갖는, 인터페이스 회로.
3. 제2항에 있어서, 상기 출력 디지털값 출력 수단은,
   상기 출력 디지털값의 제어에 고유의 출력 트리거 신호에 기초하여 각각 1비트의 출력 디지털값을 유지하여 출력하는 k개의 고유 출력 디지털값 유지 수단과,
   상기 k개 중 i번째(i는 「1≤i≤(k-1)」을 만족하는 임의의 정수)의 고유 출력 디지털값 유지 수단의 출력을 i+1번째의 고유 출력 디지털값 유지 수단의 입력으로 하고, 상기 k개의 고유 출력 디지털값 유지 수단에 의해 유지되는 출력 디지털값을 상기 출력 트리거 신호에 기초하여 시프트시키는 고유 출력 디지털값 시프트 수단을 더 갖고,
   상기 공통 출력 디지털값 유지 수단은,
   상기 공통 트리거 신호에 기초하여, 상기 k개의 각 고유 출력 디지털값 유지 수단으로부터 출력되는 총 k비트의 출력 디지털값을 입력하고, 상기 k비트의 출력 디지털값으로서 유지하여 출력하는, 인터페이스 회로.
4. 제3항에 있어서, 상기 공통 트리거 신호의 주기가 상기 출력 트리거 신호의 주기의 k배인, 인터페이스 회로.
5. 제1항에 있어서, 상기 출력 아날로그 플립플롭이 반도체 기체 상에 형성된 확산층 영역에 전하를 축적함으로써 아날로그값을 유지하는, 인터페이스 회로.
6. 제1항에 있어서, 상기 출력 아날로그 플립플롭이 반도체 기체 상에 발생한 공핍층 영역에 전하를 축적함으로써 아날로그값을 유지하는, 인터페이스 회로.
7. 인터페이스 회로로서,
   n개(n은 「3≤n≤(2의 k승)」을 만족하는 정수, k는 2 이상의 정수)의 이산값을 포함하는 m개(m은 n 이상의 정수)의 값 중 어느 하나의 값을 나타내는 입력 아날로그값을, 공통 트리거 신호에 기초하여 입력하여 유지하는 입력 아날로그 플립플롭과,
   입력 아날로그값에 대응하는 k비트분의 입력 디지털값을 내부에 입력하여 유지하는 입력 디지털값 입력 수단을 구비한, 인터페이스 회로.
8. 제7항에 있어서, 상기 입력 디지털값 입력 수단은,
   상기 입력 아날로그값에 대응하는 k비트분의 입력 디지털값을 출력하는 입력 디지털값 출력 수단과,
   상기 공통 트리거 신호에 기초하여, 상기 k비트의 입력 디지털값을 유지하는 공통 입력 디지털값 유지 수단을 갖는, 인터페이스 회로.
9. 제8항에 있어서, 상기 입력 디지털값 입력 수단은,
   상기 입력 디지털값의 제어에 고유의 입력 트리거 신호에 기초하여 1비트의 입력 디지털값을 입력하여 유지하는 고유 입력 디지털값 유지 수단과,
   상기 공통 입력 디지털값 유지 수단이 유지하는 상기 k비트 중 1비트의 입력 디지털값을 상기 입력 트리거 신호에 기초하여 순차 선택하고, 상기 고유 입력 디지털값 유지 수단의 입력으로서 공급하는 고유 입력 디지털값 선택 수단을 더 갖는, 인터페이스 회로.
10. 제9항에 있어서, 상기 공통 트리거 신호의 주기가 상기 입력 트리거 신호의 주기의 k배인, 인터페이스 회로.
11. 제7항에 있어서, 상기 입력 아날로그 플립플롭이, 반도체 기체 상에 형성된 확산층 영역에 전하를 축적함으로써 아날로그값을 유지하는, 인터페이스 회로.
12. 제7항에 있어서, 상기 입력 아날로그 플립플롭이, 반도체 기체 상에 발생한 공핍층 영역에 전하를 축적함으로써 아날로그값을 유지하는, 인터페이스 회로.
13. 데이터 처리 장치로서,
    공통 트리거 신호에 기초하여, k비트(k는 2 이상의 정수)분의 출력 디지털값을, n개(n은 「3≤n≤(2의 k승)」을 만족하는 정수)의 이산값을 포함하는 m개(m은 n 이상의 정수)의 값 중, 대응하는 1개의 출력 아날로그값으로서 출력하는 출력 인터페이스 회로와,
    상기 공통 트리거 신호에 기초하여, 상기 출력 아날로그값을 입력 아날로그값으로서 입력하고, 대응하는 k비트분의 입력 디지털값을 내부에 입력하는 입력 인터페이스 회로와,
    상기 출력 인터페이스 회로 및 상기 입력 인터페이스 회로에 대한 상기 공통 트리거 신호의 공급을 제어하는 제어 수단을 구비한, 데이터 처리 장치.
14. 아날로그 플립플롭으로서,
    입력 아날로그값을 유지하는 입력 아날로그값 유지 수단과,
    상기 입력 아날로그값 유지 수단이 유지하는 상기 입력 아날로그값을, 전송 트리거 신호에 기초하여 전송하여, 출력 아날로그값으로서 유지하는 출력 아날로그값 유지 수단을 구비한, 아날로그 플립플롭.
15. 제14항에 있어서, 상기 입력 아날로그값은, n개(n은 3 이상의 정수)의 이산값을 포함하는 m개(m은 n 이상의 정수)의 값 중 어느 하나의 값을 나타내는, 아날로그 플립플롭.
16. 제14항 또는 제15항에 있어서, 상기 입력 아날로그값 유지 수단은, 입력 트리거 신호에 기초하여, 상기 입력 아날로그값을 입력하는 입력 수단을 갖는, 아날로그 플립플롭.
17. 제16항에 있어서, 상기 입력 수단은,
    제1 트리거 신호에 기초하여 제1 아날로그값을 상기 입력 아날로그값으로서 입력하는 제1 입력 수단과,
    제2 트리거 신호에 기초하여 제2 아날로그값을 상기 입력 아날로그값으로서 입력하는 제2 입력 수단을 갖는, 아날로그 플립플롭.
18. 제17항에 있어서, 상기 제1 및 제2 트리거 신호의 한쪽이, 스캔 동작 지시를 위한 입력 트리거 신호인, 아날로그 플립플롭.
19. 제14항에 있어서, 상기 출력 아날로그값 유지 수단이 유지하는 상기 출력 아날로그값을, 출력 트리거 신호에 기초하여 출력하는 출력 수단을 더 갖는, 아날로그 플립플롭.
20. 제14항에 있어서, 상기 입력 아날로그값 유지 수단 및 상기 출력 아날로그값 유지 수단 중 적어도 한쪽이, 반도체 기체 상에 형성된 확산층 영역에 전하를 축적함으로써 아날로그값을 유지하는, 아날로그 플립플롭.
21. 제14항에 있어서, 상기 입력 아날로그값 유지 수단 및 상기 출력 아날로그값 유지 수단 중 적어도 한쪽이, 반도체 기체 상에 발생한 공핍층 영역에 전하를 축적함으로써 아날로그값을 유지하는, 아날로그 플립플롭.
22. 데이터 처리 장치로서,
    임의의 아날로그값을 나타내는 임의의 아날로그 데이터를 각각 입력하여 유지하여 출력이 가능한 복수의 아날로그 플립플롭과,
    이들 복수의 아날로그 플립플롭의 동작 타이밍을 제어하는 제어 수단을 구비하고,
    상기 복수의 아날로그 플립플롭의 각각은,
    입력 아날로그값을 유지하는 입력 아날로그값 유지 수단과,
    상기 입력 아날로그값 유지 수단이 유지하는 상기 입력 아날로그값을, 전송 트리거 신호에 기초하여 입력하여, 출력 아날로그값으로서 유지하는 출력 아날로그값 유지 수단을 갖고,
    상기 제어 수단은, 상기 복수의 아날로그 플립플롭에 동일한 상기 전송 트리거 신호를 공급하는 전송 트리거 신호 공급 수단을 갖는, 데이터 처리 장치.

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