KR20110066808A - 산화물 반도체층을 이용한 액정표시장치용 어레이 기판의 제조방법 - Google Patents

산화물 반도체층을 이용한 액정표시장치용 어레이 기판의 제조방법 Download PDF

Info

Publication number
KR20110066808A
KR20110066808A KR1020090123601A KR20090123601A KR20110066808A KR 20110066808 A KR20110066808 A KR 20110066808A KR 1020090123601 A KR1020090123601 A KR 1020090123601A KR 20090123601 A KR20090123601 A KR 20090123601A KR 20110066808 A KR20110066808 A KR 20110066808A
Authority
KR
South Korea
Prior art keywords
pattern
oxide semiconductor
gate
substrate
forming
Prior art date
Application number
KR1020090123601A
Other languages
English (en)
Other versions
KR101653291B1 (ko
Inventor
조흥렬
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020090123601A priority Critical patent/KR101653291B1/ko
Publication of KR20110066808A publication Critical patent/KR20110066808A/ko
Application granted granted Critical
Publication of KR101653291B1 publication Critical patent/KR101653291B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/133345—Insulating layers
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/13625—Patterning using multi-mask exposure
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136277—Active matrix addressed cells formed on a semiconductor substrate, e.g. of silicon
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/136295—Materials; Compositions; Manufacture processes

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

본 발명은 산화물 반도체층을 이용한 액정표시장치용 어레이 기판의 제조방법에 관한 것으로, 본 발명에 따른 산화물 반도체층을 이용한 박막트랜지스터 어레이 기판의 제조방법은 제1 마스크공정을 이용하여 기판 상에 게이트 전극, 스토리지 커패시터 하부패턴, 공통전극 패턴, 화소전극 패턴, 게이트 패드용 제1 패턴을 형성하는 단계와, 제2 마스크공정을 이용하여 상기 제1 마스크공정이 완료된 기판상에 게이트 절연패턴 및 제2 산화물 반도체 패턴을 형성하는 단계와, 제3 마스크공정을 이용하여 상기 제2 마스크공정이 완료된 기판 상에 소스 전극, 드레인 전극, 스토리지 커패시터 상부전극, 데이터 라인, 데이터 패드, 게이트 패드용 제2 패턴을 형성하는 단계와, 상기 제3 마스크공정이 완료된 기판 상에 보호막을 형성하는 단계와, 제4 마스크공정을 이용하여 상기 보호막이 형성된 기판 상에 상기 게이트 패드용 제2 패턴을 노출하는 제1 콘택홀 및 상기 데이터 패드를 노출하는 제2 콘택홀이 포함된 보호막 패턴을 형성하는 단계를 포함한다.
산화물 반도체층

Description

산화물 반도체층을 이용한 액정표시장치용 어레이 기판의 제조방법{Method of fabricating the array substrate for liquid crystal display device using a oxidized semiconductor}
본 발명은 액정표시장치용 어레이 기판의 제조방법에 관한 것으로, 더욱 상세하게는 산화물 반도체층을 이용한 액정표시장치용 어레이 기판의 제조방법에 관한 것이다.
최근, 평판표시장치(FPD: Flat Panel Display)는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정표시장치(Liquid Crystal display: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 전계방출표시장치(Field Emission Display: FED), 전계발광표시장치(Light Emitting Device) 등과 같은 여러 가지의 평면형 디스플레이가 실용화되고 있다.
이들 중, 액정표시장치는 음극선관에 비하여 시인성이 우수하고, 평균소비전력 및 발열량이 작으며, 또한, 전계 발광표시장치는 응답속도가 1ms 이하로서 고속의 응답속도를 가지며, 소비 전력이 낮고, 자체 발광이므로 시야각에 문제가 없어서, 차세대 평판 표시 장치로 주목받고 있다.
평판표시장치를 구동하는 방식에는 수동 매트릭스(passive matrix) 방식과 박막 트랜지스터(thin film transistor)를 이용한 능동 매트릭스(active matrix) 방식이 있다. 수동 매트릭스 방식은 양극과 음극을 직교하도록 형성하고 라인을 선택하여 구동하는데 비해, 능동 매트릭스 방식은 박막 트랜지스터를 각 화소 전극에 연결하고 박막 트랜지스터의 게이트 전극에 연결된 커패시터 용량에 의해 유지된 전압에 따라 구동하는 방식이다.
평판표시장치를 구동하기 위한 박막 트랜지스터는 이동도, 누설전류 등과 같은 기본적인 박막 트랜지스터의 특성뿐만 아니라, 오랜 수명을 유지할 수 있는 내구성 및 전기적 신뢰성이 매우 중요하다. 여기서, 박막 트랜지스터의 반도체층은 주로 비정질 실리콘 또는 다결정 실리콘으로 형성되는데, 비정질 실리콘은 성막 공정이 간단하고 생산 비용이 적게 드는 장점이 있지만 전기적 신뢰성이 확보되지 못하는 문제가 있다. 또한 다결정 실리콘은 높은 공정 온도로 인하여 대면적 응용이 매우 곤란하며, 결정화 방식에 따른 균일도가 확보되지 못하는 문제점이 있다.
한편, 산화물로 반도체층을 형성할 경우, 낮은 온도에서 성막하여도 높은 이동도를 얻을 수 있으며 산소의 함량에 따라 저항의 변화가 커서 원하는 물성을 얻기가 매우 용이하기 때문에 최근 박막 트랜지스터로의 응용에 있어 큰 관심을 끌고 있다. 특히, 아연 산화물(ZnO), 인듐 아연 산화물(InZnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4) 등을 그 예로 들 수 있다.
이와 같은 산화물 반도체층을 이용한 박막 트랜지스터 기판은 다수의 마스크 공정을 통해 형성된다. 하나의 마스크공정은 박막증착공정, 세정 공정, 포토리소그 래피공정, 식각공정, 스트립공정, 검사공정 등과 같은 다수의 공정을 포함한다.
그러나, 다수의 마스크공정이 요구됨에 따라 제조 공정이 복잡하여 평판표시장치 제조 단가 상승의 주요 원인이 되고 있다.
이에 따라 산화물 반도체층을 이용한 박막 트랜지스터 기판의 제조공정시에는 주로 소스/드레인전극 형성용 제1 마스크, 반도체층형성용 제2 마스크, 게이트형성용 제3 마스크, 콘택홀 형성용 제4 마스크, 화소전극 형성용 제5 마스크공정과 같이 총 5마스크 공정이 사용되는 데, 상기 5 마스크공정에서 마스크 공정수를 더 줄이는 방향이 요구되고 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 마스크 수를 저감하여 제조 단가를 낮출 수 있는 산화물 반도체층을 이용한 박막트랜지스터 어레이기판의 제조방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 산화물 반도체층을 이용한 박막트랜지스터 어레이 기판의 제조방법은 제1 마스크공정을 이용하여 기판 상에 게이트 전극, 스토리지 커패시터 하부패턴, 공통전극 패턴, 화소전극 패턴, 게이트 패드용 제1 패턴을 형성하는 단계와, 제2 마스크공정을 이용하여 상기 제1 마스크공정이 완료된 기판상에 게이트 절연패턴 및 제2 산화물 반도체 패턴을 형성하는 단계와, 제3 마스크공정을 이용하여 상기 제2 마스크공정이 완료된 기판 상에 소스 전극, 드레인 전극, 스토리지 커패시터 상부전극, 데이터 라인, 데이터 패드, 게이트 패드용 제2 패턴을 형성하는 단계와, 상기 제3 마스크공정이 완료된 기판 상에 보호막을 형성하는 단계와, 제4 마스크공정을 이용하여 상기 보호막이 형성된 기판 상에 상기 게이트 패드용 제2 패턴을 노출하는 제1 콘택홀 및 상기 데이터 패드를 노출하는 제2 콘택홀이 포함된 보호막 패턴을 형성하는 단계를 포함한다.
상기 게이트 전극, 스토리지 커패시터 하부패턴, 공통전극 패턴, 화소전극 패턴, 게이트 패드용 제1 패턴, 소스 전극, 드레인 전극, 스토리지 커패시터 상부전극, 데이터 라인, 데이터 패드, 게이트 패드용 제2 패턴은 제1 금속층 및 제2 금 속층이 적층된 구조로 형성된다.
상기 제2 마스크공정을 이용하여 기판상에 게이트 절연패턴 및 제2 산화물 반도체 패턴을 형성하는 단계는 상기 기판상에 게이트 절연막 및 산화물 반도체층을 순차적으로 형성하는 단계와, 상기 산화물 반도체층 상에 제1 포토레지스트 패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 식각 마스크로 상기 산화물 반도체층 및 게이트 절연막을 식각하여 제1 산화물 반도체 패턴 및 상기 게이트 절연패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴에 에싱공정을 수행하여 제2 포토레지스트 패턴을 형성하는 단계와, 상기 제2 포토레지스트 패턴을 식각 마스크로 제1 산화물 반도체 패턴을 식각하여 상기 제2 산화물 반도체 패턴을 형성하는 단계를 포함한다.
상기 산화물 반도체층은 ZnO, CdO, GaO, InO, InO, SnO 중 어느 하나로 형성한다. 상기 제2 마스크는 3개의 서로 다른 투과율을 갖는 마스크를 사용한다.
상기 제1 포토레지스트 패턴 및 제2 포토레지스트 패턴을 식각 마스크로 상기 산화물 반도체층의 식각 공정시 습식식각을 수행하고, 상기 제1 포토레지스트 패턴을 식각 마스크로 상기 게이트 절연막의 식각 공정시 건식식각을 수행하는 것을 특징으로 하는 산화물 반도체층을 이용한 박막트랜지스터 어레이기판의 제조방법.
상기 제3 마스크공정을 이용하여 상기 제2 마스크공정이 완료된 기판 상에 소스 전극, 드레인 전극, 스토리지 커패시터 상부전극, 데이터 라인, 데이터 패드, 게이트 패드용 제2 패턴을 형성하는 단계는 상기 기판 상에 제3 포토레지스트 패턴 을 형성하는 단계와, 상기 제3 포토레지스트 패턴 상에 소스 및 드레인 전극용 금속층을 형성하는 단계와, 상기 제3 포토레지스트 패턴이 형성된 기판 상에 리프트 오프공정을 수행하여 상기 제3 포토레지스트 패턴을 제거하는 단계를 포함한다.
상기 제1 및 제2 콘택홀이 포함된 보호막 패턴을 형성하는 단계 이후에, 상기 제2 금속층을 제거하여 화소전극, 공통전극, 게이트 패드, 데이터 패드를 형성하는 단계를 더 포함한다.
상기 게이트 절연패턴은 상기 게이트 패드 제1 패드를 노출시키도록 형성된다.
상기 게이트 절연패턴은 상기 게이트 패드 제1 패드가 상응하는 영역의 상기 게이트 절연막이 일부 두께 잔존하고, 상기 제2 포토레지스트 패턴을 이용한 식각공정시 일부 두께 잔존한 게이트 절연막의 일부를 제거한다.
본 발명에 따른 산화물 반도체층을 이용한 박막트랜지스터 어레이기판의 제조방법은 4 마스크 공정을 통해 수행됨으로써, 5마스크공정 보다 마스크 수를 저감하여 제조 단가를 낮출 수 있는 효과가 있다.
이하에서는 산화물 반도체층을 이용한 박막트랜지스터 어레이기판의 제조방법에 대한 실시예를 첨부된 도면을 참조하여 보다 상세히 설명히 설명하고자 한다.
도 1a 내지 도 1k에는 4 마스크공정을 이용하여 본 발명의 제1 실시예에 따른 산화물 반도체층을 이용한 박막트랜지스터 어레이기판의 제조방법을 도시한 공 정순서도이다.
도 1a에 도시된 바와 같이, 제1 마스크공정을 통해 기판(10)상에 게이트 전극(20a), 스토리지 커패시터 하부패턴(20b), 화소전극 패턴(20c), 공통전극패턴(20d), 게이트 패드용 제1 패턴(20e)이 형성된다.
한편, 상기 기판(10)은 게이트 패드가 형성되는 영역(G-Pad), 데이터 패드가 형성되는 영역(D-Pad), 데이터 라인이 형성되는 영역(D-line), 화소영역(PXL), 게이트 라인이 형성되는 영역(G-line), 커패시터가 형성되는 영역(Cst), 박막 트랜지스터가 형성되는 영역(TFT)으로 구분 정의되어 있다. 여기서, 게이트 라인이 형성되는 영역(G-line)과 커패시터가 형성되는 영역(Cst)의 구조가 동일하므로, 게이트라인이 형성되는 영역(G-line, Cst)로 통합하여 설명한다.
상기 게이트 전극(20a), 스토리지 커패시터 하부패턴(20b), 화소전극 패턴(20c), 공통전극패턴(20d), 게이트 패드용 제1 패턴(20e)은 제1 금속층(21a) 및 제2 금속층(21b)이 적층된 구조로 형성되고, 제1 금속층(21a)은 MoTi를 사용하고, 제2 금속층(21b)은 Cu를 사용한다.
상기 게이트 전극(20a), 스토리지 커패시터 하부패턴(20b), 화소전극 패턴(20c), 공통전극 패턴(20d) 및 게이트 패드용 제1 패턴(20e)은 기판(10)상에 제1 금속층, 제2 금속층 및 포토레지스트를 순차적으로 형성하고, 상기 포토 레지스트에 제1 마스크를 이용한 사진공정을 수행하여 제1 포토레지스트 패턴(미도시)를 형성하고, 이를 식각 마스크로 제1 금속층 및 제2 금속층을 식각함으로써 형성된다.
그리고, 상기 게이트 전극(20a), 스토리지 커패시터 하부패턴(20b), 공통전 극 패턴(20d), 화소전극 패턴(20c) 및 게이트 패드용 제1 패턴(20e)의 형성이 완료된 기판(10)에 스트립공정을 수행하여 제1 포토레지스트 패턴(미도시)을 제거한다.
이어, 도 1b에 도시된 바와 같이, 게이트 전극(20a), 스토리지 커패시터 하부패턴(20b), 화소전극패턴(20c), 공통전극패턴(20d), 게이트 패드용 제1 패턴(20e)이 형성된 기판(10)상에 게이트 절연막(22a), 산화물 반도체층(24a)을 형성한 후, 산화물 반도체층(24a) 상에 제2 포토레지스트 패턴(100a)을 형성한다.
상기 산화물 반도체층(24a)은 ZnO, CdO, GaO, InO, InO, SnO 중 어느 하나로 형성한다.
상기 제2 포토레지스트 패턴(100a)은 산화물 반도체층(24a) 상에 포토레지스트를 형성하고, 상기 포토레지스트에 제2 마스크를 이용한 사진공정을 수행하여 형성한다.
이때, 상기 마스크는 광을 투과시키는 투과영역과, 광의 일부분을 투과시키고 일부분은 차단시키는 반투과영역과, 광을 차단시키는 차단영역을 포함하는 3개의 서로 다른 투과율을 갖는 마스크를 사용한다. 이때, 반투과영역은 차단영역보다 투과율이 높은 영역으로써, 사진공정을 통해 형성되는 반투과영역에서의 포토레지스트 패턴의 두께는 차단영역에서의 포토레지스트 패턴의 두께보다 낮게 형성된다.
따라서, 차단영역은 박막 트랜지스터가 형성되는 영역(TFT)의 게이트 전극에 상응하는 영역에 배치되고, 투과영역은 게이트 패드가 형성되는 영역(G-Pad)에 배치되고, 반투과영역은 차단영역 및 투과영역이 배치되는 영역을 제외한 나머지 영역에 모두 배치된다.
이어, 도 1c에 도시된 바와 같이, 기판(10)상에 형성된 제2 포토레지스트 패턴(100a)을 식각 마스크로 산화물 반도체층(24a) 및 게이트 절연막(22a)을 식각하여 제1 산화물 반도체 패턴(24b) 및 게이트 절연패턴(22b)을 형성한다.
이때, 제2 포토레지스트 패턴(100a)을 이용한 산화물 반도체층(24a)의 식각공정시 습식식각공정을 수행하고, 제2 포토레지스트 패턴(100a)을 이용한 게이트 절연막(22a)의 식각공정시 건식식각공정을 수행한다.
그리고, 제2 포토레지스트 패턴(100a)을 식각 마스크로 식각하여 제1 산화물 반도체 패턴(24b) 및 게이트 절연패턴(22b)을 형성할 때, 게이트 패드용 제1 패턴(20e)이 노출된다.
도 1d에 도시된 바와 같이, 제2 포토레지스트 패턴(100a)이 형성된 기판(10)상에 에싱공정을 수행하여 제3 포토레지스트 패턴(100b)을 형성한다.
이어, 상기 제3 포토레지스트 패턴(100b)을 식각 마스크로 제1 산화물 반도체 패턴(24b)을 식각하여 제2 산화물 반도체 패턴(24c)을 형성한다.
이때, 제3 포토레지스트 패턴(100b)을 이용한 제2 산화물 반도체 패턴(24c)의 식각공정시 습식식각공정을 수행한다.
그리고, 도 1e에 도시된 바와 같이, 제2 산화물 반도체 패턴(24c)의 형성이 완료된 기판(10)에 스트립공정을 수행하여 제3 포토레지스트 패턴(100b)를 제거함으로써, 게이트 절연 패턴(22b) 및 제2 산화물 반도체 패턴(24c)의 형성공정을 완료한다.
이어, 도 1f에 도시된 바와 같이, 제2 산화물 반도체 패턴(24c)이 형성된 기 판(10)상에 제4 포토레지스트 패턴(100c)을 형성한다.
제4 포토레지스트 패턴(100c)은 제2 산화물 반도체 패턴(24c)이 형성된 기판(10)상에 포토레지스트를 형성하고, 상기 포토레지스트에 제3 마스크를 이용한 사진공정을 수행하여 형성한다.
이때, 상기 제3 마스크는 광을 투과시키는 투과영역과, 광을 차단시키는 차단영역을 포함하는 2개의 서로 다른 투과율을 갖는 마스크를 사용한다.
따라서, 투과영역은 게이트 패드가 형성되는 영역(G-pad), 데이터 패드가 형성되는 영역(D-Pad), 데이터 라인이 형성되는 영역(D-line), 스토리지 커패시터가 형성되는 영역(Cst), 박막 트랜지스터가 형성되는 영역(TFT)의 소스 및 드레인전극에 상응하는 영역에 배치되고, 차단영역은 상기 투과영역이 배치되는 영역을 제외한 나머지 영역에 모두 배치된다.
이어, 제4 포토레지스트 패턴(100c)이 형성된 기판(10) 상에 소스 및 드레인전극용 금속층을 순차적으로 형성한다.
이때, 소스 및 드레인전극용 금속층은 제3 금속층(26a) 및 제4 금속층(28a)이 적층된 구조로 형성되고, 제3 금속층(26a)은 MoTi를 사용하고, 제4 금속층(28a)은 Cu를 사용한다.
다음으로, 도 1g에 도시된 바와 같이, 제4 포토레지스트 패턴(100c)이 형성된 기판(10)상에 리프트 오프(lift-off)공정을 수행하여, 제4 포토레지스트 패턴(100c)을 제거한다.
이로써, 소스전극(30a) 및 드레인전극(30b), 스토리지 커패시터 상부전 극(30c), 데이터 라인(30d), 데이터 패드(30e), 게이트 패드용 제2 패턴(30f)이 형성된다.
그리고, 소스전극(30a) 및 드레인전극(30b), 스토리지 커패시터 상부전극(30c), 데이터 라인(30d), 데이터 패드(30e), 게이트 패드용 제2 패턴(30f) 각각에는 제3 금속층의 패턴(26b) 및 제4 금속층의 패턴(28b)이 적층 형성된다. 이때, 게이트 패드용 제2 패턴(28g)은 노출된 게이트 패드용 제1 패턴(20e)과 접촉하여 게이트 패드를 형성한다.
이어, 도 1h에 도시된 바와 같이, 소스전극(30a) 및 드레인전극(30b), 스토리지 커패시터 상부전극(30c), 데이터 라인(30d), 데이터 패드(30e), 게이트 패드용 제2 패턴(30f)이 형성된 기판(10)상에 보호막(32a)을 형성하고, 상기 보호막(30a) 상에 제5 포토레지스트 패턴(100d)을 형성한다.
제5 포토레지스트 패턴(100d)은 보호막(32a)이 형성된 기판(10)상에 포토레지스트를 형성하고, 상기 포토레지스트에 제4 마스크를 이용한 사진공정을 수행하여 형성한다.
이어, 도 1i에 도시된 바와 같이, 제5 포토레지스트 패턴(100d)을 식각 마스크로 보호막(32a)을 식각하여 보호막 패턴(32b)을 형성한다.
상기 보호막 패턴(32b)에는 게이트 패드용 제2 패턴(30f)을 노출하는 제1 콘택홀(34a), 데이터 패드(30e)을 노출하는 제2 콘택홀(34b)이 형성된다.
그리고, 보호막(32a)의 식각공정시, 화소영역(PXL)의 보호막(32a)이 제거될 때, 보호막(32a) 하부에 형성된 게이트 절연막(22b) 또한 제거되어 화소전극 패 턴(20c), 공통전극 패턴(20d)이 노출된다.
이어, 도 1j에 도시된 바와 같이, 제5 포토레지스트 패턴(100d)을 식각 마스크로 화소전극 패턴(20c)의 제2 금속층(21b), 공통전극 패턴(20d)의 제2 금속층(21b), 게이트 패드용 제2 패턴(30f)의 제4 금속층(28b), 데이터 패드(30e)의 제4 금속층(28b)을 식각하여 제거한다. 이로써, 화소전극(20cf), 공통전극(20df), 게이트 패드(30ff), 데이터 패드(30ef)의 형성을 완료한다.
이어, 도 1k에 도시된 바와 같이, 제5 포토레지스트 패턴(100d)에 스트립공정을 수행하여 제5 포토레지스트 패턴(100d)를 제거함으로써, 본 공정을 완료한다.
이상에서와 같이, 본 발명에 따른 산화물 반도체층을 이용한 박막트랜지스터 어레이기판의 제조방법은 4 마스크 공정을 통해 수행함으로써, 5마스크공정 보다 마스크 수를 저감하여 제조 단가를 낮출 수 있다.
다음은 본 발명의 제2 실시예에 따른 산화물 반도체층을 이용한 박막트랜지스터 어레이기판의 제조방법을 도시한 공정순서도이다.
도 2a 내지 도 2e에는 4 마스크공정을 이용하여 본 발명의 제2 실시예에 따른 산화물 반도체층을 이용한 박막트랜지스터 어레이기판의 제조방법을 도시한 공정순서도이다.
도 2a에 도시된 바와 같이, 기판(10)상에 게이트 전극(20a), 스토리지 커패시터 하부패턴(20b), 화소전극 패턴(20c), 공통전극 패턴(20d), 게이트 패드용 제1 패턴(20e), 게이트 절연막(22a), 산화물 반도체층(24a) 및 포토레지스트 패턴(100a)이 형성된다.
상기 게이트 전극(20a), 스토리지 커패시터 하부패턴(20b), 화소전극 패턴(20c), 공통전극 패턴(20d), 게이트 패드용 제1 패턴(20e), 게이트 절연막(22a), 산화물 반도체층(24a), 제1 포토레지스트 패턴(미도시) 및 제2 포토레지스트 패턴(100a)은 본 발명의 제1 실시예의 도 1a 및 도 1b과 동일한 공정을 통해 형성되므로, 이에 대한 설명은 생략한다.
이어, 도 2b에 도시된 바와 같이, 기판(10)상에 형성된 제2 포토레지스트 패턴(100a)을 식각 마스크로 산화물 반도체층(24a) 및 게이트 절연막(22a)을 식각하여 제1 산화물 반도체 패턴(24b) 및 게이트 절연패턴(22c)을 형성한다.
그리고, 제2 포토레지스트 패턴(100a)을 식각 마스크로 식각하여 제1 산화물 반도체 패턴(24b) 및 게이트 절연패턴(22c)을 형성할 때, 게이트 패드용 제1 패턴(20e)이 상응하는 영역의 게이트 절연막(22a)가 모두 제거되지 않고 일부 두께 잔존한다.
이때, 제2 포토레지스트 패턴(100a)을 이용한 산화물 반도체층(24a)의 식각공정시 습식식각공정을 수행하고, 제2 포토레지스트 패턴(100a)을 이용한 게이트 절연막(22c)의 식각 공정시 건식식각공정을 수행한다.
이어, 도 2c에 도시된 바와 같이, 제2 포토레지스트 패턴(100a)이 형성된 기판(10)상에 에싱공정을 수행하여 제3 포토레지스트 패턴(100b)을 형성한다.
이어, 상기 제3 포토레지스트 패턴(100b)을 식각 마스크로 제1 산화물 반도체 패턴(24b)을 식각하여 제2 산화물 반도체 패턴(24c)을 형성한다.
이때, 제3 포토레지스트 패턴(100b)을 이용한 제2 산화물 반도체 패턴(24c) 의 식각공정시 습식식각공정을 수행한다.
그리고, 도 2d에 도시된 바와 같이, 제2 산화물 반도체 패턴(24c)가 형성된 기판(10)상에 식각공정을 수행하여 게이트 패드용 제1 패턴(20e)상에 잔존한 게이트 절연막(22c)을 제거함으로써, 게이트 패드용 제1 패턴(20e)을 노출한다.
이어, 도 2e에 도시된 바와 같이, 게이트 패드용 제1 패턴(20e)가 형성된 기판(10) 상에 스트립공정을 수행하여 제3 포토레지스트 패턴(100b)을 제거함으로써, 게이트 절연 패턴(22b) 및 제2 산화물 반도체 패턴(24c)의 형성공정을 완료한다.
이어, 도 2f에 도시된 바와 같이, 게이트 절연패턴(22b) 및 제2 산화물 반도체 패턴(24c)이 형성된 기판(10)상에 소스전극(30a) 및 드레인전극(30b), 스토리지 커패시터 상부전극(30c), 데이터 라인(30d), 데이터 패드(30ef), 게이트 패드(30ff), 보호막패턴(32b), 게이트 절연패턴(22c), 화소전극(20cf), 공통전극(20df)이 형성된다.
상기 소스전극(30a) 및 드레인전극(30b), 스토리지 커패시터 상부전극(30c), 데이터 라인(30d), 데이터 패드(30ef), 게이트 패드(30ff), 보호막패턴(32b), 게이트 절연패턴(22c), 화소전극(20cf), 공통전극(20df)은 본 발명의 제1 실시예의 도 1f 및 도 1k과 동일한 공정을 통해 형성되므로, 이에 대한 상세한 설명은 생략하도록 한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다.
따라서, 본 발명의 권리범위는 이에 한정되는 것이 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
도 1a 내지 도 1k에는 4 마스크공정을 이용하여 본 발명의 제1 실시예에 따른 산화물 반도체층을 이용한 박막트랜지스터 어레이기판의 제조방법을 도시한 공정순서도
도 2a 내지 도 2e에는 4 마스크공정을 이용하여 본 발명의 제2 실시예에 따른 산화물 반도체층을 이용한 박막트랜지스터 어레이기판의 제조방법을 도시한 공정순서도

Claims (11)

  1. 제1 마스크공정을 이용하여 기판 상에 게이트 전극, 스토리지 커패시터 하부패턴, 공통전극 패턴, 화소전극 패턴, 게이트 패드용 제1 패턴을 형성하는 단계와,
    제2 마스크공정을 이용하여 상기 제1 마스크공정이 완료된 기판상에 게이트 절연패턴 및 제2 산화물 반도체 패턴을 형성하는 단계와,
    제3 마스크공정을 이용하여 상기 제2 마스크공정이 완료된 기판 상에 소스 전극, 드레인 전극, 스토리지 커패시터 상부전극, 데이터 라인, 데이터 패드, 게이트 패드용 제2 패턴을 형성하는 단계와,
    상기 제3 마스크공정이 완료된 기판 상에 보호막을 형성하는 단계와,
    제4 마스크공정을 이용하여 상기 보호막이 형성된 기판 상에 상기 게이트 패드용 제2 패턴을 노출하는 제1 콘택홀 및 상기 데이터 패드를 노출하는 제2 콘택홀이 포함된 보호막 패턴을 형성하는 단계를 포함하는 산화물 반도체층을 이용한 박막트랜지스터 어레이기판의 제조방법.
  2. 제1 항에 있어서, 상기 게이트 전극, 스토리지 커패시터 하부패턴, 공통전극 패턴, 화소전극 패턴, 게이트 패드용 제1 패턴, 소스 전극, 드레인 전극, 스토리지 커패시터 상부전극, 데이터 라인, 데이터 패드, 게이트 패드용 제2 패턴은
    제1 금속층 및 제2 금속층이 적층된 구조로 형성되는 것을 특징으로 하는 산화물 반도체층을 이용한 박막트랜지스터 어레이기판의 제조방법.
  3. 제1 항에 있어서, 상기 제2 마스크공정을 이용하여 기판상에 게이트 절연패턴 및 제2 산화물 반도체 패턴을 형성하는 단계는
    상기 기판상에 게이트 절연막 및 산화물 반도체층을 순차적으로 형성하는 단계와,
    상기 산화물 반도체층 상에 제1 포토레지스트 패턴을 형성하는 단계와,
    상기 제1 포토레지스트 패턴을 식각 마스크로 상기 산화물 반도체층 및 게이트 절연막을 식각하여 제1 산화물 반도체 패턴 및 상기 게이트 절연패턴을 형성하는 단계와,
    상기 제1 포토레지스트 패턴에 에싱공정을 수행하여 제2 포토레지스트 패턴을 형성하는 단계와,
    상기 제2 포토레지스트 패턴을 식각 마스크로 제1 산화물 반도체 패턴을 식각하여 상기 제2 산화물 반도체 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 산화물 반도체층을 이용한 박막트랜지스터 어레이기판의 제조방법.
  4. 제3 항에 있어서, 상기 산화물 반도체층은
    ZnO, CdO, GaO, InO, InO, SnO 중 어느 하나로 형성하는 것을 특징으로 하는 산화물 반도체층을 이용한 박막트랜지스터 어레이기판의 제조방법.
  5. 제3 항에 있어서, 상기 제2 마스크는
    3개의 서로 다른 투과율을 갖는 마스크를 사용하는 것을 특징으로 하는 산화물 반도체층을 이용한 박막트랜지스터 어레이기판의 제조방법.
  6. 제3 항에 있어서,
    상기 제1 포토레지스트 패턴 및 제2 포토레지스트 패턴을 식각 마스크로 상기 산화물 반도체층의 식각 공정시 습식식각을 수행하고, 상기 제1 포토레지스트 패턴을 식각 마스크로 상기 게이트 절연막의 식각 공정시 건식식각을 수행하는 것을 특징으로 하는 산화물 반도체층을 이용한 박막트랜지스터 어레이기판의 제조방법.
  7. 제1 항에 있어서, 상기 제3 마스크공정을 이용하여 상기 제2 마스크공정이 완료된 기판 상에 소스 전극, 드레인 전극, 스토리지 커패시터 상부전극, 데이터 라인, 데이터 패드, 게이트 패드용 제2 패턴을 형성하는 단계는
    상기 기판 상에 제3 포토레지스트 패턴을 형성하는 단계와,
    상기 제3 포토레지스트 패턴 상에 소스 및 드레인 전극용 금속층을 형성하는 단계와,
    상기 제3 포토레지스트 패턴이 형성된 기판 상에 리프트 오프공정을 수행하여 상기 제3 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 산화물 반도체층을 이용한 박막트랜지스터 어레이기판의 제조방법.
  8. 제1 항에 있어서, 상기 제1 및 제2 콘택홀이 포함된 보호막 패턴을 형성하는 단계 이후에,
    상기 제2 금속층을 제거하여 화소전극, 공통전극, 게이트 패드, 데이터 패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 산화물 반도체층을 이용한 박막트랜지스터 어레이기판의 제조방법.
  9. 제3 항에 있어서, 상기 게이트 절연패턴은
    상기 게이트 패드 제1 패드를 노출하도록 형성되는 것을 특징으로 하는 산화물 반도체층을 이용한 박막트랜지스터 어레이기판의 제조방법.
  10. 제3 항에 있어서, 상기 게이트 절연패턴은
    상기 게이트 패드 제1 패드가 상응하는 영역의 상기 게이트 절연막이 일부 두께 잔존하도록 형성되는 것을 특징으로 하는 산화물 반도체층을 이용한 박막트랜지스터 어레이기판의 제조방법.
  11. 제10 항에 있어서, 상기 게이트 절연패턴은
    상기 제2 포토레지스트 패턴을 이용한 식각공정시 일부 두께 잔존한 게이트 절연막의 일부를 제거하는 것을 특징으로 하는 산화물 반도체층을 이용한 박막트랜지스터 어레이기판의 제조방법.
KR1020090123601A 2009-12-11 2009-12-11 산화물 반도체층을 이용한 액정표시장치용 어레이 기판의 제조방법 KR101653291B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090123601A KR101653291B1 (ko) 2009-12-11 2009-12-11 산화물 반도체층을 이용한 액정표시장치용 어레이 기판의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090123601A KR101653291B1 (ko) 2009-12-11 2009-12-11 산화물 반도체층을 이용한 액정표시장치용 어레이 기판의 제조방법

Publications (2)

Publication Number Publication Date
KR20110066808A true KR20110066808A (ko) 2011-06-17
KR101653291B1 KR101653291B1 (ko) 2016-09-01

Family

ID=44399563

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090123601A KR101653291B1 (ko) 2009-12-11 2009-12-11 산화물 반도체층을 이용한 액정표시장치용 어레이 기판의 제조방법

Country Status (1)

Country Link
KR (1) KR101653291B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9059124B2 (en) 2013-06-17 2015-06-16 Samsung Display Co., Ltd. Display device and method for manufacturing display device
US9252160B2 (en) 2013-12-16 2016-02-02 Samsung Display Co., Ltd. Thin film transistor array panel and method of manufacturing the same
CN113867043A (zh) * 2020-06-30 2021-12-31 京东方科技集团股份有限公司 发光基板及其制备方法、显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010060586A (ko) * 1999-12-27 2001-07-07 구본준, 론 위라하디락사 액정표시장치용 어레이기판 제조방법
KR20060134485A (ko) * 2005-06-22 2006-12-28 엘지.필립스 엘시디 주식회사 액정 표시소자 및 그 제조 방법
KR20090069024A (ko) * 2007-12-24 2009-06-29 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
KR20090076046A (ko) * 2008-01-07 2009-07-13 삼성전자주식회사 액정 표시 장치와 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010060586A (ko) * 1999-12-27 2001-07-07 구본준, 론 위라하디락사 액정표시장치용 어레이기판 제조방법
KR20060134485A (ko) * 2005-06-22 2006-12-28 엘지.필립스 엘시디 주식회사 액정 표시소자 및 그 제조 방법
KR20090069024A (ko) * 2007-12-24 2009-06-29 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
KR20090076046A (ko) * 2008-01-07 2009-07-13 삼성전자주식회사 액정 표시 장치와 그 제조 방법

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9059124B2 (en) 2013-06-17 2015-06-16 Samsung Display Co., Ltd. Display device and method for manufacturing display device
US9455308B2 (en) 2013-06-17 2016-09-27 Samsung Display Co., Ltd. Display device and method for manufacturing display device
US9871086B2 (en) 2013-06-17 2018-01-16 Samsung Display Co., Ltd. Display device and method for manufacturing display device
US10418433B2 (en) 2013-06-17 2019-09-17 Samsung Display Co., Ltd. Display device and method for manufacturing display device
US11024690B2 (en) 2013-06-17 2021-06-01 Samsung Display Co., Ltd. Display device and method for manufacturing display device
US11552151B2 (en) 2013-06-17 2023-01-10 Samsung Display Co., Ltd. Display device and method for manufacturing display device
US9252160B2 (en) 2013-12-16 2016-02-02 Samsung Display Co., Ltd. Thin film transistor array panel and method of manufacturing the same
US9397127B2 (en) 2013-12-16 2016-07-19 Samsung Display Co., Ltd. Thin film transistor array panel and method of manufacturing the same
CN113867043A (zh) * 2020-06-30 2021-12-31 京东方科技集团股份有限公司 发光基板及其制备方法、显示装置
CN113867043B (zh) * 2020-06-30 2023-01-10 京东方科技集团股份有限公司 发光基板及其制备方法、显示装置

Also Published As

Publication number Publication date
KR101653291B1 (ko) 2016-09-01

Similar Documents

Publication Publication Date Title
US9923002B2 (en) Method for manufacturing TFT substrate and structure thereof
US10367073B2 (en) Thin film transistor (TFT) with structured gate insulator
US9508747B2 (en) Thin film transistor array substrate
WO2018227750A1 (zh) 柔性tft基板的制作方法
US9548324B2 (en) Array substrate and method for fabricating the same
TW201930983A (zh) 顯示背板及其製作方法、顯示面板和顯示裝置
KR20040037889A (ko) 유기 전계 발광 표시 장치의 제조 방법
US10784287B2 (en) TFT substrate and manufacturing method thereof
KR20140056565A (ko) 유기 발광 표시 장치, 박막 트랜지스터 표시판 및 그 제조 방법
US20150340384A1 (en) Pixel structure
KR20170034903A (ko) 고해상도 amoled 백플레인의 제조방법
KR20130098709A (ko) 박막트랜지스터 기판 및 이의 제조 방법
WO2022213420A1 (zh) 一种阵列基板及其制备方法、oled显示面板
KR101689886B1 (ko) 산화물 반도체를 이용한 박막트랜지스터 기판의 제조방법
KR101604480B1 (ko) 산화물 반도체를 이용한 박막트랜지스터 어레이 기판의 제조방법
KR101653291B1 (ko) 산화물 반도체층을 이용한 액정표시장치용 어레이 기판의 제조방법
KR20020071660A (ko) 유기 전계 발광 표시장치의 제조방법
KR101510900B1 (ko) 산화물 반도체층을 이용한 액정표시장치용 어레이 기판의 제조방법
US11678530B2 (en) Display substrate and preparation method thereof, and display apparatus
KR101257928B1 (ko) 박막 트랜지스터 및 그 제조방법
KR101701505B1 (ko) 산화물 반도체층을 이용한 액정표시장치용 어레이 기판의 제조방법
KR20140083150A (ko) 유기전계 발광소자 그 제조 방법
KR20150066134A (ko) 어레이 기판 및 그 제조방법
KR20130101750A (ko) 산화물 박막 트랜지스터 및 이의 제조 방법
KR101750562B1 (ko) 유기전계발광표시장치 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190723

Year of fee payment: 4