KR20110055976A - Stack package - Google Patents

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Abstract

PURPOSE: A stack package is provided to prevent a short circuit between bonding wires by arranging adjacent staked semiconductor chips to be crossed with each other to reduce the angle of the bonding wire. CONSTITUTION: In a stack package, a plurality of connection pads(111) are formed in the top side of a substrate(110). The substrate comprises a top side, a bottom side, and a side. A connection pad and the ball land are electrically connected to a conductive via which is formed inside a substrate. A first bonding pad(121) and a second bonding pad(131) are formed on the top side of semiconductor chips(120,130). A bonding wire(140) electrically interlinks connection pads of the substrate with bonding pads of the semiconductor chips.

Description

스택 패키지{STACK PACKAGE}Stack Package {STACK PACKAGE}

본 발명은 스택 패키지에 관한 것으로, 보다 상세하게는 본딩 와이어들간 숏트(short)를 방지하기에 적합한 구조의 스택 패키지에 관한 것이다.The present invention relates to a stack package, and more particularly, to a stack package having a structure suitable for preventing a short between bonding wires.

집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되어 왔다. 최근에 들어서는 전기/전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라 스택(stack)에 대한 다양한 기술들이 개발되고 있다.Packaging technology for integrated circuits has been continuously developed to meet the requirements for miniaturization and mounting reliability. Recently, as the miniaturization of electric / electronic products and high performance are required, various technologies for stacks have been developed.

반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 칩 또는 패키지를 수직으로 쌓아 올리는 것으로서, 이러한 스택 기술을 이용하면 메모리 소자의 경우 반도체 집적 공정에서 구현 가능한 메모리 용량보다 2배 이상의 메모리 용량을 갖는 제품을 구현할 수 있다. 또한, 스택 패키지는 메모리 용량 증대는 물론 실장 밀도 및 실장 면적 사용의 효율성 측면에서 이점을 갖기 때문에 스택 패키지에 대한 연구 및 개발이 가속화되고 있는 실정이다.In the semiconductor industry, the term "stack" refers to stacking at least two chips or packages vertically. This stacking technology allows a memory device to have a product having a memory capacity that is twice the memory capacity that can be realized in a semiconductor integrated process. Can be implemented. In addition, since stack packages have advantages in terms of increasing memory capacity and efficiency of mounting density and footprint area, research and development on stack packages are being accelerated.

그러나, 상, 하로 스택된 반도체 칩들의 본딩 패드들이 나란하게 배치되고, 본딩 패드들이 한정된 피치(pitch)를 가짐으로 인하여 칩 옵션(chip option)에 따 라서 한 패드에서 VCC/VSS로 나누어 본딩해야 하는 경우 또는 듀얼 채널(dual channel)로 구성되는 낸드(NAND) 제품처럼 채널을 나누어 본딩해야 하는 경우에 반도체 칩들과 기판을 연결하는 본딩 와이어의 앵글(angle)이 심하게 벌어져 상부 반도체 칩과 연결된 본딩 와이어와 하부 반도체 칩과 연결된 본딩 와이어가 숏트(short)되는 불량이 발생된다.However, since bonding pads of semiconductor chips stacked up and down are arranged side by side, and the bonding pads have a limited pitch, the bonding pads must be divided into VCC / VSS according to the chip option. In the case where a channel is to be divided and bonded like a NAND product composed of dual channels, the angle of the bonding wire connecting the semiconductor chips and the substrate is severely opened and the bonding wire connected to the upper semiconductor chip. A defect in which the bonding wire connected to the lower semiconductor chip is shorted occurs.

본 발명은, 본딩 와이어들간 숏트를 방지하기에 적합한 스택 패키지를 제공하는데, 그 목적이 있다.It is an object of the present invention to provide a stack package suitable for preventing shorting between bonding wires.

본 발명의 다른 목적은, 와이어 본딩 공정의 양산성 및 작업성을 향상시키기에 적합한 스택 패키지를 제공하는데, 있다.Another object of the present invention is to provide a stack package suitable for improving mass productivity and workability of a wire bonding process.

본 발명의 일실시예에 따른 스택 패키지는, 상면에 다수의 접속 패드들이 형성된 기판과, 상기 기판 상에 스택되며 상면에 본딩 패드들이 형성된 적어도 2개 이상의 반도체 칩들과, 상기 기판의 상기 접속 패드들과 상기 반도체 칩들의 상기 본딩 패드들을 전기적으로 연결하는 본딩 와이어들을 포함하며, 상기 스택되는 반도체 칩들 중 상부에 위치하는 반도체 칩의 본딩 패드들과 하부의 반도체 칩의 본딩 패드들은 서로 엇갈리게 배치되는 것을 특징으로 한다.According to an embodiment of the present invention, a stack package includes a substrate having a plurality of connection pads formed thereon, at least two semiconductor chips stacked on the substrate, and bonding pads formed thereon, and the connection pads formed on the substrate. And bonding wires electrically connecting the bonding pads of the semiconductor chips, wherein the bonding pads of the semiconductor chip positioned above the stacked semiconductor chips and the bonding pads of the lower semiconductor chip are alternately disposed. It is done.

상기 상부에 위치하는 반도체 칩의 본딩 패드들과 상기 하부의 반도체 칩의 본딩 패드들은 하나씩 교대로 엇갈리게 배치되는 것을 특징으로 한다.The bonding pads of the semiconductor chip and the bonding pads of the lower semiconductor chip are positioned alternately one by one alternately.

상기 상부에 위치하는 반도체 칩의 본딩 패드들 및 상기 하부의 반도체 칩의 본딩 패드들은 각각 적어도 2개 이상씩이 하나의 그룹을 이루며, 그룹 단위로 서로 엇갈리게 배치되는 것을 특징으로 한다.Each of the bonding pads of the semiconductor chip and the bonding pads of the lower semiconductor chip, which are located at the upper portion, may form a group of at least two or more, and may be alternately arranged in groups.

상기 본딩 패드들은 데이터 신호 입출력을 위한 데이터 패드들 및 컨트롤 신호 입출력을 위한 컨트롤 패드들을 포함하며, 상기 상부에 위치하는 반도체 칩의 컨트롤 패드들과 상기 하부의 반도체 칩의 컨트롤 패드들은 서로 엇갈리게 배치되는 것을 특징으로 한다.The bonding pads include data pads for data signal input / output and control pads for control signal input / output, wherein the control pads of the semiconductor chip disposed above and the control pads of the semiconductor chip located below are alternately disposed. It features.

상기 상부에 위치하는 반도체 칩의 컨트롤 패드와 상기 하부의 반도에 칩의 컨트롤 패드는 서로 다른 상기 접속 패드들에 연결되는 것을 특징으로 한다.The control pad of the semiconductor chip located in the upper portion and the control pad of the chip in the lower peninsula are connected to different connection pads.

상기 상부에 위치하는 반도체 칩의 데이터 패드들과 상기 하부의 반도체 칩의 데이터 패드들은 쌍을 이루며, 하나의 쌍을 이루는 상기 데이터 패드들은 나란하게 배치되는 것을 특징으로 한다.The data pads of the semiconductor chip disposed above and the data pads of the lower semiconductor chip form a pair, and the data pads forming a pair are arranged side by side.

상기 하나의 쌍을 이루는 상기 데이터 패드들은, 하나의 상기 접속 패드에 연결되는 것을 특징으로 한다.The one pair of data pads may be connected to one connection pad.

본 발명에 따르면, 이웃하여 스택되는 반도체 칩들의 본딩 패드들이 서로 엇갈리게 배치되므로, 반도체 칩들의 본딩 패드들과 기판의 접속 패드들을 연결하는 본딩 와이어의 앵글이 감소되어 본딩 와이어들이 숏트되는 불량이 방지된다. 그리고, 본딩 와이어들간 숏트가 방지되므로 와이어 본딩 공정의 작업성 및 양산성이 향상된다.According to the present invention, since the bonding pads of the semiconductor chips stacked adjacent to each other are staggered from each other, the angle of the bonding wires connecting the bonding pads of the semiconductor chips and the connection pads of the substrate is reduced to prevent the defect of shorting the bonding wires. . In addition, since shorting between the bonding wires is prevented, workability and mass productivity of the wire bonding process are improved.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제 1 First 실시예Example

도 1은 본 발명의 제 1 실시예에 따른 스택 패키지의 일부분을 나타낸 평면 도이고, 도 2는 도 1의 사시도이다.1 is a plan view showing a portion of a stack package according to a first embodiment of the present invention, Figure 2 is a perspective view of FIG.

도 1 및 도 2를 참조하면, 본 발명의 제 1 실시예에 따른 스택 패키지는, 제 1 반도체 칩(120)의 제 1 본딩 패드(121)들과 제 2 반도체 칩(130)의 제 2 본딩 패드(131)들이 하나씩 교대로 엇갈리게 배치되는 구조를 갖는다.1 and 2, a stack package according to a first embodiment of the present invention may include a first bonding pad 121 of a first semiconductor chip 120 and a second bonding of a second semiconductor chip 130. The pads 131 are alternately arranged one by one.

구체적으로, 본 발명의 제 1 실시예에 따른 스택 패키지는, 기판(110), 제 1, 제 2 반도체 칩(120, 130) 및 본딩 와이어(140)들을 포함한다.Specifically, the stack package according to the first embodiment of the present invention includes a substrate 110, first and second semiconductor chips 120 and 130, and bonding wires 140.

기판(110)은 플레이트 형상을 가질 수 있다.The substrate 110 may have a plate shape.

플레이트 형상을 갖는 기판(110)은 상면(110A), 하면(110B) 및 측면을 갖는다.The substrate 110 having a plate shape has an upper surface 110A, a lower surface 110B, and a side surface.

기판(110)의 상면(110A)에는 일측 가장자리를 따라서 접속 패드(111)들이 형성되고, 하면(110B)에는 볼랜드(미도시)가 형성된다.Connection pads 111 are formed along one side edge of the upper surface 110A of the substrate 110, and a ball land (not shown) is formed on the lower surface 110B of the substrate 110.

접속 패드(111)와 볼랜드는 기판(110) 내부에 형성된 도전성 비아를 통해 전기적으로 연결된다.The connection pad 111 and the borland are electrically connected through conductive vias formed in the substrate 110.

제 1 반도체 칩(120)은 접속 패드(111) 안쪽 기판(110) 상면(110A)에 제 1 접착부재(122)를 매개로 부착된다.The first semiconductor chip 120 is attached to the upper surface 110A of the substrate 110 inside the connection pad 111 through the first adhesive member 122.

제 1 반도체 칩(120)은 기판(110)과 대향하는 일면(120A) 및 기판(110)과 대응하는 타면(120B)을 갖는다.The first semiconductor chip 120 has one surface 120A facing the substrate 110 and the other surface 120B corresponding to the substrate 110.

제 1 반도체 칩(120)의 일면(120A)에는 기판(110)의 접속 패드(111)들과 이웃하도록 가장자리를 따라서 제 1 본딩 패드(121)들이 형성된다.First bonding pads 121 are formed on one surface 120A of the first semiconductor chip 120 along an edge thereof so as to be adjacent to the connection pads 111 of the substrate 110.

제 1 반도체 칩(120)은 회로부(미도시)를 포함한다. 제 1 본딩 패드(121)는 외부와의 연결을 위한 회로부의 전기적 접점에 해당된다.The first semiconductor chip 120 includes a circuit unit (not shown). The first bonding pads 121 correspond to electrical contacts of a circuit unit for connection with the outside.

제 2 반도체 칩(130)은 제 1 반도체 칩(120) 상에 제 1 본딩 패드(121)들이 노출되도록 제 1 반도체 칩(120)과 어긋난 상태로 적층된다.The second semiconductor chip 130 is stacked on the first semiconductor chip 120 so as to be exposed to the first bonding pads 121 so as to be shifted from the first semiconductor chip 120.

제 2 반도체 칩(130)은 제 1 반도체 칩(120)과 대향하는 제1면(130A) 및 제 1 반도체 칩(120)과 대응하는 제 2면(130B)을 갖는다.The second semiconductor chip 130 has a first surface 130A facing the first semiconductor chip 120 and a second surface 130B corresponding to the first semiconductor chip 120.

제 2 반도체 칩(130)의 제2면(130B)은 제 2 접착부재(132)를 매개로 제 1 반도체 칩(120)의 일면(120A) 상에 부착된다.The second surface 130B of the second semiconductor chip 130 is attached onto one surface 120A of the first semiconductor chip 120 via the second adhesive member 132.

제 2 반도체 칩(130)의 제 1면(130A)에는 제 1 반도체 칩(120)의 제 1 본딩 패드(121)들과 이웃하도록 가장자리를 따라서 제 2 본딩 패드(131)들이 형성된다.Second bonding pads 131 are formed on the first surface 130A of the second semiconductor chip 130 along an edge thereof so as to be adjacent to the first bonding pads 121 of the first semiconductor chip 120.

제 2 반도체 칩(130)은 회로부(미도시)를 포함한다. 제 2 본딩 패드(131)는 외부와의 연결을 위한 회로부의 전기적 접점에 해당된다.The second semiconductor chip 130 includes a circuit unit (not shown). The second bonding pad 131 corresponds to an electrical contact of a circuit unit for connection with the outside.

본 실시예에서, 제 2 본딩 패드(131)들은 제 1 본딩 패드(121)들과 하나씩 교대로 엇갈리게 배치된다.In the present embodiment, the second bonding pads 131 are alternately alternately arranged one by one with the first bonding pads 121.

본딩 와이어(140)들은 제 2 반도체 칩(120, 130)의 제 1, 제 2 본딩 패드(121, 131)들과 기판(110)의 접속 패드(111)들을 전기적으로 연결한다. 제 1 본딩 패드(121)들와 제 2 본딩 패드(131)들은 본딩 와이어(140)를 통해 서로 다른 접속 패드(111)와 연결된다.The bonding wires 140 electrically connect the first and second bonding pads 121 and 131 of the second semiconductor chip 120 and 130 to the connection pads 111 of the substrate 110. The first bonding pads 121 and the second bonding pads 131 are connected to different connection pads 111 through the bonding wire 140.

제 2 2nd 실시예Example

도 3은 본 발명의 제 2 실시예에 따른 스택 패키지의 일부분을 나타낸 평면 도이고, 도 4는 도 3의 사시도이다.3 is a plan view of a portion of a stack package according to a second embodiment of the present invention, and FIG. 4 is a perspective view of FIG. 3.

도 3 및 도 4를 참조하면, 본 발명의 제 2 실시예에 따른 스택 패키지는, 제 1 반도체 칩(120)의 제 1 본딩 패드(121)들 및 제 2 반도체 칩(130)의 제 2 본딩 패드(131)들이 각각 3개씩 그룹(group)을 이루며, 그룹 단위로 서로 엇갈리게 배치되는 구조를 갖는다. 3 and 4, the stack package according to the second embodiment of the present invention may include first bonding pads 121 of the first semiconductor chip 120 and second bonding of the second semiconductor chip 130. Each of the pads 131 forms a group, and the pads 131 are alternately arranged in groups.

구체적으로, 본 발명의 제 2 실시예에 따른 스택 패키지는, 기판(110), 제 1, 제 2 반도체 칩(120, 130) 및 본딩 와이어(140)들을 포함한다.In detail, the stack package according to the second embodiment of the present invention includes the substrate 110, the first and second semiconductor chips 120 and 130, and the bonding wires 140.

기판(110)은 플레이트 형상을 가질 수 있다.The substrate 110 may have a plate shape.

플레이트 형상을 갖는 기판(110)은 상면(110A), 하면(110B) 및 측면을 갖는다.The substrate 110 having a plate shape has an upper surface 110A, a lower surface 110B, and a side surface.

기판(110)의 상면(110A)에는 일측 가장자리를 따라서 접속 패드(111)들이 형성되고, 하면(110B)에는 볼랜드(미도시)가 형성된다.Connection pads 111 are formed along one side edge of the upper surface 110A of the substrate 110, and a ball land (not shown) is formed on the lower surface 110B of the substrate 110.

접속 패드(111)와 볼랜드는 기판(110) 내부에 형성된 도전성 비아를 통해 전기적으로 연결된다.The connection pad 111 and the borland are electrically connected through conductive vias formed in the substrate 110.

제 1 반도체 칩(120)은 접속 패드(111) 안쪽 기판(110) 상면(110A)에 제 1 접착부재(122)를 매개로 부착된다.The first semiconductor chip 120 is attached to the upper surface 110A of the substrate 110 inside the connection pad 111 through the first adhesive member 122.

제 1 반도체 칩(120)은 기판(110)과 대향하는 일면(120A) 및 기판(110)과 대응하는 타면(120B)을 갖는다.The first semiconductor chip 120 has one surface 120A facing the substrate 110 and the other surface 120B corresponding to the substrate 110.

제 1 반도체 칩(120)의 일면(120A)에는 기판(110)의 접속 패드(111)들과 이웃하도록 가장자리를 따라서 제 1 본딩 패드(121)들이 형성된다.First bonding pads 121 are formed on one surface 120A of the first semiconductor chip 120 along an edge thereof so as to be adjacent to the connection pads 111 of the substrate 110.

제 1 반도체 칩(120)은 회로부(미도시)를 포함한다. 제 1 본딩 패드(121)는 외부와의 연결을 위한 회로부의 전기적 접점에 해당된다.The first semiconductor chip 120 includes a circuit unit (not shown). The first bonding pads 121 correspond to electrical contacts of a circuit unit for connection with the outside.

제 1 본딩 패드(121)들은 3개씩 하나의 그룹을 이루어, 그룹별로 인접하도록 형성된다.The first bonding pads 121 form one group of three, and are formed to be adjacent to each group.

제 2 반도체 칩(130)은 제 1 반도체 칩(120) 상에 제 1 본딩 패드(121)들이 노출되도록 제 1 반도체 칩(120)과 어긋난 상태로 적층된다.The second semiconductor chip 130 is stacked on the first semiconductor chip 120 so as to be exposed to the first bonding pads 121 so as to be shifted from the first semiconductor chip 120.

제 2 반도체 칩(130)은 제 1 반도체 칩(120)과 대향하는 제1면(130A) 및 제 1 반도체 칩(120)과 대응하는 제 2면(130B)을 갖는다.The second semiconductor chip 130 has a first surface 130A facing the first semiconductor chip 120 and a second surface 130B corresponding to the first semiconductor chip 120.

제 2 반도체 칩(130)의 제2면(130B)은 제 2 접착부재(132)를 매개로 제 1 반도체 칩(120)의 일면(120A) 상에 부착된다.The second surface 130B of the second semiconductor chip 130 is attached onto one surface 120A of the first semiconductor chip 120 via the second adhesive member 132.

제 2 반도체 칩(130)은 회로부(미도시)를 포함한다. 제 2 본딩 패드(131)는 외부와의 연결을 위한 회로부의 전기적 접점에 해당된다.The second semiconductor chip 130 includes a circuit unit (not shown). The second bonding pad 131 corresponds to an electrical contact of a circuit unit for connection with the outside.

제 2 반도체 칩(130)의 제1면(130A)에는 제 1 반도체 칩(120)의 제 1 본딩 패드(121)들과 이웃하도록 가장자리를 따라서 제 2 본딩 패드(131)들이 형성된다.Second bonding pads 131 are formed on the first surface 130A of the second semiconductor chip 130 along an edge thereof so as to be adjacent to the first bonding pads 121 of the first semiconductor chip 120.

제 2 본딩 패드(131)들은 3개씩 하나의 그룹을 이루며, 그룹별로 인접하도록 형성된다.The second bonding pads 131 form one group of three, and are adjacent to each other.

본 실시예에서, 제 2 본딩 패드(131)들은 제 1 본딩 패드(121)들과 그룹 단위로 서로 엇갈리게 배치된다. In the present embodiment, the second bonding pads 131 are alternately arranged with the first bonding pads 121 in a group unit.

본딩 와이어(140)들은 제 1, 제 2 반도체 칩(120, 130)의 제 1, 제 2 본딩 패드(121, 131)들과 기판(110)의 접속 패드(111)들을 전기적으로 연결한다. 제 1 본딩 패드(121)들와 제 2 본딩 패드(131)들은 본딩 와이어(140)를 통하여 서로 다른 접속 패드(111)과 연결된다.The bonding wires 140 electrically connect the first and second bonding pads 121 and 131 of the first and second semiconductor chips 120 and 130 to the connection pads 111 of the substrate 110. The first bonding pads 121 and the second bonding pads 131 are connected to different connection pads 111 through the bonding wire 140.

본 실시예에서는, 제 1 본딩 패드(121)들 및 제 2 본딩 패드(131)들이 각각 3개씩 그룹을 이루는 경우에 한하여 설명하였으나, 본 발명은 이에 한정되지 않고 제 1 본딩 패드(121)들 및 제 2 본딩 패드(121, 131)들이 2개 이상씩 그룹을 이루는 모든 경우에 적용 가능하다.In the present exemplary embodiment, only the first bonding pads 121 and the second bonding pads 131 are formed in three groups, but the present invention is not limited thereto and the first bonding pads 121 and The second bonding pads 121 and 131 may be applicable to all cases in which two or more second bonding pads 121 and 131 are grouped.

제 3 3rd 실시예Example

도 5는 본 발명의 제 3 실시예에 따른 스택 패키지의 일부분을 나타낸 평면도이고, 도 6은 도 5의 사시도이다.5 is a plan view of a portion of a stack package according to a third embodiment of the present invention, and FIG. 6 is a perspective view of FIG. 5.

도 5 및 도 6을 참조하면, 본 발명의 제 3 실시예에 따른 스택 패키지는, 제1, 제 2 반도체 칩(120, 130)의 제 1, 제 2 본딩 패드(121, 131)들 중 데이터 신호의 입출력을 담당하는 제 1, 제 2 데이터 패드들(121A, 131A)은 서로 나란하게 배치되고, 컨트롤 신호의 입출력을 담당하는 제 1, 제 2 컨트롤 패드들(121B, 131B)은 서로 엇갈리게 배치되는 구조를 갖는다.5 and 6, a stack package according to a third embodiment of the present invention may include data among first and second bonding pads 121 and 131 of first and second semiconductor chips 120 and 130. The first and second data pads 121A and 131A, which are responsible for input and output of signals, are arranged in parallel with each other, and the first and second control pads 121B and 131B, which are responsible for input and output of a control signal, are alternately arranged. It has a structure.

보다 구체적으로, 본 발명의 제 3 실시예에 따른 스택 패키지는, 기판(110), 제 1, 제 2 반도체 칩(120, 130) 및 본딩 와이어(140)들을 포함한다.More specifically, the stack package according to the third embodiment of the present invention includes the substrate 110, the first and second semiconductor chips 120 and 130, and the bonding wires 140.

기판(110)은 플레이트 형상을 가질 수 있다.The substrate 110 may have a plate shape.

플레이트 형상을 갖는 기판(110)은 상면(110A), 하면(110B) 및 측면을 갖는다.The substrate 110 having a plate shape has an upper surface 110A, a lower surface 110B, and a side surface.

기판(110)의 상면(110A)에는 일측 가장자리를 따라서 접속 패드(111)들이 형성되고, 하면(110B)에는 볼랜드(미도시)가 형성된다.Connection pads 111 are formed along one side edge of the upper surface 110A of the substrate 110, and a ball land (not shown) is formed on the lower surface 110B of the substrate 110.

접속 패드(111)와 볼랜드는 기판(110) 내부에 형성된 도전성 비아를 통해 전기적으로 연결된다.The connection pad 111 and the borland are electrically connected through conductive vias formed in the substrate 110.

제 1 반도체 칩(120)은 접속 패드(111) 안쪽 기판(110) 상면(110A)에 제 1 접착부재(122)를 매개로 부착된다.The first semiconductor chip 120 is attached to the upper surface 110A of the substrate 110 inside the connection pad 111 through the first adhesive member 122.

제 1 반도체 칩(120)은 기판(110)과 대향하는 일면(120A) 및 기판(110)과 대응하는 타면(120B)을 갖는다.The first semiconductor chip 120 has one surface 120A facing the substrate 110 and the other surface 120B corresponding to the substrate 110.

제 1 반도체 칩(120)은 회로부(미도시)를 포함한다. 회로부는 데이터를 저장하는 데이터 저장부 및 데이터를 처리하기 위한 데이터 처리부를 포함한다. 제 1 본딩 패드(121)는 외부와의 연결을 위한 회로부의 전기적 접점에 해당된다.The first semiconductor chip 120 includes a circuit unit (not shown). The circuit section includes a data storage section for storing data and a data processing section for processing the data. The first bonding pads 121 correspond to electrical contacts of a circuit unit for connection with the outside.

제 1 반도체 칩(120)의 일면(120A)에는 기판(110)의 접속 패드(111)들과 이웃하도록 가장자리를 따라서 제 1 본딩 패드(121)들이 형성된다.First bonding pads 121 are formed on one surface 120A of the first semiconductor chip 120 along an edge thereof so as to be adjacent to the connection pads 111 of the substrate 110.

제 1 본딩 패드(121)들은 데이터 저장부로의 데이터 신호 입출력을 담당하는 제 1 데이터 패드(121A)들 및 데이터 처리부로의 컨트롤 신호 입출력을 담당하는 제 1 컨트롤 패드(121B)들을 포함한다.The first bonding pads 121 may include first data pads 121A which are in charge of input / output of a data signal to the data storage unit, and first control pads 121B which are in charge of input / output of a control signal to the data processor.

제 2 반도체 칩(130)은 제 1 반도체 칩(120) 상에 제 1 본딩 패드(121)들이 노출되도록 제 1 반도체 칩(120)과 어긋난 상태로 적층된다.The second semiconductor chip 130 is stacked on the first semiconductor chip 120 so as to be exposed to the first bonding pads 121 so as to be shifted from the first semiconductor chip 120.

제 2 반도체 칩(130)은 제 1 반도체 칩(120)과 대향하는 제1면(130A) 및 제 1 반도체 칩(120)과 대응하는 제 2면(130B)을 갖는다.The second semiconductor chip 130 has a first surface 130A facing the first semiconductor chip 120 and a second surface 130B corresponding to the first semiconductor chip 120.

제 2 반도체 칩(130)의 제2면(130B)은 제 2 접착부재(132)를 매개로 제 1 반도체 칩(120)의 일면(120A) 상에 부착된다.The second surface 130B of the second semiconductor chip 130 is attached onto one surface 120A of the first semiconductor chip 120 via the second adhesive member 132.

제 2 반도체 칩(130)은 회로부(미도시)를 포함한다. 회로부는 데이터를 저장하는 데이터 저장부 및 데이터를 처리하기 위한 데이터 처리부를 포함한다. 제 2 본딩 패드(131)는 외부와의 연결을 위한 회로부의 전기적 접점에 해당된다.The second semiconductor chip 130 includes a circuit unit (not shown). The circuit section includes a data storage section for storing data and a data processing section for processing the data. The second bonding pad 131 corresponds to an electrical contact of a circuit unit for connection with the outside.

제 2 반도체 칩(130)의 제 1면(130A)에는 가장자리를 따라서 제 2 본딩 패드(131)들이 형성된다.Second bonding pads 131 are formed along the edge of the first surface 130A of the second semiconductor chip 130.

제 2 본딩 패드(131)들은 데이터 자장부로 데이터 신호의 입출력을 담당하는 제 2 데이터 패드(131A)들 및 데이터 처리부로 컨트롤 신호의 입출력을 담당하는 제 2 컨트롤 패드(131B)들을 포함한다.The second bonding pads 131 include second data pads 131A for inputting and outputting a data signal to the data magnetic field and second control pads 131B for inputting and outputting a control signal to the data processor.

제 2 데이터 패드(131A)는 이웃하는 제 1 데이터 패드(121A)와 쌍을 이루며 나란하게 배치된다. 이와 달리, 제 2 컨트롤 패드(131B)는 제 1 컨트롤 패드(121B)와 엇갈리게 배치된다. The second data pads 131A are arranged in parallel with the neighboring first data pads 121A. In contrast, the second control pad 131B is alternately disposed with the first control pad 121B.

본딩 와이어(140)들은 제 1, 제 2 반도체 칩(120, 130)의 제 1, 제 2 데이터 패드들 및 제 1, 제 2 컨트롤 패드들(121A, 131A, 121B, 131B)과 기판(110)의 접속 패드(111)들을 전기적으로 연결한다. The bonding wires 140 may include first and second data pads and first and second control pads 121A, 131A, 121B, and 131B of the first and second semiconductor chips 120 and 130 and the substrate 110. To electrically connect the connection pads 111.

쌍을 이루는 제 1 데이터 패드(121A)와 제 2 데이터 패드(121B)는 본딩 와이어(140)를 통해 하나의 접속 패드(111)와 연결된다. 제 1 컨트롤 패드(121B) 및 제 2 컨트롤 패드(131B)는 본딩 와이어(140)를 통하여 서로 다른 접속 패드(111)과 연결된다.The paired first data pad 121A and the second data pad 121B are connected to one connection pad 111 through the bonding wire 140. The first control pad 121B and the second control pad 131B are connected to different connection pads 111 through the bonding wire 140.

이상에서 상세하게 설명한 바에 의하면, 이웃하여 스택되는 반도체 칩들의 본딩 패드들이 서로 엇갈리도록 배치되므로, 반도체 칩들의 본딩 패드들과 기판의 접속 패드들을 연결하는 본딩 와이어의 앵글이 감소되고 본딩 와이어들이 숏트되는 불량이 방지된다. 또한, 본딩 와이어들간 숏트가 방지되는 구조를 가지므로 와이어 본딩 공정의 작업성 및 양산성이 향상된다.As described in detail above, since the bonding pads of the semiconductor chips stacked adjacent to each other are arranged to cross each other, the angle of the bonding wires connecting the bonding pads of the semiconductor chips and the connection pads of the substrate is reduced and the bonding wires are shorted. Defects are prevented. In addition, since the short between the bonding wires is prevented, workability and mass productivity of the wire bonding process are improved.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the detailed description of the present invention described above with reference to the embodiments of the present invention, those skilled in the art or those skilled in the art having ordinary knowledge in the scope of the present invention described in the claims and It will be appreciated that various modifications and variations can be made in the present invention without departing from the scope of the art.

예컨데, 전술한 실시예들에서는 스택되는 반도체 칩의 개수가 2개인 경우에 한하여 설명하였으나, 본 발명은 이에 한정되지 않으며, 스택되는 반도체 칩의 개수가 3개 이상인 경우에도 적용 가능하다.For example, the above-described embodiments have been described in the case where the number of stacked semiconductor chips is two, but the present invention is not limited thereto, and the present invention is applicable to the case where the number of stacked semiconductor chips is three or more.

도 1은 본 발명의 제 1 실시예에 따른 스택 패키지의 일부분을 나타낸 평면도이다.1 is a plan view showing a portion of a stack package according to a first embodiment of the present invention.

도 2는 도 1의 사시도이다.2 is a perspective view of FIG. 1.

도 3은 본 발명의 제 2 실시예에 따른 스택 패키지의 일부분을 나타낸 평면도이다.3 is a plan view showing a portion of a stack package according to a second embodiment of the present invention.

도 4는 도 3의 사시도이다.4 is a perspective view of FIG. 3.

도 5는 본 발명의 제 3 실시예에 따른 스택 패키지의 일부분을 나타낸 평면도이다.5 is a plan view showing a portion of a stack package according to a third embodiment of the present invention.

도 6은 도 5의 사시도이다.6 is a perspective view of FIG. 5.

<도면의 주요부분에 대한 설명><Description of main parts of drawing>

110 : 기판110: substrate

120, 130 : 제 1, 제 2 반도체 칩120 and 130: first and second semiconductor chips

121, 131 : 제 1, 제 2 본딩 패드121 and 131: first and second bonding pads

140 : 본딩 와이어140: bonding wire

Claims (7)

상면에 다수의 접속 패드들이 형성된 기판;A substrate having a plurality of connection pads formed on an upper surface thereof; 상기 기판 상에 스택되며 상면에 본딩 패드들이 형성된 적어도 2개 이상의 반도체 칩들; 및At least two semiconductor chips stacked on the substrate and having bonding pads formed thereon; And 상기 기판의 상기 접속 패드들과 상기 반도체 칩들의 상기 본딩 패드들을 전기적으로 연결하는 본딩 와이어들;Bonding wires electrically connecting the connection pads of the substrate and the bonding pads of the semiconductor chips; 을 포함하며, Including; 상기 스택되는 반도체 칩들 중 상부에 위치하는 반도체 칩의 본딩 패드들과 하부의 반도체 칩의 본딩 패드들은 서로 엇갈리게 배치되는 것을 특징으로 하는 스택 패키지.The bonding package of the semiconductor chip and the bonding pads of the lower semiconductor chip positioned on the top of the stacked semiconductor chips are alternately disposed. 제 1항에 있어서,The method of claim 1, 상기 상부에 위치하는 반도체 칩의 본딩 패드들과 상기 하부의 반도체 칩의 본딩 패드들은 하나씩 교대로 엇갈리게 배치되는 것을 특징으로 하는 스택 패키지.And the bonding pads of the semiconductor chip and the bonding pads of the lower semiconductor chip are alternately arranged one by one. 제 1항에 있어서,The method of claim 1, 상기 상부에 위치하는 반도체 칩의 본딩 패드들 및 상기 하부의 반도체 칩의 본딩 패드들은 각각 적어도 2개 이상씩이 하나의 그룹을 이루며, 그룹 단위로 서로 엇갈리게 배치되는 것을 특징으로 하는 스택 패키지.And at least two bonding pads of the semiconductor chip and the lower bonding chip of the semiconductor chip disposed in the upper portion of the semiconductor chip are arranged in a group and are alternately arranged in a group unit. 제 1항에 있어서,The method of claim 1, 상기 본딩 패드들은 데이터 신호 입출력을 위한 데이터 패드들 및 컨트롤 신호 입출력을 위한 컨트롤 패드들을 포함하며,The bonding pads include data pads for data signal input and output and control pads for control signal input and output, 상기 상부에 위치하는 반도체 칩의 컨트롤 패드들과 상기 하부의 반도체 칩의 컨트롤 패드들은 서로 엇갈리게 배치되는 것을 특징으로 하는 스택 패키지.The stack package of claim 1, wherein the control pads of the semiconductor chip and the control pads of the lower semiconductor chip are alternately disposed. 제 4항에 있어서,The method of claim 4, wherein 상기 상부에 위치하는 반도체 칩의 컨트롤 패드와 상기 하부의 반도에 칩의 컨트롤 패드는 서로 다른 상기 접속 패드들에 연결되는 것을 특징으로 하는 스택 패키지.And a control pad of the semiconductor chip positioned in the upper portion and a control pad of the chip in the lower peninsula are connected to different connection pads. 제 4항에 있어서,The method of claim 4, wherein 상기 상부에 위치하는 반도체 칩의 데이터 패드들과 상기 하부의 반도체 칩의 데이터 패드들은 쌍을 이루며, 하나의 쌍을 이루는 상기 데이터 패드들은 나란하게 배치되는 것을 특징으로 하는 스택 패키지.And the data pads of the semiconductor chip disposed above the upper portion and the data pads of the lower semiconductor chip formed in pairs, and the data pads forming one pair are arranged side by side. 제 6항에 있어서,The method of claim 6, 상기 하나의 쌍을 이루는 상기 데이터 패드들은, 하나의 상기 접속 패드에 연결되는 것을 특징으로 하는 스택 패키지.And the pair of data pads are connected to one of the connection pads.
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